KR100356821B1 - 반도체장치의 비휘발성 메모리 소자 및 그 제조방법 - Google Patents
반도체장치의 비휘발성 메모리 소자 및 그 제조방법 Download PDFInfo
- Publication number
- KR100356821B1 KR100356821B1 KR1020000009815A KR20000009815A KR100356821B1 KR 100356821 B1 KR100356821 B1 KR 100356821B1 KR 1020000009815 A KR1020000009815 A KR 1020000009815A KR 20000009815 A KR20000009815 A KR 20000009815A KR 100356821 B1 KR100356821 B1 KR 100356821B1
- Authority
- KR
- South Korea
- Prior art keywords
- insulating film
- opening
- forming
- substrate
- gate
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 25
- 238000000034 method Methods 0.000 title claims description 15
- 239000000758 substrate Substances 0.000 claims abstract description 49
- 238000002955 isolation Methods 0.000 claims abstract description 18
- 239000012535 impurity Substances 0.000 claims abstract description 11
- 238000004519 manufacturing process Methods 0.000 claims abstract description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 21
- 229920005591 polysilicon Polymers 0.000 claims description 21
- 150000004767 nitrides Chemical class 0.000 claims description 9
- 238000005530 etching Methods 0.000 claims description 7
- 238000005229 chemical vapour deposition Methods 0.000 claims description 6
- 238000001039 wet etching Methods 0.000 claims description 4
- 239000011800 void material Substances 0.000 claims description 3
- 230000008878 coupling Effects 0.000 abstract description 10
- 238000010168 coupling process Methods 0.000 abstract description 10
- 238000005859 coupling reaction Methods 0.000 abstract description 10
- 238000000206 photolithography Methods 0.000 abstract description 5
- 239000000126 substance Substances 0.000 abstract description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 150000002500 ions Chemical class 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 238000000151 deposition Methods 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 5
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 238000005520 cutting process Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 230000005641 tunneling Effects 0.000 description 2
- 241000293849 Cordylanthus Species 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000004071 soot Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
- H01L29/42336—Gate electrodes for transistors with a floating gate with one gate at least partly formed in a trench
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명은 반도체장치의 비휘발성 메모리소자 및 그 제조방법에 관한 것으로, 특히, 화학기상증착 및 포토리쏘그래피로 소자격리용 소자격리막을 형성하고 이러한 소자격리막 패턴을 이용하여 상부 표면적이 극대화된 플로팅 게이트를 형성하여 플로팅게이트와 콘트롤게이트간의 커플링 비를 증가시켜 프로그래밍 및 소거동작 특성을 개선하도록 한 반도체장치의 이이피롬(EEPROM, electrically erasable and programmable ROM) 등의 비휘발성 메모리 소자 및 그 제조방법에 관한 것이다. 본 발명의 일 실시예는 반도체 기판상에 상기 기판의 소정부위를 노출시키는 개구부가 형성된 제 1 절연막과, 상기 개구부에 의하여 노출된 상기 기판 표면에 형성된 게이트절연막과, 상기 게이트절연막을 중심으로 상기 제 1 절연막 하단의 상기 기판에 서로 대응되게 형성된 한 쌍의 불순물 도핑영역과, 상부 표면에 다수개의 홈이 형성되고 모서리부는 계단형태의 프로필을 가지며 상기 개구부를 매립하는 콘트롤게이트와, 상기 콘트롤게이트의 상부 표면을 덮는 제 2 절연막과, 상기 제 2 절연막을 덮는 콘트롤게이트를 포함하여 이루어진다. 본 발명의 또 다른 실시예는 소자활성영역과 소자격리영역이 정의된 반도체 기판의 소정 부위에 서로 이격된 한 쌍의 도핑영역을 형성하는 단계와, 상기 기판상에 서로 식각선택비가 큰 절연체로 제 1 절연막과 제 2 절연막을 차례로 형성하는 단계와, 상기 제 2 절연막과 상기 제 1 절연막의 소정부위를 제거하여 상기 소자활성영역의 상기 도핑영역사이의 상기 기판 표면을 노출시키는 콘택홀 형태의 개구부를 형성하는 단계와, 상기 개구부에 의하여 노출된 상기 제 1 절연막의 측면을 소정 두께로 제거하여 상기 개구부의 내부 공간을 확장시키는 단계와, 상기 개구부에 의하여 노출된 상기 기판 표면에 게이트절연막을 형성하는 단계와, 상기 개구부를 제 1 도전층으로 충전시키는 단계와, 상기 제 2 절연막을 제거하여 상기 제 1 절연막의 표면을 노출시키는 단계와, 노출된 제 1 절연막의 표면을 소정 두께만큼 제거하여 상기 제 1 도전층의 측면을 일부 노출시키는 단계와, 노출된 제 1 도전층의 상부 표면에 제 3 절연막을 형성하는 단계와, 상기 제 3 절연막 표면에 제 2 도전층 패턴을 형성하는 단계를 포함하여 이루어진다.
Description
본 발명은 반도체장치의 비휘발성 메모리소자 및 그 제조방법에 관한 것으로, 특히, 화학기상증착 및 포토리쏘그래피로 소자격리용 소자격리막을 형성하고 이러한 소자격리막 패턴을 이용하여 상부 표면적이 극대화된 플로팅 게이트를 형성하여 플로팅게이트와 콘트롤게이트간의 커플링 비를 증가시켜 프로그래밍 및 소거동작특성을 개선하도록 한 반도체장치의 이이피롬(EEPROM, electrically erasable and programmable ROM) 등의 비휘발성 메모리 소자 및 그 제조방법에 관한 것이다.
비휘발성 메모리소자인 이이프롬의 채널과 소스/드레인 졍션은 고농도 불순물로 도핑된 BN+(buried n+) 졍션으로 형성되며, 그 채널은 플로팅게이트(floating gate)와 콘트롤게이트(control gate)가 중첩된 하부 기판의 활성영역에 형성된다.
셀에서의 프로그래밍은 콘트롤게이트와 드레인 졍션에 각각 12 V, 7 V 정도의 높은 전압을 인가하여 채널의 드레인단에서 생성된 채널고온전자(channel hot electron)가 플로팅게이트에 주입되도록 한다. 즉, 프로그래밍시, 콘트롤게이트에 12V의 고전압을 인가하여 채널을 인버젼(inversion)시키고, 드레인에 7V를 인가시키고 소스와 웰을 그라운드시키면, 채널고온전자 주입에 의하여 드레인에서 플로틴게이트로 핫-캐리어(전자)가 주입되어 프로그래밍이 이루어진다.
소거(erase)동작은, 플로팅게이트에 저장된 캐리어(전자)를 방출시키기 위해 이피롬(EPROM)에서는 자외선 소거법을 사용하고, 이이피롬(EEPROM)에서는 솟/드레인 또는 벌크에 고전압을 인가하여 소거시킨다.
읽기(read)동작은 셀 트랜지스터의 문턱전압을 읽어 셀의 상태(cell status) 즉, 온/오프 상태를 판정하여 읽기동작을 수행한다. 다시 말하면, 콘트롤게이트에 5V를 인가하고 드레인에 1V를 인가하면, 프로그램된 셀은 문턱전압이 하이상태(최소 5V 이상)로서 오프되고, 소거 셀은 문턱전압이 로우상태로서 온으로 판정한다.
도 1a 내지 도 1b 는 종래 기술에 따라 제조된 반도체장치의 이이피롬 소자의 채널길이방향 및 채널 폭방향에서 각각 바라본 단면도이다.
도 1a와 도 1b를 참조하면, 실리콘 기판(10)의 소정 부위에 소자격리영역과 소자활성영역을 정의하는 LOCOS(local oxidation of silicon)방법에 의하여 형성된 필드산화막(11)이 소자활성영역만을 노출시키는 형태로 형성되어 있다.
기판(10)의 활성영역에는 산화막으로 이루어진 게이트절연막(12)과 그 위에 폴리실리콘으로 이루어진 콘트롤게이트(13), O-N-O구조의 절연막으로 이루어진 인터폴리막(14)과 역시 폴리실리콘으로 이루어진 콘트롤게이트(15)가 형성되어 있다.
이때, 비휘발성 메모리 셀의 구현에 있어서 프로그래밍 특성에 중요한 요소중의 하나인 콘트롤게이트와 플로팅게이트의 인터폴리막(14)에 의하여 상호 접촉되는 면적비를 나타내는 커플링비(coupling ratio)가 필드산화막(11) 상부에 위치한 부위를 제외하고는 거의 평면구조에 의하여 결정되므로 커플링비를 증가시키는데 한계가 있다.
또한, 종래 기술에 따른 비휘발성 메모리소자 제조방법은 다음과 같다.
먼저, 제 1 도전형 실리콘 기판(10)의 소정 부위에 제 2 도전형 웰을 형성하고 LOCOS방법으로 소자격리막인 필드산화막(11)을 형성한 다음, 게이트산화막(12)을 열산화방법으로 기판 표면을 산화시켜 형성하고, 그 위에 폴리실리콘층을 증착한 다음 패터닝하여 메모리 셀 내에만 잔류하는 플로팅게이트(13)를 형성한다.
그 다음, 플로팅게이트(13)의 노출된 상부 표면에 폴리실리콘간의 절연막인 ONO막(14)을 형성한다.
그리고, ONO막(14) 표면을 포함하는 기판 상부 전면에 폴리실리콘층을 다시 증착한후 채널 길이방향으로 길게 패터닝하여 콘트롤게이트(15)를 이웃한 메모리 셀과 공유하도록 형성한다.
그리고, 콘트롤게이트를 마스크로하여 소스/드레인(16) 형성용 제 1 도전형 불순물 이온주입으로 이온매몰층을 형성한 후 확산공정을 실시하여 불순물 확산영역(16)을 형성한다.
상술한 바와 같이 종래의 기술에 있어서 소자격리막인 필드산화막이 LOCOS 방법으로 형성되기 때문에 버즈 비크(bird's beak)등의 문제로 셀의 집적도 증가에 불리하고, 플로팅게이트의 상부가 편평한 구조를 가지므로 플로팅게이트와 콘트롤게이트의 커플링비가 작아 프로그래밍 속도가 느리며, 또한, 이와 같은 구조로 이이피롬 및 플래쉬(EEPROM flash) 셀 구현시 안정된 소거특성을 확보하기 곤란한 문제점이 있다.
따라서, 상기의 문제점을 해결하기 위하여 본 발명의 반도체장치의 비휘발성 소자는 반도체 기판 상에 상기 기판의 소정부위를 노출시키는 개구부가 형성된 제 1 절연막과, 개구부에 의하여 노출된 상기 기판 표면에 형성된 게이트절연막과, 게이트절연막을 중심으로 제 1 절연막 하단의 상기 기판에 서로 대응되게 형성된 한 쌍의 불순물 도핑영역과, 상부 표면에 다수개의 홈이 형성되고 모서리부는 계단형태의 프로필을 가지며 개구부를 매립하는 플로팅 게이트와, 플로팅 게이트의 상부 표면을 덮는 제 2 절연막과, 제 2 절연막을 덮는 콘트롤 게이트로 이루어진 것을 특징으로 한다.상기 구성을 가진 본 발명의 반도체장치의 비휘발성 메모리소자의 제조 방법은, 소자활성영역과 소자격리영역이 정의된 반도체 기판의 소정 부위에 서로 이격된 한 쌍의 도핑영역을 형성하는 단계와, 기판 상에 제 1 절연막 및 제 2절연막을 차례로 형성하는 단계와, 제 2절연막과 상기 제 1 절연막의 소정부위를 제거하여 소자활성영역의 도핑영역 사이의 기판 표면을 노출시키는 콘택홀 형태의 개구부를 형성하는 단계와, 개구부에 의하여 노출된 제 1 절연막의 측면을 소정 두께로 제거하여 개구부의 내부 공간을 확장시키는 단계와, 개구부에 의하여 노출된 기판 표면에 게이트 절연막을 형성하는 단계와, 게이트 절연막 상의 개구부를 매립시키는 제 1도전층을 형성하는 단계와, 잔류된 제 2 절연막을 제거하여 제 1 절연막의 표면을 노출시키는 단계와, 개구부에 의해 노출된 제 1 절연막의 표면을 소정 두께만큼 제거하여 개구부의 내부 공간을 확장시키는 단계와, 확장된 개구부에 의해 노출된 기판 표면에 게이트 절연막을 형성하는 단계와, 게이트 절연막을 포함한 개구부 내부 공간을 제 1도전층으로 충전시키는 단계와, 잔류된 제 2절연막을 제거하여 제 1절연막의 표면을 노출시키는 단계와, 노출된 제 1절연막의 표면을 제거하여 상부 표면에 다수개의 홈이 형성되고 모서리부는 계단형태의 프로필을 가지는 제 1도전층으로 이루어진 플로팅 게이트를 형성하는 단계와, 노출된 제 1 도전층의 상부 표면에 제 3 절연막을 형성하는 단계와, 제 3 절연막 표면에 콘트롤 게이트를 형성하는 단계로 이루어진 것을 특징으로 한다.
도 1a 내지 도 1b 는 종래 기술에 따라 제조된 반도체장치의 이이피롬 소자의 채널 길이방향 및 채널 폭방향에서 각각 바라본 단면도
도 2는 본 발명에 따른 반도체장치의 비휘발성 메모리 소자의 레이아웃
도 3a 내지 도 3b는 본 발명에 따른 반도체장치의 비휘발성 메모리소자의 구조를 각각 도 2의 절단선 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'에 따라 채널길이 방향과 채널폭 방향으로 바라본 단면 구조도
도 4a 내지 도 4g는 본 발명에 따른 반도체장치의 비휘발성 메모리소자 제조공정을 도시한 제조공정 단면도
도 2는 본 발명에 따른 반도체장치의 비휘발성 메모리 소자의 레이아웃이다.
본 발명에 따른 반도체장치의 비휘발성 메모리 소자는, 도 2에 도시된 바와 같이, 실리콘 기판(20)상의 소정 부위에 소스/드레인으로 사용되는 다수개의 BN+형 불순물 도핑영역(220)이 서로 격리되어 규칙적인 형태로 배열되어 있다.
불순물 도핑영역(220)이 형성되지 않은 기판 상부에 기판에 수평방향으로 다수개의 콘트롤게이트(28)가 평행하게 형성되어 있다.
기판에 대한 수직방향으로 서로 격리되어 형성된 불순물 도핑영역(220) 사이의 기판 상부와 콘트롤 게이트(28) 사이에는 소정 형태의 플로팅게이트(260)가 위치한다. 도면에 도시되지는 않았지만, 플로팅게이트(260)와 콘트롤게이트(28) 사이에는 인터폴리막(inter-polysilicon layer)인 ONO막이 형성되어 이들을 절연시킨다.
도 3a 내지 도 3b는 본 발명에 따른 반도체장치의 비휘발성 메모리소자의 구조를 각각 도 2의 절단선 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'에 따라 채널길이 방향과 채널폭 방향으로 바라본 단면 구조도이다.
도 3a와 도 3b를 참조하면, 제 2 도전형 실리콘 기판(20)의 소정 부위에 솟/드레인으로 사용되는 제 1 도전형 불순물로 도핑된 영역인 BN+졍션(220)이 소정의 간격으로 이웃한 BN+졍션과 이격된 채 형성되어 있다.
BN+졍션(220) 표면을 포함하는 기판(20)상에 질화막으로 이루어진 소자격리막(230)이 콘택홀 형태로 기판의 활성영역을 노출시키는 개구부를 가지며 형성되어 있다.
개구부에 의하여 노출되는 기판 표면에는 산화막으로 이루어진 게이트절연막(25)이 얇게 형성되어 있고, 게이트절연막(25)상에는 개구부를 매립하면서 소자격리막(230) 상부 표면 위로 돌출된 플로팅게이트(260)가 폴리실리콘으로 형성되어 있다. 플로팅게이트(260)의 상부 표면 중앙부위는 오목한 형태로 함몰부위를 갖고 동시에 상부 표면 모서리는 다수개의 계단형태의 단면 프로파일을 갖는다. 본 발명의 실시예에서는 2단의 계단형태를 형성한다. 따라서, 전체적인 플로팅게이트(260)의 상부 표면이 불규칙한 요철형태를 가지므로 전체적인 상부 표면적이 확대되어 이후 콘트롤게이트(28)와의 커플링비를 증가시켜 프로그래밍 및 소거동작 속도를 개선한다.
노출된 플로팅게이트(260)의 표면에는 절연체로 인터폴리막인 ONO막(27)이 얇게 형성되어 있고, 그(27) 위에는 폴리실리콘으로 이루어진 콘트롤게이트(28)가 도면상 수평방향으로 길게 형성되어 이웃한 셀 트랜지스터들과 공유된다.
본 발명의 실시예에 따른 비휘발성 메모리소자의 동작은 다음과 같다.
프로그래밍시(도 3a 참조), 콘트롤게이트(28)에 12V의 고전압을 인가하여 채널을 인버젼(inversion)시키고, 드레인에 7V를 인가시키며 소스와 기판 벌크 또는 웰을 그라운드시키면, 채널고온전자 주입에 의하여 드레인에서 플로팅게이트(260)로 핫-캐리어(전자)가 주입되어 프로그래밍이 이루어진다.
소거(erase)동작(도 3b 참조)은, 플로팅게이트(260)에 저장된 캐리어(전자)를 방출시키기 위해 콘트롤게이트(28)에 고전압을 인가하고 소스/드레인을 등전위로 그라운드시키면 FN(Fowler Nordheim) 터널링(tunneling)효과에 의하여 소거되고, 이때, 플로팅게이트(260)와 콘트롤게이트(28)가 만나는 계단형태 프로파일의 뾰족한 부위에서 FN 터널링이 용이하게 일어난다.
읽기(read)동작(도 3a 참조)은 셀 트랜지스터의 문턱전압을 읽어 셀의 상태(cell status) 즉, 온/오프 상태를 판정하여 읽기동작을 수행한다. 다시 말하면, 콘트롤게이트(28)에 5V를 인가하고 드레인에 1V를 인가하면, 프로그램된 셀은 문턱전압이 하이상태(최소 5V 이상)로서 오프로 판정하고, 소거 셀은 문턱전압이 로우상태로서 온으로 판정한다.
도 4a 내지 도 4g는 본 발명에 따른 반도체장치의 비휘발성 메모리소자 제조공정을 도시한 제조공정 단면도로서, 도 4f와 도 4g는 동일한 단계에서 각각 채널 길이방향과 채널 폭방향에서 바라본 메모리셀의 단면도를 나타낸다.
도 4a를 참조하면, 제 2 도전형 기판인 실리콘기판(20)상에 산화막을 증착한 다음 소스/드레인 형성영역을 노출시키도록 포토리쏘그래피로 패터닝하여 산화막패턴(21)으로 이루어진 이온주입마스크(21)를 형성한다. 이때, 이온주입마스크(21)에 의하여 노출되는 부위는 트랜지스터의 채널이 형성될 수 있도록 서로 소정의 간격으로 이격되게 형성된다.
그리고, 이온주입마스크로 보호되지 않는 기판(20)의 노출부위에 졍션형성용 이온주입을 P 또는 As 등의 제 1 도전형 불순물 이온을 사용하여 실시하여 노출된 기판(20)에 BN+ 이온매몰층(22)을 형성한다.
도 4b를 참조하면, 이온주입마스크를 습식식각 등의 등방성식각으로 제거하여 기판의 전표면을 노출시킨 다음, 기판의 전면에 질화막으로 제 1 절연막(23)과 HLD 등의 산화막으로 제 2 절연막(24)을 소정 두께로 각각 증착하여 형성한다. 이때, 제 1 절연막(23)과 제 2 절연막(24)은 서로 식각선택비가 큰 절연체로 증착하며 증착방법은 화학기상증착으로 하며, 증착 두께는 제 1 절연막(23)을 제 2 절연막(24)보다 두껍게 형성한다.
그리고, 제 2 절연막과 제 1 절연막의 소정 부위를 건식식각등의 비등방성식각을 사용하는 포토리쏘그래피로 제거하여 이온매몰층(22) 사이의 소자활성영역 기판(20) 표면을 노출시키는 콘택홀 형태의 개구부를 형성한다. 이때, 노출된기판(20) 표면을 중심으로 양쪽의 기판 부위에는 소스/드레인용 이온매몰층(22)이 위치하도록 개구부가 형성된다.
그 다음, 개구부에 의하여 노출된 질화막에 대한 등방성식각을 습식식각으로 실시하여 잔류한 산화막(24) 하부에 리세스(recess)된 형태의 질화막(23)을 잔류시킨다.
따라서, 개구부의 단면 프로파일을 살펴보면, 잔류한 산화막(24)에 의한 상부 개구부 지름이 잔류한 질화막(23)에 의한 하부 개구부 지름보다 작아지게 된다.
그리고, 노출된 개구부 저면의 기판(20) 표면을 열산화시켜 게이트산화막(25)을 형성한다.
상기 도핑된 제 1 폴리실리콘층(26)을 개구부를 포함하는 제 2 절연막(24)상에 화학기상증착으로 증착하여 형성한다. 이때, 개구부의 상부 지름이 하부 지름보다 작으므로 개구부 내부에 증착되는 제 1 폴리실리콘층(26)에 보이드(void, V1)가 형성된다.
도 4c를 참조하면, 산화막인 제 2 절연막(24)의 표면을 식각정지층으로 이용하는 에치백을 제 1 폴리실리콘층에 실시하여 개구부내에 제 1 폴리실리콘층(260)을 잔류시킨다. 이때, 보이드의 일부는 상부가 개방되어 홈(V2)을 형성하여 노출 표면부위를 극대화하며, 잔류한 제 1 폴리실리콘층(260)은 비휘발성 메모리 소자의 플로팅게이트(260)가 되므로, 본 발명의 실시예에서는 일회의 식각공정으로 상부 표면적이 확장된 플로팅게이트(260)를 패터닝하여 형성한다.
도 4d를 참조하면, 잔류한 산화막인 제 2 절연막을 습식식각으로 제거하여 질화막인 잔류한 제 1 절연막(23)의 상부 표면을 노출시키는 동시에, 플로팅게이트(260)의 계단형태의 모서리 표면(V3)도 노출시킨다. 따라서, 플로팅게이트(260) 노출부위 표면적은 보이드가 개방된 홈(V2)과 모서리의 계단부(V3)에 의하여 증가하므로 커플링비가 증가한다.
도 4e를 참조하면, 잔류한 제 1 절연막(230)에 에치백을 실시하여 그 두께를 소정 높이 만큼 감소시켜 플로팅게이트(260)의 측면(V4)을 일부 노출시켜 전체적인 플로팅게이트(260)의 노출면적을 극대화시킨다. 따라서, 커플링비는 더욱 증가한다.
도 4f와 도 4g를 참조하면, 노출된 플로팅게이트(260)의 표면에 인터폴리막(inter-polysilicon layer, 27) 형성용으로 산소와 질소로 이루어진 절연막인 ONO막(27)을 얇게 형성한다.
그리고, 인터폴리막(27) 표면과 노출된 제 1 절연막(230)의 표면에 도핑된 제 2 폴리실리콘층을 화학기상증착으로 형성한 다음 포토리쏘그래피로 패터닝하여 도면상 수평방향으로 길게 패터닝된 잔류한 제 2 폴리실리콘층(28)으로 이루어진 콘트롤게이트(28)를 형성한다.
따라서, 소자격리를 위한 소자격리막을 형성하기 위하여 CVD(chemical vapor deposition)방법으로 질화막과 산화막(HLD) 적층구조의 절연막을 형성한 다음, 절연막의 소정 부위를 제거하여 콘택홀 모양의 개구부를 형성하고, 개구부에 의하여 노출된 질화막을 등방성식각으로 제거하여 다양한 프로파일을 갖도록 개구부 내부 표면을 변화시킨다. 이와 같이 변화된 개구부에 플로팅게이트를 형성하므로 한번의에치백으로 플로팅게이트를 패터닝할 수 있다.
그리고, 플로팅게이트 형성용 폴리실리콘의 증착을 상부에 보이드(void)가 형성될 수 있도록 하므로 플로팅게이트와 콘트롤게이트의 커플링비를 증가시켜 프로그래밍 특성을 개선하는 동시에 소거동작용 소거경로를 제공하므로 소거속도 또한 개선된다.
또한, 식각선택비가 큰재료로 적층구조의 소자격리막에 개구부를 형성하므로 개구부의 상부 프로파일이 계단 형태를 갖도록 형성할 수 있어 커플링비를 더욱 증가시킬 수 있는 장점이 있다.
Claims (10)
- 반도체 기판 상에 상기 기판의 소정부위를 노출시키는 개구부가 형성된 제 1 절연막과,상기 개구부에 의하여 노출된 상기 기판 표면에 형성된 게이트절연막과,상기 게이트절연막을 중심으로 상기 제 1 절연막 하단의 상기 기판에 서로 대응되게 형성된 한 쌍의 불순물 도핑영역과,상부 표면에 다수개의 홈이 형성되고 모서리부는 계단형태의 프로필을 가지며 상기 개구부를 매립하는 플로팅 게이트와,상기 플로팅 게이트의 상부 표면을 덮는 제 2 절연막과,상기 제 2 절연막을 덮는 콘트롤 게이트로 이루어진 반도체장치의 비휘발성 메모리 소자.
- 청구항 1에 있어서,상기 제 1 절연막은 질화막으로 이루어진 소자격리막인 것이 특징인 반도체장치의 비휘발성 메모리 소자.
- 청구항 1에 있어서,상기 다수개의 홈은 상기 플로팅 게이트 형성시에 생긴 보이드가 변형된 것이 특징인 반도체장치의 비휘발성 메모리 소자.
- 청구항 1에 있어서,상기 계단형태의 프로필은 적어도 2단 이상으로 구부러진 것이 특징인 반도체장치의 비휘발성 메모리 소자.
- 소자활성영역과 소자격리영역이 정의된 반도체 기판의 소정 부위에 서로 이격된 한 쌍의 도핑영역을 형성하는 단계와,상기 기판상에 제 1 절연막 및 제 2절연막을 차례로 형성하는 단계와,상기 제 2절연막과 상기 제 1 절연막의 소정부위를 제거하여 상기 소자활성영역의 상기 도핑영역사이의 상기 기판 표면을 노출시키는 콘택홀 형태의 개구부를 형성하는 단계와,상기 개구부에 의하여 노출된 상기 제 1 절연막의 측면을 소정 두께로 제거하여 상기 개구부의 내부 공간을 확장시키는 단계와,상기 개구부에 의하여 노출된 상기 기판 표면에 게이트 절연막을 형성하는 단계와,상기 게이트 절연막 상의 개구부를 매립시키는 제 1도전층을 형성하는 단계와,상기 잔류된 제 2 절연막을 제거하여 상기 제 1 절연막의 표면을 노출시키는 단계와,상기 개구부에 의해 노출된 상기 제 1 절연막의 표면을 소정 두께만큼 제거하여 상기 개구부의 내부 공간을 확장시키는 단계와,상기 확장된 개구부에 의해 노출된 상기 기판 표면에 게이트 절연막을 형성하는 단계와,상기 게이트 절연막을 포함한 상기 개구부 내부 공간을 제 1도전층으로 충전시키는 단계와,상기 잔류된 제 2절연막을 제거하여 상기 제 1절연막의 표면을 노출시키는 단계와,상기 노출된 제 1절연막의 표면을 제거하여 상부 표면에 다수개의 홈이 형성되고 모서리부는 계단형태의 프로필을 가지는 제 1도전층으로 이루어진 플로팅 게이트를 형성하는 단계와,상기 노출된 제 1 도전층의 상부 표면에 제 3 절연막을 형성하는 단계와,상기 제 3 절연막 표면에 콘트롤 게이트를 형성하는 단계로 이루어진 반도체장치의 메모리 소자 제조방법.
- 청구항 5에 있어서,상기 제 1 절연막을 상기 제 2 절연막보다 두껍게 형성하는 것이 특징인 반도체장치의 비휘발성 메모리 소자 제조방법.
- 청구항 5에 있어서,상기 제 1 절연막은 질화막으로 형성하고 상기 제 2 절연막은 산화막으로 형성하는 것이 특징인 반도체장치의 비휘발성 메모리 소자 제조방법.
- 청구항 5에 있어서,상기 개구부의 내부 공간을 확장시키는 단계는 상기 노출된 제 1 절연막의 측면을 습식식각으로 제거하는 것이 특징인 반도체장치의 비휘발성 메모리 소자 제조방법.
- 청구항 5에 있어서,상기 제 3 절연막은 플로팅게이트와 콘트롤게이트의 절연을 위한 인터폴리막으로 형성하는 것이 특징인 반도체장치의 메모리 소자 제조방법.
- 청구항 5에 있어서,상기 게이트 절연막을 포함한 상기 개구부 내부 공간을 제 1도전층으로 충전시키는 단계는,상기 개구부를 포함하는 상기 제 2 절연막의 표면에 폴리실리콘층을 화학기상증착으로 형성하고 나서, 상기 폴리실리콘층의 상부 표면에 다수개의 보이드(void)를 형성시키는 단계와,상기 제 2 절연막 표면을 식각정지층으로 이용하여 상기 폴리실리콘층에 에치백을 실시하여 상기 폴리실리콘층을 상기 개구부 내부에만 잔류시키는 동시에 상기 보이드의 일부가 개방되어 홈을 형성하도록 하는 단계로 이루어진 것이 특징인 반도체장치의 메모리 소자 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000009815A KR100356821B1 (ko) | 2000-02-28 | 2000-02-28 | 반도체장치의 비휘발성 메모리 소자 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000009815A KR100356821B1 (ko) | 2000-02-28 | 2000-02-28 | 반도체장치의 비휘발성 메모리 소자 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010084627A KR20010084627A (ko) | 2001-09-06 |
| KR100356821B1 true KR100356821B1 (ko) | 2002-10-18 |
Family
ID=19650698
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020000009815A KR100356821B1 (ko) | 2000-02-28 | 2000-02-28 | 반도체장치의 비휘발성 메모리 소자 및 그 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100356821B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7582559B2 (en) | 2004-10-26 | 2009-09-01 | Samsung Electronics Co., Ltd. | Method of manufacturing a semiconductor device having voids in a polysilicon layer |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100486651B1 (ko) * | 2002-09-17 | 2005-05-03 | 동부아남반도체 주식회사 | 플레쉬 메모리 소자의 제조 방법 |
| KR100497195B1 (ko) * | 2003-01-30 | 2005-06-23 | 동부아남반도체 주식회사 | 플래쉬 메모리 및 그 제조방법 |
| KR100530810B1 (ko) * | 2003-12-30 | 2005-11-23 | 동부아남반도체 주식회사 | 플래쉬 소자 제조방법 |
| KR101051810B1 (ko) * | 2004-12-30 | 2011-07-25 | 매그나칩 반도체 유한회사 | 비휘발성 메모리 소자의 셀 및 그 제조 방법 |
| KR100694973B1 (ko) | 2005-04-28 | 2007-03-14 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 제조방법 |
| KR100812080B1 (ko) * | 2007-06-26 | 2008-03-07 | 주식회사 동부하이텍 | 비휘발성 메모리 소자 및 그 제조 방법 |
| US9431107B2 (en) * | 2012-12-14 | 2016-08-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Memory devices and methods of manufacture thereof |
-
2000
- 2000-02-28 KR KR1020000009815A patent/KR100356821B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7582559B2 (en) | 2004-10-26 | 2009-09-01 | Samsung Electronics Co., Ltd. | Method of manufacturing a semiconductor device having voids in a polysilicon layer |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010084627A (ko) | 2001-09-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7301196B2 (en) | Nonvolatile memories and methods of fabrication | |
| KR100206985B1 (ko) | 플래시 메모리 소자 및 그 제조방법 | |
| KR100539247B1 (ko) | 스플릿 게이트형 비휘발성 반도체 메모리 소자 및 그제조방법 | |
| KR100674958B1 (ko) | 자기 정렬된 콘트롤 게이트를 갖는 스플릿 타입 플래쉬 메모리 소자 및 그 제조방법 | |
| KR100621553B1 (ko) | 비휘발성 메모리 소자 및 그 제조방법 | |
| KR100546405B1 (ko) | 스플릿 게이트형 비휘발성 반도체 메모리 소자 및 그제조방법 | |
| KR100634162B1 (ko) | 스플리트 게이트 메모리 장치 및 그 제조방법 | |
| KR100723437B1 (ko) | 반도체 플래시 메모리 소자 및 그 제조 방법 | |
| US6429076B2 (en) | Flash EPROM memory cell having increased capacitive coupling and method of manufacture thereof | |
| KR100356821B1 (ko) | 반도체장치의 비휘발성 메모리 소자 및 그 제조방법 | |
| US7129536B2 (en) | Non-planar non-volatile memory cell with an erase gate, an array therefor, and a method of making same | |
| KR100854504B1 (ko) | 플래쉬 메모리 소자의 제조방법 및 그에 의해 제조된플래쉬 메모리 소자 | |
| KR100585097B1 (ko) | 이이피롬 소자 및 그 제조방법 | |
| KR100683389B1 (ko) | 플래시 메모리의 셀 트랜지스터 및 그 제조 방법 | |
| KR100546379B1 (ko) | 자기 정렬 방식에 의한 로컬 소노스형 비휘발성 메모리소자 및 그 제조방법 | |
| KR100376863B1 (ko) | 반도체장치의 비휘발성 메모리 소자 및 그 제조방법 | |
| KR100558001B1 (ko) | 스페이서 산화공정을 이용한 분리 게이트 플래쉬 메모리셀 제조 방법들 | |
| KR100330948B1 (ko) | 비휘발성 반도체 메모리 장치 및 그 제조방법 | |
| KR100210857B1 (ko) | 비휘발성 메모리소자 및 그 제조방법 | |
| KR20010084622A (ko) | 반도체장치의 비휘발성 메모리 소자 및 그 제조방법 | |
| KR20020025782A (ko) | 반도체기억장치 및 그 제조방법 | |
| KR100279001B1 (ko) | 플래쉬 메모리 셀의 제조방법 | |
| KR100290909B1 (ko) | 반도체 메모리소자 및 그의 제조방법 | |
| KR100303916B1 (ko) | 플레쉬 메모리 셀의 제조방법 | |
| JPH11317508A (ja) | 半導体集積回路装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20100920 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |