KR20020025782A - 반도체기억장치 및 그 제조방법 - Google Patents
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Abstract
본 발명은 활성영역에 있어서 확산층의 단선을 방지할 수 있도록 함과 동시에 셀 면적을 저감할 수 있도록 하는 것이다.
실리콘으로 이루어지는 반도체기판(1) 상에 STI막(2)이 서로 간격을 두고 스트라이프형으로 형성되며, 게이트 절연막을 개재하고 각 STI막(2)과 교차하도록 복수의 콘트롤게이트 전극(4)이 형성된다. 반도체기판(1) 상에 각 STI막(2) 사이의 활성영역이면서, 또 콘트롤게이트 전극(4)의 한 측면 상에는 부동게이트 전극(6)이 형성된다. 제조 시에는, 부동게이트 전극 형성용 제 2 다결정 실리콘막에 있어서 STI막 상의 불필요한 부분 및 소스 형성영역 상의 불필요한 부분을 한 번의 공정으로 제거하는 대신에, 스트라이프형상 활성영역의 전면을 피복하는 제 1 마스크와, 드레인 형성영역의 전면을 피복하는 제 2 마스크에 의하여 개별적으로 제거한다.
Description
본 발명은 반도체장치 및 그 제조방법에 관하며, 특히 부동게이트 전극이 콘트롤게이트 전극의 측면에 형성되는 불휘발성 반도체기억장치 및 그 제조방법에 관한 것이다.
전기적으로 기입 가능한 불휘발성 메모리로서 플래시 EEPROM(Electrically Erasable Programmable ROM) 장치가 잘 알려져 있다.
최근, 미국특허 제 5678901 호에, 플래시 EEPROM형 반도체기억장치의 드레인영역에 단차부가 형성되고 이 단차부를 피복하도록 형성된 부동게이트 전극과, 이에 인접하는 콘트롤게이트 전극을 갖는 메모리셀 구조가 제안되었다. 이 메모리셀은 드레인영역과 콘트롤게이트 전극에 전압을 인가하여 채널 고온전자를 생성하며, 생성한 고온전자를 그 진행방향에 위치하는 단차부 상의 부동게이트 전극으로 주입함으로써 기입을 실행한다.
이하, 드레인영역에 단차부를 갖는 종래의 반도체기억장치에 대하여 도면을 참조하면서 설명하기로 한다.
도 10의 (a)~도 10의 (c)는 종래의 반도체기억장치이며, 도 10의 (a)는 평면구성을 나타내고, 도 10의 (b)는 활성영역을 포함한 단면구성을 나타내며, 도 10의 (c)는 소자분리 절연막을 포함한 단면구성을 나타낸다.
도 10의 (a)~도 10의 (c)에 나타낸 바와 같이, 실리콘으로 이루어진 반도체기판(101) 상에 복수의 소자분리 절연(STI)막(102)이 서로 간격을 두고 형성되며, 게이트 절연막(103)을 개재하고 각 STI막(102)과 교차하도록 복수의 콘트롤게이트 전극(104)이 형성된다.
반도체기판(101) 상에서 각 STI막(102)) 사이의 활성영역이면서, 또 각 콘트롤게이트 전극(104)의 한 측면 상에는, 용량 절연막 및 터널 절연막으로 될 절연막(105)을 개재하고 부동게이트 전극(106)이 형성된다.
도 10의 (b)에 나타낸 바와 같이, 활성영역에 있어서 각 부동게이트 전극(106)의 아래쪽 영역에는 단차부(101a)가 형성된다. 또 활성영역에 있어서 부동게이트 전극(106) 쪽에는 드레인 확산층(107)이 형성되며, 활성영역의 부동게이트 전극(106) 반대쪽 영역에는 소스확산층(108)이 형성된다.
도 10의 (b) 및 도 10의 (c)에 나타낸 바와 같이, 드레인 확산층(107)은 콘트롤게이트 전극(104)의 게이트폭 방향을 따라 끊기지 않고 연장되도록 형성된다. 이와 같이 종래의 반도체기억장치는 드레인 확산층(107)을 셀간에서 공유함으로써, 드레인선을 반도체기판(101)에 형성할 수 있다. 이로써 드레인선을 반도체기판(101) 위쪽에 콘택트부를 개재하고 형성할 필요가 없어져, 이 콘택트부를 줄일 수 있다. 그 결과, 셀면적에서 차지하는 콘택트부의 비율이 저감되므로 장치의 미세화가 가능해진다.
이하, 상기 종래의 반도체기억장치 제조방법에 대하여 도면을 참조하면서 설명하기로 한다.
도 11~도 17은 종래 반도체기억장치 제조방법의 공정순 구성을 나타낸다. 여기서, 각 도면에서 (a)는 평면구성을 나타내고, (b)는 활성영역을 포함한 단면구성을 나타내며, (c)는 STI막을 포함한 단면구성을 나타낸다.
먼저, 도 11의 (a)~도 11의 (c)에 도시한 바와 같이, 실리콘으로 이루어지는 반도체기판(201) 상에, 서로 간격을 둔 복수의 장방형 STI막(202)을 형성한다.
다음으로 도 12의 (a)~도 12의 (c)에 도시한 바와 같이, 반도체기판(201)을 열산화법으로 산화시켜 반도체기판(201) 상에 제 1 산화 실리콘막을 형성하고, 이어서 CVD법으로 제 1 산화 실리콘막 상에 제 1 다결정 실리콘막 및 제 1 절연막(205)을 순차 퇴적시킨다. 그 다음 포토리소그래피법으로 콘트롤게이트 전극 형성용 마스크패턴(206)을 형성하고, 형성한 마스크패턴(206)을 이용하여 제 1절연막(205)과 제 1 다결정 실리콘막 및 제 1 산화 실리콘막을 에칭함으로써, 제 1 다결정 실리콘막으로부터 콘트롤게이트 전극(204)을 형성함과 동시에, 제 1 산화 실리콘막으로부터 콘트롤게이트 절연막(203)을 형성한다.
다음에 도 13의 (a)~도 13의 (c)에 도시한 바와 같이, 마스크패턴(206)을 제거한 후 CVD법으로 반도체기판(201) 상의 전체 면에 제 2 절연막을 퇴적시키고, 퇴적시킨 제 2 절연막에 대하여 드라이 에칭으로 에치백을 실시하여, 콘트롤게이트 전극(204)의 측면 상에, 제 2 절연막으로 이루어지는 측벽 절연막(207)을 형성한다.
다음으로 도 14의 (a)~도 14의 (c)에 도시한 바와 같이, 반도체기판(201) 상에 포토리소그래피법으로 반도체기판(201) 활성영역의 드레인 형성영역을 노출시키는 개구패턴을 갖는 단차부 형성용 마스크패턴(208)을 형성하고, 형성한 마스크패턴(208)과 제 1 절연막(205) 및 측벽 절연막(207)을 마스크로 한 드라이 에칭법으로 반도체기판(201)의 드레인 형성영역에 단차부(201a)를 형성한다.
다음 도 15의 (a)~도 15의 (c)에 도시한 바와 같이, 마스크패턴(208)을 제거한 후 습식 에칭으로 측벽 절연막(207)을 제거한다. 이어서 열산화법으로 콘트롤게이트 전극(204)의 측면 상 및 단차부(201a) 상을 산화시켜 용량절연막 및 터널절연막으로 될 제 2 산화 실리콘막(209)을 형성한다. 그 후 CVD법으로 제 2 산화 실리콘막(209) 상에 제 2 다결정 실리콘막(210A)을 퇴적시키고, 퇴적시킨 제 2 다결정 실리콘막(210A) 상에 포토리소그래피법으로, 콘트롤게이트 전극(204)의 게이트폭 방향을 따라 드레인 형성영역을 개구시키는 개구패턴을 갖는 마스크패턴(211)을형성한다. 이어서 마스크패턴(211) 및 제 1 절연막(205)을 마스크로 하여 제 2 다결정 실리콘막(210A)에 대한 드라이에칭으로써, 제 2 다결정 실리콘막(210A)으로부터 측벽형상 다결정 실리콘막(210B)을 형성한다.
다음으로 도 16의 (a)~도 16의 (c)에 도시한 바와 같이, 마스크패턴을 제거한 후, 반도체기판(201) 상에 포토리소그래피법으로 드레인 형성영역 및 측벽형상 다결정 실리콘막(210B)의 드레인 형성영역 상에 위치하는 부분을 마스크하는 마스크패턴(212)을 형성한다. 이어서 마스크패턴(212) 및 제 1 절연막(205)을 마스크로 하여 제 2 다결정 실리콘막(210A) 및 측벽형상 다결정 실리콘막(210B)에 대하여 드라이 에칭을 실시하여, 드레인 형성영역 상에 측벽형상 다결정 실리콘막(210B)으로 구성되며 단차부(201a)를 피복하는 섬상 부동게이트 전극(210C)을 형성한다.
다음 도 17의 (a)~도 17의 (c)에 도시한 바와 같이, 마스크패턴(212)을 제거한 후, 제 1 절연막(205) 및 부동게이트 전극(210C)을 마스크로, 비소 이온을 주입하여 드레인 형성영역에 드레인 확산층(214)을 형성하고, 소스 형성영역에 소스 확산층(215)을 형성한다.
그러나 상기 종래의 반도체기억장치 제조방법은, 이하 나타내는 2 가지의 문제를 갖고있다.
첫째로, 도 16의 (a) 및 도 16의 (b)의 마스크패턴(212)을 이용하여 제 2 다결정 실리콘막(210A) 및 측벽형상 다결정 실리콘막(210B)의 소자분리 절연막(202) 상에 위치하는 부분을 제거할 때, 측벽형상 다결정 실리콘막(210B)으로부터 양호한형상의 부동게이트 전극(210C)을 얻기 위하여 이방성 에칭을 실시한다. 이 때 도 15의 (C)에 도시한 바와 같이, STI막(202) 상에 위치하는 제 2 다결정 실리콘(210A)의 상면 높이는, 콘트롤게이트 전극(204)의 막 두께를 200㎚로 하며, 제 1 절연막(205)의 막 두께를 150㎚로 하고, 제 2 다결정 실리콘막(210A)의 막 두께를 100㎚로 하면 450㎚ 정도가 된다. 이 제 2 다결정 실리콘막(210A)을 에칭으로 제거할 때, 제 2 다결정 실리콘막(210A)과 제 2 산화 실리콘막(209)의 에칭 선택비가 40 정도이므로, 도 18의 (a) 및 도 18의 (c)의 부호 201b로 나타낸 영역에 노출된, 막 두께 9㎚의 제 2 산화 실리콘막(209)이 찢어져버리고, 그 결과 반도체기판(201)이 에칭되어 각 STI막(202) 사이의 확산층이 단선 되어버린다는 제 1의 문제가 있다.
둘째로, 도 16의 (a)에 도시한 드레인 형성영역 및 측벽형상 다결정 실리콘막(210B)의 드레인 형성영역 상에 위치하는 부분을 마스크하는 마스크패턴(212)은, 실제 형상이 도 19에 도시한 마스크패턴(212A)과 같이 각 모서리부분이 둥글어짐에 의한 치수 정밀도의 열화를 방지하기 위하여 마스크패턴(212)의 치수 마진을 크게 확보할 필요가 있다. 그 결과, 각 STI막(202)에서 콘트롤게이트 전극(204)의 게이트폭 방향의 폭 크기가 커져, 셀면적을 작게 할 수 없다는 제 2의 문제가 있다.
본 발명은 상기 종래의 문제를 해결하고, 확산층의 단선을 방지할 수 있도록 하는 것을 제 1 목적으로 하며, 셀면적을 저감시킬 수 있도록 하는 것을 제 2 목적으로 한다.
도 1은 본 발명의 실시예에 관한 반도체기억장치를 나타내는 부분적 평면도.
도 2의 (a)~(c)는 본 발명의 실시예에 관한 반도체기억장치의 제조방법을 나타내며, (a)는 부분적 평면도이고, (b)는 (a)의 Ⅱb-Ⅱb선의 단면도이며, (c)는 (a)의 Ⅱc-Ⅱc선의 단면도.
도 3의 (a)~(c)는 본 발명의 실시예에 관한 반도체기억장치의 제조방법을 나타내며, (a)는 부분적 평면도이고, (b)는 (a)의 Ⅲb-Ⅲb선의 단면도이며, (c)는 (a)의 Ⅲc-Ⅲc선의 단면도.
도 4의 (a)~(c)는 본 발명의 실시예에 관한 반도체기억장치의 제조방법을 나타내며, (a)는 부분적 평면도이고, (b)는 (a)의 Ⅳb-Ⅳb선의 단면도이며, (c)는 (a)의 Ⅳc-Ⅳc선의 단면도.
도 5의 (a)~(c)는 본 발명의 실시예에 관한 반도체기억장치의 제조방법을 나타내며, (a)는 부분적 평면도이고, (b)는 (a)의 Ⅴb-Ⅴb선의 단면도이며, (c)는 (a)의 Ⅴc-Ⅴc선의 단면도.
도 6의 (a)~(c)는 본 발명의 실시예에 관한 반도체기억장치의 제조방법을 나타내며, (a)는 부분적 평면도이고, (b)는 (a)의 Ⅵb-Ⅵb선의 단면도이며, (c)는(a)의 Ⅵc-Ⅵc선의 단면도.
도 7의 (a)~(c)는 본 발명의 실시예에 관한 반도체기억장치의 제조방법을 나타내며, (a)는 부분적 평면도이고, (b)는 (a)의 Ⅶb-Ⅶb선의 단면도이며, (c)는 (a)의 Ⅶc-Ⅶc선의 단면도.
도 8의 (a)~(c)는 본 발명의 실시예에 관한 반도체기억장치의 제조방법을 나타내며, (a)는 부분적 평면도이고, (b)는 (a)의 Ⅷb-Ⅷb선의 단면도이며, (c)는 (a)의 Ⅷc-Ⅷc선의 단면도.
도 9의 (a)~(c)는 본 발명의 실시예에 관한 반도체기억장치의 제조방법을 나타내며, (a)는 부분적 평면도이고, (b)는 (a)의 Ⅸb-Ⅸb선의 단면도이며, (c)는 (a)의 Ⅸc-Ⅸc선의 단면도.
도 10의 (a)~(c)는 종래의 반도체기억장치를 나타내며, (a)는 부분적 평면도이고, (b)는 (a)의 Ⅹb-Ⅹb선의 단면도이며, (c)는 (a)의 Ⅹc-Ⅹc선의 단면도.
도 11의 (a)~(c)는 종래의 반도체기억장치를 나타내며, (a)는 부분적 평면도이고, (b)는 (a)의 ⅩⅠb-ⅩⅠb선의 단면도이며, (c)는 (a)의 ⅩⅠc-ⅩⅠc선의 단면도.
도 12의 (a)~(c)는 종래의 반도체기억장치를 나타내며, (a)는 부분적 평면도이고, (b)는 (a)의 ⅩⅡb-ⅩⅡb선의 단면도이며, (c)는 (a)의 ⅩⅡc-ⅩⅡc선의 단면도.
도 13의 (a)~(c)는 종래의 반도체기억장치를 나타내며, (a)는 부분적 평면도이고, (b)는 (a)의 ⅩⅢb-ⅩⅢb선의 단면도이며, (c)는 (a)의 ⅩⅢc-ⅩⅢc선의 단면도.
도 14의 (a)~(c)는 종래의 반도체기억장치를 나타내며, (a)는 부분적 평면도이고, (b)는 (a)의 ⅩⅣb-ⅩⅣb선의 단면도이며, (c)는 (a)의 ⅩⅣc-ⅩⅣc선의 단면도.
도 15의 (a)~(c)는 종래의 반도체기억장치를 나타내며, (a)는 부분적 평면도이고, (b)는 (a)의 ⅩⅤb-ⅩⅤb선의 단면도이며, (c)는 (a)의 ⅩⅤc-ⅩⅤc선의 단면도.
도 16의 (a)~(c)는 종래의 반도체기억장치를 나타내며, (a)는 부분적 평면도이고, (b)는 (a)의 ⅩⅥb-ⅩⅥb선의 단면도이며, (c)는 (a)의 ⅩⅥc-ⅩⅥc선의 단면도.
도 17의 (a)~(c)는 종래의 반도체기억장치를 나타내며, (a)는 부분적 평면도이고, (b)는 (a)의 ⅩⅦb-ⅩⅦb선의 단면도이며, (c)는 (a)의 ⅩⅦc-ⅩⅦc선의 단면도.
도 18의 (a)~(c)는 종래의 반도체기억장치 제조방법에 있어서 확산층 영역이 단선되는 모습을 모식적으로 나타내며, (a)는 부분적 평면도이고, (b)는 (a)의 ⅩⅧb-ⅩⅧb선의 단면도이며, (c)는 (a)의 ⅩⅧc-ⅩⅧc선의 단면도.
도 19는 종래의 반도체기억장치 제조방법에 있어서 마스크패턴의 각 모서리부분이 둥글러져, 치수 정밀도가 열화되는 모습을 나타내는 모식적인 평면도.
* 도면의 주요 부분에 대한 부호의 설명 *
1, 11 : 반도체기판 2, 12 : STI(소자분리절연)막
4 : 콘트롤게이트 전극 6, 21c : 부동게이트 전극
7, 25 : 드레인 확산층 8, 26 : 소스 확산층
11a : 활성영역 11b : 단차부
13 : 콘트롤게이트 절연막(제 1 절연막)
14 : 콘트롤게이트 전극(제 1 도전막)
15 : 질화실리콘막(제 3 절연막)
16, 19, 22, 23, 24 : 마스크패턴
17 : 용량 절연막(제 2 절연막)
18 : 측벽 절연막 20 : 터널 절연막(제 2 절연막)
21A : 제 2 다결정 실리콘막(제 2 도전막)
21B : 측벽형상 다결정 실리콘막(측벽형상 도전막)
상기 제 1 목적을 달성하기 위하여, 본 발명은 셀의 소자분리 절연막을 스프라이프형으로 연속적으로 형성하는 구성으로 한다. 또 상기 제 2 목적을 달성하기 위하여, 본 발명은 반도체기억장치의 제조방법을, 부동게이트 전극 형성용 제 2 도전막의 소자분리 절연막 상 및 소스 형성영역 상의 불필요한 부분을 한 번의 공정으로 제거하는 대신, 제 2 도전막의 소자분리 절연막 상 부분과 소스 형성영역 상 부분을 나누어 제거하는 구성으로 한다.
구체적으로, 본 발명에 관한 반도체기억장치는 상기 제 1 목적을 달성하며, 반도체기판 상에 형성된 복수의 소자분리 절연막과, 반도체기판 상에 형성되며 소자분리 절연막으로 서로 분리된 복수의 활성영역과, 반도체기판 상에, 제 1 절연막을 개재하고 복수의 소자분리 절연막 및 복수의 활성영역과 각각 교차하도록 형성된 복수의 콘트롤게이트 전극과, 각 콘트롤게이트 전극의 한 측면 상이며 또 복수의 활성영역 별로 제 2 절연막을 개재하고 형성된 복수의 부동게이트 전극을 구비하며, 복수의 소자분리 절연막은, 서로 간격을 두고 또 복수의 콘트롤게이트 전극과 교차하여 끊기지 않고 연장되도록 형성된다.
본 발명의 반도체기억장치에 의하면, 복수의 소자분리 절연막이 서로 간격을 두고 또 복수의 콘트롤게이트 전극과 교차하여 끊기지 않고 연장되도록 형성되므로, 부동게이트 전극을 에칭으로 형성할 때, 반도체기판이 에칭되는 일이 없어지므로, 확산층 영역이 단선 되는 것을 방지할 수 있다.
본 발명의 반도체기억장치는, 콘트롤게이트 전극 상에 형성된 제 3 절연막을 추가로 구비하는 것이 바람직하다.
본 발명의 반도체기억장치에 있어서, 활성영역이, 그 상부에 부동게이트 전극이 피복되도록 형성된 단차부를 가지며, 활성영역의 단차부 상단에는 소스 확산층이 형성되고, 단차부 하단에는 드레인 확산층이 형성되는 것이 바람직하다. 이와 같이 하면, 기입동작 시 발생하는 채널 고온전자의 부동게이트 전극으로의 주입효율이 비약적으로 향상된다.
본 발명에 관한 반도체기억장치의 제조방법은 상기 제 2 목적을 달성하며, 반도체기판 상에 복수의 소자분리 절연막을 형성함으로써, 반도체기판에 상기 소자분리 절연막으로 서로 분리된 복수의 활성영역을 형성하는 공정과, 반도체기판 상에 제 1 절연막 및 제 1 도전막을 순차 형성한 후, 형성된 제 1 도전막에 선택적으로 에칭을 실시함으로써, 제 1 도전막으로 이루어지며 복수의 소자분리 절연막 및 복수의 활성영역과 각각 교차하는 콘트롤게이트 전극을 형성하는 공정과, 반도체기판 상에, 소자분리 절연막 및 콘트롤게이트 전극을 포함한 전면에 걸쳐 제 2 절연막 및 제 2 도전막을 순차 형성한 후, 형성된 제 2 도전막에 선택적으로 에칭을 실시함으로써, 제 2 도전막으로 이루어지며 콘트롤게이트 전극의 한 측면 상이면서 또 활성영역 상에 부동게이트 전극을 형성하는 공정과, 콘트롤게이트 전극 및 부동게이트 전극을 마스크로 하고 반도체기판에 이온주입을 실시하여, 활성영역에 소스 확산층 및 드레인 확산층을 형성하는 공정을 구비하며, 부동게이트 전극을 형성하는 공정은, 제 2 도전막을 퇴적시킨 후, 콘트롤게이트 전극의 한 측면 상에 제 2 도전막으로 이루어지는 측벽형상 도전막을 형성하는 공정과, 측벽형상 도전막 및 제 2 도전막의 소자분리 절연막 상에 위치하는 부분을 제거하는 공정과, 제 2 도전막에서 콘트롤게이트 전극의 상면 및 다른 쪽 면 위에 위치하는 부분을 제거함으로써, 콘트롤게이트 전극의 한 측면 상에, 측벽형상 도전막으로 이루어지는 복수의 섬상 부동게이트 전극을 형성하는 공정을 포함한다.
본 발명의 반도체기억장치 제조방법에 의하면, 부동게이트 전극의 형성공정에서 측벽형상 도전막 및 제 2 도전막의 소자분리 절연막 상에 위치하는 부분을 제거할 때, 활성영역 및 그 위쪽 부분을 연속적으로 마스킹할 수 있어, 마스크패턴이 고립패턴으로 되지 않으므로 패턴 모서리부분의 둥글어짐을 고려할 필요가 없어지므로, 이 마스크패턴의 치수 마진을 작게 할 수 있다. 그 결과, 각 소자분리 절연막에서 콘트롤게이트 전극의 게이트폭 방향의 폭 크기를 작게 할 수 있어 셀면적을 저감시킬 수 있으므로, 메모리 셀의 미세화 또는 고집적화를 도모할 수 있다.
본 발명의 반도체기억장치 제조방법에 있어서, 소자분리 절연막을 형성하는 공정은 복수의 소자분리 절연막을, 반도체기판 상에 서로 간격을 두고 연장되는 스트라이프형으로 형성하는 공정을 포함하는 것이 바람직하다. 이와 같이 하면 상기 제 1 목적도 달성되며, 각 소자분리 절연막 사이의 확산영역이 단선 되는 것을 방지할 수 있다.
본 발명의 반도체기억장치 제조방법에 있어서, 콘트롤게이트 전극을 형성하는 공정이, 제 1 도전막 상에 제 3 절연막을 형성한 후, 형성된 제 3 절연막 및 제 1 도전막에 에칭을 실시하는 공정을 포함하는 것이 바람직하다. 이와 같이 하면 제 2 도전막으로 이루어지는 부동게이트 전극을 형성할 때의 에칭공정에서, 제 1 도전막으로 이루어지는 콘트롤게이트 전극의 상면이 그 위에 형성된 제 3 절연막에의하여 확실하게 보호된다.
본 발명의 반도체기억장치 제조방법은, 콘트롤게이트 전극을 형성한 후이며 또 부동게이트 전극을 형성하기 전에, 콘트롤게이트 전극의 측면에 제 2 절연막을 개재하고 측벽 절연막을 형성하는 공정과, 측벽 절연막을 마스크로 하여, 반도체기판에서 콘트롤게이트 전극의 한 측면 쪽 영역에 대하여 에칭을 실시함으로써, 복수의 활성영역에 단차부를 형성하는 공정을 추가로 구비하는 것이 바람직하다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부 도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.
(실시예)
본 발명의 실시예에 대하여 도면을 참조하면서 설명하기로 한다.
도 1은 본 발명의 실시예에 관한 반도체기억장치의 평면구성을 나타낸다.
도 1에 도시한 바와 같이, 실리콘(Si)으로 이루어지는 반도체기판(1) 상에 얕은 트렌치구조를 갖는 복수의 소자분리 절연(STI)막(2)이 서로 간격을 두고 스트라이프형으로 형성되며, 게이트 절연막(도시 생략)을 개재하고 각 STI막(2)과 교차하도록 복수의 콘트롤게이트 전극(4)이 형성된다.
반도체기판(1) 상에서 각 STI막(2) 사이의 활성영역이면서 또 콘트롤게이트 전극(4)의 한 측면 상에는, 절연막(도시 생략)을 개재하고 또 게이트폭 방향 단부가 STI막(2) 상에 위치한 섬상 부동게이트 전극(6)이 형성된다. 여기서 절연막은 콘트롤게이트 전극(4)과 부동게이트 전극(6) 사이에 협재하는 부분이 용량절연막으로 되며, 활성영역과 부동게이트 전극(6) 사이에 협재하는 부분이 터널 절연막으로된다.
또 후술하는 바와 같이, 활성영역에서 부동게이트 전극(6)의 아래쪽 영역에는 단차부가 형성된다. 또한 활성영역의 부동게이트 전극(6) 측에는 드레인 확산층(7)이 형성되며, 활성영역의 부동게이트 전극(6)의 반대 쪽 영역에는 소스 확산층(8)이 형성된다.
이하, 상기와 같이 구성된 반도체기억장치의 제조방법에 대하여 도면을 참조하면서 설명하기로 한다.
도 2~도 9는 본 발명의 실시예에 관한 반도체기억장치 제조방법의 공정순 구성을 나타낸다. 여기서, 각 도면에서 (a)는 부분적인 평면구성을 나타내며, (b)는 (a)의 활성영역을 포함한 단면구성을 나타내고, (c)는 (a)의 STI막을 포함한 단면구성을 나타낸다.
우선 도 2의 (a)~도 2의 (c)에 도시한 바와 같이, 실리콘으로 이루어지는 반도체기판(11) 상에, 서로 간격을 두고 연장되는 스트라이프형의 복수 STI막(12)을 형성함으로써, 기판면에 STI막(12)으로 분리된 스트라이프형 활성영역(11a)을 형성한다.
다음으로 도 3의 (a)~도 3의 (c)에 도시한 바와 같이, 반도체기판(11)을 열산화법으로 산화를 실시하여, 반도체기판(11) 상에 막 두께가 약 9㎚의 제 1 산화실리콘막을 형성한다. 이어서 CVD법으로 제 1 산화실리콘막 상에 막 두께 약 200㎚의 제 1 다결정 실리콘막 및 막 두께 약 150㎚의 질화실리콘막(15)을 순차 퇴적시킨다. 그 후 포토리소그래피법으로 콘트롤게이트 전극 형성용 마스크패턴(16)을형성하고, 형성된 마스크패턴(16)을 이용하여 질화실리콘막(15)과 제 1 다결정 실리콘막 및 제 1 산화실리콘막에 드라이에칭을 실시함으로써, 제 1 다결정 실리콘막으로부터 콘트롤게이트 전극(14)을 형성함과 동시에, 제 1 산화실리콘막으로부터 콘트롤게이트 절연막(13)을 형성한다.
다음 도 4의 (a)~도 4의 (c)에 도시한 바와 같이, 마스크패턴(16)을 제거한 후, CVD법으로 반도체기판(11) 상에, 콘트롤게이트 전극(14) 및 질화실리콘막(15)을 포함한 전면에 걸쳐 막 두께 약 5㎚의 HTO(고온 열산화)막과 막 두께 약 10㎚의 질화실리콘막을 퇴적시켜 용량절연막(17)을 형성한다. 그 후 붕소와 인을 포함한 산화실리콘으로 이루어지는 BPSG막을 퇴적시키고, 퇴적된 BPSG막에 대하여 드라이에칭에 의한 에치백을 실시하여, 콘트롤게이트 전극(14)의 측면 상에 BPSG막으로 이루어지는 측벽 절연막(18)을 형성한다.
다음으로 도 5의 (a)~도 5의 (c)에 도시한 바와 같이, 포토리소그래피법으로 반도체기판(11) 상에, 콘트롤게이트 전극(14)의 게이트폭 방향을 따라 활성영역(11a)의 드레인 형성영역을 노출시키는 개구패턴을 갖는 단차부 형성용 마스크패턴(19)을 형성한다. 이어서 마스크패턴(19), 질화실리콘막(15) 및 측벽 절연막(18)을 마스크로 하여 반도체기판(11)에 등방성 드라이에칭을 실시함으로써 반도체기판(11)의 드레인 형성영역에 깊이 약 40㎚의 단차부(11b)를 형성한다.
다음 도 6의 (a)~도 6의 (c)에 도시한 바와 같이, 마스크패턴(19)을 제거한 후, 기상불화수소를 이용한 에칭으로 측벽 절연막(18)을 제거한다. 이어서 열산화법으로 단차부(11b)의 상부를 산화시켜 산화실리콘으로 이루어지는 터널절연막(20)을 형성하며, 그 후 CVD법으로 반도체기판(11) 상에, 콘트롤게이트 전극(14) 및 질화실리콘막(15)을 포함한 전면에, 막 두께 약 100㎚의 제 2 다결정 실리콘막(21A)을 퇴적시킨다. 이어서 포토리소그래피법으로 제 2 다결정 실리콘막(21A) 상에, 콘트롤게이트 전극(14)의 게이트폭 방향을 따라 활성영역(11a)의 드레인 형성영역을 개구시키는 개구패턴을 갖는 마스크패턴(22)을 형성한다. 그 후 마스크패턴(22) 및 질화실리콘막(15)을 마스크로 하여 제 2 다결정 실리콘막(21A)에 대하여 이방성 드라이에칭을 실시함으로써, 제 2 다결정 실리콘막(21A)으로부터, 단차부(11b)를 피복하는 측벽형상 다결정 실리콘막(21B)을 형성한다.
다음으로 도 7의 (a)~도 7의 (c)에 도시한 바와 같이, 마스크패턴(22)을 제거한 후, 반도체기판(11) 상에 포토리소그래피법으로 STI막(12)을 노출시키는, 즉 활성영역(11a)을 마스킹하는 마스크패턴(23)을 형성한다. 이어서 마스크패턴(23)을 이용하여 제 2 다결정 실리콘막(21A) 및 측벽형상 다결정 실리콘막(21B)에 대하여 이방성 드라이에칭을 실시함으로써, 활성영역(11a)의 드레인 형성영역 상에, 측벽형상 다결정 실리콘막(21B)으로 이루어지며, 단차부(11b)를 피복하는 동시에 그 게이트폭 방향의 단부가 STI막(12) 상에 위치하는 섬상 부동게이트 전극(21C)을 형성한다. 이와 같이 콘트롤게이트 전극 한 개당 복수의 부동게이트 전극(21C)이 형성된다.
다음 도 8의 (a)~도 8의 (c)에 도시한 바와 같이, 마스크패턴(23)을 제거한 후, 포토리소그래피법으로, 콘트롤게이트 전극(14)의 게이트폭 방향을 따라 활성영역(11a)의 소스 형성영역 및 STI막(12)을 개구시키는 개구패턴을 갖는 마스크패턴(24)을 형성한다. 그 후 마스크패턴(24) 및 질화실리콘막(15)을 마스크로 하여 등방성 드라이에칭을 실시함으로써, 제 2 다결정 실리콘막(21A)의 소스 형성영역 상 부분을 제거한다.
여기서, 도 7의 (a)~도 7의 (c)에 도시한, 제 2 다결정 실리콘막(21A) 및 측벽형상 다결정 실리콘막(21B)의 STI막(12) 상의 부분을 제거하는 공정과, 도 8의 (a)~도 8의 (c)에 도시한, 제 2 다결정 실리콘막(21A)의 소스 형성영역 상 부분을 제거하는 공정은, 그 순서를 서로 바꾸어도 된다.
다음으로 도 9의 (a)~도 9의 (c)에 도시한 바와 같이, 마스크패턴(24)을 제거한 후, 질화실리콘막(15) 및 부동게이트 전극(21C)을 마스크로 하여, 가속전압이 40keV이며 도즈량 6×1015/㎠를 주입조건으로 반도체기판(11)에 비소(As) 이온을 주입함으로써, 드레인 형성영역에 드레인 확산층(25)을 형성하며, 소스 형성영역에 소스 확산층(26)을 형성한다.
그 후, 금속배선공정, 보호막 형성공정 및 본딩패드 형성공정 등을 실시한다.
이와 같이 본 발명의 실시예에 의하면, 콘트롤게이트 전극(14)과 교차하며 게이트폭 방향으로 인접하는 메모리 셀의 소자분리용 STI막(12)이 스트라이프형상으로 연속적으로 형성되기 때문에, 도 7의 (c)에 도시한 바와 같이 제 2 다결정 실리콘막(21A) 및 측벽형상 다결정 실리콘막(21B)의 STI막(12) 상에 위치하는 부분을에칭제거할 때, 노출된 터널 절연막(20)을 찢고 반도체기판(11)이 에칭되는 일이 없어지므로, 확산층 영역의 단선을 방지할 수 있다.
또한 부동게이트 전극(21C) 형성용 제 2 다결정 실리콘막(21A)에 대한 패터닝공정을 한 번에 실시하지 않고, 도 7의 (a)~도 7의 (c)의 공정에서 제 2 다결정 실리콘막(21A)의 STI막(12) 상의 부분을 제거하고, 이어지는 도 8의 (a)~도 8의 (c)의 공정에서 제 2 다결정 실리콘막(21A)의 소스 형성영역 상의 부분을 제거한다. 이로써 제 2 다결정 실리콘막(21A) 및 측벽형상 도전막(21B)의 STI막(12) 상 위쪽부분을 제거할 때에 활성영역(11a) 및 그 위쪽부분을 연속적으로 마스킹할 수 있으므로, 마스크패턴(23)이 고립패턴으로 되지 않는다. 때문에 패턴 모서리부분의 둥글어짐을 고려할 필요가 없어져 치수 마진을 작게 할 수 있으므로, 각 STI막(12)의 콘트롤게이트 전극(14) 게이트폭 방향의 폭 크기를 작게 할 수 있어, 그 결과 셀면적을 축소시킬 수 있다.
본 발명에 관한 반도체기억장치 및 그 제조방법에 의하면, 마스크패턴의 치수 정밀도가 향상되고 셀면적을 작게 하는 것이 가능해지므로, 부동게이트 전극이 콘트롤게이트 전극과 기판 상에 병렬배치되는 구조를 갖는 반도체기억장치의 초미세화 및 고성능화를 도모할 수 있다.
Claims (7)
- 반도체기판 상에 형성된 복수의 소자분리 절연막과,상기 반도체기판 상에 형성되어, 상기 소자분리 절연막으로 서로 분리된 복수의 활성영역과,상기 반도체기판 상에, 제 1 절연막을 개재하고 상기 복수의 소자분리 절연막 및 복수의 활성영역과 각각 교차하도록 형성된 복수의 콘트롤게이트 전극과,상기 각 콘트롤게이트 전극의 한 측면 상이며, 또 상기 복수의 활성영역 별로 제 2 절연막을 개재하고 형성된 복수의 부동게이트 전극을 구비하고,상기 복수의 소자분리 절연막은, 서로 간격을 두며 또 상기 복수의 콘트롤게이트 전극과 교차하여 끊기는 일없이 연장되도록 형성되는 것을 특징으로 하는 반도체기억장치.
- 제 1 항에 있어서,상기 콘트롤게이트 전극 상에 형성된 제 3 절연막을 추가로 구비하는 것을 특징으로 하는 반도체기억장치.
- 제 1 항 또는 제 2 항에 있어서,상기 활성영역은, 그 상부에 상기 부동게이트 전극이 피복되도록 형성된 단차부를 가지며,상기 활성영역에서의 상기 단차부 상단에는 소스 확산층이 형성되며, 상기 단차부 하단에는 드레인 확산층이 형성되는 것을 특징으로 하는 반도체기억장치.
- 반도체기판 상에 복수의 소자분리 절연막을 형성함으로써, 상기 반도체기판에 상기 소자분리 절연막으로 서로 분리된 복수의 활성영역을 형성하는 공정과,상기 반도체기판 상에 제 1 절연막 및 제 1 도전막을 순차 형성한 후, 형성된 제 1 도전막에 대하여 선택적으로 에칭을 실시함으로써, 상기 제 1 도전막으로 이루어지며 상기 복수의 소자분리 절연막 및 복수의 활성영역과 각각 교차하는 콘트롤게이트 전극을 형성하는 공정과,상기 반도체기판 상에 상기 소자분리 절연막 및 콘트롤게이트 전극을 포함한 전면에 걸쳐 제 2 절연막 및 제 2 도전막을 순차 형성한 후, 형성된 제 2 도전막에 대하여 선택적으로 에칭을 실시함으로써, 상기 제 2 도전막으로 이루어지며 상기 콘트롤게이트 전극의 한 측면 상이며 또 상기 활성영역 상에 부동게이트 전극을 형성하는 공정과,상기 콘트롤게이트 전극 및 부동게이트 전극을 마스크로 하고 상기 반도체기판에 이온주입을 실시하여, 상기 활성영역에 소스 확산층 및 드레인 확산층을 형성하는 공정을 구비하며,상기 부동게이트 전극을 형성하는 공정은,상기 제 2 도전막을 형성한 후, 상기 콘트롤게이트 전극의 한 측면 상에 상기 제 2 도전막으로 이루어지는 측벽형상 도전막을 형성하는 공정과,상기 측벽형상 도전막 및 상기 제 2 도전막의 상기 소자분리 절연막 상에 위치하는 부분을 제거하는 공정과,상기 제 2 도전막의 상기 콘트롤게이트 전극의 상면 및 다른 측면 상에 위치하는 부분을 제거함으로써, 상기 콘트롤게이트 전극의 상기 한 측면 상에, 상기 측벽형상 도전막으로 이루어지는 복수의 섬상 부동게이트 전극을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체기억장치의 제조방법.
- 제 4 항에 있어서,상기 소자분리 절연막을 형성하는 공정은,상기 복수의 소자분리 절연막을, 상기 반도체기판 상에 서로 간격을 두고 연장되는 스트라이프형으로 형성하는 공정을 포함하는 것을 특징으로 하는 반도체기억장치의 제조방법.
- 제 4 항 또는 제 5 항에 있어서,상기 콘트롤게이트 전극을 형성하는 공정은,상기 제 1 도전막 상에 제 3 절연막을 형성한 후, 형성된 제 3 절연막 및 제 1 도전막에 대하여 에칭을 실시하는 공정을 포함하는 것을 특징으로 하는 반도체기억장치의 제조방법.
- 제 4 항 또는 제 5 항에 있어서,상기 콘트롤게이트 전극을 형성한 후이며 또 상기 부동게이트 전극을 형성하기 전에,상기 콘트롤게이트 전극의 측면에 상기 제 2 절연막을 개재하고 측벽 절연막을 형성하는 공정과,상기 측벽 절연막을 마스크로 하여, 상기 반도체기판의 상기 콘트롤게이트 전극의 상기 한 측면 쪽 영역에 대하여 에칭을 실시함으로써, 상기 복수의 활성영역에 단차부를 형성하는 공정을 추가로 구비하는 것을 특징으로 하는 반도체기억장치의 제조방법.
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