JP3602691B2 - 不揮発性半導体記憶装置およびその製造方法 - Google Patents
不揮発性半導体記憶装置およびその製造方法 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置およびその製造方法に係わり、特にメモリセルトランジスタの積層ゲート構造およびその加工技術の改良に関する。
【０００２】
【従来の技術】
ＥＥＰＲＯＭは、電気的にデータの書き換えが可能な不揮発性半導体記憶装置の一種である。ＥＥＰＲＯＭのメモリセルは、制御ゲートとチャネル領域との間に浮遊ゲートを有し、しきい値電圧を可変に調節できるＦＥＴＭＯＳ型のトランジスタが一般的である。また、ＥＥＰＲＯＭは、メモリセルトランジスタの接続状態により、ＮＯＲ型、ＮＡＮＤ型、ＡＮＤ型、ＤＩＮＯＲ型など、いくつかの種類がある。
【０００３】
図３９（Ａ）は、従来のＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイの平面図、図３９（Ｂ）は、図３９（Ａ）中のＢ−Ｂ線に沿う断面図である。
【０００４】
図３９（Ａ）および（Ｂ）に示すように、Ｐ型シリコン基板１０１には、素子分離領域１０２が形成されている。素子分離領域１０２は、基板１０１の表面に半導体活性領域（素子領域）１０３を区画する。メモリセルアレイにおける活性領域１０３は、互いに並行した線状パターンを有している。素子分離領域１０２は、二酸化シリコンからなる。なお、素子分離領域１０２の下の基板１０１には、通常、チャネルストッパと呼ばれ、素子分離領域直下の導電型の反転を防止するための高濃度Ｐ＋型領域が形成されるが、この明細書では省略することにする。活性領域１０３上には、トンネル電流が流れ得るように薄く形成された第１のゲート絶縁膜１０４が形成されている。ゲート絶縁膜１０４は二酸化シリコンからなる（この明細書では、便宜上、第１のゲート絶縁膜１０４をトンネル酸化膜と呼ぶ）。トンネル酸化膜１０４の上には、浮遊ゲート１０５が形成されている。浮遊ゲート１０５は導電性のポリシリコンからなり、電荷を蓄積する電荷蓄積層として機能する。そのため、浮遊ゲート１０５は、各メモリセルトランジスタ毎に一つずつ設けられ、孤立している。メモリセルトランジスタのしきい値電圧は、浮遊ゲート１０５に蓄積された電子の量によって調節される。データは、このしきい値電圧のレベルに変換されて記憶される。浮遊ゲート１０５の上には、第２のゲート絶縁膜１０６が形成されている。第２のゲート絶縁膜１０６は、二酸化シリコン、窒化シリコン、二酸化シリコンを順次積層した、通常、ＯＮＯ膜と呼ばれる積層膜からなる（この明細書では、便宜上、第２のゲート絶縁膜１０６をＯＮＯ膜と呼ぶ）。ＯＮＯ膜１０６の上には、制御ゲート１０７が形成されている。制御ゲート１０７は、導電性のポリシリコンからなり、メモリセルアレイのロー方向に連続した線状に形成されて、ワード線として機能される（この明細書では、便宜上、制御ゲート１０７をワード線と呼ぶ）。浮遊ゲート１０５とワード線１０７とは、同じマスクを用いて連続的にエッチングされて形成される。そのため、チャネル幅方向（図ではロー方向）に沿ったエッジは、浮遊ゲート１０５、ワード線１０７それぞれで揃っている。以下、浮遊ゲート１０５とワード線１０７とが積層されたゲート構造を、積層ゲート１０８と呼ぶ。Ｎ型ソース／ドレイン領域１０９は、積層ゲート１０８と素子分離領域１０２とをマスクに用いて、Ｎ型不純物を活性領域３内にイオン注入することにより形成される。 上記のようなメモリセルアレイでは、その素子分離領域１０２を、シリコン基板１０１を局所的に熱酸化することにより形成する。この形成方法の代表的な例は、ＬＯＣＯＳ法である。
【０００５】
図４０（Ａ）および（Ｂ）は、ＬＯＣＯＳ法の手順を示した断面図である。
【０００６】
まず、図４０（Ａ）に示すように、シリコン基板１０１の上に、バッファ酸化膜（二酸化シリコン）１１０を形成し、次いで、素子分離領域１０２を形成する領域以外をシリコン窒化膜１１１で覆う。この状態で、図４０（Ｂ）に示すように、窒化膜１１１を、酸化の障壁に用いながらシリコン基板１０１の表面を厚く熱酸化する。これにより、素子分離領域１０２が形成される。
【０００７】
しかし、ＬＯＣＯＳ法では、熱酸化時、シリコン基板１０１と窒化膜１１１との界面に沿って“バーズビーク”と呼ばれるくさび型の酸化膜１１２が成長する。このため、図４０（Ａ）、（Ｂ）に示すように、実際に形成される素子分離領域１０２の寸法“Ｗａｃｔｕａｌ”と、デザイン上の素子分離領域１０２の寸法“Ｗｄｅｓｉｇｎ”との間には変換差“Δ”を生じる。このように、ＬＯＣＯＳ法では、実寸法“Ｗａｃｔｕａｌ”は、設計寸法“Ｗｄｅｓｉｇｎ”よりも大きくなってしまうため、例えば実寸法“Ｗａｃｔｕａｌ”を０．５μｍ以下とするような微細な素子分離領域１０２を形成することは、非常に困難である。
【０００８】
また、ＬＯＣＯＳ法は、本来、素子分離領域１０２をシリコン基板１０１の内部に深く、つまり厚く形成することが難しい。今後、寸法“Ｗ”が微細化されてくると、素子分離領域１０２を深く形成することは、益々困難になってくる。メモリセルアレイに形成された素子分離領域１０２は、特に積層ゲートを加工する時、エッチング環境下に晒され、積層ゲートで覆われている部分以外の領域の厚みは、加工中、減少する。膜厚が減少した素子分離領域１０２は、その絶縁能力を悪化させる。
【０００９】
以上の問題を解決する素子分離技術として、シリコン基板にトレンチ溝を形成し絶縁材で埋め込む、トレンチ素子分離法がある。
【００１０】
図４１（Ａ）は、トレンチ素子分離法を用いた、従来のＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイの平面図、図４１（Ｂ）は、図４１（Ａ）中のＢ−Ｂ線に沿う断面図である。これらの図面において、図３９（Ａ）、（Ｂ）と同一の部分には、同一の参照符号を付す。
【００１１】
図４１（Ａ）および（Ｂ）に示すように、基板１０１の内部には、トレンチ１２１が形成されており、トレンチ１２１の内部には絶縁物１２２が埋め込まれている。絶縁物１２２は二酸化シリコンからなり、素子分離領域として機能する。以下、トレンチ型素子分離領域１２２と呼ぶ。
【００１２】
図４２（Ａ）および（Ｂ）は、トレンチ素子分離法の手順を示した断面図である。
【００１３】
まず、図４２（Ａ）に示すように、シリコン基板１０１の上の、トレンチ型素子分離領域１２２を形成する領域以外をシリコン窒化膜１２３で覆う。この状態で、窒化膜１２３を、エッチングの障壁に用いながらシリコン基板１０１をエッチングし、トレンチ１２１を形成する。次いで、シリコン基板１０１の全面に二酸化シリコンを堆積した後、図４２（Ｂ）に示すように、堆積した二酸化シリコンを、ＲＩＥ法、またはＣＭＰ法を用いてエッチバックして、トレンチ１２１を二酸化シリコンで埋め込む。これにより、トレンチ型素子分離領域１２２が形成される。
【００１４】
このようなトレンチ素子分離法によれば変換差“Δ”はない。したがって、トレンチ型素子分離領域１２２では、実寸法“Ｗａｃｔｕａｌ”を０．５μｍ以下とすることが可能である。
【００１５】
また、トレンチ１２１をシリコン基板１０１の内部に形成するので、トレンチ型素子分離領域１２２では、基板１０１内に深く形成でき、その膜厚は、ＬＯＣＯＳ型素子分離領域１０２に比べて、より厚くすることができる。
【００１６】
【発明が解決しようとする課題】
トレンチ素子分離法によって、微細な線状パターンが繰り返されるメモリセルアレイにおいても、厚い膜厚を有する、トレンチ型素子分離領域１２２が実現できるようになってきた。このため、積層ゲート加工時に生ずる膜厚の減少に対するマージンは、ＬＯＣＯＳ型素子分離領域１０２に比べて拡がる。
【００１７】
しかし、メモリセルアレイにおける素子分離領域は、ＬＯＣＯＳ型、トレンチ型のいずれにおいても、その膜厚の減少は可能な限り、抑制されることが望ましい。
【００１８】
メモリセルアレイにおける素子分離領域の膜厚の減少は、積層ゲート加工時だけでなく、同じ基板１０１上に高耐圧型ＭＯＳＦＥＴを形成するときにも見られる。ＥＥＰＲＯＭでは、データの書き込みや消去時などに、電源電圧以上の高い電圧を使用する。例えばこのような電圧を発生させたり、あるいはスイッチングしたりするトランジスタでは、耐圧確保の観点から、メモリセルトランジスタのトンネル酸化膜１０４よりも厚いゲート酸化膜が要求される。この厚いゲート酸化膜を有して、同じ基板１０１に形成されたＭＯＳＦＥＴを、この明細書では、高耐圧型ＭＯＳＦＥＴと呼ぶ。
【００１９】
従来、トンネル酸化膜１０４、および厚いゲート酸化膜は、ＬＯＣＯＳ法、トレンチ素子分離法のいずれにおいても、素子分離領域を形成した後に、形成する。
【００２０】
図４３（Ａ）〜（Ｃ）は、従来のトンネル酸化膜、厚いゲート酸化膜の形成手順を、トレンチ素子分離法を例にして示した断面図である。
【００２１】
まず、図４３（Ａ）に示すように、トレンチ型素子分離領域１２２を形成した後、半導体活性領域１０３の表面に露出させたシリコン基板１０１を酸化し、厚いゲート酸化膜１３１を形成する。厚いゲート酸化膜１３１は、高耐圧型ＭＯＳＦＥＴが形成される周辺回路領域１３２、およびメモリセルアレイ１３３のいずれの領域にも形成される。
【００２２】
次いで、図４３（Ｂ）に示すように、周辺回路領域１３２を、例えばホトレジスト１３４で覆う。次いで、ホトレジスト１３４をマスクに用いて、メモリセルアレイ１３３内の半導体活性領域１０３に形成された厚いゲート酸化膜１３１をウエットエッチングにより除去する。このウエットエッチング時、アレイ１３３内の素子分離領域１０２は、二酸化シリコンであるために、同時にエッチングされ、その表面が、周辺回路領域１３２内の素子分離領域１２２に比べて後退する。
【００２３】
この後、図４３（Ｃ）に示すように、ホトレジスト１３４を除去した後、アレイ１３３内の活性領域１０３に露出したシリコン基板１０１を酸化し、薄いゲート酸化膜、即ちトンネル酸化膜１０４を形成する。
【００２４】
このように、従来より、ＭＯＳＦＥＴのゲート酸化膜は、素子分離領域１２２を形成した後に形成する手順が、基本である。このような基本の手順に従うと、アレイ１３３内に薄いゲート酸化膜を、周辺回路領域１３２内に厚いゲート酸化膜をそれぞれ必要とするＥＥＰＲＯＭでは、例えばアレイ１３３内の素子分離領域１２２の表面が後退し、その膜厚ｔ１３３は、周辺回路領域１３２内の素子分離領域１２２の膜厚ｔ１３２に比べて減少する。即ち、アレイ１３３内において、素子分離領域１２２の膜厚が、形成時の膜厚から減少する分、積層ゲート加工時に、再度生ずる膜厚の減少に対し、マージンが狭まる。
【００２５】
このような事情を解消できるＥＥＰＲＯＭが、例えば１９９４年のＩＥＤＭにおいて、有留等により報告されている。いわゆる自己整合トレンチ素子分離法である。
【００２６】
図４４（Ａ）は、自己整合トレンチ素子分離法を用いた、従来のＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイの平面図、図４４（Ｂ）は、図４４（Ａ）中のＢ−Ｂ線に沿う断面図である。これらの図面において、図３９（Ａ）、（Ｂ）と同一の部分には、同一の参照符号を付す。
【００２７】
図４４（Ａ）および（Ｂ）に示すように、トレンチ１４１は、浮遊ゲート１０５の側壁から基板１０１の内部にかけて形成されている。トレンチ１４１の内部には絶縁物が埋め込まれている。この絶縁物は二酸化シリコンからなり、素子分離領域１４２を構成する。
【００２８】
このような自己整合トレンチ素子分離法を用いたメモリセルアレイでは、素子分離領域１４２は、半導体活性領域１０３の表面よりも突出され、その側壁は浮遊ゲート１０５の側壁に接している。即ち、素子分離領域１４２は、トンネル酸化膜１０４、浮遊ゲート１０５を形成した後に形成される。
【００２９】
図４５（Ａ）〜（Ｃ）は、自己整合トレンチ素子分離法、およびそれによるトンネル酸化膜の形成手順を示した断面図である。
【００３０】
まず、図４５（Ａ）に示すように、シリコン基板１０１の上に、トンネル酸化膜１０４、浮遊ゲート１０５となる導電性ポリシリコン膜１４３を順次形成する。次いで、素子分離領域１４２を形成する領域以外をシリコン窒化膜１４４で覆う。
【００３１】
次いで、図４５（Ｂ）に示すように、窒化膜１４４を、エッチングの障壁に用いながら、導電性ポリシリコン膜１４３、トンネル酸化膜１０４、シリコン基板１０１を順次エッチングし、トレンチ１４１を形成する。
【００３２】
次いで、シリコン基板１０１の全面に二酸化シリコンを堆積した後、図４５（Ｃ）に示すように、堆積した二酸化シリコンを、ＲＩＥ法、またはＣＭＰ法を用いてエッチバックして、トレンチ１４１を二酸化シリコンで埋め込む。この後、窒化膜１４４を除去し、自己整合トレンチ型素子分離領域１４２が形成される。
【００３３】
このように、自己整合トレンチ素子分離法では、従来の基本とは異なり、ＭＯＳＦＥＴのゲート酸化膜は、素子分離領域１４２を形成する前に形成される手順が、基本となる。つまり、トンネル酸化膜１０４を形成した後、素子分離領域１０２を形成するので、トンネル酸化膜１０４を形成するために、メモリセルアレイ内の素子分離領域の表面を後退させるようなウエットエッチング工程は、基本的にない。このため、自己整合トレンチ型素子分離領域１４２では、メモリセルアレイ内に形成時の膜厚をほぼ確保した状態で、積層ゲート加工工程に入ることができる。したがって、従来のＬＯＣＯＳ法やトレンチ素子分離法を用いて素子分離されたメモリセルアレイに比べて、積層ゲート加工時に生ずる膜厚の減少に対する加工マージンが高まる。
【００３４】
しかしながら、自己整合トレンチ素子分離法を用いて素子分離されたメモリセルアレイでは、特に図４４（Ｂ）に示すように、浮遊ゲート１０５とワード線１０７との対向面が、基本的に浮遊ゲート１０５の上面部のみとなる。このため、浮遊ゲート１０５、トンネル酸化膜１０４およびチャネル（基板１０１）とで構成されるキャパシタの容量“Ｃ１”と、浮遊ゲート１０５、ＯＮＯ膜１０６およびワード線１０７とで構成されるキャパシタの容量“Ｃ２”とが、誘電体の誘電率を除けば、ほとんど変わらなくなる。周知の通り、ＥＥＰＲＯＭでは、データの書き込み時、あるいはデータの消去時に、電源電圧よりも高い書き込み電圧ＶＰＰをワード線１０７に印加する。現在、書き込み電圧ＶＰＰは、低電圧化の方向に進んでいる。書き込み電圧ＶＰＰを低電圧化するためには、容量Ｃ１よりも、容量Ｃ２をより大きくするのが良い。
【００３５】
この要求に鑑み、浮遊ゲート１０５の側壁を、素子分離領域１４２から露出させ、浮遊ゲート１０５の側壁を使って、容量Ｃ２を増加させることも考えられている。しかし、この考えでは、浮遊ゲート１０５の側壁を露出させるために、メモリセルアレイ内における素子分離領域１４２の膜厚を減少させなければならない。そのため、積層ゲート加工時の加工マージンが、再び狭くなる、という事情がある。
【００３６】
この発明は、上記の事情に鑑み為されたもので、その主要な目的は、メモリセルアレイ内の素子分離領域の膜厚の減少を抑制し、メモリセルアレイに高い加工マージンを有しながらも、浮遊ゲートとワード線との容量を増加できる構造を持つ、不揮発性半導体記憶装置と、その製造方法を提供することである。
【００３７】
また、この発明の他の目的は、上記主要な目的を達成するとともに、微細なトランジスタが形成される周辺回路領域内の素子分離領域の膜厚の減少を同時に抑制して、メモリセルアレイ、周辺回路領域の双方に高い加工マージンを持たせることである。
【００３８】
また、この発明の別の目的は、自己整合トレンチ素子分離を用いて素子分離されたメモリセルアレイにおいて、選択ゲートトランジスタが形成される部分の素子分離領域の膜厚の減少を抑制できる不揮発性半導体記憶装置と、その製造方法とを提供することである。
【００３９】
【課題を解決するための手段】
上記主要な目的を達成するために、この発明の第１態様に係る不揮発性半導体記憶装置は、半導体基板と、前記基板に設けられ、第１、第２、第３の素子分離パターン部を有する素子分離領域と、前記素子分離領域によって分離され、前記第１、第２の素子分離パターン部に挟まれた第１の素子領域パターン部、前記第２、第３の素子分離パターン部に挟まれた第２の素子領域パターン部を有する半導体活性領域と、前記第１の素子分離パターン部、前記第１の素子領域パターン部、前記第２の素子分離パターン部、前記第２の素子領域パターン部、および前記第３の素子分離パターン部上に亘って配置される制御ゲート電極と、前記第１の素子領域パターン部と前記制御ゲート電極との間、および前記第２の素子領域パターン部と前記制御ゲート電極との間それぞれに設けられ、前記第１、第２の素子領域パターン部それぞれと第１のゲート絶縁膜を介して形成された第１、第２の孤立状ゲート電極とを具備する。そして、前記制御ゲート電極は、前記第１、第２の孤立状ゲート電極と第２のゲート絶縁膜を介して電気的に絶縁されて、メモリセルトランジスタにゲート電位を供給するワード線を構成し、前記第１、第２の孤立状ゲート電極はそれぞれ、前記ワード線を構成する制御ゲート電極と前記第１、第２の素子領域パターン部との間に電気的に浮遊な状態で配置されて、前記メモリセルトランジスタのしきい値電圧を調節する電荷蓄積層を構成し、前記電荷蓄積層を構成する前記第１、第２の孤立状ゲート電極はそれぞれ、前記第１、第２、第３の素子分離パターン部の側端部それぞれに自己整合した側面を有した第１の部位と、前記第１の部位に電気的に接続され、平面から見て前記第１の部位の側面上を介して前記第１、第２、第３の素子分離パターン部の上面まで張り出すとともに、前記第１の部位を前記制御ゲート電極から隔離して、前記制御ゲート電極と前記第１、第２の孤立状ゲート電極との対向面積を規定する第２の部位とを含み、前記第１の部位の上面の位置は、前記第１、第２、第３の素子分離パターン部の上面の位置よりも低く、前記第２の部位の下面は、前記第１の部位の上面よりも上方に露出した前記第１、第２、第３の分離パターン部の側壁に沿いつつ、これら第１、第２、第３の分離パターン部の上面に張り出していることを特徴とする。
【００４１】
また、第１態様に係る発明において、前記第１、第２の素子領域パターン部内に形成され、前記メモリセルトランジスタを、ビット線あるいはソース線に電気的に結合させる選択トランジスタをさらに具備する。そして、前記選択トランジスタは、前記制御ゲート電極と略並行する選択ゲート電極と、前記第１の素子領域パターン部と前記選択ゲート電極との間、および前記第２の素子領域パターン部と前記選択ゲート電極との間それぞれに設けられ、前記第１、第２の素子領域パターン部と第３のゲート絶縁膜を介して形成されて、前記選択ゲート電極と同電位とされるゲート部材とから構成されることを特徴とする。
【００４２】
さらに、前記選択トランジスタのゲート部材は、前記第１の素子領域パターン部と前記選択ゲート電極との間、および前記第２の素子領域パターン部と前記選択ゲート電極との間それぞれに設けられた第１、第２の孤立状部材であり、前記第１、第２の孤立状部材はそれぞれ、前記第１、第２、第３の素子分離パターン部の側端部それぞれに自己整合した側面を有し、前記メモリセルトランジスタの第１の部位と同じ導電体層で構成された第３の部位と、前記第３の部位に電気的に接続され、平面から見て前記第３の部位の側面を介して前記第１、第２、第３の素子分離パターン部の上面まで張り出し、前記メモリセルトランジスタの第２の部位と同じ導電体層で構成された第４の部位とを少なくとも含み、前記第４の部位は、前記第１、第２の素子領域パターン部上で前記選択ゲート電極と電気的に接続されていることを特徴とする。
【００４３】
さらに、前記第１、第２の孤立状部材それぞれの第４の部位どうしの間の前記第２の素子分離パターン部上に前記第２のゲート絶縁膜が形成されていることを特徴とする。
【００４４】
さらに、前記制御ゲート電極、および前記選択ゲート電極はそれぞれ、前記第２のゲート絶縁膜に接する第１の導電層と、この第１の導電層に接する第２の導電層とを少なくとも含む積層構造を含み、前記選択ゲート電極の前記第１の導電層は、前記第１、第２の孤立状部材それぞれの第４の部位どうしの間の前記第２の素子分離パターン部上に形成され、前記選択ゲート電極の第２の導電層が、前記第１、第２の素子領域パターン部上で、前記第４の部位に電気的に接続されていることを特徴とする。
また、他の目的を達成するために、さらに、前記半導体活性領域の、前記第１、第２の素子領域パターン部とは異なった第３の素子領域パターン部内に形成され、前記メモリセルトランジスタを含むメモリ回路を駆動／制御する周辺回路トランジスタをさらに具備する。そして、前記周辺回路トランジスタのゲート電極は、前記第３の素子領域パターン部と第４のゲート絶縁膜を介して形成され、前記メモリセルトランジスタの第１の部位を構成する導電体層と同じ導電体層で構成された第５の部位と、前記第５の部位に電気的に接続され、前記メモリセルトランジスタの第２の部位と同じ導電体層で構成された第６の部位とを少なくとも含み、前記周辺回路トランジスタに供給されるゲート電位は、前記第６の部位に供給されることを特徴とする。
【００４５】
また、別の目的を達成するために、この発明の第２態様に係る不揮発性半導体記憶装置は、半導体基板と、前記基板に設けられ、第１、第２、第３の素子分離パターン部を有する素子分離領域と、前記素子分離領域によって分離され、前記第１、第２の素子分離パターン部に挟まれた第１の素子領域パターン部、前記第２、第３の素子分離パターン部に挟まれた第２の素子領域パターン部を有する半導体活性領域と、前記第１の素子分離パターン部、前記第１の素子領域パターン部、前記第２の素子分離パターン部、前記第２の素子領域パターン部、および前記第３の素子分離パターン部上に亘って配置される制御ゲート電極と、前記第１の素子分離パターン部、前記第１の素子領域パターン部、前記第２の素子分離パターン部、前記第２の素子領域パターン部、および前記第３の素子分離パターン部上に亘って配置され、前記制御ゲート電極と略並行する選択ゲート電極と、前記第１の素子領域パターン部と前記制御ゲート電極との間、および前記第２の素子領域パターン部と前記制御ゲート電極との間それぞれに設けられ、前記第１、第２の素子領域パターン部それぞれと第１のゲート絶縁膜を介して形成された第１、第２の孤立状ゲート電極と、前記第１の素子領域パターン部と前記選択ゲート電極との間、および前記第２の素子領域パターン部と前記選択ゲート電極との間それぞれに設けられ、前記第１、第２の素子領域パターン部それぞれと第２のゲート絶縁膜を介して形成された第３、第４の孤立状ゲート電極とを具備し、前記制御ゲート電極は、前記第１、第２の孤立状ゲート電極と第３のゲート絶縁膜を介して電気的に絶縁されて、メモリセルトランジスタにゲート電位を供給するワード線を構成し、前記第１、第２の孤立状ゲート電極はそれぞれ、前記ワード線を構成する制御ゲート電極と前記第１、第２の素子領域パターン部との間に電気的に浮遊な状態で配置されて、前記メモリセルトランジスタのしきい値電圧を調節する電荷蓄積層を構成し、前記選択ゲート電極は、前記第３、第４の孤立状ゲート電極と前記第１、第２の素子領域パターン部上で電気的に接続されて、前記メモリセルトランジスタを、ビット線あるいはソース線に電気的に結合させる選択トランジスタのゲートを構成し、前記第３、第４の孤立状ゲート電極どうしの間の前記第２の素子分離パターン部上に前記第３のゲート絶縁膜が、前記第２の素子分離パターンの上面を露出させることなく形成されていることを特徴とする。
【００４６】
また、第２態様に係る発明において、前記制御ゲート電極、および前記選択ゲート電極はそれぞれ、前記第３のゲート絶縁膜に接する第１の導電層と、この第１の導電層に接する第２の導電層とを少なくとも含む積層構造を含み、前記選択ゲート電極の前記第１の導電層は、前記第３、第４の孤立状ゲート電極どうしの間の前記第２の素子分離パターン部上に形成され、前記選択ゲート電極の第２の導電層は、前記第１の素子領域パターン部上で前記第３の孤立状ゲート電極に、前記第２の素子領域パターン部上で前記第４の孤立状ゲート電極にそれぞれ電気的に接続されていることを特徴とする。
【００４７】
また、別の目的を達成するために、この発明の第３態様に係る不揮発性半導体記憶装置は、半導体基板と、前記基板に設けられ、第１、第２、第３の素子分離パターン部を有する素子分離領域と、前記素子分離領域によって分離され、前記第１、第２の素子分離パターン部に挟まれた第１の素子領域パターン部、前記第２、第３の素子分離パターン部に挟まれた第２の素子領域パターン部を有する半導体活性領域と、前記第１の素子分離パターン部、前記第１の素子領域パターン部、前記第２の素子分離パターン部、前記第２の素子領域パターン部、および前記第３の素子分離パターン部上に亘って配置される制御ゲート電極と、前記第１の素子分離パターン部、前記第１の素子領域パターン部、前記第２の素子分離パターン部、前記第２の素子領域パターン部、および前記第３の素子分離パターン部上に亘って配置され、前記制御ゲート電極と略並行する選択ゲート電極と、前記第１の素子領域パターン部と前記制御ゲート電極との間、および前記第２の素子領域パターン部と前記制御ゲート電極との間それぞれに設けられ、前記第１、第２の素子領域パターン部それぞれと第１のゲート絶縁膜を介して形成され、前記第１、第２、第３の素子分離パターン部の側端部それぞれに自己整合した側面を有する第１、第２の孤立状ゲート電極と、前記第１の素子領域パターン部と前記選択ゲート電極との間、および前記第２の素子領域パターン部と前記選択ゲート電極との間それぞれに設けられ、前記第１、第２の素子領域パターン部それぞれと第２のゲート絶縁膜を介して形成され、前記第１、第２、第３の素子分離パターン部の側端部それぞれに自己整合した側面を有する第３、第４の孤立状ゲート電極とを具備する。そして、前記制御ゲート電極は、前記第１、第２の孤立ゲート電極と第３のゲート絶縁膜を介して電気的に絶縁されて、メモリセルトランジスタにゲート電位を供給するワード線を構成し、前記第１、第２の孤立状ゲート電極はそれぞれ、前記ワード線を構成する制御ゲート電極と前記第１、第２の素子領域パターン部との間に電気的に浮遊な状態で配置されて、前記メモリセルトランジスタのしきい値電圧を調節する電荷蓄積層を構成し、前記選択ゲート電極は、前記第３、第４の孤立ゲート電極と前記第１、第２の素子領域パターン部上で電気的に接続されて、前記メモリセルトランジスタを、ビット線あるいはソース線に電気的に結合させる選択トランジスタのゲートを構成し、前記選択ゲート電極下の前記第１、第２、第３の素子分離パターン部の膜厚は、前記制御ゲート電極下の前記第１、第２、第３の素子分離パターン部の膜厚より実質的に厚いことを特徴とする。
【００４８】
また、第３態様に係る不揮発性半導体記憶装置において、前記第１、第２の素子形成パターン部内それぞれに形成された、前記選択トランジスタのソース／ドレインの一方として機能する第１の領域、前記メモリセルトランジスタのソース／ドレインの一方として機能する第２の領域、前記選択トランジスタおよび前記メモリセルトランジスタそれぞれのソース／ドレインの他方として機能し、前記選択トランジスタおよび前記メモリセルトランジスタで互いに共有される第３の領域をさらに具備する。そして、前記第３、第４の孤立状ゲート電極の上面から、前記第１、第２、第３の素子分離パターン部の前記第１の領域を分離する部分の上面までの距離は、前記第１、第２の孤立状ゲート電極の上面から、前記第１、第２、第３の素子分離パターン部の前記第２の領域を分離する部分の上面までの距離以下であることを特徴とする。
【００４９】
さらに、前記第１、第２、第３の素子分離パターン部の前記第１の領域を分離する部分の膜厚は、前記第１、第２、第３の素子分離パターン部の前記第２の領域を分離する部分の膜厚以上であることを特徴とする。
【００５０】
さらに、前記選択ゲート電極下の前記第１、第２、第３の素子分離パターン部の膜厚は、前記第１、第２、第３の素子分離パターン部の前記第１の領域を分離する部分の膜厚以上であることを特徴とする。
【００５１】
さらに、前記選択ゲート電極下の前記第１、第２、第３の素子分離パターン部の一部分の膜厚は、前記第１、第２、第３の素子分離パターン部の前記第１の領域を分離する部分の膜厚以上で、前記選択ゲート電極下の前記第１、第２、第３の素子分離パターン部の他部分の膜厚以下であることを特徴とする。
【００５２】
さらに、前記第１、第２、第３の素子分離パターン部の前記第３の領域を分離する部分に段差が有ることを特徴とする。
【００５３】
また、主要な目的を達成するために、この発明の第４態様に係る不揮発性半導体記憶装置の製造方法は、半導体基板上に、第１のゲート絶縁膜、第１の導電体膜を含む第１の積層構造を形成する工程と、前記第１の積層構造上に、第１、第２の素子領域パターン部を有する半導体活性領域を分離するための、第１、第２、第３の素子分離パターン部を有する素子分離領域に対応した窓を有するマスク材を形成する工程と、前記マスク材をマスクに用いて、前記第１の積層構造および前記基板をエッチングし、前記基板に素子分離領域パターンに応じた溝を形成する工程と、前記溝を絶縁物で埋め込み、素子分離領域を形成する工程と、前記マスク材を除去し、前記第１の導電体膜の少なくとも上面を、前記第１の導電体膜の上面の位置が、前記第１、第２、第３の素子分離パターン部の上面の位置よりも低い状態で露出させる工程と、前記第１の導電体膜に電気的に接続される第２の導電体膜を形成する工程と、前記第２の導電体膜を、前記第１、第２の素子領域パターン部上それぞれに沿って、前記第１、第２、第３の素子分離パターン部上に側面が配置され、前記第１の導電体膜の少なくとも上面を隠す第１、第２の線状パターンにパターニングする工程と、前記第１の素子分離パターン部、前記第１の線状パターン、前記第２の素子分離パターン部、前記第２の線状パターン、前記第３の素子分離パターン部それぞれの上に亘って、第２のゲート絶縁膜、第３の導電体膜を含む第２の積層構造を形成する工程と、
前記第１の積層構造、前記第１、第２の線状パターン、前記第２の積層構造を、前記第１、第２の素子領域パターン部に交差する方向に延在し、前記第１のゲート絶縁膜と、前記第１の導電体膜および前記第２の導電体膜からなる孤立状ゲート電極と、前記第２のゲート絶縁膜と、前記第３の導電体膜からなる制御ゲート電極とを含む積層ゲートに加工する工程とを具備することを特徴とする。
【００５５】
また、この発明の第４態様に係る製造方法において、前記第１の積層構造、前記第１、第２の線状パターン、前記第２の積層構造を、積層ゲートに加工する工程は、前記第２の積層構造の前記第３の導電体膜を、少なくとも前記第２の素子分離パターン部の上の前記第１、第２の線状パターン間の領域に残るように、前記第１、第２の線状パターンの少なくとも上面の前記第２のゲート絶縁膜が露出するまでエッチングする第１工程と、前記第１、第２の線状パターンの少なくとも上面の前記第２のゲート絶縁膜を、前記第１、第２の線状パターンを構成する前記第２の導電体膜が露出するまでエッチングする第２工程と、前記第３の導電体膜、前記第２の導電体膜、前記第１の導電体膜を、前記第１、第２の素子領域パターン部に交差する方向に互いに分離されるまでエッチングする第３工程とを含むことを特徴とする。
【００５６】
さらに、前記第２の積層構造を形成する工程の後に、前記第２の積層構造のうち、選択トランジスタ形成領域に存在する前記第３の導電膜を除去し、前記第２の導電体膜の少なくとも上面を、前記選択トランジスタ形成領域で露出させる工程と、前記第２の積層構造上に、前記選択トランジスタ形成領域で前記第２の導電体膜に接し、メモリセルトランジスタ形成領域で前記第３の導電体膜に接する第４の導電体膜を形成する工程とをさらに具備することを特徴とする。
【００５７】
また、別の目的を達成するために、この発明の第５態様に係る不揮発性半導体記憶装置の製造方法は、半導体基板上に、第１のゲート絶縁膜、第１の導電体膜を含む第１の積層構造を形成する工程と、前記第１の積層構造上に、第１、第２の素子領域パターン部を有する半導体活性領域を分離するための、第１、第２、第３の素子分離パターン部を有する素子分離領域に対応した窓を有するマスク材を形成する工程と、前記マスク材をマスクに用いて、前記第１の積層構造および前記基板をエッチングし、前記基板に素子分離領域パターンに応じた溝を形成する工程と、前記溝を絶縁物で埋め込み、素子分離領域を形成する工程と、前記素子分離領域の上面を後退させるとともに、前記マスク材を除去して前記第１の導電体膜の上面および側面の一部を露出させる工程と、前記第１の素子分離パターン部、前記第１の素子領域パターン部上の前記第１の積層構造、前記第２の素子分離パターン部、前記第２の素子領域パターン部上の前記第１の積層構造、前記第３の素子分離パターン部それぞれの上に亘って、第２のゲート絶縁膜、第２の導電体膜を含む第２の積層構造を形成する工程と、前記第２の積層構造のうち、選択トランジスタ形成領域に存在する前記第２の導電体膜および前記第２のゲート絶縁膜を除去し、前記第１の導電体膜の少なくとも上面を、前記選択トランジスタ形成領域で露出させる工程と、前記第２の積層構造上に、前記選択トランジスタ形成領域で前記第１の導電体膜に接し、メモリセルトランジスタ形成領域で前記第２の導電体膜に接する第３の導電体膜を形成する工程と、前記第１の積層構造、前記第２の積層構造、前記第３の導電体膜を、前記第１、第２の素子領域パターン部に交差する方向に延在し、前記第１のゲート絶縁膜と、前記第１の導電体膜からなる孤立状ゲート電極と、前記第２のゲート絶縁膜と、前記第２、第３の導電体膜からなる制御ゲート電極とを含む第１の積層ゲート、およびこの第１の積層ゲートに略並行し、前記第１のゲート絶縁膜と、前記第１の導電体膜からなる孤立状ゲート電極と、この孤立状ゲート電極に前記第１、第２の素子領域パターン部上で電気的に接続される第３の導電体膜とを含む第２の積層ゲートに加工する工程とを具備することを特徴とする。
【００５８】
また、別の目的を達成するために、この発明の第６態様に係る不揮発性半導体記憶装置の製造方法は、半導体基板上に、第１のゲート絶縁膜、第１の導電体膜を含む第１の積層構造を形成する工程と、前記第１の積層構造上に、第１、第２の素子分離パターン部を有する半導体活性領域を分離するための、第１、第２、第３の素子分離パターン部を有する素子分離領域に対応した窓を有するマスク材を形成する工程と、前記マスク材をマスクに用いて、前記第１の積層構造および前記基板をエッチングし、前記基板に素子分離領域パターンに応じた溝を形成する工程と、前記溝を絶縁物で埋め込み、素子分離領域を形成する工程と、前記マスク材を除去する工程と、選択トランジスタ形成領域に存在する前記素子分離領域の上面をマスクしつつ、メモリセルトランジスタ形成領域に存在する前記素子分離領域の上面を後退させ、少なくとも前記メモリセルトランジスタ形成領域で前記第１の導電体膜の上面および側面の一部を露出させる工程と、前記第１の素子分離パターン部、前記第１の素子領域パターン部上の前記第１の積層構造、前記第２の素子分離パターン部、前記第２の素子領域パターン部上の前記第１の積層構造、前記第３の素子分離パターン部それぞれの上に亘って、第２のゲート絶縁膜、第２の導電体膜を含む第２の積層構造を形成する工程と、前記第２の積層構造のうち、前記選択トランジスタ形成領域に存在する前記第２の導電体膜および前記第２のゲート絶縁膜を除去し、前記第１の導電体膜の少なくとも上面を、前記選択トランジスタ形成領域で露出させる工程と、前記第２の積層構造上に、前記選択トランジスタ形成領域で前記第１の導電体膜に接し、メモリセルトランジスタ形成領域で前記第２の導電体膜に接する第３の導電体膜を形成する工程と、前記第１の積層構造、前記第２の積層構造、前記第３の導電体膜を、前記第１、第２の素子領域パターン部に交差する方向に延在し、前記第１のゲート絶縁膜と、前記第１の導電体膜からなる孤立状ゲート電極と、前記第２のゲート絶縁膜と、前記第２、第３の導電体膜からなる制御ゲート電極とを含む第１の積層ゲート、およびこの第１の積層ゲートに略並行し、前記第１のゲート絶縁膜と、前記第１の導電体膜からなる孤立状ゲート電極と、この孤立状ゲート電極に前記第１、第２の素子領域パターン部上で電気的に接続される第３の導電体膜とを含む第２の積層ゲートに加工する工程とを具備することを特徴とする。
【００５９】
【発明の実施の形態】
以下、この発明の実施形態のいくつかを、ＮＡＮＤ型ＥＥＰＲＯＭを例にしながら説明する。なお、実施形態においては、全図に亘り、同一の部分には同一の参照符号を付し、重複する説明を避けながら説明することにする。
【００６０】
図１（Ａ）は、この発明の第１の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイの平面図、図１（Ｂ）は、図１（Ａ）中のＢ−Ｂ線に沿う断面図である。
【００６１】
図１（Ａ）および（Ｂ）に示すように、Ｐ型シリコン基板１には、素子分離領域２が形成されている。素子分離領域２は、基板１の表面に半導体活性領域（素子領域）３を区画する。メモリセルアレイにおける活性領域３は、互いに並行した線状パターンを繰り返し有している。この線状パターンを分離するため、素子分離領域２もまた線状パターンを繰り返し有する。図１（Ａ）では、この線状パターンが繰り返される部分が示されている。素子分離領域２は、二酸化シリコンからなる。実施形態の素子分離領域２は、後述する孤立ゲート電極パターンを有したマスクパターンをマスクに用いてトレンチ１１を形成し、このトレンチ１１の内部を二酸化シリコンで埋めた自己整合トレンチ型の分離領域である。この種の分離領域は、近時、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）と呼ばれることがあるので、以下の説明では、ＳＴＩ領域２と称する。なお、ＳＴＩ領域２では、その直下の基板１内に、チャネルストッパと呼ばれる、高濃度Ｐ＋型領域を形成する場合と、形成しない場合とがある。この実施形態では、形成しない場合を想定する。活性領域３上には、トンネル電流が流れ得るように薄く形成された第１のゲート絶縁膜４が形成されている。ゲート絶縁膜４は二酸化シリコンからなる。実施形態はＮＡＮＤ型であるので、以下、第１のゲート絶縁膜４をトンネル酸化膜４と称する。トンネル酸化膜４の上には、各メモリセルトランジスタに一つずつ設けられて孤立した孤立ゲート電極５が形成されている。図１（Ａ）に示す範囲では、孤立ゲート電極５は浮遊ゲートを構成する。したがって、この実施形態では、孤立ゲート電極５を浮遊ゲートと呼ぶ。浮遊ゲート５は導電性のポリシリコンからなり、電荷を蓄積する電荷蓄積層として機能する。浮遊ゲート５の上には、第２のゲート絶縁膜６が形成されている。第２のゲート絶縁膜６は、二酸化シリコン、窒化シリコン、二酸化シリコンを順次積層した、通常、ＯＮＯ膜と呼ばれる積層膜からなる。以下、ＯＮＯ膜６と呼ぶ。ＯＮＯ膜６の上には、制御ゲート７が形成されている。制御ゲート７は、導電性のポリシリコンからなり、メモリセルアレイのロー方向に連続した線状に形成されて、ワード線として機能される。以下、ワード線７と呼ぶ。浮遊ゲート５とワード線７とは、同じマスクを用いて連続的にエッチングされて形成される。そのため、チャネル幅方向（図ではロー方向）に沿ったエッジは、浮遊ゲート５、ワード線７それぞれで揃っている。浮遊ゲート５とワード線７とが積層されたゲート構造を、積層ゲート８と呼ぶ。Ｎ型ソース／ドレイン領域９は、積層ゲート８とＳＴＩ領域２とをマスクに用いて、Ｎ型不純物を活性領域３内にイオン注入することにより形成される。 上記実施形態において、その浮遊ゲート５は、その側面が、ＳＴＩ領域２の線状パターン部の側端部それぞれに自己整合した下層部５Ｌと、平面から見てこの下層部５Ｌの側面を覆うとともに、その側面が、ＳＴＩ領域２の線状パターン部の上面まで張り出した上層部５Ｕとから構成されている。上層部５Ｕのロー方向に沿った幅は、活性領域３のロー方向に沿った幅よりも大きく、かつ上層部５Ｕのカラム方向に沿った側面はそれぞれ、ＳＴＩ領域２の上面に配置されている。このため、上層部５Ｕの上面の面積は、下層部５Ｌの上面の面積よりも大きい。したがって、浮遊ゲート５とワード線７との対向面積は、従来の自己整合トレンチ型のものよりも大きくでき、浮遊ゲート５、ＯＮＯ膜６およびワード線７とで構成されるキャパシタの容量“Ｃ２”を、浮遊ゲート５、トンネル酸化膜４およびチャネル（基板１）とで構成されるキャパシタの容量“Ｃ１”より、その構造上、充分に大きくすることができる。容量“Ｃ２”を、容量“Ｃ１”より充分に大きくできることで、例えばデータの書き込み時、あるいはデータの消去時にワード線７に印加される、電源電圧よりも高い書き込み電圧ＶＰＰを、従来の自己整合トレンチ型のＥＥＰＲＯＭに比べて、低くすることが可能となる。
【００６２】
また、従来の自己整合トレンチ素子分離型のＥＥＰＲＯＭにおいては、浮遊ゲート５の側面をＳＴＩ領域２の上面から露出させ、容量“Ｃ２”を増加させることもできる。この構造では、浮遊ゲート５のＳＴＩ領域２の上面からの突出する量を大きくすることで、より大きい容量“Ｃ２”を得ることができる。浮遊ゲート５の突出する量を大きくするには、浮遊ゲート５の厚みを増すか、あるいはＳＴＩ領域２の上面を後退させる量を大きくすればよい。しかしながら、浮遊ゲート５の厚みを増すと、積層ゲート８の加工時に、より厚い積層構造をエッチングする必要が生ずるので、例えばＳＴＩ領域２の膜厚が大きく減少する可能性が高まる。また、ＳＴＩ領域２の上面を、より大きく後退させた場合には、当然ながら、ＳＴＩ領域２の膜厚が大きく減少する。さらには、浮遊ゲート５がＳＴＩ領域２の上面から大きく突出する構造であるので、特に浮遊ゲート５より上層において、その平坦性が悪化し、微細加工性が低下してしまう。
【００６３】
これに対して上記実施形態によれば、浮遊ゲート５（５Ｕ、５Ｌ）の高さを厚くしなくても、上層部５Ｕの平面から見た面積を増加させれば、容量“Ｃ２”は大きくなる。このため、積層ゲート８の加工時にエッチングされる積層構造を、より薄くすることが可能であり、積層ゲート８の加工時に、ＳＴＩ領域２の膜厚が大きく減少する可能性は低くなる。もちろん、ＳＴＩ領域２の上面を後退させる必要もない。さらに上層部５ＵがＳＴＩ領域２の上面から大きく突出せず、浮遊ゲート５の上層の平坦性は良好であり、微細加工性に優れた構造を得ることができる。
【００６４】
次に、その製造方法の一例を説明する。
【００６５】
図２（Ａ）〜（Ｃ）、図３（Ａ）〜（Ｃ）、図４（Ａ）〜（Ｂ）はそれぞれ、この発明の第１の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイを、主要な製造工程毎に示した断面図である。なお、これら断面は、図１（Ａ）中のＢ−Ｂ線に沿っている。
【００６６】
まず、図２（Ａ）に示すように、シリコン基板１の上に、トンネル酸化膜４、浮遊ゲート５の下層部５Ｌとなる導電性ポリシリコン膜１３を順次形成する。次いで、ＳＴＩ領域２を形成する領域以外をシリコン窒化膜１４で覆う。窒化膜１４は、トレンチ形成のためのマスク材であり、必要がなければ無くても良い。
【００６７】
次いで、図２（Ｂ）に示すように、窒化膜１４を、エッチングの障壁に用いながら、導電性ポリシリコン膜１３、トンネル酸化膜４、シリコン基板１を順次エッチングし、トレンチ１１を形成する。トレンチ１１の形成には、ＲＩＥ法が用いられる。トレンチ１１の深さは、トレンチ１１の内部に形成されるＳＴＩ領域２下の導電型反転耐圧や、ＳＴＩ領域２によって分離される半導体活性領域３間のパンチスルー耐圧を考慮して、最適な深さを選ぶことができる。
【００６８】
また、トレンチ１１を形成した後、必要に応じてトレンチ１１の内部を洗浄したり、トレンチ１１に露出した基板１の表面に側壁処理膜を形成しても良い。側壁処理膜は、基板１を熱酸化した熱酸化膜、あるいはＣＶＤ法を用いて堆積した二酸化シリコンが使用される。
【００６９】
また、トレンチ１１の下に、基板１と同じ導電型の不純物をイオン注入し、チャネルストッパを形成し、上記反転耐圧や、パンチスルー耐圧を向上させても良い。
【００７０】
次いで、シリコン基板１の全面に二酸化シリコンを堆積した後、図２（Ｃ）に示すように、堆積した二酸化シリコンを、ＲＩＥ法、またはＣＭＰ法を用いてエッチバックして、トレンチ１１の内部を二酸化シリコンで埋め込む。これにより、ＳＴＩ領域２が完成し、基板１には、線状の繰り返しパターンを有した活性領域３が区画される。トレンチ１１の内部を埋め込む二酸化シリコンは、段差被覆性に富むもの、例えばＴＥＯＳやＢＰＳＧなどが良い。
【００７１】
次いで、図３（Ａ）に示すように、窒化膜１４を除去する。この時、ＳＴＩ領域２の上面は、導電性ポリシリコン膜１３の上面と一致するように、エッチングしても構わない。しかし、この実施形態では、ＳＴＩ領域２の上面をエッチングせず、窒化膜１４を除去するだけとしている。この方法によれば、ＳＴＩ領域２の膜厚ｔ２に、ほぼ形成時の膜厚を持たせることができ、後の積層ゲート加工時の加工マージンを大きくとることができる、という利点がある。
【００７２】
また、高耐圧型ＭＯＳＦＥＴに使用する、図示せぬ厚いゲート酸化膜は、ＳＴＩ領域２が形成される前か、ＳＴＩ領域２が形成された後でも、メモリセルアレイ上をマスクで覆った状態で形成される。このため、厚いゲート酸化膜を活性領域３上に形成する時には、ＳＴＩ領域２はエッチングされない。
【００７３】
次いで、図３（Ｂ）に示すように、上層部５Ｕとなる導電性ポリシリコン膜１５を形成する。
【００７４】
次いで、図３（Ｃ）に示すように、導電性ポリシリコン膜１５上に、浮遊ゲート５を各メモリセルトランジスタ毎に分断する“スリット”に対応した窓２０を有するホトレジスト膜１６を形成する。この窓２０の幅“Ｗｗｉｎｄｏｗ”は、ＳＴＩ領域２の線状パターンの幅“ＷＳＴＩ ”よりも狭い。そして、窓２０を形成するためのリソグラフィのマスクは、窓２０が必ずＳＴＩ領域２の線状パターン上に配置されるように合わせられる。詳しくは後述するが、“マスクの合わせずれ”が生じても、チップ毎に、メモリセルトランジスタの容量Ｃ２がばらつかないようにするためである。次いで、ホトレジスト膜１６をマスクに用いて、導電性ポリシリコン膜１５をエッチングし、導電性ポリシリコン膜１５に“スリット”２１を形成する。この“スリット”２１の形成時、ＳＴＩ領域２は、若干、エッチングされる。しかしながら、ＳＴＩ領域２には、図３（Ａ）に示したように充分な膜厚ｔ２があるので、従来のＬＯＣＯＳ型やトレンチ型の素子分離領域よりも、充分な加工マージンを得ることができる。
【００７５】
次いで、図３（Ｃ）に示す構造からホトレジスト膜１６を除去した後、図４（Ａ）に示すように、その構造の全面にＯＮＯ膜６を形成する。次いで、ＯＮＯ膜６の上に、ワード線７となる導電性ポリシリコン膜１７を形成する。導電性ポリシリコン膜１７は、ワード線７となるために、例えば導電性ポリシリコン膜１３、１５よりもシート抵抗の低い、低抵抗なものがよい。また、導電性ポリシリコンに変えて、導電性ポリシリコンよりも、より低抵抗な高融点金属、あるいは高融点金属とシリコンとが化合した高融点金属シリサイドや、これらの積層膜などとしても良い。
【００７６】
次いで、図４（Ｂ）に示すように、ワード線７の形成パターンに応じたパターンを持つホトレジスト膜１８を形成する。次いで、ホトレジスト膜１８をマスクに用いて、導電性ポリシリコン膜１７、ＯＮＯ膜６、導電性ポリシリコン膜１５、および導電性ポリシリコン膜１３をエッチングし、ワード線７、下層部５Ｌ、上層部５Ｕの二層構造からなる浮遊ゲート５を含む積層ゲート８を形成する。この積層ゲート８の加工時、積層ゲート８の下以外のＳＴＩ領域２はエッチングされるが、図３（Ｃ）のスリットの加工時と同様、積層ゲート８は、ＳＴＩ領域２が充分な膜厚を有した状態で加工される。このため、積層ゲート８を、従来のＬＯＣＯＳ型やトレンチ型の素子分離領域よりも高い加工マージンを有した状態で加工することができる。
【００７７】
この後、特に図示しないが、周知の製法にしたがって、ソース／ドレイン領域９、層間絶縁膜、ビット線コンタクト孔などのコンタクト孔、ビット線などの配線層を形成することで、この発明の第１の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭが完成する。
【００７８】
このような第１の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭによれば、従来の自己整合トレンチ素子分離型のＮＡＮＤ型ＥＥＰＲＯＭよりも、浮遊ゲート５、ＯＮＯ膜６およびワード線７とで構成されるキャパシタの容量“Ｃ２”を大きくでき、例えば書き込み電圧ＶＰＰの、さらなる低電圧化を推進することができる。
【００７９】
また、スリット２１、および積層ゲート８の加工は、充分な膜厚を有するＳＴＩ領域２の上で行うことができ、従来のＬＯＣＯＳ素子分離型やトレンチ素子分離型のＮＡＮＤ型ＥＥＰＲＯＭに比べて、メモリセルアレイに高い加工マージンを持たせることができ、さらなるメモリセルトランジスタの微細化を推進することができる。また、この効果は、特に図３（Ａ）〜（Ｃ）、図４（Ａ）〜（Ｂ）に示すように、下層部５Ｌの上面よりも、ＳＴＩ領域２の上面のほうが高い構造のとき、顕著である。この構造は、トレンチ１１を埋め込み、平坦化した後、窒化膜１４を除去することで得られる構造であるので、ＳＴＩ領域２の上面をエッチングしない。このエッチングをしない分、ＳＴＩ領域２に充分な膜厚を残すことができる。
【００８０】
さらに、第１の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭでは、上層部５Ｕで、下層部５Ｌを隠すことによって、自己整合トレンチ素子分離型において、マスクの“合わせずれ”による、容量Ｃ２の変動を吸収できる。このため、各ウェーハ毎に、容量“Ｃ２”の値を均一にしやすい。以下、これを、第１の比較例を参照しながら説明する。
【００８１】
図５（Ａ）は、この発明の第１の比較例に係るＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイの平面図、図５（Ｂ）は、図５（Ａ）中のＢ−Ｂ線に沿う断面図、図６（Ａ）および（Ｂ）はそれぞれ比較例に係るＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイにマスクずれが生じた状態を示す断面図である。
【００８２】
図５（Ａ）および（Ｂ）に示すように、第１の比較例では、上層部５Ｕを、下層部５Ｌの上面が露出するようにずらしている。下層部５Ｌの上面が露出した領域２２は、ワード線７と浮遊ゲート５との対向面積を増加させ、第１の実施形態よりも、容量“Ｃ２”を、さらに向上できる構造とされている。
【００８３】
しかし、第１の比較例では、図６（Ａ）および（Ｂ）に示すように、スリットを形成するためのマスクが、所定の合わせ位置“ａ”から、位置“ａ’”にずれた場合、そのずれに応じて、領域２２に露出する下層部５Ｌの露出面積が変わる。露出面積の変動は、容量“Ｃ２”を変動させる。このため、各ウェーハ毎に、容量“Ｃ２”の値を均一にすることが難しく、結果として、製造されるＮＡＮＤ型ＥＥＰＲＯＭ製品個々で、容量“Ｃ２”がばらつきやすくなる。実際の製品では、このような容量“Ｃ２”のばらつきに、ある程度のマージンを見込み製造するので、製品自体を害するものではない。しかし、製品間の特性ばらつきは、多少大きくなる。製品間の特性ばらつきは、より狭くすることが、高い性能、高い品質の製品を提供するのに重要な事項である。
【００８４】
図７（Ａ）および（Ｂ）はそれぞれこの発明の第１の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイにマスクずれが生じた状態を示す断面図である。
【００８５】
第１の比較例に対して、第１の実施形態では、図７（Ａ）および（Ｂ）に示すように、スリットを形成するためのマスクが、所定の合わせ位置“ａ”から、位置“ａ’”にずれても、下層部５Ｌは、上層部５Ｕにより常に隠される状態とすることで、ワード線７と浮遊ゲート５との対向面積を変わらないようにすることができる。したがって、マスクがずれても、容量“Ｃ２”は変動せず、比較例に比べて、各ウェーハ毎に、容量“Ｃ２”の値を均一にしやすくなる。結果として、製造されるＮＡＮＤ型ＥＥＰＲＯＭ製品個々の、容量“Ｃ２”のばらつきは小さくなる。容量Ｃ２のばらつきが小さいことで、第１の実施形態は、第１の比較例に比べて、例えばメモリセルトランジスタが記憶するデータに対応したしきい値電圧を狭い範囲に、容易に分布させることができる。
【００８６】
通常、ＥＥＰＲＯＭのデータ書き込みでは、メモリセルトランジスタのしきい値電圧が所望の範囲内に収まるまで、データ書き込みと、ベリファイ読み出しとを、何回か繰り返す。容量“Ｃ２”のばらつきが大きいＥＥＰＲＯＭでは、この繰り返し回数が多く、データの書き込みに長い時間を要する。しかし、この実施形態では、容量“Ｃ２”のばらつきが小さいために、上記繰り返し回数が減る。このため、データの書き込みに要する時間は短縮され、例えば第１の比較例に比較し、より高速な書き込み動作を実現することができる。
【００８７】
また、しきい値電圧を、容易に狭い範囲に分布できる第１の実施形態は、“０”、“１”の二値のデータを記憶するメモリだけでなく、二値以上のデータ、例えば“００”、“０１”、“１０”、“１１”のような四値のデータ、あるいはそれ以上の値のデータを記憶するような多値メモリにも好ましく実施できる。
【００８８】
特に第１の実施形態を多値メモリに適用した場合には、データ書き込み時間を短縮できる効果は、非常に高いものとなる。即ち、一度めの書き込みの段階で、しきい値電圧は、目的とするしきい値電圧の範囲に、高い精度で近づくためである。
【００８９】
なお、第１の実施形態では、実施に際し、次のような変形が、特に有効である。
【００９０】
まず、トンネル酸化膜４は、ワード線７と基板１との間に印加される電圧によって、浮遊ゲート５と基板１との間で電荷の授受が可能な厚さの絶縁膜とする。例えばその膜厚１０ｎｍ以下である。その材料は二酸化シリコン（ＳｉＯ２）の他、窒化シリコン（Ｓｉ３Ｎ４）、または酸窒化シリコン（ＳｉＯＮ）等から選ばれる。
【００９１】
また、ワード線７を構成する導電材料は、例えば不純物のドーピングにより電気伝導率が高められたポリシリコンの他、非晶質シリコンなどが良い。
【００９２】
また、ＯＮＯ膜６は、浮遊ゲート５とワード線７との間を電気的に分離できる膜厚を有し、その材料はＯＮＯ膜の他、二酸化シリコン、あるいは窒化シリコン、あるいは酸窒化シリコンの単層膜、あるいはこれらの積層膜が良い。
【００９３】
また、トレンチ１１内に埋め込まれた絶縁材料は二酸化シリコン、特にＴＥＯＳ、ＢＰＳＧが良い。
【００９４】
これらの実施に有効な変形は、以下に説明する実施形態においても、好ましく適用できる。
【００９５】
図８（Ａ）は、この発明の第２の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイおよびメモリ周辺回路の平面図、図８（Ｂ）は、図８（Ａ）中のＢ−Ｂ線に沿う断面図である。
【００９６】
この第２の実施形態は、メモリセルアレイにおけるＳＴＩ領域２に、充分な加工マージンを持たせるだけでなく、メモリを動作／駆動させるためのメモリ周辺回路が形成される周辺回路領域においても、充分な加工マージンを持たせることを目的としている。
【００９７】
図８（Ａ）および（Ｂ）に示すように、メモリセルアレイ３１内の構造は、第１の実施形態と同様であるが、周辺回路領域３２内に形成されるトランジスタ（ＭＯＳＦＥＴ）“ＰＴ”の構造が、第２の実施形態の特徴となっている。即ち、トランジスタ“ＰＴ”の構造を、メモリセルトランジスタ“ＭＴ”の構造に準じたものとする。これらトランジスタ“ＭＴ”、“ＰＴ”どうしが特に異なるところは、トランジスタ“ＭＴ”では、浮遊ゲート５の下層部５Ｌ、上層部５Ｕを構成し、各トランジスタ“ＭＴ”毎に孤立される二層の導電材料が、ＭＯＳＦＥＴ“ＰＴ”では、そのゲート３５自体を構成しており、トランジスタ“ＰＴ”のゲート３５は、活性領域３上において、下層部３５Ｌ、上層部３５Ｕの二層の導電材料からなっている。この実施形態では、下層部３５Ｌは活性領域３上に、ゲート酸化膜３４を介して形成されて、ＳＴＩ領域２の側端部間に残されている。また、その上層部３５Ｕは、トランジスタ“ＰＴ”を駆動、もしくは制御する信号を、そのゲートまで導く内部配線層を構成している。図８（Ａ）、（Ｂ）に示す例では、トランジスタ“ＰＴ”を駆動／制御する信号が、層間絶縁膜４０上に形成された低抵抗金属からなる内部配線層４１より、コンタクト孔４２を介して、上層部３５Ｕに供給される。コンタクト孔４２は、例えば周辺回路領域３２内のＳＴＩ領域２の上に形成される。
【００９８】
また、トランジスタ“ＭＴ”のワード線７を構成していた導電材料３７は、周辺回路領域３２の活性領域３上においては、トランジスタ“ＰＴ”の上層部３５Ｕの上にＯＮＯ膜６を介してそのまま残されている。導電材料３７は、ＳＴＩ領域２上で、コンタクト孔４２の近傍のみが除去されている。
【００９９】
また、図示するトランジスタ“ＰＴ”が、小さい電圧の信号を駆動／制御するものであるときのゲート酸化膜３４の一つの例は、トンネル酸化膜４と同一のものである。他の例は、トンネル酸化膜４とほぼ同等の膜厚を持つ比較的薄い熱酸化膜である。また、図示するトランジスタ“ＰＴ”が、大きい電圧の小さい信号を駆動／制御するものであるときのゲート酸化膜３４の一つの例は、トンネル酸化膜４よりも充分に厚い熱酸化膜である。これらのようなゲート酸化膜３４は、例えば図２（Ａ）に示した時点において、基板１と導電性ポリシリコン膜１３との間に既に形成されているのが、特に好ましい。これは、ＳＴＩ領域２を形成する前に、下層部３５Ｌと基板との間にゲート酸化膜３４を形成しておくことで、ゲート酸化膜３４を形成するために周辺回路領域３２のＳＴＩ領域２をエッチングせずに済むためである。
【０１００】
なお、図中、参照符号１０は、メモリセルアレイ３１内に形成されるビット線、参照符号３９は、トランジスタ“ＰＴ”のソース／ドレイン領域を示している。また、参照符号４３は、ソース／ドレイン領域３９と内部配線層とのコンタクトを示しているが、この内部配線層は同図では省略している。
【０１０１】
このような第２の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭによれば、周辺回路を構成するトランジスタ“ＰＴ”のゲート３５を、メモリセルトランジスタ“ＭＴ”の浮遊ゲート５と同様に、上層部３５Ｕ／下層部３５Ｌの二層構造とすることで、第１の実施形態に係るメモリセルトランジスタ“ＭＴ”の製造プロセスと共通のプロセスで、周辺回路を構成するトランジスタ“ＰＴ”を形成できる、という利点を得ることができる。
【０１０２】
さらには、メモリセルトランジスタ“ＭＴ”のゲート３５の下層部３５Ｌと基板１との間に、所望の膜厚を有するゲート酸化膜３４を形成しておいてから、ＳＴＩ領域２を形成することで、メモリセルアレイ３１だけでなく、周辺回路領域３２においても、ＳＴＩ領域２の膜厚の減少を抑制できる、という利点を得ることができる。上記所望の膜厚を有するゲート酸化膜３４は、例えば小さい電圧を駆動／制御するトランジスタではトンネル酸化膜４と同じかほぼ同程度の比較的薄いもの、あるいは大きい電圧を駆動／制御するトランジスタではトンネル酸化膜４よりも充分に厚いものである。もちろん、薄いゲート酸化膜、厚いゲート酸化膜をそれぞれ、下層部３５Ｌと基板１との間に形成しておいて良い。
【０１０３】
次に、この発明の第３の実施形態を説明する。
【０１０４】
この第３の実施形態は、メモリセルアレイにおけるＳＴＩ領域２に、充分な加工マージンを持たせたまま、メモリセルトランジスタ、および選択ゲートトランジスタをそれぞれ形成することを目的としている。より具体的には、選択ゲートトランジスタを形成する際、ＳＴＩ領域２のワード線と同一方向に沿って延びる選択ゲート線の近傍に発生する“膜減り”を抑制する。
【０１０５】
図９（Ａ）は、この発明の第３の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイの平面図、図９（Ｂ）は、図９（Ａ）中の９Ｂ−９Ｂ線に沿う断面図である。また、図１０（Ａ）は、図９（Ａ）中の１０Ａ−１０Ａ線に沿う断面図、図１０（Ｂ）は、図９（Ａ）中の１０Ｂ−１０Ｂ線に沿う断面図である。なお、図９（Ａ）においては、ビット線（ＢＬ）は省略されている。
【０１０６】
図９（Ａ）、（Ｂ）、図１０（Ａ）、（Ｂ）に示すように、第３の実施形態では、メモリセルトランジスタ“ＭＴ”は、第１の実施形態と同様な構造を持つ。さらに選択トランジスタ“ＳＴ”を、トランジスタ“ＭＴ”の構造に準じた構造とする。即ち、トランジスタ“ＳＴ”は、各トランジスタ“ＳＴ”毎に孤立したゲート部材５５と、このゲート部材５５に電気的に接続される選択ゲート線５７との積層構造により構成される。ゲート部材５５は、浮遊ゲート５と同様、上層部５５Ｕ、下層部５５Ｌの二層構造であり、活性領域３上にゲート酸化膜５４を介して形成されている。ゲート部材５５の、特に上面部は、ＯＮＯ膜６が除去されており、活性領域３の上において、選択ゲート線５７に電気的に接続されている。選択ゲート線５７は、ワード線７と同じ導電膜で構成されており、ワード線７と並行して線状に形成される。選択ゲート線５７と孤立したゲート部材５５との積層構造を、以下、積層ゲート５８という。
【０１０７】
さらに、ＳＴＩ領域２の上には、ＯＮＯ膜６が、浮遊ゲート５およびゲート部材５５を分断するためのスリット２１に沿って残されている。ＳＴＩ領域２の上に残されたＯＮＯ膜６は、特に積層ゲート８、５８の加工時、ＳＴＩ領域２の“膜減り”を抑制する。また、特に図１０（Ａ）に参照符号５２によって示されるＳＴＩ領域２のゲート部材５５間の領域上には、ＯＮＯ膜６が残されている。このゲート部材５５間に残されたＯＮＯ膜６は、選択トランジスタ形成領域“ＳＴＡ”から、ＯＮＯ膜６を除去する時、および積層ゲート加工時にそれぞれ、ＳＴＩ領域２の“膜減り”を抑制する。詳しくは、後述する。参照符号“ＭＴＡ”は、メモリセルトランジスタ形成領域を示している。
【０１０８】
次に、第３の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭの効果について、第２、第３の比較例を参照しながら説明する。
【０１０９】
なお、第２、第３の比較例はそれぞれ、第１の実施形態と同様のメモリセルトランジスタが用いられる。つまり、第２、第３の比較例は、第１の実施形態において、その選択トランジスタの構成の例を開示したもので、第１の実施形態の変形例である。したがって、第２、第３の比較例はそれぞれ、第１、第２、第３の実施形態と同様に、この発明に係るＮＡＮＤ型ＥＥＰＲＯＭである。
【０１１０】
図１１は、第２の比較例に係るＮＡＮＤ型ＥＥＰＲＯＭの、スリット加工時の平面図である。
【０１１１】
図１１に示すように、第２の比較例では、スリット２１を領域“ＳＴＡ”に形成せず、後にポリシリコン膜１５によってロー方向に連続して形成される構成とする。これにより、各選択ゲートトランジスタ“ＳＴ”毎に、ポリシリコン膜１５と、図示せぬワード線と並行して形成されるポリシリコン膜とを電気的に接続する必要が無く、ポリシリコン膜１５を、任意のメモリセルアレイ内で、コンタクトを介してワード線と並行して形成されるポリシリコン膜に接続すれば良い。
【０１１２】
ところが、第２の比較例の構造では、メモリセルアレイが微細化されてくると、スリット２１を加工する時のリソグラフィが困難になる事情がある。具体的には、メモリセルアレイ内においては、行列状に分散されて形成されるスリットを、ホトレジストに形成しにくくなる。つまり、スリット２１を加工する場合は、領域“ＳＴＡ”においてラインパターン、領域“ＭＴＡ”においてラインパターンとスペースパターンとの繰り返しとなる（以下、ライン＆スペースパターンという）。このような複雑なパターンは、リソグラフィ時や、エッチング時のカラム方向寸法変換差と、ロー方向寸法変換差が異なってしまうことが多い。これにより、寸法制御マージンが低下する。特に領域“ＳＴＡ”に残されるべきポリシリコン膜１５の寸法の制御が困難化する。
【０１１３】
また、第２の比較例では、メモリセルアレイ内において、ポリシリコン膜１５と図示せぬワード線並行して形成されるポリシリコン膜とをコンタクト孔を介して接続し、選択ゲート線を形成することが必要である。ここで、選択ゲート線の配線抵抗は、選択ゲート線１本あたりのコンタクトの数に依存する。つまり、ポリシリコン膜１５は、浮遊ゲートを構成する材料であり、ポリシリコン膜１７よりもシート抵抗が高く設定されるためである。選択ゲート線の配線抵抗が大きいと、データの書き込み時、あるいは読み出し時の信号遅延が大きくなり、高速な動作が行いづらくなる。このため、第２の比較例においては、ポリシリコン膜１５に対するコンタクト孔の数を減らすことは現実的ではない。メモリセルアレイ内に設けられるコンタクト孔は、当然ながらメモリセルアレイの微細化を妨げる。
【０１１４】
このような事情を解消できるのが、第３の比較例である。
【０１１５】
図１２は、第３の比較例に係るＮＡＮＤ型ＥＥＰＲＯＭの、スリット加工時の平面図である。
【０１１６】
図１２に示すように、第３の比較例では、ポリシリコン膜１５を、領域“ＳＴＡ”においても、スリット２１によって分断してしまう。
【０１１７】
このような第３の比較例では、スリット２１が、領域“ＳＴＡ”、領域“ＭＴＡ”の双方においてライン＆スペースパターンとなり、リソグラフィ時の解像パターンが単純化される。このため、寸法の制御が容易で、微細化に適する。
【０１１８】
また、ワード線と同じポリシリコン膜でワード線と並行して形成される選択ゲート線とポリシリコン膜１５とのコンタクトは、ポリシリコン膜１５上のＯＮＯ膜６を除去することで得られる。このため、コンタクト孔は必要でない。
【０１１９】
しかしながら、ポリシリコン膜１５上のＯＮＯ膜６を除去するために、積層ゲート加工時、ＳＴＩ領域２の膜厚の減少が、より激しく発生する、という事情がある。
【０１２０】
図１３（Ａ）、（Ｂ）は、第３の比較例に係るＮＡＮＤ型ＥＥＰＲＯＭのＯＮＯ膜６の除去工程を示す断面図、図１４（Ａ）、（Ｂ）は、第３の比較例に係るＮＡＮＤ型ＥＥＰＲＯＭの積層ゲート加工工程を示す断面図である。図１３（Ａ）、図１４（Ａ）はそれぞれ、図１２（Ａ）のＡ−Ａ線に沿う断面、図１３（Ｂ）、図１４（Ｂ）はそれぞれ、図１２（Ａ）のＢ−Ｂ線に沿う断面である。
【０１２１】
まず、図１３（Ａ）および（Ｂ）に示すように、領域“ＭＴＡ”の上をホトレジスト膜６１で覆う。次いで、ホトレジスト膜６１をマスクに用いて、領域“ＳＴＡ”の上からＯＮＯ膜６を除去する。ＯＮＯ膜６は、ＳＴＩ領域２の主要な構成物である二酸化シリコンを含む。このため、ＯＮＯ膜６をエッチングしているとき、ポリシリコン膜１５どうしに挟まれた領域５２において、ＳＴＩ領域２の膜厚が減少する。
【０１２２】
さらに、図１４（Ａ）および（Ｂ）に示すように、領域“ＳＴＡ”にはＯＮＯ膜６がない。このため、積層ゲート加工時、領域“ＳＴＡ”におけるＳＴＩ領域２の膜厚の減少量は、ＯＮＯ膜６が残っている領域“ＭＴＡ”より大きくなる。このため、領域“ＳＴＡ”におけるＳＴＩ領域２の膜厚は薄くなり、特に領域５２において、領域“ＭＴＡ”におけるポリシリコン膜１５どうしに挟まれた領域６２と比べ、顕著となる。
【０１２３】
この点、第３の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭでは、ＳＴＩ領域２の、ポリシリコン膜１５どうしに挟まれた領域上、即ちスリット２１が形成される部分上にＯＮＯ膜６が残されているので、ＯＮＯ膜６の除去時、ＳＴＩ領域２の、特に領域５２が膜減りしない。さらに積層ゲート加工時、領域“ＳＴＡ”におけるＳＴＩ領域２の膜厚の減少量は、ＯＮＯ膜６が有るので、第３の比較例に比べて抑制することができる。したがって、上述した通りＯＮＯ膜６の除去時、および積層ゲート加工時にそれぞれ、ＳＴＩ領域２の“膜減り”が抑制され、領域“ＳＴＡ”におけるＳＴＩ領域２の膜厚の減少を緩和することができる。
【０１２４】
次に、第３の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭの製造方法を説明する。
【０１２５】
図１５（Ａ）、（Ｂ）〜図１９（Ａ）、（Ｂ）はそれぞれ、第３の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭの主要な製造工程を示す断面図である。図１５（Ａ）〜図１９（Ａ）は、図９（Ａ）の１０Ａ−１０Ａ線に沿う断面であり、図１５（Ｂ）〜図１９（Ｂ）は、図９（Ａ）の１０Ｂ−１０Ｂ線に沿う断面である。
【０１２６】
まず。図１５（Ａ）および（Ｂ）に示すように、図２（Ａ）〜図３（Ｃ）に示した構造にしたがって、導電性ポリシリコン膜１５に、スリット２１を形成した後、全面にＯＮＯ膜６を形成する。
【０１２７】
次いで、図１６（Ａ）および（Ｂ）に示すように、ＯＮＯ膜６の上に、導電性ポリシリコン膜１７を形成する。この後、好ましくは、同図に示すようにポリシリコン膜１７の表面をＣＭＰなどを用いて平坦化する。
【０１２８】
次いで、図１７（Ａ）および（Ｂ）に示すように、領域“ＭＴＡ”の上をホトレジスト６３で覆う。次いで、ホトレジスト６３をマスクに用いて、領域“ＳＴＡ”の上から、ポリシリコン膜１７およびＯＮＯ膜６を除去し、領域“ＳＴＡ”において、ポリシリコン膜１５の上面を露出させる。この時、領域５２上には、ＯＮＯ膜６とポリシリコン膜１７とを残す。
【０１２９】
次いで、ホトレジスト６３を除去した後、図１８（Ａ）および（Ｂ）に示すように、全面に導電性ポリシリコン膜１９を形成する。この導電性ポリシリコン膜１９は、より低抵抗な高融点金属、あるいは高融点金属とシリコンとが化合した高融点金属シリサイドなどとしても良い。このようにすれば、ワード線７や選択ゲート線５７などは、ポリサイド構造や、ポリメタル構造となり、より低抵抗なものが得られる。
【０１３０】
次いで、図１９（Ａ）および（Ｂ）に示すように、導電性ポリシリコン膜１９の上に、ワード線７の形成パターンに応じたパターンを持つホトレジスト膜１８ＷＬ、選択ゲート線５７の形成パターンに応じたパターンを持つホトレジスト膜１８ＳＧを形成する。次いで、ホトレジスト膜１８ＷＬ、１８ＳＧをマスクに用いて、ポリシリコン膜１９、ポリシリコン膜１７、ＯＮＯ膜６、導電性ポリシリコン膜１５、および導電性ポリシリコン膜１３をエッチングし、ワード線７および下層部５Ｌ、上層部５Ｕの二層構造からなる浮遊ゲート５を含む積層ゲート８と、選択ゲート線５７およびこれに接続される上層部５５Ｕ、上層部５５Ｌの二層構造からなる孤立ゲート部材５５を含む積層ゲート５８とを形成する。これら積層ゲート８、５８の加工時、ＳＴＩ領域２の上には、ＯＮＯ膜６が残されているので、ＳＴＩ領域２に発生する膜減りは抑制される。また、積層ゲート加工の方法は、次の通りに、３段階で行うのが好ましい。
【０１３１】
ポリシリコン膜１９を、シリコンをエッチングし易く、二酸化シリコンあるいは窒化シリコンをエッチングし難いエッチャントを用いて、ポリシリコン膜１７をＳＴＩ領域２の上に残し、ポリシリコン膜１５の上に形成されたＯＮＯ膜６が露出するようにエッチングする。
【０１３２】
次いで、露出したＯＮＯ膜６を、二酸化シリコンあるいは窒化シリコンをエッチングし易く、シリコンをエッチングし難いエッチャントを用いて、ポリシリコン膜１５が露出するようにエッチングする。
【０１３３】
次いで、ポリシリコン１７、ポリシリコン１５、ポリシリコン１３を、シリコンをエッチングし易く、二酸化シリコンあるいは窒化シリコンをエッチングし難いエッチャントを用いて、積層ゲート８、並びに積層ゲート５８が互いに分離されるまでエッチングする。
【０１３４】
この後、特に図示しないが、周知の製法にしたがって、ソース／ドレイン領域９、層間絶縁膜、ビット線コンタクト孔などのコンタクト孔、ビット線などの配線層を形成することで、この発明の第３の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭが完成する。
【０１３５】
次に、この発明の第４の実施形態を説明する。
【０１３６】
第１、第２、第３の実施形態ではそれぞれ、自己整合トレンチ素子分離型のＥＥＰＲＯＭにおいて、ワード線７と浮遊ゲート５との対向面積を、ＳＴＩ領域２に張り出した上層部５Ｕを設けることで増加させた。
【０１３７】
以下に説明する第４、第５の実施形態はそれぞれ、自己整合トレンチ素子分離型のＥＥＰＲＯＭにおいて、ワード線７と浮遊ゲート５との対向面積を、浮遊ゲート５の側面の一部を、ＳＴＩ領域２から突出させて増加させる例に関する。
【０１３８】
浮遊ゲート５の側面の一部をＳＴＩ領域２から突出させるＥＥＰＲＯＭでは、ＳＴＩ領域２の上面を後退させる、あるいは浮遊ゲート５を厚く形成する必要がある。このため、ＳＴＩ領域２に加工マージンが少なくなったり、あるいは積層ゲート加工時のエッチング量が増加するなどの事情がある。特に選択ゲートトランジスタを有する場合には、ＳＴＩ領域２の膜厚が減少する事情は、領域“ＳＴＡ”において、さらに深刻となってくる。
【０１３９】
そこで、第４、第５の実施形態では、浮遊ゲート５の側面の一部をＳＴＩ領域２から突出させるＥＥＰＲＯＭにおいて、特に領域“ＳＴＡ”において生ずるＳＴＩ領域２の膜厚の減少を、抑制することを目的とする。
【０１４０】
図２０（Ａ）は、この発明の第４の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイの平面図、図２０（Ｂ）は、図２０（Ａ）中の２０Ｂ−２０Ｂ線に沿う断面図である。また、図２１（Ａ）は、図２０（Ａ）中の２１Ａ−２１Ａ線に沿う断面図、図２１（Ｂ）は、図２０（Ａ）中の２１Ｂ−２１Ｂ線に沿う断面図である。なお、図２０（Ａ）においては、ビット線（ＢＬ）は省略されている。
【０１４１】
図２０（Ａ）、（Ｂ）、図２１（Ａ）、（Ｂ）に示すように、第４の実施形態では、メモリセルトランジスタ“ＭＴ”の浮遊ゲート５の側面がＳＴＩ領域２の側端部に自己整合し、さらにその一部がＳＴＩ領域２の上面に突出している。さらに選択トランジスタ“ＳＴ”は、トランジスタ“ＭＴ”の構造に準じた構造となっており、側面がＳＴＩ領域２の側端部に自己整合し、さらにその一部がＳＴＩ領域２の上面に突出した孤立ゲート部材５５を有している。孤立ゲート部材５５の、特に上面部は、ＯＮＯ膜６が除去されており、活性領域３の上において、選択ゲート線５７に電気的に接続されている。
【０１４２】
さらに、ＳＴＩ領域２の上には、ＯＮＯ膜６が、全面に亘って残されている。ＳＴＩ領域２の上に残されたＯＮＯ膜６は、特に積層ゲート８、５８の加工時、ＳＴＩ領域２の“膜減り”を抑制する。また、特に図２１（Ａ）に参照符号５２によって示されるＳＴＩ領域２の孤立ゲート部材５５間の領域上にも、ＯＮＯ膜６が残されている。このゲート部材５５間に残されたＯＮＯ膜６は、第３の実施形態と同様に、選択トランジスタ形成領域“ＳＴＡ”から、ＯＮＯ膜６を除去する時、および積層ゲート加工時にそれぞれ、ＳＴＩ領域２の“膜減り”を抑制する。
【０１４３】
次に、第４の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭの製造方法を説明する。
【０１４４】
図２２（Ａ）、（Ｂ）〜図２７（Ａ）、（Ｂ）はそれぞれ、第４の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭの主要な製造工程を示す断面図である。図２２（Ａ）〜図２７（Ａ）は、図２０（Ａ）の２１Ａ−２１Ａ線に沿う断面であり、図２２（Ｂ）〜図２７（Ｂ）は、図２０（Ａ）の２１Ｂ−２１Ｂ線に沿う断面である。
【０１４５】
まず、図２２（Ａ）および（Ｂ）に示すように、図２（Ａ）〜図２（Ｃ）に示した製造方法にしたがって、トレンチ１１の内部を二酸化シリコンで埋め込み、ＳＴＩ領域２を形成する。
【０１４６】
次いで、図２３（Ａ）および（Ｂ）に示すように、ＳＴＩ領域２の上面を後退させ、ポリシリコン膜１３の側面を、ＳＴＩ領域２の上面から露出させる。ＳＴＩ領域２の上面の後退は、ドライエッチングあるいはウエットエッチングにより行われる。側面の露出量は、ワード線と浮遊ゲートとの間に設定される容量Ｃ２から決定される。
【０１４７】
次いで、図２４（Ａ）および（Ｂ）に示すように、図２３（Ａ）、（Ｂ）に示す構造の上に、ＯＮＯ膜６、導電性ポリシリコン膜１７を順次形成する。導電性ポリシリコン膜１７は、同図に示すようにポリシリコン膜１７の表面をＣＭＰなどを用いて平坦化するのが好ましい。
【０１４８】
次いで、図２５（Ａ）および（Ｂ）に示すように、領域“ＭＴＡ”の上をホトレジスト６３で覆う。次いで、ホトレジスト６３をマスクに用いて、領域“ＳＴＡ”の上から、ポリシリコン膜１７およびＯＮＯ膜６を除去し、領域“ＳＴＡ”において、ポリシリコン膜１３の上面を露出させる。この時、領域５２上には、ＯＮＯ膜６とポリシリコン膜１７とを残す。
【０１４９】
次いで、ホトレジスト６３を除去した後、図２６（Ａ）および（Ｂ）に示すように、全面に導電性ポリシリコン膜１９を形成する。この導電性ポリシリコン膜１９は、より低抵抗な高融点金属、あるいは高融点金属とシリコンとが化合した高融点金属シリサイドなどとしても良い。このようにすれば、ワード線７や選択ゲート線５７などは、ポリサイド構造や、ポリメタル構造となり、より低抵抗なものが得られる。
【０１５０】
次いで、図２７（Ａ）および（Ｂ）に示すように、導電性ポリシリコン膜１９の上に、ワード線７の形成パターンに応じたパターンを持つホトレジスト膜１８ＷＬ、選択ゲート線５７の形成パターンに応じたパターンを持つホトレジスト膜１８ＳＧを形成する。次いで、ホトレジスト膜１８ＷＬ、１８ＳＧをマスクに用いて、ポリシリコン膜１９、ポリシリコン膜１７、ＯＮＯ膜６、および導電性ポリシリコン膜１３をエッチングし、ワード線７、浮遊ゲート５を含む積層ゲート８と、選択ゲート線５７、これに接続される孤立ゲート部材５５を含む積層ゲート５８とを形成する。これら積層ゲート８、５８の加工時、ＳＴＩ領域２の上には、ＯＮＯ膜６が残されているので、ＳＴＩ領域２に発生する膜減りは、第３の実施形態と同様に抑制される。また、積層ゲート加工の方法は、第３の実施形態と同様に、下記する３段階で行うのが好ましい。
【０１５１】
ポリシリコン膜１９を、シリコンをエッチングし易く、二酸化シリコンあるいは窒化シリコンをエッチングし難いエッチャントを用いて、ポリシリコン膜１７をＳＴＩ領域２の上に残し、ポリシリコン膜１３の上に形成されたＯＮＯ膜６が露出するようにエッチングする。
【０１５２】
次いで、露出したＯＮＯ膜６を、二酸化シリコンあるいは窒化シリコンをエッチングし易く、シリコンをエッチングし難いエッチャントを用いて、ポリシリコン膜１３が露出するようにエッチングする。
【０１５３】
次いで、ポリシリコン膜１７、ポリシリコン膜１３を、シリコンをエッチングし易く、二酸化シリコンあるいは窒化シリコンをエッチングし難いエッチャントを用いて、積層ゲート８、並びに積層ゲート５８が互いに分離されるまでエッチングする。
【０１５４】
この後、特に図示しないが、周知の製法にしたがって、ソース／ドレイン領域９、層間絶縁膜、ビット線コンタクト孔などのコンタクト孔、ビット線などの配線層を形成することで、この発明の第４の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭが完成する。
【０１５５】
次に、この発明の第５の実施形態を説明する。
【０１５６】
図２８は、この発明の第５の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイの平面図、図２９（Ａ）は、図２８中の２９Ａ−２９Ａ線に沿う断面図、図２９（Ｂ）は、図２８中の２９Ｂ−２９Ｂ線に沿う断面図、図３０（Ａ）は、図２８中の３０Ａ−３０Ａ線に沿う断面図、図３０（Ｂ）は、図２８中の３０Ｂ−３０Ｂ線に沿う断面図である。なお、図２８においては、ビット線（ＢＬ）は省略されている。
【０１５７】
図２８、図２９（Ａ）、（Ｂ）、図３０（Ａ）、（Ｂ）に示すように、第５の実施形態では、領域“ＭＴＡ”におけるＳＴＩ領域２の膜厚よりも、領域“ＳＴＡ”におけるＳＴＩ領域２の膜厚を厚くする。これにより、ＯＮＯ膜６の除去時、および積層ゲート加工時の、ＳＴＩ領域２の膜減りに関する加工マージンは、領域“ＳＴＡ”において、より大きくすることができる。
【０１５８】
第５の実施形態におけるＳＴＩ領域２の膜厚の関係を、特に図２９（Ａ）を参照しながら説明する。
【０１５９】
図２９（Ａ）に示すように、ＳＴＩ領域２の、選択ゲート線５７を含む積層ゲート５８下の膜厚“Ｈａ”は、ワード線７を含む積層ゲート８下の膜厚“Ｈｂ”よりも薄くない。
【０１６０】
また、この第５の実施形態では、ＯＮＯ膜６の除去時、ＳＴＩ領域２の薄い膜厚“Ｈｂ”の部分が、無用に減らないようにするための工夫が為されている。
【０１６１】
このための主要な工夫は、ＯＮＯ膜６の除去時、領域“ＭＴＡ”をエッチングから保護するマスクを、領域“ＭＴＡ”だけでなく、領域“ＳＴＡ”の上にも形成することである。これにより多少のマスクずれが生じたとしても、ＯＮＯ膜６の除去が、ＳＴＩ領域２の厚い膜厚“Ｈａ”の部分上でのみ行われる。このため、領域“ＳＴＡ”におけるＳＴＩ領域２には、膜厚“Ｈａ”よりも薄い膜厚“Ｈｅ”の領域を有している。
【０１６２】
さらにこの図２８に示すメモリセルアレイのパターンは、ビット線コンタクト部から図示せぬソース線形成部（あるいはソース線コンタクト部）までのパターンを、ビット線コンタクト部を中心に、線対称に折り返すパターンである。このため、上記のマスクに開口される窓を、ビット線コンタクト部に沿って線状に形成される単純なパターンとし、微細加工性を向上させることができる。ここで、ＳＴＩ領域２の膜厚“Ｈｅ”の部分は、選択ゲート線５７下の部分からソース／ドレイン領域９のうち、ビット線コンタクトが形成される部分を分離する部分に亘っている。この膜厚“Ｈｅ”は、領域“ＭＴＡ”において、ソース／ドレイン領域９を分離する部分“Ｈｆ”よりも厚い。つまり、孤立ゲート５５の上面から、ＳＴＩ領域２の、トランジスタ“ＳＴ”のドレイン領域９を分離する部分の上面までの距離“Ｈｃ”は、浮遊ゲート５の上面から、ＳＴＩ領域２の、トランジスタ“ＭＴ”のソース／ドレイン領域９を分離する部分の上面までの距離“Ｈｄ”よりも長くはない。これにより、積層ゲート８、５８の加工時に、領域“ＳＴＡ”に充分な加工マージンを得ることができる。なお、図２９（Ａ）には、浮遊ゲート５，孤立ゲート５５の上面の位置は、“ＴＯＰ ＯＦ ＦＧ ”により示されている。
【０１６３】
また、ＳＴＩ領域２のうち、トランジスタ“ＭＴ”とトランジスタ“ＳＴ”との接続するソース／ドレイン領域９を分離する部分に段差が有る。この構造は、浮遊ゲート５の側壁が露出しなくなり、ワード線７と浮遊ゲート５との対向面積が変わってしまうような、望ましくない構造の形成を抑制する。
【０１６４】
また、ＯＮＯ膜６は、選択ゲート線５７下の部分全てから除去されても良いが、この実施形態では、ビット線がコンタクトされるソース／ドレイン領域９を挟んで互いに並行する選択ゲート線５７下の部分のうち、ビット線がコンタクトされるソース／ドレイン領域９の側部分のみが除去されている。この構造は、ＯＮＯ膜６のエッチングが、ＳＴＩ領域２の膜厚“Ｈｂ”の部分にまでおよぶことを防止し、ＳＴＩ領域２の膜厚が、膜厚“Ｈｂ”よりも、さらに薄くなることを抑制する。
【０１６５】
上記のいずれのＳＴＩ領域２の膜厚関係においても、ＳＴＩ領域２の、孤立ゲート５５の側面に接する部分の高さは、浮遊ゲート５の側面に接する部分の高さよりも低くなることは無い。このため、浮遊ゲート側面を露出させる量、およびＳＴＩ領域２の後退量を考慮して決定される、浮遊ゲート５を構成する導電性ポリシリコン膜１３の膜厚は、従来以上に広い範囲から、最適な値を選ぶことが可能となる。特にＳＴＩ領域２の後退に関してマージンが有るため、導電性ポリシリコン膜１３の膜厚を、従来の製造方法に比べて、より薄い範囲から選ぶことができる。導電性ポリシリコン膜１３の膜厚を薄くする、つまり、浮遊ゲート５の高さを低くできると、例えばビット線コンタクト孔のアスペクト比を緩和でき、ビット線コンタクト孔開口時において、エッチングの制御性の向上を図ることが可能となる。
【０１６６】
次に、その製造方法を説明する。
【０１６７】
図３１（Ａ）、図３３（Ａ）、図３５（Ａ）、図３７（Ａ）はそれぞれ、第５の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭの主要な製造工程を示す平面図である。図３１（Ｂ）は図３１（Ａ）中の３１Ｂ−３１Ｂ線に沿う断面図である。図３２（Ａ）は図３１（Ａ）中の３２Ａ−３２Ａ線に沿う断面図、図３２（Ｂ）は図３１（Ａ）中の３２Ｂ−３２Ｂ線に沿う断面図である。図３３（Ｂ）は図３３（Ａ）中の３３Ｂ−３３Ｂ線に沿う断面図である。図３４（Ａ）は図３３（Ａ）中の３４Ａ−３４Ａ線に沿う断面図、図３４（Ｂ）は図３３（Ａ）中の３４Ｂ−３４Ｂ線に沿う断面図である。図３５（Ｂ）は図３５（Ａ）中の３５Ｂ−３５Ｂ線に沿う断面図である。図３６（Ａ）は図３５（Ａ）中の３６Ａ−３６Ａ線に沿う断面図、図３６（Ｂ）は図３５（Ａ）中の３６Ｂ−３６Ｂ線に沿う断面図である。図３７（Ｂ）は図３７（Ａ）中の３７Ｂ−３７Ｂ線に沿う断面図である。図３８（Ａ）は図３７（Ａ）中の３８Ａ−３８Ａ線に沿う断面図、図３８（Ｂ）は図３７（Ａ）中の３８Ｂ−３８Ｂ線に沿う断面図である。
【０１６８】
まず、図３１（Ａ）、（Ｂ）、図３２（Ａ）、（Ｂ）に示すように、領域“ＳＴＡ”の上に、ホトレジスト膜７１を形成する。次いで、ホトレジスト膜７１をマスクに用いて、領域“ＭＴＡ”におけるＳＴＩ領域２の上面を後退させる。
【０１６９】
次いで、ホトレジスト膜７１を除去した後、図３３（Ａ）、（Ｂ）、図３４（Ａ）、（Ｂ）に示すように、全面にＯＮＯ膜６、ポリシリコン膜１７を形成する。次いで、領域“ＳＴＡ”にスリット状の窓７２を有したホトレジスト膜７３を形成する。次いで、ホトレジスト膜７３をマスクに用いて、ＯＮＯ膜６、ポリシリコン膜１７を除去する。これにより、領域“ＳＴＡ”において、ポリシリコン膜１３を露出させる。この時、窓７２は、領域“ＳＴＡ”の内側にのみ配置されるようにすることにより、領域“ＭＴＡ”におけるポリシリコン膜１３の露出事故を防止することができる。
【０１７０】
次いで、ホトレジスト膜７３を除去した後、図３５（Ａ）、（Ｂ）、図３６（Ａ）、（Ｂ）に示すように、全面に導電性ポリシリコン膜１９を形成する。この導電性ポリシリコン膜１９は、より低抵抗な高融点金属、あるいは高融点金属とシリコンとが化合した高融点金属シリサイドなどとしても良い。このようにすれば、ワード線７や選択ゲート線５７などは、ポリサイド構造や、ポリメタル構造となり、より低抵抗なものが得られる。
【０１７１】
次いで、図３７（Ａ）、（Ｂ）、図３８（Ａ）、（Ｂ）に示すように、ポリシリコン膜１９の上に、ワード線７の形成パターンに応じたパターンを持つホトレジスト膜１８ＷＬ、選択ゲート線５７の形成パターンに応じたパターンを持つホトレジスト膜１８ＳＧを形成する。次いで、ホトレジスト膜１８ＷＬ、１８ＳＧをマスクに用いて、ポリシリコン膜１９、ポリシリコン膜１７、ＯＮＯ膜６、および導電性ポリシリコン膜１３をエッチングし、ワード線７、浮遊ゲート５を含む積層ゲート８と、選択ゲート線５７、これに接続される孤立ゲート部材５５を含む積層ゲート５８とを形成する。これら積層ゲート８、５８の加工時、領域“ＳＴＡ”におけるＳＴＩ領域２には、領域“ＭＴＡ”におけるＳＴＩ領域２の膜厚“Ｈｂ”、“Ｈｆ”よりも厚い膜厚“Ｈａ”、“Ｈｅ”が残されている。このため、積層ゲート８、５８加工時、領域“ＳＴＡ”にＯＮＯ膜６が無くても、充分な加工マージンを得ることができる。
【０１７２】
また、ここで、積層ゲート８の加工方法は、第３の実施形態と同様に、下記する３段階で行うのが良い。
【０１７３】
ポリシリコン膜１９を、シリコンをエッチングし易く、二酸化シリコンあるいは窒化シリコンをエッチングし難いエッチャントを用いて、ポリシリコン膜１７をＳＴＩ領域２の上に残し、ポリシリコン膜１３の上に形成されたＯＮＯ膜６が露出するようにエッチングする。
【０１７４】
次いで、露出したＯＮＯ膜６を、二酸化シリコンあるいは窒化シリコンをエッチングし易く、シリコンをエッチングし難いエッチャントを用いて、ポリシリコン膜１３が露出するようにエッチングする。
【０１７５】
次いで、ポリシリコン膜１７、ポリシリコン膜１３を、シリコンをエッチングし易く、二酸化シリコンあるいは窒化シリコンをエッチングし難いエッチャントを用いて、積層ゲート８、並びに積層ゲート５８が互いに分離されるまでエッチングする。
【０１７６】
この後、特に図示しないが、周知の製法にしたがって、ソース／ドレイン領域９、層間絶縁膜、ビット線コンタクト孔などのコンタクト孔、ビット線などの配線層を形成することで、この発明の第４の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭが完成する。
【０１７７】
以上、この発明を第１〜第５の実施形態を参照して説明したが、第１〜第５の実施形態は、様々に組み合わせて実施することが可能である。
【０１７８】
例えば第２の実施形態で説明した周辺回路用トランジスタ“ＰＴ”の構造を、第３、第４、第５の実施形態で説明した選択トランジスタ“ＳＴ”と同様の構造としても良い。これは、チップ内のすべてのトランジスタを選択ゲートトランジスタと同様の積層構造とすることができるので、例えば製造工程数の低減や、チップ、あるいはウェーハ面内において、各トランジスタ間の厚みのばらつきをも低減することが可能となる。各トランジスタ間の厚みのばらつきを低減できれば、層間絶縁膜４０の平坦性も向上できる。このため、例えばビット線などの金属配線を、より平坦性に富んだ層間絶縁膜４０上に形成でき、金属配線の微細加工性も向上する。また、この発明によれば、ＳＴＩ領域２の上面に、積層ゲート加工時などに形成される凹部が小さくなるので、ＳＴＩ領域２の平坦性も向上できる。
【０１７９】
さらに、この発明は上述した各実施形態そのものに限定されるのものではなく、その主旨を逸脱しない範囲で、種々変形して実施することができる。
【０１８０】
【発明の効果】
以上説明したように、この発明によれば、メモリセルアレイ内の素子分離領域の膜厚の減少を抑制し、メモリセルアレイに高い加工マージンを有しながらも、浮遊ゲートとワード線との容量を増加できる構造を持つ、不揮発性半導体記憶装置と、その製造方法を提供できる。また、上記効果を得ることができるとともに、微細なトランジスタが形成される周辺回路領域内の素子分離領域の膜厚の減少を同時に抑制して、メモリセルアレイ、周辺回路領域の双方に高い加工マージンを持たせることができる不揮発性半導体記憶装置と、その製造方法を提供できる。
【０１８１】
また、自己整合トレンチ素子分離を用いて素子分離されたメモリセルアレイにおいて、選択ゲートトランジスタが形成される部分の素子分離領域の膜厚の減少を抑制できる不揮発性半導体記憶装置と、その製造方法とを提供できる
【図面の簡単な説明】
【図１】図１（Ａ）はこの発明の第１の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイの平面図、図１（Ｂ）は図１（Ａ）中のＢ−Ｂ線に沿う断面図。
【図２】図２（Ａ）〜図２（Ｃ）はそれぞれこの発明の第１の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイの主要な製造工程を示す断面図。
【図３】図３（Ａ）〜図３（Ｃ）はそれぞれこの発明の第１の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイの主要な製造工程を示す断面図。
【図４】図４（Ａ）、図４（Ｂ）はそれぞれこの発明の第１の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイの主要な製造工程を示す断面図。
【図５】図５（Ａ）はこの発明の第１の比較例に係るＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイの平面図、図５（Ｂ）は図５（Ａ）中のＢ−Ｂ線に沿う断面図。
【図６】図６（Ａ）、図６（Ｂ）はそれぞれ第１の比較例に係るＮＡＮＤ型ＥＥＰＲＯＭにマスクずれが生じた状態を示す断面図。
【図７】図７（Ａ）、図７（Ｂ）はそれぞれ第１の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭにマスクずれが生じた状態を示す断面図。
【図８】図８（Ａ）はこの発明の第２の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイおよび周辺回路領域の平面図、図８（Ｂ）は図８（Ａ）中のＢ−Ｂ線に沿う断面図。
【図９】図９（Ａ）はこの発明の第３の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイの平面図、図９（Ｂ）は図９（Ａ）中の９Ｂ−９Ｂ線に沿う断面図。
【図１０】図１０（Ａ）は図９（Ａ）中の１０Ａ−１０Ａ線に沿う断面図、図１０（Ｂ）は図９（Ａ）中の１０Ｂ−１０Ｂ線に沿う断面図。
【図１１】図１１はこの発明の第２の比較例に係るＮＡＮＤ型ＥＥＰＲＯＭのスリット加工時の平面図。
【図１２】図１２はこの発明の第３の比較例に係るＮＡＮＤ型ＥＥＰＲＯＭのスリット加工時の平面図。
【図１３】図１３（Ａ）、図１３（Ｂ）はそれぞれこの発明の第３の比較例に係るＮＡＮＤ型ＥＥＰＲＯＭの主要な製造工程を示す断面図。
【図１４】図１４（Ａ）、図１４（Ｂ）はそれぞれこの発明の第３の比較例に係るＮＡＮＤ型ＥＥＰＲＯＭの主要な製造工程を示す断面図。
【図１５】図１５（Ａ）、図１５（Ｂ）はそれぞれこの発明の第３の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭの主要な製造工程を示す断面図。
【図１６】図１６（Ａ）、図１６（Ｂ）はそれぞれこの発明の第３の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭの主要な製造工程を示す断面図。
【図１７】図１７（Ａ）、図１７（Ｂ）はそれぞれこの発明の第３の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭの主要な製造工程を示す断面図。
【図１８】図１８（Ａ）、図１８（Ｂ）はそれぞれこの発明の第３の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭの主要な製造工程を示す断面図。
【図１９】図１９（Ａ）、図１９（Ｂ）はそれぞれこの発明の第３の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭの主要な製造工程を示す断面図。
【図２０】図２０（Ａ）はこの発明の第４の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイの平面図、図２０（Ｂ）は図２０（Ａ）中の２０Ｂ−２０Ｂ線に沿う断面図。
【図２１】図２１（Ａ）は図２０（Ａ）中の２１Ａ−２１Ａ線に沿う断面図、図２１（Ｂ）は図２０（Ａ）中の２１Ｂ−２１Ｂ線に沿う断面図。
【図２２】図２２（Ａ）、図２２（Ｂ）はこの発明の第４の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭの主要な製造工程を示す断面図。
【図２３】図２３（Ａ）、図２３（Ｂ）はこの発明の第４の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭの主要な製造工程を示す断面図。
【図２４】図２４（Ａ）、図２４（Ｂ）はこの発明の第４の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭの主要な製造工程を示す断面図。
【図２５】図２５（Ａ）、図２５（Ｂ）はこの発明の第４の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭの主要な製造工程を示す断面図。
【図２６】図２６（Ａ）、図２６（Ｂ）はこの発明の第４の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭの主要な製造工程を示す断面図。
【図２７】図２７（Ａ）、図２７（Ｂ）はこの発明の第４の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭの主要な製造工程を示す断面図。
【図２８】図２８はこの発明の第５の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイの平面図。
【図２９】図２９（Ａ）は図２８中の２９Ａ−２９Ａ線に沿う断面図、図２９（Ｂ）は図２８中の２９Ｂ−２９Ｂ線に沿う断面図。
【図３０】図３０（Ａ）は図２８中の３０Ａ−３０Ａ線に沿う断面図、図３０（Ｂ）は図２８中の３０Ｂ−３０Ｂ線に沿う断面図。
【図３１】図３１（Ａ）はこの発明の第５の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭの主要な製造工程を示す平面図、図３１（Ｂ）は図３１（Ａ）中の３１Ｂ−３１Ｂ線に沿う断面図。
【図３２】図３２（Ａ）は図３１（Ａ）中の３２Ａ−３２Ａ線に沿う断面図、図３２（Ｂ）は図３１（Ａ）中の３２Ｂ−３２Ｂ線に沿う断面図。
【図３３】図３３（Ａ）はこの発明の第５の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭの主要な製造工程を示す平面図、図３３（Ｂ）は図３３（Ａ）中の３３Ｂ−３３Ｂ線に沿う断面図。
【図３４】図３４（Ａ）は図３３（Ａ）中の３４Ａ−３４Ａ線に沿う断面図、図３４（Ｂ）は図３３（Ａ）中の３４Ｂ−３４Ｂ線に沿う断面図。
【図３５】図３５（Ａ）はこの発明の第５の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭの主要な製造工程を示す平面図、図３５（Ｂ）は図３５（Ａ）中の３５Ｂ−３５Ｂ線に沿う断面図。
【図３６】図３６（Ａ）は図３５（Ａ）中の３６Ａ−３６Ａ線に沿う断面図、図３５（Ｂ）は図３５（Ａ）中の３６Ｂ−３６Ｂ線に沿う断面図。
【図３７】図３７（Ａ）はこの発明の第５の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭの主要な製造工程を示す平面図、図３７（Ｂ）は図３７（Ａ）中の３７Ｂ−３７Ｂ線に沿う断面図。
【図３８】図３８（Ａ）は図３７（Ａ）中の３８Ａ−３８Ａ線に沿う断面図、図３８（Ｂ）は図３７（Ａ）中の３８Ｂ−３８Ｂ線に沿う断面図。
【図３９】図３９（Ａ）は従来のＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイの平面図、図３９（Ｂ）は図３９（Ａ）のＢ−Ｂ線に沿う断面図。
【図４０】図４０（Ａ）、図４０（Ｂ）はそれぞれＬＯＣＯＳ法の手順を示す断面図。
【図４１】図４１（Ａ）は従来の他のＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイの平面図、図４１（Ｂ）は図４１（Ａ）のＢ−Ｂ線に沿う断面図。
【図４２】図４２（Ａ）、図４２（Ｂ）はそれぞれトレンチ素子分離法の手順を示す断面図。
【図４３】図４３（Ａ）〜図４３（Ｃ）はそれぞれゲート酸化膜の製造工程を示す断面図。
【図４４】図４４（Ａ）は従来のさらに他のＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイの平面図、図４４（Ｂ）は図４４（Ａ）のＢ−Ｂ線に沿う断面図。
【図４５】図４５（Ａ）〜図４５（Ｃ）はそれぞれトレンチ素子分離法の手順を示す断面図。
【符号の説明】
１…Ｐ型シリコン基板、
２…素子分離領域（ＳＴＩ領域）、
３…半導体活性領域（素子領域）、
４…トンネル酸化膜、
５…浮遊ゲート、
５Ｕ…上層部、
５Ｌ…下層部、
６…ＯＮＯ膜、
７…ワード線（制御ゲート）、
８…積層ゲート、
９…ソース／ドレイン領域、
１０…ビット線、
１１…トレンチ、
１３…導電性ポリシリコン膜、
１４…シリコン窒化膜、
１５…導電性ポリシリコン膜、
１６…ホトレジスト膜、
１７…導電性ポリシリコン膜、
１８、１８ＷＬ、１８ＳＧ…ホトレジスト膜、
１９…導電性ポリシリコン膜、
２０…窓、
２１…スリット、
３１…メモリセルアレイ、
３２…周辺回路領域、
３４…ゲート酸化膜、
３５…ゲート、
３５Ｕ…上層部、
３５Ｌ…下層部、
３７…導電性ポリシリコン膜、
４０…層間絶縁膜、
４１…配線、
５４…ゲート酸化膜、
５５…ゲート部材、
５５Ｕ…上層部、
５５Ｌ…下層部、
５７…選択ゲート線、
５８…積層ゲート、
７１…ホトレジスト膜、
７２…窓、
７３…ホトレジスト膜。
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置およびその製造方法に係わり、特にメモリセルトランジスタの積層ゲート構造およびその加工技術の改良に関する。
【０００２】
【従来の技術】
ＥＥＰＲＯＭは、電気的にデータの書き換えが可能な不揮発性半導体記憶装置の一種である。ＥＥＰＲＯＭのメモリセルは、制御ゲートとチャネル領域との間に浮遊ゲートを有し、しきい値電圧を可変に調節できるＦＥＴＭＯＳ型のトランジスタが一般的である。また、ＥＥＰＲＯＭは、メモリセルトランジスタの接続状態により、ＮＯＲ型、ＮＡＮＤ型、ＡＮＤ型、ＤＩＮＯＲ型など、いくつかの種類がある。
【０００３】
図３９（Ａ）は、従来のＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイの平面図、図３９（Ｂ）は、図３９（Ａ）中のＢ−Ｂ線に沿う断面図である。
【０００４】
図３９（Ａ）および（Ｂ）に示すように、Ｐ型シリコン基板１０１には、素子分離領域１０２が形成されている。素子分離領域１０２は、基板１０１の表面に半導体活性領域（素子領域）１０３を区画する。メモリセルアレイにおける活性領域１０３は、互いに並行した線状パターンを有している。素子分離領域１０２は、二酸化シリコンからなる。なお、素子分離領域１０２の下の基板１０１には、通常、チャネルストッパと呼ばれ、素子分離領域直下の導電型の反転を防止するための高濃度Ｐ＋型領域が形成されるが、この明細書では省略することにする。活性領域１０３上には、トンネル電流が流れ得るように薄く形成された第１のゲート絶縁膜１０４が形成されている。ゲート絶縁膜１０４は二酸化シリコンからなる（この明細書では、便宜上、第１のゲート絶縁膜１０４をトンネル酸化膜と呼ぶ）。トンネル酸化膜１０４の上には、浮遊ゲート１０５が形成されている。浮遊ゲート１０５は導電性のポリシリコンからなり、電荷を蓄積する電荷蓄積層として機能する。そのため、浮遊ゲート１０５は、各メモリセルトランジスタ毎に一つずつ設けられ、孤立している。メモリセルトランジスタのしきい値電圧は、浮遊ゲート１０５に蓄積された電子の量によって調節される。データは、このしきい値電圧のレベルに変換されて記憶される。浮遊ゲート１０５の上には、第２のゲート絶縁膜１０６が形成されている。第２のゲート絶縁膜１０６は、二酸化シリコン、窒化シリコン、二酸化シリコンを順次積層した、通常、ＯＮＯ膜と呼ばれる積層膜からなる（この明細書では、便宜上、第２のゲート絶縁膜１０６をＯＮＯ膜と呼ぶ）。ＯＮＯ膜１０６の上には、制御ゲート１０７が形成されている。制御ゲート１０７は、導電性のポリシリコンからなり、メモリセルアレイのロー方向に連続した線状に形成されて、ワード線として機能される（この明細書では、便宜上、制御ゲート１０７をワード線と呼ぶ）。浮遊ゲート１０５とワード線１０７とは、同じマスクを用いて連続的にエッチングされて形成される。そのため、チャネル幅方向（図ではロー方向）に沿ったエッジは、浮遊ゲート１０５、ワード線１０７それぞれで揃っている。以下、浮遊ゲート１０５とワード線１０７とが積層されたゲート構造を、積層ゲート１０８と呼ぶ。Ｎ型ソース／ドレイン領域１０９は、積層ゲート１０８と素子分離領域１０２とをマスクに用いて、Ｎ型不純物を活性領域３内にイオン注入することにより形成される。 上記のようなメモリセルアレイでは、その素子分離領域１０２を、シリコン基板１０１を局所的に熱酸化することにより形成する。この形成方法の代表的な例は、ＬＯＣＯＳ法である。
【０００５】
図４０（Ａ）および（Ｂ）は、ＬＯＣＯＳ法の手順を示した断面図である。
【０００６】
まず、図４０（Ａ）に示すように、シリコン基板１０１の上に、バッファ酸化膜（二酸化シリコン）１１０を形成し、次いで、素子分離領域１０２を形成する領域以外をシリコン窒化膜１１１で覆う。この状態で、図４０（Ｂ）に示すように、窒化膜１１１を、酸化の障壁に用いながらシリコン基板１０１の表面を厚く熱酸化する。これにより、素子分離領域１０２が形成される。
【０００７】
しかし、ＬＯＣＯＳ法では、熱酸化時、シリコン基板１０１と窒化膜１１１との界面に沿って“バーズビーク”と呼ばれるくさび型の酸化膜１１２が成長する。このため、図４０（Ａ）、（Ｂ）に示すように、実際に形成される素子分離領域１０２の寸法“Ｗａｃｔｕａｌ”と、デザイン上の素子分離領域１０２の寸法“Ｗｄｅｓｉｇｎ”との間には変換差“Δ”を生じる。このように、ＬＯＣＯＳ法では、実寸法“Ｗａｃｔｕａｌ”は、設計寸法“Ｗｄｅｓｉｇｎ”よりも大きくなってしまうため、例えば実寸法“Ｗａｃｔｕａｌ”を０．５μｍ以下とするような微細な素子分離領域１０２を形成することは、非常に困難である。
【０００８】
また、ＬＯＣＯＳ法は、本来、素子分離領域１０２をシリコン基板１０１の内部に深く、つまり厚く形成することが難しい。今後、寸法“Ｗ”が微細化されてくると、素子分離領域１０２を深く形成することは、益々困難になってくる。メモリセルアレイに形成された素子分離領域１０２は、特に積層ゲートを加工する時、エッチング環境下に晒され、積層ゲートで覆われている部分以外の領域の厚みは、加工中、減少する。膜厚が減少した素子分離領域１０２は、その絶縁能力を悪化させる。
【０００９】
以上の問題を解決する素子分離技術として、シリコン基板にトレンチ溝を形成し絶縁材で埋め込む、トレンチ素子分離法がある。
【００１０】
図４１（Ａ）は、トレンチ素子分離法を用いた、従来のＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイの平面図、図４１（Ｂ）は、図４１（Ａ）中のＢ−Ｂ線に沿う断面図である。これらの図面において、図３９（Ａ）、（Ｂ）と同一の部分には、同一の参照符号を付す。
【００１１】
図４１（Ａ）および（Ｂ）に示すように、基板１０１の内部には、トレンチ１２１が形成されており、トレンチ１２１の内部には絶縁物１２２が埋め込まれている。絶縁物１２２は二酸化シリコンからなり、素子分離領域として機能する。以下、トレンチ型素子分離領域１２２と呼ぶ。
【００１２】
図４２（Ａ）および（Ｂ）は、トレンチ素子分離法の手順を示した断面図である。
【００１３】
まず、図４２（Ａ）に示すように、シリコン基板１０１の上の、トレンチ型素子分離領域１２２を形成する領域以外をシリコン窒化膜１２３で覆う。この状態で、窒化膜１２３を、エッチングの障壁に用いながらシリコン基板１０１をエッチングし、トレンチ１２１を形成する。次いで、シリコン基板１０１の全面に二酸化シリコンを堆積した後、図４２（Ｂ）に示すように、堆積した二酸化シリコンを、ＲＩＥ法、またはＣＭＰ法を用いてエッチバックして、トレンチ１２１を二酸化シリコンで埋め込む。これにより、トレンチ型素子分離領域１２２が形成される。
【００１４】
このようなトレンチ素子分離法によれば変換差“Δ”はない。したがって、トレンチ型素子分離領域１２２では、実寸法“Ｗａｃｔｕａｌ”を０．５μｍ以下とすることが可能である。
【００１５】
また、トレンチ１２１をシリコン基板１０１の内部に形成するので、トレンチ型素子分離領域１２２では、基板１０１内に深く形成でき、その膜厚は、ＬＯＣＯＳ型素子分離領域１０２に比べて、より厚くすることができる。
【００１６】
【発明が解決しようとする課題】
トレンチ素子分離法によって、微細な線状パターンが繰り返されるメモリセルアレイにおいても、厚い膜厚を有する、トレンチ型素子分離領域１２２が実現できるようになってきた。このため、積層ゲート加工時に生ずる膜厚の減少に対するマージンは、ＬＯＣＯＳ型素子分離領域１０２に比べて拡がる。
【００１７】
しかし、メモリセルアレイにおける素子分離領域は、ＬＯＣＯＳ型、トレンチ型のいずれにおいても、その膜厚の減少は可能な限り、抑制されることが望ましい。
【００１８】
メモリセルアレイにおける素子分離領域の膜厚の減少は、積層ゲート加工時だけでなく、同じ基板１０１上に高耐圧型ＭＯＳＦＥＴを形成するときにも見られる。ＥＥＰＲＯＭでは、データの書き込みや消去時などに、電源電圧以上の高い電圧を使用する。例えばこのような電圧を発生させたり、あるいはスイッチングしたりするトランジスタでは、耐圧確保の観点から、メモリセルトランジスタのトンネル酸化膜１０４よりも厚いゲート酸化膜が要求される。この厚いゲート酸化膜を有して、同じ基板１０１に形成されたＭＯＳＦＥＴを、この明細書では、高耐圧型ＭＯＳＦＥＴと呼ぶ。
【００１９】
従来、トンネル酸化膜１０４、および厚いゲート酸化膜は、ＬＯＣＯＳ法、トレンチ素子分離法のいずれにおいても、素子分離領域を形成した後に、形成する。
【００２０】
図４３（Ａ）〜（Ｃ）は、従来のトンネル酸化膜、厚いゲート酸化膜の形成手順を、トレンチ素子分離法を例にして示した断面図である。
【００２１】
まず、図４３（Ａ）に示すように、トレンチ型素子分離領域１２２を形成した後、半導体活性領域１０３の表面に露出させたシリコン基板１０１を酸化し、厚いゲート酸化膜１３１を形成する。厚いゲート酸化膜１３１は、高耐圧型ＭＯＳＦＥＴが形成される周辺回路領域１３２、およびメモリセルアレイ１３３のいずれの領域にも形成される。
【００２２】
次いで、図４３（Ｂ）に示すように、周辺回路領域１３２を、例えばホトレジスト１３４で覆う。次いで、ホトレジスト１３４をマスクに用いて、メモリセルアレイ１３３内の半導体活性領域１０３に形成された厚いゲート酸化膜１３１をウエットエッチングにより除去する。このウエットエッチング時、アレイ１３３内の素子分離領域１０２は、二酸化シリコンであるために、同時にエッチングされ、その表面が、周辺回路領域１３２内の素子分離領域１２２に比べて後退する。
【００２３】
この後、図４３（Ｃ）に示すように、ホトレジスト１３４を除去した後、アレイ１３３内の活性領域１０３に露出したシリコン基板１０１を酸化し、薄いゲート酸化膜、即ちトンネル酸化膜１０４を形成する。
【００２４】
このように、従来より、ＭＯＳＦＥＴのゲート酸化膜は、素子分離領域１２２を形成した後に形成する手順が、基本である。このような基本の手順に従うと、アレイ１３３内に薄いゲート酸化膜を、周辺回路領域１３２内に厚いゲート酸化膜をそれぞれ必要とするＥＥＰＲＯＭでは、例えばアレイ１３３内の素子分離領域１２２の表面が後退し、その膜厚ｔ１３３は、周辺回路領域１３２内の素子分離領域１２２の膜厚ｔ１３２に比べて減少する。即ち、アレイ１３３内において、素子分離領域１２２の膜厚が、形成時の膜厚から減少する分、積層ゲート加工時に、再度生ずる膜厚の減少に対し、マージンが狭まる。
【００２５】
このような事情を解消できるＥＥＰＲＯＭが、例えば１９９４年のＩＥＤＭにおいて、有留等により報告されている。いわゆる自己整合トレンチ素子分離法である。
【００２６】
図４４（Ａ）は、自己整合トレンチ素子分離法を用いた、従来のＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイの平面図、図４４（Ｂ）は、図４４（Ａ）中のＢ−Ｂ線に沿う断面図である。これらの図面において、図３９（Ａ）、（Ｂ）と同一の部分には、同一の参照符号を付す。
【００２７】
図４４（Ａ）および（Ｂ）に示すように、トレンチ１４１は、浮遊ゲート１０５の側壁から基板１０１の内部にかけて形成されている。トレンチ１４１の内部には絶縁物が埋め込まれている。この絶縁物は二酸化シリコンからなり、素子分離領域１４２を構成する。
【００２８】
このような自己整合トレンチ素子分離法を用いたメモリセルアレイでは、素子分離領域１４２は、半導体活性領域１０３の表面よりも突出され、その側壁は浮遊ゲート１０５の側壁に接している。即ち、素子分離領域１４２は、トンネル酸化膜１０４、浮遊ゲート１０５を形成した後に形成される。
【００２９】
図４５（Ａ）〜（Ｃ）は、自己整合トレンチ素子分離法、およびそれによるトンネル酸化膜の形成手順を示した断面図である。
【００３０】
まず、図４５（Ａ）に示すように、シリコン基板１０１の上に、トンネル酸化膜１０４、浮遊ゲート１０５となる導電性ポリシリコン膜１４３を順次形成する。次いで、素子分離領域１４２を形成する領域以外をシリコン窒化膜１４４で覆う。
【００３１】
次いで、図４５（Ｂ）に示すように、窒化膜１４４を、エッチングの障壁に用いながら、導電性ポリシリコン膜１４３、トンネル酸化膜１０４、シリコン基板１０１を順次エッチングし、トレンチ１４１を形成する。
【００３２】
次いで、シリコン基板１０１の全面に二酸化シリコンを堆積した後、図４５（Ｃ）に示すように、堆積した二酸化シリコンを、ＲＩＥ法、またはＣＭＰ法を用いてエッチバックして、トレンチ１４１を二酸化シリコンで埋め込む。この後、窒化膜１４４を除去し、自己整合トレンチ型素子分離領域１４２が形成される。
【００３３】
このように、自己整合トレンチ素子分離法では、従来の基本とは異なり、ＭＯＳＦＥＴのゲート酸化膜は、素子分離領域１４２を形成する前に形成される手順が、基本となる。つまり、トンネル酸化膜１０４を形成した後、素子分離領域１０２を形成するので、トンネル酸化膜１０４を形成するために、メモリセルアレイ内の素子分離領域の表面を後退させるようなウエットエッチング工程は、基本的にない。このため、自己整合トレンチ型素子分離領域１４２では、メモリセルアレイ内に形成時の膜厚をほぼ確保した状態で、積層ゲート加工工程に入ることができる。したがって、従来のＬＯＣＯＳ法やトレンチ素子分離法を用いて素子分離されたメモリセルアレイに比べて、積層ゲート加工時に生ずる膜厚の減少に対する加工マージンが高まる。
【００３４】
しかしながら、自己整合トレンチ素子分離法を用いて素子分離されたメモリセルアレイでは、特に図４４（Ｂ）に示すように、浮遊ゲート１０５とワード線１０７との対向面が、基本的に浮遊ゲート１０５の上面部のみとなる。このため、浮遊ゲート１０５、トンネル酸化膜１０４およびチャネル（基板１０１）とで構成されるキャパシタの容量“Ｃ１”と、浮遊ゲート１０５、ＯＮＯ膜１０６およびワード線１０７とで構成されるキャパシタの容量“Ｃ２”とが、誘電体の誘電率を除けば、ほとんど変わらなくなる。周知の通り、ＥＥＰＲＯＭでは、データの書き込み時、あるいはデータの消去時に、電源電圧よりも高い書き込み電圧ＶＰＰをワード線１０７に印加する。現在、書き込み電圧ＶＰＰは、低電圧化の方向に進んでいる。書き込み電圧ＶＰＰを低電圧化するためには、容量Ｃ１よりも、容量Ｃ２をより大きくするのが良い。
【００３５】
この要求に鑑み、浮遊ゲート１０５の側壁を、素子分離領域１４２から露出させ、浮遊ゲート１０５の側壁を使って、容量Ｃ２を増加させることも考えられている。しかし、この考えでは、浮遊ゲート１０５の側壁を露出させるために、メモリセルアレイ内における素子分離領域１４２の膜厚を減少させなければならない。そのため、積層ゲート加工時の加工マージンが、再び狭くなる、という事情がある。
【００３６】
この発明は、上記の事情に鑑み為されたもので、その主要な目的は、メモリセルアレイ内の素子分離領域の膜厚の減少を抑制し、メモリセルアレイに高い加工マージンを有しながらも、浮遊ゲートとワード線との容量を増加できる構造を持つ、不揮発性半導体記憶装置と、その製造方法を提供することである。
【００３７】
また、この発明の他の目的は、上記主要な目的を達成するとともに、微細なトランジスタが形成される周辺回路領域内の素子分離領域の膜厚の減少を同時に抑制して、メモリセルアレイ、周辺回路領域の双方に高い加工マージンを持たせることである。
【００３８】
また、この発明の別の目的は、自己整合トレンチ素子分離を用いて素子分離されたメモリセルアレイにおいて、選択ゲートトランジスタが形成される部分の素子分離領域の膜厚の減少を抑制できる不揮発性半導体記憶装置と、その製造方法とを提供することである。
【００３９】
【課題を解決するための手段】
上記主要な目的を達成するために、この発明の第１態様に係る不揮発性半導体記憶装置は、半導体基板と、前記基板に設けられ、第１、第２、第３の素子分離パターン部を有する素子分離領域と、前記素子分離領域によって分離され、前記第１、第２の素子分離パターン部に挟まれた第１の素子領域パターン部、前記第２、第３の素子分離パターン部に挟まれた第２の素子領域パターン部を有する半導体活性領域と、前記第１の素子分離パターン部、前記第１の素子領域パターン部、前記第２の素子分離パターン部、前記第２の素子領域パターン部、および前記第３の素子分離パターン部上に亘って配置される制御ゲート電極と、前記第１の素子領域パターン部と前記制御ゲート電極との間、および前記第２の素子領域パターン部と前記制御ゲート電極との間それぞれに設けられ、前記第１、第２の素子領域パターン部それぞれと第１のゲート絶縁膜を介して形成された第１、第２の孤立状ゲート電極とを具備する。そして、前記制御ゲート電極は、前記第１、第２の孤立状ゲート電極と第２のゲート絶縁膜を介して電気的に絶縁されて、メモリセルトランジスタにゲート電位を供給するワード線を構成し、前記第１、第２の孤立状ゲート電極はそれぞれ、前記ワード線を構成する制御ゲート電極と前記第１、第２の素子領域パターン部との間に電気的に浮遊な状態で配置されて、前記メモリセルトランジスタのしきい値電圧を調節する電荷蓄積層を構成し、前記電荷蓄積層を構成する前記第１、第２の孤立状ゲート電極はそれぞれ、前記第１、第２、第３の素子分離パターン部の側端部それぞれに自己整合した側面を有した第１の部位と、前記第１の部位に電気的に接続され、平面から見て前記第１の部位の側面上を介して前記第１、第２、第３の素子分離パターン部の上面まで張り出すとともに、前記第１の部位を前記制御ゲート電極から隔離して、前記制御ゲート電極と前記第１、第２の孤立状ゲート電極との対向面積を規定する第２の部位とを含み、前記第１の部位の上面の位置は、前記第１、第２、第３の素子分離パターン部の上面の位置よりも低く、前記第２の部位の下面は、前記第１の部位の上面よりも上方に露出した前記第１、第２、第３の分離パターン部の側壁に沿いつつ、これら第１、第２、第３の分離パターン部の上面に張り出していることを特徴とする。
【００４１】
また、第１態様に係る発明において、前記第１、第２の素子領域パターン部内に形成され、前記メモリセルトランジスタを、ビット線あるいはソース線に電気的に結合させる選択トランジスタをさらに具備する。そして、前記選択トランジスタは、前記制御ゲート電極と略並行する選択ゲート電極と、前記第１の素子領域パターン部と前記選択ゲート電極との間、および前記第２の素子領域パターン部と前記選択ゲート電極との間それぞれに設けられ、前記第１、第２の素子領域パターン部と第３のゲート絶縁膜を介して形成されて、前記選択ゲート電極と同電位とされるゲート部材とから構成されることを特徴とする。
【００４２】
さらに、前記選択トランジスタのゲート部材は、前記第１の素子領域パターン部と前記選択ゲート電極との間、および前記第２の素子領域パターン部と前記選択ゲート電極との間それぞれに設けられた第１、第２の孤立状部材であり、前記第１、第２の孤立状部材はそれぞれ、前記第１、第２、第３の素子分離パターン部の側端部それぞれに自己整合した側面を有し、前記メモリセルトランジスタの第１の部位と同じ導電体層で構成された第３の部位と、前記第３の部位に電気的に接続され、平面から見て前記第３の部位の側面を介して前記第１、第２、第３の素子分離パターン部の上面まで張り出し、前記メモリセルトランジスタの第２の部位と同じ導電体層で構成された第４の部位とを少なくとも含み、前記第４の部位は、前記第１、第２の素子領域パターン部上で前記選択ゲート電極と電気的に接続されていることを特徴とする。
【００４３】
さらに、前記第１、第２の孤立状部材それぞれの第４の部位どうしの間の前記第２の素子分離パターン部上に前記第２のゲート絶縁膜が形成されていることを特徴とする。
【００４４】
さらに、前記制御ゲート電極、および前記選択ゲート電極はそれぞれ、前記第２のゲート絶縁膜に接する第１の導電層と、この第１の導電層に接する第２の導電層とを少なくとも含む積層構造を含み、前記選択ゲート電極の前記第１の導電層は、前記第１、第２の孤立状部材それぞれの第４の部位どうしの間の前記第２の素子分離パターン部上に形成され、前記選択ゲート電極の第２の導電層が、前記第１、第２の素子領域パターン部上で、前記第４の部位に電気的に接続されていることを特徴とする。
また、他の目的を達成するために、さらに、前記半導体活性領域の、前記第１、第２の素子領域パターン部とは異なった第３の素子領域パターン部内に形成され、前記メモリセルトランジスタを含むメモリ回路を駆動／制御する周辺回路トランジスタをさらに具備する。そして、前記周辺回路トランジスタのゲート電極は、前記第３の素子領域パターン部と第４のゲート絶縁膜を介して形成され、前記メモリセルトランジスタの第１の部位を構成する導電体層と同じ導電体層で構成された第５の部位と、前記第５の部位に電気的に接続され、前記メモリセルトランジスタの第２の部位と同じ導電体層で構成された第６の部位とを少なくとも含み、前記周辺回路トランジスタに供給されるゲート電位は、前記第６の部位に供給されることを特徴とする。
【００４５】
また、別の目的を達成するために、この発明の第２態様に係る不揮発性半導体記憶装置は、半導体基板と、前記基板に設けられ、第１、第２、第３の素子分離パターン部を有する素子分離領域と、前記素子分離領域によって分離され、前記第１、第２の素子分離パターン部に挟まれた第１の素子領域パターン部、前記第２、第３の素子分離パターン部に挟まれた第２の素子領域パターン部を有する半導体活性領域と、前記第１の素子分離パターン部、前記第１の素子領域パターン部、前記第２の素子分離パターン部、前記第２の素子領域パターン部、および前記第３の素子分離パターン部上に亘って配置される制御ゲート電極と、前記第１の素子分離パターン部、前記第１の素子領域パターン部、前記第２の素子分離パターン部、前記第２の素子領域パターン部、および前記第３の素子分離パターン部上に亘って配置され、前記制御ゲート電極と略並行する選択ゲート電極と、前記第１の素子領域パターン部と前記制御ゲート電極との間、および前記第２の素子領域パターン部と前記制御ゲート電極との間それぞれに設けられ、前記第１、第２の素子領域パターン部それぞれと第１のゲート絶縁膜を介して形成された第１、第２の孤立状ゲート電極と、前記第１の素子領域パターン部と前記選択ゲート電極との間、および前記第２の素子領域パターン部と前記選択ゲート電極との間それぞれに設けられ、前記第１、第２の素子領域パターン部それぞれと第２のゲート絶縁膜を介して形成された第３、第４の孤立状ゲート電極とを具備し、前記制御ゲート電極は、前記第１、第２の孤立状ゲート電極と第３のゲート絶縁膜を介して電気的に絶縁されて、メモリセルトランジスタにゲート電位を供給するワード線を構成し、前記第１、第２の孤立状ゲート電極はそれぞれ、前記ワード線を構成する制御ゲート電極と前記第１、第２の素子領域パターン部との間に電気的に浮遊な状態で配置されて、前記メモリセルトランジスタのしきい値電圧を調節する電荷蓄積層を構成し、前記選択ゲート電極は、前記第３、第４の孤立状ゲート電極と前記第１、第２の素子領域パターン部上で電気的に接続されて、前記メモリセルトランジスタを、ビット線あるいはソース線に電気的に結合させる選択トランジスタのゲートを構成し、前記第３、第４の孤立状ゲート電極どうしの間の前記第２の素子分離パターン部上に前記第３のゲート絶縁膜が、前記第２の素子分離パターンの上面を露出させることなく形成されていることを特徴とする。
【００４６】
また、第２態様に係る発明において、前記制御ゲート電極、および前記選択ゲート電極はそれぞれ、前記第３のゲート絶縁膜に接する第１の導電層と、この第１の導電層に接する第２の導電層とを少なくとも含む積層構造を含み、前記選択ゲート電極の前記第１の導電層は、前記第３、第４の孤立状ゲート電極どうしの間の前記第２の素子分離パターン部上に形成され、前記選択ゲート電極の第２の導電層は、前記第１の素子領域パターン部上で前記第３の孤立状ゲート電極に、前記第２の素子領域パターン部上で前記第４の孤立状ゲート電極にそれぞれ電気的に接続されていることを特徴とする。
【００４７】
また、別の目的を達成するために、この発明の第３態様に係る不揮発性半導体記憶装置は、半導体基板と、前記基板に設けられ、第１、第２、第３の素子分離パターン部を有する素子分離領域と、前記素子分離領域によって分離され、前記第１、第２の素子分離パターン部に挟まれた第１の素子領域パターン部、前記第２、第３の素子分離パターン部に挟まれた第２の素子領域パターン部を有する半導体活性領域と、前記第１の素子分離パターン部、前記第１の素子領域パターン部、前記第２の素子分離パターン部、前記第２の素子領域パターン部、および前記第３の素子分離パターン部上に亘って配置される制御ゲート電極と、前記第１の素子分離パターン部、前記第１の素子領域パターン部、前記第２の素子分離パターン部、前記第２の素子領域パターン部、および前記第３の素子分離パターン部上に亘って配置され、前記制御ゲート電極と略並行する選択ゲート電極と、前記第１の素子領域パターン部と前記制御ゲート電極との間、および前記第２の素子領域パターン部と前記制御ゲート電極との間それぞれに設けられ、前記第１、第２の素子領域パターン部それぞれと第１のゲート絶縁膜を介して形成され、前記第１、第２、第３の素子分離パターン部の側端部それぞれに自己整合した側面を有する第１、第２の孤立状ゲート電極と、前記第１の素子領域パターン部と前記選択ゲート電極との間、および前記第２の素子領域パターン部と前記選択ゲート電極との間それぞれに設けられ、前記第１、第２の素子領域パターン部それぞれと第２のゲート絶縁膜を介して形成され、前記第１、第２、第３の素子分離パターン部の側端部それぞれに自己整合した側面を有する第３、第４の孤立状ゲート電極とを具備する。そして、前記制御ゲート電極は、前記第１、第２の孤立ゲート電極と第３のゲート絶縁膜を介して電気的に絶縁されて、メモリセルトランジスタにゲート電位を供給するワード線を構成し、前記第１、第２の孤立状ゲート電極はそれぞれ、前記ワード線を構成する制御ゲート電極と前記第１、第２の素子領域パターン部との間に電気的に浮遊な状態で配置されて、前記メモリセルトランジスタのしきい値電圧を調節する電荷蓄積層を構成し、前記選択ゲート電極は、前記第３、第４の孤立ゲート電極と前記第１、第２の素子領域パターン部上で電気的に接続されて、前記メモリセルトランジスタを、ビット線あるいはソース線に電気的に結合させる選択トランジスタのゲートを構成し、前記選択ゲート電極下の前記第１、第２、第３の素子分離パターン部の膜厚は、前記制御ゲート電極下の前記第１、第２、第３の素子分離パターン部の膜厚より実質的に厚いことを特徴とする。
【００４８】
また、第３態様に係る不揮発性半導体記憶装置において、前記第１、第２の素子形成パターン部内それぞれに形成された、前記選択トランジスタのソース／ドレインの一方として機能する第１の領域、前記メモリセルトランジスタのソース／ドレインの一方として機能する第２の領域、前記選択トランジスタおよび前記メモリセルトランジスタそれぞれのソース／ドレインの他方として機能し、前記選択トランジスタおよび前記メモリセルトランジスタで互いに共有される第３の領域をさらに具備する。そして、前記第３、第４の孤立状ゲート電極の上面から、前記第１、第２、第３の素子分離パターン部の前記第１の領域を分離する部分の上面までの距離は、前記第１、第２の孤立状ゲート電極の上面から、前記第１、第２、第３の素子分離パターン部の前記第２の領域を分離する部分の上面までの距離以下であることを特徴とする。
【００４９】
さらに、前記第１、第２、第３の素子分離パターン部の前記第１の領域を分離する部分の膜厚は、前記第１、第２、第３の素子分離パターン部の前記第２の領域を分離する部分の膜厚以上であることを特徴とする。
【００５０】
さらに、前記選択ゲート電極下の前記第１、第２、第３の素子分離パターン部の膜厚は、前記第１、第２、第３の素子分離パターン部の前記第１の領域を分離する部分の膜厚以上であることを特徴とする。
【００５１】
さらに、前記選択ゲート電極下の前記第１、第２、第３の素子分離パターン部の一部分の膜厚は、前記第１、第２、第３の素子分離パターン部の前記第１の領域を分離する部分の膜厚以上で、前記選択ゲート電極下の前記第１、第２、第３の素子分離パターン部の他部分の膜厚以下であることを特徴とする。
【００５２】
さらに、前記第１、第２、第３の素子分離パターン部の前記第３の領域を分離する部分に段差が有ることを特徴とする。
【００５３】
また、主要な目的を達成するために、この発明の第４態様に係る不揮発性半導体記憶装置の製造方法は、半導体基板上に、第１のゲート絶縁膜、第１の導電体膜を含む第１の積層構造を形成する工程と、前記第１の積層構造上に、第１、第２の素子領域パターン部を有する半導体活性領域を分離するための、第１、第２、第３の素子分離パターン部を有する素子分離領域に対応した窓を有するマスク材を形成する工程と、前記マスク材をマスクに用いて、前記第１の積層構造および前記基板をエッチングし、前記基板に素子分離領域パターンに応じた溝を形成する工程と、前記溝を絶縁物で埋め込み、素子分離領域を形成する工程と、前記マスク材を除去し、前記第１の導電体膜の少なくとも上面を、前記第１の導電体膜の上面の位置が、前記第１、第２、第３の素子分離パターン部の上面の位置よりも低い状態で露出させる工程と、前記第１の導電体膜に電気的に接続される第２の導電体膜を形成する工程と、前記第２の導電体膜を、前記第１、第２の素子領域パターン部上それぞれに沿って、前記第１、第２、第３の素子分離パターン部上に側面が配置され、前記第１の導電体膜の少なくとも上面を隠す第１、第２の線状パターンにパターニングする工程と、前記第１の素子分離パターン部、前記第１の線状パターン、前記第２の素子分離パターン部、前記第２の線状パターン、前記第３の素子分離パターン部それぞれの上に亘って、第２のゲート絶縁膜、第３の導電体膜を含む第２の積層構造を形成する工程と、
前記第１の積層構造、前記第１、第２の線状パターン、前記第２の積層構造を、前記第１、第２の素子領域パターン部に交差する方向に延在し、前記第１のゲート絶縁膜と、前記第１の導電体膜および前記第２の導電体膜からなる孤立状ゲート電極と、前記第２のゲート絶縁膜と、前記第３の導電体膜からなる制御ゲート電極とを含む積層ゲートに加工する工程とを具備することを特徴とする。
【００５５】
また、この発明の第４態様に係る製造方法において、前記第１の積層構造、前記第１、第２の線状パターン、前記第２の積層構造を、積層ゲートに加工する工程は、前記第２の積層構造の前記第３の導電体膜を、少なくとも前記第２の素子分離パターン部の上の前記第１、第２の線状パターン間の領域に残るように、前記第１、第２の線状パターンの少なくとも上面の前記第２のゲート絶縁膜が露出するまでエッチングする第１工程と、前記第１、第２の線状パターンの少なくとも上面の前記第２のゲート絶縁膜を、前記第１、第２の線状パターンを構成する前記第２の導電体膜が露出するまでエッチングする第２工程と、前記第３の導電体膜、前記第２の導電体膜、前記第１の導電体膜を、前記第１、第２の素子領域パターン部に交差する方向に互いに分離されるまでエッチングする第３工程とを含むことを特徴とする。
【００５６】
さらに、前記第２の積層構造を形成する工程の後に、前記第２の積層構造のうち、選択トランジスタ形成領域に存在する前記第３の導電膜を除去し、前記第２の導電体膜の少なくとも上面を、前記選択トランジスタ形成領域で露出させる工程と、前記第２の積層構造上に、前記選択トランジスタ形成領域で前記第２の導電体膜に接し、メモリセルトランジスタ形成領域で前記第３の導電体膜に接する第４の導電体膜を形成する工程とをさらに具備することを特徴とする。
【００５７】
また、別の目的を達成するために、この発明の第５態様に係る不揮発性半導体記憶装置の製造方法は、半導体基板上に、第１のゲート絶縁膜、第１の導電体膜を含む第１の積層構造を形成する工程と、前記第１の積層構造上に、第１、第２の素子領域パターン部を有する半導体活性領域を分離するための、第１、第２、第３の素子分離パターン部を有する素子分離領域に対応した窓を有するマスク材を形成する工程と、前記マスク材をマスクに用いて、前記第１の積層構造および前記基板をエッチングし、前記基板に素子分離領域パターンに応じた溝を形成する工程と、前記溝を絶縁物で埋め込み、素子分離領域を形成する工程と、前記素子分離領域の上面を後退させるとともに、前記マスク材を除去して前記第１の導電体膜の上面および側面の一部を露出させる工程と、前記第１の素子分離パターン部、前記第１の素子領域パターン部上の前記第１の積層構造、前記第２の素子分離パターン部、前記第２の素子領域パターン部上の前記第１の積層構造、前記第３の素子分離パターン部それぞれの上に亘って、第２のゲート絶縁膜、第２の導電体膜を含む第２の積層構造を形成する工程と、前記第２の積層構造のうち、選択トランジスタ形成領域に存在する前記第２の導電体膜および前記第２のゲート絶縁膜を除去し、前記第１の導電体膜の少なくとも上面を、前記選択トランジスタ形成領域で露出させる工程と、前記第２の積層構造上に、前記選択トランジスタ形成領域で前記第１の導電体膜に接し、メモリセルトランジスタ形成領域で前記第２の導電体膜に接する第３の導電体膜を形成する工程と、前記第１の積層構造、前記第２の積層構造、前記第３の導電体膜を、前記第１、第２の素子領域パターン部に交差する方向に延在し、前記第１のゲート絶縁膜と、前記第１の導電体膜からなる孤立状ゲート電極と、前記第２のゲート絶縁膜と、前記第２、第３の導電体膜からなる制御ゲート電極とを含む第１の積層ゲート、およびこの第１の積層ゲートに略並行し、前記第１のゲート絶縁膜と、前記第１の導電体膜からなる孤立状ゲート電極と、この孤立状ゲート電極に前記第１、第２の素子領域パターン部上で電気的に接続される第３の導電体膜とを含む第２の積層ゲートに加工する工程とを具備することを特徴とする。
【００５８】
また、別の目的を達成するために、この発明の第６態様に係る不揮発性半導体記憶装置の製造方法は、半導体基板上に、第１のゲート絶縁膜、第１の導電体膜を含む第１の積層構造を形成する工程と、前記第１の積層構造上に、第１、第２の素子分離パターン部を有する半導体活性領域を分離するための、第１、第２、第３の素子分離パターン部を有する素子分離領域に対応した窓を有するマスク材を形成する工程と、前記マスク材をマスクに用いて、前記第１の積層構造および前記基板をエッチングし、前記基板に素子分離領域パターンに応じた溝を形成する工程と、前記溝を絶縁物で埋め込み、素子分離領域を形成する工程と、前記マスク材を除去する工程と、選択トランジスタ形成領域に存在する前記素子分離領域の上面をマスクしつつ、メモリセルトランジスタ形成領域に存在する前記素子分離領域の上面を後退させ、少なくとも前記メモリセルトランジスタ形成領域で前記第１の導電体膜の上面および側面の一部を露出させる工程と、前記第１の素子分離パターン部、前記第１の素子領域パターン部上の前記第１の積層構造、前記第２の素子分離パターン部、前記第２の素子領域パターン部上の前記第１の積層構造、前記第３の素子分離パターン部それぞれの上に亘って、第２のゲート絶縁膜、第２の導電体膜を含む第２の積層構造を形成する工程と、前記第２の積層構造のうち、前記選択トランジスタ形成領域に存在する前記第２の導電体膜および前記第２のゲート絶縁膜を除去し、前記第１の導電体膜の少なくとも上面を、前記選択トランジスタ形成領域で露出させる工程と、前記第２の積層構造上に、前記選択トランジスタ形成領域で前記第１の導電体膜に接し、メモリセルトランジスタ形成領域で前記第２の導電体膜に接する第３の導電体膜を形成する工程と、前記第１の積層構造、前記第２の積層構造、前記第３の導電体膜を、前記第１、第２の素子領域パターン部に交差する方向に延在し、前記第１のゲート絶縁膜と、前記第１の導電体膜からなる孤立状ゲート電極と、前記第２のゲート絶縁膜と、前記第２、第３の導電体膜からなる制御ゲート電極とを含む第１の積層ゲート、およびこの第１の積層ゲートに略並行し、前記第１のゲート絶縁膜と、前記第１の導電体膜からなる孤立状ゲート電極と、この孤立状ゲート電極に前記第１、第２の素子領域パターン部上で電気的に接続される第３の導電体膜とを含む第２の積層ゲートに加工する工程とを具備することを特徴とする。
【００５９】
【発明の実施の形態】
以下、この発明の実施形態のいくつかを、ＮＡＮＤ型ＥＥＰＲＯＭを例にしながら説明する。なお、実施形態においては、全図に亘り、同一の部分には同一の参照符号を付し、重複する説明を避けながら説明することにする。
【００６０】
図１（Ａ）は、この発明の第１の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイの平面図、図１（Ｂ）は、図１（Ａ）中のＢ−Ｂ線に沿う断面図である。
【００６１】
図１（Ａ）および（Ｂ）に示すように、Ｐ型シリコン基板１には、素子分離領域２が形成されている。素子分離領域２は、基板１の表面に半導体活性領域（素子領域）３を区画する。メモリセルアレイにおける活性領域３は、互いに並行した線状パターンを繰り返し有している。この線状パターンを分離するため、素子分離領域２もまた線状パターンを繰り返し有する。図１（Ａ）では、この線状パターンが繰り返される部分が示されている。素子分離領域２は、二酸化シリコンからなる。実施形態の素子分離領域２は、後述する孤立ゲート電極パターンを有したマスクパターンをマスクに用いてトレンチ１１を形成し、このトレンチ１１の内部を二酸化シリコンで埋めた自己整合トレンチ型の分離領域である。この種の分離領域は、近時、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）と呼ばれることがあるので、以下の説明では、ＳＴＩ領域２と称する。なお、ＳＴＩ領域２では、その直下の基板１内に、チャネルストッパと呼ばれる、高濃度Ｐ＋型領域を形成する場合と、形成しない場合とがある。この実施形態では、形成しない場合を想定する。活性領域３上には、トンネル電流が流れ得るように薄く形成された第１のゲート絶縁膜４が形成されている。ゲート絶縁膜４は二酸化シリコンからなる。実施形態はＮＡＮＤ型であるので、以下、第１のゲート絶縁膜４をトンネル酸化膜４と称する。トンネル酸化膜４の上には、各メモリセルトランジスタに一つずつ設けられて孤立した孤立ゲート電極５が形成されている。図１（Ａ）に示す範囲では、孤立ゲート電極５は浮遊ゲートを構成する。したがって、この実施形態では、孤立ゲート電極５を浮遊ゲートと呼ぶ。浮遊ゲート５は導電性のポリシリコンからなり、電荷を蓄積する電荷蓄積層として機能する。浮遊ゲート５の上には、第２のゲート絶縁膜６が形成されている。第２のゲート絶縁膜６は、二酸化シリコン、窒化シリコン、二酸化シリコンを順次積層した、通常、ＯＮＯ膜と呼ばれる積層膜からなる。以下、ＯＮＯ膜６と呼ぶ。ＯＮＯ膜６の上には、制御ゲート７が形成されている。制御ゲート７は、導電性のポリシリコンからなり、メモリセルアレイのロー方向に連続した線状に形成されて、ワード線として機能される。以下、ワード線７と呼ぶ。浮遊ゲート５とワード線７とは、同じマスクを用いて連続的にエッチングされて形成される。そのため、チャネル幅方向（図ではロー方向）に沿ったエッジは、浮遊ゲート５、ワード線７それぞれで揃っている。浮遊ゲート５とワード線７とが積層されたゲート構造を、積層ゲート８と呼ぶ。Ｎ型ソース／ドレイン領域９は、積層ゲート８とＳＴＩ領域２とをマスクに用いて、Ｎ型不純物を活性領域３内にイオン注入することにより形成される。 上記実施形態において、その浮遊ゲート５は、その側面が、ＳＴＩ領域２の線状パターン部の側端部それぞれに自己整合した下層部５Ｌと、平面から見てこの下層部５Ｌの側面を覆うとともに、その側面が、ＳＴＩ領域２の線状パターン部の上面まで張り出した上層部５Ｕとから構成されている。上層部５Ｕのロー方向に沿った幅は、活性領域３のロー方向に沿った幅よりも大きく、かつ上層部５Ｕのカラム方向に沿った側面はそれぞれ、ＳＴＩ領域２の上面に配置されている。このため、上層部５Ｕの上面の面積は、下層部５Ｌの上面の面積よりも大きい。したがって、浮遊ゲート５とワード線７との対向面積は、従来の自己整合トレンチ型のものよりも大きくでき、浮遊ゲート５、ＯＮＯ膜６およびワード線７とで構成されるキャパシタの容量“Ｃ２”を、浮遊ゲート５、トンネル酸化膜４およびチャネル（基板１）とで構成されるキャパシタの容量“Ｃ１”より、その構造上、充分に大きくすることができる。容量“Ｃ２”を、容量“Ｃ１”より充分に大きくできることで、例えばデータの書き込み時、あるいはデータの消去時にワード線７に印加される、電源電圧よりも高い書き込み電圧ＶＰＰを、従来の自己整合トレンチ型のＥＥＰＲＯＭに比べて、低くすることが可能となる。
【００６２】
また、従来の自己整合トレンチ素子分離型のＥＥＰＲＯＭにおいては、浮遊ゲート５の側面をＳＴＩ領域２の上面から露出させ、容量“Ｃ２”を増加させることもできる。この構造では、浮遊ゲート５のＳＴＩ領域２の上面からの突出する量を大きくすることで、より大きい容量“Ｃ２”を得ることができる。浮遊ゲート５の突出する量を大きくするには、浮遊ゲート５の厚みを増すか、あるいはＳＴＩ領域２の上面を後退させる量を大きくすればよい。しかしながら、浮遊ゲート５の厚みを増すと、積層ゲート８の加工時に、より厚い積層構造をエッチングする必要が生ずるので、例えばＳＴＩ領域２の膜厚が大きく減少する可能性が高まる。また、ＳＴＩ領域２の上面を、より大きく後退させた場合には、当然ながら、ＳＴＩ領域２の膜厚が大きく減少する。さらには、浮遊ゲート５がＳＴＩ領域２の上面から大きく突出する構造であるので、特に浮遊ゲート５より上層において、その平坦性が悪化し、微細加工性が低下してしまう。
【００６３】
これに対して上記実施形態によれば、浮遊ゲート５（５Ｕ、５Ｌ）の高さを厚くしなくても、上層部５Ｕの平面から見た面積を増加させれば、容量“Ｃ２”は大きくなる。このため、積層ゲート８の加工時にエッチングされる積層構造を、より薄くすることが可能であり、積層ゲート８の加工時に、ＳＴＩ領域２の膜厚が大きく減少する可能性は低くなる。もちろん、ＳＴＩ領域２の上面を後退させる必要もない。さらに上層部５ＵがＳＴＩ領域２の上面から大きく突出せず、浮遊ゲート５の上層の平坦性は良好であり、微細加工性に優れた構造を得ることができる。
【００６４】
次に、その製造方法の一例を説明する。
【００６５】
図２（Ａ）〜（Ｃ）、図３（Ａ）〜（Ｃ）、図４（Ａ）〜（Ｂ）はそれぞれ、この発明の第１の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイを、主要な製造工程毎に示した断面図である。なお、これら断面は、図１（Ａ）中のＢ−Ｂ線に沿っている。
【００６６】
まず、図２（Ａ）に示すように、シリコン基板１の上に、トンネル酸化膜４、浮遊ゲート５の下層部５Ｌとなる導電性ポリシリコン膜１３を順次形成する。次いで、ＳＴＩ領域２を形成する領域以外をシリコン窒化膜１４で覆う。窒化膜１４は、トレンチ形成のためのマスク材であり、必要がなければ無くても良い。
【００６７】
次いで、図２（Ｂ）に示すように、窒化膜１４を、エッチングの障壁に用いながら、導電性ポリシリコン膜１３、トンネル酸化膜４、シリコン基板１を順次エッチングし、トレンチ１１を形成する。トレンチ１１の形成には、ＲＩＥ法が用いられる。トレンチ１１の深さは、トレンチ１１の内部に形成されるＳＴＩ領域２下の導電型反転耐圧や、ＳＴＩ領域２によって分離される半導体活性領域３間のパンチスルー耐圧を考慮して、最適な深さを選ぶことができる。
【００６８】
また、トレンチ１１を形成した後、必要に応じてトレンチ１１の内部を洗浄したり、トレンチ１１に露出した基板１の表面に側壁処理膜を形成しても良い。側壁処理膜は、基板１を熱酸化した熱酸化膜、あるいはＣＶＤ法を用いて堆積した二酸化シリコンが使用される。
【００６９】
また、トレンチ１１の下に、基板１と同じ導電型の不純物をイオン注入し、チャネルストッパを形成し、上記反転耐圧や、パンチスルー耐圧を向上させても良い。
【００７０】
次いで、シリコン基板１の全面に二酸化シリコンを堆積した後、図２（Ｃ）に示すように、堆積した二酸化シリコンを、ＲＩＥ法、またはＣＭＰ法を用いてエッチバックして、トレンチ１１の内部を二酸化シリコンで埋め込む。これにより、ＳＴＩ領域２が完成し、基板１には、線状の繰り返しパターンを有した活性領域３が区画される。トレンチ１１の内部を埋め込む二酸化シリコンは、段差被覆性に富むもの、例えばＴＥＯＳやＢＰＳＧなどが良い。
【００７１】
次いで、図３（Ａ）に示すように、窒化膜１４を除去する。この時、ＳＴＩ領域２の上面は、導電性ポリシリコン膜１３の上面と一致するように、エッチングしても構わない。しかし、この実施形態では、ＳＴＩ領域２の上面をエッチングせず、窒化膜１４を除去するだけとしている。この方法によれば、ＳＴＩ領域２の膜厚ｔ２に、ほぼ形成時の膜厚を持たせることができ、後の積層ゲート加工時の加工マージンを大きくとることができる、という利点がある。
【００７２】
また、高耐圧型ＭＯＳＦＥＴに使用する、図示せぬ厚いゲート酸化膜は、ＳＴＩ領域２が形成される前か、ＳＴＩ領域２が形成された後でも、メモリセルアレイ上をマスクで覆った状態で形成される。このため、厚いゲート酸化膜を活性領域３上に形成する時には、ＳＴＩ領域２はエッチングされない。
【００７３】
次いで、図３（Ｂ）に示すように、上層部５Ｕとなる導電性ポリシリコン膜１５を形成する。
【００７４】
次いで、図３（Ｃ）に示すように、導電性ポリシリコン膜１５上に、浮遊ゲート５を各メモリセルトランジスタ毎に分断する“スリット”に対応した窓２０を有するホトレジスト膜１６を形成する。この窓２０の幅“Ｗｗｉｎｄｏｗ”は、ＳＴＩ領域２の線状パターンの幅“ＷＳＴＩ ”よりも狭い。そして、窓２０を形成するためのリソグラフィのマスクは、窓２０が必ずＳＴＩ領域２の線状パターン上に配置されるように合わせられる。詳しくは後述するが、“マスクの合わせずれ”が生じても、チップ毎に、メモリセルトランジスタの容量Ｃ２がばらつかないようにするためである。次いで、ホトレジスト膜１６をマスクに用いて、導電性ポリシリコン膜１５をエッチングし、導電性ポリシリコン膜１５に“スリット”２１を形成する。この“スリット”２１の形成時、ＳＴＩ領域２は、若干、エッチングされる。しかしながら、ＳＴＩ領域２には、図３（Ａ）に示したように充分な膜厚ｔ２があるので、従来のＬＯＣＯＳ型やトレンチ型の素子分離領域よりも、充分な加工マージンを得ることができる。
【００７５】
次いで、図３（Ｃ）に示す構造からホトレジスト膜１６を除去した後、図４（Ａ）に示すように、その構造の全面にＯＮＯ膜６を形成する。次いで、ＯＮＯ膜６の上に、ワード線７となる導電性ポリシリコン膜１７を形成する。導電性ポリシリコン膜１７は、ワード線７となるために、例えば導電性ポリシリコン膜１３、１５よりもシート抵抗の低い、低抵抗なものがよい。また、導電性ポリシリコンに変えて、導電性ポリシリコンよりも、より低抵抗な高融点金属、あるいは高融点金属とシリコンとが化合した高融点金属シリサイドや、これらの積層膜などとしても良い。
【００７６】
次いで、図４（Ｂ）に示すように、ワード線７の形成パターンに応じたパターンを持つホトレジスト膜１８を形成する。次いで、ホトレジスト膜１８をマスクに用いて、導電性ポリシリコン膜１７、ＯＮＯ膜６、導電性ポリシリコン膜１５、および導電性ポリシリコン膜１３をエッチングし、ワード線７、下層部５Ｌ、上層部５Ｕの二層構造からなる浮遊ゲート５を含む積層ゲート８を形成する。この積層ゲート８の加工時、積層ゲート８の下以外のＳＴＩ領域２はエッチングされるが、図３（Ｃ）のスリットの加工時と同様、積層ゲート８は、ＳＴＩ領域２が充分な膜厚を有した状態で加工される。このため、積層ゲート８を、従来のＬＯＣＯＳ型やトレンチ型の素子分離領域よりも高い加工マージンを有した状態で加工することができる。
【００７７】
この後、特に図示しないが、周知の製法にしたがって、ソース／ドレイン領域９、層間絶縁膜、ビット線コンタクト孔などのコンタクト孔、ビット線などの配線層を形成することで、この発明の第１の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭが完成する。
【００７８】
このような第１の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭによれば、従来の自己整合トレンチ素子分離型のＮＡＮＤ型ＥＥＰＲＯＭよりも、浮遊ゲート５、ＯＮＯ膜６およびワード線７とで構成されるキャパシタの容量“Ｃ２”を大きくでき、例えば書き込み電圧ＶＰＰの、さらなる低電圧化を推進することができる。
【００７９】
また、スリット２１、および積層ゲート８の加工は、充分な膜厚を有するＳＴＩ領域２の上で行うことができ、従来のＬＯＣＯＳ素子分離型やトレンチ素子分離型のＮＡＮＤ型ＥＥＰＲＯＭに比べて、メモリセルアレイに高い加工マージンを持たせることができ、さらなるメモリセルトランジスタの微細化を推進することができる。また、この効果は、特に図３（Ａ）〜（Ｃ）、図４（Ａ）〜（Ｂ）に示すように、下層部５Ｌの上面よりも、ＳＴＩ領域２の上面のほうが高い構造のとき、顕著である。この構造は、トレンチ１１を埋め込み、平坦化した後、窒化膜１４を除去することで得られる構造であるので、ＳＴＩ領域２の上面をエッチングしない。このエッチングをしない分、ＳＴＩ領域２に充分な膜厚を残すことができる。
【００８０】
さらに、第１の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭでは、上層部５Ｕで、下層部５Ｌを隠すことによって、自己整合トレンチ素子分離型において、マスクの“合わせずれ”による、容量Ｃ２の変動を吸収できる。このため、各ウェーハ毎に、容量“Ｃ２”の値を均一にしやすい。以下、これを、第１の比較例を参照しながら説明する。
【００８１】
図５（Ａ）は、この発明の第１の比較例に係るＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイの平面図、図５（Ｂ）は、図５（Ａ）中のＢ−Ｂ線に沿う断面図、図６（Ａ）および（Ｂ）はそれぞれ比較例に係るＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイにマスクずれが生じた状態を示す断面図である。
【００８２】
図５（Ａ）および（Ｂ）に示すように、第１の比較例では、上層部５Ｕを、下層部５Ｌの上面が露出するようにずらしている。下層部５Ｌの上面が露出した領域２２は、ワード線７と浮遊ゲート５との対向面積を増加させ、第１の実施形態よりも、容量“Ｃ２”を、さらに向上できる構造とされている。
【００８３】
しかし、第１の比較例では、図６（Ａ）および（Ｂ）に示すように、スリットを形成するためのマスクが、所定の合わせ位置“ａ”から、位置“ａ’”にずれた場合、そのずれに応じて、領域２２に露出する下層部５Ｌの露出面積が変わる。露出面積の変動は、容量“Ｃ２”を変動させる。このため、各ウェーハ毎に、容量“Ｃ２”の値を均一にすることが難しく、結果として、製造されるＮＡＮＤ型ＥＥＰＲＯＭ製品個々で、容量“Ｃ２”がばらつきやすくなる。実際の製品では、このような容量“Ｃ２”のばらつきに、ある程度のマージンを見込み製造するので、製品自体を害するものではない。しかし、製品間の特性ばらつきは、多少大きくなる。製品間の特性ばらつきは、より狭くすることが、高い性能、高い品質の製品を提供するのに重要な事項である。
【００８４】
図７（Ａ）および（Ｂ）はそれぞれこの発明の第１の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイにマスクずれが生じた状態を示す断面図である。
【００８５】
第１の比較例に対して、第１の実施形態では、図７（Ａ）および（Ｂ）に示すように、スリットを形成するためのマスクが、所定の合わせ位置“ａ”から、位置“ａ’”にずれても、下層部５Ｌは、上層部５Ｕにより常に隠される状態とすることで、ワード線７と浮遊ゲート５との対向面積を変わらないようにすることができる。したがって、マスクがずれても、容量“Ｃ２”は変動せず、比較例に比べて、各ウェーハ毎に、容量“Ｃ２”の値を均一にしやすくなる。結果として、製造されるＮＡＮＤ型ＥＥＰＲＯＭ製品個々の、容量“Ｃ２”のばらつきは小さくなる。容量Ｃ２のばらつきが小さいことで、第１の実施形態は、第１の比較例に比べて、例えばメモリセルトランジスタが記憶するデータに対応したしきい値電圧を狭い範囲に、容易に分布させることができる。
【００８６】
通常、ＥＥＰＲＯＭのデータ書き込みでは、メモリセルトランジスタのしきい値電圧が所望の範囲内に収まるまで、データ書き込みと、ベリファイ読み出しとを、何回か繰り返す。容量“Ｃ２”のばらつきが大きいＥＥＰＲＯＭでは、この繰り返し回数が多く、データの書き込みに長い時間を要する。しかし、この実施形態では、容量“Ｃ２”のばらつきが小さいために、上記繰り返し回数が減る。このため、データの書き込みに要する時間は短縮され、例えば第１の比較例に比較し、より高速な書き込み動作を実現することができる。
【００８７】
また、しきい値電圧を、容易に狭い範囲に分布できる第１の実施形態は、“０”、“１”の二値のデータを記憶するメモリだけでなく、二値以上のデータ、例えば“００”、“０１”、“１０”、“１１”のような四値のデータ、あるいはそれ以上の値のデータを記憶するような多値メモリにも好ましく実施できる。
【００８８】
特に第１の実施形態を多値メモリに適用した場合には、データ書き込み時間を短縮できる効果は、非常に高いものとなる。即ち、一度めの書き込みの段階で、しきい値電圧は、目的とするしきい値電圧の範囲に、高い精度で近づくためである。
【００８９】
なお、第１の実施形態では、実施に際し、次のような変形が、特に有効である。
【００９０】
まず、トンネル酸化膜４は、ワード線７と基板１との間に印加される電圧によって、浮遊ゲート５と基板１との間で電荷の授受が可能な厚さの絶縁膜とする。例えばその膜厚１０ｎｍ以下である。その材料は二酸化シリコン（ＳｉＯ２）の他、窒化シリコン（Ｓｉ３Ｎ４）、または酸窒化シリコン（ＳｉＯＮ）等から選ばれる。
【００９１】
また、ワード線７を構成する導電材料は、例えば不純物のドーピングにより電気伝導率が高められたポリシリコンの他、非晶質シリコンなどが良い。
【００９２】
また、ＯＮＯ膜６は、浮遊ゲート５とワード線７との間を電気的に分離できる膜厚を有し、その材料はＯＮＯ膜の他、二酸化シリコン、あるいは窒化シリコン、あるいは酸窒化シリコンの単層膜、あるいはこれらの積層膜が良い。
【００９３】
また、トレンチ１１内に埋め込まれた絶縁材料は二酸化シリコン、特にＴＥＯＳ、ＢＰＳＧが良い。
【００９４】
これらの実施に有効な変形は、以下に説明する実施形態においても、好ましく適用できる。
【００９５】
図８（Ａ）は、この発明の第２の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイおよびメモリ周辺回路の平面図、図８（Ｂ）は、図８（Ａ）中のＢ−Ｂ線に沿う断面図である。
【００９６】
この第２の実施形態は、メモリセルアレイにおけるＳＴＩ領域２に、充分な加工マージンを持たせるだけでなく、メモリを動作／駆動させるためのメモリ周辺回路が形成される周辺回路領域においても、充分な加工マージンを持たせることを目的としている。
【００９７】
図８（Ａ）および（Ｂ）に示すように、メモリセルアレイ３１内の構造は、第１の実施形態と同様であるが、周辺回路領域３２内に形成されるトランジスタ（ＭＯＳＦＥＴ）“ＰＴ”の構造が、第２の実施形態の特徴となっている。即ち、トランジスタ“ＰＴ”の構造を、メモリセルトランジスタ“ＭＴ”の構造に準じたものとする。これらトランジスタ“ＭＴ”、“ＰＴ”どうしが特に異なるところは、トランジスタ“ＭＴ”では、浮遊ゲート５の下層部５Ｌ、上層部５Ｕを構成し、各トランジスタ“ＭＴ”毎に孤立される二層の導電材料が、ＭＯＳＦＥＴ“ＰＴ”では、そのゲート３５自体を構成しており、トランジスタ“ＰＴ”のゲート３５は、活性領域３上において、下層部３５Ｌ、上層部３５Ｕの二層の導電材料からなっている。この実施形態では、下層部３５Ｌは活性領域３上に、ゲート酸化膜３４を介して形成されて、ＳＴＩ領域２の側端部間に残されている。また、その上層部３５Ｕは、トランジスタ“ＰＴ”を駆動、もしくは制御する信号を、そのゲートまで導く内部配線層を構成している。図８（Ａ）、（Ｂ）に示す例では、トランジスタ“ＰＴ”を駆動／制御する信号が、層間絶縁膜４０上に形成された低抵抗金属からなる内部配線層４１より、コンタクト孔４２を介して、上層部３５Ｕに供給される。コンタクト孔４２は、例えば周辺回路領域３２内のＳＴＩ領域２の上に形成される。
【００９８】
また、トランジスタ“ＭＴ”のワード線７を構成していた導電材料３７は、周辺回路領域３２の活性領域３上においては、トランジスタ“ＰＴ”の上層部３５Ｕの上にＯＮＯ膜６を介してそのまま残されている。導電材料３７は、ＳＴＩ領域２上で、コンタクト孔４２の近傍のみが除去されている。
【００９９】
また、図示するトランジスタ“ＰＴ”が、小さい電圧の信号を駆動／制御するものであるときのゲート酸化膜３４の一つの例は、トンネル酸化膜４と同一のものである。他の例は、トンネル酸化膜４とほぼ同等の膜厚を持つ比較的薄い熱酸化膜である。また、図示するトランジスタ“ＰＴ”が、大きい電圧の小さい信号を駆動／制御するものであるときのゲート酸化膜３４の一つの例は、トンネル酸化膜４よりも充分に厚い熱酸化膜である。これらのようなゲート酸化膜３４は、例えば図２（Ａ）に示した時点において、基板１と導電性ポリシリコン膜１３との間に既に形成されているのが、特に好ましい。これは、ＳＴＩ領域２を形成する前に、下層部３５Ｌと基板との間にゲート酸化膜３４を形成しておくことで、ゲート酸化膜３４を形成するために周辺回路領域３２のＳＴＩ領域２をエッチングせずに済むためである。
【０１００】
なお、図中、参照符号１０は、メモリセルアレイ３１内に形成されるビット線、参照符号３９は、トランジスタ“ＰＴ”のソース／ドレイン領域を示している。また、参照符号４３は、ソース／ドレイン領域３９と内部配線層とのコンタクトを示しているが、この内部配線層は同図では省略している。
【０１０１】
このような第２の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭによれば、周辺回路を構成するトランジスタ“ＰＴ”のゲート３５を、メモリセルトランジスタ“ＭＴ”の浮遊ゲート５と同様に、上層部３５Ｕ／下層部３５Ｌの二層構造とすることで、第１の実施形態に係るメモリセルトランジスタ“ＭＴ”の製造プロセスと共通のプロセスで、周辺回路を構成するトランジスタ“ＰＴ”を形成できる、という利点を得ることができる。
【０１０２】
さらには、メモリセルトランジスタ“ＭＴ”のゲート３５の下層部３５Ｌと基板１との間に、所望の膜厚を有するゲート酸化膜３４を形成しておいてから、ＳＴＩ領域２を形成することで、メモリセルアレイ３１だけでなく、周辺回路領域３２においても、ＳＴＩ領域２の膜厚の減少を抑制できる、という利点を得ることができる。上記所望の膜厚を有するゲート酸化膜３４は、例えば小さい電圧を駆動／制御するトランジスタではトンネル酸化膜４と同じかほぼ同程度の比較的薄いもの、あるいは大きい電圧を駆動／制御するトランジスタではトンネル酸化膜４よりも充分に厚いものである。もちろん、薄いゲート酸化膜、厚いゲート酸化膜をそれぞれ、下層部３５Ｌと基板１との間に形成しておいて良い。
【０１０３】
次に、この発明の第３の実施形態を説明する。
【０１０４】
この第３の実施形態は、メモリセルアレイにおけるＳＴＩ領域２に、充分な加工マージンを持たせたまま、メモリセルトランジスタ、および選択ゲートトランジスタをそれぞれ形成することを目的としている。より具体的には、選択ゲートトランジスタを形成する際、ＳＴＩ領域２のワード線と同一方向に沿って延びる選択ゲート線の近傍に発生する“膜減り”を抑制する。
【０１０５】
図９（Ａ）は、この発明の第３の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイの平面図、図９（Ｂ）は、図９（Ａ）中の９Ｂ−９Ｂ線に沿う断面図である。また、図１０（Ａ）は、図９（Ａ）中の１０Ａ−１０Ａ線に沿う断面図、図１０（Ｂ）は、図９（Ａ）中の１０Ｂ−１０Ｂ線に沿う断面図である。なお、図９（Ａ）においては、ビット線（ＢＬ）は省略されている。
【０１０６】
図９（Ａ）、（Ｂ）、図１０（Ａ）、（Ｂ）に示すように、第３の実施形態では、メモリセルトランジスタ“ＭＴ”は、第１の実施形態と同様な構造を持つ。さらに選択トランジスタ“ＳＴ”を、トランジスタ“ＭＴ”の構造に準じた構造とする。即ち、トランジスタ“ＳＴ”は、各トランジスタ“ＳＴ”毎に孤立したゲート部材５５と、このゲート部材５５に電気的に接続される選択ゲート線５７との積層構造により構成される。ゲート部材５５は、浮遊ゲート５と同様、上層部５５Ｕ、下層部５５Ｌの二層構造であり、活性領域３上にゲート酸化膜５４を介して形成されている。ゲート部材５５の、特に上面部は、ＯＮＯ膜６が除去されており、活性領域３の上において、選択ゲート線５７に電気的に接続されている。選択ゲート線５７は、ワード線７と同じ導電膜で構成されており、ワード線７と並行して線状に形成される。選択ゲート線５７と孤立したゲート部材５５との積層構造を、以下、積層ゲート５８という。
【０１０７】
さらに、ＳＴＩ領域２の上には、ＯＮＯ膜６が、浮遊ゲート５およびゲート部材５５を分断するためのスリット２１に沿って残されている。ＳＴＩ領域２の上に残されたＯＮＯ膜６は、特に積層ゲート８、５８の加工時、ＳＴＩ領域２の“膜減り”を抑制する。また、特に図１０（Ａ）に参照符号５２によって示されるＳＴＩ領域２のゲート部材５５間の領域上には、ＯＮＯ膜６が残されている。このゲート部材５５間に残されたＯＮＯ膜６は、選択トランジスタ形成領域“ＳＴＡ”から、ＯＮＯ膜６を除去する時、および積層ゲート加工時にそれぞれ、ＳＴＩ領域２の“膜減り”を抑制する。詳しくは、後述する。参照符号“ＭＴＡ”は、メモリセルトランジスタ形成領域を示している。
【０１０８】
次に、第３の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭの効果について、第２、第３の比較例を参照しながら説明する。
【０１０９】
なお、第２、第３の比較例はそれぞれ、第１の実施形態と同様のメモリセルトランジスタが用いられる。つまり、第２、第３の比較例は、第１の実施形態において、その選択トランジスタの構成の例を開示したもので、第１の実施形態の変形例である。したがって、第２、第３の比較例はそれぞれ、第１、第２、第３の実施形態と同様に、この発明に係るＮＡＮＤ型ＥＥＰＲＯＭである。
【０１１０】
図１１は、第２の比較例に係るＮＡＮＤ型ＥＥＰＲＯＭの、スリット加工時の平面図である。
【０１１１】
図１１に示すように、第２の比較例では、スリット２１を領域“ＳＴＡ”に形成せず、後にポリシリコン膜１５によってロー方向に連続して形成される構成とする。これにより、各選択ゲートトランジスタ“ＳＴ”毎に、ポリシリコン膜１５と、図示せぬワード線と並行して形成されるポリシリコン膜とを電気的に接続する必要が無く、ポリシリコン膜１５を、任意のメモリセルアレイ内で、コンタクトを介してワード線と並行して形成されるポリシリコン膜に接続すれば良い。
【０１１２】
ところが、第２の比較例の構造では、メモリセルアレイが微細化されてくると、スリット２１を加工する時のリソグラフィが困難になる事情がある。具体的には、メモリセルアレイ内においては、行列状に分散されて形成されるスリットを、ホトレジストに形成しにくくなる。つまり、スリット２１を加工する場合は、領域“ＳＴＡ”においてラインパターン、領域“ＭＴＡ”においてラインパターンとスペースパターンとの繰り返しとなる（以下、ライン＆スペースパターンという）。このような複雑なパターンは、リソグラフィ時や、エッチング時のカラム方向寸法変換差と、ロー方向寸法変換差が異なってしまうことが多い。これにより、寸法制御マージンが低下する。特に領域“ＳＴＡ”に残されるべきポリシリコン膜１５の寸法の制御が困難化する。
【０１１３】
また、第２の比較例では、メモリセルアレイ内において、ポリシリコン膜１５と図示せぬワード線並行して形成されるポリシリコン膜とをコンタクト孔を介して接続し、選択ゲート線を形成することが必要である。ここで、選択ゲート線の配線抵抗は、選択ゲート線１本あたりのコンタクトの数に依存する。つまり、ポリシリコン膜１５は、浮遊ゲートを構成する材料であり、ポリシリコン膜１７よりもシート抵抗が高く設定されるためである。選択ゲート線の配線抵抗が大きいと、データの書き込み時、あるいは読み出し時の信号遅延が大きくなり、高速な動作が行いづらくなる。このため、第２の比較例においては、ポリシリコン膜１５に対するコンタクト孔の数を減らすことは現実的ではない。メモリセルアレイ内に設けられるコンタクト孔は、当然ながらメモリセルアレイの微細化を妨げる。
【０１１４】
このような事情を解消できるのが、第３の比較例である。
【０１１５】
図１２は、第３の比較例に係るＮＡＮＤ型ＥＥＰＲＯＭの、スリット加工時の平面図である。
【０１１６】
図１２に示すように、第３の比較例では、ポリシリコン膜１５を、領域“ＳＴＡ”においても、スリット２１によって分断してしまう。
【０１１７】
このような第３の比較例では、スリット２１が、領域“ＳＴＡ”、領域“ＭＴＡ”の双方においてライン＆スペースパターンとなり、リソグラフィ時の解像パターンが単純化される。このため、寸法の制御が容易で、微細化に適する。
【０１１８】
また、ワード線と同じポリシリコン膜でワード線と並行して形成される選択ゲート線とポリシリコン膜１５とのコンタクトは、ポリシリコン膜１５上のＯＮＯ膜６を除去することで得られる。このため、コンタクト孔は必要でない。
【０１１９】
しかしながら、ポリシリコン膜１５上のＯＮＯ膜６を除去するために、積層ゲート加工時、ＳＴＩ領域２の膜厚の減少が、より激しく発生する、という事情がある。
【０１２０】
図１３（Ａ）、（Ｂ）は、第３の比較例に係るＮＡＮＤ型ＥＥＰＲＯＭのＯＮＯ膜６の除去工程を示す断面図、図１４（Ａ）、（Ｂ）は、第３の比較例に係るＮＡＮＤ型ＥＥＰＲＯＭの積層ゲート加工工程を示す断面図である。図１３（Ａ）、図１４（Ａ）はそれぞれ、図１２（Ａ）のＡ−Ａ線に沿う断面、図１３（Ｂ）、図１４（Ｂ）はそれぞれ、図１２（Ａ）のＢ−Ｂ線に沿う断面である。
【０１２１】
まず、図１３（Ａ）および（Ｂ）に示すように、領域“ＭＴＡ”の上をホトレジスト膜６１で覆う。次いで、ホトレジスト膜６１をマスクに用いて、領域“ＳＴＡ”の上からＯＮＯ膜６を除去する。ＯＮＯ膜６は、ＳＴＩ領域２の主要な構成物である二酸化シリコンを含む。このため、ＯＮＯ膜６をエッチングしているとき、ポリシリコン膜１５どうしに挟まれた領域５２において、ＳＴＩ領域２の膜厚が減少する。
【０１２２】
さらに、図１４（Ａ）および（Ｂ）に示すように、領域“ＳＴＡ”にはＯＮＯ膜６がない。このため、積層ゲート加工時、領域“ＳＴＡ”におけるＳＴＩ領域２の膜厚の減少量は、ＯＮＯ膜６が残っている領域“ＭＴＡ”より大きくなる。このため、領域“ＳＴＡ”におけるＳＴＩ領域２の膜厚は薄くなり、特に領域５２において、領域“ＭＴＡ”におけるポリシリコン膜１５どうしに挟まれた領域６２と比べ、顕著となる。
【０１２３】
この点、第３の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭでは、ＳＴＩ領域２の、ポリシリコン膜１５どうしに挟まれた領域上、即ちスリット２１が形成される部分上にＯＮＯ膜６が残されているので、ＯＮＯ膜６の除去時、ＳＴＩ領域２の、特に領域５２が膜減りしない。さらに積層ゲート加工時、領域“ＳＴＡ”におけるＳＴＩ領域２の膜厚の減少量は、ＯＮＯ膜６が有るので、第３の比較例に比べて抑制することができる。したがって、上述した通りＯＮＯ膜６の除去時、および積層ゲート加工時にそれぞれ、ＳＴＩ領域２の“膜減り”が抑制され、領域“ＳＴＡ”におけるＳＴＩ領域２の膜厚の減少を緩和することができる。
【０１２４】
次に、第３の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭの製造方法を説明する。
【０１２５】
図１５（Ａ）、（Ｂ）〜図１９（Ａ）、（Ｂ）はそれぞれ、第３の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭの主要な製造工程を示す断面図である。図１５（Ａ）〜図１９（Ａ）は、図９（Ａ）の１０Ａ−１０Ａ線に沿う断面であり、図１５（Ｂ）〜図１９（Ｂ）は、図９（Ａ）の１０Ｂ−１０Ｂ線に沿う断面である。
【０１２６】
まず。図１５（Ａ）および（Ｂ）に示すように、図２（Ａ）〜図３（Ｃ）に示した構造にしたがって、導電性ポリシリコン膜１５に、スリット２１を形成した後、全面にＯＮＯ膜６を形成する。
【０１２７】
次いで、図１６（Ａ）および（Ｂ）に示すように、ＯＮＯ膜６の上に、導電性ポリシリコン膜１７を形成する。この後、好ましくは、同図に示すようにポリシリコン膜１７の表面をＣＭＰなどを用いて平坦化する。
【０１２８】
次いで、図１７（Ａ）および（Ｂ）に示すように、領域“ＭＴＡ”の上をホトレジスト６３で覆う。次いで、ホトレジスト６３をマスクに用いて、領域“ＳＴＡ”の上から、ポリシリコン膜１７およびＯＮＯ膜６を除去し、領域“ＳＴＡ”において、ポリシリコン膜１５の上面を露出させる。この時、領域５２上には、ＯＮＯ膜６とポリシリコン膜１７とを残す。
【０１２９】
次いで、ホトレジスト６３を除去した後、図１８（Ａ）および（Ｂ）に示すように、全面に導電性ポリシリコン膜１９を形成する。この導電性ポリシリコン膜１９は、より低抵抗な高融点金属、あるいは高融点金属とシリコンとが化合した高融点金属シリサイドなどとしても良い。このようにすれば、ワード線７や選択ゲート線５７などは、ポリサイド構造や、ポリメタル構造となり、より低抵抗なものが得られる。
【０１３０】
次いで、図１９（Ａ）および（Ｂ）に示すように、導電性ポリシリコン膜１９の上に、ワード線７の形成パターンに応じたパターンを持つホトレジスト膜１８ＷＬ、選択ゲート線５７の形成パターンに応じたパターンを持つホトレジスト膜１８ＳＧを形成する。次いで、ホトレジスト膜１８ＷＬ、１８ＳＧをマスクに用いて、ポリシリコン膜１９、ポリシリコン膜１７、ＯＮＯ膜６、導電性ポリシリコン膜１５、および導電性ポリシリコン膜１３をエッチングし、ワード線７および下層部５Ｌ、上層部５Ｕの二層構造からなる浮遊ゲート５を含む積層ゲート８と、選択ゲート線５７およびこれに接続される上層部５５Ｕ、上層部５５Ｌの二層構造からなる孤立ゲート部材５５を含む積層ゲート５８とを形成する。これら積層ゲート８、５８の加工時、ＳＴＩ領域２の上には、ＯＮＯ膜６が残されているので、ＳＴＩ領域２に発生する膜減りは抑制される。また、積層ゲート加工の方法は、次の通りに、３段階で行うのが好ましい。
【０１３１】
ポリシリコン膜１９を、シリコンをエッチングし易く、二酸化シリコンあるいは窒化シリコンをエッチングし難いエッチャントを用いて、ポリシリコン膜１７をＳＴＩ領域２の上に残し、ポリシリコン膜１５の上に形成されたＯＮＯ膜６が露出するようにエッチングする。
【０１３２】
次いで、露出したＯＮＯ膜６を、二酸化シリコンあるいは窒化シリコンをエッチングし易く、シリコンをエッチングし難いエッチャントを用いて、ポリシリコン膜１５が露出するようにエッチングする。
【０１３３】
次いで、ポリシリコン１７、ポリシリコン１５、ポリシリコン１３を、シリコンをエッチングし易く、二酸化シリコンあるいは窒化シリコンをエッチングし難いエッチャントを用いて、積層ゲート８、並びに積層ゲート５８が互いに分離されるまでエッチングする。
【０１３４】
この後、特に図示しないが、周知の製法にしたがって、ソース／ドレイン領域９、層間絶縁膜、ビット線コンタクト孔などのコンタクト孔、ビット線などの配線層を形成することで、この発明の第３の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭが完成する。
【０１３５】
次に、この発明の第４の実施形態を説明する。
【０１３６】
第１、第２、第３の実施形態ではそれぞれ、自己整合トレンチ素子分離型のＥＥＰＲＯＭにおいて、ワード線７と浮遊ゲート５との対向面積を、ＳＴＩ領域２に張り出した上層部５Ｕを設けることで増加させた。
【０１３７】
以下に説明する第４、第５の実施形態はそれぞれ、自己整合トレンチ素子分離型のＥＥＰＲＯＭにおいて、ワード線７と浮遊ゲート５との対向面積を、浮遊ゲート５の側面の一部を、ＳＴＩ領域２から突出させて増加させる例に関する。
【０１３８】
浮遊ゲート５の側面の一部をＳＴＩ領域２から突出させるＥＥＰＲＯＭでは、ＳＴＩ領域２の上面を後退させる、あるいは浮遊ゲート５を厚く形成する必要がある。このため、ＳＴＩ領域２に加工マージンが少なくなったり、あるいは積層ゲート加工時のエッチング量が増加するなどの事情がある。特に選択ゲートトランジスタを有する場合には、ＳＴＩ領域２の膜厚が減少する事情は、領域“ＳＴＡ”において、さらに深刻となってくる。
【０１３９】
そこで、第４、第５の実施形態では、浮遊ゲート５の側面の一部をＳＴＩ領域２から突出させるＥＥＰＲＯＭにおいて、特に領域“ＳＴＡ”において生ずるＳＴＩ領域２の膜厚の減少を、抑制することを目的とする。
【０１４０】
図２０（Ａ）は、この発明の第４の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイの平面図、図２０（Ｂ）は、図２０（Ａ）中の２０Ｂ−２０Ｂ線に沿う断面図である。また、図２１（Ａ）は、図２０（Ａ）中の２１Ａ−２１Ａ線に沿う断面図、図２１（Ｂ）は、図２０（Ａ）中の２１Ｂ−２１Ｂ線に沿う断面図である。なお、図２０（Ａ）においては、ビット線（ＢＬ）は省略されている。
【０１４１】
図２０（Ａ）、（Ｂ）、図２１（Ａ）、（Ｂ）に示すように、第４の実施形態では、メモリセルトランジスタ“ＭＴ”の浮遊ゲート５の側面がＳＴＩ領域２の側端部に自己整合し、さらにその一部がＳＴＩ領域２の上面に突出している。さらに選択トランジスタ“ＳＴ”は、トランジスタ“ＭＴ”の構造に準じた構造となっており、側面がＳＴＩ領域２の側端部に自己整合し、さらにその一部がＳＴＩ領域２の上面に突出した孤立ゲート部材５５を有している。孤立ゲート部材５５の、特に上面部は、ＯＮＯ膜６が除去されており、活性領域３の上において、選択ゲート線５７に電気的に接続されている。
【０１４２】
さらに、ＳＴＩ領域２の上には、ＯＮＯ膜６が、全面に亘って残されている。ＳＴＩ領域２の上に残されたＯＮＯ膜６は、特に積層ゲート８、５８の加工時、ＳＴＩ領域２の“膜減り”を抑制する。また、特に図２１（Ａ）に参照符号５２によって示されるＳＴＩ領域２の孤立ゲート部材５５間の領域上にも、ＯＮＯ膜６が残されている。このゲート部材５５間に残されたＯＮＯ膜６は、第３の実施形態と同様に、選択トランジスタ形成領域“ＳＴＡ”から、ＯＮＯ膜６を除去する時、および積層ゲート加工時にそれぞれ、ＳＴＩ領域２の“膜減り”を抑制する。
【０１４３】
次に、第４の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭの製造方法を説明する。
【０１４４】
図２２（Ａ）、（Ｂ）〜図２７（Ａ）、（Ｂ）はそれぞれ、第４の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭの主要な製造工程を示す断面図である。図２２（Ａ）〜図２７（Ａ）は、図２０（Ａ）の２１Ａ−２１Ａ線に沿う断面であり、図２２（Ｂ）〜図２７（Ｂ）は、図２０（Ａ）の２１Ｂ−２１Ｂ線に沿う断面である。
【０１４５】
まず、図２２（Ａ）および（Ｂ）に示すように、図２（Ａ）〜図２（Ｃ）に示した製造方法にしたがって、トレンチ１１の内部を二酸化シリコンで埋め込み、ＳＴＩ領域２を形成する。
【０１４６】
次いで、図２３（Ａ）および（Ｂ）に示すように、ＳＴＩ領域２の上面を後退させ、ポリシリコン膜１３の側面を、ＳＴＩ領域２の上面から露出させる。ＳＴＩ領域２の上面の後退は、ドライエッチングあるいはウエットエッチングにより行われる。側面の露出量は、ワード線と浮遊ゲートとの間に設定される容量Ｃ２から決定される。
【０１４７】
次いで、図２４（Ａ）および（Ｂ）に示すように、図２３（Ａ）、（Ｂ）に示す構造の上に、ＯＮＯ膜６、導電性ポリシリコン膜１７を順次形成する。導電性ポリシリコン膜１７は、同図に示すようにポリシリコン膜１７の表面をＣＭＰなどを用いて平坦化するのが好ましい。
【０１４８】
次いで、図２５（Ａ）および（Ｂ）に示すように、領域“ＭＴＡ”の上をホトレジスト６３で覆う。次いで、ホトレジスト６３をマスクに用いて、領域“ＳＴＡ”の上から、ポリシリコン膜１７およびＯＮＯ膜６を除去し、領域“ＳＴＡ”において、ポリシリコン膜１３の上面を露出させる。この時、領域５２上には、ＯＮＯ膜６とポリシリコン膜１７とを残す。
【０１４９】
次いで、ホトレジスト６３を除去した後、図２６（Ａ）および（Ｂ）に示すように、全面に導電性ポリシリコン膜１９を形成する。この導電性ポリシリコン膜１９は、より低抵抗な高融点金属、あるいは高融点金属とシリコンとが化合した高融点金属シリサイドなどとしても良い。このようにすれば、ワード線７や選択ゲート線５７などは、ポリサイド構造や、ポリメタル構造となり、より低抵抗なものが得られる。
【０１５０】
次いで、図２７（Ａ）および（Ｂ）に示すように、導電性ポリシリコン膜１９の上に、ワード線７の形成パターンに応じたパターンを持つホトレジスト膜１８ＷＬ、選択ゲート線５７の形成パターンに応じたパターンを持つホトレジスト膜１８ＳＧを形成する。次いで、ホトレジスト膜１８ＷＬ、１８ＳＧをマスクに用いて、ポリシリコン膜１９、ポリシリコン膜１７、ＯＮＯ膜６、および導電性ポリシリコン膜１３をエッチングし、ワード線７、浮遊ゲート５を含む積層ゲート８と、選択ゲート線５７、これに接続される孤立ゲート部材５５を含む積層ゲート５８とを形成する。これら積層ゲート８、５８の加工時、ＳＴＩ領域２の上には、ＯＮＯ膜６が残されているので、ＳＴＩ領域２に発生する膜減りは、第３の実施形態と同様に抑制される。また、積層ゲート加工の方法は、第３の実施形態と同様に、下記する３段階で行うのが好ましい。
【０１５１】
ポリシリコン膜１９を、シリコンをエッチングし易く、二酸化シリコンあるいは窒化シリコンをエッチングし難いエッチャントを用いて、ポリシリコン膜１７をＳＴＩ領域２の上に残し、ポリシリコン膜１３の上に形成されたＯＮＯ膜６が露出するようにエッチングする。
【０１５２】
次いで、露出したＯＮＯ膜６を、二酸化シリコンあるいは窒化シリコンをエッチングし易く、シリコンをエッチングし難いエッチャントを用いて、ポリシリコン膜１３が露出するようにエッチングする。
【０１５３】
次いで、ポリシリコン膜１７、ポリシリコン膜１３を、シリコンをエッチングし易く、二酸化シリコンあるいは窒化シリコンをエッチングし難いエッチャントを用いて、積層ゲート８、並びに積層ゲート５８が互いに分離されるまでエッチングする。
【０１５４】
この後、特に図示しないが、周知の製法にしたがって、ソース／ドレイン領域９、層間絶縁膜、ビット線コンタクト孔などのコンタクト孔、ビット線などの配線層を形成することで、この発明の第４の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭが完成する。
【０１５５】
次に、この発明の第５の実施形態を説明する。
【０１５６】
図２８は、この発明の第５の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイの平面図、図２９（Ａ）は、図２８中の２９Ａ−２９Ａ線に沿う断面図、図２９（Ｂ）は、図２８中の２９Ｂ−２９Ｂ線に沿う断面図、図３０（Ａ）は、図２８中の３０Ａ−３０Ａ線に沿う断面図、図３０（Ｂ）は、図２８中の３０Ｂ−３０Ｂ線に沿う断面図である。なお、図２８においては、ビット線（ＢＬ）は省略されている。
【０１５７】
図２８、図２９（Ａ）、（Ｂ）、図３０（Ａ）、（Ｂ）に示すように、第５の実施形態では、領域“ＭＴＡ”におけるＳＴＩ領域２の膜厚よりも、領域“ＳＴＡ”におけるＳＴＩ領域２の膜厚を厚くする。これにより、ＯＮＯ膜６の除去時、および積層ゲート加工時の、ＳＴＩ領域２の膜減りに関する加工マージンは、領域“ＳＴＡ”において、より大きくすることができる。
【０１５８】
第５の実施形態におけるＳＴＩ領域２の膜厚の関係を、特に図２９（Ａ）を参照しながら説明する。
【０１５９】
図２９（Ａ）に示すように、ＳＴＩ領域２の、選択ゲート線５７を含む積層ゲート５８下の膜厚“Ｈａ”は、ワード線７を含む積層ゲート８下の膜厚“Ｈｂ”よりも薄くない。
【０１６０】
また、この第５の実施形態では、ＯＮＯ膜６の除去時、ＳＴＩ領域２の薄い膜厚“Ｈｂ”の部分が、無用に減らないようにするための工夫が為されている。
【０１６１】
このための主要な工夫は、ＯＮＯ膜６の除去時、領域“ＭＴＡ”をエッチングから保護するマスクを、領域“ＭＴＡ”だけでなく、領域“ＳＴＡ”の上にも形成することである。これにより多少のマスクずれが生じたとしても、ＯＮＯ膜６の除去が、ＳＴＩ領域２の厚い膜厚“Ｈａ”の部分上でのみ行われる。このため、領域“ＳＴＡ”におけるＳＴＩ領域２には、膜厚“Ｈａ”よりも薄い膜厚“Ｈｅ”の領域を有している。
【０１６２】
さらにこの図２８に示すメモリセルアレイのパターンは、ビット線コンタクト部から図示せぬソース線形成部（あるいはソース線コンタクト部）までのパターンを、ビット線コンタクト部を中心に、線対称に折り返すパターンである。このため、上記のマスクに開口される窓を、ビット線コンタクト部に沿って線状に形成される単純なパターンとし、微細加工性を向上させることができる。ここで、ＳＴＩ領域２の膜厚“Ｈｅ”の部分は、選択ゲート線５７下の部分からソース／ドレイン領域９のうち、ビット線コンタクトが形成される部分を分離する部分に亘っている。この膜厚“Ｈｅ”は、領域“ＭＴＡ”において、ソース／ドレイン領域９を分離する部分“Ｈｆ”よりも厚い。つまり、孤立ゲート５５の上面から、ＳＴＩ領域２の、トランジスタ“ＳＴ”のドレイン領域９を分離する部分の上面までの距離“Ｈｃ”は、浮遊ゲート５の上面から、ＳＴＩ領域２の、トランジスタ“ＭＴ”のソース／ドレイン領域９を分離する部分の上面までの距離“Ｈｄ”よりも長くはない。これにより、積層ゲート８、５８の加工時に、領域“ＳＴＡ”に充分な加工マージンを得ることができる。なお、図２９（Ａ）には、浮遊ゲート５，孤立ゲート５５の上面の位置は、“ＴＯＰ ＯＦ ＦＧ ”により示されている。
【０１６３】
また、ＳＴＩ領域２のうち、トランジスタ“ＭＴ”とトランジスタ“ＳＴ”との接続するソース／ドレイン領域９を分離する部分に段差が有る。この構造は、浮遊ゲート５の側壁が露出しなくなり、ワード線７と浮遊ゲート５との対向面積が変わってしまうような、望ましくない構造の形成を抑制する。
【０１６４】
また、ＯＮＯ膜６は、選択ゲート線５７下の部分全てから除去されても良いが、この実施形態では、ビット線がコンタクトされるソース／ドレイン領域９を挟んで互いに並行する選択ゲート線５７下の部分のうち、ビット線がコンタクトされるソース／ドレイン領域９の側部分のみが除去されている。この構造は、ＯＮＯ膜６のエッチングが、ＳＴＩ領域２の膜厚“Ｈｂ”の部分にまでおよぶことを防止し、ＳＴＩ領域２の膜厚が、膜厚“Ｈｂ”よりも、さらに薄くなることを抑制する。
【０１６５】
上記のいずれのＳＴＩ領域２の膜厚関係においても、ＳＴＩ領域２の、孤立ゲート５５の側面に接する部分の高さは、浮遊ゲート５の側面に接する部分の高さよりも低くなることは無い。このため、浮遊ゲート側面を露出させる量、およびＳＴＩ領域２の後退量を考慮して決定される、浮遊ゲート５を構成する導電性ポリシリコン膜１３の膜厚は、従来以上に広い範囲から、最適な値を選ぶことが可能となる。特にＳＴＩ領域２の後退に関してマージンが有るため、導電性ポリシリコン膜１３の膜厚を、従来の製造方法に比べて、より薄い範囲から選ぶことができる。導電性ポリシリコン膜１３の膜厚を薄くする、つまり、浮遊ゲート５の高さを低くできると、例えばビット線コンタクト孔のアスペクト比を緩和でき、ビット線コンタクト孔開口時において、エッチングの制御性の向上を図ることが可能となる。
【０１６６】
次に、その製造方法を説明する。
【０１６７】
図３１（Ａ）、図３３（Ａ）、図３５（Ａ）、図３７（Ａ）はそれぞれ、第５の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭの主要な製造工程を示す平面図である。図３１（Ｂ）は図３１（Ａ）中の３１Ｂ−３１Ｂ線に沿う断面図である。図３２（Ａ）は図３１（Ａ）中の３２Ａ−３２Ａ線に沿う断面図、図３２（Ｂ）は図３１（Ａ）中の３２Ｂ−３２Ｂ線に沿う断面図である。図３３（Ｂ）は図３３（Ａ）中の３３Ｂ−３３Ｂ線に沿う断面図である。図３４（Ａ）は図３３（Ａ）中の３４Ａ−３４Ａ線に沿う断面図、図３４（Ｂ）は図３３（Ａ）中の３４Ｂ−３４Ｂ線に沿う断面図である。図３５（Ｂ）は図３５（Ａ）中の３５Ｂ−３５Ｂ線に沿う断面図である。図３６（Ａ）は図３５（Ａ）中の３６Ａ−３６Ａ線に沿う断面図、図３６（Ｂ）は図３５（Ａ）中の３６Ｂ−３６Ｂ線に沿う断面図である。図３７（Ｂ）は図３７（Ａ）中の３７Ｂ−３７Ｂ線に沿う断面図である。図３８（Ａ）は図３７（Ａ）中の３８Ａ−３８Ａ線に沿う断面図、図３８（Ｂ）は図３７（Ａ）中の３８Ｂ−３８Ｂ線に沿う断面図である。
【０１６８】
まず、図３１（Ａ）、（Ｂ）、図３２（Ａ）、（Ｂ）に示すように、領域“ＳＴＡ”の上に、ホトレジスト膜７１を形成する。次いで、ホトレジスト膜７１をマスクに用いて、領域“ＭＴＡ”におけるＳＴＩ領域２の上面を後退させる。
【０１６９】
次いで、ホトレジスト膜７１を除去した後、図３３（Ａ）、（Ｂ）、図３４（Ａ）、（Ｂ）に示すように、全面にＯＮＯ膜６、ポリシリコン膜１７を形成する。次いで、領域“ＳＴＡ”にスリット状の窓７２を有したホトレジスト膜７３を形成する。次いで、ホトレジスト膜７３をマスクに用いて、ＯＮＯ膜６、ポリシリコン膜１７を除去する。これにより、領域“ＳＴＡ”において、ポリシリコン膜１３を露出させる。この時、窓７２は、領域“ＳＴＡ”の内側にのみ配置されるようにすることにより、領域“ＭＴＡ”におけるポリシリコン膜１３の露出事故を防止することができる。
【０１７０】
次いで、ホトレジスト膜７３を除去した後、図３５（Ａ）、（Ｂ）、図３６（Ａ）、（Ｂ）に示すように、全面に導電性ポリシリコン膜１９を形成する。この導電性ポリシリコン膜１９は、より低抵抗な高融点金属、あるいは高融点金属とシリコンとが化合した高融点金属シリサイドなどとしても良い。このようにすれば、ワード線７や選択ゲート線５７などは、ポリサイド構造や、ポリメタル構造となり、より低抵抗なものが得られる。
【０１７１】
次いで、図３７（Ａ）、（Ｂ）、図３８（Ａ）、（Ｂ）に示すように、ポリシリコン膜１９の上に、ワード線７の形成パターンに応じたパターンを持つホトレジスト膜１８ＷＬ、選択ゲート線５７の形成パターンに応じたパターンを持つホトレジスト膜１８ＳＧを形成する。次いで、ホトレジスト膜１８ＷＬ、１８ＳＧをマスクに用いて、ポリシリコン膜１９、ポリシリコン膜１７、ＯＮＯ膜６、および導電性ポリシリコン膜１３をエッチングし、ワード線７、浮遊ゲート５を含む積層ゲート８と、選択ゲート線５７、これに接続される孤立ゲート部材５５を含む積層ゲート５８とを形成する。これら積層ゲート８、５８の加工時、領域“ＳＴＡ”におけるＳＴＩ領域２には、領域“ＭＴＡ”におけるＳＴＩ領域２の膜厚“Ｈｂ”、“Ｈｆ”よりも厚い膜厚“Ｈａ”、“Ｈｅ”が残されている。このため、積層ゲート８、５８加工時、領域“ＳＴＡ”にＯＮＯ膜６が無くても、充分な加工マージンを得ることができる。
【０１７２】
また、ここで、積層ゲート８の加工方法は、第３の実施形態と同様に、下記する３段階で行うのが良い。
【０１７３】
ポリシリコン膜１９を、シリコンをエッチングし易く、二酸化シリコンあるいは窒化シリコンをエッチングし難いエッチャントを用いて、ポリシリコン膜１７をＳＴＩ領域２の上に残し、ポリシリコン膜１３の上に形成されたＯＮＯ膜６が露出するようにエッチングする。
【０１７４】
次いで、露出したＯＮＯ膜６を、二酸化シリコンあるいは窒化シリコンをエッチングし易く、シリコンをエッチングし難いエッチャントを用いて、ポリシリコン膜１３が露出するようにエッチングする。
【０１７５】
次いで、ポリシリコン膜１７、ポリシリコン膜１３を、シリコンをエッチングし易く、二酸化シリコンあるいは窒化シリコンをエッチングし難いエッチャントを用いて、積層ゲート８、並びに積層ゲート５８が互いに分離されるまでエッチングする。
【０１７６】
この後、特に図示しないが、周知の製法にしたがって、ソース／ドレイン領域９、層間絶縁膜、ビット線コンタクト孔などのコンタクト孔、ビット線などの配線層を形成することで、この発明の第４の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭが完成する。
【０１７７】
以上、この発明を第１〜第５の実施形態を参照して説明したが、第１〜第５の実施形態は、様々に組み合わせて実施することが可能である。
【０１７８】
例えば第２の実施形態で説明した周辺回路用トランジスタ“ＰＴ”の構造を、第３、第４、第５の実施形態で説明した選択トランジスタ“ＳＴ”と同様の構造としても良い。これは、チップ内のすべてのトランジスタを選択ゲートトランジスタと同様の積層構造とすることができるので、例えば製造工程数の低減や、チップ、あるいはウェーハ面内において、各トランジスタ間の厚みのばらつきをも低減することが可能となる。各トランジスタ間の厚みのばらつきを低減できれば、層間絶縁膜４０の平坦性も向上できる。このため、例えばビット線などの金属配線を、より平坦性に富んだ層間絶縁膜４０上に形成でき、金属配線の微細加工性も向上する。また、この発明によれば、ＳＴＩ領域２の上面に、積層ゲート加工時などに形成される凹部が小さくなるので、ＳＴＩ領域２の平坦性も向上できる。
【０１７９】
さらに、この発明は上述した各実施形態そのものに限定されるのものではなく、その主旨を逸脱しない範囲で、種々変形して実施することができる。
【０１８０】
【発明の効果】
以上説明したように、この発明によれば、メモリセルアレイ内の素子分離領域の膜厚の減少を抑制し、メモリセルアレイに高い加工マージンを有しながらも、浮遊ゲートとワード線との容量を増加できる構造を持つ、不揮発性半導体記憶装置と、その製造方法を提供できる。また、上記効果を得ることができるとともに、微細なトランジスタが形成される周辺回路領域内の素子分離領域の膜厚の減少を同時に抑制して、メモリセルアレイ、周辺回路領域の双方に高い加工マージンを持たせることができる不揮発性半導体記憶装置と、その製造方法を提供できる。
【０１８１】
また、自己整合トレンチ素子分離を用いて素子分離されたメモリセルアレイにおいて、選択ゲートトランジスタが形成される部分の素子分離領域の膜厚の減少を抑制できる不揮発性半導体記憶装置と、その製造方法とを提供できる
【図面の簡単な説明】
【図１】図１（Ａ）はこの発明の第１の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイの平面図、図１（Ｂ）は図１（Ａ）中のＢ−Ｂ線に沿う断面図。
【図２】図２（Ａ）〜図２（Ｃ）はそれぞれこの発明の第１の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイの主要な製造工程を示す断面図。
【図３】図３（Ａ）〜図３（Ｃ）はそれぞれこの発明の第１の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイの主要な製造工程を示す断面図。
【図４】図４（Ａ）、図４（Ｂ）はそれぞれこの発明の第１の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイの主要な製造工程を示す断面図。
【図５】図５（Ａ）はこの発明の第１の比較例に係るＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイの平面図、図５（Ｂ）は図５（Ａ）中のＢ−Ｂ線に沿う断面図。
【図６】図６（Ａ）、図６（Ｂ）はそれぞれ第１の比較例に係るＮＡＮＤ型ＥＥＰＲＯＭにマスクずれが生じた状態を示す断面図。
【図７】図７（Ａ）、図７（Ｂ）はそれぞれ第１の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭにマスクずれが生じた状態を示す断面図。
【図８】図８（Ａ）はこの発明の第２の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイおよび周辺回路領域の平面図、図８（Ｂ）は図８（Ａ）中のＢ−Ｂ線に沿う断面図。
【図９】図９（Ａ）はこの発明の第３の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイの平面図、図９（Ｂ）は図９（Ａ）中の９Ｂ−９Ｂ線に沿う断面図。
【図１０】図１０（Ａ）は図９（Ａ）中の１０Ａ−１０Ａ線に沿う断面図、図１０（Ｂ）は図９（Ａ）中の１０Ｂ−１０Ｂ線に沿う断面図。
【図１１】図１１はこの発明の第２の比較例に係るＮＡＮＤ型ＥＥＰＲＯＭのスリット加工時の平面図。
【図１２】図１２はこの発明の第３の比較例に係るＮＡＮＤ型ＥＥＰＲＯＭのスリット加工時の平面図。
【図１３】図１３（Ａ）、図１３（Ｂ）はそれぞれこの発明の第３の比較例に係るＮＡＮＤ型ＥＥＰＲＯＭの主要な製造工程を示す断面図。
【図１４】図１４（Ａ）、図１４（Ｂ）はそれぞれこの発明の第３の比較例に係るＮＡＮＤ型ＥＥＰＲＯＭの主要な製造工程を示す断面図。
【図１５】図１５（Ａ）、図１５（Ｂ）はそれぞれこの発明の第３の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭの主要な製造工程を示す断面図。
【図１６】図１６（Ａ）、図１６（Ｂ）はそれぞれこの発明の第３の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭの主要な製造工程を示す断面図。
【図１７】図１７（Ａ）、図１７（Ｂ）はそれぞれこの発明の第３の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭの主要な製造工程を示す断面図。
【図１８】図１８（Ａ）、図１８（Ｂ）はそれぞれこの発明の第３の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭの主要な製造工程を示す断面図。
【図１９】図１９（Ａ）、図１９（Ｂ）はそれぞれこの発明の第３の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭの主要な製造工程を示す断面図。
【図２０】図２０（Ａ）はこの発明の第４の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイの平面図、図２０（Ｂ）は図２０（Ａ）中の２０Ｂ−２０Ｂ線に沿う断面図。
【図２１】図２１（Ａ）は図２０（Ａ）中の２１Ａ−２１Ａ線に沿う断面図、図２１（Ｂ）は図２０（Ａ）中の２１Ｂ−２１Ｂ線に沿う断面図。
【図２２】図２２（Ａ）、図２２（Ｂ）はこの発明の第４の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭの主要な製造工程を示す断面図。
【図２３】図２３（Ａ）、図２３（Ｂ）はこの発明の第４の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭの主要な製造工程を示す断面図。
【図２４】図２４（Ａ）、図２４（Ｂ）はこの発明の第４の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭの主要な製造工程を示す断面図。
【図２５】図２５（Ａ）、図２５（Ｂ）はこの発明の第４の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭの主要な製造工程を示す断面図。
【図２６】図２６（Ａ）、図２６（Ｂ）はこの発明の第４の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭの主要な製造工程を示す断面図。
【図２７】図２７（Ａ）、図２７（Ｂ）はこの発明の第４の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭの主要な製造工程を示す断面図。
【図２８】図２８はこの発明の第５の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイの平面図。
【図２９】図２９（Ａ）は図２８中の２９Ａ−２９Ａ線に沿う断面図、図２９（Ｂ）は図２８中の２９Ｂ−２９Ｂ線に沿う断面図。
【図３０】図３０（Ａ）は図２８中の３０Ａ−３０Ａ線に沿う断面図、図３０（Ｂ）は図２８中の３０Ｂ−３０Ｂ線に沿う断面図。
【図３１】図３１（Ａ）はこの発明の第５の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭの主要な製造工程を示す平面図、図３１（Ｂ）は図３１（Ａ）中の３１Ｂ−３１Ｂ線に沿う断面図。
【図３２】図３２（Ａ）は図３１（Ａ）中の３２Ａ−３２Ａ線に沿う断面図、図３２（Ｂ）は図３１（Ａ）中の３２Ｂ−３２Ｂ線に沿う断面図。
【図３３】図３３（Ａ）はこの発明の第５の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭの主要な製造工程を示す平面図、図３３（Ｂ）は図３３（Ａ）中の３３Ｂ−３３Ｂ線に沿う断面図。
【図３４】図３４（Ａ）は図３３（Ａ）中の３４Ａ−３４Ａ線に沿う断面図、図３４（Ｂ）は図３３（Ａ）中の３４Ｂ−３４Ｂ線に沿う断面図。
【図３５】図３５（Ａ）はこの発明の第５の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭの主要な製造工程を示す平面図、図３５（Ｂ）は図３５（Ａ）中の３５Ｂ−３５Ｂ線に沿う断面図。
【図３６】図３６（Ａ）は図３５（Ａ）中の３６Ａ−３６Ａ線に沿う断面図、図３５（Ｂ）は図３５（Ａ）中の３６Ｂ−３６Ｂ線に沿う断面図。
【図３７】図３７（Ａ）はこの発明の第５の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭの主要な製造工程を示す平面図、図３７（Ｂ）は図３７（Ａ）中の３７Ｂ−３７Ｂ線に沿う断面図。
【図３８】図３８（Ａ）は図３７（Ａ）中の３８Ａ−３８Ａ線に沿う断面図、図３８（Ｂ）は図３７（Ａ）中の３８Ｂ−３８Ｂ線に沿う断面図。
【図３９】図３９（Ａ）は従来のＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイの平面図、図３９（Ｂ）は図３９（Ａ）のＢ−Ｂ線に沿う断面図。
【図４０】図４０（Ａ）、図４０（Ｂ）はそれぞれＬＯＣＯＳ法の手順を示す断面図。
【図４１】図４１（Ａ）は従来の他のＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイの平面図、図４１（Ｂ）は図４１（Ａ）のＢ−Ｂ線に沿う断面図。
【図４２】図４２（Ａ）、図４２（Ｂ）はそれぞれトレンチ素子分離法の手順を示す断面図。
【図４３】図４３（Ａ）〜図４３（Ｃ）はそれぞれゲート酸化膜の製造工程を示す断面図。
【図４４】図４４（Ａ）は従来のさらに他のＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイの平面図、図４４（Ｂ）は図４４（Ａ）のＢ−Ｂ線に沿う断面図。
【図４５】図４５（Ａ）〜図４５（Ｃ）はそれぞれトレンチ素子分離法の手順を示す断面図。
【符号の説明】
１…Ｐ型シリコン基板、
２…素子分離領域（ＳＴＩ領域）、
３…半導体活性領域（素子領域）、
４…トンネル酸化膜、
５…浮遊ゲート、
５Ｕ…上層部、
５Ｌ…下層部、
６…ＯＮＯ膜、
７…ワード線（制御ゲート）、
８…積層ゲート、
９…ソース／ドレイン領域、
１０…ビット線、
１１…トレンチ、
１３…導電性ポリシリコン膜、
１４…シリコン窒化膜、
１５…導電性ポリシリコン膜、
１６…ホトレジスト膜、
１７…導電性ポリシリコン膜、
１８、１８ＷＬ、１８ＳＧ…ホトレジスト膜、
１９…導電性ポリシリコン膜、
２０…窓、
２１…スリット、
３１…メモリセルアレイ、
３２…周辺回路領域、
３４…ゲート酸化膜、
３５…ゲート、
３５Ｕ…上層部、
３５Ｌ…下層部、
３７…導電性ポリシリコン膜、
４０…層間絶縁膜、
４１…配線、
５４…ゲート酸化膜、
５５…ゲート部材、
５５Ｕ…上層部、
５５Ｌ…下層部、
５７…選択ゲート線、
５８…積層ゲート、
７１…ホトレジスト膜、
７２…窓、
７３…ホトレジスト膜。
Claims (19)
- 半導体基板と、
前記基板に設けられ、第１、第２、第３の素子分離パターン部を有する素子分離領域と、
前記素子分離領域によって分離され、前記第１、第２の素子分離パターン部に挟まれた第１の素子領域パターン部、前記第２、第３の素子分離パターン部に挟まれた第２の素子領域パターン部を有する半導体活性領域と、
前記第１の素子分離パターン部、前記第１の素子領域パターン部、前記第２の素子分離パターン部、前記第２の素子領域パターン部、および前記第３の素子分離パターン部上に亘って配置される制御ゲート電極と、
前記第１の素子領域パターン部と前記制御ゲート電極との間、および前記第２の素子領域パターン部と前記制御ゲート電極との間それぞれに設けられ、前記第１、第２の素子領域パターン部それぞれと第１のゲート絶縁膜を介して形成された第１、第２の孤立状ゲート電極とを具備し、
前記制御ゲート電極は、前記第１、第２の孤立状ゲート電極と第２のゲート絶縁膜を介して電気的に絶縁されて、メモリセルトランジスタにゲート電位を供給するワード線を構成し、
前記第１、第２の孤立状ゲート電極はそれぞれ、前記ワード線を構成する制御ゲート電極と前記第１、第２の素子領域パターン部との間に電気的に浮遊な状態で配置されて、前記メモリセルトランジスタのしきい値電圧を調節する電荷蓄積層を構成し、
前記電荷蓄積層を構成する前記第１、第２の孤立状ゲート電極はそれぞれ、
前記第１、第２、第３の素子分離パターン部の側端部それぞれに自己整合した側面を有した第１の部位と、
前記第１の部位に電気的に接続され、平面から見て前記第１の部位の側面上を介して前記第１、第２、第３の素子分離パターン部の上面まで張り出すとともに、前記第１の部位を前記制御ゲート電極から隔離して、前記制御ゲート電極と前記第１、第２の孤立状ゲート電極との対向面積を規定する第２の部位とを含み、
前記第１の部位の上面の位置は、前記第１、第２、第３の素子分離パターン部の上面の位置よりも低く、
前記第２の部位の下面は、前記第１の部位の上面よりも上方に露出した前記第１、第２、第３の分離パターン部の側壁に沿いつつ、これら第１、第２、第３の分離パターン部の上面に張り出していることを特徴とする不揮発性半導体記憶装置。 - 前記第１、第２の素子領域パターン部内に形成され、前記メモリセルトランジスタを、ビット線あるいはソース線に電気的に結合させる選択トランジスタをさらに具備し、
前記選択トランジスタは、前記制御ゲート電極と略並行する選択ゲート電極と、 前記第１の素子領域パターン部と前記選択ゲート電極との間、および前記第２の素子領域パターン部と前記選択ゲート電極との間それぞれに設けられ、前記第１、第２の素子領域パターン部と第３のゲート絶縁膜を介して形成されて、前記選択ゲート電極と同電位とされるゲート部材とから構成されることを特徴とする請求項１に記載の不揮発性半導体記憶装置。 - 前記選択トランジスタのゲート部材は、前記第１の素子領域パターン部と前記選択ゲート電極との間、および前記第２の素子領域パターン部と前記選択ゲート電極との間それぞれに設けられた第１、第２の孤立状部材であり、
前記第１、第２の孤立状部材はそれぞれ、前記第１、第２、第３の素子分離パターン部の側端部それぞれに自己整合した側面を有し、前記メモリセルトランジスタの第１の部位と同じ導電体層で構成された第３の部位と、
前記第３の部位に電気的に接続され、平面から見て前記第３の部位の側面を介して前記第１、第２、第３の素子分離パターン部の上面まで張り出し、前記メモリセルトランジスタの第２の部位と同じ導電体層で構成された第４の部位とを含み、
前記第４の部位は、前記第１、第２の素子領域パターン部上で前記選択ゲート電極と電気的に接続されていることを特徴とする請求項２に記載の不揮発性半導体記憶装置。 - 前記第１、第２の孤立状部材それぞれの第４の部位どうしの間の前記第２の素子分離パターン部上に前記第２のゲート絶縁膜が形成されていることを特徴とする請求項３に記載の不揮発性半導体記憶装置。
- 前記制御ゲート電極、および前記選択ゲート電極はそれぞれ、前記第２のゲート絶縁膜に接する第１の導電層と、この第１の導電層に接する第２の導電層とを少なくとも含む積層構造を含み、
前記選択ゲート電極の前記第１の導電層は、前記第１、第２の孤立状部材それぞれの第４の部位どうしの間の前記第２の素子分離パターン部上に形成され、前記選択ゲート電極の第２の導電層が、前記第１、第２の素子領域パターン部上で、前記第４の部位に電気的に接続されていることを特徴とする請求項４に記載の不揮発性半導体記憶装置。 - 前記半導体活性領域の、前記第１、第２の素子領域パターン部とは異なった第３の素子領域パターン部内に形成され、前記メモリセルトランジスタを含むメモリ回路を駆動／制御する周辺回路トランジスタをさらに具備し、
前記周辺回路トランジスタのゲート電極は、前記第３の素子領域パターン部と第４のゲート絶縁膜を介して形成され、前記メモリセルトランジスタの第１の部位を構成する導電体層と同じ導電体層で構成された第５の部位と、
前記第５の部位に電気的に接続され、前記メモリセルトランジスタの第２の部位と同じ導電体層で構成された第６の部位とを少なくとも含み、
前記周辺回路トランジスタに供給されるゲート電位は、前記第６の部位に供給されることを特徴とする請求項１乃至請求項５いずれか一項に記載の不揮発性半導体記憶装置。 - 半導体基板と、
前記基板に設けられ、第１、第２、第３の素子分離パターン部を有する素子分離領域と、
前記素子分離領域によって分離され、前記第１、第２の素子分離パターン部に挟まれた第１の素子領域パターン部、前記第２、第３の素子分離パターン部に挟まれた第２の素子領域パターン部を有する半導体活性領域と、
前記第１の素子分離パターン部、前記第１の素子領域パターン部、前記第２の素子分離パターン部、前記第２の素子領域パターン部、および前記第３の素子分離パターン部上に亘って配置される制御ゲート電極と、
前記第１の素子分離パターン部、前記第１の素子領域パターン部、前記第２の素子分離パターン部、前記第２の素子領域パターン部、および前記第３の素子分離パターン部上に亘って配置され、前記制御ゲート電極と略並行する選択ゲート電極と、
前記第１の素子領域パターン部と前記制御ゲート電極との間、および前記第２の素子領域パターン部と前記制御ゲート電極との間それぞれに設けられ、前記第１、第２の素子領域パターン部それぞれと第１のゲート絶縁膜を介して形成された第１、第２の孤立状ゲート電極と、
前記第１の素子領域パターン部と前記選択ゲート電極との間、および前記第２の素子領域パターン部と前記選択ゲート電極との間それぞれに設けられ、前記第１、第２の素子領域パターン部それぞれと第２のゲート絶縁膜を介して形成された第３、第４の孤立状ゲート電極とを具備し、
前記制御ゲート電極は、前記第１、第２の孤立状ゲート電極と第３のゲート絶縁膜を介して電気的に絶縁されて、メモリセルトランジスタにゲート電位を供給するワード線を構成し、
前記第１、第２の孤立状ゲート電極はそれぞれ、前記ワード線を構成する制御ゲート電極と前記第１、第２の素子領域パターン部との間に電気的に浮遊な状態で配置されて、前記メモリセルトランジスタのしきい値電圧を調節する電荷蓄積層を構成し、
前記選択ゲート電極は、前記第３、第４の孤立状ゲート電極と前記第１、第２の素子領域パターン部上で電気的に接続されて、前記メモリセルトランジスタを、ビット線あるいはソース線に電気的に結合させる選択トランジスタのゲートを構成し、
前記第３、第４の孤立状ゲート電極どうしの間の前記第２の素子分離パターン部上に前記第３のゲート絶縁膜が、前記第２の素子分離パターンの上面を露出させることなく形成されていることを特徴とする不揮発性半導体記憶装置。 - 前記制御ゲート電極、および前記選択ゲート電極はそれぞれ、前記第３のゲート絶縁膜に接する第１の導電層と、この第１の導電層に接する第２の導電層とを少なくとも含む積層構造を含み、
前記選択ゲート電極の前記第１の導電層は、前記第３、第４の孤立状ゲート電極どうしの間の前記第２の素子分離パターン部上に形成され、前記選択ゲート電極の第２の導電層は、前記第１の素子領域パターン部上で前記第３の孤立状ゲート電極に、前記第２の素子領域パターン部上で前記第４の孤立状ゲート電極にそれぞれ電気的に接続されていることを特徴とする請求項７に記載の不揮発性半導体記憶装置。 - 半導体基板と、
前記基板に設けられ、第１、第２、第３の素子分離パターン部を有する素子分離領域と、
前記素子分離領域によって分離され、前記第１、第２の素子分離パターン部に挟まれた第１の素子領域パターン部、前記第２、第３の素子分離パターン部に挟まれた第２の素子領域パターン部を有する半導体活性領域と、
前記第１の素子分離パターン部、前記第１の素子領域パターン部、前記第２の素子分離パターン部、前記第２の素子領域パターン部、および前記第３の素子分離パターン部上に亘って配置される制御ゲート電極と、
前記第１の素子分離パターン部、前記第１の素子領域パターン部、前記第２の素子分離パターン部、前記第２の素子領域パターン部、および前記第３の素子分離パターン部上に亘って配置され、前記制御ゲート電極と略並行する選択ゲート電極と、
前記第１の素子領域パターン部と前記制御ゲート電極との間、および前記第２の素子領域パターン部と前記制御ゲート電極との間それぞれに設けられ、前記第１、第２の素子領域パターン部それぞれと第１のゲート絶縁膜を介して形成され、前記第１、第２、第３の素子分離パターン部の側端部それぞれに自己整合した側面を有する第１、第２の孤立状ゲート電極と、
前記第１の素子領域パターン部と前記選択ゲート電極との間、および前記第２の素子領域パターン部と前記選択ゲート電極との間それぞれに設けられ、前記第１、第２の素子領域パターン部それぞれと第２のゲート絶縁膜を介して形成され、前記第１、第２、第３の素子分離パターン部の側端部それぞれに自己整合した側面を有する第３、第４の孤立状ゲート電極とを具備し、
前記制御ゲート電極は、前記第１、第２の孤立状ゲート電極と第３のゲート絶縁膜を介して電気的に絶縁されて、メモリセルトランジスタにゲート電位を供給するワード線を構成し、
前記第１、第２の孤立状ゲート電極はそれぞれ、前記ワード線を構成する制御ゲート電極と前記第１、第２の素子領域パターン部との間に電気的に浮遊な状態で配置されて、前記メモリセルトランジスタのしきい値電圧を調節する電荷蓄積層を構成し、
前記選択ゲート電極は、前記第３、第４の孤立状ゲート電極と前記第１、第２の素子領域パターン部上で電気的に接続されて、前記メモリセルトランジスタを、ビット線あるいはソース線に電気的に結合させる選択トランジスタのゲートを構成し、
前記選択ゲート電極下の前記第１、第２、第３の素子分離パターン部の膜厚は、前記制御ゲート電極下の前記第１、第２、第３の素子分離パターン部の膜厚より実質的に厚いことを特徴とする不揮発性半導体記憶装置。 - 前記第１、第２の素子形成パターン部内それぞれに形成された、前記選択トランジスタのソース／ドレインの一方として機能する第１の領域、前記メモリセルトランジスタのソース／ドレインの一方として機能する第２の領域、前記選択トランジスタおよび前記メモリセルトランジスタそれぞれのソース／ドレインの他方として機能し、前記選択トランジスタおよび前記メモリセルトランジスタで互いに共有される第３の領域をさらに具備し、
前記第３、第４の孤立状ゲート電極の上面から、前記第１、第２、第３の素子分離パターン部の前記第１の領域を分離する部分の上面までの距離は、前記第１、第２の孤立状ゲート電極の上面から、前記第１、第２、第３の素子分離パターン部の前記第２の領域を分離する部分の上面までの距離以下であることを特徴とする請求項９に記載の不揮発性半導体記憶装置。 - 前記第１、第２、第３の素子分離パターン部の前記第１の領域を分離する部分の膜厚は、前記第１、第２、第３の素子分離パターン部の前記第２の領域を分離する部分の膜厚以上であることを特徴とする請求項１０に記載の不揮発性半導体記憶装置。
- 前記選択ゲート電極下の前記第１、第２、第３の素子分離パターン部の膜厚は、前記第１、第２、第３の素子分離パターン部の前記第１の領域を分離する部分の膜厚以上であることを特徴とする請求項１１に記載の不揮発性半導体記憶装置。
- 前記選択ゲート電極下の前記第１、第２、第３の素子分離パターン部の一部分の膜厚は、前記第１、第２、第３の素子分離パターン部の前記第１の領域を分離する部分の膜厚以上で、前記選択ゲート電極下の前記第１、第２、第３の素子分離パターン部の他部分の膜厚以下であることを特徴とする請求項１１に記載の不揮発性半導体記憶装置。
- 前記第１、第２、第３の素子分離パターン部の前記第３の領域を分離する部分に段差が有ることを特徴とする請求項１１乃至請求項１３いずれか一項に記載の不揮発性半導体記憶装置。
- 半導体基板上に、第１のゲート絶縁膜、第１の導電体膜を含む第１の積層構造を形成する工程と、
前記第１の積層構造上に、第１、第２の素子領域パターン部を有する半導体活性領域を分離するための、第１、第２、第３の素子分離パターン部を有する素子分離領域に対応した窓を有するマスク材を形成する工程と、
前記マスク材をマスクに用いて、前記第１の積層構造および前記基板をエッチングし、前記基板に素子分離領域パターンに応じた溝を形成する工程と、
前記溝を絶縁物で埋め込み、素子分離領域を形成する工程と、
前記マスク材を除去し、前記第１の導電体膜の少なくとも上面を、前記第１の導電体膜の上面の位置が、前記第１、第２、第３の素子分離パターン部の上面の位置よりも低い状態で露出させる工程と、
前記第１の導電体膜に電気的に接続される第２の導電体膜を形成する工程と、
前記第２の導電体膜を、前記第１、第２の素子領域パターン部上それぞれに沿って、前記第１、第２、第３の素子分離パターン部上に側面が配置され、前記第１の導電体膜の少なくとも上面を隠す第１、第２の線状パターンにパターニングする工程と、
前記第１の素子分離パターン部、前記第１の線状パターン、前記第２の素子分離パターン部、前記第２の線状パターン、前記第３の素子分離パターン部それぞれの上に亘って、第２のゲート絶縁膜、第３の導電体膜を含む第２の積層構造を形成する工程と、
前記第１の積層構造、前記第１、第２の線状パターン、前記第２の積層構造を、前記第１、第２の素子領域パターン部に交差する方向に延在し、前記第１のゲート絶縁膜と、前記第１の導電体膜および前記第２の導電体膜からなる孤立状ゲート電極と、前記第２のゲート絶縁膜と、前記第３の導電体膜からなる制御ゲート電極とを含む積層ゲートに加工する工程と
を具備することを特徴とする不揮発性半導体記憶装置の製造方法。 - 前記第１の積層構造、前記第１、第２の線状パターン、前記第２の積層構造を、積層ゲートに加工する工程は、
前記第２の積層構造の前記第３の導電体膜を、少なくとも前記第２の素子分離パターン部の上の前記第１、第２の線状パターン間の領域に残るように、前記第１、第２の線状パターンの少なくとも上面の前記第２のゲート絶縁膜が露出するまでエッチングする第１工程と、
前記第１、第２の線状パターンの少なくとも上面の前記第２のゲート絶縁膜を、前記第１、第２の線状パターンを構成する前記第２の導電体膜が露出するまでエッチングする第２工程と、
前記第３の導電体膜、前記第２の導電体膜、前記第１の導電体膜を、前記第１、第２の素子領域パターン部に交差する方向に互いに分離されるまでエッチングする第３工程と
を含むことを特徴とする請求項１５に記載の不揮発性半導体記憶装置の製造方法。 - 前記第２の積層構造を形成する工程の後に、
前記第２の積層構造のうち、選択トランジスタ形成領域に存在する前記第３の導電膜を除去し、前記第２の導電体膜の少なくとも上面を、前記選択トランジスタ形成領域で露出させる工程と、
前記第２の積層構造上に、前記選択トランジスタ形成領域で前記第２の導電体膜に接し、メモリセルトランジスタ形成領域で前記第３の導電体膜に接する第４の導電体膜を形成する工程と
をさらに具備することを特徴とする請求項１５及び請求項１６いずれかに記載の不揮発性半導体記憶装置の製造方法。 - 半導体基板上に、第１のゲート絶縁膜、第１の導電体膜を含む第１の積層構造を形成する工程と、
前記第１の積層構造上に、第１、第２の素子分離パターン部を有する半導体活性領域を分離するための、第１、第２、第３の素子分離パターン部を有する素子分離領域に対応した窓を有するマスク材を形成する工程と、
前記マスク材をマスクに用いて、前記第１の積層構造および前記基板をエッチングし、前記基板に素子分離領域パターンに応じた溝を形成する工程と、
前記溝を絶縁物で埋め込み、素子分離領域を形成する工程と、
前記素子分離領域の上面を後退させるとともに、前記マスク材を除去して前記第１の導電体膜の上面および側面の一部を露出させる工程と、
前記第１の素子分離パターン部、前記第１の素子領域パターン部上の前記第１の積層構造、前記第２の素子分離パターン部、前記第２の素子領域パターン部上の前記第１の積層構造、前記第３の素子分離パターン部それぞれの上に亘って、第２のゲート絶縁膜、第２の導電体膜を含む第２の積層構造を形成する工程と、
前記第２の積層構造のうち、選択トランジスタ形成領域に存在する前記第２の導電体膜および前記第２のゲート絶縁膜を除去し、前記第１の導電体膜の少なくとも上面を、前記選択トランジスタ形成領域で露出させる工程と、
前記第２の積層構造上に、前記選択トランジスタ形成領域で前記第１の導電体膜に接し、メモリセルトランジスタ形成領域で前記第２の導電体膜に接する第３の導電体膜を形成する工程と
前記第１の積層構造、前記第２の積層構造、前記第３の導電体膜を、前記第１、第２の素子領域パターン部に交差する方向に延在し、前記第１のゲート絶縁膜と、前記第１の導電体膜からなる孤立状ゲート電極と、前記第２のゲート絶縁膜と、前記第２、第３の導電体膜からなる制御ゲート電極とを含む第１の積層ゲート、およびこの第１の積層ゲートに略並行し、前記第１のゲート絶縁膜と、前記第１の導電体膜からなる孤立状ゲート電極と、この孤立状ゲート電極に前記第１、第２の素子領域パターン部上で電気的に接続される第３の導電体膜とを含む第２の積層ゲートに加工する工程と
を具備することを特徴とする不揮発性半導体記憶装置の製造方法。 - 半導体基板上に、第１のゲート絶縁膜、第１の導電体膜を含む第１の積層構造を形成する工程と、
前記第１の積層構造上に、第１、第２の素子分離パターン部を有する半導体活性領域を分離するための、第１、第２、第３の素子分離パターン部を有する素子分離領域に対応した窓を有するマスク材を形成する工程と、
前記マスク材をマスクに用いて、前記第１の積層構造および前記基板をエッチングし、前記基板に素子分離領域パターンに応じた溝を形成する工程と、
前記溝を絶縁物で埋め込み、素子分離領域を形成する工程と、
前記マスク材を除去する工程と、
選択トランジスタ形成領域に存在する前記素子分離領域の上面をマスクしつつ、メモリセルトランジスタ形成領域に存在する前記素子分離領域の上面を後退させ、少なくとも前記メモリセルトランジスタ形成領域で前記第１の導電体膜の上面および側面の一部を露出させる工程と、
前記第１の素子分離パターン部、前記第１の素子領域パターン部上の前記第１の積層構造、前記第２の素子分離パターン部、前記第２の素子領域パターン部上の前記第１の積層構造、前記第３の素子分離パターン部それぞれの上に亘って、第２のゲート絶縁膜、第２の導電体膜を含む第２の積層構造を形成する工程と、
前記第２の積層構造のうち、前記選択トランジスタ形成領域に存在する前記第２の導電体膜および前記第２のゲート絶縁膜を除去し、前記第１の導電体膜の少なくとも上面を、前記選択トランジスタ形成領域で露出させる工程と、
前記第２の積層構造上に、前記選択トランジスタ形成領域で前記第１の導電体膜に接し、メモリセルトランジスタ形成領域で前記第２の導電体膜に接する第３の導電体膜を形成する工程と、
前記第１の積層構造、前記第２の積層構造、前記第３の導電体膜を、前記第１、第２の素子領域パターン部に交差する方向に延在し、前記第１のゲート絶縁膜と、前記第１の導電体膜からなる孤立状ゲート電極と、前記第２のゲート絶縁膜と、前記第２、第３の導電体膜からなる制御ゲート電極とを含む第１の積層ゲート、およびこの第１の積層ゲートに略並行し、前記第１のゲート絶縁膜と、前記第１の導電体膜からなる孤立状ゲート電極と、この孤立状ゲート電極に前記第１、第２の素子領域パターン部上で電気的に接続される第３の導電体膜とを含む第２の積層ゲートに加工する工程と
を具備することを特徴とする不揮発性半導体記憶装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18753997A JP3602691B2 (ja) | 1997-06-27 | 1997-06-27 | 不揮発性半導体記憶装置およびその製造方法 |
| US09/097,258 US6342715B1 (en) | 1997-06-27 | 1998-06-15 | Nonvolatile semiconductor memory device |
| KR1019980024552A KR100350359B1 (ko) | 1997-06-27 | 1998-06-27 | 불휘발성반도체메모리장치 |
| US09/628,278 US6340611B1 (en) | 1997-06-27 | 2000-07-28 | Nonvolatile semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18753997A JP3602691B2 (ja) | 1997-06-27 | 1997-06-27 | 不揮発性半導体記憶装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1126731A JPH1126731A (ja) | 1999-01-29 |
| JP3602691B2 true JP3602691B2 (ja) | 2004-12-15 |
Family
ID=16207866
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18753997A Expired - Fee Related JP3602691B2 (ja) | 1997-06-27 | 1997-06-27 | 不揮発性半導体記憶装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3602691B2 (ja) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000269362A (ja) * | 1999-03-15 | 2000-09-29 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
| JP2001168306A (ja) | 1999-12-09 | 2001-06-22 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
| JP2002064157A (ja) | 2000-06-09 | 2002-02-28 | Toshiba Corp | 半導体メモリ集積回路及びその製造方法 |
| JP3573691B2 (ja) * | 2000-07-03 | 2004-10-06 | シャープ株式会社 | 不揮発性半導体記憶装置およびその製造方法 |
| JP2002176114A (ja) | 2000-09-26 | 2002-06-21 | Toshiba Corp | 半導体装置及びその製造方法 |
| US8421143B2 (en) | 2000-09-26 | 2013-04-16 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device having element isolating region of trench type |
| JP5072914B2 (ja) * | 2000-09-26 | 2012-11-14 | 株式会社東芝 | 半導体装置 |
| US6590255B2 (en) | 2000-09-29 | 2003-07-08 | Kabushiki Kaisha Toshiba | Semiconductor memory device having memory cell section and peripheral circuit section and method of manufacturing the same |
| JP4313941B2 (ja) | 2000-09-29 | 2009-08-12 | 株式会社東芝 | 半導体記憶装置 |
| JP2002110823A (ja) | 2000-09-29 | 2002-04-12 | Matsushita Electric Ind Co Ltd | 半導体記憶装置及びその製造方法 |
| JP2002134634A (ja) | 2000-10-25 | 2002-05-10 | Nec Corp | 半導体装置及びその製造方法 |
| JP4911826B2 (ja) * | 2001-02-27 | 2012-04-04 | ルネサスエレクトロニクス株式会社 | 不揮発性半導体記憶装置およびその製造方法 |
| JP4439142B2 (ja) | 2001-06-26 | 2010-03-24 | 株式会社東芝 | 不揮発性半導体メモリの製造方法 |
| US6762092B2 (en) * | 2001-08-08 | 2004-07-13 | Sandisk Corporation | Scalable self-aligned dual floating gate memory cell array and methods of forming the array |
| JP4160283B2 (ja) | 2001-09-04 | 2008-10-01 | 株式会社東芝 | 半導体装置の製造方法 |
| US6894930B2 (en) | 2002-06-19 | 2005-05-17 | Sandisk Corporation | Deep wordline trench to shield cross coupling between adjacent cells for scaled NAND |
| JP2004111547A (ja) | 2002-09-17 | 2004-04-08 | Toshiba Corp | 半導体装置、半導体装置の製造方法 |
| KR100517560B1 (ko) * | 2003-07-14 | 2005-09-28 | 삼성전자주식회사 | 선택트랜지스터를 갖는 이이피롬 소자 및 그 제조방법 |
| KR100647482B1 (ko) * | 2004-09-16 | 2006-11-23 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
| KR100798737B1 (ko) * | 2005-11-28 | 2008-01-29 | 주식회사 하이닉스반도체 | 반도체 소자의 게이트 전극 형성방법 |
| JP4843586B2 (ja) * | 2007-10-01 | 2011-12-21 | 株式会社東芝 | 不揮発性半導体記憶装置及びその製造方法 |
-
1997
- 1997-06-27 JP JP18753997A patent/JP3602691B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1126731A (ja) | 1999-01-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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|
| TRDD | Decision of grant or rejection written | ||
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081001 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091001 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101001 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111001 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111001 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121001 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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