KR100517560B1 - 선택트랜지스터를 갖는 이이피롬 소자 및 그 제조방법 - Google Patents

선택트랜지스터를 갖는 이이피롬 소자 및 그 제조방법 Download PDF

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Abstract

선택트랜지스터를 갖는 이이피롬 소자 및 그 제조방법을 제공한다. 이 소자는 복수개의 평행한 활성영역을 한정하는 소자분리막과, 활성영역들과 교차하여 배치된 한쌍의 제어게이트 패턴 및 활성영역들과 교차하여 제어게이트 패턴들 사이에 평행하게 배치된 한쌍의 선택 게이트 패턴을 가진다. 활성영역들과 제어게이트 패턴이 교차하는 영역에는 부유게이트 패턴들이 형성된다. 활성영역들과 선택 게이트 패턴이 교차하는 영역에는 하부 게이트 패턴들이 형성된다. 제어게이트 패턴과 부유게이트 패턴 사이에 게이트층간 유전막 패턴(inter-gate dielectric pattern)이 개재되고, 선택 게이트 패턴과 하부 게이트 패턴 사이에 더미 유전막 패턴이 개재된다. 더미 유전막 패턴은 상기 선택 게이트 패턴과 평행하고, 선택 게이트 패턴의 일측벽에 자기정렬되어 상기 선택 게이트 패턴과 소정 폭만큼 중첩된다.

Description

선택트랜지스터를 갖는 이이피롬 소자 및 그 제조방법{EEPROM DEVICE HAVING SELECTION TRANSISTORS AND METHOD OF FABRICATING THE SAME}
본 발명은 반도체 기억소자 및 그 제조방법에 관한 것으로써, 더 구체적으로 선택 트랜지스터를 갖는 이이피롬 및 그 제조방법에 관한 것이다.
이이피롬은 데이타를 전기적으로 기억 및 삭제하는 기억 소자로써, 대표적으로 플래시 기억 소자 및 FLOTOX 기억 소자가 있다. FLOTOX 기억 소자는 2개의 트랜지스터, 즉 메모리 트랜지스터 및 선택 트랜지스터로 구성된 기억 셀을 가진다. 이에 비하여 플래시 기억 소자는 하나의 트랜지스터가 기억 셀을 이룬다. 플래시 기억 소자 셀 어레이는 기억 셀의 배치 형태에 따라 낸드형 셀 어레이 및 노어형 셀 어레이로 구분된다. 낸드형 셀 어레이는 셀 어레이 영역에 복수개의 기억 셀들이 직렬로 연결된 셀 스트링들이 평행하게 배치된다. 낸드형 셀 어레이의 셀 스트링은 그 양 단부에 FLOTOX 기억 소자와 유사하게 선택 트랜지스터를 포함하고 있다. 기억 셀을 선택하는 FLOTOX 기억소자의 선택 트랜지스터와는 달리 낸드형 플래시 기억 소자의 선택 트랜지스터는 셀 스트링을 선택한다.
이이피롬 셀의 트랜지스터들은 차례로 적층된 하부도전막과 상부도전막 및 상기 하부 도전막과 상부도전막 사이에 개재된 절연막을 포함한다. 기억 셀은 정보를 저장하기 위하여 상기 하부도전막과 상기 상부도전막이 전기적으로 절연되는 것이 요구되지만, 선택트랜지스터의 경우 상기 하부 도전막 및 상기 상부 도전막은 전기적으로 연결되어야 한다. 따라서, 선택 트랜지스터의 하부도전막 및 상부도전막을 전기적으로 연결하기 위한 다양한 구조가 제시되고 있다. 미합중국특허 4,780,431호(U.S. Pat. No. 4,780,431) 및 6,221,717호(U.S. Pat. No. 6,221,717)에는 선택 트랜지스터를 갖는 이이피롬 기억소자를 개시하고 있다.
도 1은 통상적인 낸드형 플래시 기억 소자의 셀 어레이의 일부분을 나타낸 평면도이다.
도 1을 참조하면, 통상적인 낸드형 플래시 기억 소자는 반도체 기판에 복수개의 평행한 활성영역들(4)을 한정하는 소자분리막(2)이 배치되고, 상기 활성영역들(4)의 상부를 가로질러 열 선택 라인(string selection line;SSL), 접지 선택 라인(ground selection line;GSL) 및 복수개의 워드라인들(WL)이 배치된다. 상기 열 선택 라인(SSL)과 상기 접지 선택 라인(GSL) 및 이들 사이에 배치된 복수개의 워드라인들(WL)은 기억 셀 단위(memory cell unit)를 구성한다. 낸드형 셀 어레이는 대칭적으로 반복되어 배치된 복수개의 기억 셀 단위로 구성된다. 인접하여 배치된 접지 선택 라인들(GSL) 사이에 상기 활성영역들(4)을 전기적으로 연결하는 공통 소오스 라인(CSL)이 배치되고, 인접하여 배치된 열 선택 라인들(SSL) 사이의 각 활성영역(4)에는 비트라인 플러그(44)가 배치된다.
상기 워드라인은(WL) 상기 활성영역들(4)의 상부를 가로지르는 제어 게이트 패턴(49)과 각 활성영역(4) 상에 형성된 부유게이트(32)를 포함하고, 상기 접지 선택 라인(GSL) 및 상기 열 선택 라인(SSL)은 차례로 적층된 하부 게이트 패턴(24) 및 선택 게이트 패턴(30)을 포함한다. 상기 워드라인(WL)은 상기 제어 게이트 패턴(49)과 상기 부유게이트(32)를 전기적으로 절연시키는 게이트 층간 유전막을 포함한다. 이에 반하여, 상기 선택 게이트 패턴(30) 및 상기 하부 게이트 패턴(24)은 전기적으로 접속되어야 한다. 따라서, 통상적으로 상기 선택 게이트 패턴(30) 및 상기 하부 게이트 패턴(24)은 버팅 콘택에 의해 전기적으로 연결하거나, 제조과정에서 상기 선택 게이트 패턴(30)과 상기 하부 게이트 패턴(24) 사이에 형성된 게이트 층간 유전막의 일부분을 제거함으로써 전기적으로 연결한다.
도 2 및 도 3은 도 1의 A-A를 따라 취해진 종래의 이이피롬의 제조방법을 설명하기 위한 공정단면도들이다.
도 2를 참조하면, 반도체 기판(10)에 활성영역(2)들을 한정하는 소자분리막(4)을 형성하고, 상기 반도체 기판(10) 상에 게이트 절연막, 제1 도전막을 형성하고, 상기 제1 도전막을 패터닝하여 제1 도전막 패턴(14)을 형성한다. 상기 제1 도전막 패턴(14)이 형성된 기판 상에 게이트 층간 유전막(inter-gate dielectric layer; 16) 및 마스크 도전막(18)을 차례로 형성한다. 상기 마스크 도전막(18) 및 상기 게이트 층간 유전막(16)을 차례로 패터닝하여 상기 제1 도전막 패턴(14)이 노출된 오프닝(20)을 형성한다. 도시하지는 않았지만, 상기 오프닝(20)은 상기 활성영역들(2)의 상부를 가로지른다. 상기 오프닝(20)은 선택 라인이 형성되는 영역(S)의 중앙에 위치하도록 형성하는 것이 바람직하다.
도 3을 참조하면, 상기 오프닝(20)이 형성된 상기 마스크 도전막(18) 상에 제2 도전막을 형성하고, 상기 제2 도전막, 상기 마스크 도전막(18), 상기 게이트 층간 유전막(16) 및 상기 제1 도전막 패턴(14)을 차례로 패터닝하여 워드라인(WL) 및 선택 라인(SL)을 형성한다. 상기 워드라인(WL)은 차례로 적층된 부유게이트(34), 게이트 층간 유전막 패턴(36), 마스크 도전막 패턴(38) 및 제어 게이트 패턴(40)을 포함하고, 상기 선택 라인(SL)은 하부 게이트 패턴(24), 더미 유전막 패턴(26), 마스크 도전막 패턴(28) 및 선택 게이트 패턴(30)을 포함한다. 상기 부유게이트(34) 및 상기 제어 게이트 패턴(40)은 전기적으로 절연되지만, 상기 하부 게이트 패턴(24) 및 상기 선택 게이트 패턴(30)은 상기 오프닝(20)을 통해서 전기적으로 서로 연결된다. 상기 오프닝(20)의 폭은 예컨대 상기 선택 라인 폭(L)의 로 형성할 수 있다. 이 경우, 상기 오프닝(20)과 상기 선택 라인(SL)의 오정렬 허용도는 이 된다.
도 4 내지 도 5는 종래기술의 문제점을 설명하기 위한 공정 단면도들이다.
도 4를 참조하면, 상기 오프닝(20)이 오정렬되거나, 상기 선택 라인(SL)이 오정렬되면, 상기 오프닝(20)의 일부분(46)은 상기 선택 라인 영역(S)을 벗어난다.
도 5를 참조하면, 상기 제2 도전막을 형성하고, 상기 게이트 층간 유전막(16)을 식각마스크로 사용하여 상기 제2 도전막 및 상기 마스크 도전막을 패터닝하여 제어 게이트 패턴(40), 선택 게이트 패턴(30) 및 마스크 도전막 패턴(38, 28)을 형성한다. 이 때, 상기 선택 라인 영역(S)을 벗어난 오프닝 영역(46)의 상기 제1 도전막 패턴(14)이 제거되어 상기 게이트 절연막(12)이 노출된다.
도 6을 참조하면, 상기 게이트 층간 유전막(16) 및 상기 제1 도전막 패턴(14)을 패터닝하여 부유게이트(34), 하부 게이트 패턴(24) 및 게이트 층간 유전막 패턴(36) 및 더미 유전막 패턴(26)을 형성한다. 이 때, 상기 오프닝 영역(20)의 반도체 기판이 식각손상을 받거나, 더욱 심할 경우, 상기 선택 라인(SL)에 인접하여 홈(notch; 48)이 형성될 수도 있다.
본 발명이 이루고자 하는 기술적 과제는 선택 라인의 상부 도전층 및 하부 도전층이 이들 사이에 개재된 유전막의 오프닝을 통해 전기적으로 연결됨으로써 집적도가 높은 이이피롬 및 그 제조방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 오프닝과 선택 라인 간의 오정렬에 대한 마진이 높은 이이피롬 및 그 제조방법을 제공하는데 있다.
상기 기술적 과제들을 달성하기 위하여 본 발명은 적층된 하부 게이트 패턴과 선택 게이트 패턴 사이에 상기 선택 게이트 패턴의 일 측벽에 정렬되어 상기 선택 게이트 패턴과 소정폭만큼 중첩된 더미 유전막 패턴을 포함하는 이이피롬 소자를 제공한다.
이 소자는 복수개의 평행한 활성영역을 한정하는 소자분리막과, 상기 활성영역들과 교차하여 배치된 한쌍의 제어게이트 패턴 및 상기 활성영역들과 교차하여 제어게이트 패턴들 사이에 평행하게 배치된 한쌍의 선택 게이트 패턴을 포함한다. 상기 활성영역들과 상기 제어게이트 패턴이 교차하는 영역에는 부유게이트 패턴들이 형성된다. 상기 활성영역들과 상기 선택 게이트 패턴이 교차하는 영역에는 하부 게이트 패턴들이 형성된다. 상기 제어게이트 패턴과 상기 부유게이트 패턴 사이에 게이트층간 유전막 패턴(inter-gate dielectric pattern)이 개재되고, 상기 선택 게이트 패턴과 상기 하부 게이트 패턴 사이에 더미 유전막 패턴이 개재된다. 상기 더미 유전막 패턴은 상기 선택 게이트 패턴과 평행하고, 상기 선택 게이트 패턴의 일측벽에 자기정렬되어 상기 선택 게이트 패턴과 소정 폭만큼 중첩된다.
구체적으로, 상기 더미 유전막 패턴은 상기 제어게이트 패턴에 대향하는 상기 선택 게이트 패턴의 측벽에 자기정렬되어 상기 선택 게이트 패턴과 소정 폭만큼 중첩된다. 따라서, 상기 선택 게이트 패턴은 그 하부의 상기 하부 게이트 패턴들과 전기적으로 연결된다. 상기 게이트 층간 유전막 패턴과 상기 제어게이트 패턴 사이와, 상기 더미 유전막 패턴과 상기 선택 게이트 패턴 사이에 마스크 도전막 패턴이 더 개재될 수도 있다.
본 발명은 낸드형 셀 어레이 구조를 가지는 플래시 이이피롬 소자에도 적용할 수 있다.
이 플래시 이이피롬 소자는 복수개의 평행한 활성영역을 한정하는 소자분리막과, 상기 활성영역들과 교차하여 배치된 한쌍의 선택 게이트 패턴과, 상기 활성영역들과 교차하여 상기 선택 게이트 패턴들 사이에 평행하게 배치된 복수개의 평행한 제어게이트 패턴을 포함한다. 상기 활성영역들과 상기 제어게이트 패턴이 교차하는 영역에 부유게이트 패턴들이 형성되고, 상기 활성영역들과 상기 선택 게이트 패턴이 교차하는 영역에 하부 게이트 패턴들이 형성된다. 상기 제어게이트 패턴과 상기 부유게이트 패턴 사이에 게이트 층간 유전막 패턴(inter-gate dielectric pattern)이 개재되고, 상기 선택 게이트 패턴과 상기 하부 게이트 패턴 사이에 더미 게이트 패턴이 개재된다. 상기 더미 게이트 패턴은 상기 선택 게이트 패턴과 평행하고, 상기 선택 게이트 패턴의 일측벽에 자기정렬되어 상기 선택 게이트 패턴과 소정 폭만큼 중첩된다.
플래시 이이피롬 셀 어레이는 복수개의 단위 셀 블록을 포함할 수 있다. 상기 단위 셀 블록은 상기 한쌍의 선택 게이트 패턴 및 이들 사이의 제어게이트 패턴들을 포함한다. 각 단위 셀 블록의 선택 게이트 패턴은 인접한 단위 셀 블록의 선택 게이트 패턴과 대향하여 배치된다. 상기 선택 게이트 패턴들의 대향하는 부분은 그 하부의 하부 게이트 패턴과 전기적으로 연결된다.
상기 기술적 과제들을 달성하기 위하여 본 발명은 적층된 하부 게이트 패턴과 선택 게이트 패턴 사이에 상기 선택 게이트 패턴의 일 측벽에 정렬되어 상기 선택 게이트 패턴과 소정폭만큼 중첩된 더미 유전막 패턴을 포함하는 이이피롬 소자의 제조방법을 제공한다.
이 방법은 반도체 기판 상에 복수개의 평행한 활성영역을 한정하는 소자분리막을 형성하고, 각각의 활성영역 상부에 인접한 소자분리막 상부에 일부분 연장되고 상기 활성영역과 평행하게 배치된 하부 도전막 패턴을 형성하는 것을 포함한다. 상기 하부 도전막 패턴 상에 상기 활성영역과 교차하는 오프닝을 갖는 유전막 패턴을 형성하고, 상기 유전막 패턴 상부에 상부 도전막을 형성한다. 상기 상부도전막 및 상기 유전막 패턴을 차례로 패터닝하여 상기 활성영역들의 상부를 가로지르는 제어게이트 패턴, 선택 게이트 패턴, 게이트 유전막 패턴 및 더미 유전막 패턴을 형성한다. 상기 게이트 유전막 패턴은 상기 제어게이트 패턴 하부에 자기정렬되어 형성된다. 상기 선택 게이트 패턴은 상기 오프닝의 일측벽과 중첩되어 형성된다. 따라서, 상기 더미 유전막 패턴은 상기 선택 게이트 패턴의 일측벽에 자기정렬되어 상기 선택 게이트 패턴과 소정 폭만큼 중첩된다. 계속해서, 상기 하부 도전막 패턴을 패터닝하여 상기 선택 게이트 패턴에 정렬된 하부 게이트 패턴과, 상기 제어게이트 패턴에 자기정렬된 부유게이트 패턴을 형성한다.
상기 오프닝을 형성하기 위하여 상기 하부 도전막 패턴이 형성된 기판의 전면에 유전막 및 마스크 도전막을 차례로 형성하고, 상기 마스크 도전막 및 상기 유전막을 차례로 패터닝하여 상기 활성영역들의 상부를 가로지르는 오프닝을 형성할 수 있다.
본 발명의 일 실시예에서, 상기 활성영역들의 상부를 가로질러 적어도 한 쌍의 제어게이트 패턴을 형성하고, 각 쌍의 제어게이트 패턴들 사이에 상기 활성영역들의 상부를 가로질러 한 쌍의 선택 게이트 패턴을 형성할 수 있다. 상기 오프닝은 일 방향으로 상기 한 쌍의 선택 게이트 패턴들 중 어느 하나와 소정 폭만큼 중첩되고, 다른 방향으로 다른 선택 게이트 패턴과 소정 폭만큼 중첩되는 영역에 형성할 수 있다.
본 발명의 다른 실시예에서, 상기 활성영역들의 상부를 가로질러 적어도 한쌍의 선택 게이트 패턴을 형성하고, 가 쌍의 선택게이트 패턴들 사이에 상기 활성영역들의 상부를 가로지르는 복수개의 평행한 제어 게이트 패턴을 형성할 수 있다. 상기 오프닝은 상기 제어 게이트 패턴들을 향하여 연장되어 상기 선택 게이트와 일 방향으로 소정 폭만큼 중첩된 영역에 형성할 수 있다. 이 소자는 상기 한쌍의 선택 게이트 패턴 및 이들 사이의 제어 게이트 패턴들을 포함하는 복수개의 단위 셀블록으로 구성될 수 있다. 각 단위 셀 블록의 선택 게이트 패턴은 인접한 단위 셀 블록의 선택 게이트 패턴과 대향하여 배치되도록 형성할 수 있다. 상기 오프닝은 일 방향으로는 서로 대향하는 선택 게이트 패턴 중 하나와 소정 폭만큼 중첩되고, 다른 방향으로는 다른 하나의 선택 게이트 패턴과 소정 폭만큼 중첩되는 영역에 형성할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 7a는 본 발명의 제1 실시예에 따른 이이피롬 소자의 평면도이다.
도 7b는 도 7a의 Ⅱ-Ⅱ'를 따라 취해진 본 발명의 제1 실시예에 따른 이이피롬 소자의 단면도이다.
도 7a 및 도 7b를 참조하면, 본 발명에 따른 이이피롬 소자는 반도체 기판(50) 상에 형성되어 복수개의 평행한 활성영역들(52)을 한정하는 소자분리막(56)을 포함한다. 상기 활성영역들(52)과 교차하여 한쌍의 제어 게이트 패턴(68b)이 배치되고, 상기 제어 게이트 패턴들(68b) 사이에 한쌍의 선택 게이트 패턴(68a)이 상기 활성영역들(52)과 교차하여 평행하게 배치된다. 상기 활성영역들(52)과 상기 제어 게이트 패턴들(68b)이 교차하는 영역에 부유게이트 패턴들(606)이 배치되어 있다. 상기 부유 게이트 패턴(60b)은 상기 활성영역(52)과 상기 제어 게이트 패턴(68b) 사이에 개재된다. 상기 부유 게이트 패턴(60b)과 상기 제어 게이트 패턴(68b) 사이에 게이트 층간 유전막 패턴(62b)이 개재되어 있다. 상기 게이트 층간 유전막 패턴(62b)은 상기 제어 게이트 패턴(68b)에 자기정렬되어 상기 활성영역들(52)의 상부를 가로지른다. 상기 활성영역들(52)과 상기 선택 게이트 패턴들(68a)이 교차하는 영역에는 하부 게이트 패턴들(60a)이 배치되어 있다. 상기 하부 게이트 패턴(60a)은 상기 활성영역(52)과 상기 선택 게이트 패턴(68a) 사이에 개재된다. 상기 하부 게이트 패턴(60a)과 상기 선택 게이트 패턴(68a) 사이에 더미 유전막 패턴(62a)이 개재되어 있다. 상기 더미 유전막 패턴(62a)은 상기 선택 게이트 패턴(68a)의 폭보다 좁은 폭을 가지고, 상기 선택 게이트 패턴(68a)의 일 측벽에 정렬된 측벽을 가진다. 상기 더미 유전막 패턴(62a)은 상기 선택 게이트 패턴(68a)과 평행하게 상기 활성영역들(52)의 상부를 지나되, 상기 선택 게이트 패턴(68a)의 일측벽에 정렬되어 상기 선택 게이트 패턴 소정의 폭만큼 중첩되어 형성된다. 따라서, 각각의 선택 게이트 패턴(68a)은 그 하부의 하부 게이트 패턴들(60a)과 전기적으로 연결된다. 상기 더미 유전막 패턴(62a)은 상기 선택 게이트 패턴(68a)의 측벽 중 상기 제어 게이트 패턴(68b)에 대향하는 측벽에 정렬되어 형성된다. 상기 게이트 층간 유전막 패턴(62b)과 상기 제어 게이트 패턴(68b) 사이에는 마스크 도전막 패턴(64b)이 개재되는데 상기 마스크 도전막 패턴(64b)은 상기 게이트 층간 유전막 패턴(62b)에 자기정렬되어 있다. 상기 더미 유전막 패턴(62a)과 상기 선택 게이트 패턴(68a) 사이에도 마스크 도전막 패턴(64a)이 개재되는데, 상기 마스크 도전막 패턴(64a)은 더미 유전막 패턴(62a)에 자기정렬된다. 상기 부유 게이트 패턴(60b) 및 상기 활성 영역(52) 사이에 제1 게이트 절연막(58b)이 개재되고, 상기 하부 게이트 패턴(60a) 및 상기 활성영역(52) 사이에 제2 게이트 절연막(58a)이 개재된다. 상기 제1 게이트 절연막(58b)은 전하의 터널링이 가능한 얇은 영역을 포함한다.
도시된 것과 같이, 한쌍의 제어 게이트 패턴(68b) 및 그 사이의 한쌍의 선택 게이트 패턴(68a)은 반도체 기판 상에 반복적으로 배치된 단위 셀 블록을 구성한다. 단위 셀 블록들 사이에는 상기 활성영역들(52)과 수직으로 교차하는 다른 활성영역들(52)이 더 형성될 수 있다. 상기 다른 활성영역들(52)은 공통 소오스 영역을 형성할 수 있다. 또한, 동일한 선택 게이트 패턴에 연결된 하부 게이트 패턴들은 소자분리막 상에서 이격되어 있다.
도 8a 내지 10a는 본 발명의 제1 실시예에 따른 이이피롬 소자의 제조방법을 설명하기 위한 평면도이다.
도 8b 내지 10b는 각각 도 8a 내지 10b의 Ⅱ-Ⅱ'따라 취해진 본 발명의 제1 실시예에 따른 이이피롬 소자의 제조방법을 설명하기 위한 단면도이다.
도 8a 및 도 8b를 참조하면, 반도체 기판(50) 상에 소자분리막(56)을 형성하여 복수개의 평행한 활성영역(52)을 한정한다. 이 때, 상기 활성영역들(52)과 수직으로 교차하여 이후 공정에서 공통 소오스 영역이 형성될 다른 활성영역들(52)이 더 형성될 수 있다. 상기 반도체 기판(50)의 전면에 게이트 절연막 및 하부 도전막을 형성하고 상기 하부 도전막을 패터닝하여 복수개의 평행한 하부 도전막 패턴(60)을 형성한다. 상기 하부 도전막 패턴들(60a)은 상기 활성영역들(52)에 각각 대응된다. 상기 하부 도전막 패턴(60)은 대응하는 활성영역(52) 상에 배치된다. 상기 하부 도전막 패턴(60)은 대응하는 활성영역(52)에 인접한 소자분리막과 일부분이 중첩된다.
도시하지는 않았지만, 상기 게이트 절연막은 이후 형성될 부유게이트 패턴의 하부에 전하의 터널링이 가능한 얇은 영역이 위치하도록 형성할 수 있다.
도 9a 및 도 9b를 참조하면, 상기 하부 도전막 패턴(60)이 형성된 기판의 전면에 상기 활성영역들(52)과 교차하는 오프닝(66)을 갖는 유전막 패턴(62)을 형성한다. 상기 유전막 패턴(62)은 기판의 전면에 유전막 및 마스크 도전막을 적층하고, 상기 마스크 도전막 및 상기 유전막을 순차적으로 패터닝함으로써 형성할 수 있다. 따라서, 상기 유전막 패턴(62) 상부에는 마스크 도전막(64)이 형성될 수 있다.
상기 오프닝은 일 방향으로는 인접한 선택 게이트 패턴(68a) 중 어느 하나와 소정 폭만큼 중첩되고, 다른 방향으로는 다른 선택 게이트 패턴(68a)과 소정 폭 만큼 중첩되는 영역에 형성한다.
도 10a 및 10b를 참조하면, 상기 기판의 전면에 상부 도전막(68)을 형성한다. 상기 상부 도전막(68)은 상기 마스크 도전막(64)과 동일한 물질로 형성할 수도 있다. 더 나아가서, 상기 상부 도전막(68)은 일반적인 고속, 저전압 소자와 마찬가지로 금속 또는 금속실리사이드 등의 고전도층을 포함하는 다층막으로 형성할 수도 있다.
이어서 도시하지는 않았지만, 상기 상부 도전막(68), 상기 마스크 도전막(64) 및 상기 유전막 패턴(62)을 순차적으로 패터닝하여 상기 활성영역들(52)의 상부를 가로지르는 제어 게이트 패턴(68b) 및 선택 게이트 패턴(68a)을 형성하고, 상기 제어 게이트 패턴(68b)에 자기정렬된 마스크 도전막 패턴(64b) 및 게이트 층간 유전막 패턴(62b)과, 상기 선택 게이트 패턴(68a)에 자기정렬된 측벽을 갖는 마스크 도전막 패턴(64a) 및 더미 유전막 패턴(62a)을 형성한다. 상기 오프닝(66)은 상기 선택 게이트 패턴(68a)과 일부분 중첩되는 영역에 형성되기 때문에, 상기 선택 게이트 패턴(68a) 하부에 유전막 패턴(62)이 없는 부분이 존재한다. 따라서, 상기 더미 유전막 패턴(62a)은 상기 선택 게이트 패턴(68a)의 일 측벽에 정렬된 측벽을 가지고, 상기 선택 게이트 패턴(68a)과 소정 폭만큼 중첩되어 형성된다. 상기 더미 유전막 패턴(62a)은 상기 선택 게이트 패턴(68a)의 측벽 중에서 상기 제어 게이트 패턴(68b)에 대향하는 측벽에 정렬된 측벽을 갖는다.따라서, 선택 게이트 패턴의 측벽 중에서 인접한 다른 선택 게이트 패턴에 대향하는 측벽은 하부 도전막 패턴(60)과 직접적으로 접촉된다. 계속해서, 상기 하부 도전막 패턴(60)을 패터닝하여 도 7a 및 도 7b에 도시된 것과 같이, 상기 제어 게이트 패턴(68b)과 상기 활성영역(52)이 교차하는 영역에 상기 제어 게이트 패턴(68b)에 자기정렬된 부유 게이트 패턴(60b)을 형성하고, 상기 선택 게이트 패턴(68a)과 상기 활성영역(52)이 교차하는 영역에 상기 선택 게이트 패턴(68a)에 자기정렬된 하부 게이트 패턴(60a)을 형성한다.
본 발명은 낸드형 셀어레이 구조를 갖는 플래시 이이피롬 소자에 적용할 수 있다.
도 11a는 본 발명의 제2 실시예에 따른 이이피롬 소자의 평면도이다.
도 11b는 도 11a의 Ⅲ-Ⅲ'를 따라 취해진 본 발명의 제2 실시예에 따른 이이피롬 소자의 단면도이다.
도 11a 및 도 11b를 참조하면, 본 발명에 따른 이이피롬 소자는 반도체 기판(50) 상에 형성되어 복수개의 평행한 활성영역들(52)을 한정하는 소자분리막(56)을 포함한다. 상기 활성영역들(52)과 교차하여 한쌍의 선택 게이트 패턴(68a)이 배치되고, 상기 선택 게이트 패턴들(68a) 사이에 복수개의 제어 게이트 패턴들(68b)이 상기 활성영역들(52)과 교차하여 평행하게 배치된다. 상기 활성영역들(52)과 상기 제어 게이트 패턴들(68b)이 교차하는 영역에 부유게이트 패턴들(60b)이 배치되어 있다. 상기 부유 게이트 패턴(60b)은 상기 활성영역(52)과 상기 제어 게이트 패턴(68b) 사이에 개재된다. 상기 부유 게이트 패턴(60b)과 상기 제어 게이트 패턴(68b) 사이에 게이트 층간 유전막 패턴(62b)이 개재되어 있다. 상기 게이트 층간 유전막 패턴(62b)은 상기 제어 게이트 패턴(68b)에 자기정렬되어 상기 활성영역들(52)의 상부를 가로지른다. 상기 활성영역들(52)과 상기 선택 게이트 패턴들(68a)이 교차하는 영역에는 하부 게이트 패턴들(60a)이 배치되어 있다. 상기 하부 게이트 패턴(60a)은 상기 활성영역(52)과 상기 선택 게이트 패턴(68a) 사이에 개재된다. 상기 하부 게이트 패턴(60a)과 상기 선택 게이트 패턴(68a) 사이에 더미 유전막 패턴(62a)이 개재되어 있다. 상기 더미 유전막 패턴(62a)은 상기 선택 게이트 패턴(68a)의 폭보다 좁은 폭을 가지고, 상기 선택 게이트 패턴(68a)의 일 측벽에 정렬된 측벽을 가진다. 상기 더미 유전막 패턴(62a)은 상기 선택 게이트 패턴(68a)과 평행하게 상기 활성영역들(52)의 상부를 지나되, 상기 선택 게이트 패턴(68a)의 일측벽에 정렬되어 상기 선택 게이트 패턴 소정의 폭만큼 중첩되어 형성된다. 따라서, 각각의 선택 게이트 패턴(68a)은 그 하부의 하부 게이트 패턴들(60a)과 전기적으로 연결된다. 상기 더미 유전막 패턴(62a)은 상기 선택 게이트 패턴(68a)의 측벽 중 상기 제어 게이트 패턴(68b)에 대향하는 측벽에 정렬되어 형성된다. 상기 게이트 층간 유전막 패턴(62b)과 상기 제어 게이트 패턴(68b) 사이에는 마스크 도전막 패턴(64b)이 개재되는데 상기 마스크 도전막 패턴(64b)은 상기 게이트 층간 유전막 패턴(62b)에 자기정렬되어 있다. 상기 더미 유전막 패턴(62a)과 상기 선택 게이트 패턴(68a) 사이에도 마스크 도전막 패턴(64a)이 개재되는데, 상기 마스크 도전막 패턴(64a)은 더미 유전막 패턴(62a)에 자기정렬된다. 상기 부유 게이트 패턴(60b) 및 상기 활성 영역(52) 사이에 제1 게이트 절연막(58b)이 개재되고, 상기 하부 게이트 패턴(60a) 및 상기 활성영역(52) 사이에 제2 게이트 절연막(58a)이 개재된다. 상기 제1 게이트 절연막(58b)은 전하의 터널링이 가능한 얇은 절연막이다.
도시된 것과 같이, 한쌍의 선택 게이트 패턴(68a) 및 그 사이에 배치된 복수개의 제어 게이트 패턴들(68b)은 반도체 기판 상에 반복적으로 배치된 단위 셀 블록을 구성한다. 각각의 셀 블록의 선택 게이트 패턴(68a) 중 어느 하나에 인접하여 상기 게이트 패턴들과 평행한 다른 활성영역들(52)이 더 형성될 수 있다. 상기 다른 활성영역들(52)에 불순물이 주입되어 공통 소오스 영역을 형성할 수 있다. 이와 달리, 상기 게이트 패턴들과 평행한 활성영역을 형성하지 않고, 상기 공통 소오스 영역에 대응하고, 각각의 활성영역(52)과 전기적으로 접속된 도전성 패턴을 이용하여 공통 소오스 영역을 형성할 수 있다. 낸드형 셀 어레이에서, 상기 선택 게이트 패턴(68a)은 인접한 셀 블록의 선택 게이트 패턴(68a)과 서로 대향하여 배치된다. 동일한 선택 게이트 패턴에 연결된 하부 게이트 패턴들은 소자분리막 상에서 서로 이격되어 있다.
도 12a 내지 14a는 본 발명의 제2 실시예에 따른 이이피롬 소자의 제조방법을 설명하기 위한 평면도이다.
도 12b 내지 14b는 각각 도 12a 내지 14b의 Ⅲ-Ⅲ' 따라 취해진 본 발명의 제2 실시예에 따른 이이피롬 소자의 제조방법을 설명하기 위한 단면도이다.
도 12a 및 도 12b를 참조하면, 반도체 기판(50) 상에 소자분리막(56)을 형성하여 복수개의 평행한 활성영역(52)을 한정한다. 이 때, 상기 활성영역들(52)과 수직으로 교차하여 이후 공정에서 공통 소오스 영역이 형성될 다른 활성영역들(52)이 더 형성될 수 있다. 상기 반도체 기판(50)의 전면에 게이트 절연막 및 하부 도전막을 형성하고 상기 하부 도전막을 패터닝하여 복수개의 평행한 하부 도전막 패턴(60)을 형성한다. 상기 하부 도전막 패턴들(60a)은 상기 활성영역들(52)에 각각 대응된다. 상기 하부 도전막 패턴(60)은 대응하는 활성영역(52) 상에 배치된다. 상기 하부 도전막 패턴(60)은 대응하는 활성영역(52)에 인접한 소자분리막과 일부분이 중첩된다.
상기 하부 도전막 패턴(60)을 형성할 때, 선택 게이트 패턴이 형성되는 영역에서 상기 하부 도전막 패턴들(60a)이 상기 활성영역들(52)의 상부를 가로질러 연결되도록 형성할 수도 있다. 그러나, 이 경우 근접효과로 인하여 상기 하부 도전막 패턴들(60a)이 연결되는 부분의 형상이 변형될 수 있기 때문에 상기 하부 도전막 패턴들(60a)은 상기 소자분리막(56) 상부에서 이격되도록 형성하는 것이 바람직하다.
도 13a 및 도 13b를 참조하면, 상기 하부 도전막 패턴(60)이 형성된 기판의 전면에 상기 활성영역들(52)과 교차하는 오프닝(66)을 갖는 유전막 패턴(62)을 형성한다. 상기 유전막 패턴(62)은 기판의 전면에 유전막 및 마스크 도전막을 적층하고, 상기 마스크 도전막 및 상기 유전막을 순차적으로 패터닝함으로써 형성할 수 있다. 따라서, 상기 유전막 패턴(62) 상부에는 마스크 도전막(64)이 형성될 수 있다.
상기 오프닝은 일 방향으로는 인접한 선택 게이트 패턴(68a) 중 어느 하나와 소정 폭만큼 중첩되고, 다른 방향으로는 다른 선택 게이트 패턴(68a)과 소정 폭 만큼 중첩되는 영역에 형성한다.
도 14a 및 14b를 참조하면, 상기 기판의 전면에 상부 도전막(68)을 형성한다. 상기 상부 도전막(68)은 상기 마스크 도전막(64)과 동일한 물질로 형성할 수도 있다. 더 나아가서, 상기 상부 도전막(68)은 일반적인 고속, 저전압 소자와 마찬가지로 금속 또는 금속실리사이드 등의 고전도층을 포함하는 다층막으로 형성할 수도 있다.
이어서 도시하지는 않았지만, 상기 상부 도전막(68), 상기 마스크 도전막(64) 및 상기 유전막 패턴(62)을 순차적으로 패터닝하여 상기 활성영역들(52)의 상부를 가로지르는 제어 게이트 패턴(68b) 및 선택 게이트 패턴(68a)을 형성하고, 상기 제어 게이트 패턴(68b)에 자기정렬된 마스크 도전막 패턴(64b) 및 게이트 층간 유전막 패턴(62b)과, 상기 선택 게이트 패턴(68a)에 자기정렬된 측벽을 갖는 마스크 도전막 패턴(64a) 및 더미 유전막 패턴(62a)을 형성한다. 상기 오프닝(66)은 상기 선택 게이트 패턴(68a)과 일부분 중첩되는 영역에 형성되기 때문에, 상기 선택 게이트 패턴(68a) 하부에 유전막 패턴(62)이 없는 부분이 존재한다. 따라서, 상기 더미 유전막 패턴(62a)은 상기 선택 게이트 패턴(68a)의 일 측벽에 정렬된 측벽을 가지고, 상기 선택 게이트 패턴(68a)과 소정 폭만큼 중첩되어 형성된다. 상기 더미 유전막 패턴(62a)은 상기 선택 게이트 패턴(68a)의 측벽 중에서 상기 제어 게이트 패턴(68b)에 대향하는 측벽에 정렬된 측벽을 갖는다.따라서, 선택 게이트 패턴의 측벽 중에서 인접한 다른 선택 게이트 패턴에 대향하는 측벽은 하부 도전막 패턴(60)과 직접적으로 접촉된다. 계속해서, 상기 하부 도전막 패턴(60)을 패터닝하여 도 11a 및 도 11b에 도시된 것과 같이, 상기 제어 게이트 패턴(68b)과 상기 활성영역(52)이 교차하는 영역에 상기 제어 게이트 패턴(68b)에 자기정렬된 부유 게이트 패턴(60b)을 형성하고, 상기 선택 게이트 패턴(68a)과 상기 활성영역(52)이 교차하는 영역에 상기 선택 게이트 패턴(68a)에 자기정렬된 하부 게이트 패턴(60a)을 형성한다.
상술한 것과 같이, 본 발명에 따르면 선택 게이트 패턴과 하부 게이트 패턴 사이에 개재된 더미 유전막 패턴은 상기 선택 게이트 패턴의 일측벽에 정렬된 측벽을 가지고, 상기 선택 게이트 패턴과 소정 폭만큼 중첩되어 형성된다. 상기 더미 유전막 패턴은 오프닝을 갖는 유전막 패턴을 상기 선택 게이트 패턴에 자기정렬되도록 식각함으로써 형성할 수 있다. 본 발명에서 상기 오프닝은 일 방향으로 상기 선택 게이트 패턴과 중첩되기 때문에 종래기술에 비하여 높은 오정렬 마진을 가진다.
더 나아가서, 상기 선택 게이트 패턴 하부의 하부 게이트 패턴은 소자분리막 상에서 이격되어 배치된다. 상기 선택 게이트 패턴과 평행하게 활성영역들의 상부를 가로지르는 연속적인 하부 게이트 패턴을 형성할 경우, 사진공정의 근접효과로 인하여 상기 선택 게이트 패턴에 인접한 플로팅 게이트 패턴의 형상이 변형될 수 있다. 본 발명은 플로팅 게이트 패턴이 근접효과의 영향을 받지 않기 때문에 균일한 셀 특성 분포를 나타낸다.
도 1은 통상적인 낸드형 플래시 이이피롬 셀을 나타낸 평면도이다.
도 2 및 도 3은 도 1의 I-I'를 따라 취해진 종래의 이이피롬의 제조방법을 설명하기 위한 공정단면도들이다.
도 4 내지 도 6은 종래의 이이피롬의 문제점을 설명하기 위한 공정단면도들이다.
도 7a는 본 발명의 제1 실시예에 따른 이이피롬 소자의 평면도이다.
도 7b는 도 7a의 Ⅱ-Ⅱ'를 따라 취해진 본 발명의 제1 실시예에 따른 이이피롬 소자의 단면도이다.
도 8a 내지 10a는 본 발명의 제1 실시예에 따른 이이피롬 소자의 제조방법을 설명하기 위한 평면도이다.
도 8b 내지 10b는 각각 도 8a 내지 10b의 Ⅱ-Ⅱ'따라 취해진 본 발명의 제1 실시예에 따른 이이피롬 소자의 제조방법을 설명하기 위한 단면도이다.
도 11a는 본 발명의 제2 실시예에 따른 이이피롬 소자의 평면도이다.
도 11b는 도 11a의 Ⅲ-Ⅲ'를 따라 취해진 본 발명의 제2 실시예에 따른 이이피롬 소자의 단면도이다.
도 12a 내지 14a는 본 발명의 제2 실시예에 따른 이이피롬 소자의 제조방법을 설명하기 위한 평면도이다.
도 12b 내지 14b는 각각 도 12a 내지 14b의 Ⅲ-Ⅲ' 따라 취해진 본 발명의 제2 실시예에 따른 이이피롬 소자의 제조방법을 설명하기 위한 단면도이다.

Claims (14)

  1. 기판 상에 복수개의 평행한 활성영역을 한정하는 소자분리막;
    상기 활성영역들과 교차하여 배치된 한쌍의 제어게이트 패턴;
    상기 활성영역들과 교차하여 제어게이트 패턴들 사이에 평행하게 배치된 한쌍의 선택 게이트 패턴;
    상기 활성영역들과 상기 제어게이트 패턴이 교차하는 영역에 형성된 부유게이트 패턴들;
    상기 활성영역들과 상기 선택 게이트 패턴이 교차하는 영역에 형성된 하부 게이트 패턴들;
    상기 제어게이트 패턴과 상기 부유게이트 패턴 사이에 개재된 게이트층간 유전막 패턴(inter-gate dielectric pattern);및
    상기 선택 게이트 패턴과 상기 하부 게이트 패턴 사이에 개재되되, 상기 선택 게이트 패턴과 평행하고, 상기 선택 게이트 패턴의 일측벽에 자기정렬되어 상기 선택 게이트 패턴과 소정 폭만큼 중첩된 더미 유전막 패턴(dummy dielectric pattern)을 포함하는 이이피롬 소자.
  2. 제 1 항에 있어서,
    상기 더미 유전막 패턴은 상기 제어게이트 패턴에 대향하는 상기 선택 게이트 패턴의 측벽에 정렬된 것을 특징으로 하는 이이피롬 소자.
  3. 제 1 항에 있어서,
    상기 선택 게이트 패턴은 그 하부의 상기 하부 게이트 패턴들과 전기적으로 연결된 것을 특징으로 하는 이이피롬 소자.
  4. 제 1 항에 있어서,
    상기 게이트 층간 유전막 패턴과 상기 제어게이트 패턴 사이와, 상기 더미 유전막 패턴과 상기 선택 게이트 패턴 사이에 개재된 마스크 도전막 패턴을 더 포함하는 것을 특징으로 하는 이이피롬 소자.
  5. 기판 상에 복수개의 평행한 활성영역을 한정하는 소자분리막;
    상기 활성영역들과 교차하여 배치된 한쌍의 선택 게이트 패턴;
    상기 활성영역들과 교차하여 상기 선택 게이트 패턴들 사이에 평행하게 배치된 복수개의 평행한 제어게이트 패턴;
    상기 활성영역들과 상기 제어게이트 패턴이 교차하는 영역에 형성된 부유게이트 패턴들;
    상기 활성영역들과 상기 선택 게이트 패턴이 교차하는 영역에 형성된 하부 게이트 패턴들;
    상기 제어게이트 패턴과 상기 부유게이트 패턴 사이에 개재된 게이트층간 유전막 패턴(inter-gate dielectric pattern);및
    상기 선택 게이트 패턴과 상기 하부 게이트 패턴 사이에 개재되되, 상기 선택 게이트 패턴과 평행하고, 상기 선택 게이트 패턴의 일측벽에 자기정렬되어 상기 선택 게이트 패턴과 소정 폭만큼 중첩된 더미 유전막 패턴(dummy dielectric pattern)을 포함하는 이이피롬 소자.
  6. 제 5 항에 있어서,
    상기 더미 유전막 패턴은 상기 제어게이트 패턴에 대향하는 상기 선택 게이트 패턴의 측벽에 자기정렬된 것을 특징으로 하는 이이피롬 소자.
  7. 제 5 항에 있어서,
    상기 선택 게이트 패턴은 그 하부의 상기 하부 게이트 패턴들과 전기적으로 연결된 것을 특징으로 하는 이이피롬 소자.
  8. 제 6 항에 있어서,
    상기 게이트 층간 유전막 패턴과 상기 제어게이트 패턴 사이와, 상기 더미 유전막 패턴과 상기 선택 게이트 패턴 사이에 개재된 마스크 도전막 패턴을 더 포함하는 것을 특징으로 하는 이이피롬 소자.
  9. 제 5 항에 있어서,
    상기 기판에 정의된 복수개의 단위 셀 블록을 더 포함하되,
    상기 단위 셀 블록은 상기 한쌍의 선택 게이트 패턴 및 이들 사이의 제어게이트 패턴들을 포함하고, 상기 단위 셀 블록의 선택 게이트 패턴은 인접한 단위 셀 블록의 선택 게이트 패턴과 대향하여 배치되되,
    상기 선택 게이트 패턴들의 대향하는 부분은 그 하부의 하부 게이트 패턴과 전기적으로 연결된 것을 특징으로 하는 이이피롬 소자.
  10. 반도체 기판 상에 복수개의 평행한 활성영역을 한정하는 소자분리막을 형성하는 단계;
    각각의 활성영역 상부에 인접한 소자분리막 상부에 일부분 연장되고 상기 활성영역과 평행하게 배치된 하부 도전막 패턴을 형성하는 단계;
    상기 하부 도전막 패턴 상에 상기 활성영역과 교차하는 오프닝을 갖는 유전막 패턴을 형성하는 단계;
    상기 유전막 패턴 상부에 상부 도전막을 형성하는 단계;
    상기 상부도전막 및 상기 유전막 패턴을 차례로 패터닝하여 상기 활성영역의 상부를 가로지르는 제어 게이트 패턴 및 상기 오프닝의 일측벽과 중첩된 선택 게이트 패턴을 형성하고, 상기 제어게이트 패턴 하부에 자기정렬된 게이트 유전막 패턴과, 상기 선택 게이트 패턴의 일측벽에 자기정렬되어 상기 선택 게이트 패턴과 소정 폭만큼 중첩된 더미 유전막 패턴을 형성하는 단계;및
    상기 하부 도전막 패턴을 패터닝하여 상기 선택 게이트 패턴에 정렬된 하부 게이트 패턴과, 상기 제어게이트 패턴에 자기정렬된 부유게이트 패턴을 형성하는 단계를 포함하는 이이피롬 제조방법.
  11. 제 10 항에 있어서,
    상기 유전막 패턴을 형성하는 단계는,
    상기 하부 도전막 패턴이 형성된 기판의 전면에 유전막 및 마스크 도전막을 차례로 형성하는 단계;및
    상기 마스크 도전막 및 상기 유전막을 차례로 패터닝하여 상기 활성영역들의 상부를 가로지르는 오프닝을 형성하는 단계를 포함하는 이이피롬 제조방법.
  12. 제 10 항에 있어서,
    상기 활성영역들의 상부를 가로질러 적어도 한 쌍의 제어게이트 패턴을 형성하고, 각 쌍의 제어게이트 패턴들 사이에 상기 활성영역들의 상부를 가로질러 한 쌍의 선택 게이트 패턴을 형성하되,
    상기 오프닝은 일 방향으로 상기 한 쌍의 선택 게이트 패턴들 중 어느 하나와 소정 폭만큼 중첩되고, 다른 방향으로 다른 선택 게이트 패턴과 소정 폭만큼 중첩되는 영역에 형성하는 것을 특징으로 하는 이이피롬 제조방법.
  13. 제 10 항에 있어서,
    상기 활성영역들의 상부를 가로질러 적어도 한쌍의 선택 게이트 패턴을 형성하고, 가 쌍의 선택게이트 패턴들 사이에 상기 활성영역들의 상부를 가로지르는 복수개의 평행한 제어 게이트 패턴을 형성하되,
    상기 오프닝은 상기 제어 게이트 패턴들을 향하여 연장되어 상기 선택 게이트와 일 방향으로 소정 폭만큼 중첩된 영역에 형성하는 것을 특징으로 하는 이이피롬 제조방법.
  14. 제 13 항에 있어서,
    상기 한쌍의 선택 게이트 패턴 및 이들 사이의 제어 게이트 패턴들은 단위 셀 블록을 구성하고, 단위 셀 블록의 선택 게이트 패턴은 인접한 단위 셀 블록의 선택 게이트 패턴과 대향하여 배치되도록 형성하되,
    상기 오프닝은 일 방향으로는 서로 대향하는 선택 게이트 패턴 중 하나와 소정 폭만큼 중첩되고, 다른 방향으로는 다른 하나의 선택 게이트 패턴과 소정 폭만큼 중첩되는 영역에 형성하는 것을 특징으로 하는 이이피롬 제조방법.
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