JP2005039221A - 選択トランジスタを有するｅｅｐｒｏｍ素子及びその製造方法 - Google Patents

Abstract

【課題】選択トランジスタを有するＥＥＰＲＯＭ素子及びその製造方法を提供する。
【解決手段】この素子は複数個の平行な活性領域を限定する素子分離膜と、活性領域と交差して配置された一対の制御ゲートパターン及び活性領域と交差して制御ゲートパターンの間に平行に配置された一対の選択ゲートパターンとを有する。活性領域と制御ゲートパターンが交差する領域には浮遊ゲートパターンが形成される。活性領域と選択ゲートパターンが交差する領域には下部ゲートパターンが形成される。制御ゲートパターンと浮遊ゲートパターンとの間にゲート層間誘電膜パターンが介在され、選択ゲートパターンと下部ゲートパターンとの間にダミー誘電膜パターンが介在される。ダミー誘電膜パターンは前記選択ゲートパターンと平行し、選択ゲートパターンの一側壁に自己整列されて前記選択ゲートパターンと所定の幅だけ重畳される。
【選択図】図５

Description

本発明は半導体記憶素子及びその製造方法に関するものであり、さらに具体的に、選択トランジスタを有するＥＥＰＲＯＭ及びその製造方法に関するものである。

ＥＥＰＲＯＭはデータを電気的に記憶及び削除する記憶素子として、代表的にフラッシュ記憶素子及びＦＬＯＴＯＸ記憶素子がある。ＦＬＯＴＯＸ記憶素子は二つのトランジスタ、すなわちメモリトランジスタ及び選択トランジスタで構成された記憶セルを有する。これに比べて、フラッシュ記憶素子は一つのトランジスタが記憶セルをなす。フラッシュ記憶素子セルアレイは記憶セルの配置形態に従ってＮＡＮＤ型セルアレイ及びＮＯＲ型セルアレイに区分される。ＮＡＮＤ型セルアレイはセルアレイ領域に複数個の記憶セルが直列に連結されたセルストリングが平行に配置される。ＮＡＮＤ型セルアレイのセルストリングはその両端部にＦＬＯＴＯＸ記憶素子と類似に選択トランジスタを含んでいる。記憶セルを選択するＦＬＯＴＯＸ記憶素子の選択トランジスタとは異なってＮＡＮＤ型フラッシュ記憶素子の選択トランジスタはセルストリングを選択する。

ＥＥＰＲＯＭセルのトランジスタは順次に積層された下部導電膜と上部導電膜及び前記下部導電膜と上部導電膜との間に介在された絶縁膜とを含む。記憶セルは情報を貯蔵するために前記下部導電膜と前記上部導電膜が電気的に絶縁されることが要求されるが、選択トランジスタの場合、前記下部導電膜及び前記上部導電膜は電気的に連結（接続）されなければならない。したがって、選択トランジスタの下部導電膜及び上部導電膜を電気的に連結するための多様な構造が提示されている。米国特許第４，７８０，４３１号及び第６，２２１，７１７号には選択トランジスタを有するＥＥＰＲＯＭ記憶素子を開示している。

図１は通常なＮＡＮＤ型フラッシュ記憶素子のセルアレイの一部分を示した平面図である。

図１を参照すると、通常なＮＡＮＤ型フラッシュ記憶素子は半導体基板に複数個の平行な活性領域４を限定する素子分離膜２が配置され、前記活性領域４の上部を横切って列選択ライン(ｓｔｒｉｎｇ ｓｅｌｅｃｔｉｏｎ ｌｉｎｅ、ＳＳＬ)、接地選択ライン(ｇｒｏｕｎｄ ｓｅｌｅｃｔｉｏｎ ｌｉｎｅ、ＧＳＬ)及び複数個のワードラインＷＬが配置される。前記列選択ラインＳＳＬと前記接地選択ラインＧＳＬ及びこれらの間に配置された複数個のワードラインＷＬは記憶セル単位(ｍｅｍｏｒｙ ｃｅｌｌ ｕｎｉｔ)を構成する。ＮＡＮＤ型セルアレイは対称的に繰り返されて配置された複数個の記憶セル単位で構成される。隣接して配置された接地選択ラインＧＳＬの間に前記活性領域４を電気的に連結する共通ソースラインＣＳＬが配置され、隣接して配置された列選択ラインＳＳＬの間の各活性領域４にはビットラインプラグ４４が配置される。

前記ワードラインＷＬは前記活性領域４の上部を横切る制御ゲートパターン４９と各活性領域４上に形成された浮遊ゲート３２を含み、前記接地選択ラインＧＳＬ及び前記列選択ラインＳＳＬは順次に積層された下部ゲートパターン２４及び選択ゲートパターン３０を含む。前記ワードラインＷＬは前記制御ゲートパターン４９と前記浮遊ゲート３２を電気的に絶縁させるゲート層間誘電膜とを含む。これに反して、前記選択ゲートパターン３０及び前記下部ゲートパターン２４は電気的に接続されなければならない。したがって、通常に前記選択ゲートパターン３０及び前記下部ゲートパターン２４はバッティングコンタクトによって電気的に連結するか、製造過程で前記選択ゲートパターン３０と前記下部ゲートパターン２４との間に形成されたゲート層間誘電膜の一部分を除去することによって電気的に連結する。

図２及び図３は図１のＡ−Ａに沿って切断した従来のＥＥＰＲＯＭの製造方法を説明するための工程断面図である。

図２を参照すると、半導体基板１０に活性領域２を限定する素子分離膜４を形成し、前記半導体基板１０上にゲート絶縁膜、第１導電膜を形成し、前記第１導電膜をパターニングして第１導電膜パターン１４を形成する。前記第１導電膜パターン１４が形成された基板上にゲート層間誘電膜(ｉｎｔｅｒ−ｇａｔｅ ｄｉｅｌｅｃｔｒｉｃ ｌａｙｅｒ：１６)及びマスク導電膜１８を順次に形成する。前記マスク導電膜１８及び前記ゲート層間誘電膜１６を順にパターニングして前記第1 導電膜パターン１４が露出したオープニング２０を形成する。図示しないが、前記オープニング２０は前記活性領域２の上部を横切る。前記オープニング２０は選択ラインが形成される領域Ｓの中央に位置するように形成することが望ましい。

図３を参照すると、前記オープニング２０が形成された前記マスク導電膜１８上に第２導電膜を形成し、前記第２導電膜、前記マスク導電膜１８、前記ゲート層間誘電膜１６及び前記第１導電膜パターン１４を順次にパターニングして、ワードラインＷＬ及び選択ラインＳＬを形成する。前記ワードラインＷＬは順次に積層された浮遊ゲート３４、ゲート層間誘電膜パターン３６、マスク導電膜パターン３８及び制御ゲートパターン４０を含み、前記選択ラインＳＬは下部ゲートパターン２４、ダミー誘電膜パターン２６、マスク導電膜パターン２８及び選択ゲートパターン３０を含む。前記浮遊ゲート３４及び前記制御ゲートパターン４０は電気的に絶縁されるが、前記下部ゲートパターン２４及び前記選択ゲートパターン３０は前記オープニング２０を通じて電気的に互いに連結される。前記オープニング２０の幅は例えば前記選択ライン幅Ｌの1/2で形成することができる。この場合、前記オープニング２０と前記選択ラインＳＬの誤整列許容度はL/4になる。

図４乃至図５は従来の技術の問題点を説明するための工程断面図である。

図４を参照すると、前記オープニング２０が誤整列されるか、前記選択ラインＳＬが誤整列されれば、前記オープニング２０の一部分４６は前記選択ライン領域Ｓを外す。

図５を参照すると、前記第２導電膜を形成し、前記ゲート層間誘電膜１６をエッチングマスクとして使って、前記第２導電膜及び前記マスク導電膜をパターニングして制御ゲートパターン４０、選択ゲートパターン３０及びマスク導電膜パターン３８、２８を形成する。この時、前記選択ライン領域Ｓを外したオープニング領域４６の前記第１導電膜パターン１４が除去されて前記ゲート絶縁膜１２が露出する。

図６を参照すると、前記ゲート層間誘電膜１６及び前記第１導電膜パターン１４をパターニングして浮遊ゲート３４、下部ゲートパターン２４及びゲート層間誘電膜パターン３６及びダミー誘電膜パターン２６を形成する。この時、前記オープニング領域２０の半導体基板がエッチング損傷されるか、さらにひどい場合、前記選択ラインＳＬに隣接して溝(ｎｏｔｃｈ、４８)が形成されることもある。
米国特許第４，７８０，４３１号 米国特許第６，２２１，７１７号

本発明の課題は選択ラインの上部導電層及び下部導電層がこれらの間に介在された誘電膜のオープニングを通じて電気的に連結されることによって集積度が高いＥＥＰＲＯＭ及びその製造方法を提供することにある。

本発明の他の課題は前記オープニングと選択ラインとの間の誤整列に対するマージンが高いＥＥＰＲＯＭ及びその製造方法を提供することにある。

上述の課題を達成するために本発明は、積層された下部ゲートパターンと選択ゲートパターンとの間に前記選択ゲートパターンの一側壁に整列されて、前記選択ゲートパターンと所定の幅だけ重畳されたダミー誘電膜パターンを含むＥＥＰＲＯＭ素子を提供する。

この素子は複数個の平行な活性領域を限定する素子分離膜と、前記活性領域と交差して配置された一対の制御ゲートパターン及び前記活性領域と交差して制御ゲートパターンの間に平行に配置された一対の選択ゲートパターンとを含む。前記活性領域と前記制御ゲートパターンが交差する領域には浮遊ゲートパターンが形成される。前記活性領域と前記選択ゲートパターンが交差する領域には下部ゲートパターンが形成される。前記制御ゲートパターンと前記浮遊ゲートパターンとの間にゲート層間誘電膜パターンが介在され、前記選択ゲートパターンと前記下部ゲートパターンとの間にダミー誘電膜パターンが介在される。前記ダミー誘電膜パターンは前記選択ゲートパターンと平行し、前記選択ゲートパターンの一側壁に自己整列されて前記選択ゲートパターンと所定の幅だけ重畳される。

具体的に、前記ダミー誘電膜パターンは前記制御ゲートパターンに対向する前記選択ゲートパターンの側壁に自己整列されて、前記選択ゲートパターンと所定の幅だけ重畳される。したがって、前記選択ゲートパターンはその下部の前記下部ゲートパターンと電気的に連結される。前記ゲート層間誘電膜パターンと前記制御ゲートパターンとの間と、前記ダミー誘電膜パターンと前記選択ゲートパターンとの間にマスク導電膜パターンがさらに介在されることもできる。

本発明はＮＡＮＤ型セルアレイ構造を有するフラッシュＥＥＰＲＯＭ素子にも適用することができる。

このフラッシュＥＥＰＲＯＭ素子は、複数個の平行な活性領域を限定する素子分離膜と、前記活性領域と交差して配置された一対の選択ゲートパターンと、前記活性領域と交差して前記選択ゲートパターンの間に平行に配置された複数個の平行な制御ゲートパターンとを含む。前記活性領域と前記制御ゲートパターンが交差する領域に浮遊ゲートパターンが形成され、前記活性領域と前記選択ゲートパターンが交差する領域に下部ゲートパターンが形成される。前記制御ゲートパターンと前記浮遊ゲートパターンとの間にゲート層間誘電膜パターンが介在され、前記選択ゲートパターンと前記下部ゲートパターンとの間にダミーゲートパターンが介在される。前記ダミーゲートパターンは前記選択ゲートパターンと平行し、前記選択ゲートパターンの一側壁に自己整列されて前記選択ゲートパターンと所定の幅だけ重畳される。

フラッシュＥＥＰＲＯＭセルアレイは、複数個の単位セルブロックを含むことができる。前記単位セルブロックは前記一対の選択ゲートパターン及びこれらの間の制御ゲートパターンを含む。各単位セルブロックの選択ゲートパターンは隣接した単位セルブロックの選択ゲートパターンと対向して配置される。前記選択ゲートパターンの対向する部分はその下部の下部ゲートパターンと電気的に連結される。

上述の課題を達成するために本発明は、積層された下部ゲートパターンと選択ゲートパターンとの間に前記選択ゲートパターンの一側壁に整列されて、前記選択ゲートパターンと所定の幅だけ重畳されたダミー誘電膜パターンを含むＥＥＰＲＯＭ素子の製造方法を提供する。

この方法は半導体基板上に複数個の平行な活性領域を限定する素子分離膜を形成し、各々の活性領域の上部に隣接した素子分離膜の上部に一部分延長され、前記活性領域と平行に配置された下部導電膜パターンを形成することを含む。前記下部導電膜パターン上に前記活性領域と交差するオープニングを有する誘電膜パターンを形成し、前記誘電膜パターンの上部に上部導電膜を形成する。前記上部導電膜及び前記誘電膜パターンを順次にパターニングして前記活性領域の上部を横切る制御ゲートパターン、選択ゲートパターン、ゲート誘電膜パターン及びダミー誘電膜パターンを形成する。前記ゲート誘電膜パターンは前記制御ゲートパターンの下部に自己整列されて形成される。前記選択ゲートパターンは前記オープニングの一側壁と重畳されて形成される。したがって、前記ダミー誘電膜パターンは前記選択ゲートパターンの一側壁に自己整列されて前記選択ゲートパターンと所定の幅だけ重畳される。続いて、前記下部導電膜パターンをパターニングして前記選択ゲートパターンに整列された下部ゲートパターンと、前記制御ゲートパターンに自己整列された浮遊ゲートパターンとを形成する。

前記オープニングを形成するために前記下部導電膜パターンが形成された基板の全面に誘電膜及びマスク導電膜を順次に形成し、前記マスク導電膜及び前記誘電膜を順次にパターニングして前記活性領域の上部を横切るオープニングを形成することができる。

本発明の一実施の形態で、前記活性領域の上部を横切って少なくとも一対の制御ゲートパターンを形成し、各対の制御ゲートパターンの間に前記活性領域の上部を横切って一対の選択ゲートパターンを形成することができる。前記オープニングは一方向に前記一対の選択ゲートパターンのうちのいずれか一つと所定の幅だけ重畳され、他の方向に他の選択ゲートパターンと所定の幅だけ重畳される領域に形成することができる。

本発明の他の実施の形態で、前記活性領域の上部を横切って少なくとも一対の選択ゲートパターンを形成し、一対の選択ゲートパターンの間に前記活性領域の上部を横切る複数個の平行な制御ゲートパターンを形成することができる。 前記オープニングは前記制御ゲートパターン向いて延長されて前記選択ゲートと所定の幅だけ重畳される。この素子は前記一対の選択ゲートパターン及びこれらの間の制御ゲートパターンを含む複数個の単位セルブルロックで構成されることができる。各単位セルブロックの選択ゲートパターンは隣接した単位セルブロックの選択ゲートパターンと対向して配置されるように形成することができる。前記オープニングは一方向には互いに対向する選択ゲートパターンのうちの一つと所定の幅だけ重畳され、他の方向には他の一つの選択ゲートパターンと所定の幅だけ重畳される領域に形成することができる。

本発明によると、選択ゲートパターンと下部ゲートパターンとの間に介在されたダミー誘電膜パターンは前記選択ゲートパターンの一側壁に整列された側壁を有し、前記選択ゲートパターンと所定の幅だけ重畳されて形成される。前記ダミー誘電膜パターンはオープニングを有する誘電膜パターンを前記選択ゲートパターンに自己整列されるようにエッチングすることによって形成することができる。本発明で、前記オープニングは一方向に前記選択ゲートパターンと重畳されるので、従来の技術に比べて高い誤整列マージンを有する。

さらに、前記選択ゲートパターンの下部の下部ゲートパターンは素子分離膜上で離隔されて配置される。前記選択ゲートパターンと平行に活性領域の上部を横切る連続した下部ゲートパターンを形成する場合、フォトリソグラフィ工程の近接効果によって前記選択ゲートパターンに隣接したフローティングゲートパターンの形象が変形されることができる。本発明はフローティングゲートパターンが近接効果の影響を受けないので、均一なセル特性分布を示す。

以下、添付の図面を参照して本発明の望ましい実施の形態を詳細に説明する。しかし、本発明はここで説明される実施の形態に限定されず、他の形態で具体化されることもできる。むしろ、ここで紹介される実施の形態は開示された内容が徹底し、完全になれるように、そして当業者に本発明の思想を十分に伝達するために提供されるものである。図面において、層及び領域の厚さは明確性のために誇張されたものである。また、層が他の層または基板“上”にあると言及される場合に、それは他の層または基板上に直接形成されることができるもの、またはそれらの間に第３の層が介在されることもできるものである。明細書全体にわたって同一の参照番号で表示された部分は同一の構成要素を示す。

図７（Ａ）は本発明の第１実施の形態によるＥＥＰＲＯＭ素子の平面図である。

図７（Ｂ）は図７（Ａ）のII−II'に沿って切断した本発明の第１実施の形態によるＥＥＰＲＯＭ素子の断面図である。

図７（Ａ）及び図７（Ｂ）を参照すると、本発明によるＥＥＰＲＯＭ素子は半導体基板５０上に形成されて複数個の平行な活性領域５２を限定する素子分離膜５６を含む。前記活性領域５２と交差して一対の制御ゲートパターン６８ｂが配置され、前記制御ゲートパターン６８ｂの間に一対の選択ゲートパターン６８ａが前記活性領域５２と交差して平行に配置される。前記活性領域５２と前記制御ゲートパターン６８ｂが交差する領域に浮遊ゲートパターン６０ｂが配置されている。前記浮遊ゲートパターン６０ｂは前記活性領域５２と前記制御ゲートパターン６８ｂとの間に介在される。前記浮遊ゲートパターン６０ｂと前記制御ゲートパターン６８ｂとの間にゲート層間誘電膜パターン６２ｂが介在されている。前記ゲート層間誘電膜パターン６２ｂは前記制御ゲートパターン６８ｂに自己整列されて前記活性領域５２の上部を横切る。前記活性領域５２と前記選択ゲートパターン６８ａが交差する領域には下部ゲートパターン６０ａが配置されている。前記下部ゲートパターン６０ａは前記活性領域５２と前記選択ゲートパターン６８ａとの間に介在される。前記下部ゲートパターン６０ａと前記選択ゲートパターン６８ａとの間にダミー誘電膜パターン６２ａが介在されている。前記ダミー誘電膜パターン６２ａは前記選択ゲートパターン６８ａの幅より狭い幅を有し、前記選択ゲートパターン６８ａの一側壁に整列された側壁を有する。前記ダミー誘電膜パターン６２ａは前記選択ゲートパターン６８ａと平行に前記活性領域５２の上部を通り、前記選択ゲートパターン６８ａの一側壁に整列されて前記選択ゲートパターンと所定の幅だけ重畳されて形成される。したがって、各々の選択ゲートパターン６８ａはその下部の下部ゲートパターン６０ａと電気的に連結される。前記ダミー誘電膜パターン６２ａは前記選択ゲートパターン６８ａの側壁のうち前記制御ゲートパターン６８ｂに対向する側壁に整列されて形成される。前記ゲート層間誘電膜パターン６２ｂと前記制御ゲートパターン６８ｂとの間にはマスク導電膜パターン６４ｂが介在され、前記マスク導電膜パターン６４ｂは前記ゲート層間誘電膜パターン６２ｂに自己整列されている。前記ダミー誘電膜パターン６２ａと前記選択ゲートパターン６８ａとの間にもマスク導電膜パターン６４ａが介在され、前記マスク導電膜パターン６４ａはダミー誘電膜パターン６２ａに自己整列される。前記浮遊ゲートパターン６０ｂ及び前記活性領域５２の間に第１ゲート絶縁膜５８ｂが介在され、前記下部ゲートパターン６０ａ及び前記活性領域５２の間に第２ゲート絶縁膜５８ａが介在される。前記第１ゲート絶縁膜５８ｂは電荷のトンネリングが可能な薄い領域を含む。

図示したように、一対の制御ゲートパターン６８ｂ及びその間の一対の選択ゲートパターン６８ａは半導体基板上に繰り返して配置された単位セルブロックを構成する。単位セルブロックの間には前記活性領域５２と垂直に交差する他の活性領域５４がさらに形成されることができる。前記他の活性領域５４は共通ソース領域を形成することができる。また、同一の選択ゲートパターンに連結された下部ゲートパターンは素子分離膜上で離隔されている。

図８（Ａ）乃至図１０（Ａ）は本発明の第１実施の形態によるＥＥＰＲＯＭ素子の製造方法を説明するための平面図である。

図８（Ｂ）乃至図１０（Ｂ）は各々図８（Ａ）乃至図１０（Ｂ）のII-II'に沿って切断した本発明の第１実施の形態によるＥＥＰＲＯＭ素子の製造方法を説明するための断面図である。

図８（Ａ）及び図８（Ｂ）を参照すると、半導体基板５０上に素子分離膜５６を形成して複数個の平行な活性領域５２を限定する。この時、前記活性領域５２と垂直に交差して以後の工程で共通ソース領域が形成される他の活性領域５４がさらに形成されることができる。前記半導体基板５０の全面にゲート絶縁膜及び下部導電膜を形成して前記下部導電膜をパターニングして複数個の平行な下部導電膜パターン６０を形成する。前記下部導電膜パターン６０は前記活性領域５２に各々対応する。前記下部導電膜パターン６０は対応する活性領域５２上に配置される。前記下部導電膜パターン６０は対応する活性領域５２に隣接した素子分離膜と一部分が重畳される。

図示しないが、前記ゲート絶縁膜は以後形成される浮遊ゲートパターンの下部に電荷のトンネリングが可能な薄い領域が位置するように形成することができる。

図９（Ａ）及び図９（Ｂ）を参照すると、前記下部導電膜パターン６０が形成された基板の全面に前記活性領域５２と交差するオープニング６６を有する誘電膜パターン６２を形成する。前記誘電膜パターン６２は基板の全面に誘電膜及びマスク導電膜を積層し、前記マスク導電膜及び前記誘電膜を順次にパターニングすることによって形成することができる。したがって、前記誘電膜パターン６２の上部にはマスク導電膜６４が形成されることができる。

前記オープニングは一方向には隣接した選択ゲートパターン６８ａのうちのいずれか一つと所定の幅だけ重畳され、他の方向には他の選択ゲートパターン６８ａと所定の幅だけ重畳される領域に形成する。

図１０（Ａ）及び図１０（Ｂ）を参照すると、前記基板の全面に上部導電膜６８を形成する。前記上部導電膜６８は前記マスク導電膜６４と同一の物質で形成することもできる。さらに、前記上部導電膜６８は一般的な高速、低電圧素子と同様に、金属または金属シリサイドなどの高伝導層を含む多層膜で形成することもできる。

続いて、図示しないが、前記上部導電膜６８、前記マスク導電膜６４及び前記誘電膜パターン６２を順次にパターニングして前記活性領域５２の上部を横切る制御ゲートパターン６８ｂ及び選択ゲートパターン６８ａを形成し、前記制御ゲートパターン６８ｂに自己整列されたマスク導電膜パターン６４ｂ及びゲート層間誘電膜パターン６２ｂと、前記選択ゲートパターン６８ａに自己整列された側壁を有するマスク導電膜パターン６４ａ及びダミー誘電膜パターン６２ａを形成する。前記オープニング６６は前記選択ゲートパターン６８ａと一部分重畳される領域に形成されるので、前記選択ゲートパターン６８ａの下部に誘電膜パターン６２がない部分が存在する。したがって、前記ダミー誘電膜パターン６２ａは前記選択ゲートパターン６８ａの一側壁に整列された側壁を有し、前記選択ゲートパターン６８ａと所定の幅だけ重畳されて形成される。前記ダミー誘電膜パターン６２ａは前記選択ゲートパターン６８ａの側壁のうちで前記制御ゲートパターン６８ｂに対向する側壁に整列された側壁を有する。したがって、選択ゲートパターンの側壁のうちで隣接した他の選択ゲートパターンに対向する側壁は下部導電膜パターン６０と直接的に接触される。続いて、前記下部導電膜パターン６０をパターニングして、図７（Ａ）及び図７（Ｂ）に示したように、前記制御ゲートパターン６８ｂと前記活性領域５２が交差する領域に前記制御ゲートパターン６８ｂに自己整列された浮遊ゲートパターン６０ｂを形成し、前記選択ゲートパターン６８ａと前記活性領域５２が交差する領域に前記選択ゲートパターン６８ａに自己整列された下部ゲートパターン６０ａを形成する。

本発明はＮＡＮＤ型セルアレイ構造を有するフラッシュＥＥＰＲＯＭ素子に適用することができる。

図１１（Ａ）は本発明の第２実施の形態によるＥＥＰＲＯＭ素子の平面図である。

図１１（Ｂ）は図１１（Ａ）のIII- III'に沿って切断した本発明の第２実施の形態によるＥＥＰＲＯＭ素子の断面図である。

図１１（Ａ）及び図１１（Ｂ）を参照すると、本発明によるＥＥＰＲＯＭ素子は半導体基板５０上に形成されて複数個の平行な活性領域５２を限定する素子分離膜５６を含む。前記活性領域５２と交差して一対の選択ゲートパターン６８ａが配置され、前記選択ゲートパターン６８ａの間に複数個の制御ゲートパターン６８ｂが前記活性領域５２と交差して平行に配置される。前記活性領域５２と前記制御ゲートパターン６８ｂが交差する領域に浮遊ゲートパターン６０ｂが配置されている。前記浮遊ゲートパターン６０ｂは前記活性領域５２と前記制御ゲートパターン６８ｂとの間に介在される。前記浮遊ゲートパターン６０ｂと前記制御ゲートパターン６８ｂとの間にゲート層間誘電膜パターン６２ｂが介在されている。前記ゲート層間誘電膜パターン６２ｂは前記制御ゲートパターン６８ｂに自己整列されて前記活性領域５２の上部を横切る。前記活性領域５２と前記選択ゲートパターン６８ａが交差する領域には下部ゲートパターン６０ａが配置されている。前記下部ゲートパターン６０ａは前記活性領域５２と前記選択ゲートパターン６８ａとの間に介在される。前記下部ゲートパターン６０ａと前記選択ゲートパターン６８ａとの間にダミー誘電膜パターン６２ａが介在されている。前記ダミー誘電膜パターン６２ａは前記選択ゲートパターン６８ａの幅より狭い幅を有し、前記選択ゲートパターン６８ａの一側壁に整列された側壁を有する。前記ダミー誘電膜パターン６２ａは前記選択ゲートパターン６８ａと平行に前記活性領域５２の上部を通り、前記選択ゲートパターン６８ａの一側壁に整列されて前記選択ゲートパターンと所定の幅だけ重畳されて形成される。したがって、各々の選択ゲートパターン６８ａはその下部の下部ゲートパターン６０ａと電気的に連結される。前記ダミー誘電膜パターン６２ａは前記選択ゲートパターン６８ａの側壁のうち前記制御ゲートパターン６８ｂに対向する側壁に整列されて形成される。前記ゲート層間誘電膜パターン６２ｂと前記制御ゲートパターン６８ｂとの間にはマスク導電膜パターン６４ｂが介在され、前記マスク導電膜パターン６４ｂは前記ゲート層間誘電膜パターン６２ｂに自己整列されている。前記ダミー誘電膜パターン６２ａと前記選択ゲートパターン６８ａとの間にもマスク導電膜パターン６４ａが介在され、前記マスク導電膜パターン６４ａはダミー誘電膜パターン６２ａに自己整列される。前記浮遊ゲートパターン６０ｂ及び前記活性領域５２の間に第１ゲート絶縁膜５８ｂが介在され、前記下部ゲートパターン６０ａ及び前記活性領域５２の間に第２ゲート絶縁膜５８ａが介在される。前記第１ゲート絶縁膜５８ｂは電荷のトンネリングが可能な薄い絶縁膜である。

図示したように、一対の選択ゲートパターン６８ａ及びその間に配置された複数個の制御ゲートパターン６８ｂは半導体基板上に繰り返して配置された単位セルブロックを構成する。各々のセルブロックの選択ゲートパターン６８ａのうちのいずれか一つに隣接して前記ゲートパターンと平行な他の活性領域５２がさらに形成されることができる。前記他の活性領域５２に不純物が注入されて共通ソース領域を形成することができる。これと異なって、前記ゲートパターンと平行な活性領域を形成せず、前記共通ソース領域に対応し、各々の活性領域５２と電気的に接続された導電性パターンを利用して共通ソース領域を形成することができる。ＮＡＮＤ型セルアレイで、前記選択ゲートパターン６８ａは隣接したセルブロックの選択ゲートパターン６８ａと互いに対向して配置される。同一の選択ゲートパターンに連結された下部ゲートパターンは素子分離膜上で互いに離隔されている。

図１２（Ａ）乃至図１４（Ａ）は本発明の第２実施の形態によるＥＥＰＲＯＭ素子の製造方法を説明するための平面図である。

図１２（Ｂ）乃至図１４（Ｂ）は各々図１２（Ａ）乃至図１４（Ｂ）の ＩＩＩ-ＩＩＩ'に沿って切断した本発明の第２実施の形態によるＥＥＰＲＯＭ素子の製造方法を説明するための断面図である。

図１２（Ａ）及び図１２（Ｂ）を参照すると、半導体基板５０上に素子分離膜５６を形成して複数個の平行な活性領域５２を限定する。この時、前記活性領域５２と垂直に交差して、以後の工程で共通ソース領域が形成される他の活性領域５４がさらに形成されることができる。前記半導体基板５０の全面にゲート絶縁膜及び下部導電膜を形成し、前記下部導電膜をパターニングして複数個の平行な下部導電膜パターン６０を形成する。前記下部導電膜パターン６０は前記活性領域５２に各々対応される。前記下部導電膜パターン６０は対応する活性領域５２上に配置される。前記下部導電膜パターン６０は対応する活性領域５２に隣接した素子分離膜と一部分が重畳される。

前記下部導電膜パターン６０を形成する時、選択ゲートパターンが形成される領域で前記下部導電膜パターン６０が前記活性領域５２の上部を横切って連結されるように形成することもできる。しかし、この場合、近接効果によって前記下部導電膜パターン６０が連結される部分の形象が変形されることができるので、前記下部導電膜パターン６０は前記素子分離膜５６の上部で離隔されるように形成することが望ましい。

図１３（Ａ）及び図１３（Ｂ）を参照すると、前記下部導電膜パターン６０が形成された基板の全面に前記活性領域５２と交差するオープニング６６を有する誘電膜パターン６２を形成する。前記誘電膜パターン６２は基板の全面に誘電膜及びマスク導電膜を積層し、前記マスク導電膜及び前記誘電膜を順次にパターニングすることによって形成することができる。したがって、前記誘電膜パターン６２の上部にはマスク導電膜６４が形成されることができる。

前記オープニングは一方向には隣接した選択ゲートパターン６８ａのうちのいずれか一つと所定の幅だけ重畳され、他の方向には他の選択ゲートパターン６８ａと所定の幅だけ重畳される領域に形成する。

図１４（Ａ）及び図１４（Ｂ）を参照すると、前記基板の全面に上部導電膜６８を形成する。前記上部導電膜６８は前記マスク導電膜６４と同一の物質で形成することもできる。さらに、前記上部導電膜６８は一般的な高速、低電圧素子と同様に、金属または金属シリサイドなどの高伝導層を含む多層膜で形成することもできる。

続いて、図示しないが、前記上部導電膜６８、前記マスク導電膜６４及び前記誘電膜パターン６２を順次にパターニングして前記活性領域５２の上部を横切る制御ゲートパターン６８ｂ及び選択ゲートパターン６８ａを形成し、前記制御ゲートパターン６８ｂに自己整列されたマスク導電膜パターン６４ｂ及びゲート層間誘電膜パターン６２ｂと、前記選択ゲートパターン６８ａに自己整列された側壁を有するマスク導電膜パターン６４ａ及びダミー誘電膜パターン６２ａを形成する。前記オープニング６６は前記選択ゲートパターン６８ａと一部分重畳される領域に形成されるので、前記選択ゲートパターン６８ａの下部に誘電膜パターン６２がない部分が存在する。したがって、前記ダミー誘電膜パターン６２ａは前記選択ゲートパターン６８ａの一側壁に整列された側壁を有し、前記選択ゲートパターン６８ａと所定の幅だけ重畳されて形成される。前記ダミー誘電膜パターン６２ａは前記選択ゲートパターン６８ａの側壁のうちで前記制御ゲートパターン６８ｂに対向する側壁に整列された側壁を有する。したがって、選択ゲートパターンの側壁のうちで隣接した他の選択ゲートパターンに対向する側壁は下部導電膜パターン６０と直接的に接触される。続いて、前記下部導電膜パターン６０をパターニングして、図１１（Ａ）及び図１１（Ｂ）に示したように、前記制御ゲートパターン６８ｂと前記活性領域５２が交差する領域に前記制御ゲートパターン６８ｂに自己整列された浮遊ゲートパターン６０ｂを形成し、前記選択ゲートパターン６８ａと前記活性領域５２が交差する領域に前記選択ゲートパターン６８ａに自己整列された下部ゲートパターン６０ａを形成する。

通常なＮＡＮＤ型フラッシュＥＥＰＲＯＭセルを示した平面図である。 図１のI-I'に沿って切断した従来のＥＥＰＲＯＭの製造方法を説明するための工程断面図である。 図１のI-I'に沿って切断した従来のＥＥＰＲＯＭの製造方法を説明するための工程断面図である。 従来のＥＥＰＲＯＭの問題点を説明するための工程断面図である。 従来のＥＥＰＲＯＭの問題点を説明するための工程断面図である。 従来のＥＥＰＲＯＭの問題点を説明するための工程断面図である。 本発明の第１実施の形態によるＥＥＰＲＯＭ素子の平面図である。 図７（Ａ）のII-II'に沿って切断した本発明の第１実施の形態によるＥＥＰＲＯＭ素子の断面図である。 本発明の第１実施の形態によるＥＥＰＲＯＭ素子の製造方法を説明するための平面図である。 図８ＡのII-II'に沿って切断した本発明の第１実施の形態によるＥＥＰＲＯＭ素子の製造方法を説明するための断面図である。 本発明の第１実施の形態によるＥＥＰＲＯＭ素子の製造方法を説明するための平面図である。 図９ＡのII-II'に沿って切断した本発明の第１実施の形態によるＥＥＰＲＯＭ素子の製造方法を説明するための断面図である。 本発明の第１実施の形態によるＥＥＰＲＯＭ素子の製造方法を説明するための平面図である。 図１０ＡのII-II'に沿って切断した本発明の第１実施の形態によるＥＥＰＲＯＭ素子の製造方法を説明するための断面図である。 本発明の第２実施の形態によるＥＥＰＲＯＭ素子の平面図である。 図１１ＡのIII-III'に沿って切断した本発明の第２実施の形態によるＥＥＰＲＯＭ素子の断面図である。 本発明の第２実施の形態によるＥＥＰＲＯＭ素子の製造方法を説明するための平面図である。 図１２ＡのIII-III'に沿って切断した本発明の第２実施の形態によるＥＥＰＲＯＭ素子の製造方法を説明するための断面図である。 本発明の第２実施の形態によるＥＥＰＲＯＭ素子の製造方法を説明するための平面図である。 図１３ＡのIII-III'に沿って切断した本発明の第２実施の形態によるＥＥＰＲＯＭ素子の製造方法を説明するための断面図である。 本発明の第２実施の形態によるＥＥＰＲＯＭ素子の製造方法を説明するための平面図である。 図１４ＡのIII-III'に沿って切断した本発明の第２実施の形態によるＥＥＰＲＯＭ素子の製造方法を説明するための断面図である。

符号の説明

５２ 活性領域
５４ 他の活性領域
５６ 素子分離膜
６０ａ 下部ゲートパターン
６０ｂ 浮遊ゲートパターン
６８ａ ゲートパターン
６８ｂ 制御ゲートパターン

Claims (14)

1. 基板上に複数個の平行な活性領域を限定する素子分離膜と、
   前記活性領域と交差して配置された一対の制御ゲートパターンと、
   前記活性領域と交差して制御ゲートパターンの間に平行に配置された一対の選択ゲートパターンと、
   前記活性領域と前記制御ゲートパターンが交差する領域に形成された浮遊ゲートパターンと、
   前記活性領域と前記選択ゲートパターンが交差する領域に形成された下部ゲートパターンと、
   前記制御ゲートパターンと前記浮遊ゲートパターンとの間に介在されたゲート層間誘電膜パターンと、
   前記選択ゲートパターンと前記下部ゲートパターンとの間に介在され、前記選択ゲートパターンと平行し、前記選択ゲートパターンの一側壁に自己整列されて、前記選択ゲートパターンと所定の幅だけ重畳されたダミー誘電膜パターンとを含むことを特徴とするＥＥＰＲＯＭ素子。
2. 前記ダミー誘電膜パターンは前記制御ゲートパターンに対向する前記選択ゲートパターンの側壁に整列されたことを特徴とする請求項１に記載のＥＥＰＲＯＭ素子。
3. 前記選択ゲートパターンはその下部の前記下部ゲートパターンと電気的に連結されたことを特徴とする請求項１に記載のＥＥＰＲＯＭ素子。
4. 前記ゲート層間誘電膜パターンと前記制御ゲートパターンとの間と、前記ダミー誘電膜パターンと前記選択ゲートパターンとの間に介在されたマスク導電膜パターンをさらに含むことを特徴とする請求項１に記載のＥＥＰＲＯＭ素子。
5. 基板上に複数個の平行な活性領域を限定する素子分離膜と、
   前記活性領域と交差して配置された一対の選択ゲートパターンと、
   前記活性領域と交差して前記選択ゲートパターンの間に平行に配置された複数個の平行な制御ゲートパターンと、
   前記活性領域と前記制御ゲートパターンが交差する領域に形成された浮遊ゲートパターンと、
   前記活性領域と前記選択ゲートパターンが交差する領域に形成された下部ゲートパターンと、
   前記制御ゲートパターンと前記浮遊ゲートパターンとの間に介在されたゲート層間誘電膜パターンと、
   前記選択ゲートパターンと前記下部ゲートパターンとの間に介在され、前記選択ゲートパターンと平行し、前記選択ゲートパターンの一側壁に自己整列されて、前記選択ゲートパターンと所定の幅だけ重畳されたダミー誘電膜パターンとを含むことを特徴とするＥＥＰＲＯＭ素子。
6. 前記ダミー誘電膜パターンは前記制御ゲートパターンに対向する前記選択ゲートパターンの側壁に自己整列されたことを特徴とする請求項５に記載のＥＥＰＲＯＭ素子。
7. 前記選択ゲートパターンはその下部の前記下部ゲートパターンと電気的に連結されたことを特徴とする請求項５に記載のＥＥＰＲＯＭ素子。
8. 前記ゲート層間誘電膜パターンと前記制御ゲートパターンとの間と、前記ダミー誘電膜パターンと前記選択ゲートパターンとの間に介在されたマスク導電膜パターンをさらに含むことを特徴とする請求項６に記載のＥＥＰＲＯＭ素子。
9. 前記基板に定義された複数個の単位セルブロックをさらに含み、
   前記単位セルブロックは前記一対の選択ゲートパターン及びこれらの間の制御ゲートパターンを含み、前記単位セルブロックの選択ゲートパターンは隣接した単位セルブロックの選択ゲートパターンと対向して配置され、
   前記選択ゲートパターンの他の選択ゲートに対向する部分はその下部の下部ゲートパターンと連結されたことを特徴とする請求項５に記載のＥＥＰＲＯＭ素子。
10. 半導体基板上に複数個の平行な活性領域を限定する素子分離膜を形成する段階と、
    各々の活性領域の上部に隣接した素子分離膜の上部に一部分延長され、前記活性領域と平行に配置された下部導電膜パターンを形成する段階と、
    前記下部導電膜パターン上に前記活性領域と交差するオープニングを有する誘電膜パターンを形成する段階と、
    前記誘電膜パターンの上部に上部導電膜を形成する段階と、
    前記上部導電膜及び前記誘電膜パターンを順次にパターニングして、前記活性領域の上部を横切る制御ゲートパターン及び前記オープニングの一側壁と重畳された選択ゲートパターンを形成し、前記制御ゲートパターンに自己整列されたゲート層間誘電膜パターンと、前記選択ゲートパターンの一側壁に自己整列されて、前記選択ゲートパターンと所定の幅だけ重畳されたダミー誘電膜パターンを形成する段階と、
    前記下部導電膜パターンをパターニングして前記選択ゲートパターンに整列された下部ゲートパターンと、前記制御ゲートパターンに自己整列された浮遊ゲートパターンを形成する段階とを含むことを特徴とするＥＥＰＲＯＭ製造方法。
11. 前記誘電膜パターンを形成する段階は、
    前記下部導電膜パターンが形成された基板の全面に誘電膜及びマスク導電膜を順次に形成する段階と、
    前記マスク導電膜及び前記誘電膜を順次にパターニングして、前記活性領域の上部を横切るオープニングを形成する段階とを含むことを特徴とする請求項１０に記載のＥＥＰＲＯＭ製造方法。
12. 前記活性領域の上部を横切って少なくとも一対の制御ゲートパターンを形成し、各対の制御ゲートパターンの間に前記活性領域の上部を横切って一対の選択ゲートパターンを形成し、
    前記オープニングは一方向に前記一対の選択ゲートパターンのうちのいずれか一つと所定の幅だけ重畳され、他の方向に他の選択ゲートパターンと所定の幅だけ重畳される領域に形成することを特徴とする請求項１０に記載のＥＥＰＲＯＭ製造方法。
13. 前記活性領域の上部を横切って少なくとも一対の選択ゲートパターンを形成し、一対の選択ゲートパターンの間に前記活性領域の上部を横切る複数個の平行な制御ゲートパターンを形成し、
    前記オープニングは前記制御ゲートパターンを向いて延長されて、前記選択ゲートと所定の幅だけ重畳されたことを特徴とする請求項１０に記載のＥＥＰＲＯＭ製造方法。
14. 前記一対の選択ゲートパターン及びこれらの間の制御ゲートパターンは単位セルブロックを構成し、単位セルブロックの選択ゲートパターンは隣接した単位セルブロックの選択ゲートパターンと対向して配置されるように形成し、
    前記オープニングは一方向には互いに対向する選択ゲートパターンのうちの一つと所定の幅だけ重畳され、他の方向には他の一つの選択ゲートパターンと所定の幅だけ重畳される領域に形成することを特徴とする請求項１３に記載のＥＥＰＲＯＭ製造方法。

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