KR100655286B1 - 다층터널접합층을 가지는 반도체 기억장치 및 그 제조방법 - Google Patents

Abstract

다층터널접합층을 가지는 반도체 기억장치 및 그 제조방법을 제공한다. 반도 기판 상에 도전막 및 다층터널접합층이 적층된 라인형 적층패턴과 상기 적층패턴 양측에 채워진 소자분리막을 형성하고, 상기 적층패턴의 상부를 가로지르는 데이타 라인을 형성하고, 상기 데이타 라인을 식각마스크로 사용하여 상기 적층패턴을 식각하여 셀 패턴을 형성하여 데이타 라인에 정렬된 측벽을 가지는 셀 패턴을 형성한다. 셀 패턴이 데이타 라인에 정렬되어 디자인룰 상의 최소 선폭으로 데이타 라인을 형성하면 셀 패턴도 최소 선폭으로 형성되어 소자의 고집적화를 달성할 수 있다.

Description

다층터널접합층을 가지는 반도체 기억장치 및 그 제조방법{SEMICONDUCTOR DEVICE HAVING A MULTIPLE TUNNEL JUNCTIOIN AND METHOD OF FABRICATING THE SAME}

도 1a 내지 도 3a는 종래기술에 따른 다층터널접합층을 가지는 반도체 기억장치의 제조방법을 나타낸 평면도이다.

도 1b 내지 도 3b는 각각 도 1a 내지 도 3a의 I-I'를 따라 취해진 단면도이다.

도 1c 내지 도 3c는 각각 도 1a 내지 도 3a의 II-II'를 따라 취해진 단면도이다.

도 4a 내지 도 8a는 본 발명의 바람직한 실시예에 따른 다층터널접합층을 가지는 반도체 기억장치의 제조방법을 나타낸 평면도이다.

도 4b 내지 도 8b는 각각 도 4a 내지 도 8a의 III-III'를 따라 취해진 단면도이다.

도 4c 내지 도 8c는 각각 도 4a 내지 도 8a의 IV-IV'를 따라 취해진 단면도이다.

본 발명은 반도체 기억장치 및 그 제조방법에 관한 것으로서, 더 구체적으로 다층 터널접합층 패턴을 갖는 반도체 기억장치 및 그 제조방법에 관한 것이다.

디램(DRAM)은 에스램(SRAM)과 같은 기억장치에 비하여 제한된 영역에서 높은 집적도를 얻을 수 있다. 또한, 플래시 메모리와 같은 기억장치에 비하여 빠른 동작속도를 갖는 장점을 갖는다. 그러나, 저장된 데이타를 유지하기 위하여 주기적으로 리프래쉬(refresh)해주어야 하는 단점을 지니고 있다. 따라서, 대기 모드(stand-by mode)에서도 전력을 소모한다. 이에 비하여, 플래시 메모리(flash memory)와 같은 비휘발성 메모리 장치는 메모리 셀들을 리플래쉬시켜 줄 필요가 없는 장점을 갖는다. 그러나, 메모리 셀들을 프로그램시키거나 소거시키기 위하여 높은 전압이 필요하고, 디램이나 에스램에 비하여 동작속도가 느린 단점을 가지고 있다. 이에 따라, 디램과 플래시 메모리를 결합시켜 다층터널접합층을 가지는 새로운 기억장치가 제안되었다.

도 1a 내지 3a는 종래기술에 따른 다층터널접합층을 가지는 반도체 소자의 제조방법을 나타낸 평면도이다.

도 1b 내지 도 3b는 각각 도 1a 내지 도 3a의 I-I'를 따라 취해진 단면도이고, 도 1c 내지 도 3c는 각각 도 1a 내지 도 3a의 II-II'를 따라 취해진 단면도이다.

도 1a, 1b 및 1c를 참조하면, 반도체 기판(10) 상에 게이트 절연막(14), 스토리지 노드막(16), 다층 터널접합층(18) 및 상부도전막(20)을 형성한다. 상기 다층 터널접합층(18)은 반도체막 및 터널절연막을 번갈아가면서 반복적으로 적층하여 형성한다. 상기 상부도전막(20), 상기 다층 터널접합층(18), 상기 스토리지 노드막(16), 상기 게이트 절연막(14) 및 상기 반도체 기판(10)을 차례로 패터닝하여 행 방향 및 열 방향을 따라 2차원적으로 배열된 복수개의 트렌치 영역들을 형성하고, 상기 트렌치 영역을 채우는 소자분리막(22)을 형성한다. 상기 소자분리막(22)은 상기 반도체 기판(10)에 메쉬 형태(mesh-shaped)의 활성영역을 한정한다.

도 2a, 2b 및 2c를 참조하면, 상기 결과물의 전면 상에 배선막을 형성하고, 상기 배선막 상기 상부도전막(20)을 연속적으로 패터닝하여 상기 열 방향과 평행한 복수개의 캐핑절연막 패턴들(221) 및 그들 아래에 위치하는 복수개의 데이타 라인들(DL)을 형성한다. 상기 데이타 라인들(DL) 사이에 노출된 상기 다층 터널접합층(18), 상기 스토리지 노드막(16) 및 상기 게이트 절연막(14)을 연속적으로 식각하여 상기 데이타 라인들(DL) 하부에 위치하는 상기 소자분리막 패턴들(22) 사이의 영역들 내에 게이트 절연막 패턴(14a), 스토리지 노드(16a) 및 다층 터널접합층 패턴(18a)이 차례로 적층된 복수개의 셀 패턴(cell)을 형성한다. 계속해서, 상기 데이타 라인들(DL) 사이의 상기 반도체 기판(10)에 불순물들을 주입하여 복수개의 평행한 도전성 영역들, 비트라인(BL)을 형성한다.

도 3a, 3b 및 3c를 참조하면, 상기 비트라인(BL)이 형성된 결과물의 전면 상에 게이트 층간절연막(26)을 콘포말하게 형성하고, 기판의 전면에 층간절연막(28)을 형성한다. 상기 층간절연막(28)을 패터닝하여 상기 데이타 라인들(DL)의 상부를 가로지르는 복수개의 그루브들을 형성하고, 그루부 내에 도전막을 채워 제어 라인(CL)을 형성한다.

상술한 종래기술에 따르면, 활성영역을 형성한 이후에 소자분리막(22)의 상부를 가로지르는 데이타 라인(DL)을 형성하고 셀 패턴(cell)을 형성한다. 따라서, 인접한 셀 패턴들(cell)의 단락을 방지하기 위해서는 데이타 라인(DL)의 폭이 소자분리막(22)의 폭보다 작아야한다. 또한, 각 스토리지 셀을 잘 제어하기 위하여 상기 제어 라인(CL)이 셀 패턴(cell)을 완전히 덮는 것이 바람직하므로 상기 제어 라인(CL)은 상기 셀 패턴(cell)보다 소정 폭(t2)만큼 넓게 형성하여야 한다.

결과적으로, 종래의 방법에 의하면 데이타 라인(DL)을 최소 선폭으로 형성하더라도 소자분리막(22)의 폭을 크게 형성하여야 하고, 셀 패턴(cell)의 폭을 최소 선폭으로 형성하더라도 제어 라인(CL)의 선폭을 크게 형성하여야 하기 때문에 집적도 측면에서 손실을 가질 수 있다.

본 발명이 이루고자 하는 기술적 과제는 집적도를 향상시킬 수 있는 다층터널접합층을 가지는 반도체 소자 및 그 제조방법을 제공하는데 있다.

상기 기술적 과제를 달성하기 위하여 본 발명은 데이타 라인에 정렬된 셀 패턴을 형성하는 것을 포함하는 반도체 소자의 제조방법을 제공한다. 이 방법은 기판에 불순물을 주입하여 비트라인을 형성하고, 상기 비트라인의 상부를 가로지르고 도전막 및 다층터널접합층이 적층된 라인형 적층패턴과 상기 적층패턴 양측에 채워진 소자분리막을 형성하는 것을 포함한다. 상기 적층패턴의 상부를 가로지르는 데이타 라인을 형성하고, 상기 데이타 라인을 식각마스크로 사용하여 상기 적층패턴 을 식각하여 셀 패턴을 형성한다. 상기 셀 패턴의 측벽에 게이트 절연막을 형성하고, 상기 셀 패턴의 양측을 감싸며 상기 데이타 라인의 상부를 가로지르는 제어 라인을 형성한다.

상기 기술적 과제를 달성하기 위하여 본 발명은 데이타 라인에 정렬된 셀 패턴을 가지는 반도체 소자를 제공한다. 이 소자는 반도체 기판에 형성된 비트 라인과, 상기 비트라인의 상부를 가로질러 배치되어 활성영역을 한정하는 라인형상의 소자분리막을 포함한다. 상기 활성영역 상에 적층 셀 패턴이 형성되어 있고, 데이타 라인이 상기 셀 패턴 및 상기 소자분리막의 상부를 가로지른다. 상기 데이타 라인의 상부를 가로질러 제어 라인이 상기 셀 패턴의 측벽을 감싸며 형성되어 있다. 상기 제어 라인과 상기 셀 패턴 사이에 게이트 층간절연막이 개재되고, 상기 셀 패턴의 양측의 활성영역에 소오스/드레인 영역이 형성되어있다. 상기 소오스/드레인 영역은 상기 비트라인과 전기적으로 연결된다.

이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.

도 4a 내지 도 8a는 본 발명의 바람직한 실시예에 따른 다층터널접합층을 가지는 반도체 기억장치의 제조방법을 나타낸 평면도이다.

도 4b 내지 도 8b는 각각 도 4a 내지 도 8a의 III-III'를 따라 취해진 단면도이다.

도 4c 내지 도 8c는 각각 도 4a 내지 도 8a의 IV-IV'를 따라 취해진 단면도이다.

도 4a, 도 4b 및 도 4c를 참조하면, 반도체 기판(50)에 불순물을 주입하여 비트 라인(52)을 형성한다. 상기 비트 라인(52)은 상기 반도체 기판(50)을 노출시키는 오프닝을 가지는 마스크 패턴을 형성하고, 상기 오프닝의 측벽에 스페이서를 형성하여 오프닝의 폭을 줄인 후, 이온주입 공정을 실시하거나 금속층 형성 또는 실리사이드 공정을 적용하여 디자인룰 상의 최소 선폭보다 작은 폭을 형성할 수 있다.

도 5a, 도 5b 및 도 5c를 참조하면, 상기 반도체 기판(50)의 전면에 게이트 절연막(54), 제 1 도전막(56), 다층터널접합층(58) 및 제 2 도전막(60)을 차례로 적층한다. 상기 다층터널접합층(58)은 반도체막 및 절연막이 교대로 반복적으로 형성된 막이다. 상기 제 2 도전막(60) 및 상기 제 1 도전막(56)은 N형 도우핑된 실리콘막으로 형성하는 것이 바람직하다. 상기 다층터널접합층(58)의 최하층 및 최상층은 각각 반도체막 또는 터널절연막으로 형성할 수 있다.

상기 제 2 도전막(60), 상기 다층터널접합층(58), 상기 제 1 도전막(56) 및 상기 게이트 절연막(54)를 패터닝하여 기판 상에 라인형상의 적층패턴을 형성하고, 상기 적층패턴 사이의 갭 영역을 채워 소자분리막(62)을 형성한다. 상기 게이트 절연막(54)는 패터닝하지 않고 남겨둘 수도 있다. 상기 소자분리막(62)는 상기 적층패턴 사이의 갭 영역을 채우는 절연막을 형성하고, 화학적 기계적 연마공정을 이용하여 상기 적층 패턴이 노출되도록 상기 절연막을 연마하여 형성할 수 있다.

도 6a, 도 6b 및 도 6c를 참조하면, 상기 적층패턴 및 상기 소자분리막(62)이 형성된 기판의 전면에 제 3 도전막을 형성하고, 상기 제 3 도전막을 패터닝하여 상기 적층패턴과 상기 소자분리막(62)의 상부를 가로지르는 데이타 라인(DL)을 형성한다. 상기 데이타 라인(DL)을 폴리실리콘으로 형성하는 경우 상기 제 2 도전막(60)을 형성하지 않을 수도 있다.

상기 데이타 라인(DL)을 식각마스크로 사용하여 상기 적층패턴을 식각하여 상기 소자분리막(62) 사이에 개재된 셀 패턴(cell)을 형성한다. 상기 셀 패턴(cell)은 차례로 적층된 게이트 절연막 패턴(54a), 스토리지 노드 패턴(56a), 다층터널접합패턴(58a), 및 상부 도전막 패턴(60a)으로 구성된다. 상기 상부 도전막 패턴(60a)은 형성되지 않을 수도 있다. 상기 셀 패턴(cell)은 상기 소자분리막(62) 사이에 개재되고, 상기 데이타 라인(DL)의 측벽에 자기정렬된 측벽을 가진다. 따라서, 상기 데이타 라인(DL)을 디자인룰 상의 최소 선폭으로 형성할 때, 상기 셀 패턴(cell) 또한 최소 선폭으로 형성된다.

도 7a, 도 7b 및 도 7c를 참조하면, 상기 데이타 라인(DL) 양측에 노출된 기판 내에 불순물을 주입하여 소오스/드레인 영역(64)을 형성한다. 상기 소오스/드레 인 영역(64)는 상기 비트라인(BL)과 전기적으로 연결되도록 형성한다. 상기 비트라인(BL)은 상기 셀 패턴(cell) 사이에 위치하기 때문에 상기 소오스/드레인 영역(64)을 형성하는 것으로써 상기 비트 라인(BL)과 상기 소오스/드레인 영역(64)은 전기적으로 연결될 수 있다.

도 8a, 도 8b 및 도 8c를 참조하면, 상기 기판의 전면에 게이트 층간절연막(66)을 형성한다. 상기 게이트 층간절연막(66)은 열산화 공정을 이용하여 형성함으로써 상기 셀 패턴(cell)의 측벽에 형성할 수도 있고, 화학기상증착법을 이용하여 형성함으로써 도시된 것과 같이, 기판의 전면에 콘포말하게 형성할 수도 있다.

평면도에서 보여지는 것과 같이, 상기 데이타 라인(DL)과 상기 소자분리막(62)에 의해 섬 형상으로 노출된 활성영역이 배치된다. 즉, 소오스/드레인 영역(64)이 형성된 영역의 기판이 노출된다. 상기 결과물의 전면에 제 4 도전막을 형성하고, 상기 제 4 도전막을 패터닝하여 상기 데이타 라인(DL)의 상부를 가로지르고, 상기 셀 패턴(cell)의 측벽을 덮는 제어 라인(CL)을 형성한다. 상기 제어 라인(CL)은 상기 셀 패턴들(cell)과 상기 소자분리막들(62)에 의해 정의되는 갭 영역에 채워진다. 상기 제 4 도전막과 상기 소오스/드레인 영역(64) 사이에는 게이트 절연막이 개재되어 있기 때문에 상기 제어 라인(CL) 형성시 오정렬이 발생하더라도 기판의 식각은 방지될 수 있다. 또한, 이미 소오스/드레인 영역(64)이 형성되었기 때문에 상기 제어 라인(CL)이 오정렬되어 상기 제어 라인(CL)과 상기 소자분리막(62) 사이에 슬릿형상의 갭이 형성되더라도 층간절연막에 의해 갭이 곧 바로 채워진다.

결과적으로 본 발명에 따르면, 반도체 기판(50)에 복수개의 평행한 비트라인(BL)이 형성되고, 상기 반도체 기판 상에 라인 형상의 소자분리막(62)이 형성되어 활성영역을 한정한다. 상기 활성영역 상에 복수개의 셀 패턴들(cell)이 형성된다. 상기 셀 패턴(cell)은 게이트 절연막 패턴(54a)과, 스토리지 노드 패턴(56a)과, 다층터널접합패턴(58a)과, 상부 도전막 패턴(60a)가 적층된 구조를 가진다. 상기 셀 패턴들(cell) 사이의 활성영역에 소오스/드레인 영역(64)이 형성되어 있다. 상기 소오스/드레인 영역(64)은 상기 비트 라인(BL)과 전기적으로 연결된다. 상기 셀 패턴들(cell) 및 상기 소자분리막(62)의 상부를 가로질러 데이타 라인(DL)이 형성되어 있다. 상기 데이타 라인(DL)과 상기 셀 패턴(cell)은 상호간에 자기정렬된 측벽들을 가진다. 상기 데이타 라인(DL)의 상부를 가로질러 상기 셀 패턴(cell)의 측벽을 감싸는 제어 라인(CL)이 형성되어 있다. 상기 제어 라인(CL)은 상기 셀 패턴들(cell) 사이의 갭 영역을 채우며 형성되고, 상기 소자분리막들(62) 사이에 배치된다. 상기 제어 라인(CL)과 상기 데이타 라인(DL) 및 상기 제어 라인(CL)과 상기 셀 패턴(cell) 사이에 게이트 층간절연막(66)이 개재된다. 도시하지는 않았지만, 상기 데이타 라인(DL)의 상부에 캐핑절연막이 더 형성될 수도 있다. 상기 캐핑절연막은 데이타 라인(DL)을 형성하기 위한 상기 제 3 도막을 식각하는 동안 하드마스크의 기능을 수행하고, 데이타 라인(DL)과 제어 라인(CL) 사이에 개재되어 제어 라인(CL) 및 데이타 라인(DL) 상호간에 전기신호가 간섭되거나 커플링되는 것을 방지하는 기능을 수행할 수 있다.

상술한 것과 같이 본 발명에 따르면, 데이타 라인을 형성한 이후에 상기 데이타 라인을 식각마스크로 사용하여 셀 패턴을 형성함으로써 디자인룰 상의 최소 선폭으로 형성되는 데이타 라인의 폭과 셀 패턴의 폭을 동일하게 형성할 수 있다. 즉, 종래기술에서와 같이 데이타 라인과 셀 패턴의 오정렬 마진 확보를 위하여 셀 패턴의 크게 형성할 필요가 없기 때문에 소자의 고집적화에 유리한 구조가 제공된다.

또한, 메쉬형상의 활성영역과 섬형상의 소자분리막을 형성하지 않고, 라인 형상의 활성영역 및 소자분리막을 형성한 후 식각에 의해 셀 패턴을 형성하기 때문에 소자분리막의 라운딩으로 인한 셀 패턴의 형상 변형이 일어나지 않는 구조를 제공할 수 있다.

Claims (13)

1. 기판에 비트라인을 형성하는 단계;

   상기 비트라인의 상부를 가로지르고 도전막 및 다층터널접합층이 적층된 라인형 적층패턴과 상기 적층패턴 양측에 채워진 소자분리막을 형성하는 단계;

   상기 적층패턴의 상부를 가로지르는 데이타 라인을 형성하는 단계;

   상기 데이타 라인을 식각마스크로 사용하여 상기 적층패턴을 식각하여 셀 패턴을 형성하는 단계;

   상기 셀 패턴의 측벽에 게이트 절연막을 형성하는 단계; 및

   상기 셀 패턴의 양측을 감싸며 상기 데이타 라인의 상부를 가로지르는 제어 라인을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
2. 제 1 항에 있어서,

   상기 적층패턴과 상기 소자분리막을 형성하는 단계는,

   기판 상에 제 1 도전막 및 다층터널접합층을 형성하는 단계;

   상기 제 1 도전막 및 상기 다층터널접합층을 패터닝하여 상기 기판을 노출시키는 트렌치의 측벽을 이루는 라인형 적층패턴을 형성하는 단계;

   상기 트렌치를 채우는 절연막을 형성하는 단계;및

   상기 절연막을 평탄화하여 적층패턴을 노출시키는 단계를 포함하는 반도체 소자의 제조방법.
3. 제 2 항에 있어서,

   상기 다층터널접합층 상에 제 2 도전막을 더 형성하여 상기 제 1 도전막, 상기 다층터널접합층 및 상기 제 2 도전막이 적층된 적층패턴을 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
4. 제 1 항에 있어서,

   상기 셀 패턴을 형성하는 단계에서,

   상기 데이타 라인을 식각마스크로 사용하여 상기 소자분리막 사이의 적층패턴을 패터닝하여 기판을 노출시킴과 동시에 상기 데이타 라인의 측벽에 정렬된 측벽을 가지고 상기 소자분리막 사이에 개재된 셀 패턴을 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
5. 제 1 항에 있어서,

   상기 비트라인은 반도체 기판에 불순물을 주입하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
6. 제 1 항에 있어서,

   상기 비트라인은 금속층 또는 금속실리사이드층으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
7. 제 1 항에 있어서,

   상기 셀 패턴을 형성한 이후,

   상기 셀 패턴 양측의 기판에 불순물을 주입하여 소오스/드레인 영역을 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
8. 반도체 기판에 형성된 비트 라인;

   상기 비트라인의 상부를 가로질러 배치되어 활성영역을 한정하는 라인형상의 소자분리막;

   상기 활성영역 상에 형성된 적층 셀 패턴;

   상기 셀 패턴 및 상기 소자분리막의 상부를 가로지르는 데이타 라인;

   상기 데이타 라인의 상부를 가로질러 상기 셀 패턴의 측벽을 감싸는 제어 라인;

   상기 제어 라인과 상기 셀 패턴 사이에 개재된 게이트 층간절연막;및

   상기 셀 패턴의 양측의 활성영역에 형성되어 상기 비트라인과 전기적으로 연결된 소오스/드레인 영역을 포함하는 반도체 소자.
9. 제 8 항에 있어서,

   상기 셀 패턴의 측벽은 상기 데이타 라인의 측벽에 자기정렬된 것을 특징으로 하는 반도체 소자.
10. 제 8 항에 있어서,

    상기 셀 패턴은 게이트 절연막 패턴, 스토리지 노드 패턴, 다층터널접합 패턴이 적층된 구조를 가지는 것을 특징으로 하는 반도체 소자.
11. 제 8 항에 있어서,

    상기 데이타 라인의 상부와 상기 제어 라인 사이에 개재된 캐핑절연막을 더 포함하는 반도체 소자.
12. 제 8 항에 있어서,

    상기 활성영역에 복수개의 셀 패턴들이 형성되고, 상기 제어 라인은 상기 셀 패턴들 사이의 갭 영역을 채우는 것을 특징으로 하는 반도체 소자.
13. 제 12 항에 있어서,

    상기 비트라인은 상기 셀 패턴들 사이의 간격보다 폭이 좁은 것을 특징으로 하는 반도체 소자.

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