JP4676688B2 - スプリットゲート型フラッシュメモリ素子の製造方法 - Google Patents

Description

本発明はフラッシュメモリ素子の製造方法に関するものであり、さらに具体的に、スプリットゲートを有するフラッシュメモリ素子の製造方法に関するものである。

フラッシュメモリ素子は電気的にデータの書き込みと消去が可能であり、電源が供給されなくてもデータの保存が可能であって、多様な分野で応用範囲が拡がっている。前記フラッシュメモリ素子はメモリセルアレイの構造により大きくＮＡＮＤ型とＮＯＲ型で区分され、ＮＡＮＤ型フラッシュメモリ素子は単位面積当たり、高いセル集積度を有し、ＮＯＲ型フラッシュメモリ素子は速い応答速度を有するという長所がある。

ＮＯＲ型フラッシュメモリ素子はメモリセルが行方向及び列方向に整列して配置され、行方向に平行に複数個のビットラインが配置され、列方向に平行に複数個のワードラインが配置される。各行のメモリセルは一つのビットラインに並列に接続され、各列のメモリセルは一つのワードラインに並列に接続される。

前記ＮＯＲ型フラッシュメモリ素子はワードラインとビットラインが各々一つずつ選択されて、前記選択ワードライン及び前記選択ビットラインに接続されたメモリセルが選択される。したがって、ランダムアクセスが可能であるので、応答速度がＮＯＲ型フラッシュメモリ素子に比べて速い。ＮＯＲ型フラッシュメモリ素子でメモリセルはビットラインに並列に連結されているので、非選択ワードラインに連結されたメモリセルトランジスタが過消去(ｏｖｅｒ ｅｒａｓｅ)状態の場合に、選択メモリセルに関係なく、選択されたビットラインを通じて電流が流れる。したがって、選択されたビットラインに接続されたすべてのメモリセルがターンオンされたセルで読み出される誤動作が発生する。

フラッシュメモリ素子の他の形態として、選択ゲートと制御ゲートの二つの機能をするワードラインが浮遊ゲートの一部分に重畳されて形成されるスプリットゲート型フラッシュメモリ素子がある。

図１Ａは従来のスプリットゲート型フラッシュメモリ素子を示す平面図である。

図１Ａを参照すると、従来のスプリットゲート型フラッシュメモリ素子は半導体基板に素子分離膜８が配置されて互いに交差する第１及び第２活性領域１２ａを限定する。隣接した第２活性領域１２ｂの間の第１活性領域１２ａ上に二つの浮遊ゲートパターン１４が配置され、前記浮遊ゲートパターン１４の上部に前記第１活性領域１２ａと交差するワードライン１８が配置される。前記ワードライン１８は前記浮遊ゲートパターン１４の上部及び前記浮遊ゲートパターン１４の一側壁に隣接した前記第１活性領域１２ａ上に重畳される。互いに対向して形成されたワードライン１８の間の前記第１活性領域１２ａにドレイン領域が形成され、前記ドレイン領域にビットラインプラグ２０が接続される。

図１Ｂを参照すると、従来のスプリットゲート型不揮発性メモリ素子の浮遊ゲート１４は半導体基板に活性領域１２ａ、１２ｂを限定し、導電膜を形成した後に、パターニングして形成する。フォトリソグラフィ工程によって形成されるパターンはレイアウト上で四角形でデザインされても、露光時、近接效果(ａｐｒｏｘｉｍｉｔｙ ｅｆｆｅｃｔ)により、そのエッジが丸くパターニングされる。図示したように、楕円形の浮遊ゲートパターンのエッジの幅が急激に減少するので、前記浮遊ゲートパターンが誤整列されれば、浮遊ゲートの下部のチャンネル幅が急激に減少して、セル特性に影響を及び、セルアレイ内のセル特性散布（セル特性偏差）が大きくなることができる。加えて、図１Ｃを参照すると、半導体素子が高集積化して活性領域の幅が狭い場合に、浮遊ゲートが誤整列されれば、ワードライン１８が素子分離膜８と浮遊ゲートパターン１４との間の基板１０に直接接触してメモリセルに誤動作を誘発することができる。加えて、隣合うビットラインに接続されたメモリセルの浮遊ゲートが素子分離膜上で一定の間隔離隔して形成されるので、これらの間の間隔を最小線幅より広く定義しなければならない。これによって、素子分離膜パターン８の幅を最小線幅まで減らすことができない問題がある。

特開平１０−１８９７８２号公報

本発明の課題は、スプリットゲート型フラッシュメモリ素子を製造することにおいて、フォトリソグラフィ工程上の誤整列及び近接效果の影響を受けない浮遊ゲートパターンを形成することができる方法を提供することにある。

本発明の他の課題は、セルアレイ内のセル特性散布を最小化することができるスプリットゲート型フラッシュメモリ素子の製造方法を提供することにある。

上述の課題を達成するために、本発明はトレンチ素子分離膜の側壁に整列された側壁を有する浮遊ゲートを有するスプリットゲート型フラッシュメモリ素子の製造方法を提供する。この方法は、半導体基板にトレンチ素子分離膜を形成して複数個の平行な第１活性領域を形成する。これと共に、前記第１活性領域上に前記トレンチ素子分離膜の側壁に整列された側壁を有し、順次に積層されたゲート絶縁膜パターン、導電膜パターン及びハードマスクパターンを形成する。前記各々の第１活性領域に沿って前記ハードマスクパターンを一定の間隔を置いて除去して、前記導電膜パターンの上部面を露出させる。前記露出した導電膜パターン上に酸化膜パターンを形成し、前記ハードマスクパターンを除去する。前記酸化膜パターンをエッチングマスクとして使用して前記導電膜パターンをエッチングして、前記各々の第１活性領域上に一定の間隔を置いて配列された浮遊ゲートパターンを形成する。前記浮遊ゲートパターンの側壁にトンネル酸化膜を形成し、前記第１活性領域の上部を横切る複数個の制御ゲート電極を形成する。前記制御ゲート電極は前記浮遊ゲートパターンの上部に配置される。

本発明による浮遊ゲートパターンはトレンチ素子分離膜を形成し、前記トレンチ素子分離膜の側壁に整列された側壁を有するように形成することによって、フォトリソグラフィ工程で発生する近接效果及び誤整列の影響を受けない。したがって、セルアレイ内のセル特性散布が少ないスプリットゲート型フラッシュメモリ素子を製造することができる。また、同一のワードラインに連結された浮遊ゲートは素子分離膜により離隔されるので、素子分離膜の幅を縮めて集積度を高めることができる。

以下、添付した図面を参照して本発明の望ましい実施の形態を詳細に説明する。しかし、本発明はここで説明される実施の形態に限定されず、他の形態で具体化されることもできる。むしろ、ここで紹介される実施の形態は開示された内容が徹底的で、完全になることができるように、そして当業者に本発明の思想が十分に伝達されるようにするために提供されるものである。図面において、層及び領域の厚さは明確性のために誇張されたものである。また、層が他の層または基板“上”にあると言及される場合に、それは他の層または基板上に直接形成されることができるもの、またはそれらの間に第３の層が介在されることもできるものである。明細書全体にわたって同一の参照番号で表示された部分は同一の構成要素を示す。

図２は本発明の望ましい実施の形態によって製造されたＮＯＲ型スプリットゲート型フラッシュメモリ素子を示す平面図である。

図２を参照すると、本発明の望ましい実施の形態によるスプリットゲート型フラッシュメモリ素子は従来のスプリットゲート型フラッシュメモリ素子と同一に、半導体基板に素子分離膜５８が配置されて複数個の平行な第１活性領域６２ａを限定し、各々の第１活性領域６２ａ上に一定の間隔に浮遊ゲートパターン６４が配置される。前記第１活性領域６２ａの上部を横切る複数個の平行なワードライン６８が前記浮遊ゲートパターン６４上に配置される。前記ワードライン６８は前記浮遊ゲートパターン６４の上部及び前記浮遊ゲートパターン６４の一側壁に隣接した前記第１活性領域６２ａ上に重畳される。

前記素子分離膜５８は前記第１活性領域６２ａと交差する複数個の平行な第２活性領域６２ｂを限定する。前記第１活性領域６２ａ及び前記第２活性領域６２ｂの交差領域の間の前記第１活性領域６２ａ上に二つの浮遊ゲートパターン６４が配置される。前記第１活性領域６２ａ上に重畳されたワードライン６８の間の第１活性領域６２ａ内にドレイン領域が形成され、前記第２活性領域６２ｂ内にソース領域が形成され、前記ドレイン領域にビットラインプラグ７０が配置される。したがって、前記ソース領域はその両側のメモリセルが並列に接続される共通ソース領域を構成する。これと異なり、前記第２活性領域６２ｂを形成せず、前記第２活性領域６２ｂに対応する位置に、前記第１活性領域６２ａに接続された共通ソースパターンが配置されることもできる。しかし、本発明は従来の技術と異なり、前記素子分離膜５８はトレンチ素子分離膜であり、前記浮遊ゲートパターン６４は前記素子分離膜５８の側壁に整列された側壁を有する。

図３Ａ乃至図９Ａは本発明の望ましい実施の形態によるスプリットゲート型フラッシュメモリ素子の製造方法を説明するための平面図である。

図３Ｂ乃至図９Ｂは各々図３Ａ乃至図９ＡのＢ−Ｂに沿って切断した工程断面図である。

図３Ｃ乃至図９Ｃは各々図３Ｃ乃至図９ＣのＣ−Ｃに沿って切断した工程断面図である。

図３Ａ、図３Ｂ及び図３Ｃを参照すると、半導体基板５０上にゲート絶縁膜５２、導電膜５４及びハードマスク膜５６を積層する。前記ゲート絶縁膜５２はシリコン酸化膜、シリコン酸窒化膜（ｓｉｌｉｃｏｎ ｏｘｙｎｉｔｒｉｄｅ）などで形成することができ、前記導電膜５４はポリシリコン膜で形成することができ、前記ハードマスク膜５６はシリコン窒化膜で形成することができる。

図４Ａ、図４Ｂ及び図４Ｃを参照すると、前記ハードマスク膜５６、前記導電膜５４及び前記ゲート絶縁膜５２をパターニングして、前記半導体基板５０上にゲート絶縁膜パターン５２ａ、導電膜パターン５４ａ及びハードマスクパターン５６ａが順次に積層された複数個の平行なパターンを形成する。前記ハードマスクパターン５６ａをエッチングマスクとして使用して前記半導体基板５０をエッチングして、複数個の平行な第１活性領域６０ａを限定する。前記積層されたパターンの間の領域に絶縁膜を満たしてトレンチ素子分離膜５８を形成する。その結果、前記ゲート絶縁膜パターン５２ａ、導電膜パターン５４ａ及びハードマスクパターン５６ａが順次に積層されたパターンは前記第１活性領域６０ａの上部に整列され、前記導電膜パターン５４ａは前記トレンチ素子分離膜５８の側壁に整列された側壁５５を有する。この時に、前記トレンチ素子分離膜５８の上部の一部分にリセス（凹み）を形成して、半導体素子の周辺回路及びロジッグ回路が形成される地域の半導体基板と素子分離膜との間の段差を縮めることができる。しかし、前記リセスの深みを適切に制御して、前記トレンチ素子分離膜５８の上部面の高さが前記導電膜パターン５５の上部面の高さより高いことが求められる。前記トレンチ素子分離膜５８の上部面の高さが前記導電膜パターン５４ａの上部面の高さより低ければ、浮遊ゲートパターンの上部に酸化膜パターンを形成する熱酸化工程で、前記導電膜パターン５４ａの側壁が酸化されて、ＦＮトンネリングのための浮遊ゲートパターンのチップを形成しにくいためである。

図示したように、前記半導体基板上に積層された前記ゲート絶縁膜パターン５２ａ、前記導電膜パターン５４ａ及び前記ハードマスクパターン５６ａはメッシュ形態で形成することができる。この場合に、前記ハードマスクパターン５６ａをエッチングマスクとして使用して前記半導体基板５０をエッチングして、メッシュ形態の活性領域を形成することができる。前記メッシュ型活性領域は複数個の平行な第１活性領域６０ａ及び前記第１活性領域６０ａと交差する複数個の平行な第２活性領域６０ｂで構成される。このようなメッシュ形態の活性領域はＮＯＲ型フラッシュメモリ素子で通常に適用される形態として、前記第２活性領域６０ｂにＮＯＲ型フラッシュメモリ素子の共通ソース領域が形成される。

図５Ａ、図５Ｂ及び図５Ｃを参照すると、前記半導体基板５０上にフォトレジストパターン６１を形成する。前記フォトレジストパターン６１は前記第２活性領域６０ｂと平行な複数個のオープニング６２を有する。前記オープニング６２内に前記ハードマスクパターン５６ａ及び前記素子分離膜パターン５８が交互に露出する。前記第２活性領域６０ｂの間に一対のオープニング６２が配置される。前記フォトレジストパターン６１をエッチングマスクとして使用して前記ハードマスクパターン５６ａをエッチングする。その結果、前記各々のオープニング６２内に導電膜パターン５４ａの上部面が一定の間隔で露出する。前記第２活性領域６０ｂの間の各々の第１活性領域６０ａ上で２部分の前記導電膜パターン５４ａの上部面が露出する。

図６Ａ、図６Ｂ及び６Ｃを参照すると、前記フォトレジストパターン６１を除去する。結果的に、前記半導体基板５０の上部に前記素子分離膜５８と前記ハードマスクパターン５６ａによって限定されて、前記導電膜パターン５４ａの上部面が列方向と行方向に配列された島形態で露出する。前記露出した導電膜パターン５４ａ上に酸化膜パターン６４を形成する。前記酸化膜パターン６４は前記半導体基板に熱酸化工程を適用して前記露出した導電膜パターン５４ａを酸化することによって形成することができる。この時に、前記酸化膜パターン６４は３次元效果によって楕円形の断面で形成される。

図７Ａ、図７Ｂ及び図７Ｃを参照すると、前記ハードマスクパターン５６ａを除去する。結果的に、前記第１活性領域６０ａ上に前記導電膜パターン５４ａが露出し、前記導電膜パターン５４ａ上に一定の間隔に酸化膜パターン６４が配置される。

図８Ａ、図８Ｂ及び図８Ｃを参照すると、前記酸化膜パターン６４をエッチングマスクとして使用して前記導電膜パターン５４ａをエッチングする。その結果、前記第１活性領域６０ａ上に一定の間隔に配置された浮遊ゲートパターン５４ｂが形成される。前記ゲート酸化膜パターン５２ａはエッチングするか、エッチングしないで残すことができる。前記浮遊ゲートパターン５４ｂは前記トレンチ素子分離膜５８の側壁が整列された側壁５５ａを有し、その上部に前記酸化膜パターン６４が配置される。前記酸化膜パターン６４が楕円形の断面を有するので、前記浮遊ゲートパターン５４ｂの上部の角にチップが形成される。前記第１活性領域６０ａ及び前記第２活性領域６０ｂで構成されたメッシュ型の活性領域を形成する場合に、前記第１活性領域６０ａと前記第２活性領域６０ｂとの交差領域が基板上に位置し、前記交差領域の間の前記第１活性領域６０ａ上に一対の浮遊ゲートパターン５４ｂが配置されることができる。

図９Ａ、図９Ｂ及び図９Ｃを参照すると、前記浮遊ゲートパターン５４ｂが形成された基板の全面に導電膜を形成し、前記導電膜をパターニングして前記第１活性領域６０ａの上部を横切る複数個の平行なワードライン６８を形成する。前記ワードライン６８は前記浮遊ゲートパターン５４ｂの上部の一部分と前記浮遊ゲートパターン５４ｂに隣接した前記第１活性領域６０ａ上に重畳される。また、前記ワードライン６８は隣接したワードライン６８と対称的に配置される。メッシュ型の活性領域を構成する前記第２活性領域６０ｂの間に一対のワードライン６８が配置され、前記ワードライン６８の間の前記第１活性領域６０ａにドレイン領域が形成され、前記第２活性領域６０ｂにソース領域が形成される。

結果的に、図２に示したようなスプリットゲート型フラッシュメモリ素子を形成することができる。

従来のスプリットゲート型フラッシュメモリ素子を示す平面図である。 従来のスプリットゲート型フラッシュメモリ素子の問題点を示す図面である。 図１ＡのＡ−Ａに沿って切断した従来のスプリットゲート型フラッシュメモリ素子の問題点を示す図面である。 本発明の望ましい実施の形態によるスプリットゲート型フラッシュメモリ素子を示す平面図である。 本発明の望ましい実施の形態によるスプリットゲート型フラッシュメモリ素子の製造方法を説明するための平面図である。 図３ＡのＢ−Ｂに沿って切断した工程断面図である。 図３ＡのＣ−Ｃに沿って切断した工程断面図である。 本発明の望ましい実施の形態によるスプリットゲート型フラッシュメモリ素子の製造方法を説明するための平面図である。 図４ＡのＢ−Ｂに沿って切断した工程断面図である。 図４ＡのＣ−Ｃに沿って切断した工程断面図である。 本発明の望ましい実施の形態によるスプリットゲート型フラッシュメモリ素子の製造方法を説明するための平面図である。 図５ＡのＢ−Ｂに沿って切断した工程断面図である。 図５ＡのＣ−Ｃに沿って切断した工程断面図である。 本発明の望ましい実施の形態によるスプリットゲート型フラッシュメモリ素子の製造方法を説明するための平面図である。 図６ＡのＢ−Ｂに沿って切断した工程断面図である。 図６ＡのＣ−Ｃに沿って切断した工程断面図である。 本発明の望ましい実施の形態によるスプリットゲート型フラッシュメモリ素子の製造方法を説明するための平面図である。 図７ＡのＢ−Ｂに沿って切断した工程断面図である。 図７ＡのＣ−Ｃに沿って切断した工程断面図である。 本発明の望ましい実施の形態によるスプリットゲート型フラッシュメモリ素子の製造方法を説明するための平面図である。 図８ＡのＢ−Ｂに沿って切断した工程断面図である。 図８ＡのＣ−Ｃに沿って切断した工程断面図である。 本発明の望ましい実施の形態によるスプリットゲート型フラッシュメモリ素子の製造方法を説明するための平面図である。 図９ＡのＢ−Ｂに沿って切断した工程断面図である。 図９ＡのＣ−Ｃに沿って切断した工程断面図である。

符号の説明

５８ 素子分離膜
６２ａ 第１活性領域
６２ｂ 第２活性領域
６４ 浮遊ゲートパターン
６８ ワードライン
７０ ビットラインプラグ

Claims (9)

1. 半導体基板にトレンチ素子分離膜を形成して複数個の平行な第１活性領域を形成し、前記第１活性領域上に前記トレンチ素子分離膜の側壁に整列された側壁を有し、順次に積層されたゲート絶縁膜パターン、導電膜パターン及びハードマスクパターンを形成する段階と、
   前記各々の第１活性領域に沿って前記ハードマスクパターンを一定の間隔を置いて除去して前記導電膜パターンの上部面を露出させる段階と、
   前記露出した導電膜パターン上に酸化膜パターンを形成する段階と、
   前記ハードマスクパターンを除去する段階と、
   前記酸化膜パターンをエッチングマスクとして使用して前記導電膜パターンをエッチングして前記各々の第１活性領域上に一定の間隔を置いて配列された浮遊ゲートパターンを形成する段階と、
   前記浮遊ゲートパターンの側壁にトンネル酸化膜を形成する段階と、
   前記第１活性領域の上部を横切り、前記浮遊ゲートパターンの上部に配置された複数個の並んでいる制御ゲート電極を形成する段階とを含み、
   前記トレンチ素子分離膜は、前記浮遊ゲートパターンの上部面より高い上部面を有するように形成され、
   前記ゲート絶縁膜、前記導電膜及び前記ハードマスク膜をパターニングして、メッシュ形状を有するゲート絶縁膜パターン、導電膜パターン及びハードマスクパターンを形成する段階と、
   メッシュ形状を有する前記ハードマスクパターンをエッチングマスクとして使用し前記半導体基板をエッチングして、メッシュ形状の活性領域を形成する段階と、を含み、
   前記メッシュ形状の活性領域は、互いに交差する第一と第二の活性領域を含む
   ことを特徴とするフラッシュメモリ素子の製造方法。
2. 前記導電膜パターンの上部面の高さは前記トレンチ素子分離膜の上部面の高さより低く形成することを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
3. 前記導電膜パターンはポリシリコンで形成し、
   前記酸化膜パターンは前記導電膜パターンを熱酸化して形成する
   ことを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
4. 前記導電膜パターンの上部面を露出させる段階は、
   前記半導体基板の全面に前記第１活性領域を横切って、前記ハードマスクパターン及び前記トレンチ素子分離膜を露出させる複数個の平行なオープニングを有するフォトレジストパターンを形成する段階と、
   前記フォトレジストパターンをエッチングマスクとして使用して前記ハードマスクパターンをエッチングする段階とを含む
   ことを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
5. 前記ワードラインと平行に配置されて、その下部の前記第１活性領域に接続された共通ソースラインを形成する段階をさらに含み、隣接した共通ソースラインの間に二つのワードラインが配置されるように形成する
   ことを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
6. 前記導電膜パターンの上部面を露出させる段階は、
   前記半導体基板の全面に前記第２活性領域と平行な複数個のオープニングを有するフォトレジストパターンを形成し、隣接した第２活性領域の間に二つのオープニングが配置されるように形成する段階と、
   前記フォトレジストパターンをエッチングマスクとして使用して前記ハードマスクパターンをエッチングして、前記第１及び第２活性領域の交差点の間の前記第１活性領域の上部に前記導電膜パターンの上部面を２部分に露出させる段階とを含む
   ことを特徴とする請求項５に記載のフラッシュメモリ素子の製造方法。
7. 前記各々のワードラインは前記浮遊ゲートの一部分及び前記第１活性領域の一部分の上部に重畳されるように形成する
   ことを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
8. 順次に積層された基板、ゲート絶縁膜、導電膜及びハードマスク膜を準備する段階と、
   前記基板にトレンチ素子分離膜を形成してゲート絶縁膜パターン、導電膜パターン及びハードマスクパターンを含む複数個の平行な第１活性領域と複数個の平行な第２活性領域を形成する段階と、
   前記第１活性領域に沿って前記導電膜パターンの上部の一部分を露出させる段階と、
   前記導電膜パターンの上部に酸化膜パターンを形成する段階と、
   前記ハードマスクパターンを除去する段階と、
   前記酸化膜パターンをエッチングマスクとして使用して前記導電膜パターンをエッチングして各々の第１活性領域上に一定の間隔に配置された浮遊ゲートパターンを形成する段階と、
   複数個の第１活性領域を横切る複数個のワードラインを形成する段階とを含み、前記ワードラインは浮遊ゲートパターンの一部分上に配置され、前記浮遊ゲートパターンに隣接した第１活性領域上に配置されるとともに、
   前記トレンチ素子分離膜は、前記浮遊ゲートパターンの上部面より高い上部面を有するように形成され、
   前記ゲート絶縁膜、前記導電膜及び前記ハードマスク膜をパターニングして、メッシュ形状を有するゲート絶縁膜パターン、導電膜パターン及びハードマスクパターンを形成する段階と、
   メッシュ形状を有する前記ハードマスクパターンをエッチングマスクとして使用し前記半導体基板をエッチングして、メッシュ形状の活性領域を形成する段階と、を含み、
   前記メッシュ形状の活性領域は、互いに交差する第一と第二の活性領域を含む
   ことを特徴とするフラッシュメモリ素子の製造方法。
9. 前記ワードラインの間の複数個の第１活性領域の各々にドレイン領域を形成する段階と、
   前記ワードラインの間の複数個の第２活性領域の各々にソース領域を形成する段階とをさらに含む
   ことを特徴とする請求項８に記載のフラッシュメモリ素子の製造方法。

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