JP2005322912A - スプリットゲート型フラッシュメモリ素子及びその製造方法 - Google Patents

スプリットゲート型フラッシュメモリ素子及びその製造方法 Download PDF

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Abstract

【課題】 アクティブ領域及びフローティングゲート電極のミスアラインを防止することができるスプリットゲート型フラッシュメモリ素子及びその製造方法を提供する。
【解決手段】 半導体基板上にゲート酸化膜及びフローティングゲート用導電層を順次に積層し、フローティングゲート用導電層が形成された状態で半導体基板の所定領域に素子分離膜を形成して、アクティブ領域を限定し、その後、アクティブ領域上のフローティングゲート用導電層の所定部分を酸化して、局部酸化膜を形成し、また、局部酸化膜の形態でフローティングゲート用導電層をパターニングしてフローティングゲート電極用構造体を形成するスプリットゲート型フラッシュメモリ素子の製造方法である。
【選択図】 図２

Description

本発明は、フラッシュメモリ素子及びその製造方法に係り、より詳しくはスプリットゲート型のフラッシュメモリ素子及びその製造方法に関する。
不揮発性半導体素子は、電気的にデータの消去と貯蔵が可能であり、電源が供給されなくてもデータ保全が可能であるという特徴を有する。これにより、現在多様な分野に適用されている。
こうした不揮発性メモリ素子のうち、スプリットゲート型フラッシュメモリ素子は、フローティングゲートとコントロールゲートとが分離された構造を有する。フローティングゲートは、外部と電気的に孤立された構造を有し、フローティングゲートへの電子注入(書き込み)及び消去(消し)によりメモリセルの電流が変わる性質を用いて情報を貯蔵する。この際、フローティングゲートへの電子注入は、チャネルの熱電子を用いたHEI(Hot Electron Injection)方式よりなり、消去は、フローティングゲートとコントロールゲートとのゲート間酸化膜を通じたF-Nトンネリング(Fowler-nordheim tunneling)方式が用いられる。
このような特性を有するスプリットゲート型フラッシュメモリ素子は、次の通りの方法で形成される。
先ず、図１Ａに示されたように、半導体基板１０の所定部分に素子分離膜(図示せず)を形成して、アクティブ領域１５を限定する。アクティブ領域１５が形成された半導体基板１０の上部にゲート酸化膜２０及びフローティングゲート電極用ポリシリコン膜(図示せず)を蒸着する。フローティングゲート電極予定領域が露出されるように、フォトリソグラフィ工程を用いてシリコン窒化膜パターン(図示せず)を形成する。シリコン窒化膜パターンにより露出されたフローティングゲート電極用ポリシリコン膜を酸化して局部酸化膜３０を形成する。その後、シリコン窒化膜パターンを除去した後、局部酸化膜３０をマスクとして用いてフローティングゲート電極用ポリシリコン膜をエッチングして、フローティングゲートパターン２５を形成する。その後、ゲート酸化膜２０及びフローティングゲートパターン２５の表面にゲート間酸化膜３５を形成する。
図１Ｂを参照して、ゲート間酸化膜３５及び局部酸化膜３０の上部にコントロールゲート電極用ポリシリコン膜を蒸着する。その後、コントロールゲート電極用ポリシリコン膜がフローティングゲートパターン２５の上部の一部分及び両側端部とオーバーラップされうるように、公知のフォトリソグラフィ工程により第１のマスクパターン４５を形成する。第１のマスクパターン４５によりコントロールゲート電極用ポリシリコン膜をパターニングして、コントロールゲート電極４０を限定する。
次いで、図１Ｃに示されたように、第１のマスクパターン４５を除去し、結果物の上部にソース領域を限定するように第２のマスクパターン５０を形成する。第２のマスクパターン５０は、局部酸化膜３０の一部分が露出されうるように形成される。第２のマスクパターン５０を用いて、局部酸化膜３０及びフローティングゲートパターン２５をエッチングして、ソース予定領域をオープンさせ、同時にフローティングゲート電極２５aを限定する。次に、露出されたアクティブ領域１５に不純物を注入してソース領域５５を形成する。その後、第２のマスクパターン５０を除去する。このようなスプリットゲート型フラッシュメモリ素子の製造方法は、特許文献１に開示されている。
しかしながら、前記のスプリットゲート型フラッシュメモリ素子は、アクティブ領域を限定した後、フォトリソグラフィ工程を用いたシリコン窒化膜パターンにより局部酸化膜が限定され、これによりフローティングゲート電極(フローティングゲートパターン)が限定される。この際、アクティブ領域が形成された状態で別途のフォトリソグラフィ工程によりフローティングゲート電極が限定されるため、フローティングゲート電極(フローティングゲートパターン)とアクティブ領域との間に誤整列が発生しうる。
また、前述した図１Ｃでのように、最終フローティングゲート電極もやはりフォトリソグラフィ工程による第２のマスクパターン５０で限定される。しかしながら、高集積度を有する半導体素子において、狭い領域、例えばソース領域を露出させるマスクパターンの形成時、誤整列の危険が高く、フォトリソグラフィマージンが非常に低い。これにより、向き合うフローティングゲート電極の形状が対称にならない場合が発生する。こうした場合、対称になるトランジスタのセルカレント差異が発生することがあり、素子の均一性が低下する。
また、前記従来技術では説明されていないが、スプリットフラッシュメモリ素子は、ソース領域を共通に連結するソースラインを含む。このソースラインは、基板の上部にポリシリコンのような所定の層の形態で形成されるため、付加的な工程が追加され、セルサイズが増大する。
特開平第１１-３０７６５５号公報
本発明の技術的課題は、アクティブ領域及びフローティングゲート電極のミスアラインを防止することができるスプリットゲート型フラッシュメモリ素子の製造方法を提供するところにある。
また、本発明の他の技術的課題は、フォトリソグラフィマージンを確保することができるスプリットゲート型フラッシュメモリ素子を提供するところにある。
前記技術的課題を解決するために本発明の一実施形態によるスプリットゲート型フラッシュメモリ素子の製造方法は、半導体基板上にゲート酸化膜及びフローティングゲート用導電層を順次に積層し、前記フローティングゲート用導電層が形成された状態で前記半導体基板の所定領域に素子分離膜を形成して、アクティブ領域を限定する。次に、前記アクティブ領域上のフローティングゲート用導電層の所定部分を酸化して、局部酸化膜を形成する。前記局部酸化膜の形態でフローティングゲート用導電層をパターニングして、フローティングゲート電極用構造体を形成する。
また、前記技術的課題を解決するために本発明の他の実施形態によるスプリットゲート型フラッシュメモリ素子の製造方法は、半導体基板上にゲート酸化膜及びフローティングゲート用導電層を順次に積層した後、前記フローティングゲート用導電層が形成された状態で前記半導体基板の所定領域に素子分離膜を形成して、アクティブ領域を限定する。前記アクティブ領域上のフローティングゲート用導電層の所定部分を酸化して、局部酸化膜を形成する。前記局部酸化膜の形態でフローティングゲート用導電層をパターニングしてフローティングゲート構造体を形成し、前記半導体基板結果物の上部にゲート電極間絶縁膜、コントロールゲート用導電層及びハードマスク膜を順次に積層する。前記フローティングゲート構造体の所定部分が露出されるようにハードマスク膜、コントロールゲート用導電層、ゲート電極間絶縁膜及び局部酸化膜の所定部分をエッチングする。前記ハードマスク膜、コントロールゲート用導電層及び局部酸化膜側壁に絶縁スペーサーを形成した後、前記絶縁スペーサーをマスクとして、前記フローティングゲート構造体をエッチングして、フローティングゲート電極及びソース領域を限定する。
また、本発明のさらに他の実施形態によるスプリットゲート型フラッシュメモリ素子の製造方法は、半導体基板上にゲート酸化膜及びフローティングゲート用導電層を順次に積層し、前記フローティングゲート用導電層が形成された状態で前記半導体基板の所定領域に素子分離膜を形成して、アクティブ領域を限定する。前記アクティブ領域上のフローティングゲート用導電層の所定部分を酸化して、局部酸化膜を形成し、前記局部酸化膜の形態でフローティングゲート用導電層をパターニングして、フローティングゲート構造体を形成する。前記半導体基板結果物の上部に前記フローティングゲート構造体の所定部分が露出されるようにゲート電極間絶縁膜、コントロールゲート用導電層及びハードマスク膜から構成されたコントロールゲート構造体を形成する。前記コントロールゲート構造体の形態で局部酸化膜をエッチングし、前記コントロールゲート構造体及び局部酸化膜の側壁に絶縁スペーサーを形成する。前記絶縁スペーサーをマスクとして、前記露出されたフローティングゲート構造体及び素子分離膜をエッチングして、フローティングゲート電極及びパス用トレンチを限定する。前記フローティングゲート電極の間に露出されたアクティブ領域及び前記パス用トレンチの底部にソース領域及びソースパスを形成する。前記コントロールゲート構造体の所定部分をエッチングして、コントロールゲート電極を形成した後、前記コントロールゲート電極の一側のアクティブ領域にドレーン領域を形成する。
本発明の他の見地によるスプリットゲート型フラッシュメモリ素子は、素子分離領域及びアクティブ領域が限定された半導体基板と、前記半導体基板の上部に配置されたゲート酸化膜と、前記ゲート酸化膜の上部に形成され、一定間隔離隔されて配置される一対のフローティングゲート電極と、前記フローティングゲート電極の上面一部分及び側面とオーバーラップされるように配置されるコントロールゲート電極と、前記フローティングゲート電極及びコントロールゲート電極の間に形成されるゲート間酸化膜と、前記コントロールゲート電極の側壁に形成される絶縁スペーサーと、を含む。
また、本発明の他の見地によれば、素子分離領域及びアクティブ領域が限定された半導体基板と、前記半導体基板の上部に配置されたゲート酸化膜と、前記ゲート酸化膜の上部に形成され、一定間隔離隔されて配置される一対のフローティングゲート電極と、前記フローティングゲート電極の上面一部分及び側面とオーバーラップされるように配置されるコントロールゲート電極と、前記フローティングゲート電極及びコントロールゲート電極の間に形成されるゲート間酸化膜と、前記コントロールゲート電極の側壁に形成される絶縁スペーサーと、前記向き合うフローティングゲート電極の間のアクティブ領域に形成されるソース領域と、前記コントロールゲート電極の外側アクティブの領域に形成されるドレーン領域と、前記素子分離領域内に形成され、隣接するソース領域間を電気的に連結させるソースパスと、を含む。
本発明によれば、フローティングゲート電極用導電層を形成した状態でアクティブ領域を限定し、セルフアライン方式でフローティングゲート電極(フローティングゲートパターン)を限定する。これにより、フローティングゲート電極とアクティブ領域のミスアラインを減少させ得る。
また、一つのフローティングゲート構造体を窒化膜スペーサーにより二分することによって、フローティングゲート電極のサイズを均一化することができて、トランジスタ間のセルカレントの差異を縮めることができる。
そして、ソース領域の間の素子分離膜内にソース領域を連結するソースパスを形成することによって、基板の上部にソース領域間を電気的に連結する別途のソースラインを形成する必要がない。これにより、工程が単純になり、セルサイズを縮めることができる。
また、本発明のソース領域は、別途のマスクパターンの要求なしに窒化膜スペーサーにより限定されるため、従来に比べてマスクパターンの数を減少させうる。併せて、コントロールゲート電極の一側壁のみがマスクパターンにより限定され、ソース領域は、絶縁スペーサーにより限定されるため、微細な間隔を露出させるためのマスクパターンを形成する必要がなく、コントロールゲート電極の一側壁を限定するマスクパターンは、フォトリソグラフィマージンを確保することができる。
以下、添付した図面に基づき本発明の好適な実施形態を詳細に説明する。しかしながら、本発明の実施形態は、色々の異なる形態で変形され、本発明は、以下で開示される実施形態に限定されるものと解釈されてはいけない。本発明の本実施形態は、本発明の開示が完全となり、当業者に発明の範疇を完全に知らせるために提供されるものである。従って、図面での要素の形状などは、より明確な説明を強調するため誇張されたものであり、図面上で同一参照符号は同一構成要素を示すものとする。
本発明は、フローティングゲート電極物質が形成された状態でアクティブ領域を限定するところにその特徴がある。また、本発明は、最終フローティングゲート電極をフォトリソグラフィ工程ではない絶縁スペーサーで限定するところに他の特徴がある。また、本発明は、素子分離領域内にソース連結パスを形成するところにさらに他の特徴がある。
このように、本発明は、アクティブ領域を限定する前にフローティングゲート電極用物質を形成し、アクティブ領域形成と共にセルフアライン方式でフローティングゲート電極を限定することによって、フローティングゲート電極のミスアラインを防止することができる。また、フローティングゲート電極を絶縁スペーサーにより限定することによって、マスク数を減らすことができ、フォトリソグラフィマージンを確保することができる。また、本発明のソース連結パスは、素子分離膜内に埋め込まれた形態で形成されるため、付加的な層を形成しなくてもよいため、セルサイズを縮めさせることができる。
このような特徴を有する本発明のスプリットゲート型フラッシュメモリ素子及びその製造方法についてより具体的に説明する。
図２は、本発明の実施形態によるスプリットゲート型フラッシュメモリ素子の平面図である。図３〜図８は、本発明の実施形態によるスプリットゲート型フラッシュメモリ素子の製造方法を説明するための各工程別断面図である。図３〜図８で“Ａ”部分は、図２のa-a'線で切断した断面を示し、“Ｂ”部分は、図２のb-b'線で切断した断面を示し、“Ｃ”部分は、図２のc-c'線を切断した断面である。
先ず、図２及び図３を参照して、素子分離膜が限定されていない半導体基板１００の上部にゲート酸化膜１０５及びフローティングゲート電極用導電層１１０(以下、第１の導電層と称する)を順次に積層する。第１の導電層１１０は、例えばドーピングされたポリシリコン膜であり得る。第１の導電層１１０の上部にシリコン窒化膜を形成し、ストライプ状のアクティブ領域が限定されうるようにシリコン窒化膜を所定部分エッチングして、シリコン窒化膜パターン１１５を形成する。シリコン窒化膜パターン１１５の形態で第１の導電層１１０、ゲート酸化膜１０５及び所定深さ程の半導体基板１００をエッチングして、トレンチ１２０を形成する。半導体基板１００の結果物上部にトレンチ１２０が十分に埋め込まれるように絶縁膜を蒸着した後、シリコン窒化膜パターン１１５の表面が露出されるように前記絶縁膜を平坦化して、トレンチ構造の素子分離膜１２５を形成する。素子分離膜１２５によりアクティブ領域１３０が限定される。
図２及び図４に示されたように、フローティングゲート予定領域が露出されるように、フォトリソグラフィ工程によるマスクパターン(図示せず)を形成し、前記マスクパターンの形態でシリコン窒化膜パターン１１５を再度パターニングする。この際、シリコン窒化膜パターン１１５の間に素子分離膜１２５が形成されている状態で、フローティングゲート予定領域が露出されるように、フォトリソグラフィ工程が進行されることにより、素子分離膜(或いはアクティブ領域)とフローティングゲート予定領域とのアラインが容易である。その後、シリコン窒化膜パターン１１５により露出された第１の導電層１１０を局部的に酸化して、局部酸化膜１３５を形成する。
その後、図２及び図５に示されたように、シリコン窒化膜パターン１１５を公知の方式で除去した後、局部酸化膜１３５をマスクとして下部の第１の導電層１１０をエッチングすることによって、フローティングゲート構造体１１０aを形成する。フローティングゲート構造体１１０aの形成により、フローティングゲート電極(図２の１１０b参照)の一側端部が限定される。フローティングゲート構造体１１０aが形成された半導体基板１００の上部にゲート間酸化膜１４０を蒸着する。ゲート間酸化膜１４０及び局部酸化膜１３５の上部にコントロールゲート電極用導電層１４５(以下、第２の導電層)及びハードマスク膜１５０を順次に蒸着する。第２の導電層１４５は、例えばドーピングされたポリシリコン膜であり、ハードマスク膜１５０は、シリコン窒化膜又はシリコン窒酸化膜であり得る。その後、コントロールゲートの一側端部を限定するためのマスクパターン１５５を公知のフォトリソグラフィ工程により形成する。この際、マスクパターン１５５は、フローティングゲート構造体１１０aの中心部分が露出されるように形成される。
次に、図２及び図６を参照して、マスクパターン１５５によりハードマスク膜１５０、第２の導電層１４５及び局部酸化膜１３５をパターニングする。その後、マスクパターン１５５を公知の方式で除去する。この際、マスクパターン１５５による第２の導電層１４５のエッチング工程により、後述されるコントロールゲート電極の一側壁が限定される。パターニングされたハードマスク膜１５０、第２の導電層１４５及び局部酸化膜１３５の両側壁に絶縁スペーサー１６０を形成する。絶縁スペーサー１６０は、例えば、ポリシリコン膜とエッチング選択比がある膜、例えばシリコン窒化膜で形成されうる。
次いで、図２及び図７を参照して、絶縁スペーサー１６０をマスクとして用いて、露出されたフローティングゲート構造体１１０aをエッチングして、最終フローティングゲート電極１１０bを限定する。本実施形態で、絶縁スペーサー１６０によりフローティングゲート電極１１０bが限定されることによって、フォトリソグラフィ工程による誤整列及びマージン問題を解決することができて、対称的なフローティングゲート電極１１０bを形成することができる。この際、フローティングゲート電極１１０bの限定によりソース予定領域が露出される。
併せて、本実施形態では、フローティングゲート電極１１０bを形成する工程と同時に、絶縁スペーサー１６０をマスクとして露出された素子分離膜をエッチングして、パス用トレンチ１６５を形成する。パス用トレンチ１６５は、前記素子分離膜２０の深さと同一であり、底面に半導体基板１００が露出されうるように形成される。こうしたパス用トレンチ１６５は、素子分離膜１２５内に所定線幅を有し形成され、隣り合うソース予定領域間を連結する。その後、露出されたソース予定領域及びパス用トレンチ１６５の底部に不純物を注入して、ソース領域１７０及びソースパス１７２を形成する。この際、ソースパス１７２は、隣接するソース領域１７０の間を電気的に連結させる役割をする。こうしたソースパス１７２により別途のソースライン形成なしでソース領域１７０の間を電気的に連結させうる。
最後に、図２及び図８を参照して、フォトリソグラフィ工程により最終コントロールゲート電極を限定するためのマスクパターン(図示せず)を形成する。マスクパターンにより残留する第２の導電層１４５をエッチングして、最終コントロールゲート電極１４５aを形成する。コントロールゲート電極１４５aをマスクとして露出された半導体基板１００のアクティブ領域１３０に不純物を注入してドレーン領域１７５を形成する。この際、前記マスクパターンによりソース領域及びパス用トレンチは遮蔽される。その後、前記マスクパターンを除去する。
半導体基板１００の結果物の上部に層間絶縁膜１８０を形成した後、ドレーン領域１７５が露出されるようにコンタクトホールを形成する。コンタクトホールの内部に公知の方式によりコンタクトプラグ１８５を形成する。その後、図２には、示されていないが、コンタクトプラグ１８５とコンタクトされるように層間絶縁膜１８０の上部にビットライン１９０を形成する。
以上本発明を好適な実施形態を挙げて詳細に説明したが、本発明は、前記実施形態に限定されず、本発明の技術的思想の範囲内で当業者により色々の変形が可能である。
本発明は、不揮発性メモリ素子の製造に効果的に適用が可能である。
一般的なスプリットゲート型フラッシュメモリ素子の製造方法を説明するための各工程別断面図である。 一般的なスプリットゲート型フラッシュメモリ素子の製造方法を説明するための各工程別断面図である。 一般的なスプリットゲート型フラッシュメモリ素子の製造方法を説明するための各工程別断面図である。 本発明の実施形態によるスプリットゲート型フラッシュメモリ素子の平面図である。 本発明の実施形態によるスプリットゲート型フラッシュメモリ素子の製造方法を説明するための各工程別断面図である。 本発明の実施形態によるスプリットゲート型フラッシュメモリ素子の製造方法を説明するための各工程別断面図である。 本発明の実施形態によるスプリットゲート型フラッシュメモリ素子の製造方法を説明するための各工程別断面図である。 本発明の実施形態によるスプリットゲート型フラッシュメモリ素子の製造方法を説明するための各工程別断面図である。 本発明の実施形態によるスプリットゲート型フラッシュメモリ素子の製造方法を説明するための各工程別断面図である。 本発明の実施形態によるスプリットゲート型フラッシュメモリ素子の製造方法を説明するための各工程別断面図である。
符号の説明
１００ 半導体基板
１０５ ゲート酸化膜
１１０ 第１の導電層
１１０ａ フローティングゲート構造体
１１０ｂ フローティングゲート電極
１１５ シリコン窒化膜パターン
１２０ トレンチ
１２５ 素子分離膜
１３０ アクティブ領域
１３５ 局部酸化膜
１４０ ゲート間酸化膜
１４５ 第２の導電層
１４５ａ 最終コントロールゲート電極
１５０ ハードマスク膜
１５５ マスクパターン
１６０ 絶縁スペーサー
１６５ パス用トレンチ
１７０ ソース領域
１７２ ソースパス
１７５ ドレーン領域
１８０ 層間絶縁膜
１８５ コンタクトプラグ
１９０ ビットライン

Claims (26)

  1. 半導体基板上にゲート酸化膜及びフローティングゲート用導電層を順次に積層する段階と、
    前記フローティングゲート用導電層が形成された状態で前記半導体基板の所定領域に素子分離膜を形成して、アクティブ領域を限定する段階と、
    前記アクティブ領域上のフローティングゲート用導電層の所定部分を酸化して、局部酸化膜を形成する段階と、
    前記局部酸化膜の形態でフローティングゲート用導電層をパターニングしてフローティングゲート電極用の構造体を形成する段階と、
    を含むことを特徴とするスプリットゲート型フラッシュメモリ素子の製造方法。
  2. アクティブ領域を限定する段階は、
    前記フローティングゲート用導電層の上部に、素子分離領域のフローティングゲート導電層が露出されるようにシリコン窒化膜パターンを形成する段階と、
    前記シリコン窒化膜パターンをマスクとして、フローティングゲート用導電層、ゲート酸化膜及び所定深さの半導体基板をエッチングして、トレンチを形成する段階と、
    前記トレンチの内部に絶縁膜を埋め込んで素子分離膜を形成する段階と、
    を含むことを特徴とする請求項１に記載のスプリットゲート型フラッシュメモリ素子の製造方法。
  3. 前記局部酸化膜を形成する段階は、
    前記アクティブ領域上のフローティングゲート用導電層が所定部分露出されるように前記シリコン窒化膜パターンをパターニングする段階と、
    前記パターニングされたシリコン窒化膜パターンをマスクとして、露出されたフローティングゲート用導電層を酸化させる段階と、
    前記シリコン窒化膜パターンを除去する段階と、
    を含むことを特徴とする請求項２に記載のスプリットゲート型フラッシュメモリ素子の製造方法。
  4. 半導体基板上にゲート酸化膜及びフローティングゲート用導電層を順次に積層する段階と、
    前記フローティングゲート用導電層が形成された状態で前記半導体基板の所定領域に素子分離膜を形成して、アクティブ領域を限定する段階と、
    前記アクティブ領域上のフローティングゲート用導電層の所定部分を酸化して、局部酸化膜を形成する段階と、
    前記局部酸化膜の形態でフローティングゲート用導電層をパターニングしてフローティングゲート電極用の構造体を形成する段階と、
    前記半導体基板の結果物の上部に、ゲート電極間絶縁膜、コントロールゲート用導電層及びハードマスク膜を順次に積層する段階と、
    前記フローティングゲート構造体の所定部分が露出されるようにハードマスク膜、コントロールゲート用導電層、ゲート電極間絶縁膜及び局部酸化膜の所定部分をエッチングする段階と、
    前記ハードマスク膜、コントロールゲート用導電層及び局部酸化膜の側壁に絶縁スペーサーを形成する段階と、
    前記絶縁スペーサーをマスクとして、前記フローティングゲート構造体をエッチングして、フローティングゲート電極及びソース領域を限定する段階と、
    を含むことを特徴とする請求項１に記載のスプリットゲート型フラッシュメモリ素子の製造方法。
  5. アクティブ領域を限定する段階は、
    前記フローティングゲート用導電層の上部に素子分離領域のフローティングゲート導電層が露出されるようにシリコン窒化膜パターンを形成する段階と、
    前記シリコン窒化膜パターンをマスクとしてフローティングゲート用導電層、ゲート酸化膜及び所定深さの半導体基板をエッチングして、トレンチを形成する段階と、
    前記トレンチの内部に絶縁膜を埋め込んで素子分離膜を形成する段階と、
    を含むことを特徴とする請求項４に記載のスプリットゲート型フラッシュメモリ素子の製造方法。
  6. 前記局部酸化膜を形成する段階は、
    前記アクティブ領域上のフローティングゲート用導電層が所定部分露出されるように、前記シリコン窒化膜パターンをパターニングする段階と、
    前記パターニングされたシリコン窒化膜パターンをマスクとして、露出されたフローティングゲート用導電層を酸化させる段階と、
    前記シリコン窒化膜パターンを除去する段階と、
    を含むことを特徴とする請求項５に記載のスプリットゲート型フラッシュメモリ素子の製造方法。
  7. 前記フローティングゲート用導電層及びコントロールゲート用導電層は、ドーピングされたポリシリコン膜で形成することを特徴とする請求項４に記載のスプリットゲート型フラッシュメモリ素子の製造方法。
  8. 前記絶縁スペーサーは、前記フローティングゲート用導電層とエッチング選択比が相違した物質で形成することを特徴とする請求項４に記載のスプリットゲート型フラッシュメモリ素子の製造方法。
  9. 前記絶縁スペーサーは、シリコン窒化膜で形成することを特徴とする請求項８に記載のスプリットゲート型フラッシュメモリ素子の製造方法。
  10. 半導体基板上にゲート酸化膜及びフローティングゲート用導電層を順次に積層する段階と、
    前記フローティングゲート用導電層が形成された状態で前記半導体基板の所定領域に素子分離膜を形成して、アクティブ領域を限定する段階と、
    前記アクティブ領域上のフローティングゲート用導電層の所定部分を酸化して、局部酸化膜を形成する段階と、
    前記局部酸化膜の形態でフローティングゲート用導電層をパターニングして、フローティングゲート構造体を形成する段階後、
    前記半導体基板結果物の上部に、前記フローティングゲート構造体の所定部分が露出されるように、ゲート電極間絶縁膜、コントロールゲート用導電層及びハードマスク膜から構成されたコントロールゲート構造体を形成する段階と、
    前記コントロールゲート構造体の形態で局部酸化膜をエッチングする段階と、
    前記コントロールゲート構造体及び局部酸化膜の側壁に絶縁スペーサーを形成する段階と、
    前記絶縁スペーサーをマスクとして、前記露出されたフローティングゲート構造体及び素子分離膜をエッチングして、フローティングゲート電極及びパス用トレンチを限定する段階と、
    前記フローティングゲート電極の間に露出されたアクティブ領域及び前記パス用トレンチの底部にソース領域及びソースパスを形成する段階と、
    前記コントロールゲート構造体の所定部分をエッチングして、コントロールゲート電極を形成する段階と、
    前記コントロールゲート電極の一側のアクティブ領域にドレーン領域を形成する段階と、
    を含むことを特徴とする請求項１に記載のスプリットゲート型フラッシュメモリ素子の製造方法。
  11. アクティブ領域を限定する段階は、
    前記フローティングゲート用導電層の上部に、素子分離領域のフローティングゲート導電層が露出されるように、シリコン窒化膜パターンを形成する段階と、
    前記シリコン窒化膜パターンをマスクとしてフローティングゲート用導電層、ゲート酸化膜及び所定深さの半導体基板をエッチングして、トレンチを形成する段階と、
    前記トレンチの内部に絶縁膜を埋め込んで素子分離膜を形成する段階と、
    を含むことを特徴とする請求項１０に記載のスプリットゲート型フラッシュメモリ素子の製造方法。
  12. 前記局部酸化膜を形成する段階は、
    前記アクティブ領域上のフローティングゲート用導電層が所定部分露出されるように、前記シリコン窒化膜パターンをパターニングする段階と、
    前記パターニングされたシリコン窒化膜パターンをマスクとして、露出されたフローティングゲート用導電層を酸化させる段階と、
    前記シリコン窒化膜パターンを除去する段階と、
    を含むことを特徴とする請求項１１に記載のスプリットゲート型フラッシュメモリ素子の製造方法。
  13. 前記フローティングゲート用導電層及びコントロールゲート用導電層は、ドーピングされたポリシリコン膜で形成することを特徴とする請求項１０に記載のスプリットゲート型フラッシュメモリ素子の製造方法。
  14. 前記絶縁スペーサーは、前記フローティングゲート用導電層とエッチング選択比が相違した物質で形成することを特徴とする請求項１０に記載のスプリットゲート型フラッシュメモリ素子の製造方法。
  15. 前記絶縁スペーサーは、シリコン窒化膜で形成することを特徴とする請求項１４に記載のスプリットゲート型フラッシュメモリ素子の製造方法。
  16. 前記コントロールゲート電極及びドレーン領域を形成する段階は、
    前記コントロールゲート構造体の所定部分が露出されるようにマスクパターンを形成する段階と、
    前記マスクパターンの形態で前記コントロールゲート構造体をパターニングして、コントロールゲート電極を形成する段階と、
    前記コントロールゲートの電極により露出されたアクティブ領域に不純物を注入してドレーン領域を形成する段階と、
    前記マスクパターンを除去する段階と、
    を含むことを特徴とする請求項１０に記載のスプリットゲート型フラッシュメモリ素子の製造方法。
  17. 半導体基板と、
    前記半導体基板の上部に配置されたゲート酸化膜と、
    前記ゲート酸化膜の上部に形成され、一定間隔離隔されて配置される一対のフローティングゲート電極と、
    前記フローティングゲート電極の上面一部分及び側面とオーバーラップされるように配置されるコントロールゲート電極と、
    前記フローティングゲート電極及びコントロールゲート電極の間に形成されるゲート間酸化膜と、
    前記コントロールゲート電極の側壁に形成される絶縁スペーサーと、
    を含むことを特徴とするスプリットゲート型フラッシュメモリ素子。
  18. 前記絶縁スペーサーの側面と前記フローティングゲート電極の側断面とが互いに一致することを特徴とする請求項１７に記載のスプリットゲート型フラッシュメモリ素子。
  19. 前記向き合う一対のフローティングゲート電極の間にソース領域がさらに形成され、前記コントロールゲート電極の外側にドレーン領域がさらに形成されていることを特徴とする請求項１７に記載のスプリットゲート型フラッシュメモリ素子。
  20. 前記絶縁スペーサーは、シリコン窒化膜であることを特徴とする請求項１７に記載のスプリットゲート型フラッシュメモリ素子。
  21. 前記ゲート間酸化膜は、前記フローティングゲート電極の上面に形成される第１の酸化膜と、前記フローティングゲート電極の側壁に位置する第２の酸化膜と、を含むことを特徴とする請求項１７に記載のスプリットゲート型フラッシュメモリ素子。
  22. 素子分離領域及びアクティブ領域が限定された半導体基板と、
    前記半導体基板の上部に配置されたゲート酸化膜と、
    前記ゲート酸化膜の上部に形成され、一定間隔離隔されて配置される一対のフローティングゲート電極と、
    前記フローティングゲート電極の上面一部分及び側面とオーバーラップされるように配置されるコントロールゲート電極と、
    前記フローティングゲート電極及びコントロールゲート電極の間に形成されるゲート間酸化膜と、
    前記コントロールゲート電極の側壁に形成される絶縁スペーサーと、
    前記向き合うフローティングゲート電極の間のアクティブ領域に形成されるソース領域と、
    前記コントロールゲート電極の外側アクティブの領域に形成されるドレーン領域と、
    前記素子分離領域内に形成され、隣接するソース領域間を電気的に連結させるソースパスと、
    を含むことを特徴とするスプリットゲート型フラッシュメモリ素子。
  23. 前記絶縁スペーサーの側面と前記フローティングゲート電極の側断面とが互いに一致することを特徴とする請求項２２に記載のスプリットゲート型フラッシュメモリ素子。
  24. 前記絶縁スペーサーは、シリコン窒化膜であることを特徴とする請求項２３に記載のスプリットゲート型フラッシュメモリ素子。
  25. 前記ゲート間酸化膜は、前記フローティングゲート電極の上面に形成される第１の酸化膜と、前記フローティングゲート電極の側壁に位置する第２の酸化膜と、を含むことを特徴とする請求項２２に記載のスプリットゲート型フラッシュメモリ素子。
  26. 前記ソースパスは、前記隣接するソース領域間を連結し、素子分離膜底面の半導体基板領域に形成された不純物領域であることを特徴とする請求項２２に記載のスプリットゲート型フラッシュメモリ素子。
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