JP2002261176A - スプリットゲート型フラッシュメモリ素子およびその製造方法 - Google Patents
スプリットゲート型フラッシュメモリ素子およびその製造方法Info
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Abstract
(57)【要約】
【課題】 スプリットゲート型フラッシュメモリ素子及
びその製造方法の提供。 【解決手段】 第１ゲート絶縁膜を有するフローティン
グゲートと第１スペーサと第１接合領域と第１導電性ラ
インとを備えた半導体基板を提供する第１段階と、第１
絶縁膜と第１導電膜とを及び第２絶縁膜を順次形成する
第２段階と、第２絶縁膜及び第１導電膜を所定厚さにエ
ッチングする第３段階と、第１導電性ライン及び第１導
電膜の一部分に第３絶縁膜を形成する第４段階と、残っ
ている第２絶縁膜を除去して第１導電膜を露出させる第
５段階と、露出された第1導電膜及び第１絶縁膜をエッ
チングして第２ゲート絶縁膜及びワードラインを形成す
る第６段階と、第２スペーサを形成する第７段階と、第
２接合領域を基板に形成する第８段階と、層間絶縁膜を
基板全面に形成する第９段階と、第２接合領域とコンタ
クトされる第２導電性ラインを形成する第１０段階とを
備える。
びその製造方法の提供。 【解決手段】 第１ゲート絶縁膜を有するフローティン
グゲートと第１スペーサと第１接合領域と第１導電性ラ
インとを備えた半導体基板を提供する第１段階と、第１
絶縁膜と第１導電膜とを及び第２絶縁膜を順次形成する
第２段階と、第２絶縁膜及び第１導電膜を所定厚さにエ
ッチングする第３段階と、第１導電性ライン及び第１導
電膜の一部分に第３絶縁膜を形成する第４段階と、残っ
ている第２絶縁膜を除去して第１導電膜を露出させる第
５段階と、露出された第1導電膜及び第１絶縁膜をエッ
チングして第２ゲート絶縁膜及びワードラインを形成す
る第６段階と、第２スペーサを形成する第７段階と、第
２接合領域を基板に形成する第８段階と、層間絶縁膜を
基板全面に形成する第９段階と、第２接合領域とコンタ
クトされる第２導電性ラインを形成する第１０段階とを
備える。
Description
【０００１】
【発明の属する技術分野】本発明はスプリットゲートを
有するフラッシュメモリ素子に係り、さらに具体的に
は、ワードラインの抵抗を減少でき、ドレインとワード
ラインとの間の短絡を防止できるフラッシュメモリ素子
及びその製造方法に関する。
有するフラッシュメモリ素子に係り、さらに具体的に
は、ワードラインの抵抗を減少でき、ドレインとワード
ラインとの間の短絡を防止できるフラッシュメモリ素子
及びその製造方法に関する。
【０００２】
【従来の技術】スプリットゲート型フラッシュメモリ素
子は、データ貯蔵用素子として使用量が急激に最近増加
している。図１は、通常的なスプリットゲート型フラッ
シュメモリ素子の平面構造であって、図２ないし図１１
は、図１のＡ−Ａ'線による断面構造であって、図１２
ないし図２１は、図１のＢ−Ｂ'線による断面構造であ
る。図２ないし図２１を参照して、従来のスプリットゲ
ート型フラッシュメモリ素子の製造方法を説明する。
子は、データ貯蔵用素子として使用量が急激に最近増加
している。図１は、通常的なスプリットゲート型フラッ
シュメモリ素子の平面構造であって、図２ないし図１１
は、図１のＡ−Ａ'線による断面構造であって、図１２
ないし図２１は、図１のＢ−Ｂ'線による断面構造であ
る。図２ないし図２１を参照して、従来のスプリットゲ
ート型フラッシュメモリ素子の製造方法を説明する。
【０００３】図２及び図１２を参照すると、半導体基板
１００のアクティブ領域上に第１酸化膜１０１を形成し
て、さらにポリシリコン膜でなされた第１導電膜１０２
を蒸着し、フィールド領域にフィールド酸化膜１０３を
形成する。フィールド酸化膜１０３はＬＯＣＯＳ（Ｌｏ
ｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）
工程、ＰＢＬ（Ｐｏｌｙ−Ｂｕｆｆｅｒｅｄ ＬＯＣＯ
Ｓ）工程またはＳＴＩ（ｓhａｌｌｏｗ Ｔｒｅｎｃh
ｉｓｏｌａｔｉｏｎ）工程などを実行してフィールド酸
化膜１０３を形成する。
１００のアクティブ領域上に第１酸化膜１０１を形成し
て、さらにポリシリコン膜でなされた第１導電膜１０２
を蒸着し、フィールド領域にフィールド酸化膜１０３を
形成する。フィールド酸化膜１０３はＬＯＣＯＳ（Ｌｏ
ｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）
工程、ＰＢＬ（Ｐｏｌｙ−Ｂｕｆｆｅｒｅｄ ＬＯＣＯ
Ｓ）工程またはＳＴＩ（ｓhａｌｌｏｗ Ｔｒｅｎｃh
ｉｓｏｌａｔｉｏｎ）工程などを実行してフィールド酸
化膜１０３を形成する。
【０００４】図２及び図１２にはＳＴＩ工程を実行して
トレンチ型フィールド酸化膜１０３を形成する場合を例
示した。ＳＴＩ工程によるフィールド酸化膜の形成方法
を説明すると、まず、基板全面に第１酸化膜１０１と第
１導電膜１０２とを形成してさらに第１窒化膜（図面上
には図示せず）を蒸着する。第１窒化膜、第１導電膜１
０２及び第１酸化膜１０１を通常的なフォトエッチング
工程を通してパターニングして基板中のフィールド領域
に該当する部分を露出させて、続いて、露出された基板
をエッチングしてトレンチ（図面上に図示せず）を形成
する。
トレンチ型フィールド酸化膜１０３を形成する場合を例
示した。ＳＴＩ工程によるフィールド酸化膜の形成方法
を説明すると、まず、基板全面に第１酸化膜１０１と第
１導電膜１０２とを形成してさらに第１窒化膜（図面上
には図示せず）を蒸着する。第１窒化膜、第１導電膜１
０２及び第１酸化膜１０１を通常的なフォトエッチング
工程を通してパターニングして基板中のフィールド領域
に該当する部分を露出させて、続いて、露出された基板
をエッチングしてトレンチ（図面上に図示せず）を形成
する。
【０００５】次に、トレンチを含んだ第１窒化膜上に酸
化膜を蒸着して、第１窒化膜が露出されるまでＣＭＰ工
程を進行して、トレンチ内に酸化膜を埋め立ててＳＴＩ
型フィールド酸化膜１０３を形成する、続いて、第１導
電膜１０２上に残っている第１窒化膜を除去する。ＳＴ
Ｉ型フィールド酸化膜１０３を形成し、次に、基板上に
第２窒化膜１０４を蒸着し、次に、通常的なフォトエッ
チング工程を遂行して第１導電膜１０２の一部が露出さ
れるようにパターニングする。
化膜を蒸着して、第１窒化膜が露出されるまでＣＭＰ工
程を進行して、トレンチ内に酸化膜を埋め立ててＳＴＩ
型フィールド酸化膜１０３を形成する、続いて、第１導
電膜１０２上に残っている第１窒化膜を除去する。ＳＴ
Ｉ型フィールド酸化膜１０３を形成し、次に、基板上に
第２窒化膜１０４を蒸着し、次に、通常的なフォトエッ
チング工程を遂行して第１導電膜１０２の一部が露出さ
れるようにパターニングする。
【０００６】図３及び図１３を参照すると、第２窒化膜
１０４及び第１導電膜１０２上に第２酸化膜１０５を蒸
着する。図面上には図示しなかったが、第２酸化膜１０
５を蒸着する前に、第２窒化膜１０４をマスクとして第
１導電膜１０２を一定厚さにエッチングし、または酸化
工程を遂行して露出された第１導電膜１０２を一定厚さ
に酸化させ、次に、第２酸化膜１０５を蒸着する。した
がって、第１導電膜１０２中の露出された部分の厚さが
相対的に露出されない部分より薄くなるようにする。
１０４及び第１導電膜１０２上に第２酸化膜１０５を蒸
着する。図面上には図示しなかったが、第２酸化膜１０
５を蒸着する前に、第２窒化膜１０４をマスクとして第
１導電膜１０２を一定厚さにエッチングし、または酸化
工程を遂行して露出された第１導電膜１０２を一定厚さ
に酸化させ、次に、第２酸化膜１０５を蒸着する。した
がって、第１導電膜１０２中の露出された部分の厚さが
相対的に露出されない部分より薄くなるようにする。
【０００７】図４及び図１４を参照すると、第２酸化膜
１０５をエッチバックして第２窒化膜１０４の側壁に酸
化膜スペーサ１０６を形成する。続いて、スペーサ１０
６をマスクとして露出された第１導電膜１０２と第１酸
化膜１０１とをエッチングして基板を露出させる。スペ
ーサ１０６及び第２窒化膜１０４をマスクとして基板の
露出された部分に所定導電型の不純物、すなわち基板と
反対の導電型の不純物をイオン注入してソース接合領域
１０７を形成する。この時、図面上には図示していない
が、スペーサ１０６をマスクにして第１導電膜１０２及
び第１酸化膜１０１のエッチング時に第１導電膜１０２
の側面が露出されるが、後続工程で形成されるソースラ
インとの短絡を防止するために基板全面にＣＶＤ（ｃh
ｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）酸
化膜を形成し、次に、エッチバックして最終的に図４及
び図１４のように第１導電膜を包む構造のスペーサ１０
６が形成されるようになる。ＣＶＤ酸化膜の代りに熱酸
化工程による熱酸化膜を形成することもできる。
１０５をエッチバックして第２窒化膜１０４の側壁に酸
化膜スペーサ１０６を形成する。続いて、スペーサ１０
６をマスクとして露出された第１導電膜１０２と第１酸
化膜１０１とをエッチングして基板を露出させる。スペ
ーサ１０６及び第２窒化膜１０４をマスクとして基板の
露出された部分に所定導電型の不純物、すなわち基板と
反対の導電型の不純物をイオン注入してソース接合領域
１０７を形成する。この時、図面上には図示していない
が、スペーサ１０６をマスクにして第１導電膜１０２及
び第１酸化膜１０１のエッチング時に第１導電膜１０２
の側面が露出されるが、後続工程で形成されるソースラ
インとの短絡を防止するために基板全面にＣＶＤ（ｃh
ｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）酸
化膜を形成し、次に、エッチバックして最終的に図４及
び図１４のように第１導電膜を包む構造のスペーサ１０
６が形成されるようになる。ＣＶＤ酸化膜の代りに熱酸
化工程による熱酸化膜を形成することもできる。
【０００８】図５及び図１５を参照すると、基板全面に
ポリシリコン膜でなされた第２導電膜を蒸着し、次に、
エッチバックしてソース接合領域１０７と直接コンタク
トされるソースライン１０９を形成する。この時、ソー
スライン１０９はスペーサ１０６によって第１導電膜１
０２と絶縁される。図６及び図１６を参照すると、りん
酸を利用して第２窒化膜１０４を選択的に除去し、次
に、スペーサ１０６をセルフマスクとして第１導電膜１
０２と第１酸化膜１０１とをエッチングする。このよう
にして、第１ゲート絶縁膜１１０とフローティングゲー
ト１１１とが形成される。
ポリシリコン膜でなされた第２導電膜を蒸着し、次に、
エッチバックしてソース接合領域１０７と直接コンタク
トされるソースライン１０９を形成する。この時、ソー
スライン１０９はスペーサ１０６によって第１導電膜１
０２と絶縁される。図６及び図１６を参照すると、りん
酸を利用して第２窒化膜１０４を選択的に除去し、次
に、スペーサ１０６をセルフマスクとして第１導電膜１
０２と第１酸化膜１０１とをエッチングする。このよう
にして、第１ゲート絶縁膜１１０とフローティングゲー
ト１１１とが形成される。
【０００９】図７及び図１７に示すように第３酸化膜１
１３とポリシリコン膜とでなされた第３導電膜１１４を
蒸着し、次に、図８及び図１８に示すようにエッチバッ
クしてスペーサ１０６の側壁に第２ゲート絶縁膜１１５
及びワードライン１１６を形成する。続いて、図９及び
図１９に示すように第４酸化膜と第３窒化膜とを基板全
面に蒸着し、次に、エッチバックしてワードライン１１
６の側壁に窒化膜でなされたスペーサ１１８を形成し
て、基板のドレイン接合領域が形成される部分を露出さ
せる。
１３とポリシリコン膜とでなされた第３導電膜１１４を
蒸着し、次に、図８及び図１８に示すようにエッチバッ
クしてスペーサ１０６の側壁に第２ゲート絶縁膜１１５
及びワードライン１１６を形成する。続いて、図９及び
図１９に示すように第４酸化膜と第３窒化膜とを基板全
面に蒸着し、次に、エッチバックしてワードライン１１
６の側壁に窒化膜でなされたスペーサ１１８を形成し
て、基板のドレイン接合領域が形成される部分を露出さ
せる。
【００１０】図１０及び図２０に示すようにイオン注入
用マスク（図面上には図示せず）を利用して露出された
基板にソース接合領域と同一な導電型の不純物をイオン
注入してドレイン接合領域１１９を形成する。続いて、
図１１及び図２１に示すようにシリサイド工程を通して
ソースライン１０９、ドレイン接合領域１１９及びワー
ドライン１１６上にシリサイド膜１２０を形成して、基
板全面に層間絶縁膜１２１を形成してドレイン接合領域
１１９が露出されるようにコンタクトホール１２２を形
成する。最終的に、層間絶縁膜１２１上にコンタクトホ
ール１２２を通してドレイン接合領域１１９とコンタク
トされる金属ライン１２３を形成する。このようにして
従来のスプリットゲート型フラッシュメモリ素子が製造
される。
用マスク（図面上には図示せず）を利用して露出された
基板にソース接合領域と同一な導電型の不純物をイオン
注入してドレイン接合領域１１９を形成する。続いて、
図１１及び図２１に示すようにシリサイド工程を通して
ソースライン１０９、ドレイン接合領域１１９及びワー
ドライン１１６上にシリサイド膜１２０を形成して、基
板全面に層間絶縁膜１２１を形成してドレイン接合領域
１１９が露出されるようにコンタクトホール１２２を形
成する。最終的に、層間絶縁膜１２１上にコンタクトホ
ール１２２を通してドレイン接合領域１１９とコンタク
トされる金属ライン１２３を形成する。このようにして
従来のスプリットゲート型フラッシュメモリ素子が製造
される。
【００１１】前述したようなスプリットゲート型フラッ
シュメモリ素子のプログラム及び消去作動を図２２及び
図２３を参照して説明する。まず、図２２を参照してプ
ログラム作動を説明すると、ソースライン１０９を通し
てソース接合領域１０７に高電圧ＶＤＤを印加し、ドレ
イン接合領域１１９に低電圧０Ｖを印加する。ドレイン
領域１１９で発生した電子はワードライン１１６に印加
されたスレッショルド電圧Ｖｔhによって弱く反転され
た（ｗｅａｋｌｙ−ｉｎｖｅｒｔｅｄ）チャネル領域を
通してソース接合領域１０７に向けて移動する。ソース
接合領域１０７に向けて移動する電子はソースライン１
０９に印加された高電圧に接続されたフローティングゲ
ート１１１とドレイン接合領域１１９との間の電位差に
よって励起されてフローティングゲート１１１に注入さ
れる。すなわち、プログラム作動はフローティングゲー
ト１１１へのホットキャリヤ注入（hｏｔ ｃａｒｒｉ
ｅｒ ｉｎｊｅｃｔｉｏｎ）によってなされる。
シュメモリ素子のプログラム及び消去作動を図２２及び
図２３を参照して説明する。まず、図２２を参照してプ
ログラム作動を説明すると、ソースライン１０９を通し
てソース接合領域１０７に高電圧ＶＤＤを印加し、ドレ
イン接合領域１１９に低電圧０Ｖを印加する。ドレイン
領域１１９で発生した電子はワードライン１１６に印加
されたスレッショルド電圧Ｖｔhによって弱く反転され
た（ｗｅａｋｌｙ−ｉｎｖｅｒｔｅｄ）チャネル領域を
通してソース接合領域１０７に向けて移動する。ソース
接合領域１０７に向けて移動する電子はソースライン１
０９に印加された高電圧に接続されたフローティングゲ
ート１１１とドレイン接合領域１１９との間の電位差に
よって励起されてフローティングゲート１１１に注入さ
れる。すなわち、プログラム作動はフローティングゲー
ト１１１へのホットキャリヤ注入（hｏｔ ｃａｒｒｉ
ｅｒ ｉｎｊｅｃｔｉｏｎ）によってなされる。
【００１２】一方、消去作動は図２３に図示したよう
に、ワードライン１１１に高電圧ＶＤＤを印加してソー
ス及びドレイン接合領域１０７、１１９に低電圧０Ｖを
印加すればフローティングゲートにチャージされた電子
がワードライン１１１に印加された高電圧によってワー
ドライン１１１にＦ−Ｎ（Ｆｏｗｌｅｒ−Ｎｏｒｄhｅ
ｉｍ）トンネリングされて消去される。
に、ワードライン１１１に高電圧ＶＤＤを印加してソー
ス及びドレイン接合領域１０７、１１９に低電圧０Ｖを
印加すればフローティングゲートにチャージされた電子
がワードライン１１１に印加された高電圧によってワー
ドライン１１１にＦ−Ｎ（Ｆｏｗｌｅｒ−Ｎｏｒｄhｅ
ｉｍ）トンネリングされて消去される。
【００１３】
【発明が解決しようとする課題】しかしながら、前述し
たようなスプリットゲート型フラッシュ素子は、ワード
ライン抵抗が増加し、ワードラインとドレインとの間に
短絡が発生する問題点がある。これを図２４ないし図２
５を参照して詳細に説明する。
たようなスプリットゲート型フラッシュ素子は、ワード
ライン抵抗が増加し、ワードラインとドレインとの間に
短絡が発生する問題点がある。これを図２４ないし図２
５を参照して詳細に説明する。
【００１４】第一に、図２４に図示したように、第３導
電膜であるポリシリコン膜を蒸着し、次に、パターニン
グする時にポリシリコン膜がオーバエッチングされてワ
ードライン１１６ａが緩慢に形成されてその高さが低く
なる。これによりワードライン１１６ａの断面積が小さ
くなってワードライン自体の抵抗が高まる問題点があっ
た。第二に、ワードライン１１６ａが高さが低くなるこ
とによって図２５のように窒化膜１１８ａを蒸着し、次
に、エッチバックすれば図２６のようにワードライン１
１６ａの側面にスペーサ１１８ｂが形成されるのみなら
ずワードライン１１６ａ上にも窒化膜残余物１３０が残
る。また、ワードライン１１６ａの側壁に形成された窒
化膜スペーサ１１８ｂの面積も小さくなる。したがっ
て、図２７に図示したようにシリサイド工程を実行して
ワードライン１１６ａとドレイン領域１１９とにシリサ
イド１２０を形成すれば、窒化膜スペーサ１１８ｂがワ
ードライン１１６ａとドレイン１１９との間を十分に絶
縁できなくなって、ワードラインとドレインとの間に短
絡１４０が発生する問題点があった。更に、ワードライ
ン１１６ａ上に残っている窒化膜残留物１３０によって
ワードライン１１６ａ上に形成されるシリサイド１２０
の面積が減少するようになってやはり抵抗が増加する問
題点があった。
電膜であるポリシリコン膜を蒸着し、次に、パターニン
グする時にポリシリコン膜がオーバエッチングされてワ
ードライン１１６ａが緩慢に形成されてその高さが低く
なる。これによりワードライン１１６ａの断面積が小さ
くなってワードライン自体の抵抗が高まる問題点があっ
た。第二に、ワードライン１１６ａが高さが低くなるこ
とによって図２５のように窒化膜１１８ａを蒸着し、次
に、エッチバックすれば図２６のようにワードライン１
１６ａの側面にスペーサ１１８ｂが形成されるのみなら
ずワードライン１１６ａ上にも窒化膜残余物１３０が残
る。また、ワードライン１１６ａの側壁に形成された窒
化膜スペーサ１１８ｂの面積も小さくなる。したがっ
て、図２７に図示したようにシリサイド工程を実行して
ワードライン１１６ａとドレイン領域１１９とにシリサ
イド１２０を形成すれば、窒化膜スペーサ１１８ｂがワ
ードライン１１６ａとドレイン１１９との間を十分に絶
縁できなくなって、ワードラインとドレインとの間に短
絡１４０が発生する問題点があった。更に、ワードライ
ン１１６ａ上に残っている窒化膜残留物１３０によって
ワードライン１１６ａ上に形成されるシリサイド１２０
の面積が減少するようになってやはり抵抗が増加する問
題点があった。
【００１５】本発明は、前述したような従来技術の問題
点を解決するため、ワードラインの抵抗を減少させるこ
とができるスプリットゲート型フラッシュメモリ素子及
びその製造方法を提供することを目的とする。また本発
明は、ワードラインとドレイン接合領域との間の短絡を
防止できるスプリットゲート型フラッシュメモリ素子及
びその製造方法を提供することを目的とする。さらに本
発明は、ワードラインの側壁を垂直に形成することによ
ってワードラインの面積減少による抵抗増加を防止でき
るスプリットゲート型フラッシュメモリ素子及びその製
造方法を提供することを目的とする。また本発明は、ワ
ードラインの側壁に形成される窒化膜スペーサによって
ソース／ドレイン接合領域とワードラインとの間を十分
に絶縁させることによって、それらの間の短絡を防止で
きるスプリットゲート型フラッシュメモリ素子及びその
製造方法を提供することを目的とする。また本発明は、
ワードライン側壁にのみ窒化膜スペーサを形成すること
によってワードライン上の窒化膜残留物によるシリサイ
ドの面積減少によるワードラインの抵抗増加を防止でき
るスプリットゲート型フラッシュメモリ素子及びその製
造方法を提供することを目的とする。
点を解決するため、ワードラインの抵抗を減少させるこ
とができるスプリットゲート型フラッシュメモリ素子及
びその製造方法を提供することを目的とする。また本発
明は、ワードラインとドレイン接合領域との間の短絡を
防止できるスプリットゲート型フラッシュメモリ素子及
びその製造方法を提供することを目的とする。さらに本
発明は、ワードラインの側壁を垂直に形成することによ
ってワードラインの面積減少による抵抗増加を防止でき
るスプリットゲート型フラッシュメモリ素子及びその製
造方法を提供することを目的とする。また本発明は、ワ
ードラインの側壁に形成される窒化膜スペーサによって
ソース／ドレイン接合領域とワードラインとの間を十分
に絶縁させることによって、それらの間の短絡を防止で
きるスプリットゲート型フラッシュメモリ素子及びその
製造方法を提供することを目的とする。また本発明は、
ワードライン側壁にのみ窒化膜スペーサを形成すること
によってワードライン上の窒化膜残留物によるシリサイ
ドの面積減少によるワードラインの抵抗増加を防止でき
るスプリットゲート型フラッシュメモリ素子及びその製
造方法を提供することを目的とする。
【００１６】
【課題を解決するための手段】このような目的を達成す
るための本発明は、所定導電型の半導体基板と、半導体
基板上に形成された第１ゲート絶縁膜及びフローティン
グゲートと、フローティングゲートを包むように基板上
に形成された第１スペーサと、第１スペーサとオーバー
ラップされて基板に形成される、基板と反対の導電型の
第１接合領域と、第１スペーサの側壁に形成された第２
ゲート絶縁膜及びワードラインと、ワードラインの側壁
に形成された第２スペーサと、第１スペーサと接して第
１接合領域上に形成された第１導電性ラインと、ワード
ライン及び第２スペーサとオーバーラップされて基板に
形成される、第１接合領域と同一な導電型の第２接合領
域と、第２接合領域を露出させるコンタクトホールを備
えた、基板全面にかけて形成された層間絶縁膜と、コン
タクトホールを通して第２接合領域とコンタクトされる
第２導電性ラインとを備え、ワードラインは、その幅が
均一であって第２スペーサと接するその側壁が垂直な構
造を有するスプリットゲート型フラッシュメモリ素子を
提供することを特徴とする。
るための本発明は、所定導電型の半導体基板と、半導体
基板上に形成された第１ゲート絶縁膜及びフローティン
グゲートと、フローティングゲートを包むように基板上
に形成された第１スペーサと、第１スペーサとオーバー
ラップされて基板に形成される、基板と反対の導電型の
第１接合領域と、第１スペーサの側壁に形成された第２
ゲート絶縁膜及びワードラインと、ワードラインの側壁
に形成された第２スペーサと、第１スペーサと接して第
１接合領域上に形成された第１導電性ラインと、ワード
ライン及び第２スペーサとオーバーラップされて基板に
形成される、第１接合領域と同一な導電型の第２接合領
域と、第２接合領域を露出させるコンタクトホールを備
えた、基板全面にかけて形成された層間絶縁膜と、コン
タクトホールを通して第２接合領域とコンタクトされる
第２導電性ラインとを備え、ワードラインは、その幅が
均一であって第２スペーサと接するその側壁が垂直な構
造を有するスプリットゲート型フラッシュメモリ素子を
提供することを特徴とする。
【００１７】また、本発明は、所定導電型の半導体基板
と、半導体基板上に形成された第１ゲート絶縁膜及びフ
ローティングゲートと、フローティングゲートを包むよ
うに基板上に形成された第１スペーサと、第１スペーサ
とオーバーラップされて基板に形成される、基板と反対
の導電型の第１接合領域と、第１スペーサの側壁に形成
された第２ゲート絶縁膜及びワードラインと、ワードラ
インの側壁に形成された第２スペーサと、第１スペーサ
と接して第１接合領域上に形成された第１導電性ライン
と、ワードライン及び第２スペーサとオーバーラップさ
れて基板に形成される、第１接合領域と同一な導電型の
第２接合領域と、第２接合領域を露出させるコンタクト
ホールを備えた、基板全面にかけて形成された層間絶縁
膜と、コンタクトホールを通して第２接合領域とコンタ
クトされる第２導電性ラインとを備え、ワードライン
は、第２スペーサと接するその側壁が垂直な構造を有
し、ワードラインの一部分は、第１スペーサとオーバー
ラップするように形成されるスプリットゲート型フラッ
シュメモリ素子を提供することを特徴とする。
と、半導体基板上に形成された第１ゲート絶縁膜及びフ
ローティングゲートと、フローティングゲートを包むよ
うに基板上に形成された第１スペーサと、第１スペーサ
とオーバーラップされて基板に形成される、基板と反対
の導電型の第１接合領域と、第１スペーサの側壁に形成
された第２ゲート絶縁膜及びワードラインと、ワードラ
インの側壁に形成された第２スペーサと、第１スペーサ
と接して第１接合領域上に形成された第１導電性ライン
と、ワードライン及び第２スペーサとオーバーラップさ
れて基板に形成される、第１接合領域と同一な導電型の
第２接合領域と、第２接合領域を露出させるコンタクト
ホールを備えた、基板全面にかけて形成された層間絶縁
膜と、コンタクトホールを通して第２接合領域とコンタ
クトされる第２導電性ラインとを備え、ワードライン
は、第２スペーサと接するその側壁が垂直な構造を有
し、ワードラインの一部分は、第１スペーサとオーバー
ラップするように形成されるスプリットゲート型フラッ
シュメモリ素子を提供することを特徴とする。
【００１８】また、本発明は、表面上に形成された第１
ゲート絶縁膜を有するフローティングゲートと、フロー
ティングゲートを包むように形成された第１スペーサ
と、第１スペーサとオーバーラップされて形成された、
所定導電型の第１接合領域と、第１スペーサと接して、
第１接合領域上に形成された第１導電性ラインと、を備
えた第１接合領域と反対の導電型の半導体基板を提供す
る第１段階と、基板全面に第１絶縁膜と第１導電膜と第
２絶縁膜とを順次形成する第２段階と、第１導電性ライ
ン及び第１導電膜の一部分が露出されるように第２絶縁
膜及び第１導電膜を所定厚さにエッチングする第３段階
と、露出された第１導電性ライン及び第１導電膜の一部
分に第３絶縁膜を形成する第４段階と、残っている第２
絶縁膜を除去してその下部の第１導電膜を露出させる第
５段階と、第３絶縁膜をマスクとする第２絶縁膜の除去
によって露出された第１導電膜及び第１絶縁膜をエッチ
ングして第２ゲート絶縁膜及びワードラインを形成する
第６段階と、ワードラインの側壁に第２スペーサを形成
する第７段階と、ワードライン及び第２スペーサとオー
バーラップされる、第１接合領域と同一な導電型の第２
接合領域を基板に形成する第８段階と、第２接合領域を
露出させるコンタクトホールを備えた層間絶縁膜を基板
全面に形成する第９段階と、コンタクトホールを通して
第２接合領域とコンタクトされる第２導電性ラインを形
成する第１０段階と、を備えるスプリットゲート型フラ
ッシュメモリ素子の製造方法を提供することを特徴とす
る。
ゲート絶縁膜を有するフローティングゲートと、フロー
ティングゲートを包むように形成された第１スペーサ
と、第１スペーサとオーバーラップされて形成された、
所定導電型の第１接合領域と、第１スペーサと接して、
第１接合領域上に形成された第１導電性ラインと、を備
えた第１接合領域と反対の導電型の半導体基板を提供す
る第１段階と、基板全面に第１絶縁膜と第１導電膜と第
２絶縁膜とを順次形成する第２段階と、第１導電性ライ
ン及び第１導電膜の一部分が露出されるように第２絶縁
膜及び第１導電膜を所定厚さにエッチングする第３段階
と、露出された第１導電性ライン及び第１導電膜の一部
分に第３絶縁膜を形成する第４段階と、残っている第２
絶縁膜を除去してその下部の第１導電膜を露出させる第
５段階と、第３絶縁膜をマスクとする第２絶縁膜の除去
によって露出された第１導電膜及び第１絶縁膜をエッチ
ングして第２ゲート絶縁膜及びワードラインを形成する
第６段階と、ワードラインの側壁に第２スペーサを形成
する第７段階と、ワードライン及び第２スペーサとオー
バーラップされる、第１接合領域と同一な導電型の第２
接合領域を基板に形成する第８段階と、第２接合領域を
露出させるコンタクトホールを備えた層間絶縁膜を基板
全面に形成する第９段階と、コンタクトホールを通して
第２接合領域とコンタクトされる第２導電性ラインを形
成する第１０段階と、を備えるスプリットゲート型フラ
ッシュメモリ素子の製造方法を提供することを特徴とす
る。
【００１９】第１接合領域は、ソース接合領域であっ
て、第２接合領域は、ドレイン接合領域であり、第１導
電性ラインは、ポリシリコン膜でなされたソースライン
であって、第２導電性ラインは、金属ラインでなされ
る。第３段階で、第２絶縁膜と第１導電膜とは第１導電
性ラインが露出されるまでＣＭＰ工程を通して所定厚さ
にエッチングされ、第４段階で、第３絶縁膜は、第２絶
縁膜をマスクとした酸化工程を通して選択的に形成され
た酸化膜であることを特徴とする。第２絶縁膜は、窒化
膜及びＳｉＯＮ膜のうちの一つであって、ワードライン
は、その幅が均一であって第２スペーサと接する側壁が
垂直な構造を有することを特徴とする。
て、第２接合領域は、ドレイン接合領域であり、第１導
電性ラインは、ポリシリコン膜でなされたソースライン
であって、第２導電性ラインは、金属ラインでなされ
る。第３段階で、第２絶縁膜と第１導電膜とは第１導電
性ラインが露出されるまでＣＭＰ工程を通して所定厚さ
にエッチングされ、第４段階で、第３絶縁膜は、第２絶
縁膜をマスクとした酸化工程を通して選択的に形成され
た酸化膜であることを特徴とする。第２絶縁膜は、窒化
膜及びＳｉＯＮ膜のうちの一つであって、ワードライン
は、その幅が均一であって第２スペーサと接する側壁が
垂直な構造を有することを特徴とする。
【００２０】また、本発明は、表面上に形成された第１
ゲート絶縁膜を有するフローティングゲートと、フロー
ティングゲートを包むように形成された第１スペーサ
と、第１スペーサとオーバーラップされて形成された、
所定導電型の第１接合領域と、第１スペーサと接して、
第１接合領域上に形成された第１導電性ラインと、を備
えた第１接合領域と反対の導電型の半導体基板を提供す
る第１段階と、基板全面に第１絶縁膜と第１導電膜と第
２絶縁膜とを順次形成する第２段階と、第１導電膜の一
部分が露出されるように第２絶縁膜及び第１導電膜を所
定厚さにエッチングする第３段階と、露出された第１導
電膜の一部分に第３絶縁膜を形成する第４段階と、残っ
ている第２絶縁膜を除去してその下部の第１導電膜を露
出させる第５段階と、第３絶縁膜をマスクとする第２絶
縁膜の除去によって露出された第１導電膜及び第１絶縁
膜をエッチングする第６段階と、第３絶縁膜を除去する
第７段階と、第１導電膜及び第１絶縁膜をパターニング
してワードライン及び第２ゲート絶縁膜を形成する第８
段階と、ワードラインの側壁に第２スペーサを形成する
第９段階と、ワードライン及び第２スペーサとオーバー
ラップされる、第１接合領域と同一な導電型の第２接合
領域を基板に形成する第１０段階と、第２接合領域を露
出させるコンタクトホールを備えた層間絶縁膜を基板全
面に形成する第１１段階と、コンタクトホールを通して
第２接合領域とコンタクトされる第２導電性ラインを形
成する第１２段階と、を備えるスプリットゲート型フラ
ッシュメモリ素子の製造方法を提供することを特徴とす
る。
ゲート絶縁膜を有するフローティングゲートと、フロー
ティングゲートを包むように形成された第１スペーサ
と、第１スペーサとオーバーラップされて形成された、
所定導電型の第１接合領域と、第１スペーサと接して、
第１接合領域上に形成された第１導電性ラインと、を備
えた第１接合領域と反対の導電型の半導体基板を提供す
る第１段階と、基板全面に第１絶縁膜と第１導電膜と第
２絶縁膜とを順次形成する第２段階と、第１導電膜の一
部分が露出されるように第２絶縁膜及び第１導電膜を所
定厚さにエッチングする第３段階と、露出された第１導
電膜の一部分に第３絶縁膜を形成する第４段階と、残っ
ている第２絶縁膜を除去してその下部の第１導電膜を露
出させる第５段階と、第３絶縁膜をマスクとする第２絶
縁膜の除去によって露出された第１導電膜及び第１絶縁
膜をエッチングする第６段階と、第３絶縁膜を除去する
第７段階と、第１導電膜及び第１絶縁膜をパターニング
してワードライン及び第２ゲート絶縁膜を形成する第８
段階と、ワードラインの側壁に第２スペーサを形成する
第９段階と、ワードライン及び第２スペーサとオーバー
ラップされる、第１接合領域と同一な導電型の第２接合
領域を基板に形成する第１０段階と、第２接合領域を露
出させるコンタクトホールを備えた層間絶縁膜を基板全
面に形成する第１１段階と、コンタクトホールを通して
第２接合領域とコンタクトされる第２導電性ラインを形
成する第１２段階と、を備えるスプリットゲート型フラ
ッシュメモリ素子の製造方法を提供することを特徴とす
る。
【００２１】
【発明の実施の形態】以下、本発明の実施の形態をさら
に具体的に説明するために、本発明による一実施例を添
付図面を参照しながらさらに詳細に説明する。図２８な
いし図５７は、本発明の一実施例によるスプリットゲー
ト型フラッシュメモリ素子の製造工程図である。
に具体的に説明するために、本発明による一実施例を添
付図面を参照しながらさらに詳細に説明する。図２８な
いし図５７は、本発明の一実施例によるスプリットゲー
ト型フラッシュメモリ素子の製造工程図である。
【００２２】本発明の一実施例によるスプリットゲート
型フラッシュメモリ素子の平面構造は、図１に図示した
レイアウトと同一であって、図２８ないし図４２は、図
１のＡ−Ａ'線の断面構造による製造工程図であって、
図４３ないし図５７は、図Ｂ−Ｂ'線の断面構造による
製造工程図である。図２８ないし図３２そして図４３な
いし図４７に図示した工程は、図２ないし図６そして図
１２ないし図１６に図示した工程と同一である。すなわ
ち、所定導電型の半導体基板２００のアクティブ領域上
に第１酸化膜２０１及び第１導電膜２０２そして半導体
基板２００のフィールド領域上にＳＴＩ型フィールド酸
化膜２０３を形成する。第１導電膜２０２の所定部分が
露出されるように窒化膜２０４のパターンを形成し、次
に、第２酸化膜２０５でなされたスペーサ２０６を第１
窒化膜２０４の側壁に形成する。この時、本発明の実施
例ではフィールド酸化膜２０３をＳＴＩ工程によって形
成したが、ＬＯＣＯＳ工程、ＰＢＬ工程等によって形成
する場合もあり、第１導電膜２０２中の第１窒化膜２０
４のパターン形成によって露出された部分は露出されな
い部分に比べて相対的に薄い厚さを有する。
型フラッシュメモリ素子の平面構造は、図１に図示した
レイアウトと同一であって、図２８ないし図４２は、図
１のＡ−Ａ'線の断面構造による製造工程図であって、
図４３ないし図５７は、図Ｂ−Ｂ'線の断面構造による
製造工程図である。図２８ないし図３２そして図４３な
いし図４７に図示した工程は、図２ないし図６そして図
１２ないし図１６に図示した工程と同一である。すなわ
ち、所定導電型の半導体基板２００のアクティブ領域上
に第１酸化膜２０１及び第１導電膜２０２そして半導体
基板２００のフィールド領域上にＳＴＩ型フィールド酸
化膜２０３を形成する。第１導電膜２０２の所定部分が
露出されるように窒化膜２０４のパターンを形成し、次
に、第２酸化膜２０５でなされたスペーサ２０６を第１
窒化膜２０４の側壁に形成する。この時、本発明の実施
例ではフィールド酸化膜２０３をＳＴＩ工程によって形
成したが、ＬＯＣＯＳ工程、ＰＢＬ工程等によって形成
する場合もあり、第１導電膜２０２中の第１窒化膜２０
４のパターン形成によって露出された部分は露出されな
い部分に比べて相対的に薄い厚さを有する。
【００２３】続いて、スペーサ２０６をマスクとして基
板の露出された部分に所定導電型の不純物、すなわち基
板と反対の導電型の不純物をイオン注入してソース接合
領域２０７を形成して、ポリシリコン膜でなされた第２
導電膜を蒸着し、次に、エッチバックしてソース接合領
域２０７とコンタクトされるソースライン２０９を形成
する。ソースライン２０９を形成し、次に、第１窒化膜
２０４のパターンを除去して、スペーサ２０６をマスク
としてその下部の第１導電膜と第１酸化膜とをエッチン
グして、フローティングゲート２１１と第１ゲート絶縁
膜２１０とを形成する。
板の露出された部分に所定導電型の不純物、すなわち基
板と反対の導電型の不純物をイオン注入してソース接合
領域２０７を形成して、ポリシリコン膜でなされた第２
導電膜を蒸着し、次に、エッチバックしてソース接合領
域２０７とコンタクトされるソースライン２０９を形成
する。ソースライン２０９を形成し、次に、第１窒化膜
２０４のパターンを除去して、スペーサ２０６をマスク
としてその下部の第１導電膜と第１酸化膜とをエッチン
グして、フローティングゲート２１１と第１ゲート絶縁
膜２１０とを形成する。
【００２４】図３３ないし図３８及び図４８ないし図５
３は、ワードラインを形成する工程を図示する。まず、
基板全面に第３酸化膜２１３とポリシリコン膜でなされ
た第３導電膜２１４を形成して、第３導電膜２１４上に
第２窒化膜２１５を順次形成する。この時、第３酸化膜
２１３はＣＶＤ法によって形成されたＣＶＤ酸化膜また
は熱酸化法によって形成された熱酸化膜である。
３は、ワードラインを形成する工程を図示する。まず、
基板全面に第３酸化膜２１３とポリシリコン膜でなされ
た第３導電膜２１４を形成して、第３導電膜２１４上に
第２窒化膜２１５を順次形成する。この時、第３酸化膜
２１３はＣＶＤ法によって形成されたＣＶＤ酸化膜また
は熱酸化法によって形成された熱酸化膜である。
【００２５】続いて、ＣＭＰ（Ｃhｅｍｉｃａｌ Ｍｅ
ｃhａｎｉｃａｌ Ｐｏｌｉｓhｉｎｇ）工程を実行して
ソースライン２０９が露出されるまで第２窒化膜２１５
と第３導電膜２１４とをエッチングして基板を平坦化さ
せる。ＣＭＰ工程によって第３導電膜２１４の一部を露
出させる。第３導電膜２１４上に第２窒化膜２１５の代
りにＳｉＯＮ膜を用いてＣＭＰ工程を実行することもで
きる。ＣＭＰ工程後残っている窒化膜２１５ａを酸化マ
スクで酸化工程を実行してソースライン２０９の露出さ
れた部分と第３導電膜２１４ａの露出された部分とを酸
化させて第４酸化膜２１６を選択的に形成する。
ｃhａｎｉｃａｌ Ｐｏｌｉｓhｉｎｇ）工程を実行して
ソースライン２０９が露出されるまで第２窒化膜２１５
と第３導電膜２１４とをエッチングして基板を平坦化さ
せる。ＣＭＰ工程によって第３導電膜２１４の一部を露
出させる。第３導電膜２１４上に第２窒化膜２１５の代
りにＳｉＯＮ膜を用いてＣＭＰ工程を実行することもで
きる。ＣＭＰ工程後残っている窒化膜２１５ａを酸化マ
スクで酸化工程を実行してソースライン２０９の露出さ
れた部分と第３導電膜２１４ａの露出された部分とを酸
化させて第４酸化膜２１６を選択的に形成する。
【００２６】次に、酸化工程時酸化マスクとして作用し
た残っている窒化膜２１５ａを湿式エッチング法で除去
してその下部の第３導電膜２１４ａを露出させる。第４
酸化膜２１６をマスクにして第３導電膜２１４ａ及び第
３酸化膜２１３をエッチングして第２ゲート絶縁膜２１
７及びワードライン２１８を形成する。本発明の一実施
例によると、従来のスペーサ状でワードラインを形成す
る代わりに、第４酸化膜２１６をマスクとしてポリシリ
コン膜の第３導電膜２１４ａをエッチングしてワードラ
インを形成することによって、緩慢な側壁ではなくて、
垂直な側壁構造及びその幅が均一なワードライン２１８
が得られる。
た残っている窒化膜２１５ａを湿式エッチング法で除去
してその下部の第３導電膜２１４ａを露出させる。第４
酸化膜２１６をマスクにして第３導電膜２１４ａ及び第
３酸化膜２１３をエッチングして第２ゲート絶縁膜２１
７及びワードライン２１８を形成する。本発明の一実施
例によると、従来のスペーサ状でワードラインを形成す
る代わりに、第４酸化膜２１６をマスクとしてポリシリ
コン膜の第３導電膜２１４ａをエッチングしてワードラ
インを形成することによって、緩慢な側壁ではなくて、
垂直な側壁構造及びその幅が均一なワードライン２１８
が得られる。
【００２７】図３９及び図４０そして図５４及び図５５
は、ワードラインの側壁に窒化膜スペーサ及びドレイン
接合領域を形成する工程である。まず、基板全面に第５
酸化膜２２０と第３窒化膜２２１とを順次蒸着し、次
に、エッチバックしてワードライン２１８の側壁に窒化
膜スペーサ２２３を形成する。続いて、イオン注入用マ
スク（図面上には図示せず）を利用して露出された基板
にソース接合領域と同一な導電型を有する不純物をイオ
ン注入してドレイン接合領域２２４を形成する。
は、ワードラインの側壁に窒化膜スペーサ及びドレイン
接合領域を形成する工程である。まず、基板全面に第５
酸化膜２２０と第３窒化膜２２１とを順次蒸着し、次
に、エッチバックしてワードライン２１８の側壁に窒化
膜スペーサ２２３を形成する。続いて、イオン注入用マ
スク（図面上には図示せず）を利用して露出された基板
にソース接合領域と同一な導電型を有する不純物をイオ
ン注入してドレイン接合領域２２４を形成する。
【００２８】図４１及び図４２そして図５６及び図５７
は、金属ラインを形成する工程である。まず、シリサイ
ド工程を遂行して露出されたソースライン２０７、ドレ
イン接合領域２２４そしてワードライン２１８にシリサ
イド膜２２６を形成する。基板全面に層間絶縁膜２２７
を蒸着し、次に、ドレイン接合領域２２４が露出される
ように層間絶縁膜２２７をエッチングしてコンタクトホ
ール２２８を形成する。続いて、金属膜を蒸着し、次
に、パターニングしてコンタクトホール２２８を通して
ドレイン接合領域２２４とコンタクトされる金属ライン
２２９を形成すると、本発明の一実施例によるスプリッ
トゲート型フラッシュメモリ素子が製造される。
は、金属ラインを形成する工程である。まず、シリサイ
ド工程を遂行して露出されたソースライン２０７、ドレ
イン接合領域２２４そしてワードライン２１８にシリサ
イド膜２２６を形成する。基板全面に層間絶縁膜２２７
を蒸着し、次に、ドレイン接合領域２２４が露出される
ように層間絶縁膜２２７をエッチングしてコンタクトホ
ール２２８を形成する。続いて、金属膜を蒸着し、次
に、パターニングしてコンタクトホール２２８を通して
ドレイン接合領域２２４とコンタクトされる金属ライン
２２９を形成すると、本発明の一実施例によるスプリッ
トゲート型フラッシュメモリ素子が製造される。
【００２９】本発明の一実施例によると、その幅が均一
であって垂直な側壁のワードライン２１８が得られるの
で、従来のスペーサ工程によって形成されたワードライ
ンとは違ってワードラインの面積減少が防止されてワー
ドライン自体の抵抗減少を防止できる。また、ワードラ
イン２１８の側壁が垂直な構造を得ることによって、後
続工程で形成される窒化膜２２３もワードライン２１８
と後続工程で形成されるドレイン接合領域とを十分に絶
縁させるように形成されて、ワードライン２１８とドレ
イン接合領域２２４との短絡を防止できる。更に、窒化
膜スペーサ形成時に窒化膜残留物がワードライン上に存
在しないため、シリサイド２２６の面積も十分に得られ
るのでワードラインの抵抗を減少させることができる。
であって垂直な側壁のワードライン２１８が得られるの
で、従来のスペーサ工程によって形成されたワードライ
ンとは違ってワードラインの面積減少が防止されてワー
ドライン自体の抵抗減少を防止できる。また、ワードラ
イン２１８の側壁が垂直な構造を得ることによって、後
続工程で形成される窒化膜２２３もワードライン２１８
と後続工程で形成されるドレイン接合領域とを十分に絶
縁させるように形成されて、ワードライン２１８とドレ
イン接合領域２２４との短絡を防止できる。更に、窒化
膜スペーサ形成時に窒化膜残留物がワードライン上に存
在しないため、シリサイド２２６の面積も十分に得られ
るのでワードラインの抵抗を減少させることができる。
【００３０】図５８ないし図８７は、本発明の他の実施
例によるスプリットゲート型フラッシュメモリ素子の製
造工程を図示したものである。本発明の他の実施例によ
るスプリットゲート型フラッシュメモリ素子の平面構造
は、図１に図示されたレイアウトと同一であって、図５
８ないし図７２は、図１のＡ−Ａ'線による断面構造を
図示したものであって、図７３ないし図８７は、図Ｂ−
Ｂ'線による断面構造を図示したものである。図５８な
いし図６２そして図７３ないし図７７に図示した工程
は、図２８ないし図３２そして図４３ないし図４７に図
示した工程と同一である。
例によるスプリットゲート型フラッシュメモリ素子の製
造工程を図示したものである。本発明の他の実施例によ
るスプリットゲート型フラッシュメモリ素子の平面構造
は、図１に図示されたレイアウトと同一であって、図５
８ないし図７２は、図１のＡ−Ａ'線による断面構造を
図示したものであって、図７３ないし図８７は、図Ｂ−
Ｂ'線による断面構造を図示したものである。図５８な
いし図６２そして図７３ないし図７７に図示した工程
は、図２８ないし図３２そして図４３ないし図４７に図
示した工程と同一である。
【００３１】まず、所定導電型の半導体基板３００上に
第１酸化膜３０１でなされた第１ゲート絶縁膜３１０
と、第２導電膜３０２でなされたフローティングゲート
３１１と、第２酸化膜３０５でなされたスペーサ３０６
とを形成する。次に、フローティングゲート３１１間の
半導体基板３００に所定導電型すなわち基板と反対の導
電型のソース接合領域３０７と、ソース接合領域３０７
にコンタクトされるように第２導電膜でなされたソース
ライン３０９とを形成する。第１導電膜及び第２導電膜
はポリシリコン膜である。
第１酸化膜３０１でなされた第１ゲート絶縁膜３１０
と、第２導電膜３０２でなされたフローティングゲート
３１１と、第２酸化膜３０５でなされたスペーサ３０６
とを形成する。次に、フローティングゲート３１１間の
半導体基板３００に所定導電型すなわち基板と反対の導
電型のソース接合領域３０７と、ソース接合領域３０７
にコンタクトされるように第２導電膜でなされたソース
ライン３０９とを形成する。第１導電膜及び第２導電膜
はポリシリコン膜である。
【００３２】図６３ないし図６８及び図７８ないし図８
３を参照すると、基板全面に第３酸化膜３１３と第３導
電膜３１４とを形成し、次に、さらに窒化膜３１５を順
次形成する。第３酸化膜３１３はＣＶＤ酸化膜または熱
酸化膜中の一つである。ＣＭＰ工程を実行して第３導電
膜３１４が露出されるように窒化膜３１５と第３導電膜
３１４とを所定厚さにエッチングして基板を平坦化させ
る。ＣＭＰ工程後に残っている窒化膜３１５ａを酸化マ
スクとして残っている第３導電膜３１４ａの露出された
部分を酸化させて第４酸化膜３１６を形成する。第３導
電膜３１４上に形成された窒化膜３１５の代りにＳｉＯ
Ｎ膜を形成してＣＭＰ工程を実行することもできる。酸
化工程時に酸化マスクとして作用した残っている窒化膜
３１５ａを湿式エッチング法で除去し、次に、第４酸化
膜３１６をマスクにして第３導電膜３１４ａ中の窒化膜
３１５ａの除去によって露出された部分及びその下部の
第３酸化膜３１３をエッチングする。
３を参照すると、基板全面に第３酸化膜３１３と第３導
電膜３１４とを形成し、次に、さらに窒化膜３１５を順
次形成する。第３酸化膜３１３はＣＶＤ酸化膜または熱
酸化膜中の一つである。ＣＭＰ工程を実行して第３導電
膜３１４が露出されるように窒化膜３１５と第３導電膜
３１４とを所定厚さにエッチングして基板を平坦化させ
る。ＣＭＰ工程後に残っている窒化膜３１５ａを酸化マ
スクとして残っている第３導電膜３１４ａの露出された
部分を酸化させて第４酸化膜３１６を形成する。第３導
電膜３１４上に形成された窒化膜３１５の代りにＳｉＯ
Ｎ膜を形成してＣＭＰ工程を実行することもできる。酸
化工程時に酸化マスクとして作用した残っている窒化膜
３１５ａを湿式エッチング法で除去し、次に、第４酸化
膜３１６をマスクにして第３導電膜３１４ａ中の窒化膜
３１５ａの除去によって露出された部分及びその下部の
第３酸化膜３１３をエッチングする。
【００３３】続いて、酸化膜３１６を除去し、次に、感
光膜（図面上には図示せず）をマスクとして第３導電膜
３１４ａ及び第３酸化膜３１３をエッチングして第２ゲ
ート絶縁膜３１７及びワードライン３１８を形成する。
発明の他の実施例においても前述の実施例と同様に、垂
直な側壁構造及び第１スペーサとオーバーラップされる
構造のワードライン３１８が得られる。
光膜（図面上には図示せず）をマスクとして第３導電膜
３１４ａ及び第３酸化膜３１３をエッチングして第２ゲ
ート絶縁膜３１７及びワードライン３１８を形成する。
発明の他の実施例においても前述の実施例と同様に、垂
直な側壁構造及び第１スペーサとオーバーラップされる
構造のワードライン３１８が得られる。
【００３４】図６９及び図７０そして図８４及び図８５
は、ワードラインの側壁に窒化膜スペーサ及びドレイン
接合領域を形成する工程である。まず、基板全面に第５
酸化膜２２０と窒化膜３２１とを順次蒸着し、次に、エ
ッチバックしてワードライン３１８の側壁に窒化膜スペ
ーサ３２３を形成する。続いて、露出された基板にソー
ス接合領域２０７と同一な導電型を有する不純物をイオ
ン注入してドレイン接合領域３２４を形成する。
は、ワードラインの側壁に窒化膜スペーサ及びドレイン
接合領域を形成する工程である。まず、基板全面に第５
酸化膜２２０と窒化膜３２１とを順次蒸着し、次に、エ
ッチバックしてワードライン３１８の側壁に窒化膜スペ
ーサ３２３を形成する。続いて、露出された基板にソー
ス接合領域２０７と同一な導電型を有する不純物をイオ
ン注入してドレイン接合領域３２４を形成する。
【００３５】図７１及び図７２そして図８６及び図８７
は、金属ラインを形成する工程である。まず、シリサイ
ド工程を遂行して露出されたドレイン接合領域３２４及
びソースライン３０９そしてワードライン３１８にシリ
サイド膜３２６を形成する。基板全面に層間絶縁膜３２
７を蒸着し、次に、ドレイン接合領域３２４が露出され
るように層間絶縁膜３２７をエッチングしてコンタクト
ホール３２８を形成する。続いて、金属膜を蒸着し、次
に、パターニングしてコンタクトホール３２８を通して
ドレイン接合領域３２４とコンタクトされる金属ライン
３２９を形成すると、本発明の他の実施例によるスプリ
ットゲート型フラッシュメモリ素子が製造される。
は、金属ラインを形成する工程である。まず、シリサイ
ド工程を遂行して露出されたドレイン接合領域３２４及
びソースライン３０９そしてワードライン３１８にシリ
サイド膜３２６を形成する。基板全面に層間絶縁膜３２
７を蒸着し、次に、ドレイン接合領域３２４が露出され
るように層間絶縁膜３２７をエッチングしてコンタクト
ホール３２８を形成する。続いて、金属膜を蒸着し、次
に、パターニングしてコンタクトホール３２８を通して
ドレイン接合領域３２４とコンタクトされる金属ライン
３２９を形成すると、本発明の他の実施例によるスプリ
ットゲート型フラッシュメモリ素子が製造される。
【００３６】
【発明の効果】前述したような本発明のスプリットゲー
ト型フラッシュメモリ素子及びその製造方法は、ワード
ラインの側壁を垂直に形成して、その幅を均一に形成す
ることによってワードラインの面積減少による抵抗減少
を防止できる。また、後続の工程で形成される窒化膜ス
ペーサがワードラインの側壁にのみ形成されるので、ワ
ードライン上に窒化膜が残存するようになることを防止
できる。これによりワードラインの抵抗増加を防止し
て、窒化膜スペーサによってドレイン接合領域とワード
ラインとの間の短絡を防止できる。
ト型フラッシュメモリ素子及びその製造方法は、ワード
ラインの側壁を垂直に形成して、その幅を均一に形成す
ることによってワードラインの面積減少による抵抗減少
を防止できる。また、後続の工程で形成される窒化膜ス
ペーサがワードラインの側壁にのみ形成されるので、ワ
ードライン上に窒化膜が残存するようになることを防止
できる。これによりワードラインの抵抗増加を防止し
て、窒化膜スペーサによってドレイン接合領域とワード
ラインとの間の短絡を防止できる。
【００３７】本発明の望ましい実施例を参照して実施の
形態を説明したが、本技術分野の熟練された当業者は添
付の特許請求の範囲に記載された本発明の思想及び領域
から外れない範囲内で本発明を多様に修正及び変更させ
ることができる。したがって、本発明の保護範囲は特許
請求の技術的範囲によって定められる。
形態を説明したが、本技術分野の熟練された当業者は添
付の特許請求の範囲に記載された本発明の思想及び領域
から外れない範囲内で本発明を多様に修正及び変更させ
ることができる。したがって、本発明の保護範囲は特許
請求の技術的範囲によって定められる。
【図１】通常的なスプリットゲート型フラッシュメモリ
素子のレイアウト図。
素子のレイアウト図。
【図２】図１のＡ−Ａ'線に沿う従来のスプリットゲー
ト型フラッシュメモリ素子の製造工程図。
ト型フラッシュメモリ素子の製造工程図。
【図3】図１のＡ−Ａ'線に沿う従来のスプリットゲート
型フラッシュメモリ素子の製造工程図。
型フラッシュメモリ素子の製造工程図。
【図４】図１のＡ−Ａ'線に沿う従来のスプリットゲー
ト型フラッシュメモリ素子の製造工程図。
ト型フラッシュメモリ素子の製造工程図。
【図５】図１のＡ−Ａ'線に沿う従来のスプリットゲー
ト型フラッシュメモリ素子の製造工程図。
ト型フラッシュメモリ素子の製造工程図。
【図６】図１のＡ−Ａ'線に沿う従来のスプリットゲー
ト型フラッシュメモリ素子の製造工程図。
ト型フラッシュメモリ素子の製造工程図。
【図７】図１のＡ−Ａ'線に沿う従来のスプリットゲー
ト型フラッシュメモリ素子の製造工程図。
ト型フラッシュメモリ素子の製造工程図。
【図８】図１のＡ−Ａ'線に沿う従来のスプリットゲー
ト型フラッシュメモリ素子の製造工程図。
ト型フラッシュメモリ素子の製造工程図。
【図９】図１のＡ−Ａ'線に沿う従来のスプリットゲー
ト型フラッシュメモリ素子の製造工程図。
ト型フラッシュメモリ素子の製造工程図。
【図１０】図１のＡ−Ａ'線に沿う従来のスプリットゲ
ート型フラッシュメモリ素子の製造工程図。
ート型フラッシュメモリ素子の製造工程図。
【図１１】図１のＡ−Ａ'線に沿う従来のスプリットゲ
ート型フラッシュメモリ素子の製造工程図。
ート型フラッシュメモリ素子の製造工程図。
【図１２】 図１のＢ−Ｂ'線に沿う従来のスプリット
ゲート型フラッシュメモリ素子の製造工程図。
ゲート型フラッシュメモリ素子の製造工程図。
【図１３】図１のＢ−Ｂ'線に沿う従来のスプリットゲ
ート型フラッシュメモリ素子の製造工程図。
ート型フラッシュメモリ素子の製造工程図。
【図１４】図１のＢ−Ｂ'線に沿う従来のスプリットゲ
ート型フラッシュメモリ素子の製造工程図。
ート型フラッシュメモリ素子の製造工程図。
【図１５】図１のＢ−Ｂ'線に沿う従来のスプリットゲ
ート型フラッシュメモリ素子の製造工程図。
ート型フラッシュメモリ素子の製造工程図。
【図１６】図１のＢ−Ｂ'線に沿う従来のスプリットゲ
ート型フラッシュメモリ素子の製造工程図。
ート型フラッシュメモリ素子の製造工程図。
【図１７】図１のＢ−Ｂ'線に沿う従来のスプリットゲ
ート型フラッシュメモリ素子の製造工程図。
ート型フラッシュメモリ素子の製造工程図。
【図１８】図１のＢ−Ｂ'線に沿う従来のスプリットゲ
ート型フラッシュメモリ素子の製造工程図。
ート型フラッシュメモリ素子の製造工程図。
【図１９】図１のＢ−Ｂ'線に沿う従来のスプリットゲ
ート型フラッシュメモリ素子の製造工程図。
ート型フラッシュメモリ素子の製造工程図。
【図２０】図１のＢ−Ｂ'線に沿う従来のスプリットゲ
ート型フラッシュメモリ素子の製造工程図。
ート型フラッシュメモリ素子の製造工程図。
【図２１】図１のＢ−Ｂ'線に沿う従来のスプリットゲ
ート型フラッシュメモリ素子の製造工程図。
ート型フラッシュメモリ素子の製造工程図。
【図２２】従来のスプリットゲート型フラッシュメモリ
素子のプログラム及び消去作動を説明するための図面。
素子のプログラム及び消去作動を説明するための図面。
【図２３】従来のスプリットゲート型フラッシュメモリ
素子のプログラム及び消去作動を説明するための図面。
素子のプログラム及び消去作動を説明するための図面。
【図２４】従来のスプリットゲート型フラッシュメモリ
素子から発生する問題点を説明するための図面。
素子から発生する問題点を説明するための図面。
【図２５】従来のスプリットゲート型フラッシュメモリ
素子から発生する問題点を説明するための図面。
素子から発生する問題点を説明するための図面。
【図２６】従来のスプリットゲート型フラッシュメモリ
素子から発生する問題点を説明するための図面。
素子から発生する問題点を説明するための図面。
【図２７】従来のスプリットゲート型フラッシュメモリ
素子から発生する問題点を説明するための図面。
素子から発生する問題点を説明するための図面。
【図２８】本発明の一実施例によるスプリットゲート型
フラッシュメモリ素子の製造工程図。
フラッシュメモリ素子の製造工程図。
【図２９】本発明の一実施例によるスプリットゲート型
フラッシュメモリ素子の製造工程図。
フラッシュメモリ素子の製造工程図。
【図３０】本発明の一実施例によるスプリットゲート型
フラッシュメモリ素子の製造工程図。
フラッシュメモリ素子の製造工程図。
【図３１】本発明の一実施例によるスプリットゲート型
フラッシュメモリ素子の製造工程図。
フラッシュメモリ素子の製造工程図。
【図３２】本発明の一実施例によるスプリットゲート型
フラッシュメモリ素子の製造工程図。
フラッシュメモリ素子の製造工程図。
【図３３】本発明の一実施例によるスプリットゲート型
フラッシュメモリ素子の製造工程図。
フラッシュメモリ素子の製造工程図。
【図３４】本発明の一実施例によるスプリットゲート型
フラッシュメモリ素子の製造工程図。
フラッシュメモリ素子の製造工程図。
【図３５】本発明の一実施例によるスプリットゲート型
フラッシュメモリ素子の製造工程図。
フラッシュメモリ素子の製造工程図。
【図３６】本発明の一実施例によるスプリットゲート型
フラッシュメモリ素子の製造工程図。
フラッシュメモリ素子の製造工程図。
【図３７】本発明の一実施例によるスプリットゲート型
フラッシュメモリ素子の製造工程図。
フラッシュメモリ素子の製造工程図。
【図３８】本発明の一実施例によるスプリットゲート型
フラッシュメモリ素子の製造工程図。
フラッシュメモリ素子の製造工程図。
【図３９】本発明の一実施例によるスプリットゲート型
フラッシュメモリ素子の製造工程図。
フラッシュメモリ素子の製造工程図。
【図４０】本発明の一実施例によるスプリットゲート型
フラッシュメモリ素子の製造工程図。
フラッシュメモリ素子の製造工程図。
【図４１】本発明の一実施例によるスプリットゲート型
フラッシュメモリ素子の製造工程図。
フラッシュメモリ素子の製造工程図。
【図４２】本発明の一実施例によるスプリットゲート型
フラッシュメモリ素子の製造工程図。
フラッシュメモリ素子の製造工程図。
【図４３】本発明の一実施例によるスプリットゲート型
フラッシュメモリ素子の製造工程図。
フラッシュメモリ素子の製造工程図。
【図４４】本発明の一実施例によるスプリットゲート型
フラッシュメモリ素子の製造工程図。
フラッシュメモリ素子の製造工程図。
【図４５】本発明の一実施例によるスプリットゲート型
フラッシュメモリ素子の製造工程図。
フラッシュメモリ素子の製造工程図。
【図４６】本発明の一実施例によるスプリットゲート型
フラッシュメモリ素子の製造工程図。
フラッシュメモリ素子の製造工程図。
【図４７】本発明の一実施例によるスプリットゲート型
フラッシュメモリ素子の製造工程図。
フラッシュメモリ素子の製造工程図。
【図４８】本発明の一実施例によるスプリットゲート型
フラッシュメモリ素子の製造工程図。
フラッシュメモリ素子の製造工程図。
【図４９】本発明の一実施例によるスプリットゲート型
フラッシュメモリ素子の製造工程図。
フラッシュメモリ素子の製造工程図。
【図５０】本発明の一実施例によるスプリットゲート型
フラッシュメモリ素子の製造工程図。
フラッシュメモリ素子の製造工程図。
【図５１】本発明の一実施例によるスプリットゲート型
フラッシュメモリ素子の製造工程図。
フラッシュメモリ素子の製造工程図。
【図５２】本発明の一実施例によるスプリットゲート型
フラッシュメモリ素子の製造工程図。
フラッシュメモリ素子の製造工程図。
【図５３】本発明の一実施例によるスプリットゲート型
フラッシュメモリ素子の製造工程図。
フラッシュメモリ素子の製造工程図。
【図５４】本発明の一実施例によるスプリットゲート型
フラッシュメモリ素子の製造工程図。
フラッシュメモリ素子の製造工程図。
【図５５】本発明の一実施例によるスプリットゲート型
フラッシュメモリ素子の製造工程図。
フラッシュメモリ素子の製造工程図。
【図５６】本発明の一実施例によるスプリットゲート型
フラッシュメモリ素子の製造工程図。
フラッシュメモリ素子の製造工程図。
【図５７】本発明の一実施例によるスプリットゲート型
フラッシュメモリ素子の製造工程図。
フラッシュメモリ素子の製造工程図。
【図５８】本発明の他の実施例によるスプリットゲート
型フラッシュメモリ素子の製造工程図。
型フラッシュメモリ素子の製造工程図。
【図５９】本発明の他の実施例によるスプリットゲート
型フラッシュメモリ素子の製造工程図。
型フラッシュメモリ素子の製造工程図。
【図６０】本発明の他の実施例によるスプリットゲート
型フラッシュメモリ素子の製造工程図。
型フラッシュメモリ素子の製造工程図。
【図６１】本発明の他の実施例によるスプリットゲート
型フラッシュメモリ素子の製造工程図。
型フラッシュメモリ素子の製造工程図。
【図６２】本発明の他の実施例によるスプリットゲート
型フラッシュメモリ素子の製造工程図。
型フラッシュメモリ素子の製造工程図。
【図６３】本発明の他の実施例によるスプリットゲート
型フラッシュメモリ素子の製造工程図。
型フラッシュメモリ素子の製造工程図。
【図６４】本発明の他の実施例によるスプリットゲート
型フラッシュメモリ素子の製造工程図。
型フラッシュメモリ素子の製造工程図。
【図６５】本発明の他の実施例によるスプリットゲート
型フラッシュメモリ素子の製造工程図。
型フラッシュメモリ素子の製造工程図。
【図６６】本発明の他の実施例によるスプリットゲート
型フラッシュメモリ素子の製造工程図。
型フラッシュメモリ素子の製造工程図。
【図６７】本発明の他の実施例によるスプリットゲート
型フラッシュメモリ素子の製造工程図。
型フラッシュメモリ素子の製造工程図。
【図６８】本発明の他の実施例によるスプリットゲート
型フラッシュメモリ素子の製造工程図。
型フラッシュメモリ素子の製造工程図。
【図６９】本発明の他の実施例によるスプリットゲート
型フラッシュメモリ素子の製造工程図。
型フラッシュメモリ素子の製造工程図。
【図７０】本発明の他の実施例によるスプリットゲート
型フラッシュメモリ素子の製造工程図。
型フラッシュメモリ素子の製造工程図。
【図７１】本発明の他の実施例によるスプリットゲート
型フラッシュメモリ素子の製造工程図。
型フラッシュメモリ素子の製造工程図。
【図７２】本発明の他の実施例によるスプリットゲート
型フラッシュメモリ素子の製造工程図。
型フラッシュメモリ素子の製造工程図。
【図７３】本発明の他の実施例によるスプリットゲート
型フラッシュメモリ素子の製造工程図。
型フラッシュメモリ素子の製造工程図。
【図７４】本発明の他の実施例によるスプリットゲート
型フラッシュメモリ素子の製造工程図。
型フラッシュメモリ素子の製造工程図。
【図７５】本発明の他の実施例によるスプリットゲート
型フラッシュメモリ素子の製造工程図。
型フラッシュメモリ素子の製造工程図。
【図７６】本発明の他の実施例によるスプリットゲート
型フラッシュメモリ素子の製造工程図。
型フラッシュメモリ素子の製造工程図。
【図７７】本発明の他の実施例によるスプリットゲート
型フラッシュメモリ素子の製造工程図。
型フラッシュメモリ素子の製造工程図。
【図７８】本発明の他の実施例によるスプリットゲート
型フラッシュメモリ素子の製造工程図。
型フラッシュメモリ素子の製造工程図。
【図７９】本発明の他の実施例によるスプリットゲート
型フラッシュメモリ素子の製造工程図。
型フラッシュメモリ素子の製造工程図。
【図８０】本発明の他の実施例によるスプリットゲート
型フラッシュメモリ素子の製造工程図。
型フラッシュメモリ素子の製造工程図。
【図８１】本発明の他の実施例によるスプリットゲート
型フラッシュメモリ素子の製造工程図。
型フラッシュメモリ素子の製造工程図。
【図８２】本発明の他の実施例によるスプリットゲート
型フラッシュメモリ素子の製造工程図。
型フラッシュメモリ素子の製造工程図。
【図８３】本発明の他の実施例によるスプリットゲート
型フラッシュメモリ素子の製造工程図。
型フラッシュメモリ素子の製造工程図。
【図８４】本発明の他の実施例によるスプリットゲート
型フラッシュメモリ素子の製造工程図。
型フラッシュメモリ素子の製造工程図。
【図８５】本発明の他の実施例によるスプリットゲート
型フラッシュメモリ素子の製造工程図。
型フラッシュメモリ素子の製造工程図。
【図８６】本発明の他の実施例によるスプリットゲート
型フラッシュメモリ素子の製造工程図。
型フラッシュメモリ素子の製造工程図。
【図８７】本発明の他の実施例によるスプリットゲート
型フラッシュメモリ素子の製造工程図。
型フラッシュメモリ素子の製造工程図。
１００：半導体基板 １０１：第1酸化膜 １０２：第1導電膜 １０３：ＳＴＩ型フィールド酸化膜 １０４：第2窒化膜 １０５：第2酸化膜 １０６：酸化膜スペーサ １０７：ソース接合領域 １０９：ソースライン １１０：第1ゲート絶縁膜 １１１：フローティングゲート １１３：第3酸化膜 １１４：第3導電膜 １１５：第2ゲート絶縁膜 １１６：ワードライン １１８：窒化膜スペーサ １１９：ドレイン接合領域 １２０：シリサイド膜 １２１：層間絶縁膜 １２２：コンタクトホール １２３：金属ライン １３０：窒化膜残余物 １４０：短絡回路 ２００：半導体基板 ２０１：第1酸化膜 ２０２：第1導電膜 ２０３：ＳＴＩ型フィールド酸化膜 ２０４：第1窒化膜 ２０５：第2酸化膜 ２０６：酸化膜スペーサ ２０７：ソース接合領域 ２０９：ソースライン ２１０：第1絶縁膜 ２１１：フローティングゲート ２１３：第3酸化膜 ２１４：第3導電膜 ２１５：第2窒化膜 ２１６：第4酸化膜 ２１７：第2ゲート絶縁膜 ２１８：ワードライン ２２０：第5酸化膜 ２２１：第3窒化膜 ２２３：窒化膜スペーサ ２２４：ドレイン接合領域 ２２６：シリサイド膜 ２２７：層間絶縁膜 ２２８：コンタクトホール ２２９：金属ライン ３００：半導体基板 ３０１：第1酸化膜 ３０２：第2導電膜 ３０５：第2酸化膜 ３０６：酸化膜スペース ３０７：ソース接合領域 ３０９：ソースライン ３１０：第1ゲート絶縁膜 ３１１：フローティングゲート ３１３：第3酸化膜 ３１４：第３導電膜 ３１５：窒化膜 ３１６：第4酸化膜 ３１７：第2ゲート絶縁膜 ３１８：ワードライン ３２０：第5酸化膜 ３２１：窒化膜 ３２３：窒化膜スペーサ ３２４：ドレイン接合領域 ３２６：シリサイド膜 ３２７：層間絶縁膜 ３２８：コンタクトホール ３２９：金属ライン
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ▲そう▼ 泯 秀 大韓民国京畿道城南市盆唐区亭子洞 漢率 タウン漢一アパート304−602 (72)発明者 柳 義 烈 大韓民国京畿道龍仁市器興邑区濃西理７− １ 常緑樹洞406 Ｆターム(参考） 5F083 EP13 EP24 EP25 ER02 ER05 ER09 ER14 ER17 ER22 GA02 GA06 JA35 KA01 NA01 NA02 PR09 PR40 5F101 BA04 BA14 BB04 BC11 BD02 BD37 BE05 BE07 BF09
Claims (22)
- 【請求項１】 所定導電型の半導体基板と、 半導体基板上に形成された第１ゲート絶縁膜及びフロー
ティングゲートと、 前記フローティングゲートを包むように前記基板上に形
成された第１スペーサと、 前記第１スペーサとオーバーラップされて基板に形成さ
れる、前記基板と反対の導電型の第１接合領域と、 前記第１スペーサの側壁に形成された第２ゲート絶縁膜
及びワードラインと、 前記ワードラインの側壁に形成された第２スペーサと、 前記第１スペーサと接して前記第１接合領域上に形成さ
れた第１導電性ラインと、 前記ワードライン及び第２スペーサとオーバーラップさ
れて基板に形成される、前記第１接合領域と同一な導電
型の第２接合領域と、 前記第２接合領域を露出させるコンタクトホールを備え
た、前記基板全面にかけて形成された層間絶縁膜と、 前記コンタクトホールを通して第２接合領域とコンタク
トされる第２導電性ラインと、 を備え、 前記ワードラインは、その幅が均一であって前記第２ス
ペーサと接するその側壁が垂直な構造を有することを特
徴とするスプリットゲート型フラッシュメモリ素子。 - 【請求項２】 前記第１接合領域は、ソース接合領域で
あって、第２接合領域は、ドレイン接合領域であること
を特徴とする請求項１に記載のスプリットゲート型フラ
ッシュメモリ素子。 - 【請求項３】 前記第１導電性ラインは、ポリシリコン
膜でなされたソースラインであって、第２導電性ライン
は、金属ラインでなされることを特徴とする請求項２に
記載のスプリットゲート型フラッシュメモリ素子。 - 【請求項４】 前記第１スペーサは、酸化膜でなされ
て、前記第２スペーサは、窒化膜でなされることを特徴
とする請求項１に記載のスプリットゲート型フラッシュ
メモリ素子。 - 【請求項５】 所定導電型の半導体基板と、 半導体基板上に形成された第１ゲート絶縁膜及びフロー
ティングゲートと、 前記フローティングゲートを包むように前記基板上に形
成された第１スペーサと、 前記第１スペーサとオーバーラップされて基板に形成さ
れる、前記基板と反対の導電型の第１接合領域と、 前記第１スペーサの側壁に形成された第２ゲート絶縁膜
及びワードラインと、 前記ワードラインの側壁に形成された第２スペーサと、 前記第１スペーサと接して前記第１接合領域上に形成さ
れた第１導電性ラインと、 前記ワードライン及び第２スペーサとオーバーラップさ
れて基板に形成される、前記第１接合領域と同一な導電
型の第２接合領域と、 前記第２接合領域を露出させるコンタクトホールを備え
た、前記基板全面にかけて形成された層間絶縁膜と、 前記コンタクトホールを通して第２接合領域とコンタク
トされる第２導電性ラインと、 を備え、 前記ワードラインは、第２スペーサと接するその側壁が
垂直な構造を有し、前記ワードラインの一部分は、前記
第１スペーサとオーバーラップするように形成されるこ
とを特徴とするスプリットゲート型フラッシュメモリ素
子。 - 【請求項６】 前記第１接合領域は、ソース接合領域で
あって、第２接合領域は、ドレイン接合領域であること
を特徴とする請求項５に記載のスプリットゲート型フラ
ッシュメモリ素子。 - 【請求項７】 前記第１導電性ラインは、ポリシリコン
膜でなされたソースラインであって、第２導電性ライン
は、金属ラインでなされることを特徴とする請求項６に
記載のスプリットゲート型フラッシュメモリ素子。 - 【請求項８】 前記第１スペーサは、酸化膜でなされ
て、前記第２スペーサは、窒化膜でなされることを特徴
とする請求項５に記載のスプリットゲート型フラッシュ
メモリ素子。 - 【請求項９】 表面上に形成された第１ゲート絶縁膜を
有するフローティングゲートと、前記フローティングゲ
ートを包むように形成された第１スペーサと、前記第１
スペーサとオーバーラップされて基板に形成された、前
記所定導電型の第１接合領域と、前記第１スペーサと接
して、前記第１接合領域上に形成された第１導電性ライ
ンと、を備えた前記第１接合領域と反対の導電型の半導
体基板を提供する第１段階と、 前記基板全面に第１絶縁膜と第１導電膜と第２絶縁膜と
を順次形成する第２段階と、 前記第１導電性ライン及び第１導電膜の一部分が露出さ
れるように前記第２絶縁膜及び第１導電膜を所定厚さに
エッチングする第３段階と、 前記露出された第１導電性ライン及び第１導電膜の一部
分に第３絶縁膜を形成する第４段階と、 前記残っている第２絶縁膜を除去してその下部の第１導
電膜を露出させる第５段階と、 前記第３絶縁膜をマスクとして、前記第２絶縁膜の除去
によって露出された前記第１導電膜及び第１絶縁膜をエ
ッチングして第２ゲート絶縁膜及びワードラインを形成
する第６段階と、 前記ワードラインの側壁に第２スペーサを形成する第７
段階と、 前記ワードライン及び第２スペーサとオーバーラップさ
れる、前記第１接合領域と同一な導電型の第２接合領域
を基板に形成する第８段階と、 前記第２接合領域を露出させるコンタクトホールを備え
た層間絶縁膜を基板全面に形成する第９段階と、 前記コンタクトホールを通して前記第２接合領域とコン
タクトされる第２導電性ラインを形成する第１０段階
と、 を備えることを特徴とするスプリットゲート型フラッシ
ュメモリ素子の製造方法。 - 【請求項１０】 前記第１接合領域は、ソース接合領域
であって、第２接合領域は、ドレイン接合領域であるこ
とを特徴とする請求項９に記載のスプリットゲート型フ
ラッシュメモリ素子の製造方法。 - 【請求項１１】 前記第１導電性ラインは、ポリシリコ
ン膜でなされたソースラインであって、第２導電性ライ
ンは、金属ラインでなされることを特徴とする請求項１
０に記載のスプリットゲート型フラッシュメモリ素子の
製造方法。 - 【請求項１２】 前記第３段階で、前記第２絶縁膜と第
１導電膜とは、前記第１導電性ラインが露出されるまで
ＣＭＰ工程を通して所定厚さにエッチングされることを
特徴とする請求項９に記載のスプリットゲート型フラッ
シュメモリ素子の製造方法。 - 【請求項１３】 前記第４段階で、第３絶縁膜は、第２
絶縁膜をマスクとした酸化工程を通して選択的に形成さ
れた酸化膜であることを特徴とする請求項１２に記載の
スプリットゲート型フラッシュメモリ素子の製造方法。 - 【請求項１４】 前記第２絶縁膜は、窒化膜及びＳｉＯ
Ｎ膜のうちの一つであることを特徴とする請求項１３に
記載のスプリットゲート型フラッシュメモリ素子の製造
方法。 - 【請求項１５】 前記ワードラインは、その幅が均一で
あって前記第２スペーサと接する側壁が垂直な構造を有
することを特徴とする請求項９に記載のスプリット型フ
ラッシュメモリ素子の製造方法。 - 【請求項１６】 表面上に形成された第１ゲート絶縁膜
を有するフローティングゲートと、前記フローティング
ゲートを包むように形成された第１スペーサと、前記第
１スペーサとオーバーラップされて基板に形成された、
前記所定導電型の第１接合領域と、前記第１スペーサと
接して、前記第１接合領域上に形成された第１導電性ラ
インと、を備えた前記第１接合領域と反対の導電型の半
導体基板を提供する第１段階と、 前記基板全面に第１絶縁膜と第１導電膜と第２絶縁膜と
を順次形成する第２段階と、 前記第１導電膜の一部分が露出されるように前記第２絶
縁膜及び第１導電膜を所定厚さにエッチングする第３段
階と、 前記露出された第１導電膜の一部分に第３絶縁膜を形成
する第４段階と、 前記残っている第２絶縁膜を除去してその下部の第１導
電膜を露出させる第５段階と、 前記第３絶縁膜をマスクとして、前記第２絶縁膜の除去
によって露出された前記第１導電膜及び第１絶縁膜をエ
ッチングする第６段階と、 前記第３絶縁膜を除去する第７段階と、 前記第１導電膜及び第１絶縁膜をパターニングしてワー
ドライン及び第２ゲート絶縁膜を形成する第８段階と、 前記ワードラインの側壁に第２スペーサを形成する第９
段階と、 前記ワードライン及び第２スペーサとオーバーラップさ
れる、前記第１接合領域と同一な導電型の第２接合領域
を基板に形成する第１０段階と、 前記第２接合領域を露出させるコンタクトホールを備え
た層間絶縁膜を基板全面に形成する第１１段階と、 前記コンタクトホールを通して前記第２接合領域とコン
タクトされる第２導電性ラインを形成する第１２段階
と、 を備えることを特徴とするスプリットゲート型フラッシ
ュメモリ素子の製造方法。 - 【請求項１７】 前記第１接合領域は、ソース接合領域
であって、第２接合領域は、ドレイン接合領域であるこ
とを特徴とする請求項１６に記載のスプリットゲート型
フラッシュメモリ素子の製造方法。 - 【請求項１８】 前記第１導電性ラインは、ポリシリコ
ン膜でなされたソースラインであって、第２導電性ライ
ンは、金属ラインでなされることを特徴とする請求項１
６に記載のスプリットゲート型フラッシュメモリ素子の
製造方法。 - 【請求項１９】 前記第４段階で、第３絶縁膜は、第２
絶縁膜をマスクとした酸化工程を通して選択的に形成さ
れた酸化膜であることを特徴とする請求項１６に記載の
スプリットゲート型フラッシュメモリ素子の製造方法。 - 【請求項２０】 前記第２絶縁膜は、窒化膜及びＳｉＯ
Ｎ膜のうちの一つであることを特徴とする請求項１９に
記載のスプリットゲート型フラッシュメモリ素子の製造
方法。 - 【請求項２１】 前記ワードラインは、前記第２スペー
サと接する側壁が垂直な構造を有し、前記ワードライン
の一部分が前記第１スペーサとオーバーラップするよう
に形成されることを特徴とする請求項１６に記載のスプ
リット型フラッシュメモリ素子の製造方法。 - 【請求項２２】 前記第１スペーサは、酸化膜スペーサ
であって、第２スペーサは、窒化膜スペーサであること
を特徴とする請求項１６に記載のスプリットゲート型フ
ラッシュメモリ素子の製造方法。
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Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005057296A (ja) * | 2003-08-07 | 2005-03-03 | Samsung Electronics Co Ltd | ダブルフローティングゲート構造を持つスプリットゲート型不揮発性半導体メモリ素子およびその製造方法 |
| JP2005159361A (ja) * | 2003-11-26 | 2005-06-16 | Samsung Electronics Co Ltd | スプリットゲート型フラッシュメモリ装置の製造方法 |
| JP2005228957A (ja) * | 2004-02-13 | 2005-08-25 | Nec Electronics Corp | 不揮発性記憶素子およびその製造方法 |
| JP2005322912A (ja) * | 2004-05-06 | 2005-11-17 | Samsung Electronics Co Ltd | スプリットゲート型フラッシュメモリ素子及びその製造方法 |
| JP2006179736A (ja) * | 2004-12-24 | 2006-07-06 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| KR100905209B1 (ko) * | 2001-11-02 | 2009-07-01 | 실리콘 스토리지 테크놀로지 인크 | 스트랩 영역들과 주변 논리 장치 영역을 가진 플로우팅 게이트 메모리 셀들의 반도체 어레이를 형성하는 방법 |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6627946B2 (en) * | 2000-09-20 | 2003-09-30 | Silicon Storage Technology, Inc. | Semiconductor memory array of floating gate memory cells with control gates protruding portions |
| KR100416380B1 (ko) * | 2001-12-18 | 2004-01-31 | 삼성전자주식회사 | 플래시 메모리 형성 방법 |
| KR100435261B1 (ko) * | 2002-08-07 | 2004-06-11 | 삼성전자주식회사 | 스플릿 게이트형 플래쉬 메모리소자의 제조방법 |
| TW550827B (en) * | 2002-08-15 | 2003-09-01 | Nanya Technology Corp | Floating gate and method thereof |
| US7041600B2 (en) * | 2003-06-30 | 2006-05-09 | International Business Machines Corporation | Methods of planarization |
| KR100532352B1 (ko) | 2003-08-21 | 2005-12-01 | 삼성전자주식회사 | 반도체 장치 및 반도체 장치의 제조 방법 |
| US20050082601A1 (en) * | 2003-10-20 | 2005-04-21 | Wen-Ting Chu | Split gate field effect transistor with a self-aligned control gate |
| US7153744B2 (en) * | 2003-12-03 | 2006-12-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of forming self-aligned poly for embedded flash |
| US7906418B2 (en) * | 2003-12-03 | 2011-03-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device having substantially planar contacts and body |
| KR100539247B1 (ko) * | 2004-02-04 | 2005-12-27 | 삼성전자주식회사 | 스플릿 게이트형 비휘발성 반도체 메모리 소자 및 그제조방법 |
| US7315056B2 (en) | 2004-06-07 | 2008-01-01 | Silicon Storage Technology, Inc. | Semiconductor memory array of floating gate memory cells with program/erase and select gates |
| TWI249819B (en) * | 2005-01-11 | 2006-02-21 | Powerchip Semiconductor Corp | Method of fabricating non-volatile memory |
| JP4667279B2 (ja) * | 2006-03-14 | 2011-04-06 | Ｏｋｉセミコンダクタ株式会社 | 半導体装置の製造方法 |
| CN102945834B (zh) * | 2012-11-30 | 2017-02-22 | 上海华虹宏力半导体制造有限公司 | 提高分离栅闪存擦除和耐久性性能的方法 |
| US20150349095A1 (en) * | 2014-06-03 | 2015-12-03 | Globalfoundries Singapore Pte. Ltd. | Methods for fabricating integrated circuits with nonvolatile memory devices |
| CN106601608A (zh) * | 2017-02-14 | 2017-04-26 | 上海华虹宏力半导体制造有限公司 | 一种改善存储器单元字线化学机械研磨工艺窗口的方法 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2618011B1 (fr) * | 1987-07-10 | 1992-09-18 | Commissariat Energie Atomique | Procede de fabrication d'une cellule de memoire |
| JP2597719B2 (ja) * | 1989-07-31 | 1997-04-09 | 株式会社東芝 | 不揮発性半導体記憶装置およびその動作方法 |
| US5414286A (en) * | 1992-03-19 | 1995-05-09 | Sharp Kabushiki Kaisha | Nonvolatile memory, method of fabricating the same, and method of reading information from the same |
| JP3060272B2 (ja) * | 1993-11-01 | 2000-07-10 | 日本電気株式会社 | 半導体記憶装置の製造方法 |
| JP3133667B2 (ja) * | 1995-02-23 | 2001-02-13 | 三洋電機株式会社 | スプリットゲート型トランジスタ、スプリットゲート型トランジスタの製造方法、不揮発性半導体メモリ |
| JPH0936257A (ja) * | 1995-07-14 | 1997-02-07 | Matsushita Electron Corp | 半導体記憶装置およびその製造方法 |
| TW337607B (en) * | 1997-08-06 | 1998-08-01 | Mos Electronics Taiwan Inc | Process for forming a contact hole in an EEPROM with NOR construction |
| US6091104A (en) * | 1999-03-24 | 2000-07-18 | Chen; Chiou-Feng | Flash memory cell with self-aligned gates and fabrication process |
| US6177318B1 (en) * | 1999-10-18 | 2001-01-23 | Halo Lsi Design & Device Technology, Inc. | Integration method for sidewall split gate monos transistor |
| US6248633B1 (en) * | 1999-10-25 | 2001-06-19 | Halo Lsi Design & Device Technology, Inc. | Process for making and programming and operating a dual-bit multi-level ballistic MONOS memory |
| US6258668B1 (en) * | 1999-11-24 | 2001-07-10 | Aplus Flash Technology, Inc. | Array architecture and process flow of nonvolatile memory devices for mass storage applications |
| US6436764B1 (en) * | 2000-06-08 | 2002-08-20 | United Microelectronics Corp. | Method for manufacturing a flash memory with split gate cells |
| US6504207B1 (en) * | 2000-06-30 | 2003-01-07 | International Business Machines Corporation | Method to create EEPROM memory structures integrated with high performance logic and NVRAM, and operating conditions for the same |
| US6531734B1 (en) * | 2002-05-24 | 2003-03-11 | Silicon Based Technology Corp. | Self-aligned split-gate flash memory cell having an integrated source-side erase structure and its contactless flash memory arrays |
-
2001
- 2001-02-23 KR KR10-2001-0009325A patent/KR100368594B1/ko not_active IP Right Cessation
- 2001-07-03 TW TW090116224A patent/TW497224B/zh not_active IP Right Cessation
- 2001-09-18 US US09/954,769 patent/US6524915B2/en not_active Expired - Fee Related
-
2002
- 2002-01-23 JP JP2002014861A patent/JP4217406B2/ja not_active Expired - Fee Related
- 2002-02-21 DE DE10208577A patent/DE10208577B4/de not_active Expired - Fee Related
- 2002-12-31 US US10/334,944 patent/US6683340B2/en not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100905209B1 (ko) * | 2001-11-02 | 2009-07-01 | 실리콘 스토리지 테크놀로지 인크 | 스트랩 영역들과 주변 논리 장치 영역을 가진 플로우팅 게이트 메모리 셀들의 반도체 어레이를 형성하는 방법 |
| JP2005057296A (ja) * | 2003-08-07 | 2005-03-03 | Samsung Electronics Co Ltd | ダブルフローティングゲート構造を持つスプリットゲート型不揮発性半導体メモリ素子およびその製造方法 |
| JP2005159361A (ja) * | 2003-11-26 | 2005-06-16 | Samsung Electronics Co Ltd | スプリットゲート型フラッシュメモリ装置の製造方法 |
| JP2005228957A (ja) * | 2004-02-13 | 2005-08-25 | Nec Electronics Corp | 不揮発性記憶素子およびその製造方法 |
| JP4629982B2 (ja) * | 2004-02-13 | 2011-02-09 | ルネサスエレクトロニクス株式会社 | 不揮発性記憶素子およびその製造方法 |
| JP2005322912A (ja) * | 2004-05-06 | 2005-11-17 | Samsung Electronics Co Ltd | スプリットゲート型フラッシュメモリ素子及びその製造方法 |
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