KR100905209B1 - 스트랩 영역들과 주변 논리 장치 영역을 가진 플로우팅 게이트 메모리 셀들의 반도체 어레이를 형성하는 방법 - Google Patents

스트랩 영역들과 주변 논리 장치 영역을 가진 플로우팅 게이트 메모리 셀들의 반도체 어레이를 형성하는 방법 Download PDF

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Abstract

관련된 논리 장치들을 포함하는 어레이에 이웃한 주변 영역과 어레이 내에서 인터레이싱(interlaced)된 스트랩 영역(strap region)들과 함께 반도체 기판에서 플로우팅 게이트 메모리 셀(floating gate memory cell)들의 반도체 메모리 어레이를 형성하기 위한 자기 정렬 방법(self aligned method)에 관한 것이다. 구조 평탄화(structure planarization)는 주변 영역에서 더미 물질(dummy material)의 패턴을 이용함으로써 향상된다. 메모리 셀들의 제어 게이트들 및 논리 장치들의 논리 게이트들은 개별적으로 형성되어 각각이 독립적으로 최적화될 수 있다.
자기 정렬, 반도체, 기판, 메모리 셀, 스트랩 영역

Description

스트랩 영역들과 주변 논리 장치 영역을 가진 플로우팅 게이트 메모리 셀들의 반도체 어레이를 형성하는 방법{Method of forming a semiconductor array of floating gate memory cells having strap regions and a peripheral logic device region}
도 1은 비휘발성 메모리 셀들의 어레이 및 거기에 이웃하여 형성된 종래의 스트랩 영역의 상위도.
도 2a는 분리 영역들을 형성하도록 본 발명의 방법의 제 1 단계에서 이용되는 반도체 기판의 상위도.
도 2b는 본 발명의 초기 공정 단계들을 나타내는 라인(1-1)을 따라 취해진 구조의 단면도.
도 2c는 도 2b의 구조의 공정에의 다음 단계를 나타낸 구조의 상위도로서, 여기서 분리 영역들이 형성되는 상위도.
도 2d는 구조에 형성된 분리 스트립(isolation strip)들을 나타내는 라인(1-1)을 따라 취해진 도 2c의 구조의 단면도.
도 2e는 반도체 기판에 형성될 수 있는 두 개의 형태의 분리 영역들(LOCOS 또는 얕은 트렌치(trench))을 나타내는 라인(1-1)을 따라 취해진 도 2c의 구조의 단면도.
도 3a-3v는 스플릿 게이트형(split gate type)의 플로우팅 메모리 셀(floating menory cell)들의 비휘발성 메모리 어레이의 형성에서, 도 2c에 나타낸 구조의 공정에의 다음 단계(들)를 차계로 나타내는 도 2c의 라인(2-2)을 따라 취해진 단면도.
도 4a-4v는 도 5의 마스크의 라인(4B-4B)에 의해 이미지화된 스트랩 영역 구조의 처리에의 다음 단계(들)를 차례로 나타내는 스트랩 영역들의 단면도.
도 5는 활성 영역들 내의 제 1 트렌치들 및 스트랩 영역들 내에 'H'형 스트랩 셀들을 형성하는데 이용되는 마스크 부분의 상위도.
도 6a는 도 5의 마스크의 라인(6A-6A)에 의해 이미지화된 완성된 스트랩 영역 구조의 단면도.
도 6b는 도 5의 마스크의 라인(6B-6B)에 의해 이미지화된 완성된 스트랩 영역의 구조의 단면도.
도 6c는 도 7의 라인(6C-6C)을 따라 완성된 스트랩 영역 구조의 단면도.
도 7은 본 발명의 스트랩 셀들 및 이웃한 메모리 셀 어레이들의 상위 평면도.
도 8은 본 발명의 스트랩 영역의 WL 스트랩 셀 및 SL 스트랩 셀 구조의 상위 평면도.
도 9a는 활성 영역들 내의 제 1 트렌치들 및 스트랩 영역들 내에 'S'형 스트랩 셀을 형성하는데 이용되는, 마스크의 제 1 대안적인 실시예의 상위도.
도 9b는 도 9c 내의 라인(9B-9B)을 따르는 'S'형 스트랩 영역 구조의 단면도.
도 9c는 'S'형 스트랩 셀 구조의 상위도.
도 10a는 활성 영역들 내의 제 1 트렌치들 및 스트랩 영역들 내에 '$'형 스트랩 셀을 형성하는데 이용되는, 마스크의 제 2 대안적인 실시예의 상위도.
도 10b 및 도 10c는 도 10d 내의 라인들(10B-10B) 및 (10C-10C)을 각각 따르는, '$'형 스트랩 영역 구조의 단면도.
도 10d는 '$'형 스트랩 셀 구조의 상위도.
도 11a는 활성 영역들 내의 제 1 트렌치들 및 스트랩 영역들 내에 'I'형 스트랩 셀을 형성하는데 이용되는, 마스크의 제 3 대안적인 실시예의 상위도.
도 11b는 도 11c에 라인(11B-11B)을 따르는, 'I'형 스트랩 영역 구조의 단면도.
도 11c는 'I'형 스트랩 셀 구조의 상위도.
삭제
도 12a는 활성 영역들 내의 제 1 트렌치들 및 스트랩 영역들 내에 'S'형 스트랩 셀을 형성하는데 이용되는, 마스크의 제 4 대안적인 실시예의 상위도.
도 12b는 도 12c 내의 라인(12B-12B)을 따르는 'S'형 스트랩 영역 구조의 ㄷ단면도.
도 12c는 'S'형 스트랩 셀 구조의 상위도.
* 도면의 주요 부분에 대한 부호의 설명 *
1 : 스트랩 영역 2 : 메모리 셀 어레이
3 : 연장 영역 4 : 분리 영역
5 : 셀 6 : 소스 라인
7 : 워드 라인 8 : 스트랩 셀
9a, 9b : 전기적인 콘택트
본 발명은 메모리 셀들을 갖는 전기적인 콘택트(contact)들을 만드는 스트랩 영역들, 및 메모리 셀 어레이의 동작에 관련하는 논리 장치들을 포함하기 위한 주변 영역과 함께, 반도체 기판 위에 반도체 비휘발성 메모리 셀들의 어레이를 형성하는 방법에 관한 것이다.
전하들을 저장하도록 플로우팅 게이트를 이용하는 비휘발성 반도체 메모리 셀들 및 반도체 기판에 형성된 그런 비휘발성 메모리 셀들의 메모리 어레이들은 이 기술에서 잘 알려져있다. 전형적으로, 그런 플로우팅 메모리 셀들은 스플릿 게이트형, 스태킹된 게이트형, 또는 그들의 결합형이었다.
반도체 플로우팅 게이트 메모리 셀 어레이들의 제조 능력에 직면하는 문제들 중 하나는 소스(source), 드레인(drain), 제어 게이트 및 플로우팅 게이트들과 같은 다양한 구성요소들의 정렬에 있었다. 최소 리소그래픽 피쳐(lithographic feature) 를 감소시키는, 반도체 공정의 집적에 대한 설계 규칙이 감소함에 따라, 정확한 정렬에 대한 필요성이 점점 중요해진다. 또한, 다양한 부분들의 정렬은 반도체 제품들의 제조의 수율(yield)을 결정한다.
자기-정렬(self-alignment)은 이 기술에서 잘 알려져 있다. 자기 정렬은 피쳐들이 단계 공정에서 다른 것에 관련하여 자동으로 정렬되도록, 하나 또는 그 이상의 물질들을 수반하는 하나 또는 그 이상의 단계들을 처리하는 동작을 나타낸다. 따라서, 자기 정렬은 메모리 셀 구조들을 형성하는데 필요한 마스킹 단계들의 수를 최소화하고 그런 구조들을 더 작은 크기들로 줄이는 능력을 향상시킨다.
메모리 셀 어레이들의 제조에서, 메모리 셀들의 전체 어레이에 걸처 연장하는 셀 요소들을 형성하는 것이 또한 알려져 있다. 예를 들어, 분리 및 활성 영역들이 인터레이싱된 행들을 가진 어레이로, 각각의 활성 영역 내의 복수의 메모리 셀들로, 제어 게이트들, 소스 영역들, 드레인 영역 등과 같은 메모리 셀 요소들이 메모리 셀들의 전체 열 또는 행에 걸쳐 연속적으로 연장하도록 형성될 수 있다. 목표 열/행 내의 모든 메모리 셀들에 대한 그런 요소들 상에 균등한 전압을 보장하기 위해, 스트랩 영역들은, 균일한 전압들이 영향받은 열/행 내의 모든 메모리 셀들에 인가되도록, 연속적으로 형성된 메모리 셀 요소들의 길이를 따라 다수의 전기적인 연결들을 제공하는데 이용되었다.
도 1은 알려진 스트랩 영역 설계를 도시한다. 스트랩 영역(1)은 메모리 셀 어레이(2) 측면을 따라 형성된다. 메모리 셀 어레이(2)는 분리 영역들(4)의 행들에 인터레이싱된 활성 영역(3)의 행들을 포함한다. 메모리 셀 쌍들(5)의 열들은 메모리 셀 열들을 따라 확장하는 워드 라인들(6) 및 소스 라인들(7)로 형성되는데, 메모리 셀들의 각각의 쌍은 두 개의 워드 라인들(6)을 가지며 하나의 소스 라인(7)을 공유한다. (이 기술에서 숙련된 자들은 소스 및 드레인이란 용어가 교환될 수 있다는 것을 인식할 것이다. 또한, 워드 라인은 플로우팅 게이트 메모리 셀의 제어 게이트에 연결된다. 따라서, 제어 게이트 또는 제어 게이트 라인이란 용어는 또한 워드 라인이란 용어와 교환가능하게 사용될 수 있다.) 전형적으로, 워드 라인 및 소스 라인들은 폴리실리콘(polysilicon), 폴리실리사이드(polysilicide) 또는 살리사이드(salicide) 물질로 만들어진다. 따라서, 순수한 금속 라인들이 이들 라인들을 스트랩하는데 이용된다. 스트랩 셀들(8)은 그것들이 스트랩 영역(1)을 트레버스할(traverse) 때, 제어 게이트들(6) 및 소스 라인들(7) 위에 형성된다. 전기적인 콘택트들(9a 및 9b)은 그 후 도 1에 도시된 어레이 위에 위치된 워드 라인 방향으로 트레버스하는 금속 라인들(미도시)에 의해 각각 제어 게이트 (워드) 라인들(6) 및 소스 라인들(7) 위에 형성되고 제어 게이트들(6) 및 소스 라인들(7)의 여러 열들에 원하는 전압들을 공급하기 위해 그로부터 전기적으로 절연된다.
이상적으로, 더 큰 메모리 어레이들에 대해서, 복수의 스트랩 영역들이 메모리 셀 어레이 내에 인터레이싱된다(예를 들어, 워드 라인 방향으로 매 128개의 셀당 하나의 스트랩 영역). 바람직하게, 스트랩 영역들은 메모리 셀 어레이를 만드는데 이용되는 처리 단계들과 동시에 형성된다.
장치 기하구조(device geometries)가 점점 작아짐에 따라, 스트랩 영역들(8)에의 전기적 연결들을 신뢰적으로 형성하는 것이 점차 어려워진다. 워드 라인들(6)은 소스 라인들(7)에 매우 가깝고, 더 작은 장치 기하구조들에서는 점점 더 가까워진다. 제어 게이트 라인들(7)과 소스 라인(6) 사이의 거리가 줄어듦에 따라, 콘택트들(9a 및 9b)을 올바르게 형성하는 것이 점점 어려워진다. 예를 들어, 이웃 소스 라인(7)을 향한 단지 제어 게이트 라인(6) 콘택트들 중 하나의 작은 이동의 결과로서 콘택트가 워드 라인(6) 및 소스 라인(7) 둘 다 위에 형성될 수 있고, 따라서 둘은 서로 단락된다. 게다가, 단순하게 콘택트 형성 단계들의 허용 오차(tolerance)가 증가하도록 스트랩 셀들을 확장하고 분리하는 공간이 없다.
하나 또는 그 이상의 논리 또는 주변 영역들은 또한 메모리 셀들 및 스트랩 영역들이 형성됨에 따라, 기판 위에 형성된다. 주변 영역들은 전형적으로 동일한 실리콘 기판 위의 메모리 셀 어레이에 이웃하여 형성된다. 논리 장치들(즉, MOS FET'S 등)은 메모리 셀 어레이를 동작시키거나 메모리 셀 어레이에 관련된 논리 기능들을 수행시키도록 이들 영역들에 형성된다. 그런 논리 장치들을 메모리 셀 어레이 측면을 따라 형성하기 위해, 메모리 셀들, 논리 장치들 및 스트랩 영역들은 몇몇의 동일한 처리 단계들을 이용하여 형성된다. 예를 들어, 논리 장치들 및 메모리 셀들에 대한 폴리층들(poly layers)과 같은 특정 요소들은 종종 동일한 처리 단계들에서 형성되고, 따라서 이들 요소들의 형성을 서로 결합시킨다. 이것은 메모리 셀들의 요소들에 불리하게 영향을 미치지 않으면서 논리 장치들의 요소들을 최적화하는것을 어렵게 만들 수 있고, 그 반대도 성립한다. 게다가, 전체 구조 중 하나의 영역에서 구조를 변경하는데 이용되는 비교적 단순한 제조 단계들은 다른 영역들에서 다른 구조들의 존재에 의해 복잡해질 수 있다. 예를 들어, CMP(화학-기계적인 폴리싱;chemical-mechanical polishing)은 특정 구조의 모든 소자들을 평탄화(planarization)하기 위한 잘 알려진 기술이다. 그러나, 구조의 이웃 영역들 사이에 상당한 토포그래피 높이 차이들(topography height differences)이 있으면, CMP 처리의 폴리싱 패드가 사실상 구조의 낮은 부분(들)을 오버-폴리싱하는 "디싱 효과(dishing effect)"가 발생한다. 그러므로, 비휘발성 메모리 장치들의 형성 방법은 임의의 CMP 처리 이전의 상당한 토포그래피 높이 차이들을 피하게 된다. 집적 회로 장치들에 대한 분리 영역들을 형성하는데 이용되는 CMP 처리들에 대한 더미 물질의 패턴을 형성하는 것이 알려진데 반해, 워드 라인과 같은 비휘발성 메모리 셀 소자들의 형성에서 더미 물질을 이용하는 것은 알려지지 않았다.
따라서, 동일한 처리 단계들을 이용하여 메모리 셀들, 논리 장치들 및 스트랩 셀들을 효과적으로 형성하는 제조 방법이 필요하다. 게다가, 논리 폴리 게이트들이 메모리 셀들에서 이들에 결합되지 않는 메모리 셀 어레이에 이웃하는 논리/주변 영역을 형성하는 것이 필요하다.
(발명의 요약)
본 발명은 화학-기계적인 평탄화를 향상시키고, 분리된 방법으로 형성된 논리 장치들을 제공하는 개선된 메모리 셀, 논리 장치 및 스트랩 셀 제조 방법을 제공한다.
본 발명은 메모리 셀의 어레이를 포함하기 위한 메모리 셀 어레이 영역 및 논리 장치들을 포함하기 위한 주변 영역을 가진 반도체 기판 위에 메모리 장치를 형성하는 방법이다. 이 방법은 반도체 기판의 메모리 셀 어레이 영역 위에 배치되고 메모리 셀 어레이 영역으로부터 절연된 도전성 물질의 복수의 플로우팅 게이트(floating gate)들을 형성하는 단계, 플로우팅 게이트들 위에 제 1 절연 물질을 형성하는 단계, 제 1 절연 물질 위에 배치된 제 1 부분들, 플로우팅 게이트들 중 하나에 각각 측면으로 이웃하여 배치되고 플로우팅 게이트들 중 하나로부터 절연된 제 2 부분들, 및 기판의 주변 영역 위에 배치되고 기판의 주변 영역으로부터 절연된 제 3 부분을 가진 제 1 도전성 물질을 반도체 기판 위에 형성하는 단계, 제 1 도전층의 제 1, 제 2 및 제 3 부분들 위에 개별적으로 배치된 제 1, 제 2 및 제 3 부분들을 가진 제 2 절연 물질을 제 1 도전성 물질 위에 형성하는 단계, 제 2 절연 물질의 제 3 부분 위에 패터닝된 더미 물질(dummy material)을 형성하는 단계, 제 2 절연 물질 및 제 1 도전성 물질의 제 1 부분들, 패터닝된 더미 물질, 제 1 도전성 물질, 제 1 도전성 물질의 제 2 부분들 및 제 2 절연 물질의 제 2 및 제 3 부분들의 상부들을 제거하도록 화학-기계적인 폴리싱 처리(polishing process)를 적용하는 단계 (제 1 절연 물질, 제 1 도전성 물질의 제 2 부분들 및 제 2 절연 물질의 제 2 부분들은 노출되고 서로 실질적으로 동일 평면에 있는 상부 표면 부분들을 남김), 및 거기에 이웃하는 기판의 부분의 도전성 타입과는 상이한 도전성 타입을 각각 갖는 복수의 제 1 및 2 영역들을 기판 내에 형성하는 단계를 포함하고, 각각의 제 2 영역들은 제 1 영역들로부터 떨어져 있다.
본 발명의 다른 목적 및 특징들은 명세서, 청구항들 및 첨부된 도면들의 검토에 의해 투명해질 수 있을 것이다.
(본 발명의 상세한 설명)
본 발명은 스트랩 셀 영역에 스트랩 셀들 및 주변 영역에 논리 장치들과 함께, 비휘발성 메모리 셀들의 어레이를 제조하는 방법이다. 본 발명은 또한 비휘발성 메모리 장치들의 형성에 이용되는 CMP 제조의 개선된 방법이다. 스트랩 셀들은 메모리 셀들의 어레이를 형성하는데 이용되는 동일한 처리 단계들을 이용하여 형성된다. 스트랩 셀들을 포함하는 스트랩 셀 영역들은 메모리 셀들의 열들에 걸쳐 연장하는 워드 라인들 및 소스 라인들을 가진 비휘발성 메모리 셀들의 어레이를 따라 인터레이싱된다. 2001년 7월 26일에 출원되어, 공동-계류 중인 특허 출원 #09/917,023은, 공동으로 본 발명의 양수인에게 양도되었고, 개시 내용은 여기에 참고로서 통합되며, 스플릿 게이트 비휘발성 메모리 셀 어레이를 형성하는 자기 정렬 방법을 개시한다. 본 발명이 또한 메모리 셀들의 어레이의 다른 형태로 구현될 수 있음이 명백하지만, 양호한 실시예에서, 본 발명의 스트립 셀 영역들은 그런 스플릿 게이트 비휘발성 메모리 셀 어레이를 형성하는 것에 관련하여 개시될 것이고, 그것에서 어레이는 소스(또는 드레인) 라인의 열과 그것에 평행한 워드 라인의 열에 의해 트레버스된다. 메모리 셀 어레이에 이웃하는 논리/주변 영역에 형성된 논리 장치들은 논리 장치들의 폴리 소자들 및 메모리 셀들이 개별적으로 최적화될 수 있도록 하는 분리 방법, 및 부분적으로 형성된 메모리 셀 구조들의 평탄화를 향상하는 방법으로 형성된다.
분리 영역 형성
반도체 기판(10)(또는 반도체 벽(semiconductor well))의 상위도가 도 2a에 나타나있고, 반도체 기판은 바람직하게 P형이고 이 기술에서 잘 알려진다. 실리콘 디옥사이드(옥사이드)와 같은, 절연 물질(12)의 제 1 층은 도 2b에 도시된 것처럼 그것 위에 침착된다. 제 1 절연층(12)은 바람직하게 80Å 두께의 옥사이드층을 형성하는, 산화 또는 침착(예를 들어, 화학 기상 침착(chemical vapor deposition) 또는 CVD)와 같은 잘 알려진 기술에 의해 기판(10) 위에 형성된다. 폴리실리콘(14)(이 후 "폴리"라 칭함)의 제 1 층은 절연 물질(12)의 제 1층의 상부에 침착된다(예를 들어 700 내지 800Å의 두께). 제 1 절연층(12) 위의 제 1 폴리실리콘층(14)의 침착 및 형성은 낮은 압력 CVD 또는 LPCVD와 같은 잘 알려진 처리에 의해 만들어질 수 있다. 실리콘 나이트라이드층(silicon nitride layer)(18)(이 후 "나이트라이드"라 칭함)은 바람직하게 CVD에 의해, 폴리실리콘층(14) 위에 침착된다(예를 들어 1000Å의 두께). 이 나이트라이드층(18)은 분리 형성 중 활성 영역들을 결정하는데 이용된다. 물론, 앞서 설명된 파라미터들 및 나중에 설명되는 파라미터들 모두는, 설계 규칙들 및 처리 기술 세대에 의존한다. 여기에 설명된 것은 0.18 미크론 처리에 대한 것이다. 그러나, 본 발명이 임의의 특정 처리 기술 세대에 제한되지 않으며, 나중에 설명되는 처리 파라미터들의 어느 것에서 임의의 특정 값에 제한되는지 않는다는 것이 이 기술에서 숙련된 자들에 의해 이해될 것이다.
일단, 제 1 절연층(12), 제 1 폴리실리콘층(14) 및 실리콘 나이트라이드(18)가 형성되었으면, 적당한 포토-레지스트 물질(photo-resistant material)(19)이 실리콘 나이트라이드층(18) 위에 적용되고 마스킹 단계가 특정 영역들(스트립들(16))로부터 포토-레지스트 물질을 선택적으로 제거하도록 수행된다. 포토-레지스트 물질(19)은 제거되면, 실리콘 나이트라이드(18), 폴리실리콘(14) 및 아래 절연 물질(12)은 표준 에칭 기술들(즉, 이방성 에칭 처리들(anisotropic etch processes))을 이용하여, 도 2c에 도시된 것처럼, Y 또는 열 방향으로 형성되는 스트립들(16)에서 에칭된다. 이웃하는 스트립들(16) 사이의 거리 W는 이용된 처리의 최소 리소그래픽 피쳐만큼 작을 수 있다. 포토 레지스트(19)가 제거되지 않으면, 실리콘 나이트라이드(18), 제 1 폴리실리콘 영역(14) 및 아래 절연 영역(12)은 유지된다. 결과한 구조는 분리 영역들(16)과 인터레이싱되는 활성 영역들(17)을 가지고, 도 2d에 도시된다. 설명될 것처럼, 분리 영역들의 형성에 두 가지 실시예들이 있다: LOCOS 및 STI. STI 실시예에서, 에칭은 미리 결정된 깊이로 기판(10) 내로 계속된다.
이 구조는 남은 포토 레지스트(19)을 제거하도록 더 처리된다. 그 후, 실리콘 디옥사이드와 같은, 분리 물질(20a 또는 20b)은 영역들 또는 "그루부들(grooves)"(16)에 형성된다. 나이트라이드층(18)은 그 후 도 2e에 도시된 구조를 형성하도록 선택적으로 제거된다. 분리는 분리 물질(20a)을 만드는 잘 알려진 LOCOS 처리를 통해(예를 들어 노출된 기판을 산화함으로써) 형성될 수 있거나, 또는 분리 물질(20b)에 형성될 실리콘-디옥사이드를 만드는 얕은 트렌치 처리(STI)를 통해(예를 들어, 산화층을 침착하고, 이어서 화학-기계적인 폴리싱 또는 CMP 에칭에 의해) 형성될 수 있다. LOCOS 형성 동안, 스페이서는 로컬 필드 옥사이드의 형성 중 폴리층(14)의 측벽들을 보호하기 위해 필요할 수 있음이 주목되어야할 것이다.
남은 제 1 폴리실리콘층(14) 및 아래 제 1 절연 물질(12)는 활성 영역들을 형성한다. 따라서, 이점에서, 기판(10)은 활성 영역들 및 분리 영역들의 교호 스트립들을 가지며, 분리 영역들은 LOCOS 분리 물질(20a) 또는 얕은 트렌치 분리 물질(20b) 중 하나로 형성된다. 도 2e가 LOCOS 분리 물질(20a) 및 얕은 트렌치 분리 물질(20b) 둘 다의 형성을 도시하지만, 이러한 분리 물질들(20a 또는 20b) 중 하나만이 이용될 것이다. 양호한 실시예에서, 얕은 트렌치 분리 물질(20b)이 형성될 것이다. 얕은 트렌치 분리 물질(20b)은 더 작은 설계 규칙들에서 더 정확하게 형성될 수 있기 때문에 바람직하다.
도 2e에 구조는 자기 정렬 구조를 표현하고, 그 구조는 비 자기 정렬 방법에 의해 형성된 구조보다 더 조밀하다. 도 2e에 도시된 구조를 형성하는 비 자기 정렬 방법은 잘 알려져있고, 일반적이며, 다음과 같다. 분리의 영역들(20)은 기판(10)에 첫 번째로 형성된다. 이것은 기판(10) 위에 실리콘 나이트라이드층을 침작하고, 포토-레지스트을 침착하며, 기판(10)의 선택 부분들을 노출하도록 제 1 마스킹 단계를 이용해 실리콘 나이트라이드를 패턴닝하고, 그 후 실리콘 트렌치 형성 및 트렌치 필(fill)이 포함되는, LOCOS 처리 또는 STI 처리 중 하나를 이용하여 노출된 기판(10)을 산화함으로써 행해질 수 있다. 그 후, 실리콘 나이트라이드는 제거되고, 실리콘 디옥사이드(12)의 제 1 층(게이트 옥사이드를 형성하도록)은 기판(10) 위해 침착된다. 폴리실리콘(14)의 제 1 층은 게이트 옥사이드(12) 위에 침착된다. 폴리실리콘(14)의 제 1 층은 그 후 제 2 마스킹 단계 및 제거된 선택 부분을 이용하여 패터닝된다. 따라서, 폴리실리콘(14)은 분리의 영역들(20)과 자기 정렬되지 않고, 제 2 마스킹 단계가 요구된다. 게다가, 부가적인 마스킹 단계는 폴리실리콘(14)의 크기들이 분리의 영역들(20)과 관련하여 정렬 허용 오차(alignment tolerance)을 갖는 것을 요구한다. 비 자기 정렬 방법은 나이트라이드층(18)을 이용하지 않는 것이 주목되어야 한다.
상기 처리 단계들에서, 하나 또는 그 이상의 분리 영역들은 스트랩 영역들(24)로서 지정되고, 그것에서 워드 라인들 및 소스 라인들에 대한 스트랩 셀들이 형성될 것이다. 게다가, 여기에 이용된 것처럼, 용어 소스 라인은 또한 드레인 라인을 포함하도록 의미된다. 스트랩 영역들(24)의 폭은 바람직하게 거기에 스트랩 셀들의 형성을 수용하도록 분리 영역들(16)의 폭 보다 더 넓다. 따라서, 결과적인 구조는 활성/분리 영역들의 세트들 사이에 인터레이싱된 스트랩 영역들(24)의 행들을 가진, 활성 및 분리 영역들의 인터레이싱된 행들의 세트들을 포함한다. 양호한 실시예에서, 스트랩 영역 행은 128 또는 256개의 활성 및 분리 영역들(17/16)의 모든 세트들 사이에 형성된다.
메모리 어레이 형성
자기 정렬 방법 또는 비 자기 정렬 방법 중 하나를 이용하여 만들어진 도 2e에 도시된 구조에서, 이 구조는 다음과 같이 더 처리된다. 도면들 3a 내지 3s는 도면들 2b 및 2e의 그것에 직교 방향로부터의 활성 영역 구조(17)의 단면 부분을 도시하고, 도면들 4a 내지 4s는 본 발명의 처리에서 다음 단계들이 두 영역들 다 위에 동시에 수행되는, 동일한 직교 방향으로부터의 스트랩 영역 구조(24)이 단면 부분을 도시한다. 단일 활성 영역(17) 및 단일 스트랩 영역(24)만이 도시되지만, 아래에 도시된 처리 단계들은 그런 영역들의 어레이를 형성하는 것이 이해되어야 할 것이다
절연층(22)은 구조 위에 첫 번째로 형성된다. 특히, 나이트라이드층(22)은 구조의 전체 표면에 걸쳐 침착된다(예를 들어, 3000Å의 두께). 결과적인 활성 영역 구조는 도 3a에 도시되고, 결과적인 스트랩 영역 구조는 도 4a에 도시된다.
마스킹 동작은 나이트라이드층(22) 상부에 포토-레지스트(23)을 첫 번째로 적용함으로써, 활성/분리 영역들(17/16) 및 스트랩 영역(24) 둘 다 위에서 수행된다. 마스킹 단계는 도 5에 도시된 것처럼, 마스크(30)를 이용하여 구조에 적용된다. 마스크(30)는 물질들이 제거될 구조 상의 마스킹 영역들을 정의하기 위한 패터닝된 개구(aperture)(31)을 포함하는 불투명한 마스킹 물질(금속과 같음)로 형성된다. 마스크(30)는 (워드 라인(WL) 스트랩 셀들을 정의하기 위한) 제 1 마스크 영역(32),(소스 라인(SL) 스트랩 셀들을 정의하기 위한) 제 2 마스크 영역(33), 그리고 (메모리 셀 어레이를 형성하기 위한) 제 3 마스크 영역(34)을 포함한다. 도 5에 도시된 마스크(30)는 메모리 셀들의 단일 스트랩 영역 열 및 단일 열을 정의하는데 이용된다. 따라서, 기하구조들의 어레이를 가진 마스크(30)는 본 발명의 스트랩 영역들을 포함하는 메모리 셀 어레이를 정의하는데 이용된다.
마스크 영역들(34)은 활성 및 분리 영역들(17/16) 위에 평행한 스트립 마스킹 영역들을 정의하기 위한 단일 선형 개구들(single linear apertures)을 포함하고, X 또는 열 방향에서 확장한다. 이웃한 스트립들 사이의 거리는 제조될 장치에 대한 요구들에 의해 결정된 크기일 수 있다. 마스크 영역들(34)이 활성 영역들(17) 위에 이미지화된 (도 3a에 도시됨) 다음, 노출된 마스킹 영역들 내에 포토 레지스트(23)은 노출된 나이트라이드층(22)의 열들을 남기고, 제거된다(즉 열 방향에 스트립스들). 노출된 나이트라이드층 부분들은 폴리층(14)이 보일 때까지 나이트라이드 이방성 에칭 처리를 이용하여 제거되고, 그것은 에칭 중단으로서 작동한다. 남은 포토 레지스트(23) 아래에 층들의 부분들(12, 14 및 22)은 아직 이 에칭 처리에 의해 영향받지 않는다. 본 발명의 처리는 미러 메모리 셀(mirror memory cell)들의 다중 쌍들의 행들을 만든다는 것이 다음 설명으로부터 명백해지게 될 것이다. 각각의 그런 메모리 셀들의 쌍에 대해, 이 나이트라이드 에칭 처리는 결과로 도 3b에 도시된 것처럼, 폴리실리콘층(14)으로 아래로 확장하는 단일 제 1 트렌치(26)를 형성한다.
마스크 영역들(32) 각각은 한 쌍의 L 형 부재가 돌출하는 단일 선형 개구을 포함한다. 부재들(35)은 개구(31)의 대향하는 측면들로부터 확장하고, 'H'형 개구(도 5를 90도 회전함으로써 보여질 수 있는 문자 'H'의 형태의 모양)을 형성하도록, 서로 다른 방향을 향해 구부러진다. 마스크 영역들(32)은 어레이에서 메모리 셀들의 열들 중 하나에 각각 정렬되는 스트랩 영역들(24) 내에 WL 스트랩 셀들을 정의하는데 이용된다. 마스크 영역들(32)은 스트랩 영역들(24) 위에 이미지화되고, 'H'형 트렌치 패턴은 나이트라이드 이방성 에칭 단계에 의해 스트랩 영역들(24)의 각각의 열에서 형성된다. 도 4b는 나이트라이드 에칭 단계 후 스트랩 영역들(24)에 의 단면도를 도시하고, 도 5의 'H'형 마스크 패턴의 라인(4b-4b) 부분에 의해 이미지화된다. 'H'형 패턴의 두 개의 평행 부분들은 도 4b에 도시된 것처럼, 결과로서 스트랩 영역들(24)에 트렌치들(40)의 쌍들을 형성한다.
마스크 영역들(33) 각각은 스트랩 영역들(24)에서 SL 스트랩 셀들을 형성하기 위한 단일 선형 개구을 포함한다. 각각의 SL 스트랩 셀은 어레이에서 메모리 셀들의 열들 중 하나에 정렬된다. 마스크 영역들(33)은 나중에 설명 및 도시되는 것처럼, 'H'형 트렌치 패턴들 중 하나와 메모리 셀들의 열들 중 하나 사이의 구조로 각각 이미징 다운된다.
잔류(residual) 포토-레지스트(23)은 구조로부터 제거되고, 그 후 선택적인 산화 처리된다. 활성 영역(17)에 대해서, 이 산화 처리는 폴리층(14)(도 3c 도시) 위에 렌즈형 옥사이드층(42)을 형성하도록 트렌치들(26)의 내부에 폴리층(14)의 노출된 부분들을 산화한다. 도시되지는 않았지만, 선택적인 폴리 에칭 처리가 층(42)의 형성 전에 수행될 수 있다. 이 선택적인 맞춤화된 이방성 폴리 에칭 처리는 폴리층(14)의 상위 표면을 에칭해 제거하지만, 남는 나이트라이드층(22) 옆 영역에서 상위 표면에 테이퍼형(taper type)을 남긴다. 그 후 옥사이드 스페이서들(44)은 트렌치들(26) 내부에 형성된다. 스페이서의 형성은 이 기술에 잘 알려져있고, 이방형의 에칭 처리(예를 들어 RIE)에 의해 뒤따라지는, 구조(도 3c에 도시된 것처럼)의 윤곽선 위에 물질을 침착하는 것을 포함하고, 그것에 의해 물질은 구조의 수평적인 표면들로부터 제거되고, 반면에 물질은 구조의 수직으로 방향 지어진 표면들 위에 크게 손상되지 않고 남는다. 옥사이드 스페이서들(44)을 형성하도록, 옥사이드의 두꺼운 층(thick layer)은 구조위에 침작되고 그 뒤에 이방성의 옥사이드 에칭이 이어지고, 트렌치들(26) 내부에 스페이서들(44)를 제외한 침착된 옥사이들을 제거한다. 이 옥사이드 에칭 단계는 또한 각각의 트렌치들(26)로부터 옥사이드층(42)의 중앙 부분을 제거한다. 옥사이드 에칭 단계는 에칭 중단으로서 나이트라이드층(22)을 이용한다. 활성 영역(17)에서 결과적인 구조는 도 3d에 도시된다.
스트랩 영역(24)에 대해서, 활성 영역(17)에서 옥사이드층(42)을 형성하는데 이용되는 산화 처리는 효과가 없다. 활성 영역에 스페이서들(44)를 형성하는데 이용되는 옥사이드 침착 및 에칭 단계들은 옥사이드 블록들(46)을 형성하도록 옥사이드로 스트랩 영역(24)에서 트렌치들(40)을 채우는 것으로 종료한다. 특히, 옥사이드 침착은 완전하게 트렌치들(40)을 채우고(도 4c 참조), 옥사이드 에칭은 트렌치들(40)의 외부의 옥사이드를 제거한다(도 4d 참조). 트렌치들(40)은 트렌치들(40)이 충분하게 좁은 폭 W'를 갖는 한 그것들의 측벽들을 따라 옥사이드 스페이서들 대신에 옥사이드로 단단하게 채워진다. 예를 들어, 많은 응용들에서, 각각의 트렌치들(40)의 폭 W'가 침착된 옥사이드의 두께 T의 대략 두 배 보다 크지 않으면, 트렌치들(40)을 옥사이드 블록들(46)에 형성하도록 옥사이드로 채워질 것이다. 일반적으로, 양호한 실시예에 대해 스트랩 영역(24)위로 패터닝된 개구을 이미징함으로써 형성된 트렌치 패턴들에서 트렌치들의 폭은 트렌치 패턴이 옥사이드 침착/에칭 단계들에 의해 옥사이드로 채워지는 것이 보장되도록 충분히 작게될 것만이 필요하다.
이방성의 폴리 에칭 처리는 그 후 구조 위에 수행된다. 활성 영역(17)에 대해서, 이 에칭은 트렌치들(26)의 바닥에서 대향하는 절연 스페이서들(44) 사이에 노출된 폴리층(14)의 부분들을 제거한다. 옥사이드층(12)은 에칭 중단으로서 작용한다. 이 폴리 에칭은 스트랩 영역에는 영향을 주지 않는다. 얇은 옥사이드 에칭은 그 후 수행되고, 이는 기판(10)을 노출하도록 트렌치들(26)의 바닥에서 스페이서들(44) 사이에 얇은 옥사이드층(12)의 노출된 부분들을 제거한다. 스페이서들(44)의 이용은 트렌치들(26)의 상부들을 초기에 정의하는데 이용되는 마스킹 단계의 폭 보다 적은 폭을 가진 트렌치들(26)의 폴리층(14)에서의 형성을 허용한다. 만들어진 활성 영역 구조는 도 3e에 도시된다. 옥사이드 에칭은 도 4e에 도시된 것처럼, 스트랩 영역(24) 내의 극소량의 옥사이드 블록들(46)을 제거한다.
이어서 산화 단계가 수행되고, 활성 영역(17)에서, 트렌치(26) 내부에 노출된 기판 표면과 폴리실리콘층(14)의 측면들은 폴리층(14)의 측면들 위에 옥사이드 측벽들(48)을 형성하고 트렌치들(26) 내부에 노출된 기판(10) 위에 옥사이드층(12)을 다시 형성하도록 산화된다. 적당한 이온 주입(ion implantation)은 그 후 구조의 전체 표면에 걸쳐 행해진다. 이온들이 트렌치들(26)에서 옥사이드층(12)를 침투하기에 충분한 에너지를 가지면, 그것들은 그 후 기판(10)에 제 1 영역(즉 소스 영역)(50)을 형성한다. 모든 다른 영역들에서, 이온들은 기존 구조에 의해 흡수되고, 그것들은 효과가 없다. 절연(예를 들어 옥사이드) 스페이서들(52)은 옥사이드층의 침착과 스페이서들(52)을 제외한 침착된 옥사이드를 제거하는 그 후의 이방성의 옥사이드 에칭에 의해 트렌치들(26) 내부에 형성된다. 이 옥사이드 에칭 단계는 또한 기판(10)을 다시 노출하도록 각각의 트렌치들(26)으로부터 옥사이드층(12)의 중앙 부분을 제거한다. 만들어진 활성 영역 구조는 도 3f에 도시된다. 위에 설명된 산화, 이온 주입, 및 옥사이드 침착/에칭 단계들은 도 4f에 도시된 것처럼, 스트랩 영역 구조(24) 위에서 상당한 영향을 미치지 않는다.
폴리 침착 단계는 그 뒤에 수행되어 도면들 3g 및 4g에 각각 도시된 것처럼, 활성 영역(17) 및 스트랩 영역(24) 위에 폴리실리콘의 두꺼운 층(54)을 남긴다. 폴리 평탄화 단계가 뒤따르고(바람직하게 CMP), 이는 나이트라이드층(22)으로 폴리층(54)을 에칭 다운하여 트렌치들(26)(활성 영역(17)) 내에 폴리 블록들(56)을 남긴다. 또한 폴리 블록(56)은 분리 영역(16) 위로 트렌치들(26)을 따라 연장된다. 폴리 에칭-백 단계(poly etch-back step)는 트렌치들(26)의 외부의 임의의 초과하는 폴리실리콘(및 스트랩 영역(24) 내의 남은 임의의 폴리실리콘)을 제거하도록, 나이트라이드층(22)의 상부들 아래에 폴리 블록들(56)의 상부를 리세스(recess)하도록 뒤따른다. 폴리실리콘은 적당하게 원래의(in-situ) 방법을 통해서 또는 일반적인 주입 중 하나에 의해서 도핑된다. 옥사이드층(58)은 그 후 폴리 블록들(56)의 상부들을 산화함으로써 형성되고, 스트랩 영역(24)에서는 영향을 미치치 않는다. 만들어진 활성 영역 구조는 도 3h에 도시되고, 결과의 스트랩 영역 구조는 도 4h에 도시된다.
나이트라이드 에칭은 그 후 도 3i 및 4i에 도시된 것처럼, 활성 영역(17), 분리 영역(16), 및 스트랩 영역(24)로부터 나이트라이드층(22)를 제거하도록 수행된다. 스트랩 영역(24)으로부터의 나이트라이드층(22)의 제거는 또한 폭 W''를 가진 옥사이드 블록들(46) 사이의 트렌치(47)를 형성한다. 이방성의 폴리 에칭은 활성 영역(17)(도 3j)에서 옥사이드 스페이서들(44) 및 옥사이드층(58)에 의해 커버되지 않는 폴리층(14)의 부분을 제거하도록 뒤따른다. 폴리 에칭은 스트랩 영역(24)(도 4j) 위에는 영향을 미치치 않는다. 나이트라이드 및 폴리 에칭 단계들은 효과적으로 폴리층(14)의 측면 에지들 위에서 위를 향해 프로젝팅한 날카로운 에지들(62) 뿐만 아니라, 활성 영역(17)에서 메모리 셀들의 미러 쌍의 반대 측면 중 하나에 제 2 트렌치들(60)를 만든다. 제어된, 등방성(isotropic) 옥사이드 에칭은 그 후 옥사이드층(12)의 노출된 부분들을 제거하고, 날카로운 에지들(62) 위에 직접적으로 스페이서들(44)의 작은 부분들을 제거하도록 수행된다. 이 옥사이드 에칭은 스트랩 영역(24)에서 무시할 만한 영향을 준다. 만들어진 구조들은 도면들 3j 및 4j에 도시된다.
다음 단계는 산화 처리이고, 폴리층(14)의 노출된 단부들(영향받지 않는 스트랩 영역(24)) 위에 옥사이드층(64)을 형성한다. 옥사이드층(64)은 폴리실리콘층(14)에 측면으로 이웃하여 그리고 폴리실리콘층(14) 위에 배치되는 절연층을 형성에서 옥사이드층(42)에 결합된다. 옥사이드층들(64/42)에 의해 형성된 절연층의 두께들 및 날카로운 에지들(62)은 그것들을 통해 전하들의 포우러-노드헤임 터널링(Fowler-Nordheim tunneling)을 허용한다. 옥사이드 처리 또한 기판(10)의 노출된 부분들 위에 옥사이드층(12)을 다시 형성한다. 스트랩 영역 구조들 및 활성 영역 위의 두꺼운 폴리층(66)의 침착은 도면들 3k및 4k에 도시된 것처럼, 뒤따르게된다. 트렌치(47)은 폭 W''이 충분하게 작은 한 폴리(66)로 단단하게 채워진다. 예를 들어, 폭 W''가 침착된 폴리층(66)의 두께 T'의 대략 두 배보다 크지 않으면, 그 후 트렌치들(47)은 폴리(66)에 의해 전체적으로 채워질 것이다.
상기 도면들에 도시되지는 않았지만, 기판(10)의 적어도 하나의 주변 영역(130)은 메모리 셀 어레이에 이웃하여 배치된다. 저 또는 고 전압 MOS FET's와 같은, 논리 장치들은 메모리 셀 어레이의 동작에 관련하는 주변 영역에서 형성된다. 도 3l에서 시작을 도시한 것처럼, 주변 영역들(130)은 바람직하게 기판(10)에 형성된 (상기 설명된 것처럼 STI 분리와 같은) 분리 영역(132)에 의해 활성 영역들(17) 중 하나로부터 분리된다. 활성 영역(17) 위에 형성된 폴리층(66)은 주변 영역(130) 위로 연장한다. 도 4l은 도 4k에 도시된 것과 동일한 스트랩 영역(24)을 도시한다.
도면들 3m 및 4m에 도시된 것처럼, 폴리층(66) 위에 비교적 두꺼운(~1500Å) 나이트라이드층(134)이 형성되고, 이어서 나이트라이드층(134) 위에 비교적 얇은(~500Å) 비결정 실리콘(amorphous silicon; 예를 들어, 폴리)층(136)이 이어서 형성되고, 폴리층(136) 위에 비교적 두꺼운(~1000Å) 나이트라이드층(138)이 이어서 형성된다. 그 후 마스킹 단계가 수행되고, 포토 레지스트가 구조 위에 형성되며, 그 후 주변 영역(130)(예를 들어 직사각형들, 스트립들, 또는 임의의 다른 모양)에 포토 레지스트의 형성된 패턴 부분들을 제외하고 제거된다. 나이트라이드 (이방성의) 에칭 처리는 그 후 나이트라이드층(138)의 노출된 부분들을 제거하도록 수행된다(에칭 중단으로서 폴리층(136) 이용). 폴리 (이방성의) 에칭 처리는 폴리층(136)의 노출된 부분들을 제거하도록 뒤따른다(에칭 중단으로써 나이트라이드층(134) 이용). 결과 구조는 도면들 3n 및 4n에 도시된다. 주변 영역(130)에서 남은 폴리층(136) 및 나이트라이드층(138)은 다음에 논의되는 더 나은 CMP 평탄화를 가능하게 하는 더미 물질들의 패터닝된 층을 구성한다. 임의의 디싱 효과들(dishing effects)을 최소화하도록, 나이트라이드층(138)의 상부 표면의 높이는 바람직하게 옥사이드 스페이서들(44) 위에 배치된 나이트라이드층(134)의 높이와 실질적으로 동일한다. 도 3n에 도시된 패턴은 스트립된 모양이 나타나지만, CMP 평탄화 동안 주변 영역(130)에 더미 물질의 양을 감소시키는 임의의 패턴 모양이 이용될 수 있다. 양호한 실시예에서 이용되는 패턴은 와플 패턴(waffle pattern)를 닮은, 복수의 직사각형들 또는 정사각형들이다.
포토 레지스트(140)가 제거된 후, 전체 구조는 그 후 바람직하게 폴리싱 억제기(polishing stopper)로서 바람직하게 옥사이드층(58)을 이용하는 화학-기계적인 폴리싱(CMP) 처리를 이용하여 평탄화된다(대신에 시간-모드 기반 CMP 처리가 옥사이드층(58)이 폴리싱되고, 이하에 논의되는 산화 처리에서 다시 형성되는데 이용될 수 있음). 도 3o에 도시된 것처럼, 활성, 분리 및 주변 영역들(17/16/130) 내의 옥사이드 스페이서(44), 폴리층(66) 및 나이트라이드층(134)은 그들이 옥사이드층(58)에서 실질적으로 동일 평면에 있는 노출된 상부 표면들을 갖도록 아래로 폴리싱되어, 주변 영역(130) 내에서 폴리층(66)을 커버링하고 부분적으로 활성 및 분리 영역들(17/16) 내에서 폴리층(66)을 커버링하는 나이트라이드층(134)을 남긴다. 도 4o에 도시된 것처럼, 옥사이드 블록(46), 폴리층(66) 및 나이트라이드층(134)은 스트랩 영역(24)에서 서로 실질적으로 동일 평면에 있는 상부 표면들에서 아래로 폴리싱되어 옥사이드 블록들(46) 사이에 배치된 폴리 블록(72)과 옥사이드 블록들(46)의 측면 중 하나에 폴리층(66)을 부분적으로 커버링하는 나이트라이드층(134)을 결과로 낳는다. 주변 영역(130)에서의 패터닝된 더미 물질(폴리층(136) 및 나이트라이드층(138))의 이용은, 패드를 폴리싱하는 CMP가 주변 영역(130)에 물질들을 오버 폴리싱하도록 야기할 수 있는 임의의 디싱 효과를 방지하면서, 주변 영역들로부터 폴리싱되는 것이 필요한 물질의 양을 감소시키기 때문에 CMP 처리를 향상시킨다.
산화 처리는 (스트랩 영역(24) 에서) 폴리 블록(72)과 폴리층(66)의 모든 노출된 표면들(즉, 활성 영역(17) 내의 이웃하는 옥사이드 스페이서들(44) 및 스트랩 영역(24) 내의 이웃하는 옥사이드 블록들(46)) 위에 옥사이드층(142)을 형성하도록 수행된다. 나이트라이드 에칭 처리는 나이트라이드층(134)의 모든 남은 부분들을 제거하는데 이용된다. 드라이 폴리 에칭(dry poly etch)은 도면들 3p 및 4p에 도시된 것처럼, 옥사이드층(142)에 의해 보호되지 않는 폴리층(66)의 모든 노출된 부분들을 제거하도록 이어지고, (활성 영역(17)에서) 옥사이드 블록들(44)에 이웃하는 폴리 블록들(144) 및 (스트랩 영역(24)에서) 옥사이드 블록들(46)에 이웃하는 폴리 블록들(146)을 남긴다.
나이트라이드층(148)은 활성, 주변 및 스트랩 영역들(17/130/24) 위에 형성된다. 마스킹 단계는 활성 및 스트랩 영역들(17/24)을 보호하는데 이용되고 나이트라이드 에칭은 단지 주변 영역(130)으로부터 나이트라이드층(148)을 제거하는데만 이용된다(도면들 3q 및 4q에 도시된 것처럼). 일단 마스킹 물질이 제거되면(도 3q에 도시된 것처럼), 벽 영역(150)은 주변 영역(130)을 제외한 구조를 마스킹하고, 하나 또는 그 이상의 벽 영역들(150)을 형성하도록 옥사이드층(12)을 통해 적당한 이온 주입(즉 벽 주입, 주입을 통한 펀치 및 Vt 주입)을 수행함으로써 기판(10)의 주변 영역(130)에서 형성된다. 벽 영역(150)은 P-채널 MOSFET 트랜지스터들을 대해, N 형이다. 유사한 마스킹 단계들은 이 기술에서 잘 알려진 일반적인 IC 실행을 통해 N-채널 MOSFET 트랜지스터들에 대한 벽들의 다른 형들(예를 들면 P형)을 형성하도록 수행될 수 있다.
마스킹 물질이 제거된 후, 옥사이드 에칭은 주변 영역(130)으로부터 옥사이드층(12)의 노출된 부분을 제거하는데 이용된다(에칭 중단으로써 기판(10)을 이용). 게이트 옥사이드층(152)은 그 후 주변 영역(130)에 형성된 논리 장치들의 전압 요구들에 대해 적당한 두께를 가진, 열 옥사이드 처리(thermal oxide process)를 이용하여 기판(10)의 노출된 표면 위에 형성된다. 폴리실리콘의 층은 구조 위에서 다음으로 침착되고 이어서 폴리실리콘층 위에 포토 레지스트(154)가 형성된다. 마스킹 단계는 그 아래에 트랜지스터 (논리) 게이트들이 주변 영역(130)에 형성될 위치들을 제외한 포토 레지스트(154)를 제거하는데 이용된다. 드라이 폴리 에칭 처리는 그 후 나이트라이드층(148)의 수직 부분들에 이웃하는 잔류 폴리 스페이서들(156), 및 포토 레지스트(154)의 남은 부분들 아래의 폴리 블록들(158)을 제외하고 배치된 폴리층을 제거하는데 이용된다. 잔류 폴리 스페이서들(156)은 장치에서 전기적인 단락들(electrical shorts)을 방지하도록 제거되어야하고, 폴리 블록들(158)은 주변 영역(130)에 형성된 논리 장치의 논리 (트랜지스터) 게이트들을 형성한다. 만들어진 구조들은 도면들 3r 및 4r에 도시된다.
남은 포토 레지스트(154)는 제거된다. 새로운 포토 레지스트(160)는 구조 위에 형성된다. 마스킹 단계는 주변 영역(130) 위를 제외한 포토 레지스트(160)를 제거하는데 이용된다. 폴리 에칭 처리는 그 후 잔류 폴리 스페이서들(156)을 포함하는, 임의의 폴리실리콘 잔류를 제거하는데 이용되고, 결과는 도면들 3s 및 4s에 도시된다. 옥사이드 및 폴리 에칭들은 메모리 셀 쌍 열(미도시)의 끝에 종단 영역(termination area)에서 워드 라인 위에 옥사이드를 클리닝(clean)하고 워드 라인들의 상부 및 바닥을 차단하도록 수행될 수 있다. 포토 레지스트(160)가 제거된 후, 나이트라이드 에칭 프로세스는 도면들 3t 및 4t에 도시된 것처럼, 나이트라이드층(148)을 제거하도록 수행된다. 열 산화 단계는 폴리 블록들(144/158/146)의 임의의 노출된 부분들 위에 옥사이드층(162)를 형성하도록 이어지고, 이들 폴리 블록들은 캡슐화된다. 만들어진 구조들은 도면들 3u 및 4u에 도시된다.
활성 영역(17)(또는 일반적인 메모리 어레이 영역)은 그 후 포토 레지스트로 마스킹되는 반면, 이온 주입은 도 3v에 도시된 것처럼, 제 1 영역(50)이 형성된 것과 유사한 방법으로 벽 영역(136)에서 소스 및 드레인(제 3 및 4 영역들)(122/124)을 형성하는데 이용된다. 나이트라이드는 구조들 위에 침착되고 그 후 옥사이드층(162)의 수직적인 부분들(활성 영역(17), 분리 영역(16)에 이웃한 폴리 블록들(144), 주변 영역(130)에 폴리 블록들(158), 및 스트랩 영역(24)에 폴리 블록들(146))에 대향하여 형성된 스페이서들(164)를 제외한 모든 침착된 나이트라이드를 제거하도록 이방성의 나이트라이드 에칭(RIE 건식 에칭과 같음)이 이어진다. 주변 영역(130)에 PFET들은 포토 레지스트로 마스크되고 이온 주입(예를 들어 비소 주입(arsenic implant)에 의해 형성된 N+ 영역)이 그 후 도 3v에 도시된 것처럼, 활성 영역 기판(10)에 제 2 영역들(즉 드레인 영역들)(78)을 형성하는데 이용된다. 제 1 및 2 영역들(50/78)은 기판(10)의 도전형과 다른 도전형(예를 들면 N 형)을 갖는다. 마찬가지로, 제 3 및 4 영역들(122/124)은 벽 영역(150)의 전도형과 상이한 도전형(예를 들면 P 형)을 갖는다. 이들 이온 주입은 스트랩 영역(24)에서는 영향을 미치지 않는다.
얇은 이방성의 옥사이드 에칭은 활성 및 주변 영역들(17/130)에서 기판(10) 위에 옥사이드 층들(12 및 152)의 노출된 부분들을 제거하도록 수행된다. 이 옥사이드 에칭은 또한 폴리 블록들(158) 위에 배치된 옥사이드 층(162)의 부분들 뿐만 아니라, 폴리 블록들(144/56/146/72) 위에 배치된 옥사이드 층들(142/58)을 제거한다. 금속 침착 단계는 그 후 활성, 주변 및 스트랩 영역 구조들 위에 금속(예를 들어, 텅스텐, 코발트, 티타늄, 니켈, 플라티늄, 또는 몰리브디늄)을 침착하도록, 수행된다. 구조들은 그 후 어닐링되어, 뜨거운 금속이 측벽 스페이서들(164) 옆의 기판 위에 금속화된 실리콘(80)(실리사이드)의 도전층을 형성하도록 기판(10)의 노출된 상부 부분들로 흐르거나 스미도록 허용한다. 금속화된 실리콘 영역(80)은 스페이서들(164)에 의해 제 2 영역들(78) 및 제 3/4 영역들(122/124)로 자기 정렬되기 때문에, 자리 정렬된 실리사이드(즉 살리사이드)로 불릴 수 있다. 뜨거운 금속은 또한 (활성 영역(17)에서) 폴리 블록들(144), (활성 영역(17)에서) 폴리 블록들(56), (주변 영역(130)에서) 폴리 블록들(158), (스트랩 영역(24)에서) 폴리 블록들(146) 및 (스트랩 영역(24)에서) 폴리 블록들(72)의 노출된 상위 부분들 위에 금속화된 폴리실리콘(82)(폴리사이드)의 도전층을 형성한다. 남은 구조 위에 침착된 금속의 나머지는 금속 에칭 처리에 의해 제거된다.
BPSG(84)와 같은 패시베이션(passivation)은 구조들을 커버하는데 이용된다. 마스킹 단계는 (활성 영역(17)에서) 제 2 영역들(78) 및 (스트랩 영역(24)에서) 폴리 블록(72) 위에 에칭한 영역들을 정의하도록 수행된다. BPSG(84)는 제 2 영역들(78) 및 폴리 블록(72) 위에 이상적으로 중앙에 위치된 콘택트 오프닝(contact opening)들을 만들기 위해 에칭 영역들에서 각각 에칭된다. 콘택트 오프닝들은 그 후 금속 침착 및 평탄화 에칭-백에 의해 도전성 금속 콘택트들(86 및 102)로 채워진다. 살리사이드 및 폴리사이드층들(80/82)는 도전체들(86/102) 및 제 2 영역들(78) 또는 폴리 블록(72) 사이에 도전성을 향상시킨다. 각각의 활성 영역들(17)에서, 비트 라인(88)은 활성 영역들에서 콘택트들(86)과 함께 결합하도록 BPSG(84) 위에서 금속 마스킹에 의해 부가된다. 스트랩 영역에서, 스트랩 점퍼(strap jumper)(90)는 콘택트(102)에 연결하도록 BPSG(84) 위에서 금속 마스킹에 의해 부가된다. 콘택트들(미도시)은 또한 논리 장치들(166)과 결합하도록 BPSG(84)를 통해 형성된다.
금속 소스 라인 스트랩(112) 및 금속 워드 라인 스트랩들의 쌍(114 및 116)은 비트 라인들(88)을 형성하는데 이용되는 유사한 금속 마스킹 처리에 의해 바람직하게 각각의 메모리 셀들의 열 위에 형성되고, 각각의 메모리 셀들에 평행하게 연장한다. 스트랩 영역(24)에서, 금속 비아(118)가 스트랩 점퍼(90)와 적당한 스트랩(112/114/116)을 연결하도록 형성된다. 도 4v에 도시된 금속 비아(118)는 스트랩 점퍼(90)와 워드 라인 스트랩(116)을 연결한다. 금속 스트랩들(112/114/116), 점퍼들(90) 및 금속 비아(118)는 옥사이드와 같은, 적당한 절연 물질(120)에 의해 둘러싸인다. 마지막 활성 영역 메모리 셀 구조는 도 3v에 도시되고, 마지막 스트랩 영역 구조는 도 4v에 도시된다.
도 3v에 도시된 것처럼, 제 1 및 2 영역들(50/78)은 각각의 메모리 셀들에 대한 소스 및 드레인을 형성한다(이 기술에서 숙련된 자들은 소스 및 드레인이 동작하는 동안 스위치될 수 있음을 안다). 각각의 셀에 대한 채널 영역(92)은 소스와 드레인(50/78) 사이에 있는 기판의 부분이다. 폴리 블록들(144)은 제어 게이트들을 구성하고, 폴리층(14)은 메모리 셀들에 대한 플로우팅 게이트들을 구성한다. 제어게이트들(144)은 플로우팅 게이트(14)(옥사이드 층(64)에 의해 그것으로부터 절연됨)에 측면으로 이웃하여 배치된 낮은 제 1 부분(144a)과 그리고 플로우팅 게이트(14)의 날카로운 에지(62) 위에 돌출한 높은 제 2 부분(144b)을 가진다. 플로우팅 게이트(14)는 채널 영역(92)의 부분 위에 배치되고, 제어 게이트(144)에 의해 하나의 단부에서 부분적으로 오버랩되며, 제 1 영역(50)과 그것의 다른 단부를 부분적으로 오버랩한다. 본 발명의 처리는 서로 미러하는(mirror) 메모리 셀들의 쌍들을 형성하고, 메모리 셀들의 각각의 쌍은 단일 소스 영역(50)을 공유한다. 비휘발성 메모리 셀들은 미국 특허 번호 5,572,054에 기술된 것처럼 모두 터널링한 게이트를 제어하도록 플로우팅 게이트를 갖는 스플릿 게이트형이고, 개시 내용은 그런 비휘발성 메모리 셀 및 그것에 의해 형성된 어레이의 동작에 관련하여 참고로서 여기에 통합된다.
또한 도 3v에 도시한 것은 주변 영역(130)에 형성된 논리 장치들(166)이다. 논리 장치들(166)은 벽 영역(150) 위에 배치되고 게이트 옥사이드 층(152)에 의해 그것으로부터 절연되는 폴리 게이트들(158)을 포함한다. 폴리게이트들(158)은 각각 제 3 및 4 영역들(122/124) 사이에 배치된 기판(10)의 벽 영역(150)의 채널 영역들(93)을 활성화한다(즉 턴온). 논리 장치들이 낮은 전압 장치들(예를 들어 ~3V)이 되는 경향이 있는 반면 상술된 방법에 의해 형성된 논리 장치들(166)은 저 또는 고 전압 MOS FET 장치들의 형성에 의해 대체되거나 포함할 수 있고, 옥사이드 층(152)의 두께와 제 3 및 4 영역들(122/124)의 주입 깊이 및 농도는 논리 또는 MOS FET 장치들의 파괴 전압(breakdown voltage)을 지시한다.
이전의 방법 및 그것에 의해 형성된 메모리 셀 어레이는 몇 개의 이점들을 갖는다. 첫 번째로, 도 3n에 도시된 것처럼, 주변 영역(130)에 나이트라이드층(138) 및 폴리층(136)의 더미 패턴을 형성하는데 이용되는 마스킹 단계는 3o의 구조를 형성하는데 이용되는 CMP 평탄화를 더 향상시킨다. 더미 패턴이 형성되지 않으면, 폴리층(136) 및 나이트라이드층(138)은 고형(solid)이고, CMP 평탄화를 어렵게 만드는 주변 영역(130)에서 고형의 물질의 층들이다. 두 번째로, 제어 게이트들(144)는 스페이서(164)를 더 쉽게 형성하도록 수직으로 배향된 후벽을 가진다. 이방성의 폴리 에칭으로 결합된, 폴리층(66)의 부분만을 커버링한 자기-정렬된 옥사이드 층들(142)은 오버 에칭에 대해 걱정할 필요없이 제어 게이트들의 수직으로 배향된 후벽들을 형성하는 것을 가능하게 한다. 따라서, 이러한 수직 후벽들을 형성하는 폴리 에칭은 마지막 구조를 손상시키지않고 잔류 폴리실리콘(폴리 스트링거들을 포함)의 구조를 광범위하게 클리닝하는데 이용될 수 있다. 세 번째로, 논리 장치 게이트 폴리(158)(및 논리 게이트 옥사이드층(152))는 그것들의 각각의 두께들이 분리되고 각각 최적화될 수 있도록 메모리 셀 제어 게이트 폴리(144)(및 폴리 게이트 옥사이드)(12))로부터 개별적으로 형성된다. 마지막으로, 본 발명의 메모리 구조는 비교적 적은 수의 마스킹 단계들을 이용함으로써 형성된다.
스트랩 영역들
도 4v는 스트랩 영역(24)(도 5에서 마스크(30)의 라인(4b-4b)에 대응함)에 형성된 'H'형 트렌치 패턴의 하나의 부분의 최종 단면도이다. 도면들 6a, 6b 및 6c는 도 5의 마스크(30)의 각각의 라인들(6a-6a, 6b-6b 및 6c-6c)에 대응하고, 도 7에 도시된 것처럼, 스트랩 영역(24)에 형성된 트렌치 패턴의 다른 부분들의 단면도들을 도시한다. 이들 도면들은 마스크(30)의 적당한 크기들이 주어진, 도전성 폴리실리콘이 마스크 영역(32)의 불투명한 부분들에 이미지화된 이들 스트랩 영역 부분들 위에 일반적으로 형성되고, 실리콘 디옥사이드는 마스크 영역(32)의 투명한 개구 부분들 밑에 이미지화된 이들 스트랩 영역 부분들 위에 일반적으로 형성되는 것을 도시한다.
따라서, 구조의 최종 레이아웃(layout)은 도 7에 도시된다. 스트랩 영역들(24)의 행들은 메모리 셀 어레이들(98)의 행들과 인터레이싱되고, 메모리 셀 어레이들(98)은 분리 영역들(16)의 행들과 인터레이싱된 활성 영역들(17)의 행들을 포함한다. 각각의 스트랩 영역(24)의 각각의 열은 메모리 셀 열들 중 하나에 모두 정렬된, SL 스트랩 셀들(29)의 쌍 사이에 배치된 WL 스트랩 셀(28)을 포함한다. WL 스트랩 셀들(28)에 바로 이웃하는 활성 영역들(17)은 사실상 어떤 활성 메모리 셀들도 포함하지 않는 더미 영역들이지만, 오히려 스트랩 영역(24)의 부분이고 SL 스트랩 셀들(29)을 형성하는데 이용된다.
메모리 셀들의 각각의 열에 대한 제어 게이트들(144)은 메모리 셀들의 열에서 모든 제어 게이트들(144)을 서로 연결하는 단일 워드 라인들(69)으로서 연속적으로 형성된다. 각각의 워드 라인들(69)은 스트랩 영역들(24)을 통과한다. 'L'형 콘택트 리드(100)(마스크(30)의 'L'형 부재들(35) 중 하나에 대응함)는 WL 스트랩 셀(28)의 중앙을 향해 각각의 워드 라인들(69)로부터 연장하고, 그것 위에 형성된 전기적인 콘택트(102)에서 종결된다. 각각의 워드 라인 스트랩들(114/116)은 금속 콘택트들(102), 금속 점퍼들(90) 및 금속 비아(118)(도 4v)에 의해 스트랩 영역들(24)에서 그것들 사이에 간헐적인 전기적인 콘택트를 가지고, 워드 라인들(69) 중 하나에 평행하게 확장한다. 금속 워드 라인 스트랩들(114/116)은 균일 전압이 각각의 워드 라인들(69)의 전체 길이를 따라 인가되는 것을 보장한다.
메모리 셀들 쌍들의 각각의 열에 대한 폴리 블록들(56)(소스 영역들(50) 위에 배치됨)은 메모리 셀 쌍들의 열에서 모든 폴리 블록들(56)(및 거기에 결합된 소스 영역들(50))을 함께 연결하는 단일 소스 라인(57)으로서 연속적으로 형성된다. 각각의 소스 라인들(57)은 SL 스트랩 셀들(29)에서 종결되고, 스트랩 영역들(24)을 통과하지 않는다. 대신, 각각의 소스 라인(57)은 도 7에 도시된 것처럼, 비트 라인 콘택트들(86)과 유사한 방법으로 SL 스트랩 셀(29)의 중앙 가까이에 형성된 전기적인 콘택트(104)를 종결한다. 금속 소스 라인 스트랩들(112)은 금속 비아(118) 및 금속 스트랩 점퍼(90)(도 6c 참조)를 통해 스트랩 셀들(29)에서 콘택트들(104)을 함께 연결한다. 양호한 실시예에서, 금속 소스 라인 스트랩들(112) 각각은 스트랩 셀들(29)에서 콘택트들(104)에 의해 하부 소스 라인(57)에 콘택트하는, 소스 라인들(57)에 평행하게 연장한다. 대안으로, 소스 라인 스트랩들(112)은 하나의 SL 스트랩 셀(29)로부터 WL 스트랩 셀(28)을 거처 또는 그 주위에서 동일한 스트랩 영역(24) 내의 다른 SL 스트랩 셀(29)로 단순하게 확장할 수 있다. 어떤 경우에서, 워드 라인 스트랩(114/116), 소스 라인 스트랩들(112), 및 비트 라인들(88)은 서로 간섭하지 않지만, 각각 최소 공간 요구들을 가진 스트랩 영역들과 적당한 전압 소스 사이를 결합하도록 BPSG 내에 및 그 위에 3차원으로 형성된(메모리 셀 어레이 위의 측면 공간 및 높이) 모든 금속 관(conduit)이다.
도 8은 서로, 또는 소스 라인(57)에 워드 라인들(69)을 단락시키지않고, 전기적인 콘택트들(102 및 104)을 가장 잘 형성하도록 최적화될 수 있는 다양한 크기의 스트랩 영역(24)들을 도시한다. W1 내지 W7(및 L1 내지 L6)은 이상적으로 설정되어, 임의의 스트랩 영역 소자들의 임의의 우연한 수평(및/또는 수직) 시프트(shift)들이 적당하게 형성된 콘택트 또는 우연한 단락이 결과로서 발생되지 않는다. 그러나, 특정 크기들은 스트랩 영역(24)에서 소스 라인(57)의 형성을 방지하도록 충분하게 작아야한다. 예를 들어, 많은 응용들에서, 도전성 소자들(예를 들어 L1, L3, W2) 사이의 크기들은 그것들 사이에 절연을 형성하도록 침착된 절연층의 두께 T의 대략 두 배보다 크지않아야 한다. 따라서, 침착된 절연은 이들 영역들에서 도전성 물질의 형성을 방지하도록 후속 에칭 단계들에 의해 제거되지 않는다.
본 발명에 의해, 부가적인 공간(room)이 스트랩 영역들(24) 내에 만들어지는데, 이는 소스 라인들(57)이 그것을 통해 트레버스하지 않기 때문이다. 이 부가적인 공간은 스트랩 셀들(28)과 거기에 함께 형성된 콘택트들이, 도 1 에 도시된 것처럼 이웃하는 메모리 셀 열들을 향해 연장하도록 마주보고, 메모리 셀 열의 "유효 폭" 내에 및 열 중앙 라인들을 따라 형성되게 한다. 메모리 셀 열의 "유효 폭"은 기판 위에 형성된 도전성 메모리 셀 구성요소들(예를 들어 플로우팅 게이트, 소스 라인, 제어 게이트 또는 제어 라인 등)에 의해 (Y 방향으로) 취해진 거리이다. 따라서, 도면들에 도시된 미러 셀들에 대해, 각 열의 "유효 폭"은 각각의 메모리 셀들의 열에서의 두 개의 워드 라인들(69) 사이의 거리(거리들 L4, L5 및 L6)와 그들 자신의 두 개의 워드 라인들(69)의 폭들의 합이다. 이것은 도 1에서 워드 라인 전기적 콘택트들(9a)이 메모리 셀들의 대응하는 열의 유효 폭의 외부에 형성되어야 하므로 중요하다. 결과적으로, "Y" 방향을 따라 메모리 셀 어레이를 축소하는 것은 메모리 셀 열들 사이의 여분의(낭비된) 공간이 이들 전기적 콘택트들을 위한 공간을 남길 필요가 있기 때문에 따라서 금지된다. (Y 방향으로) 더 가까운 어레이 내에 메모리 셀들의 열들을 형성하기 위해, 본 발명은 메모리 셀 열의 유효 폭 내에, 그리고 일부 실시예들에서는 각각의 열 내에 워드 라인들의 쌍들 사이의 거리 내에서도 스트랩 셀들(28)이 형성되게 허용함으로써 이 제한을 제거한다. 게다가, 임의의 주어진 크기 스트랩 셀 영역(24)에 대해, 여분의 공간은 워드 또는 소스 라인들이 함께 단락되는 위험을 감소시키기 위해 콘택트들(102)이 더 떨어져서 형성될 수 있게 허용한다. 최종적으로, 스트랩 영역들(24) 내에 여분의 공간은 그것들, 및 전체로서 메모리 셀 어레이가 X(열) 및 Y(행) 방향들 둘 다에서 크기가 안전하게 축소될 수 있게 허용된다.
위의 실례와 동일한 개념들을 따름으로서, 마스크(30)의 다른 구성들도 본 발명에 따라 스트랩 영역들(24)을 형성하는데 이용될 수 있다. 예를 들어, 도면들 9a, 10a, 11a 및 12a는 마스크(30)의 대안적인 실시예들이고, 패터닝된 개구(31)는 'S'형(도 9a). '$'형(도 10a), 'I'형(도 11a), 또는 수정된 'S'형(도 12a)을 닮는다.
도 9a의 'S'형 마스크(30)는 'S'형 개구를 형성하도록 개구(31)의 마주하는 측면들로부터 확장하는 탭 부재들(106)의 쌍들을 포함한다. 탭 부재(106) 하부에 이미지화된 얻어진 구조의 단면은 도 9b에 도시되고, 얻어진 마지막 구조의 레이아웃이 도 9c에 도시된다.
도 10a의 '$'형 마스크(30)는 도 9a에 도시된 것과 유사하지만, '$'형 개구(31)을 형성하도록 개구(31)의 마주보는 측면들로부터 연장한 마주하는 탭 부재들(108a 및 108b)를 더 포함한다. 탭 부재들(106) 및 탭 부재들(108a/b) 하부에 이미지화된 얻어진 구조들의 단면들은 각각 도 10b 및 10c에 도시되고, 얻어진 마지막 구조의 레이아웃은 도 10d에 도시된다.
도 11a의 'I'형 마스크(30)는 'I'형 개구(31)을 형성하도록 개구(31)의 대향 측면들로부터 확장한 직접 마주하는 탭 부재들(110)의 쌍들을 포함한다. 탭 부재들(110) 하부에 이미지화된 얻어진 구조의 단면은 도 11b에 도시되고, 얻어진 마지막 구조의 레이아웃은 도 11c에 도시된다.
도 12a의 수정된 'S'형 마스크(30)는 도 5에 도시된 'L'형 탭들(35)과 유사한 'L'형 탭 부재들(106)의 쌍을 포함한다. 탭들(106)은 개구(31)의 대향 측면들로부터 연장하고, 그 후 'S'형 개구를 형성하도록 서로 떨어져 연장한다. 탭 부재들(106) 하부에 이미지화된 얻어진 구조의 단면은 도 12b에 도시되고, 얻어진 마지막 구조의 레이아웃은 도 12C에 도시된다.
도면들 9a, 10a, 11a, 또는 12a에 도시된 각각의 마스크들은 소스 라인(57)이 트레버스하지 않고 서로로부터 충분히 떨어진 워드 라인 및 소스 라인 콘택트들(102/104)을 형성하기 위한 위치들을 제공하는 스트랩 영역(24) 및 다른 스트랩 영역 소자들을 결과로 낳는다.
본 발명이 상기 설명되고 여기에 도시된 실시예들에 제한되지는 않으며, 첨부된 청구항들의 범위에 속하는 임의의 또는 모든 다양성들을 포함하는 것이 이해될 것이다. 예를 들어, 상기 방법이 도전성 워드/소스 라인들 및 메모리 셀들을 형성하는데 이용되는 도전성 물질로서 적당하게 도핑된 폴리실리콘의 이용을 설명하지만, 임의의 적당한 도전성 물질이 이용될 수 있음이 이 기술에서 보통 숙련된 자들에게 명백해질 것이다. 그러므로, 청구항들에서 이용된 것처럼, 용어 "도전성 물질"은 모든 그런 도전성 물질들(예를 들어 폴리실리콘, 폴리실리사이드, 살리사이드 등)을 포함한다. 게다가, 임의의 적당한 절연체가 실리콘 디옥사이드 또는 실리콘 나이트라이드 대신에 이용될 수 있다. 게다가, 에칭 속성이 실리콘 디옥사이드(또는 임의의 절연체) 및 폴리실리콘(또는 임의의 도전체)과 상이한 임의의 적절한 물질이 실리콘 나이트라이드 대신 이용될 수 있다. 게다가, 청구항들부터 명백한 것처럼, 모든 방법 단계들이 본 발명의 메모리 셀의 적당한 형성을 허용하는 임의의 순서보다 청구항들에 제시되거나 제공된 정확한 순서로 수행될 필요는 없다. 게다가, 여기에 도시되고 설명된 마스크들은 포지티브(positive) 마스킹 단계 처리에서 이용되고, 패터닝된 마스크 개구(31)를 통해 빛에 노출된 포토 레지스트 하부의 물질은 결국 제거된다. 그러나, 네거티브(negative) 포토 레지스트 처리들은 본 발명에서 알려지고 이용되며, 여기서 패터닝된 마스크 개구을 통해 빛에 노출되지 않은 포토 레지스트 하부의 물질은 결국 제거된다. 그런 네거티브 포토 레지스트 처리들로, 마스크들은 보존되고, 불투명한 마스크 물질은 투명 개구를 대체하고, 반대로도 대체된다. 워드 및 소스 라인들은 연속적인 폭 또는 모양을 가질 필요가 없고, 직선일 필요가 없으며, 스페이서들로서 형성될 필요가 없지만, 오히려 적당한 메모리 셀 열 내의 각각의 메모리 셀 또는 메모리 셀 쌍들에 효율적으로 결합하는 임의의 크기 및 모양을 가질 수 있다. 소스 및 드레인 영역들, 및/또는 소스 및 비트 라인들은 교환될 수 있다. 도면들이 균일하게 도핑된 기판을 도시하지만, 그것들에 형성된 임의의 및/또는 모든 영역들(소스, 드레인, 채널 영역, 벽 영역(150) 등)이 하나 또는 그 이상의 (상이하게 도핑된 실리콘의) 벽 영역들에 형성될 수 있음이 잘 알려짐이 이해되어야 할 것이다. 마지막으로, 본 발명의 스트랩 셀 방법 및 설계는 메모리 셀들의 열들 또는 행들을 따라 확장되고, 그들에 결합된 폴리실리콘의 라인들을 가진 메모리 셀 어레이의 임의의 타입 또는 설계에 응용될 수 있다.
본 발명에 따르면, 메모리 셀 구조들을 형성하는데 필요한 마스킹 단계들의 수를 최소화하고 더 작은 크기들로 그런 구조들의 크기를 줄이는 능력을 향상하는 메모리 셀 어레이들의 제조 방법을 얻는다.

Claims (13)

  1. 메모리 셀들의 어레이를 포함하기 위한 메모리 셀 어레이 영역과 논리 장치들을 포함하기 위한 주변 영역을 가진 반도체 기판 상에 메모리 장치를 형성하는 방법에 있어서,
    상기 반도체 기판의 상기 메모리 셀 어레이 영역 위에 배치되고 상기 메모리 셀 어레이 영역으로부터 절연된 도전성 물질층의 복수의 플로우팅 게이트(floating gate)들을 형성하는 단계;
    상기 플로우팅 게이트들 위에 제 1 절연 물질층을 형성하는 단계;
    상기 제 1 절연 물질층 위에 배치된 제 1 부분들, 상기 플로우팅 게이트들 중 하나에 각각 측면으로 이웃하여 배치되고 상기 플로우팅 게이트들 중 하나로부터 절연된 제 2 부분들, 및 상기 기판의 주변 영역 위에 배치되고 상기 기판의 주변 영역으로부터 절연된 제 3 부분을 가진 제 1 도전성 물질층을 상기 반도체 기판 위에 형성하는 단계;
    상기 제 1 도전성 물질층의 제 1, 제 2 및 제 3 부분들 위에 각각 배치된 제 1, 제 2 및 제 3 부분들을 가진 제 2 절연 물질층을 상기 제 1 도전성 물질층 위에 형성하는 단계;
    상기 제 2 절연 물질층의 제 3 부분 위에 패터닝된 더미 물질(dummy material)층을 형성하는 단계;
    상기 제 1 도전성 물질층 및 상기 제 2 절연 물질층의 제 1 부분들; 상기 패터닝된 더미 물질층; 및 상기 제 1 절연 물질층, 상기 제 1 도전성 물질층의 제 2 부분들 및 제 2 절연 물질층의 제 2 및 제 3 부분들의 상부들을 제거하도록 화학-기계적인 폴리싱 처리(polishing process)를 적용하는 단계로서, 상기 제 1 절연 물질층, 상기 제 1 도전성 물질층의 제 2 부분들 및 상기 제 2 절연 물질층의 제 2 부분들은 모두 노출되고 실질적으로 서로 동일 평면에 있는 상부 표면을 남기는, 상기 화학-기계적인 폴리싱 처리 적용 단계; 및
    상기 기판의 이웃하는 부분들과는 상이한 도전성 타입을 각각 갖는 복수의 제 1 및 제 2 영역들을 상기 기판 내에 형성하는 단계로서, 각각의 상기 제 2 영역들은 상기 제 1 영역들로부터 떨어져 있는, 상기 복수의 제 1 및 제 2 영역을 형성하는 단계를 포함하는, 메모리 장치 형성 방법.
  2. 제 1 항에 있어서,
    상기 제 1 도전성 물질층의 제 1 부분들의 상기 노출된 상부 표면 부분들 위에 물질층의 보호층을 형성하는 단계;
    상기 제 2 도전성 물질층의 임의의 남은 부분들을 제거하는 단계; 및
    상기 물질층의 보호층 아래에 배치되지 않고 상기 물질층의 보호층에 의해 보호되는 상기 제 1 도전성 물질층의 임의의 부분들을 제거하는 단계를 더 포함하고, 상기 제 1 도전성 물질층의 블록들은 각각 상기 플로우팅 게이트들 중 하나에 측면으로 이웃하여 배치되고 상기 플로우팅 게이트들 중 하나로부터 절연되게 남겨지는, 메모리 장치 형성 방법.
  3. 제 2 항에 있어서,
    상기 보호층의 형성 단계는 상기 제 1 도전성 물질층의 제 2 부분들의 상기 노출된 상위 표면 부분들을 산화하는 단계를 포함하는, 메모리 장치 형성 방법.
  4. 제 2 항에 있어서,
    상기 제 1 절연 물질층의 형성 단계는 상기 플로우팅 게이트들의 상부 표면들을 산화하는 단계를 포함하는, 메모리 장치 형성 방법.
  5. 제 4 항에 있어서,
    상기 제 1 절연 물질층의 형성 단계는 상기 플로우팅 게이트들의 각각의 상기 산화된 상부 표면들 위에 절연 물질층의 스페이서(spacer)를 형성하는 단계를 더 포함하는, 메모리 장치 형성 방법.
  6. 제 5 항에 있어서,
    상기 제 1 도전성 물질층의 블록들 각각은,
    상기 플로우팅 게이트들 중 하나에 측면으로 이웃하게 배치되고 상기 플로우팅 게이트들 중 하나로부터 절연되는 하부; 및
    상기 절연 물질층의 스페이서들 중 하나에 측면으로 이웃하게 배치되어 상기 플로우팅 게이트들 중 하나 위에 부분적으로 확장하는 상부를 포함하는, 메모리 장치 형성 방법.
  7. 제 1 항에 있어서,
    상기 패터닝된 더미 물질층은 상기 제 2 절연 물질층의 제 1 부분들의 상위 표면의 높이와 실질적으로 동일한 상기 반도체 기판 위의 높이를 갖는 상부 표면이 형성되는, 메모리 장치 형성 방법.
  8. 제 7 항에 있어서,
    상기 패터닝된 더미 물질층의 형성 단계는,
    상기 제 2 절연 물질층 위에 상기 더미 물질의 층을 형성하는 단계;
    상기 제 2 절연 물질층 위에 마스킹 물질(masking material)의 층을 형성하는 단계; 및
    상기 제 2 절연 물질층의 미리 결정된 패턴을 선택적으로 제거하는 마스킹 처리를 수행하는 단계를 더 포함하고, 상기 남은 더미 물질층은 상기 미리 결정된 패턴으로 상기 제 2 절연 물질층의 제 3 부분 위에 배치되게 남겨지는, 메모리 장치 형성 방법.
  9. 제 8 항에 있어서,
    상기 미리 결정된 패턴은 스트립(strip)들인, 메모리 장치 형성 방법.
  10. 제 8 항에 있어서,
    상기 더미 물질층의 형성 단계는,
    상기 제 2 절연 물질층 위에 제 1 물질층을 형성하는 단계; 및
    상기 제 1 물질층 위에 제 2 물질층을 형성하는 단계를 포함하고,
    상기 제 1 물질층 및 상기 제 2 물질층은 서로 상이하고 함께 상기 더미 물질층을 형성하는, 메모리 장치 형성 방법.
  11. 제 1 항에 있어서,
    상기 기판의 주변 영역 위에 배치되고 상기 기판의 주변 영역으로부터 절연된 도전성 물질층의 복수의 블록들을 형성하는 단계; 및
    상기 기판의 이웃하는 부분들과는 상이한 도전성 타입을 각각 갖는 복수의 제 3 및 4 영역들을 상기 기판 내에 형성하는 단계를 더 포함하고, 상기 제 3 영역들 각각은 상기 제 3 영역 및 상기 제 4 영역들 중 하나 사이에 채널 영역을 정의하도록 상기 제 4 영역들 중 하나로부터 떨어져 있고, 상기 도전성 물질층의 복수의 블록들 각각은 상기 채널 영역들 중 하나 위에 배치되고 상기 채널 영역들 중 하나로부터 절연되는, 메모리 장치 형성 방법.
  12. 제 1 항에 있어서,
    상기 기판의 상기 메모리 셀 어레이 영역은 스트랩 셀들을 포함하기 위한 스트랩 영역을 더 포함하고, 상기 방법은,
    상기 기판의 상기 스트랩 영역 위에 절연 물질의 층을 형성하는 단계; 및
    상기 절연 물질의 층 위에 절연 물질층의 복수의 블록들을 형성하는 단계를 더 포함하고,
    상기 제 1 도전성 물질층의 형성 단계는 상기 스트랩 영역 위에 상기 제 1 도전성 물질층의 제 4 부분을 형성하는 단계를 더 포함하고, 상기 화학-기계적인 폴리싱 처리는 노출되고 실질적으로 서로 동일 평면에 있는 상부 표면 부분들을 남기도록 상기 절연 물질층의 복수의 블록들 및 상기 제 1 도전성 물질층의 제 4 부분의 상부 부분들을 제거하는 단계를 더 포함하는, 메모리 장치 형성 방법.
  13. 제 12 항에 있어서,
    상기 화학-기계적인 폴리싱 처리는, 또한 상기 절연 물질층의 복수의 블록들 및 상기 제 1 도전성 물질층의 제 4 부분의 상기 상부 표면 부분들이 상기 제 1 도전성 물질층의 제 2 부분들과, 상기 제 2 절연 물질층의 제 3 부분들과, 상기 제 1 절연 물질층의 상기 상부 표면 부분들과 실질적으로 동일 평면이 되도록 하는, 메모리 장치 형성 방법.
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