TW557548B - Method of forming a semiconductor array of floating gate memory cells having strap regions and a peripheral logic device region - Google Patents

Method of forming a semiconductor array of floating gate memory cells having strap regions and a peripheral logic device region Download PDF

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TW557548B
TW557548B TW091121355A TW91121355A TW557548B TW 557548 B TW557548 B TW 557548B TW 091121355 A TW091121355 A TW 091121355A TW 91121355 A TW91121355 A TW 91121355A TW 557548 B TW557548 B TW 557548B
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Description

557548 A7 p----— B7__ 五、發明説明（l ) 本發明係有關在一半導體基材上製成一半導體非揮 發性5己憶胞元陣列’並有帶狀區與記憶胞元電接觸，及一 周邊區可容納相關於該記憶胞元陣列之邏輯元件等的方 法。 使用一浮動閘極來儲存電荷的非揮發性半導體記憶 胞元，和設在一半導體基材上之該等非揮發性記憶胞元的 冗憶體陣列’於該領域中係已公知。一般而言，該等浮動 閘極記憶胞元係可為分裂閘式，或堆疊閘式，或其組合式。 製造半導體浮動閘極記憶胞元陣列所需面對之一問 題係，各種構件例如源極、汲極、控制閘、浮動閘等之對 | 準。由於半導體製程減少，及縮小最小的光蝕刻結構等之 設計規則的整合，對精確對準的需求乃變得更為重要。各 種構件的對準亦會決定該等半導體產品的製造良率。 自行對準在該領域中亦為公知的技術。自行對準係指 在一或多種材料的一或多個製程步驟中，各構件自動地互 相對準的行為。因此，自行對準能儘量減少製造記憶胞元 構件所需的罩蔽步驟數次，並加強將該等構件可縮小尺寸 的能力。 在製造記憶胞元陣列之時，一般習知係要製成胞元構 件等來延伸穿過整個記憶胞元陣列。舉例而言，一具有隔 離行與主動區交替列設的陣列，會有多數的記憶胞元設在 每個主動區t，其胞元構件例如控制閘、源極區、汲極區 等，係被設成連續i也延伸通過整排或整行的記憶胞元。為 能確保使一目標排/行中的所有記憶胞元之該等構件皆具 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公爱1 —·.--
、\^τ— (請先閲讀背面之注意事項再填寫本頁) 557548 A7 ------- B7_ 五、發明説明（2 ) 有相等的電壓，帶狀區已被用來沿著連續形成之記憶胞元 構件的長度來提供眾多的電接點，以使均一的電壓能被施 加於受影響之排/行中的所有記憶胞元上。 第1圖係示出一習知的帶狀區設計。帶狀區1係沿著一 記憶胞元陣列2的側邊來形成。該記憶胞元陣列2包含許多 直行的主動區3乃與各行隔離區4交替列設。又每一橫排的 記憶胞元對5乃設有字線6及源極線7沿該記憶胞元排延 伸，而每一對記憶胞元係具有二字線6並共用單一源極線 7。（專業人士應可瞭解該源極與汲極之用詞係可互換的。 又’該字線係連接於該浮動閘極記憶胞元的控制閘。故， 該控制閘或控制閘線等用詞亦可與字線互換使用）。通常， 該字線及源極線係由多晶矽或多晶矽化物或金屬矽化物材 料來製成。故，純金屬線路會被用來疊覆該等線路。帶胞 元8等在控制閘6及源極線7通過帶狀區1時，將會被設於其 上。電觸點9a及9b等嗣會被以橫交於第1圖所示陣列之字線 方向的金屬線（未示出），來分別設在控制閘（字）線6及源極 線7上，並互相電絕緣而可將所需電壓供至不同橫排的控制 閘6及源極線7上。 對較大的記憶陣列而言，較理想是有眾多的帶狀區交 替地列設於該記憶胞元陣列中（例如沿該字線方向每128個 胞元即設有一帶狀區）。最好是，該等帶狀區係在用來製成 該記憶胞元陣列的步驟中同地來製成。 當其元件的規格變得更小時，將會愈來愈難以可靠地 在該等帶狀區8中製成電接點。該等字線6係非常靠近於源 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁)
557548 A7 _B7 五、發明説明（3 ) 極線7,而在更小的元件規格時將會變得更為靠近。由於該 等控制閘線6及源極線7之間的距離縮小，故將會變得更難 以妥當地製成觸點9a及9b等。例如，只要將一控制間線6 的點朝向相鄰的源極線7猶微小小地移位，則將會使兮觸點 被跨設在一字線6及一源極線7上，故即會使該二者連接而 短路。且，很明顯地並沒有空間可供加大及分開該等帶單 元而來增加製造該觸點的容隙。 當該等記憶胞元和帶狀區被製成時，將會有一咬多個 邏輯區或周邊區亦被設在該基材上。周邊區等典型會被設 在同一碎基材上之5己憶胞元陣列的旁邊。邏輯元件（即如 MOSFET等）將會被設在該等區域中來操作該記憶胞元陣 列，或執行有關於該記憶胞元陣列的邏輯功能。為了沿該 記憶胞元陣列的侧邊來製成該等邏輯元件，故該等記憶胞 元、邏輯元件和帶狀區等皆會使用相同製程步驟中的某些 步驟來製成。舉例而言，某些構件，例如邏輯元件和記憶 胞元的多晶矽層，時常係於相同的製程步驟來製造，以便 將該等構件一起形成。惟此將令其難以使邏輯元件的構件 最佳化而不負面地影響記憶胞元的構件，反之亦然。又， 用來改變整體結構中之一區域内的構件之較簡單的製程步 驟’將會因其它區域内之其它構件的存在而複雜化。例如， 化學機械抛光（CMP)係為一種習知技術，乃可用來將一特 定結構上的所有構件平坦化。但是，若在該結構上的相鄰 區域之間具有太大的廓形高度差，則會發生一種“凹碟作 用”，即該CMP的拋光墊實際上會過度地研磨該結構的較低 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） 6 -----------------------#----- (請先閲讀背面之注意事項再填寫本頁) •、tr— 557548 A7 ------------ 五、發明説明（4 ) 部份。因此’製造非揮發性記憶元件的方法要避免以太大 的廓形咼度差來進行任何CMP處理。雖習知曾有製成一 CMP處理的虛設材料圖案，以用來形成積體電路元件的隔 離區’但以往並未曾見有將虛設材料使用來製造非揮發性 記憶胞元構件例如字線者。 故’乃亟需一種能使用相同的製程步驟來有效地製成 該等記憶胞元、邏輯元件及帶狀胞元等之方法。且，亦有 需要來將一邏輯/周邊區鄰設於該記憶胞元陣列，而其邏輯 多晶矽閘極係與該等記憶胞元中之閘極並無關聯者。 本發明係提供一種改良的記憶胞元、邏輯元件及帶狀 胞元等之製造方法，其可加強化學機械平坦化，並以一種 無關聯的方式來製成邏輯元件者。 本發明係為在一半導體基材上製成一記憶元件的方 法，該基材具有一記憶胞元陣列區可容納一記憶胞元陣 列，及一周邊區可容納邏輯元件等。該方法包含以下步驟： 製成多數導電材料的浮動閘極，而佈設半導體基材的記憶 胞元陣列區上並與之絕緣；製成一第一絕緣材料覆蓋該等 浮動閘極；製成一第一導電材料覆蓋該半導體基材，而具 有第一部份等佈設在第一絕緣材料上，第二部份等各交替 地鄰接一浮動閘極並與之絕緣，及一第三部份佈設在該基 材之一周邊區上並與之絕緣；製成一第二絕緣材料覆蓋在 第一導電材料上，而具有第一、第二、及第三部份等分別 覆設於該第一導電層的第一、第二及第三部份上；製成圖 案化的虛設材料來覆蓋該第二絕緣材料的第三部份；進行 本紙張尺度適用中關家標準（CNS) M規格⑵⑽297公楚) ~—— ----- (請先閲讀背面之注意事項再填寫本頁) .、訂— 557548 A7 B7 五、發明説明（ 一化學機械拋光處理來除掉第二絕緣材料的第一部份，及 第一導電材料，圖案化的虛設材料，及第_絕緣材料的頂 部、第-導電材料之第二部份的頂部、和第二絕緣材料之 第二及第三部份的頂部等，（其中該第一絕緣材料、第一導 電材料的第二部份、和第二絕緣材料的第二部份等皆留下 曝露而互相共平面的頂面部份）；及在該基材中製成多數的 第一和第二區，其各具有與所鄰接之基材部份不同的導電 性類型’且各第》一區係與第一區間隔分開。 本發明之其它目的和特徵將可由以下說明，申請專利 範圍及所附圖式來清楚暸解。 圖式之簡單說明： 第1圖為一非揮發性記憶胞元陣列的頂視圖，具有一 習知的帶狀區相鄰設置。 第2A圖為使用在本發明方法的第一步驟中用來形成 隔離區之半導體基材的頂視圖。 第2B圖為沿第2A圖中之1 -1線的結構截面圖。 第2C圖為一結構頂視圖乃示出第2B圖之結構的下一 製程步驟，其中隔離區等已形成。 第2D圖為沿第2C圖中之1-1線的結構截面圖，示出形 成於該結構中的隔離條帶。 可 (請先閲讀背面之注意事項再填寫本頁) .訂· 第2E圖為沿第2C圖中之1-1線的結構戴面圖，示出 在該半導體基材中被形成的兩種隔離區：LOCOS或淺溝 第3A〜3V圖為沿第2C圖中之2-2線的截面圖，乃按序 地示出第2C圖中之結構在分裂閘式浮動記憶胞元之非揮 557548 A7 --—----- —_ B7 五、發明説明（ό ) ' 發性記憶陣列的製程中之各處理步驟。 第4Α〜4V圖為以第5圖中之罩體沿4Β_4Β線部份所顯 像之帶狀區結構的製程步驟截面圖。 第5圖為一罩體的部份頂視圖，其會被用來形成主動 區中的第一溝槽，及在帶狀區中的“ Η，，形帶胞元。 第6Α圖為以第5圖中之罩體沿6α_6Α線部份所顯像之 完成的帶狀區結構截面圖。 第6Β圖為以第5圖中之罩體沿6Β-6Β線部份所顯像之 元成的帶狀區結構戴面圖。 第6C圖為沿第7圖中之6C-6C線所示之完成的帶狀區 結構載面圖。 第7圖為本發明之帶胞元及相鄰之記憶胞元陣列的頂 視圖。 第8圖為本發明的帶狀區之一 WL帶胞元與SL帶胞元 結構的頂視圖。 第9Α圖為第一變化實施例之罩體的頂視圖，其會被用 來製成在主動區中的第一溝槽及在帶狀區中的S形帶胞 元。 第9Β圖為沿第9C圖中之9Β-9Β線的S形帶狀區結構之 載面圖。 第9C圖為該S形帶胞元結構的頂視圖。 第10Α圖為第二變化實施例之罩體的頂視圖，其會被 用來製成在主動區中的第一溝槽及在帶狀區中的$形帶胞 元0 本紙張尺度適用中國國家標準（CNS) Α4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁)
557548 A7 £7__ 五、發明説明（7 ) 第10B及10C圖分別為沿第10D圖中之10B-10B線及 10C-10C線之該$形帶狀區結構的截面圖。 第10D圖為該$形帶胞元結構的頂視圖。 第11A圖為第三變化實施例之罩體的頂視圖，其會被 用來製成在主動區中的第一溝槽及在帶狀區中的I形帶胞 元。 第11B圖為沿第11C圖中之11B-11B線之該I形帶狀區 結構的截面圖。 第11C圖為該I形帶胞元結構的頂視圖。 第12A圖為第四變化實施例之罩體的頂視圖，其會被 用來製成在主動區中的第一溝槽及在帶狀區中的S形帶胞 元。 第12B圖為沿第12C圖中之12B-12B線的S形帶狀區結 構截面圖。 第12C圖為該S形帶胞元結構的頂視圖。 本發明係為一種非揮發性記憶胞元陣列的製造方 法，其可同時在一帶胞元區中製成帶胞元及在一同邊區中 製成邏輯元件等。本發明亦為一種供用來製成非揮發性記 憶元件之CMP製程的改良方法。該等帶胞元係利用製成記 憶胞元陣列之相同的製程步驟來形成。含有帶胞元的帶胞 元區係在一非揮發性記憶胞元陣列中交替列設，而該陣列 具有字線及源極線等延伸橫越各排記憶胞元。於2〇〇1年7 月26日申請之第〇9/917023號美國專利申請案，係共同讓渡 給本發明的受讓人，其内容併此附送，乃揭露一種製成一 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公楚） 10 ------------------·:#…： (請先閲讀背面之注意事項再填寫本頁) 、可| .身- 557548 A7 B7 五、發明説明（8 ) 分裂閘式非揮發性記憶胞元陣列之自行對準的方法。在較 佳實施例中，本發明的帶胞元區將被揭露於製造該等分裂 閘式非揮發性記憶胞元陣列的内容中，惟顯然可知本發明 亦可用其它類型的記憶胞元陣列來實施，其中該陣列係被 一排源極（或汲極）線和一排與之平行的字線所橫貫。設在 一鄰接於該記憶胞元陣列之邏輯/周邊區中的邏輯元件 等，係以互不關聯而使該等邏輯元件和記憶胞元之多晶矽 構件得能被個別地最佳化，並使部份形成的記憶胞元結構 可加強平坦化的方式來被製成。 請參閱第2A圖，乃示出一半導體基材10(或一半導體 井）的頂視圖，其較好為P型而為該領域中所習知者。有一 第一層的絕緣材料12例如二氧化矽（氧化物）會被沈積其 上，如第2B圖所示。該第一絕緣材料12係被以習知技術例 如氧化或沈積（如化學蒸汽沈積或CVD法）來設在基材10 上，而形成一層氧化物最好約80A厚。一第一層的多晶♦ 14會被沈積在該第一絕緣材料層12上（例如700〜800 A 厚）。該第一多晶矽層14可藉習知的製法例如低壓CVD或 LPCVD法來被沈積形成於第一絕緣層12上。有一氮化矽層 18(氮化物）會被沈積在多晶矽層14上，最好以CVD法來製 成（例如1000 A厚）。此氮化矽層18會在當形成隔離時被用 來界限主動區等。當然，所有上述及以下所述的參數，乃 依據設計規則及製程技術而定。於此所述係針對0.18微米 的製程。但是，專業人士應可瞭解本發明並不限制於任何特 定的製程技術等級，亦不受限於以下所述之任何處理參數的 11 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） 557548 A7 B7 五、發明説明（9 ) 任何特定值。 在該第一絕緣層12，第一多晶矽層14，及氮化矽層18 等被製成之後，適當的光阻材料19會被覆設於該氮化矽層 18上，並有一罩蔽步驟（或光罩製程）會被進行而由某些區 域（條帶16)上來選擇性地除掉該光阻材料。在該光阻材料 19被除掉的部位，該氮化矽18、多晶矽14及底下的絕緣材 料12將會被使用標準的蝕刻技術（即非等向性蝕刻製程）來 蝕刻而形成沿Y方向或直行方向的條帶16等，如第2C圖所 示。在各相鄰條帶16之間的距離W，乃可如所用製程之最 小光刻結構一般地小。而在該光阻19未被除去的部位，該 氮代矽18、第一多晶矽區14及底下的絕緣材料12等皆會被 保留。如此製成的結構乃被示於第2D圖中，其中係有主動 區17等與隔離區16交替地列設。如下所述，會有兩種實施 例來形成該等隔離區：LOCOS及STI。在STI的實施例中， 其蝕刻會繼續深入該基材10至一預定深度。 該結構會被進一步處理來除掉剩餘的光阻19。嗣，有 一隔離材料20a或20b，例如二氧化矽，會被設於該隔離區 或“溝槽”16中。該氮化矽層18嗣會被由第2E圖所示的結構 中選擇地除掉。該隔離物可經由習知的LOCOS製程來形成 而產生局部的場氧化物20a(例如藉氧化曝露的基材來製 成）；或亦可經由一淺溝法（STI)來形成，而在區域20b中產 生二氧化矽（例如藉沈積一氧化物層，再後續施以一化學機 械拋光或CMP蝕刻）。請注意當在LOCOS的製程中，可能 需要一間隔物俾在製成局部場氧化物時用來保護多晶矽層 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） 12 ------------------·::#—— (請先閲讀背面之注意事項再填寫本頁) 訂· 557548 A7 B7 五、發明説明（l〇 ) 14的侧壁。 所剩下的第一多晶矽層14和底下的第一絕緣材料12 將會形成主動區等。故，在此時，該基材10會具有主動區 與隔離區的交替條帶，而該等隔離區可由LOCOS絕緣材料 20a或淺溝絕緣材料20b來構成。雖在第2E圖中係示出製成 一LOCOS區20a及一淺溝區20b，但事實上僅有該LOCOS製 法（20a)或淺溝製法（20b)中之一者會被使用。於較佳實施例 中，則會製成該淺溝區20b。淺溝20b將會較佳，因為其可 被以較小的設計規格來被更精細地製成。 在第2E圖中的結構係代表一自行對準結構，其會比由 一非自行對準方法所製成的結構更小。一種可製成第2E圖 所示結構之非自行對準的方法，乃為習知者而如下所述。 隔離區20等首先會被製設在該基材10中。此可藉在該基材 10上沈積一層氮化矽，嗣沈積光阻材料，再用一第一罩蔽 步驟圖案化該氮化矽來曝露該基材10的所擇部份，然後使 用該LOCOS法或STI法來氧化曝露的基材10而製成；其中 該STI法乃包括形成矽溝槽及將之填滿。然後，氮化矽會被 除掉，並有一第一二氧化矽層12(供形成閘氧化物）會被沈 積在基材10上。一第一多晶矽層14會被沈積在該閘氧化物 12上。該第一多晶矽層14嗣會被以一第二罩蔽步驟來圖案 化，而選擇性地部份除掉。故，該多晶矽14並不會與隔離 區20等自行對準，並且需要一第二罩蔽步驟。又，該增加 的罩蔽步驟需要該多晶矽14的尺寸相對於隔離區20具有一 對準裕度。請注意該非自行對準方法並未利用氮化矽層18。 13 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） 557548 發明説明（11 在上述製程步驟中，有一或多個隔離區會被指定為帶 狀區24’其⑽會被設製字線與源極線的帶胞元等。又， 於此所稱的源極線其意㈣樣地包含祕線。該帶狀區24 的寬度較好係比隔離區16的寬度更寬，以供帶胞元等容設 其中。故，如此形成的結構將包含多組直行交替列設的主 動區和隔離區等’並有各行帶狀區24間設於各組主動/隔離 區之間。在較佳實施射，於每組128或256個主動區和隔 離區17/16的各組之間，將會設有一行帶狀區。 不淪第2E圖中的結構係被使用自行對準法或非自行 對準法來製成，該結構皆會被進一步地如下來處理。第3 A 至3S圖係由正交於第2B及2E圖的方向來示出該主動區17 的結構截面圖，而第4A至4S圖亦由相同的正交方向來示出 帶狀區24的結構截面圖，因為本發明的後續製程步驟係同 時在該二區域中來進行。應可瞭解雖僅有單一的主動區17 和帶狀區24被示出，但以下所述的製程步驟將會形成該等 區域的陣列。 有一絕緣層22會先被製成於該結構上。具言之，有一 氮化物層22會被沈積在其整個表面上（例3〇〇〇 a厚）。如此 形成的主動區結構乃被示於第3A圖中，而所形成的帶狀區 結構則示於第4A圖中。 藉著首先將一光阻23佈設在該氮化物層22頂面上，而 在該主動/隔離區17/16及帶狀區24上來進行罩蔽操作。一 罩蔽步驟會使用一如第5圖所示的罩體30來進行於該結構 上。該罩體30係由一不透光的罩蔽材料（如金屬）所構成， 14 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） 557548 A7 _________B7______ 五、發明説明（12 ) ^~' -- 其包含有-圖案化的孔隙31可用來限界該結構上的罩蔽區 域，位於該部份的材料將會被除去。罩體3〇含有一第一罩 蔽區32(可供形成字線(WL)帶胞元），一第二罩蔽區^(可供 形成源極線（SL)帶胞元），及一第三罩蔽區34(可供形成該 。己隐胞元陣列）。在第5圖中所示的罩體3()可被用來形成一 單排的帶狀區和單排的記憶胞元。故，一具有如該罩體3〇 之陣列的罩幕會被用來形成含有本發明之帶狀區的記憶胞 元陣列。 罩蔽區34等乃包含單一的線狀孔隙可供限界該等主 動及隔離區17/16上的平行條帶罩蔽區，其會沿χ方向或橫 排方向延伸。在相鄰條帶之間的距離係可依所製造之元件 的需求來決定。當該等罩蔽區34被顯像於主動區17之後（如 第3A圖所示），在該等罩蔽區34中的光阻23會被除掉（即沿 橫排方向的條帶），而留下各排的氮化矽層22曝露出來。該 曝露的氮化矽部份會被以氮化物非等向性蝕刻法來除去， 直到該多晶矽層14曝現為止，其乃形如一蝕刻擋止層。而 仍在保留的光阻23底下之各層12，14，22的部份，並不會 受此蝕刻程序的影響。由以下之說明將可得知本發明的方 法會造成各行成對的鏡像記憶胞元。而就每一對記憶胞元 而言，此氮化物蝕刻程序將會生成單一的第一溝槽26，其 會向下延伸至多晶矽層14，如第3B圖所示。 各罩蔽區32皆包含一直線孔隙，其中有一對L形凸體 伸出。該等凸體35會由孔隙31的相反側突出，並相向曲弯 而形成一Η形孔隙（該Η形可藉90度旋轉第5圖來看出）。該 本紙張尺度適用中國國家標準（CNS) Α4規格（210X297公釐） -15 - (請先閲讀背面之注意事項再填寫本頁)
557548 A7 --------B7_ 五、發明説明（B ) 等罩蔽區32可被用來形成帶狀區24中的WL帶胞元，其各會 在該陣列中對準於一排的記憶胞元。該等罩蔽區32會被顯 像於帶狀區24中，而有一 η形溝槽圖案會被以氮化物非等 向性姓刻步驟來形成於各排帶狀區24中。第4β圖乃示出在 氮化物餘刻之後，該帶狀區24的截面圖，其係由第5圖中的 Η形罩體圖案之4Β-4Β線部份所顯像者。該η形圖案之二平 行部份會在帶狀區24中形成一對溝槽40，如第4Β圖所示。 各罩蔽區33則包含單一的線狀孔隙，而可形成帶狀區 24中的SL帶胞元。各SL帶胞元將會對準於該陣列中之一排 記憶胞元。該等罩蔽區33會各顯像於一 η形溝槽圖案與一 排記憶胞元之間的結構體上，如後所述。 殘餘的光阻23會由該結構上被除去，然後續以一選擇 性的氧化處理。對主動區17而言，此氧化處理會將溝槽26 内部之多晶矽層14的曝露部份氧化，而來形成一透鏡狀的 氧化物層42覆設在多晶矽層14上（見第3C圖）。雖未示出， 但在形成該層42之前，有一選擇性的多晶矽蝕刻程序亦可 被進行。此選擇性的特定非等向性多晶石夕餘刻處理將會姓 掉一部份頂面的多晶矽層14，而在鄰接於所剩之氮化矽層 22的區域留下一呈推拔狀的頂面部份。氧化物間隔物料嗣 可被設在該溝槽26内部。該間隔物的形成係為該領域中所 習知者，乃包含：將一材料沈積在該結構的表面上（如第3C 圖所示），再施以一非等向性蝕刻處理（如RIE)，來將該材 料由該結構的水平面上除去，而僅保留該結構物凹部中之 一部份垂向的材料。為製成該間隔物44，有一厚氧化物層 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） 16 (請先閲讀背面之注意事項再填寫本頁)
•、可I 557548 A7 ________________ 五、發明説明（14 ) ~ - 會被沈積在該結構上，繼施以一非等向性氧化物餘刻，而 來除去該溝槽26内部除了間隔物44以外的沈積氧化物。此 氧化物蝕刻步驟亦會由各溝槽26内除掉前述氧化物層42的 中央邛伤。該氧化物蝕刻步驟係使用氮化物層22來作為蝕 刻擋止層。在主動區17中所形成的結構乃示於第3d圖中。 另就帶狀區24而言，在主動區17中用來製成氧化物層 42的氧化處理並無作用。在主動區中用來形成間隔物料的 氧化物沈積及蝕刻步驟，最後會以該氧化物形成氧化矽塊 46而來填滿帶狀區24中的溝槽4〇。具言之，氧化物沈積會 完全填滿溝槽40(見第4C圖），而氧化物蝕刻將會除掉該溝 槽40外部的氧化物（見第4D圖）。因此只要該等溝槽4〇具有 夠窄的寬度W’，則其内將會填滿塊狀的氧化矽，而不會沿 其内壁來形成氧化梦間隔物。舉例而言，在許多情況下， 若各溝槽40的寬度W’不大於所積氧化物之厚度τ的二倍， 則該等溝槽40將可填滿氧化物來形成氧化石夕塊46。一般就 較佳實施例而言，由圖案化的孔隙顯像於該帶狀區24上所 形成的溝槽圖案中的各溝槽寬度，僅需窄得足以確保該溝 槽圖案能被該氧化物沈積/蝕刻步驟來填滿氧化物即可。 嗣會在該結構上進行一非等向性多晶矽餘刻製程。對 主動區17而言，此蝕刻將會除掉該多晶矽層14在溝槽26底 部曝現於相向的絕緣間隔物44之間的部份。該氧化物層12 則形如一餘刻擋止層。而此多晶石夕的钱刻並不會作用在帶 狀區上。嗣會進行一薄氧化物餘刻，俾去除掉在溝槽26底 部曝現於間隔物44之間的部份薄氧化物層12，而來曝露出 本紙張尺度適用中國國家標準（CNS) Α4規格（210X297公釐） 17 (請先閲讀背面之注意事項再填寫本頁) -、τ- 557548 A7 B7 五、發明説明（l5 ) 基材10。使用該等間隔物44，乃可使溝槽26在多晶矽層14 處具有一寬度，其係小於先前用來形成溝槽26頂部之罩蔽 步驟的寬度。如此形成的主動區結構乃示於第3E圖中。該 氧化物蝕刻僅會在帶狀區24的氧化矽塊46上蝕掉微不足道 的量，如第4E圖中所示。 嗣會進行一氧化步驟，故在主動區17中，該多晶矽層 14的侧面及曝現於溝槽26内部的基材表面等，皆會被氧化 而在多晶矽層14側面形成氧化物側壁48，並再形成氧化物 層12覆蓋在曝現於溝槽26内部的基材10上。適當的離子植 入嗣會在該結構的整個表面上來進行。具有足夠能量的離 子將會滲入該溝槽26的氧化層12中，而於該基材10中形成 一第一區（即源極區）50。在所有其它的區域中，離子會被 現有的結構所吸收，而不會發生作用。絕緣體（如氧化物) 間隔物52嗣會被以一層氧化物沈積設於溝槽26中，再施以 非等向性氧化物蝕刻，而除掉間隔物52以外的所沈積氧化 物。此氧化物的蝕刻步驟亦會由各溝槽26中除掉該氧化物 層12的中央部份，而再曝現出該基材10。如此形成的主動 區結構係被示於第3F圖中。上述之氧化、離子植入、及氧 化物沈積/蝕刻步驟等，並未在帶狀區結構24上產生可觀的 淨作用，如第4F圖所示。 嗣會進行一多晶石夕沈積步驟，而在主動區17和帶狀區 24上留下一厚多晶矽層54,分別如第3G與4G圖所示。一多 晶矽平坦化步驟將會接著進行（較好為CMP)，而來將該多 晶矽層54蝕刻至氮化矽層22，但留下溝槽26内的多晶矽塊 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） 18 (請先閲讀背面之注意事項再填寫本頁) •訂| 557548 A7 B7_ 五、發明説明（16 ) 56(於主動區17中）。該多晶石夕塊56亦會沿著溝槽26延伸而 覆盍隔離區16。嗣會進行一多晶碎回餘步驟，俾使該多晶 矽塊56的頂部凹陷至低於氮化物層22頂面以下，而來除掉 任何超出溝槽26外部的多晶矽（及任何留在帶狀區24中的 多晶矽）。該多晶矽最妤係經由一原位製法或傳統的植入法 而被妥當地摻雜。嗣有一氧化物層5 8會藉氧化該多晶石夕塊 56的頂部而來形成，該氧化並不會作用於帶狀區24上。如 此形成的主動區結構係被示於第3H圖中，而帶狀區結構則 示於第4H圖中。 嗣會進行一氮化物蝕刻來由該主動區17、隔離區16、 及帶狀區24中除掉氮化物層22，如第31及41圖所示。由帶 狀區24來除掉氮化物層22，亦會在氧化石夕塊46之間形成一 寬度為W”的溝槽47。一非等向性蝕刻會接著進行而來除掉 該主動區17中之多晶矽層14未被間隔物44及氧化物層58所 覆蓋的部份（第3 J圖）。此多晶石夕餘刻亦無作用該帶狀區 24(見第4J圖）。該氮化矽及多晶矽蝕刻步驟，會有效地在 該主動區17中的鏡像記憶胞元對的兩侧各造成一第二溝槽 60 ’並在多晶石夕層14的側緣上形成向上突伸的銳緣62等。 嗣會進行一受控制等向性氧化物蝕刻，而來除掉曝現的氧 化物層12部份，及除掉一小部份直接覆蓋在銳緣62上的間 隔物44。此氧化物蝕刻程序對帶狀區24幾無影響。所形成 的結構則分別示於第3J及4J圖中。 然後係為一氧化處理步驟，其會在多晶石夕層14之曝露 末端上形成一氧化物層64(帶狀區24不受影響）。該氧化物 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） 19 (請先閱讀背面之注意事項再填寫本頁) •訂— ·:·線· IT —--I — <- · 557548 A7 B7 五、發明説明（Π ) 層64會與前述的氧化物層42接合在一起，而形成一絕緣層 側向地延伸來鄰接並覆蓋在多晶矽層14上。該等銳緣62及 由氧化物層64/42所形成的絕緣層厚度，乃可容電荷的福勒 -諸德海姆（Fowler-Nordheim)隧道穿過。此氧化製程亦會再 形成氧化物層12覆蓋該基材10的曝露部份。一厚多晶矽層 66嗣會沈積在該主動區與帶狀區上，如第3K及4K圖所示。 只要溝槽47的寬度W”夠小，則即可被多晶矽66實心地填 滿。例如，若該寬度W”不大於該多晶矽層66厚度Τ’的兩 倍，則該溝槽47將會被多晶矽66填滿。 雖未示於以上各圖中，但該基材10至少有一周邊區 130係鄰設於該記憶胞元陣列。邏輯元件，例如低或高壓 MOSFET等，會被設在該周邊區内而有關於該記憶胞元陣 列的操作。如第3L圖所示，該周邊區130較好係以一設在 基材10中的隔離區132(如前述的STI隔離物）來與一主動區 17分隔。設在該主動區17上的多晶矽層66會延伸覆蓋在周 邊區130上。第4L圖仍示出與第4Κ圖相同的帶狀區24。 有一較厚的（約1500 A )氮化物層134會被覆在多晶矽 層66上，嗣再以一較薄的（約500 A )非結晶矽（例多晶矽）層 136覆設在該氮化物層134上，又再以一較厚的（約1000A) 氮化物層138覆設在該多晶矽層136上，如第3M及4M圖所 示。嗣會進行罩蔽步驟，即光阻會被覆設在該結構上，然 後除掉在周邊區中之供成形圖案以外的光阻部份（該圖案 例如矩形、條帶或任何其它形狀）。一氮化物（非等向性）蝕 刻嗣會被進行來除掉該氮化物層138的曝露部份（利用多晶 20 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） 557548 A7 B7 五、發明説明（I8 矽層136來作為蝕刻擋止層）。接著會進行一多晶矽（非等向 性）蝕刻來除掉該多晶矽層136的曝現部份（使用氮化物層 134作為擋止層）。如此形成的結構乃示於第31^與41^圖中。 存留在周邊區130中的多晶矽層136和氮化物層138將會形 成一虛設材料的圖案層，其將有助於後述的CMp平坦化處 理。為儘量減少任何凹碟效應，該氮化物層138頂面的高度 最好是相同於覆設在氧化矽間隔物44上之氮化物層134的 高度。在第3N圖中所示的圖案係呈條帶形狀，但任何在 CMP平坦化中能夠減少該周邊區丨3〇内之虛設材料量的其 匕圖案形狀皆可使用。使用於該較佳實施例中的圖案係為 多數的矩形或方形而類似於一蛋餅的圖案。 在該光阻140被除去之後，該整個結構最好係使用一 化學機械拋光製程（CMP)來平坦化，其最好係利用氧化物 層58來作為拋光擋止層（一依據時間模式的CMp製程亦可 替代使用，其中該氧化物層會被磨掉，但仍會在後述之另 一氧化處理中再度被形成而回復）。如第3〇圖所示，在主 動/隔離/周邊區17/16/130中的氧化矽間隔物44，多晶矽層 66和氮化物層134等，皆會被拋光磨平以使其曝露的頂面大 致與氧化物層58共平面’而僅在周邊區130中留下覆蓋著多 晶矽層66的氮化物層134，及在主動與隔離區17/16中留下 部份覆蓋者多晶石夕層66的氮化物層134。如第4〇圖所示， 該氧化矽塊46、多晶石夕層66及氮化物層134等亦會被拋光磨 平，而使其頂面在帶狀區24中互相皆共平面，並形成多晶 矽塊72介設於氧化矽塊46之間，而氮化物層134會部份地覆 21 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） 557548 A7 B7 五、發明説明（l9 ) 蓋在位於氧化物塊46兩側的多晶矽層66上。使用該周邊區 130中的圖案化虛設材料（多晶矽層136及氮化物層138)將 能夠加強該CMP處理，因為其可減少必須由該周邊區中磨 掉的材料量，而同時防止任何凹碟效應其可能會致使該 CMP拋光墊過分地拋光磨掉在該周邊區130中的材料。 一氧化處理會被進行而在多晶石夕層66及多晶石夕塊 72(於帶狀區24中）之所有曝露表面上形成一層氧化物 142(鄰接主動區17中的間隔物44，及帶狀區24的氧化矽塊 46等）。一氮化物蝕刻程序會被用來除掉該氮化物層134的 所有殘留部份。繼以一多晶矽乾蝕刻來除多晶矽層66的所 有未被氧化物層142所覆蓋的曝露部份，而僅留下鄰接氧化 矽間隔物44的多晶矽塊144(在主動區17中），及鄰接氧化矽 塊46的多晶矽塊146(在帶狀區24中），如第3P及4P圖所示。 一氮化物層148會被覆設在主動區、周邊區、帶狀區 17/130/24上。一罩蔽步驟會被用來蔽護該主動區及帶狀區 17/24，而一氮化物蝕刻會被用來僅由周邊區130中除掉氮 化物層148(如第3Q及4Q圖所示）。在該罩蔽材料被除掉之 後，有一井區150會被形成於該基材10的周邊區130内，其 係藉罩蔽該結構中除了周邊區130以外的部份，再進行適當 的離子植入穿過氧化物層12(即井植入，貫穿植入及Vt植入) 來形成一或多個井區150,如第3Q圖所示。若為P通道的 MOSFET電晶體，則該井區150係為N型。類似的罩蔽步驟 亦可經由該領域中所習知的傳統1C技術而來進行，以製成 供用於N通道MOSFET電晶體之其它類型（如P型）的井區。 22 f (請先閲讀背面之注意事項再填寫本頁) 参- 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） 557548 A7 B7 五、發明説明（2〇 ) 在該罩蔽材料被除掉之後，一氧化物蝕刻會被用來由 該周邊區130除去該氧化物層12的曝露部份（利用基材10作 為蝕刻擋止層）。嗣有一閘氧化物層152會被以熱氧化物法 來設在該基材10的曝露表面上，其具有一適當的厚度可符 合設在該周邊區130中之邏輯元件的電壓需求。嗣有一多晶 矽層會被覆設在該結構上，再以一光阻154覆設於該多晶矽 層上。然後一罩蔽步驟會被用來除去某些部份以外的光阻 154，在該等部份底下將會有電晶體（邏輯）閘被形成於該周 邊區130中。嗣一多晶矽乾蝕刻會被用來除掉所沈積的多晶 矽層，而留下間隔物156等鄰接於氮化物層148的垂直部 份，以及在保留的光阻154底下之多晶矽塊158等。殘留的 多晶矽間隔物156等應要被除去以免在該元件中造成短 路，而多晶矽塊158等將會形成設在該周邊區130中之邏輯 元件的邏輯（電晶體）閘。如此製成的結構乃示於第3R及4R 圖中。 該保留的光阻154嗣會被去除。新的光阻160會被覆設 在該結構上。一罩步驟會被用來除掉該光阻160除了覆蓋周 邊區130以外的部份。嗣一多晶矽蝕刻程序會被用來除掉任 何殘留的多晶矽，包括殘留的間隔物156,其結果乃示於第 3S及4S圖中。氧化物及多晶矽蝕刻可被用來清除字線上的 氧化物，並使在各排記憶胞元對末端之終結區域内的字線 頂部和底部斷接（未示出）。當光阻160被除去之後，一氮化 物蝕刻將會被進行來除掉該氮化物層148，如第3T及4T圖 所示。然後一熱氧化步驟會被用來在多晶矽塊144/158/146 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） _ 23 - (請先閲讀背面之注意事項再填寫本頁)
557548 A7 _______B7_______ 五、發明説明（21 ) 上之任何曝露部份形成一氧化物層162,而包封該等多晶矽 塊。如此形成的結構乃示於第3U及4U圖中。 ㈣該主動區17(或記憶陣列區）會被以光阻來罩蔽，而 離子植入會被用來以類似形成第一區5〇的方式，接著在井 Q150中製成源極區與沒極區（第三和第四區）122/124，如 第3V圖所示。氮化物嗣會覆設在該結構上，再以一非等向 性氮化物蝕刻（例如RIE乾蝕刻）來除掉所沈積的氮化物除 了貼設在氧化物層162之垂直部份的間隔物164等（在主動 區17、隔離區16中係鄰接多晶矽塊144，在周邊區13〇中係 鄰接多晶矽塊158，而在帶狀區24中則鄰接多晶矽塊146) 以外的部份。在周邊區130中的pFET等嗣會被以光阻罩 蔽，而離子植入（如以砷植入而來形成的N+區）嗣會被用來 形成該基材10主動區中的第二區（即汲極區）78等，如第3v 圖所示。該第一與第二區50/78具有一導性類型（例如N 型），係與該基材10不同。同樣地’第三與第四區122/124 的導電性類型（例如P型）係與該井區15〇不同。該等離子植 入對帶狀區24並無作用。 一薄層非等向性氧化物蝕刻會被進行來除掉在主動 區與周邊區17/130中之基材1〇上的氧化物層12與152之曝 露部份。此氧化物蝕刻亦會除掉覆設在多晶矽塊 144/56/146/72上的氧化物層142/58等，以及部份覆設在多 晶矽塊158上的氧化物層162。嗣會進行一金屬沈積步驟， 來沈積一金屬（例如鎢、始、鈦、鎳、鉑或鉬）以覆蓋該主 動區、周邊區及帶狀區的結構物。該等結構物嗣會被退火， 24 (請先閲讀背面之注意事項再填窝本頁) 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） 557548 A7 ___B7__ 五、發明説明（22 ) 以使該熱金屬流動並滲入該基材1〇曝露的頂面部份，而在 鄰靠近側壁間隔物164的基材上形成一金屬化矽80(矽化物) 的導電層。金屬化矽區80可被稱為自行對準的矽化物（即 salicide)，因為其能藉間隔物164等而來自動對準於第二區 78和第三/第四區122/124等。該熱金屬亦會在多晶矽塊 144(於主動區17中）、多晶矽塊56(於主動區Π中）、多晶矽 塊158(於周邊區130中）、多晶矽塊146(於帶狀區24中）及多 晶矽塊72(於帶狀區24中）的曝露頂面部份上，來形成一金 屬化多晶石夕82(polycide)的導電層。沈積在其餘結構物上的 金屬將會被以一金屬蝕刻程序來除去。 鈍化物，例如BPSG84會被用來覆蓋該結構物。一罩蔽 步驟會被進行而來界限第二區78(於主動區17中）及多晶石夕 塊72(於帶狀區24中）上的蝕刻區域。該BPSG84會在蝕刻區 域中被選擇性地蝕刻而形成接觸開孔等，其最好是中心位 於該等第二區78及多晶矽塊72上。該等接觸開孔嗣會被藉 金屬沈積及平坦化蝕回來填滿導電金屬接觸體86及102 等。該等金屬化矽層80及金屬化多晶矽層82等將會加強該 等導體86、1〇2與第二區78或多晶矽塊72之間導電性。在各 主動區17中，有一位元線88會被以金屬覆設於BPSG84上而 來將在各主動區内的接觸體86連接在一起。於帶狀區中， 帶跨接體90會被以金屬覆設在BPSG84上而來連接於接觸 體102。接觸體（未示出）亦會被設來穿過BPSG84而與邏輯 元件166等連接。 一金屬源極線帶112及一對金屬字線帶114與116等，會 本紙張尺度適用中國國家標準A4規格（210X297公釐） 25 (請先閲讀背面之注意事項再填寫本頁) 、=口 . 557548 A7 -£7______ 五、發明説明（23 ) 被以相同於製成位元線88的金屬覆設製程來列設於各排記 憶胞兀上，並與之平行延伸。在該帶狀區24中，有一金屬 孔道118會被設來將該帶跨接體90連接於適當的帶 112/114/116等。在第4V圖中所示的金屬孔道118係使該帶 跨接體90與字線帶116來連接。該等金屬帶112/114/116、 跨接體90、及金屬孔道118等會被以一適當的絕緣材料 120’例如氧化物來包圍。其最後的主動區記憶胞元結構係 示於第3V圖中，而最後的帶狀區結構係被示於第4v圖中。 如第3V圖中所示，第一與第二區5〇/78會形成各記憶 胞元的源極和汲極（專業人士乃知該源極和汲極當在操作 時係可被切換）。各胞元之通道區92係為該基材1〇介於該源 極50和汲極78之間的部份。多晶矽塊144等會構成控制閘， 而多晶矽層14會形成該等記憶胞元的浮動閘極。控制閘144 具有較低的第一部份144a側鄰於浮動閘極14(被氧化物層 64所絕緣分隔），及一較高的第二部份14仆凸伸在浮動閘極 14的銳緣62上方。浮動閘極14係覆設在部份的通道區92上 方，並在一端被控制閘144部份地重疊，而以另一端部份地 重疊該第一區50。本發明的方法可製成互呈鏡像對應的記 憶胞元對，而每一對記憶胞元會共同單一的源極區5〇。該 荨非揮發f生5己憶胞元係為分裂閘式而具有浮動閘極可控制 閘極的穿隧運作，乃如第5572054號美國專利案中所述，該 案之揭露内容併此附送，以供參考有關該等非揮發性記憶 胞元及其所形成之陣列的操作。 又在第3V圖中亦示出邏輯元件166等係被設在周邊區 本紙張尺度適用中國國家標準（CNs) A4規格（2】0X297公爱） 26
(請先閲讀背面之注意事項再填寫本頁) -#----- 557548 A7 B7 五、發明説明（24 ) 130中。該等邏輯元件166包含多晶矽閘ι58等覆設於井區 150上，並被閘氧化物層152所分隔絕緣。該等多晶矽閘158 會選擇性地運作（即導通）位於第三與第四區122/124間之 基材10井區150中的通道區93等。雖該等邏輯元件大都為低 壓元件（例如約3V)，但由上述方法所製成的邏輯元件166 亦可包括或代之低壓或高壓的MOSFET元件，該氧化物層 152的厚度及第三與第四區i22/124的植入深入和濃度將會 決定該等邏輯或MOSFET元件的崩潰電壓。 上述之方法及其所製成的記憶胞元陣列會具有一些 優點。第一，如第3N圖中所示之用來形成周邊區13〇中的 多晶矽層136和氮化物層138之虛設圖案的罩蔽步驟，將會 有助於用來製成第30圖中之結構的CMP平坦化處理。若未 製成該虛設圖案，則該多晶矽層136與氮化物層138將會成 為周邊區130中的實心材料層，而令CMP平坦化較為困 難。第二，該等控制閘144會具有垂直定向的背壁而可較容 易地形成間隔物164。該自行對準的氧化物層142僅覆蓋部 份的多晶矽層66，故配合一非等向性多晶矽蝕刻，將使其 可製成該專控制閘144的垂向背壁，而不必耽心過度餘刻。 故’製成該等垂向背壁的多晶石夕餘刻亦可被用來清除該結 構的殘留多晶矽（包括多晶矽串列等）而不會損及最後的結 構。第三，該等邏輯元件閘之多晶矽丨58(及邏輯閘氡化物 層152)係與記憶胞元控制閘之多晶石夕144(及多晶石夕閘氧化 物層12)分開地來製成，因此它們各自的厚度並不相干而可 個別地最佳化。最後，本發明的記憶體結構係可使用較 27 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公楚） 557548 A7 ------B7 五、發明説明（25 ) 數目的罩蔽步驟來製成。 第4V圖為設於帶狀區24之H形溝槽圖案的一部份（對 應於第5圖中之罩體30的4]3_48線）之最終截面圖。第、 6B及6C圖為該帶狀區24中之溝槽圖案其它部份的截面 圖，乃分別對應於第5和7圖中之罩體30的6八-6八、6B_6B、 6C 6C 4各截線。該等圖式可使該罩體％以正確的比例示 出，導電的多晶矽係整體形成於顯像在罩蔽區32之不透光 部份中的帶狀區部份上，而二氧化矽則整體形成於顯像在 該罩蔽區32之透光孔隙部份底下的帶狀區部份上。 故，該結構的最後佈局乃示於第7圖中，各直行的帶 狀區24會與各行記憶胞元陣列98交替列設，其中該等記憶 胞元陣列98乃包含各行主動區17等與各行隔離區16等交替 列没。在母一帶狀區24中的每一橫排皆含有一 wl帶胞元28 5又在一對SL帶胞元29之間，而全會對準一排記憶胞元。緊 接於WL帶胞元28的主動區17等事實上係為虛設區域，因其 並未含有任何主動記憶胞元，但鄰接WL帶胞元28的帶狀區 24部份則不然，其會被用來形成SL帶胞元29等。 各排記憶胞元的控制閘144等會被連續地形成而宛如 單一的子線69 ’其會將在該排記憶胞元中的所有控制閘144 等連接在一起。每一字線69皆會穿過該等帶狀區24。一呈 L形的接觸導線1〇〇(相當於罩體3〇中之一 l形凸體35)會由 各字線69朝向WL帶胞元28的中央延伸，而終結於一設在其 上的電接觸體102。該各字線帶114/116會與一字線69平行 延伸，而藉金屬接觸體102、金屬跨接體90及金屬孔道118 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） -28
557548 A7 B7 五、發明説明（26 ) 等（見第4V圖）來在帶狀區24中斷續地電接觸。該等金屬字 線帶114/116將可確保能沿該各字線69的整個長度來施加 一均等的電壓。 各排記憶胞元對的多矽塊56(覆設在源極區50上）會被 連續地形成而宛如單一的源極線57，其會將該排記憶胞元 對中的所有多晶矽塊56(及其所連接的源極區50)全部連接 在一起。該每一源極線57皆會終結於SL帶胞元29，而不會 穿過該帶區24。各源極線57會以類似於位元線接觸體86的 方式，而以一設在靠近SL帶胞元29中央的電接觸體104來 終結，如第7圖所示。該金屬源極線帶112會經由金屬孔道 118和金屬帶跨接體90(見第6C圖）來將各帶胞元29中的電 接觸體104連接在一起。於較佳實施中，該各金屬源極線帶 112皆會平行於源極線57來延伸，而藉帶胞元29中的接觸體 104來接觸底下的源極線57。或者，該等源極線帶112亦可 簡單地由一 SL帶胞元29延伸通過WL帶胞元28的上方或旁 邊，而接引至同一帶狀區24中的其它SL帶胞元29。惟不管 如何，該等字線帶114/116、源極線帶112、及位元線88等 皆全為金屬導線，而被呈三度空間地（側向相隔且高度在記 憶胞元陣列上方）來置設於該BPSG内及上方，故不會互相 干涉，但必須在其間以適當的電壓源來互相連接，並使帶 狀區具有最小的空間。 第8圖係示出該帶狀區24的各種尺寸，其乃可被最佳 化俾最理想地製成電接觸體102與104，而不會使字線69等 互相短路，或與源極線57來形成短路。各尺寸W1至W7(及 29 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） 557548 A7 ~ ------------_ 五、發明説明一 L1至L6)最理想係被設成能使任何帶區構件之任何非刻意 的水平（及/或垂直）移位，皆不會造成一不妥當的接觸點或 μ外的短路。但是’某些尺寸必須小得足以避免源極線57 形成於帶狀區24中。例如，在許多情況下，於導 電構件之 間的尺寸（例如LI、L3、W2)，應不可大於被沈積於其間之 、、、邑緣層厚度Τ的大約兩倍3故，所沈積的絕緣物將不被後 續的蝕刻步驟來除掉，而可防止導電材料生成於該等區域 中。 利用本發明’將會有更多的空間可形成於該帶狀區24 中’因為源極線57並不穿過其中。此增多的空間將可容帶 胞7028和接觸體等能被設在記憶胞元排的“有效寬度，，内， 且甚至可沿著該橫排的中心線來設置，而不同於如第1圖中 所不朝向相鄰的記憶胞元排來凸伸。該記憶胞元排的“有效 寬度”係指由設在該基材上之各導電記憶胞元構件（如浮動 間極、源極線、控制閘、或控制線等）沿γ方向所伸展的距 離。故，於各圖式中所示的鏡像胞元，其各橫排的“有效寬 度即為每一排記憶胞元中的二字線69之間距（距離L4、L5 及L6)加上該二字線69本身的寬度。這是很重要的，因為在 第1圖中的字線電觸點9a必須被設在其所對應之記憶胞元 排的有效寬度外部。結果，若該記憶胞元陣列欲沿γ方向 來縮減尺寸將會因此受阻，因為需要在各排記憶胞元之間 保留額外（浪費）的空間，以供該等電觸點之用。本發明將 可藉該等帶胞元28被設在記憶胞元排的有效寬度内而來免 除該限制’且在某些實施例中甚至可將帶胞元28設在各排 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公爱） 30 (請先閲讀背面之注意事項再填寫本頁) 、可丨 557548 A7 ~_____B7__ 五、發明説明（28 ) 成對字線之間，而使該陣列中的各排記憶胞元（沿γ方向） 更靠近在一起。又，對任何特定大小的帶胞元區24而言， 額外多出的空間將可容各接觸體102被製得I為分開，而更 減少4線或源極線短路的風險。最後，在該帶狀區24中的 額外空間，將可使它們以及該記憶胞元陣列整體，能沿 χ(松排）及γ(直行）方向來安全地縮減尺寸λ 要陳明的是利用上述相同的概念，其它構造的罩體30 亦可被用來製成本發明的帶狀區24。例如，第9Α、10Α、 11Α與12Α圖等皆為該罩體30的變化實施例，其中圖案孔隙 31分別形成一 S形（第9Α圖），一$形（第10Α圖），一I形（第11Α 圖）或一修正的S形（第12Α圖）。 第9Α圖的S形罩體30乃包含一對凸體[06由孔隙31的 相反側突出而形成一 S形孔隙。被顯像在該等凸體1〇6底下 之所形成的結構截面係示於第9Β圖中，而最終結構的佈局 則示於第9C圖中。 第10Α圖的$形罩體30係類似於第9Α圖者，但另包含有 相對的凸體108a與108b由該孔隙31的相反側突出，而來形 成一 $形孔隙31。被顯像在該等凸體106及108 a/b底下之所 形成結構的截面乃被分別示於第10B及10C圖中，而所形成 之最終結構的佈局則示於第10D圖中。 第11A圖中的I形罩體30係包含一對直接相對的凸體 110由孔隙31的相反侧突出而形成一I形孔隙31。被顯像於 凸體110底下之所形成的結構乃示於第11B圖中，而所形成 之最終結構的佈局則示於第11C圖中。 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） · 31 - (請先閲讀背面之注意事項再填寫本頁) .、可| 557548 A7 _B7_ I五、發明説明(29 ) 第12A圖的修正S形罩體30包含一對L形凸體106,乃類 似於第5圖中所示的L形體35。該等凸體106係由孔隙31的 相反側突出，然後反向延伸互相遠離形成一 S形孔隙。被 顯像於凸體106底下之所形成結構的截面係示於第12β圖 中，而所形成之最終結構的佈局則示於第12C圖中。 示於第9A，10A，11A，12A圖中之各罩體皆會形成一 帶狀區24其未被源極線57所橫貫，並具有空間位置可供製 成字線及源極線的接觸體102/104等，它們能充分地互相及 與其它的帶狀區構件來間隔分開。 應可瞭解本發明並不受限於上述之各實施例，而包含 任何在所附申請專利範圍内的其它變化修正。例如，雖於 上述方法中係描述使用適當摻雜的多晶矽作為導電材料來 製成記憶胞元和導電字線/源極線等，但專業人士皆知任何 適當的導電材料皆可被使用。因此，如申請專利範圍中所 述之“導電材料，，乃包括所有的該等導電材料（例如··多晶 石夕、多晶矽化物、金屬矽化物等)。此外，任何適當的絕緣 ㈣可被用來取代二氧切或氮切。又，任何姓刻性質 $同於二氧化碎（或任何絕緣體）及多晶梦（或任何導電體） ㈣#材料’亦可被絲取代氮切。且，由申請專利範 ®中可知，並非所有时法步驟皆_定須要完全按照所述 _序來進行，而是得以任何能_利製成本發明之記憶 |⑽70的順序來為之。又，所示之罩體係被使用於-正性罩 蔽/驟的製程中，故在光阻底下而經由圖案化 31被光照射到的材料最後會被除掉。但，習知的負性光= 本紙張繼用中-7—-
(請先閲讀背面之注意事項再填寫本頁) -訂— 557548 A7 B7 五、發明説明（3〇 製法亦可被使用於本發明_，其在光阻底下而未由罩體孔 隙被光照到的材料才會被除掉。使用該等負性光阻製法， 則罩體必須相反，即不透光的罩體材料應取代透光的孔 隙，反之亦然。該等字線及源極線並不須要具有連續的寬 度或形狀，亦不須要呈直線，且不須要被設成間隔物，而 可為任何大小和形狀只要能夠有效連接於適當記憶胞元排 中的各記憶胞元或記憶胞元對即可。源極和汲極區及/或源 極和位元線等，皆可被互換。應可瞭解雖在圖中示出該基 材係被均一地摻雜，但一般習知任何及/或全部設於其中的 各區域（源極區、汲極區、通道區、及井區15〇等），亦可被 設在一或多個井區（不同摻雜的矽）中。最後，本發明之帶 胞元製法和設計係可應用於任何具有多晶矽線路沿著各橫 排或直行記憶胞元延伸並與之連接的記憶胞元陣列之類型 或設計中。 (請先閲讀背面之注意事項再填寫本頁) ·»1 、可· .夢 33 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） 557548 A7 B7 五、發明説明（31 ) 元件標號對照 1…帶狀區 32···第一罩蔽區 2···記憶胞元陣列 33…第二罩蔽區 3…主動區 34…第三罩蔽區 4…隔離區 35-"L形凸體 5…記憶胞元對 42,58,64…氧化物層 6···字線(控制閘） 44,52，156…間隔物 7…源極線 46…氧化梦塊 8,28,29."帶胞元 48···氧化物侧壁 9…電觸點 50…源極區 10…半導體基材 54,66…厚多晶碎層 12…第一層絕緣材料 56,72…多晶矽塊 14…第一多晶石夕層 57…源極線 16…條帶(隔離區） 60…溝槽 17…主動區 62…銳緣 18…氮化碎層 69…字線 19,23···光阻材料 80…金屬化矽 20…隔離材料 82…金屬化多晶矽 22…絕緣層（氮/化物層） 86，102，104".接觸體 24…帶狀區 88…位元線 26,40,47…溝槽 90…帶跨接體 30…罩體 92…通道區 31…孔隙 100…接觸導線 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） 34 557548 五、發明説明（32 ) 106…凸體 108a，b…凸體 [10…凸體 U2…源極線帶 114，116···字線帶 118…金屬孔道 120…絕緣材料 122…源極區 124,78···汲極區 130…周邊區 132…隔離區 A7 B7 134，138，148···氮化物層 136···多晶矽層 140，154，160"«光阻 142···氧化物 144,146,158…多晶矽塊 150…井區 152···閘氧化物層 162···氧化物層 164···間隔物 166…邏輯元件 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁)
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Claims (1)

  1. 557548
    申請專利範圍 1. 一種在一半導體基材上製成一記憶元件的方法，該基材 具有一 5己憶胞元陣列區可容納一記憶胞元陣列，及一周 邊區可容納邏輯元件等；而該方法包含以下步驟： 製成多數導電材料的浮動閘極絕緣地覆設在該半 導體基材的記憶胞元陣列區上； 製成一第一絕緣材料於該等浮動閘極上； 製成一第一導電材料於該半導體基材上，其具有第 -部份等覆設於第-絕緣材料上，第二部份等側向地鄰 接並絕緣於一浮動閘極，及一第三部份絕緣地覆設於該 基材之一周邊區上； 製成一第二絕緣材料於該第一導電材料上，其具有 第 第二及第三部f分分別覆設於第—導電材料的第 一、第二及第三部份上； 製成圖案化的虛設材料於第二絕緣材料的第三 份上； 施以一化學機械拋光處理來除去： 第二絕緣材料和第一導電材料的第一部份· 該圖案化的虛設材料；與 第一絕緣材料、第一導電材料的第二部份、第二 緣材料的第二和第三部份等之各頂面部份； 一 其中該第一絕緣材料、第-導電材料的第二部份、 與第二絕緣材料的第二部份等皆留有曝露的頂面部份 且互相共平面；及 在該基材中製成多數的第-和第二區等，其各與所 Θ氏張尺度A4規格⑵gx2^^ 部 絕 36 557548 A8 B8 C8
    i、申請專利範圍 絕緣材料之第-部份的頂面高度。 8.如申請專利範圍第7項之方法，又其中製成該 材料更包含下列步驟·· ” ’、亚认 製成-虛設材料層於該第二絕緣材料上； 製成一罩蔽材料層於該第二絕緣材料上； 一進仃-罩蔽製程來選擇性地除掉該第二絕緣材料 ^一預定圖案，所保留的虛設材料會存覆於該預定圖案 中之第一絕緣材料的第三部份上。 9· t申請專職圍第8項之方法，其中㈣定圖案係· 長條帶。 1〇·如申請專利範圍第8項之方法，其中製成該虛設材料層 乃包含下列步驟： 製成一第一材料層於該第二絕緣材料上； 製成一第二材料層於該第一材料層上； 其中該第-與第二材料係互不相同而共同來形成 5亥虛設材料。 如申請專利範圍第1項之方法，更包含以下步驟·· 製成多數導電材料塊於該基材的周邊區上並與之 絕緣； μ 在該基材中製成多數的第三及第四區等，其各與所 鄰接的基材部份具有不同類型的導電性，而該各第三區 係與一第四區間隔分開並於其間形成一通道區，且該各 導電材料塊係被設在一通道區上並與之絕緣。 12.如申請專利範圍第丨項之方法，其中該基材的記憶 557548 A8 B8 C8 ____ D8 六、申請專利範圍 陣列區包含一帶狀區可容納帶胞元，而該方法更包含下 列步驟： 製成一絕緣材料層於該基材的帶狀區上；及 製成多數絕緣材料塊於該絕緣材料層上； 其中製成該第一導電材料更包括製成第一導電材 料之一第四部份於該帶狀區上，且其中該化學機械拋光 處理更包含除掉該等絕緣材料塊和第一導電材料的第 四部份等之頂面部份，而使該等頂面部份曝露並互相共 平面。 η·如申請專利範圍第η項之方法，其中該化學機械抛光處 理更會使該等絕緣材料塊和第電材料的第四部份 等之頂面部份，與第一絕緣材料、第一導電材料的第二 部份和第二絕緣材料的第三部份等之頂面部份形成共 平面。 m
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