KR20030036111A - 스트랩 영역들과 주변 논리 장치 영역을 가진 부유 게이트메모리 셀들의 반도체 어레이를 형성하는 방법 - Google Patents
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Abstract
Description
Claims (13)
- 메모리 셀들의 어레이를 포함하기 위한 메모리 셀 어레이 영역과 논리 장치들을 포함하기 위한 주변 영역을 가진 반도체 기판(semiconductor substrate) 위에 메모리 장치를 형성하는 방법에 있어서,상기 반도체 기판의 상기 메모리 셀 어레이 영역 위에 배치되고 상기 메모리 셀 어레이 영역으로부터 절연된 전도성 물질의 복수의 부유 게이트(floating gate)들을 형성하는 단계와;상기 부유 게이트들 위에 제 1 절연 물질을 형성하는 단계와;상기 제 1 절연 물질 위에 배치된 제 1 부분들, 상기 부유 게이트들 중 하나에 각각 측면으로 인접하여 배치되고 상기 부유 게이트들 중 하나로부터 절연된 제 2 부분들, 및 상기 기판의 주변 영역 위에 배치되고 상기 기판의 주변 영역으로부터 절연된 제 3 부분을 가진 상기 반도체 기판 위에 제 1 전도성 물질을 형성하는 단계와;상기 제 1 전도층의 제 1, 2 및 3의 부분들 위에 각각 배치된 제 1, 2 및 3 부분들을 가진 상기 제 1 전도성 물질 위에 제 2 절연 물질을 형성하는 단계와;상기 제 2 절연 물질의 제 3 부분 위에 패턴된 더미 물질(dummy material)을 형성하는 단계와;화학-기계적인 폴리싱 처리(polishing process)를 적용하는 단계로서,상기 제 1 전도성 물질 및 상기 제 2 절연 물질의 제 1 부분들과,상기 패턴된 더미 물질과;상기 제 1 전도성 물질의 제 2 부분들과 제 2 절연 물질의 제 2 및 3 부분들의, 상기 제 1 절연 물질의 상부들을 제거하도록, 화학-기계적인 폴리싱 처리(polishing process)를 적용하고, 상기 제 1 절연 물질, 상기 제 1 전도성 물질의 제 2 부분들 및 상기 제 2 절연 물질의 제 2 부분들은 모두 서로 노출되고 서로 실질적으로 동일 평면에 있는 상부 표면이 남겨지는, 상기 화학-기계적인 폴리싱 처리를 적용하는 단계와;거기에 인접하는 기판의 부분의 전도성과는 다른 전도성 있는 형태를 각각 가진 상기 기판에서 복수의 제 1 및 2 영역들을 형성하는 단계를 포함하고, 각각의 상기 영역들은 상기 제 1 영역들로부터 떨어져 공간이 만들어지는, 반도체 기판 위에 메모리 장치를 형성하는 방법.
- 제 1항에 있어서,상기 제 1 전도성 물질의 제 1 부분들의 노출된 상부 표면 부분들 위에 물질의 보호층을 형성하는 단계와;상기 제 2 전도성 물질의 임의의 남은 부분들을 제거하는 단계와;물질의 상기 보호층에 의해 보호되고 그 아래에 배치되지 않는 상기 제 1 전도성 물질의 임의의 부분들을 제거하는 단계를 더 포함하고, 상기 제 1 전도성 물질의 블록들은 상기 부유 게이트들 중 하나에 측면으로 인접하여 배치되고 상기 부유 게이트들 중 하나로부터 절연되게 남는, 반도체 기판 위에 메모리 장치를 형성하는 방법.
- 제 2항에 있어서,상기 보호층의 상기 형성(formation)은 상기 제 1 전도성 물질의 제 2 부분들의 상기 노출된 상위 표면 부분들을 산화(oxidizing)하는 단계를 포함하는, 반도체 기판 위에 메모리 장치를 형성하는 방법.
- 제 1 항에 있어서,상기 제 1 절연 물질의 상기 형성은 상기 부유 게이트들의 상부 표면들을 산화하는 단계를 포함하는, 반도체 기판 위에 메모리 장치를 형성하는 방법.
- 제 4항에 있어서,상기 제 1 절연 물질의 상기 형성은 상기 부유 게이트들의 각각의 산화된 상부 표면들 위에 절연 물질의 스페이서(spacer)를 형성하는 단계를 더 포함하는, 반도체 기판 위에 메모리 장치를 형성하는 방법.
- 제 5항에 있어서,각각의 상기 전도성 블록들은상기 부유 게이트들 중 하나에 측면으로 인접하여 배치되고 상기 부유 게이트들 중 하나로부터 절연되는 하부와;상기 절연 물질 스페이서들 중 하나에 측면으로 인접하여 배치되고 상기 부유 게이트들 중 하나 위에 부분적으로 확장하는 상부를 포함하는, 반도체 기판 위에 메모리 장치를 형성하는 방법.
- 제 1항에 있어서,상기 패턴된 더미 물질은 상기 제 2 절연 물질의 제 1 부분들의 상위 표면의 높이와 실질적으로 동일한 상기 반도체 기판 위에 높이를 갖는 상위 표면이 형성되는, 반도체 기판 위에 메모리 장치를 형성하는 방법.
- 제 7항에 있어서,상기 패턴된 더미 물질의 형성은상기 제 2 절연 물질 위에 더미 물질의 층을 형성하는 단계와;상기 제 2 절연 물질 위에 마스킹 물질(masking material)의 층을 형성하는 단계와;상기 제 2의 절연 물질의 미리 결정된 패턴을 선택적으로 제거하는 마스킹 처리를 수행하는 단계를 더 포함하고, 상기 남은 더미 물질은 상기 미리 결정된 패턴에서 상기 제 2 절연 물질의 제 3 부분 위에 배치되게 남겨지는, 반도체 기판 위에 메모리 장치를 형성하는 방법.
- 제 8항에 있어서,상기 미리 결정된 패턴은 스트립(strip)들인, 반도체 기판 위에 메모리 장치를 형성하는 방법.
- 제 8항에 있어서,상기 더미 물질층의 상기 형성은상기 제 2 절연 물질 위에 물질의 제 1 층을 형성하는 단계와;물질의 상기 제 1 층 위에 물질의 제 2 층을 형성하는 단계를 포함하고, 상기 제 1 및 2 물질들은 서로 다르고 상기 더미 물질을 함께 형성하는, 반도체 기판 위에 메모리 장치를 형성하는 방법.
- 제 1항에 있어서,상기 기판의 주변 영역 위에 배치되고 상기 기판의 주변 영역으로부터 절연된 전도성 물질의 복수의 블록들을 형성하는 단계와;거기에 인접하는 상기 기판의 부분들의 전도성과는 다른 전도성 형태를 각각 가진 상기 기판에서 복수의 제 3 및 4 영역을 형성하는 단계를 포함하고, 각각의 상기 제 3 영역들은 그것들 사이에 채널 영역을 정의하도록 상기 제 4 영역들 중 하나로부터 벗어나 공간이 정해지고 전도성 물질의 상기 복수의 블록들 각각은 상기 채널 영역들 중 하나 위에 배치되고 상기 채널 영역들 중 하나로부터 절연되는, 반도체 기판 위에 메모리 장치를 형성하는 방법.
- 제 1항에 있어서,상기 기판의 상기 메모리 셀 어레이 영역은 스트랩 셀(strap cell)들을 포함하기 위한 스트랩 영역을 더 포함하고, 상기 방법은상기 기판의 상기 스트랩 영역 위에 절연 물질의 층을 형성하는 단계와;절연 물질의 상기 층 위에 절연 물질의 복수의 블록들을 형성하는 단계를 더 포함하고, 상기 제 1 전도성 물질의 상기 형성은 상기 스트랩 영역 위에 상기 제 1 전도성 물질의 제 4 부분을 형성하는 단계를 더 포함하고, 상기 화학-기계적인 폴리싱 처리는 노출되고 실질적으로 동일 평면의 상부 표면 부분들을 남기도록 상기 절연 물체의 복수의 블록들 및 상기 제 1 전도성 물질의 제 4 부분의 상부 부분들을 제거하는 단계를 더 포함하는, 반도체 기판 위에 메모리 장치를 형성하는 방법.
- 제 12항에 있어서,상기 화학-기계적인 폴리싱 처리는 또한 상기 절연 물질의 복수의 블록들 및 상기 제 1 전도성 물질의 제 4 부분의 상기 상위 표면 부분들을 상기 제 1 전도성 물질의 제 2 부분들 및 상기 제 2 절연 물질의 제 3 부분들과 함께, 상기 제 1 절연 물질의 상기 상부 표면 부분들에서 실질적으로 동일 평면이 되도록 하는, 반도체 기판 위에 메모리 장치를 형성하는 방법.
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