KR100871574B1 - 트윈 ｍｏｎｏｓ 셀 제조 방법 및 어레이 구조 - Google Patents

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Abstract

본 발명에서는 트윈 MONOS 메모리 셀 어레이와 CMOS 로직 디바이스 회로를 통합하는 고밀도 트윈 MONOS 메모리 디바이스를 위한 제조 방법 및 그 어레이 구조를 제안하고 있다. 본 발명은 하기의 두가지 제조 방법으로 구성된다.
ⅰ) 메모리 게이트와 로직 게이트의 동시 형성하며, 따라서, 보다 용이하고 보다 신뢰성 있는 제조를 위한 프로세스 통합 구성이 개선된다.
ⅱ) 비트 라인이 워드 게이트 및 제어 게이트를 가로지른다. 본 발명은 낮은 제조 비용을 유지하면서 높은 속도를 가능하게 하도록 기생 시트 저항들을 저하시키는 것에 초점을 두고 있다. 상기 트윈 MONOS 셀은 선택 게이트의 양 측벽들상의 두 개의 공유 제어 게이트들 아래의 두 개의 질화물 메모리 셀 소자들내에 메모리를 저장한다. 상기 방법은 평활 채널을 가진 디바이스 및/또는 단차 채널을 가진 디바이스에 적용될 수 있다. 본 발명의 두가지 실시예들이 개시되어 있다.
MONOS 메모리 디바이스, 로직 게이트, 메모리 게이트, DSW, ONO

Description

트윈 ＭＯＮＯＳ 셀 제조 방법 및 어레이 구조{TWIN MONOS CELL FABRICATION METHOD AND ARRAY ORGANIZATION}
본 명세서의 일부인 첨부 도면에는 하기의 것들이 도시되어 있다.
도 1a 내지 도 1c는 본 발명의 제 1 양호한 실시예에 의해 제조된 완성된 트윈 MONOS 디바이스를 도시하는 개략적인 단면도.
도 1d 내지 도 1h, 도 1j 내지 도 1n 및 도 1p 내지 도 1r은 본 발명의 제 1 양호한 실시예의 개략적인 단면도.
도 2a 내지 도 2c는 본 발명의 제 2 양호한 실시예에 의해 제조된 완성된 트윈 MONOS 디바이스를 도시하는 개략적인 단면도.
도 2d 내지 도 2h, 도 2j 내지 도 2n 및 도 2p 내지 도 2r은 본 발명의 제 2 양호한 실시예의 개략적인 단면도.
도 3a 및 도 3b는 본 발명의 제 1 양호한 실시예의 대안으로서 N 영역 대 N+ 영역에 의한 오프셋과 DSW에 의해 형성된 ONO를 구비한 완성된 트윈 MONOS 디바이스를 도시하는 개략적인 단면도.
도 3c 내지 도 3e는 본 발명의 DSW 컷 ONO를 구비한 제 1 양호한 실시예의 대안의 개략적인 단면도.
도 4a 및 도 4b는 본 발명의 제 2 실시예의 대안으로서 N 영역 대 N+ 영역에 의한 오프셋과, DSW에 의해 형성된 ONO를 가진 완성된 트윈 MONOS 디바이스를 도시하는 개략적인 단면도.
도 4c 내지 도 4e는 본 발명의 제 2 양호한 실시예의 대안의 개략적인 단면도.
도 5a는 제 1 실시예 확산 비트 트윈 MONOS의 개략적인 상면도.
도 5b 내지 도 5e는 제 1 실시예 확산 비트 트윈 MONOS의 도 5a의 상면도의 개략적인 단면도.
도 5f는 제 1 실시예 확산 비트 트윈 MONOS의 개략적인 상면도.
도 5g는 제 1 실시예 확산 비트 트윈 MONOS의 회로 다이어그램.
도 5h, 도 5j, 도 5k 및 도 5l은 제 1 실시예 확산 비트 트윈 MONOS의 도 5f의 상면도의 개략적인 단면도.
도 6a1 및 6a2는 직사각형 STI를 구비한 제 2 실시예 금속 비트 트윈 MONOS의 개략적인 상면도.
도 6a3은 직사각형 STI를 구비한 제 2 실시예 금속 비트 트윈 MONOS의 도 6a1의 상면도의 단면도.
도 6b1은 STI와 워드 게이트 사이에 오정렬이 없고 긴 접촉을 갖는 본 발명의 제 2 실시예 금속 비트 트윈 MONOS 디바이스의 개략적인 상면도.
도 6b2는 도 6b1의 상면도의 개략적인 단면도.
도 6c1은 제 2 실시예 금속 비트 트윈 MONOS의 개략적인 상면도.
도 6c2는 도 6c1의 상면도에 대응하는 개략적인 전기 회로 다이어그램.
도 7a내지 도 7e는 제 3 실시예 이중 금속 비트 트윈 MONOS의 개략적인 상면도.
도 7f는 제 3 실시예 이중 금속 비트 트윈 MONOS의 개략적인 전기 회로 다이어그램.
도 8a 내지 도 8d는 제 4 실시예 금속 비트/확산 소스 트윈 MONOS의 개략적인 상면도.
도 8e는 제 4 실시예 금속 비트/확산 소스 트윈 MONOS의 개략적인 전기 회로 다이어그램.
본 인스턴트 출원은 본 명세서에서 참조하고 있는 2001년 2월 22일자로 출원된 미국 임시 출원 제 60/270455호와 2001년 3월 26일자로 출원된 미국 임시 출원 제 60/278623호를 우선권으로 주장하고 있다.
(1) 기술 분야
본 발명은 다양한 아키텍처들에 적합한, CMOS 제어 로직을 통합한 고밀도 트윈 MONOS(Metal/polysilicon Oxide Nitride Oxide Silicon) 메모리 디바이스들을 제조하는 방법에 관한 것이다.
(2) 배경 기술
트윈 MONOS 구조는 세이키 오구라(Seiki Ogura)에게 2001년 7월 3일자로 허여된 미국 특허 6,255,166호에 소개되어 있으며, 2000년 6월 16일자로 출원된 오구라 등의 동시 진행 미국 특허 출원 제 09/595,059호에는 그 변형들이 연구되어 있다. 린(Lin) 등의 미국 특허 6,166,410호와, 아오자사(Aozasa) 등의 6,054,734호는 이중 게이트들을 가진 MONOS 셀들과, 집적 어레이 및 로직 프로세스들을 개시하고 있다. 린 등의 미국 특허 5,851,881 및 오구라 등의 미국 특허 6,177,318은 MONOS 메모리 디바이스를 개시하고 있다.
본 발명은 CMOS 로직 트랜지스터들을 다양한 어레이 형태들로 통합하는 고밀도 트윈 MONOS 메모리 디바이스들을 제조하는 방법을 제시하고 있다. 본 발명은 하기의 제조 방법으로 구성된다.
ⅰ) 메모리 게이트 및 로직 게이트의 동시 형성과, 이에 따른 보다 용이하고 보다 신뢰성 있는 제조를 위한 프로세스 통합 설계 개선.
ⅱ) 비트 라인이 워드 게이트 라인 및 제어 게이트와 교차하는 트윈 MONOS 어레이. 본 발명은 비트 라인과 제어 게이트 라인이 워드 라인에 수직인 동시 계류중인 특허 출원 09/595059(할로 99-002)와 비교할 때, 낮은 제조 비용을 유지하면서 고속화를 가능하게 하도록 기생 시트 저항을 저하시키는 것에 초점을 두고 있다. 상기 트윈 MONOS 셀은 공유된 선택(워드) 게이트의 양 측벽들상에 두 개의 제어 게이트들 아래의 두 개의 질화물 메모리 셀 소자들에 메모리를 저장한다. 상기 방법은 제어 게이트 아래에 단차 채널을 가진 디바이스 및/또는 평활 채널을 가진 디바이스에 적용될 수 있다.
ⅲ) ⅱ)에서 인접한 셀들내의 공유된 비트 라인이 얕은 트렌치 절연(STI)에 의해 분리되고, 금속 라인에 의해 비트에 대해 개별적으로 접촉하도록 형성되어 있는 트윈 MONOS 어레이 아키텍처. 본 제조 방법은 ⅱ)의 방법을 활용할 수 있다. 이는 ⅱ)의 변형이다.
ⅳ) 비트 라인의 일 측면이 워드 및 제어 게이트 라인들에 평행하고, 비트 라인의 다른 측면이 워드 및 제어 게이트 라인들에 수직인 트윈 MONOS 아키텍처. 워드 및 제어 게이트에 수직인 비트 라인을 위한 접촉 프로세스는 살리사이드화된 비트 확산 라인 또는 텅스텐 플러그드 라인을 활용한다. 이는 ⅱ)의 제어 게이트에 수직인 비트 라인의 이 신규한 개념의 부분적 활용의 다른 형태이다.
본 발명의 두 개의 실시예가 설명되어 있다.
1) 제 1 실시예의 고유한 특징들은 STI가 없는 필드 주입 절연과 메모리 게이트 상의 덮개 질화물 및 살리사이드화된 비트 라인이다. 워드 라인은 비트 라인 및 제어 게이트와 교차한다.
1-1) 메모리 게이트 이미지와 로직(주변) 게이트는 형상 크기가 현용의 리소그래피 툴을 사용하여 가장 작게 제공되는 임계적 마스크에 의해 형성된다.
1-2) 덮개 질화물을 가진 메모리 게이트들과, 덮개 질화물이 없는 로직 게이트들이 반응성 이온 에칭에 의해 동시에 형성된다. 이를 한번의 에칭으로 달성하기 위해서,
+ 상부로부터 하부로의 마스크 프로세스 이전의 게이트 적층 구조는 메모리 영역에서 산화물/질화물/폴리실리콘/게이트 산화물이고, 로직 영역에서는 질화물/산화물/폴리실리콘/게이트 산화물이다.
+ 레지스트 이미지 전사 RIE는 폴리실리콘 표면에서 중단된다. 상기 레지스트가 벗겨내지며, 경질 마스크(산화물)가 폴리실리콘 RIE를 위해 사용된다.
+ 폴리실리콘 RIE 프로세스에서 각 층을 위한 에칭율 소요는 폴리실리콘~질화물 >> 산화물이다. 이는 대부분의 에칭 동안은 CF4/O2 분위기로, 에칭 종점에서는 HBr/O2/Cl2로 달성된다.
1-3) 메모리 영역과 로직 영역의 경계는 폴리실리콘 스페이서를 로직 측면상에 남기지 않도록 메모리 측면에서 덮개 질화물상에 배치된다.
1-4) DSW(disposal side wall) 프로세스가 메모리 영역내의 극도로 짧은 채널 불순물 프로파일을 달성하기 위해 수행된다. 선택사항으로서, 절반 절단 ONO 복합층이 DSW를 에칭 마스크로서 사용하여 제어 게이트 아래에 형성된다. 메모리 영역내의 DSW 형성을 위해 사용되는 로직 영역내의 하부 산화물이 보존되고, 측벽 폴리실리콘을 제거하기 위한 에칭 정지층으로서 사용된다.
1-5) ISSG(in-situ steam generation)이 ONO 복합층 형성을 위해 사용된다. ISSG에 의한 하부 산화물 성장은 워드 게이트 아래에서 종래의 열적 산화물 성장에 비해 매우 작은 버드 비크(bird's beak)를 제공한다. 이는 판독 전류를 현저히 개선한다. ISSG는 실리콘상에서뿐만 아니라 질화물 상에도 산화물을 성장시킨다. 질화물 상의 성장률은 950 내지 1000℃에서 단결정 실리콘의 성장률의 0.6배이다. 그후, 덮개 질화물상에 성장된 산화물이 이를 ONO 복합층의 질화물막으로부터 절연시킨다. 이는 워드 게이트와 제어 게이트 사이의 보다 양호한 절연을 제공하며, 워드 라인 단락들에 대해 워드 라인이 보다 덜 연관되게 한다. ONO 복합층의 질화물은 850℃에서의 NH3 처리 이후에, CVD에 의해 침착된다. 또한, ISSG가 질화물을 산화시킴으로써 상부 산화물을 성장시키도록 사용된다. 질화물의 산화에 의해 형성된 산화물층은 침착된 CVD 산화물 막에 비해 양호한 품질이며, 메모리 보유 시간이 개선되고, 프로그램/이레이즈 특성들을 개선시킨다.
1-6) 메모리 제어 게이트를 형성하기 위한 폴리실리콘의 수직 반응성 에칭은 ONO 절연을 통과해 실리콘내로의 긴 RIE를 받아야만 한다. 메모리 제조의 완료시, 제어 게이트와 워드 게이트 사이의 절연체는 높이에 의존한다. 제어 게이트의 상부가 질화물 및 폴리실리콘의 경계보다 높을 때, 덮개 질화물이 제거되고, 상기 절연체 두께는 보다 얇아진다. 따라서, 상부 제어 게이트 폴리실리콘은 인접한 워드 게이트 질화물 경계보다 낮아야만 한다. 메모리 비트 라인과, 소스/드레인 영역은 에칭이 에칭의 첫 번째 절반 동안 기판을 통과하는 것을 방지하도록 에지스트 에치 백 프로세스에 의해 보호된다. 로직 소스/드레인 영역은 메모리 제어 게이트 형성 동안 형성된 폴리실리콘 스페이서를 사용함으로써 형성된다. 로직 영역내의 상기 폴리실리콘 스페이서는 소스/드레인 이온 주입 이후 CDE에 의해 제거된다.
1-7) ONO 복합층내의 RIE 손상들을 복원하고, 로직 영역에서 잔여 ONO 질화물을 산화물로 변환시키기 위해 ISSG 산화가 이어진다.
1-8) ONO 복합층의 이온 주입 손상을 방지하기 위해서, 메모리 소스/드레인 주입 이전에, 약 200Å의 산화물이 침착된다.
1-9) 상기 메모리 비트 라인과, 메모리 제어 게이트와, 로직 게이트 및 로직 확산은 그 저항들을 낮추기 위해 살리사이드화된다. 약 30 내지 40nm의 BPSG가 메모리 비트 라인과 메모리 제어 게이트 사이의 절연 간극을 충분히 유지하도록 등각으로 침착된다. BARC(bottom anti-reflective coating)/레지스트 에치 백을 사용하여, 제어 게이트위의 BPSG가 습식 에칭에 의해 제거되어 메모리 제어 게이트의 노출 영역을 확장시킨다. 셀리사이데이션 영역은 후속하는 산화물 스페이서 에칭에 의해 형성된다.
1-10) 약 5000Å 두께의 산화물이 살리사이드화된 구조 위에 침착된다. 약 1500 내지 2000Å의 질화물이 침착되고, CMP를 위한 에칭 정지부로서 로직 영역내에 더미 패턴이 남겨진다.
2) 제 2 실시예는 하기의 양태들이 제 1 실시예와 다르다. 텅스텐/텅스텐-질화물/폴리실리콘 같은 폴리사이드(polycide) 게이트 또는 폴리실리콘 게이트, 덮개 질화물, STI 절연, 로컬 배선(긴 접촉) 프로세스 및 자기 정합 접촉 및 금속 비트 라인. 상기 비트 라인은 워드 라인과 제어 게이트를 가로지른다. STI에 의해 절연된 인접한 비트들은 긴 접촉에 의해 교번적으로 연결되거나, 인접한 비트들이 직사각형 STI 마스크상에서 접속된다.
2-1) STI 이미지가 코너 라운딩이 없어지도록 직사각형 형상 대신 직선 형상으로 인쇄된다. 마스크상의 직사각형 STI의 코너들은 도 6a에 도시된 바와 같이 리소그래피를 통해 라운딩된다. 이는 도 6a2에 도시된 바와 같은 오버래이 오정렬과 연계된 부가적인 누설을 발생시킬 수 있다. 본 발명에서, STI와 활성 영역은 코너 라운딩 및 오버래이 오정렬로 인한 누설 효과를 회피하도록 라인과 공간으로서 인쇄된다. 인접한 네 개의 메모리 비트들은 공용 확산 영역과 정사각형 접촉 대신 직사각형 접촉에 의해 서로 접속된다. 평행하게 연장하는 활성 라인들은 아일랜드 형상과 등가가 되도록 로컬 배선(긴 접촉) 프로세스에서 접속된다.
2-2) 메모리 및 로직(주변) 게이트들이 하나의 임계 마스크에 의해 형성된다.
2-3) 상기 게이트 구조는,
덮개 질화물-W/WN-폴리실리콘-게이트 산화물이다.
W/WN 측벽상의 실리콘 산화물이 절연 파괴 전압을 유발할 수 있기 때문에, 측벽은 실리콘 산화물의 형성을 회피하도록 실리콘 질화물로 둘러싸여져야만 한다. 레지스트 이미지는 종래의 리소그래피 프로세스를 사용함으로써 게이트 적층부 상에 인쇄되고, 폴리실리콘 표면에서 중단되는 W/WN까지 덮개 질화물내로 전사되며, O2 애싱으로 포토레지스트를 벗겨내는 것이 이어진다. W/WN를 랩 하기 위한 약 100Å의 질화물이 퇴적되고 다음에 다결정 실리콘의 수직 반응성 이온 에칭이 계속된다. 메모리 및 로직 게이트들은 종래의 CMOS 프로세스에 의해 인쇄 및 에칭된다.
2-4) 메모리 영역과 로직 영역의 경계가 로직 측면상에 폴리실리콘 스페이서를 남기지 않도록 메모리 측면에서 덮개 질화물상에 배치된다.
2-5) 메모리 영역내의 극히 짧은 채널을 위한 불순물 프로파일을 달성하고, 보다 양호한 보유 및 내구성을 위해 제어 게이트 아래의 N- 영역에 의해 N+ 영역으로부터 질화물 에지를 오프셋 시키도록 DSW 프로세스가 수행된다. 내구성의 조건 완화로 인해 DSW에 의해 절단된 질화물이 불필요한 경우, DSW 프로세스는 선택적이다.
2-6) ISSG(in-situ steam generation)이 ONO 복합층 형성을 위해 사용된다. ISSG로 성장된 하부 산화물은 워드 게이트 아래의 종래의 열적 산화물 성장에 비해 보다 작은 버드 비크를 제공한다. 이는 산화 동안 폴리실리콘 버드 비크를 최소화하는 것으로 인해 판독 전류를 현저히 개선한다. ISSG는 실리콘상에서뿐만 아니라 질화물 상에도 산화물을 성장시킨다. 질화물 상의 성장률은 단결정 실리콘의 성장률의 0.6배이다. ONO 복합층의 질화물은 850℃에서의 NH3 처리 이후에, CVD에 의해 침착된다. 또한, ISSG가 질화물을 산화시킴으로써 상부 산화물을 성장시키도록 사용된다. CVD 산화물에 대한 ISSG 산화물의 보다 높은 품질이 침착막에 비해 질화물로부터의 제어 게이트 누설을 감소시키기 때문에, 메모리 보유 시간이 향상된다.
2-7) 메모리 제어 게이트를 형성하기 위한 폴리실리콘의 수직 반응성 에칭이 워드 게이트의 절반으로 높이를 낮추도록 연장된다. 메모리 비트 라인과 소스/드레인 영역은 에칭의 첫 번째 절반 동안 기판에 대한 ONO의 에칭 관통을 방지하기 위하여 레지스터 에치 백 프로세스에 의해 보호된다. 로직 소스/드레인 영역은 폴리실리콘 스페이서를 사용함으로써 형성된다. 로직 영역내의 폴리실리콘 스페이서는 소스/드레인 이온 주입 이후 CDE에 의해 제거된다.
2-8) 메모리 영역내의 제어 게이트 폴리실리콘 아래의 ONO 복합층의 노출된 에지의 RIE 손상을 복원하고, 잔여 ONO 질화물을 로직 영역내의 산화물로 완전히 변환시키기 위해 ISSG 산화가 이어진다.
2-9) ONO 복합층의 이온 주입 손상을 방지하기 위해서, 메모리 소스/드레인 주입 이전에, 약 200Å의 산화물이 침착된다.
2-10) BARC와 포토레지스트가 기판 위에 적용된다. 상기 메모리 영역 위의 포토레지스트는 개구되고, 로직 영역이 종래의 리소그래피 프로세스에 의해 차폐되며, 워드 게이트 실리콘과 제어 게이트 실리콘을 노출시키도록 O2 RIE와 산화물 스페이서를 가진 BARC/포토레지스트 에치 백에 의한 에칭이 이어진다. 확산 위의 산화물은 확산 영역 실리콘을 노출시키지 않도록 잔여 BARC에 의해 보호된다. 로직 게이트와 로직 확산상의 산화물을 제거한 이후에, 모든 노출된 실리콘 위에 셀리사이데이션이 수행된다.
2-11) 자기 정합 접촉(SAC)이 제어 게이트의 폭과 스페이서 산화물 두께의 편차보다 두껍게 질화물을 침착시킴으로써 가능해진다. SAC는 셀 크기를 경우에 따라 절반으로 감소시킬 수 있다.
2-12) 2-1에서 언급된 바와 같이 공용 접촉을 가진 두 개의 활성 영역들을 접속하기 위해 로컬 배선(긴 접촉) 프로세스가 산화물 침착 및 산화물 CMP에 이어진다. 두 개의 활성 영역들에 대한 바 접촉(bar contact)은 SAC로 개구된다. 티타늄 질화물과 텅스텐이 긴 접촉을 사용하여 바 접촉에 채워지고, 텅스텐 CMP가 이어진다.
2-13) 로컬 배선(긴 접촉)과 제 1 금속을 접속하기 위한 접촉 구멍이 산화물 침착에 이어 개구된다. 상기 접촉은 티타늄 질화물과 텅스텐으로 막혀진다. 그후, CMP가 여분의 티타늄 질화물 및 텅스텐을 제거한다. 그후, 종래의 금속 상호접속 프로세스가 이어진다.
3) 제 3 실시예는 하기의 양태들이 제 2 실시예와 다르다. 어떠한 긴 접촉도 없으며, 인접한 셀들에 의해 공유되는 금속 비트 라인도 없다. STI에 의해 절연된 인접한 셀들은 제 2 실시예에서처럼 브리지결합되지 않는다. 이중 금속 비트 라인들은 각 셀당 워드 라인들을 가로지르고, 각 금속 라인은 매 다른 확산 비트마다 접촉한다.
4) 제 4 실시예는 하기의 양태들이 제 2 실시예와 다르다. 교번적으로 연속되고, STI 절연된 확산들이 워드 라인들에 평행하다. 직사각형 STI 마스크 또는 긴 텅스텐 플러그드 라인을 제 2 실시예의 긴 접촉 대신 사용하여, 연속된 확산라인을 형성한다. 플러깅된 텅스텐을 구비한 연속된 확산 라인이 소스 라인으로서 사용되며, 워드 라인 및 제어 게이트와 평행하다. 금속 비트 라인은 워드 라인을 가로지르는 STI 절연 확산 상의 확산 비트들과 접촉한다.
본 발명의 제 1 실시예의 프로세스가 도 1a 내지 도 1r과, 도 5a 내지 도 5l에 예시되어 있다. 제 1 실시예에서, 비트 라인은 제어 게이트에 대해 평행하게 연장하며, 워드 라인은 도 5f 및 도 5g에 도시된 바와 같이 비트 라인 및 제어 게이트에 수직으로 연장한다. STI(Shallow Trench Isolation)는 메모리 셀 절연에는 사용되지 않지만, CMOS 로직 및 주변 회로들에 사용된다. 상기 메모리 셀은 도 5c 및 도 5d에 도시된 바와 같은 워드 라인 형성 이후에, 필드 이온 주입(106)에 의해 절연된다.
도 1a 내지 도 1c는 제 1 실시예의 완성된 MONOS 디바이스를 예시한다. 필드 주입은 메모리 영역내에 메모리 셀 절연(미도시)을 제공한다. 살리사이드화 로직 게이트(152/141)와 인접한 살리사이드화 소스/드레인 영역(105)이 로직 영역에 형성된다. 메모리 영역에서, 메모리 게이트(140) 및 인접한 살리사이드화 소스/드레인 영역(103)이 형성된다. 제어 게이트들(142)은 산화물-질화물-산화물(ONO) 층(122/131/123)에 의해 메모리 게이트로부터 절연된, 메모리 게이트(140)의 측벽들상에 형성된다. 도 1r에 정사투영(orthogonal view)으로 도시된 살리사이드화 워드 게이트(154/144)는 메모리 게이트와 접촉한다.
이제, 제 1 실시예의 MONOS 디바이스 제조 방법을 설명한다. 도 1a에 도시된 바와 같이, 메모리 워드 게이트 위의 덮개 질화물(130; cap nitride)은 워드 라인을 형성하기 위해 필요한 반면에, 로직/주변 영역의 로직 게이트들(141) 위의 덮개 질화물은 시트 저항을 감소시키기 위해 게이트들을 살리사이드화 하도록 제거되어야만 한다. 로직 영역의 STI, P-웰(P-well) 및 N-웰이 도면들에는 도시되어 있지 않은 종래의 CMOS 프로세싱으로서 반도체 기판(100)에 가장먼저 형성된다.
100-200nm의 질화물(130)을 가지는 트윈 MONOS 메모리의 워드 게이트(140)와, 덮개 질화물이 없는 로직 제어 회로 및/또는 주변의 폴리실리콘 게이트(141)는 동시에 형성된다. 상기 메모리 게이트 실리콘 산화물과 저전압 로직 게이트 실리콘 산화물은 도 1d에 120으로 도시된 약 2와 10nm 사이의 두께로 형성된다. 고전압 로직 디바이스를 위한 게이트 실리콘 산화물 두께는 적용되는 전압 소요에 따라 조절된다. 그후, 도 1d의 폴리실리콘(140)이 화학 증착(CVD)에 의해 약 1500과 250nm 사이의 두께로 침착된다. 폴리실리콘 에칭 동안 n-/p-MOS 위의 에칭 스토퍼로서 나중에 사용되도록, 도 1d의 실리콘 산화물층(126)이 CVD에 의해 약 30nm의 두께로 침착된다. 메모리 셀 어레이 위의 산화물층이 도 1d에 도시된 바와 같이 리소그래피 마스크와 건식 에칭을 사용하여 에칭 제거된다. 화학 기계 연마(CMP)를 위한 에칭-정지층으로서 추후 사용되도록 도 1d의 실리콘 질화물층(130)이 약 100과 200nm 사이의 두께로 CVD에 의해 침착된다. 도 1d의 실리콘 산화물층(127)은 약 30nm의 두께로 CVD에 의해 침착되고, 메모리 영역 위에 마스크를 씌운 상태로 로직 영역 위로부터 에칭 제거된다. 상기 실리콘 산화물층(127)은 폴리실리콘 게이트 형성 동안 경질 마스크(hard mask)로서 사용되게 된다. 결과적으로, 도 1d에 도시된 바와 같이, 메모리 영역에 산화물-질화물-폴리실리콘-게이트 산화물이 적층되고, 로직 영역에 질화물-산화물-폴리실리콘-게이트 산화물이 적층된다.
상기 적층체 위에 종래의 포토리소그래피를 사용하여 도 1e의 포토레지스트 이미지(190)가 패터닝되고, 반응성 이온 에칭(RIE)에 의해 유전막으로 변환되고, 상기 유전막은 폴리실리콘 표면에서 중단되며, 그후, 산소 애싱(oxygen ashing)에 의해 포토레지스트를 벗겨내는 작업이 이어진다. 메모리 및 로직 게이트들은 폴리실리콘 위의 도 1f의 유전체 패턴들(126, 127)을 에칭 마스크로서 사용하여 폴리실리콘 RIE에 의해 형성되며, 여기서, 실리콘 질화물의 에칭율은 폴리실리콘의 에칭율에 근접하게 선택되고, 실리콘 산화물의 에칭율은 폴리실리콘의 에칭율보다 느리게 선택된다. 실리콘 질화물(130)은 로직 영역에서의 폴리실리콘(140) 에칭 동안 에칭 제거되며, 상기 에칭은 상부 산화물(126, 127) 또는 게이트 산화물(120)에서 정지된다. 통상적인 에칭 분위기는 에칭율에 대한 요구조건을 달성하기 위해 대부분의 에칭 동안에는 CF4/O2이고, 종료점에서는 HBr/O3/Cl2인 시스템이다. 이 단계에서 얻어진 구조가 도 1f에 도시되어 있다. 잔여 산화물(120)은 서서히 에칭 제거된다.
제어 게이트 아래의 임계 전압(Vt)을 조절하기 위해 도 1h에서의 붕소 이온 주입(101)을 오프셋하도록 도 1g의 약 10 내지 20nm의 실리콘 산화물(128)이 CVD에 의해 침착된다. 로직 영역의 LDD(lightly doped drain) 이온 주입은 로직 LDD 구조(104)를 형성하기 위한 통상적인 COMS 프로세스에서와 같이 포토레지스트 마스크를 사용하여 이 단계에서 주입된다. 제거가능한 측벽(DSW; disposable sidewall) 스페이서 프로세스는 제어식으로 극도로 짧은 채널 폭을 한정하기 위해 형성된다. 폴리실리콘, 실리콘 질화물 또는 보로포스포실리케이트 글래스(BPSG)를 포함하는, 약 30과 50nm 사이의, 도 1g의 얇은 층(180)이 상응하게 침착되고, DSW막이 차등 에칭되어 메모리 워드 게이트의 양 측면들을 위한 제거가능한 측벽 스페이서를 형성한다.
로직 영역은 후속하는 LDD 이온 주입을 보호하기 위하여 포토레지스트(191)로 덮여지며, 여기서, 메모리와 로직 사이의 포토레지스트 경계는 도 1h에 도시된 바와 같이 메모리 영역의 에지에서 폴리실리콘상에서 취해진다. 비소 같은 n-형 불순물이 도 1g의 LDD 영역(102)내로 주입된다. 통상적인 As 주입 조건은 10 내지 20keV의 에너지와, 약 5E13 내지 1E14 atom/cm2 사이의 투입량이다. O2 애싱으로 로직 영역 위의 포토레지스트 마스크를 벗겨낸 이후에, CDE 또는 습식 에칭에 의해 DSW가 제거된다. 포토레지스트로 로직 영역에 마스크를 씌우고, p-형 불순물이 워드 게이트 측벽상의 잔여 실리콘 산화물 두께의 오프셋으로 주입된다. 도 1h의 제어 게이트 채널 영역(101)을 형성하기 위해 약 1.2와 2.5E13 atoms/cm2 사이의 투입량과, 30keV의 에너지로 BF2가 주입된다. 메모리 영역내의 산화물(128)은 습식 또는 건식 에칭으로 서서히 제거되고, 로직 영역위의 포토레지스트가 벗겨내진다.
최근 개발된 ISSG(in-situ steam generation) 툴은 실리콘뿐만 아니라 실리콘 질화물상에서도 이산화 실리콘을 성장시킨다. 단결정 실리콘 위의 산화물 성장률이 1일 때, 실리콘 질화물위의 산화물 성장률은 0.6이다. 산화물 파괴 전압에 의해 측정된 ISSG 산화물 품질은 CVD 산화물보다 양호하다. 삼화물-질화물-산화물(ONO)의 복합층(123-131-122)이 ISSG 산화를 사용하여 형성된다. 도 1j의 하부 산화물(122)은 ISSG로 약 3.0과 5.0nm 사이의 두께로 성장된다. ISSG는 종래의 열적 산화물 성장에 비해 메모리 워드 게이트의 에지 아래의 버드 비크(bird's beak)를 감소시킨다. 덮개 질화물(130) 측벽상의 산화물 성장은 ONO 복합층의 질화물로부터 덮개 질화물을 절연시킨다. 850℃ 이상, NH3 분위기에서의 하부 산화물의 전처리는 CVD에 의한 균일한 질화물 침착을 제공한다. CVD에 의해 침착된 도 1j의 실리콘 질화물층(131)은 약 6과 9nm 사이의 두께를 갖는다. 복합층의 잔여 질화물 두께는 ISSG 산화 이후에 약 3 내지 6nm으로 감소된다. 예로서, 7.0nm의 질화물이 4.5nm ISSG 산화 이후에 4.5nm으로 감소된다. 75A 질화물은 ISSG 산화 이후, 45A 질화물/45A 상부 산화물로 변화된다.
도 1k의 메모리 제어 게이트(142)는 메모리 워드 게이트의 측벽 스페이서로서 형성된다. 제어 게이트 높이는 워드 게이트 폴리실리콘보다 낮게 설계된다. 덮개 질화물은 추후 제거되며, 폴리실리콘은 그 배치위치에 놓여진다. 질화물상의 산화물 성장이 폴리실리콘상에서보다 현저히 느리기 때문에, 질화물의 측면 덮개상의 유전막 두께는 제어 게이트와 워드 게이트 사이의 소요 전압들을 견디기에 충분히 두껍지 못하다. 충전된 워드 게이트와 제어 게이트 사이의 낮은 절연파괴 전압을 회피하기 위해서, 제어 게이트 폴리실리콘 에칭은 질화물 경계면보다 현저히 낮게 연장되지만, 과도한 과에칭은 과확산 영역(over diffusion area)을 뚫고 들어가게 된다. 폴리실리콘 에칭 동안 확산 영역은 파괴되지 않도록 보호될 필요가 있다.
도 1k의 인시튜(insitu) 인 도핑 폴리실리콘(142)은 약 60 내지 100nm의 두께로 CVD에 의해 침착된다. 메모리 영역은 종래의 포토리소그래피를 사용하여 포토레지스트로 덮여진다. 메모리 영역내의 형상(topology)은 로직 영역내의 형상보다 높기 때문에, 포토레지스트의 적절한 불완전 에칭은 메모리 영역 위의 트렌치내에 소정의 포토레지스트를 남기게 되고, 이는 층(192)으로서 도 1l에 도시된 바와 같이 확산 영역을 보호하게 된다. 수직 반응성 이온 에칭은 수직 방향으로 침착 두께의 두배만큼 폴리실리콘을 제거한다. ONO 복합층의 표면이 노출되고, 상부 산화물은 ONO 질화물에서 정지되는 산화물 RIE에 의해 서서히 제거된다. 그후, 종래의 CMOS 프로세스를 사용하여, n-MOS와 p-MOS의 도 1l의 소스/드레인 영역(105)이 n-형 및 p-형 이온 주입에 의해 독립적으로 형성된다. 로직 소스/드레인 이온 주입을 위한 스페이서로서 사용되는 도 1l의 폴리실리콘 측벽(143)이 화학적 다운플로우 에칭(CDE)같은 등방성 건식 에칭 또는 메모리 영역이 포토레지스트로 차폐는 습식 화학 에칭에 의해 로직 영역으로부터 제거된다. 폴리실리콘 측벽 아래의 복합 ONO 층은 폴리실리콘 제거 이후에 남아있게 된다. 상부 산화물이 경미한 습식 화학 에칭 또는 완만한 건식 에칭에 의해 에칭 제거된다. 도 1m의 질화물(132)은 추후 ISSG에 의해 산화된다. 상기 메모리 영역을 차폐하는 포토레지스트는 O2 애싱에 의해 벗겨내진다.
여기서, 메모리 제어 게이트 및 소스/드레인이 형성된다. 로직 영역과 제어 게이트 접촉 영역은 종래의 포토리소그래피 프로세스를 사용하여 패터닝된 포토레지스트로 차폐된다. 폴리실리콘의 수직 반응성 이온 에칭이 상기 제어 게이트(142)의 높이가 도 1m에 도시된 바와 같이 워드 게이트의 폴리실리콘보다 낮아질 때까지 계속된다. 이어서, ONO 복합층이 산화물의 수직 반응성 이온 에칭에 의해 에칭 제거된다. 로직 및 제어 게이트 접촉 영역을 덮는 포토레지스트를 O2 애싱에 의해 벗겨낸 이후에, ISSG로 6nm의 복원 산화가 수행되어 RIE에 의해 손상된 ONO를 복원하며, 표면상에 남아있는 질화물(132)을 완전히 산화물로 변화시킨다. 약 20nm의 도 1n의 다른 산화물(124)이 침착되어 게이트 에지 산화물상에 대한 이온 주입 손상을 방지한다. 로직 영역을 포토레지스트로 차폐하고, 비소 같은 n-형 메모리 불순물 이온이 도 1n의 소스/드레인 영역(103)으로 주입된다. 상기 포토레지스트는 O2 애싱에 의해 벗겨내진다.
에칭 실리콘면을 노출시키기 위해서, 소스/드레인 이온 주입 마스크로서 사용된 레지스트를 벗겨내는 것에 이어 산화물 수직 이온 에칭이 수행된다. 메모리 확산(소스/드레인) 영역(103)과, 제어 게이트는 도 1n의 약 20nm의 산화물 측벽(124)에 의해 절연되며, 제어 게이트는 약 20nm의 산화물로 보호된다. 보다 두꺼운 절연(124)이 필요한 경우에, BPSG 및 BARC(bottom arc coat) 에치 백(etch back)을 사용하는 옵션이 유용하다. BPSG는 CVD에 의해 20 내지 40nm의 두께로 침착된다. BARC와 포토레지스트는 순차적으로 BPSG 위에 피복되어 메모리 확산 및 로직 영역내의 BPSG를 보호한다. 메모리 영역내의 포토레지스트가 현상되고, O2 RIE가 상기 메모리 제어 게이트 표면이 노출될때까지 에치 백한다. 노출된 BPSG는 습식 에칭으로 제거되고, 포토 레지스트와 BARC를 벗겨내기 위한 O2 RIE가 이어지며, 제어 게이트 위의 BPSG가 제거되고, 제어 게이트 측벽 위의 BPSG가 유지된다. 수직 산화물 RIE는 20nm 만큼의 제어 게이트위의 절연을 유지하고, 제어 게이트와 확산 사이의 절연 간극은 BPSG 두께 만큼 증가된다.
이어서, 스퍼터링에 의해 코발트, 티타늄 등 같은 셀리사이데이션 금속이 침착되고, 650℃ 내지 750℃에서의 살리사이드 형성 어닐링이 이어진다. 상기 형성 어닐링은 상기 금속이 실리콘과 반응하여 금속-실리콘 합금으로 변화하는 것을 촉진한다. 실리콘과 접촉하지 않는 금속은 하층 재료들과 반응하지 않는다. 반응되지 않은 금속은 H2O2/황산 같은 적절한 화학용제로 벗겨내진다. 살리사이드는 성형 어닐링 직후에는 충분히 안정하지 않으며, 그래서, 변환 어닐링(conversion anneal)이라 지칭되는 다른 어닐링이 상기 살리사이드를 안정화하기 위해 수행된다. 그후, 도 1n의 메모리 확산(150), 제어 게이트(151), 로직 게이트(152) 및 로직 확산(153)이 이제 모두 살리사이드화된다.
도 1p의 두꺼운 산화물(125)은 약 500nm의 두께로 CVD에 의해 침착되고, CMP(chemical mechanical polish)에 의해 덮개 질화물층(130)으로 평탄화된다. 로직 게이트 표면에 도달하는 CMP에 관한 상관관계가 존재한다. 로직 영역의 패턴 밀도가 메모리 영역보다 매우 작기 때문에, 로직 게이트 위의 산화물 두께는 메모리보다 더 얇다. 로직의 게이트 높이가 메모리보다 150nm 더 낮기 때문에, 로직 영역은 CMP 동안 디싱 및 게이트 침식이 발생할 위험이 있다. 로직 영역의 질화물 더미 패턴 프로세스가 CMP 이전에 삽입되어 절연영역의 게이트를 보호한다. 100과 150nm 사이의 두께의 질화물이 침착된다. 도 1p의 질화물 패턴(133)은 로직 소스/드레인 위에 있는 로직 영역의 v-형 산화물상의 웨지(wedge) 같이 형성된다. 이들 질화물 아일랜드는 로직 영역위의 CMP 디싱을 방지한다. 산화물 영역의 CMP 이후의 잔여 웨지는 메모리 덮개 질화물이 제거될 때 제거된다.
CMP 평탄화에 이어 메모리 워드 라인 프로세스가 이어진다. 뜨거운 인산 같은 습식 에칭에 의해 도 1q의 질화물 웨지(133)와 메모리 덮개 질화물(130)을 제거한 이후에, 폴리실리콘이 150과 250nm 사이의 두께로 침착된다. 워드 게이트 패턴이 종래의 리소그래피 프로세스에 의해 폴리실리콘 상에 인쇄되고, 레지스트 이미지가 도 1r의 폴리실리콘(144)으로 전사되며, 여기서, 직교 방향을 따른 워드 폴리실리콘이 도 5b 및 5c에 도시된 바와 같이 에칭 제거된다.
폴리실리콘 에칭은 게이트 산화물(120)에 도달한다. 그후, 경미한 산화(5-10nm)가 적용되고, 그후, 붕소(BF2 20keV~30keV, 2E12~1E13atoms/cm2)가 도 5c 및 도 5d에 도시된 바와 같이 필드 영역(106)에 주입된다.
워드 게이트들 사이의 간격을 메우기 위해 CVD 산화물(500nm)이 침착된다. 500nm의 RIE 에칭이 도 5h 및 도 5j에 도시된 바와 같이 산화물로 충전된 워드 간격을 남기고 워드 게이트 폴리실리콘을 노출시킨다.
그후, 도 1r에 154와 같이 종래의 CMOS 셀리사이데이션 프로세스에 의해 워드 라인이 살리사이드화된다. 선택사항으로서, 베이스 워드 게이트 폴리실리콘(140)의 상부상의 폴리실리콘(144)은 폴리실리콘(144) 대신 W/폴리실리콘 ~ WSi/폴리실리콘으로 대체될 수 있다. 그후, 도 5k 및 도 5l에 도시된 바와 같이, 두꺼운 산화물(160)이 워드 폴리실리콘(144)사이의 간격을 채우고, 워드 게이트 폴리실리콘(144)의 상부상에 침착되도록 CVD에 의해 침착된다.
그 이후는, 프로세스는 종래의 상호접속/금속 배선 프로세스로 이어진다.
제 1 양호한 실시예 프로세스의 대안으로서, 도 3에 도시된 바와 같이, 저장 질화물층(131)이 제어 폴리실리콘 게이트 형성부에서 대신 제거가능한 측벽 스페이서(180)에서 절단된다. 도 1f에서 산화물(120)이 에칭된 이후에, 변화가 시작된다. 2.0nm 내지 6.0nm의 범위의 ONO의 하부 산화물이 ISSG 툴을 사용하여 열적으로 성장된다. 상기 산화물(122)이 예로서, 4.0nm으로 성장하는 동안, 폴리 게이트(140)의 측벽 산화물(121)이 ISSG 산화를 950℃에서 조절함으로써 약 5.5nm으로 성장하며, 이는 하부 산화물(122)보다 다소 두껍다. 그후, 7.5nm의 균일한 질화물층(131)이 CVD에 의해 침착된다. 제어 게이트 메모리 채널(101)을 위한 1.2E13 내지 2.5E13atoms/cm2의 붕소 주입이 하부 산화(122) 직전에 또는 산화(122) 직후에 또는 7.5nm 질화물 침착 이후에 삽입될 수 있다. 상기 주입 에너지는 채널(101)상의 유전체 두께가 증가될 때, 5keV 내지15keV로 증가된다. 보다 많은 질화물이나 열적 산화물을 제거하지 않고 선택적으로 에칭시킬수 있는, 플라즈마 산화-질화물, 인 도핑 폴리실리콘 또는 BPSG 같은 제거가능한 측벽 재료가 25nm 내지 60nm의 범위로 등각으로 침착된다. 여기서는 예로서 50nm이 선택된다. DSW 막은 앞선 실시예(도 1g)에서처럼 비균등 에칭된다. 그러나, 이때(도 3c), 상기 DSW막(180) 아래의 질화물층(131)이 아래의 산화물(122)을 침범하지 않는 HBR/O2/Cl2 같은 에칭 가스를 사용하여 에칭 제거된다. 이 시점에서의 단면 구조가 도 3c에 도시되어 있다. 주입 마스크로서 DSW 스페이서(180)를 사용하여, N-LDD(102)를 위한 As 스피시스가 1E13 내지 1E14atoms/cm2의 범위의 투입양으로 수직 주입된다. 여기서, 채널(101)에서의 붕소의 표면 농도는 프로세스 종료시 1E18 내지 2E18atoms/cm3으로 설계되며, 한편, N-LDD의 표면 농도는 5E18 내지 1E19 atoms/cm3으로 설계된다. 이 프로파일들은 프로그램 동안 채널 핫 전자를 유효하게 생성하지만, 이레이즈(erase) 동안 핫 정공(Hot Holl) 발생(또는, 소위 밴드 대 밴드 또는 게이트 유도 누설)은 최소화하도록 선택된다. DSW 막(180)은 선택적으로 제거되고, 세척 프로세스 이후에, 대부분의 산화물(122)이 사라진다(질화물 에칭 동안 높은 선택성에 의해 산화물층이 남겨지는 것이 적합함). 그후, 2분 동안 약 950℃에서 ISSG에 의해 열적 산화가 수행되어 도 3d에 도시된 바와 같이, 질화물(131) 위에 4 내지 6nm의 산화물층(123)을 형성하며, N-LDD(102) 위에 9-10nm 산화물층(129)을 형성한다.
도 3e의 메모리 제어 게이트 폴리실리콘이 침착되고, 후속 프로세스 단계들이 상술한 실시예를 뒤따른다. 프로세스 종료시 디바이스구조는 도 3a 및 도 3b에 제공된다. N+ 확산 접합부로부터 저장 질화물 영역을 오프셋 시키는 것이 이 선택적인 프로세스의 목적이다. 밴드대 밴드 터널링으로 인한 GIDL 전류의 소스는 약 1E19atoms/cm3의 농도를 필요로 하며, 정공 생성은 농도가 약 1E19가 되는 N+ 접합부와 N-LDD의 에지에서 발생한다. 이 생성점이 질화물로 덮여지고, 프로그래밍 동안 전자들이 질화물층내에 포획되며, 밴드대 밴드 터널링으로 인한 정공 생성 전류는 포획된 전자에 의해 생성되는 음의 필드에 의해 현저히 강화된다(거의 두배). 이 거동은 종래의 폴리실리콘 게이트 MOSFET의 음의 게이트 전압 증가를 가진 GIDL 전류 증가에서도 동일하게 관측된다. CHE 트랩에 의한 정공 전류의 여분의 증가를 회피하는 것은 전하 펌프로부터의 전류 공급 기능이 한정되어 있기 때문에 큰 이레이즈 블록 크기를 달성하기 위해 매우 중요하다. 도 3a 및 도 3b에 도시된 이 옵션은 N-LDD와 N+ 접합부들의 에지들에서 질화물층을 제거하고, 그에 의해, 프로그래밍 동안 질화물층내의 전자들의 포획을 방지한다.
도 2a 내지 도 2c에 도시된 바와 같은 본 발명의 제 2 실시예가 도 2d 내지 도 2r과 도 6a 내지 도 6c를 참조로 설명된다. 비트 라인으로서 확산을 사용하는 제 1 실시예의 방식은 비트 라인이 확산 저항과 그 큰 RC 지연으로 인한 IR 드롭과 상관관계가 있으며, 이는 고성능 동작에서 최소화되어야만 한다. 확산 저항으로 인한 IR 드롭과 그 RC 지연을 최소화하기 위해서, 금속 라인 접촉을 갖는, 오히려 긴 확산 라인을 회피하는 종래의 STI에 의해 절연된 각 비트 확산이 본 제 2 실시예에서 고려된다. 본 제 2 실시예에서, 워드 라인은 제어 게이트에 평행하게 연장하며, 비트 라인들은 워드 및 제어 라인들을 가로질러 연장한다. 각 메모리 셀은 도 6b1의 상면도에 도시된 바와 같은 STI(210)에 의해 절연된다. 각 메모리 제어 게이트(242)는 살리사이드화되며, 메모리 워드 게이트(240)와 로직 게이트는 텅스텐/텅스텐 질화물/폴리실리콘 같은 적층 금속 게이트들이며, 비트 라인은 금속 라인에 의해 연결된다. 본 발명에서, 확산에 대한 자기 정합 접촉이 제공된다.
도 6a에 도시된 바와 같은 메모리 영역의 절연된 STI 아일랜드는 도 6b에 도시된 바와 같이 STI 영역을 가로지른 두 인접한 확산들을 접속하는 긴 접촉 프로세스의 사용에 의해 회피된다. 마스크상의 직사각형 STI(210)의 코너는 도 6a1 및 도 6a2에 도시된 바와 같이 리소그래피 프로세스를 통해 라운딩된다. 이는 도 6a2의 누설 경로(212)에 의해 도시된 바와 같은 중첩 오정렬과 관련된 부가적인 누설이 발생할 수 있다. 본 발명에서, 코너 라운딩과 중첩 오정렬로 인한 누설 효과를 회피하기 위해 STI와 활성 영역이 라인과 공간으로서 인쇄된다. 인접한 네 개의 메모리 바이트들은 공용 확산 영역 및 정사각형 접촉 대신 직사각형 접촉에 의해 서로 접속된다.
도 2a 내지 도 2c는 제 2 실시예의 MONOS 디바이스를 예시하고 있다. 도 6a 내지 도 6c에 도시된 얕은 트렌치 절연(210)은 메모리 셀 절연 및 로직 디바이스 절연을 제공한다. 로직 게이트(241) 및 인접한 소스/드레인 영역(203)이 형성된다. 제어 게이트들(242)은 산화물-질화물-산화물(ONO) 층(222/231/223)에 의해 메모리 게이트로부터 절연된 메모리 게이트(240)의 측벽상에 형성된다. 유전체 레벨(227)을 통한 로컬 배선(261)은 메모리 영역의 소스/드레인 영역(203)과 접촉한다.
종래의 CMOS 프로세싱에서와 같이 P-웰들과 N-웰들이 형성되며, 이는 도시되어 있지 않다. 도 2a 내지 도 2c에 도시된 바와 같이, 트윈 MONOS 메모리의 워드 게이트(240)와, 폴리실리콘상의 텅스텐/텅스텐 질화물의 복합층으로 구성된 주변 및/또는 로직 제어 회로내의 로직 게이트는 동시에 형성된다. 상부 W/WN 층의 측벽상에 유전층은 양호한 품질로 이루어져야만 하며, 이 W/WN의 일부는 후술될 바와 같이 질화물로 둘러싸여지게 된다.
메모리 게이트 실리콘 산화물 및 저전압 로직 게이트 실리콘 산화물은 도 2d의 220과 같이 2와 10nm 사이의 두께로 형성된다. 고전압 로직 디바이스를 위한 게이트 실리콘 산화물 두께는 적용되는 전압 소요에 따라 조절된다. 그후, 도 2d의 폴리실리콘(240)이 화학 증착(CVD)에 의해 약 150 내지 250nm 범위로 침착되고, 그후, CVD에 의한 W/WN(260) 침착과, 역시 CVD에 의한 실리콘 질화물(230) 침착이 이어진다. 종래의 리소그래피 프로세스에 의해 인쇄된 포토레지스트 이미지는 폴리실리콘 표면에서 정지되는 RIE에 의해 덮개 질화물(230)과 W/WN(260)으로 전사된다. 질화물(231)은 도 2e에 도시된 바와 같이 산화 동안 W를 보호하기 위해 W/WN(260)의 측벽을 둘러싸도록 10과 50nm 사이의 두께의 범위로 침착된다. 그후, 수직 반응 이온 에칭이 도 2f에 도시된 바와 같이 게이트 산화물(220)에서 정지하는 폴리실리콘과 얇은 질화물을 제거한다. 잔여 산화물은 예로서 습식 에칭에 의해 적절히 에칭된다.
제어 게이트 아래의 Vt를 조절하기 위해 도 2h의 붕소 이온 주입(201)을 위한 오프셋이 되도록 도 2g의 약 10 내지 20nm의 실리콘 산화물(226)이 CVD에 의해 침착된다. 도 2g의 로직 LDD 구조(204)는 DSW 재료 침착 이전에 별개의 레지스트 마스크와 이온 주입을 적용함으로써 형성된다. 제거가능한 측벽(DSW) 스페이서 프로세스는 전자 주입 효율에 의한 신속한 프로그래밍을 위해 제어 게이트 아래의 제어가능한 극도로 짧은 채널 길이를 달성하기 위해 사용된다. 폴리실리콘, 실리콘 질화물 또는 BPSG 같은 약 30과 50nm 사이의 도 2g의 얇은 DSW층(280)이 침착되고, 그후, 메모리 워드 게이트의 양 측벽들상에 제거가능한 측벽 스페이서를 형성하는 이방성 에칭이 이어진다.
로직 영역은 후속하는 이온 주입으로부터 그것을 보호하기 위해, 도 2h의 포토레지스트(291)로 덮여진다. 에칭은 메모리 영역으로 진행하고, 여기서, 메모리와 로직 사이의 포토레지스트 경계는 도 2h에 도시된 바와 같은 메모리 영역의 에지에 있는 폴리실리콘상에서 취해진다. 경계에 대한 양호한 마스크 정렬을 필요하지 않다. 그후, 비소 같은 n-형 불순물이 예로서, 불순물로서 비소를 사용하여, 10 내지 20keV의 가속 에너지와, 약 5E13 내지 1E14 atoms/cm2의 투입량으로 DSW에 의해 차폐된 제어 게이트 아래의 도 2g의 LDD 영역(202)내로 주입된다. O2 애싱으로 로직 영역 위의 포토레지스트 마스크를 벗겨낸 이후에, DSW는 CDE 또는 습식 에칭에 의해 제거된다. 로직 영역을 다시 포토레지스트로 차폐하고, 워드 게이트 측벽상의 잔여 실리콘 산화물 두께의 오프셋과 함께 p-형 불순물이 주입된다. 제어 게이트 아래의 Vt 조절을 위하여, 약 2.2 내지 3.5E13 stom/cm2 사이의 투입량과 30keV의 에너지 및 주입 스피시스 BF2로 도 2h의 제어 게이트 채널 영역(201)을 형성한다.
메모리 영역의 산화물(226)은 건식 에칭 또는 습식 에칭에 의해 적절히 제거되며, 로직 영역 위의 포토레지스트는 벗겨내진다.
최근 개발된 ISSG(in-situ steam generation) 툴은 실리콘상에서뿐만 아니라 실리콘 질화물상에서도 실리콘 이산화물을 성장시킨다. 성장률은 단결정 실리콘에 대하여 약 1이고, 실리콘 질화물에 대하여 0.6이다. ISSG 산화물 품질은 산화물 절연파괴 전압이 CVD 산화물의 절연파괴 전압보다 양호하다. 산화물-질화물-산화물(ONO)의 복합층(223-231-222)이 ISSG 산화에 의해 형성된다. 도 2j의 하부 산화물(222)은 약 3.0과 5.0nm 사이의 두께로 ISSG로 성장된다. ISSG는 도핑된 스피시스나 농도에 무관하게, 종래의 열적 산화물 성장에 비해 메모리 워드 게이트의 에지 아래의 버드 비크를 감소시킨다. ISSG는 덮개 질화물상에 산화물을 성장시킨다. 상기 질화물상에 ISSG로 성장된 산화물은 덮개 질화물과 ONO 복합층의 질화물을 절연시킨다. 850℃ 이상, NH3 분위기에서의 전처리는 복합층의 균일한 질화물 두께를 제공한다. 도 2j의 실리콘 질화물층(231)은 화학 증착에 의해 약 6과 9nm 사이의 두께로 침착된다. ISSG에 의해 산화된 산화물층은 약 3과 5nm 사이만큼 질화물을 산화시킨다. 복합층의 잔여 질화물 두께는 ISSG 산화 이후에 약 3과 6nm 사이로 감소된다.
도 2k의 메모리 제어 게이트(242)는 메모리 워드 게이트의 측벽 스페이서로서 형성된다. 본 제 2 실시예의 제어 게이트는 제 1 실시예에서 보다 용이하다. 덮 개 질화물과, 포위 질화물이 제거되지 않기 때문에, 제어 게이트 에칭은 깊게 수행될 필요가 없다.
도 2k에서, 인시튜 인 도핑 폴리실리콘(242)은 약 60 내지 100nm의 두께로 CVD에 의해 침착된다. 수직 반응 이온 에칭은 ONO 표면이 노출될때까지 폴리실리콘을 제거하며, ONO 상부 산화물 및 질화물을 제거하기 위해 약 10 내지 30nm의 과에칭이 추가되고, 도 2l에 도시된 바와 같이 로직 소스/드레인 영역 위의 산화물을 남기도록 하부 산화물에서 중단된다. 그후, 종래의 CMOS 프로세스를 사용하여, n-MOS와 p-MOS의 도 2l의 소스/드레인 영역들(205)이 n-형 및 p-형 이온 주입에 의해 독립적으로 형성된다. 또한, 도 2l의 폴리실리콘 측벽(243)은 로직 소스/드레인 이온 주입을 형성하기 위해서도 사용된다.
로직 영역내의 폴리실리콘 측벽들은 화학적 다운플로우 에칭(CDE) 같은 등방성 건식 에칭이나, 메모리 영역이 포토레지스트에 의해 차폐되는 습식 에칭에 의해 제거된다. 폴리실리콘을 제거한 이후에, 폴리실리콘 측벽 아래의 복합 ONO 층이 남는다. 메모리 영역을 차폐하는 포토레지스트는 O2 애싱에 의해 벗겨내진다. 메모리 및 로직 소스/드레인 영역(203 및 205)상의 잔여 산화물은 경미한 습식 화학 에칭 또는 적절한 건식 에칭에 의해 에칭 제거된다. 질화물 아래의 산화물(226)과 마찬가지로 로직 영역내의 폴리실리콘 측벽아래의 ONO 질화물(232)은 도 2m에 도시된 바와 같이 여전히 남아있다.
RIE에 의해 손상된 ONO를 복원하고, 표면상에 남아있는 질화물(232)을 완전히 산화물로 변화시키기 위해, ISSG를 사용한 약 6nm의 복원 산화가 수행된다. 도 2n의 다른 20nm의 산화물(224)이 주입 손상들을 방지하기 위해 침착된다. 로직 영역을 포토레지스트로 차폐하여, 비소 같은 n-형 메모리 불순물 이온이 도 2m의 메모리 소스/드레인 영역(203)에 주입된다. 상기 포토레지스트는 O2 애싱에 의해 벗겨내진다.
저항을 보다 낮추기 위해 로직 확산 영역과 메모리 제어 게이트에 대하여 실리콘과, 티타늄 및 코발트 같은 금속을 합금하기 위한 셀리사이데이션이 필요하다. 금속(W/WN)을 가진 로직 게이트와 메모리 워드 게이트는 셀리사이데이션이 필요하지 않다. 상기 메모리 비트 라인이 금속 와이어를 사용하기 때문에, 비트 라인 살리사이드는 필요하지 않다. 비트 라인 셀리사이데이션을 회피하기 위해서, BARC(292) 및 포토레지스트(293)가 도 2n에 도시된 바와 같이 피복되고, 노출 및 현상된다. 제어 게이트가 노출될때까지 BARC가 제거된다. O2 애싱으로 레지스트와 BARC를 벗겨낸 이후에, 도 2n에 도시된 바와 같이 셀리사이데이션을 위해 메모리 제어 게이트와 로직 확산이 노출된다.
이어서, 코발트, 티타늄 등의 셀리사이데이션 금속이 스퍼터링에 의해 침착되고, 살리사이드 형성 어닐링이 이어진다. 상기 형성 어닐링은 금속이 실리콘과 반응하여 금속-실리콘 합금으로 변환되는 것을 촉진한다. 비반응 금속은 H2O2/황산 같은 적절한 화학용제로 벗겨내진다. 살리사이드는 상기 형성 어닐링 직후에 충분히 안정하지 않으며, 그래서, 변환 어닐링이라 지칭되는 다른 어닐링이 수행되어 보다 높은 온도에서 살리사이드를 안정화시킨다. 제어 게이트(251) 및 로직 확산(253)은 이제 도 2p에 도시된 바와 같이 모두 살리사이드화된다.
확산 영역(203)에 대한 접촉을 형성하기 위한 통상적인 방법에서, 두 개의 인접한 워드 게이트들(240) 사이의 확산 영역이 게이트와 접촉 마스크들 사이의 오정렬이 고려되기에 충분히 넓게 개방된다. 자기 정합 접촉을 위해서, 제어 게이트 두께보다 더 두꺼운 질화물(232)이 도 2q에 도시된 바와 같이 침착된다. 두꺼운 산화물(225)은 약 500nm의 두께로 CVD에 의해 침착되고 CMP(화학 기계 연마)에 의해 평탄화된다. 도 6b1의 상면도 및 도 6b2의 단면도에 도시된 바와 같이 인접한 활성 영역들을 접속하기 위해 긴 접촉(261)이 사용된다. 그후, CVD에 의해 산화물이 침착된다. 자기 정합 접촉은 칩 크기를 현저히 감소시킨다.
도 2r에 도시된 바와 같이, 넓은 접촉 구멍(261)이 산화물(227)을 통해 개구된 이후에, W 스터드를 충전하기 이전에 질화물층(232)이 에칭된다. 제어 게이트 숄더(232)상의 질화물층은 수직 접촉 에칭에 의해 얇아질 수 있고, 이는 제어 게이트와 비트 접촉 W 스터드 사이의 단락을 유발할 수 있다. 상기 잠재적 단락을 회피하기 위해서, 하기의 방법이 제안 및 도 2q에 도시된다. 질화물층(232)을 침착한 이후에, 에칭 정지부가 되면서 질화물층에 손상을 주지 않고 경미한 HF 습식 에칭에 의해 용이하게 제거될 수 있는 BPSG 같은 재료가 상기 간극을 채우기 위해 약 400nm의 두께로 침착된다. 그후, BPSG가 에치 백 또는 CMP에 의해 평탄화되고, PBSG가 제어 게이트 실리콘(242)의 상부 숄더로 오목해진다.
약 10 내지 30nm의 얇은 질화물층이 침착되고, 수직 질화물 에칭이 수행되어 얇은 질화물 스페이서를 형성한다. 이 질화물층의 침착 및 에칭은 숄더가 여분의 질화물 스페이서(233, 234)로 완전히 덮힐때까지 반복된다. 그후, 통상적인 금속 배선 프로세스가 이어진다. 따라서, 숄더 단락 관계가 이 고유한 자기 정합 접촉 프로세스에 의해 회피될 수 있다.
도 4는 이레이즈 전류를 감소시키고 신뢰성을 향상시키기 위해 저장 질화물이 DSW에 의해 절단되어 있는 제 1 실시예의 대안과 유사한, 제 2 실시예의 대안을 예시하고 있다. 예로서, 4.0nm의 하부 산화물에 대하여, 도 2f 이후에, 도 4c에 도시된 산화물(222)의 성장 동안, 폴리 게이트(240)의 측벽 산화물(221)이 ISSG 산화를 950℃에서 조절함으로써 약 5.5nm 성장되고, 이는 하부 산화물(222)보다 미세하게 더 두껍다. 그후, 도 4d에 도시된 7.5nm의 균일한 질화물이 CVD에 의해 침착된다. 제어 게이트 메모리 채널(201)을 위한 1.2E13 내지 2.5E13의 범위의 붕소 주입이 하부 산화(222) 직전에, 또는 산화(222) 직후나 7.5nm 질화물 침착 이후에 삽입될 수 있다. 채널(201) 위의 유전체 두께가 증가될 때, 주입 에너지는 5keV로부터 15keV로 증가된다. 많은 질화물 또는 열적 산화물을 제거하지 않고 선택적으로 에칭될 수 있는 플라즈마 산화-질화물, 인 도핑 폴리실리콘 또는 BPSG 같은 제거가능한 측벽 재료가 25nm 내지 60nm의 범위로 등각으로 침착된다. 여기서는 예로서 50nm이 선택되었다. DSW막은 상술한 실시예(도 2g)에서처럼 비균등 에칭된다. 그러나, 이 시점(도 4c)에서, DSW 막(280) 아래의 질화물층(231)은 HBr/O2/Cl2 같은 에칭 가스를 사용하여 에칭 제거되고, 이는 아래의 산화물(222)을 손상시키지 않는다. 이 시점에서의 단면이 도 4c에 도시되어 있다. 이 DSW 스페이서(280)를 주입 마스크로서 사용하여, N-LDD(202)에 대하여 As 스피시스가 1E13 내지 1E14 atoms/cm2의 투입량 범위로 수직방향으로 주입된다. 여기서, 채널(201)에서의 붕소의 표면 농도는 프로세스 종료시 1E18과 2E18 atoms/cm3 사이로 설계되며, 한편, NL-DD의 표면 농도는 5W18과 1E19 atoms/cm3 사이로 설계된다. 이들 프로파일들은 프로그램 동안 채널 핫 전자를 효과적으로 생성하지만 이레이즈 동안 핫 정공 생성(또는 소위 밴드 대 밴드 또는 게이트 유도 누설)은 최소화하도록 선택된다. DSW 막(180)이 선택적으로 제거되고 나면, 세척 프로세스 이후에 대부분의 산화물(222)이 사라진다(질화물 에칭 동안 높은 선택성에 의해 산화물층이 남겨지는 것이 적합하다). 그후, 약 950℃에서 2분 동안 ISSG에 의한 열적 산화가 수행된다. 질화물(231) 위의 4 내지 6nm 산화물층(223)과, N-LDD(202) 위의 9 내지 10nm 산화물층(229)이 도 4d에서 성장된다.
도 4e의 메모리 제어 게이트 폴리실리콘(242)이 침착되고, 후속 단계들이 위의 제 2 실시예 설명에 이어진다. 프로세스 종료시 디바이스 구조는 도 4a 및 도 4b에 제공된다. 저장 질화물 영역을 N+ 확산 접합부로부터 오프셋시키는 것은 본 선택적 프로세스의 목적이다. 밴드대 밴드 터널링으로 인한 GIDL의 소스가 약 1E19 atoms/cm3의 농도를 필요로 하기 때문에, 농도가 약 1E19가 되는 N-LDD와 N+ 접합부의 에지에서 정공 생성이 발생한다. 이 생성점이 질화물로 덮여지고, 프로그래밍 동안 전자가 상기 질화물층에 포획되는 경우에, 포획된 전자에 의해 생성된 음의 필드에 의해 밴드대 밴드 터널링으로 인한 정공 생성 전류는 극적으로 향상된다(거의 두배). 이 거동은 종래의 폴리실리콘 게이트 MOSFET에서의 음의 게이트 전압 증가를 가지는 GIDL 전류 증가에서 동일하게 관측된다. CHE 트랩에 의한 정공 전류의 여분의 증가를 회피하는 것은 전하 펌프로부터의 전류 공급 용량이 한정되어 있기 때문에, 큰 이레이즈 블록 크기를 달성하기 위해 매우 중요하다. 이는 막 설명한 선택적인 대안에 의해 달성된다.
본 발명의 프로세스는 CMOS 로직 회로들과 트윈 MONOS 메모리 셀 어레이들의 통합 제조를 위한 방법을 제공한다. 메모리 게이트들과 로직 게이트들은 동시에 형성되고, 그에 의해, 보다 용이하고 보다 신뢰성 있는 제조를 위해 집적 프로세스 구조를 개선시킨다. 부가적으로 낮은 제조 비용을 유지하면서 높은 속도를 가능하게 하도록 기생 시트 저항이 낮아진다. 이는 금속 비트 라인이 도 6c에 도시된 바와 같이 서로 평행한 워드 게이트 및 제어 게이트에 수직인 비트 확산들상의 금속 접촉에 의해 달성된다.
따라서, 제 2 실시예의 비트 확산 방식상의 이 금속 접촉을 위한 메모리 셀 배열(셀 아키텍쳐)은 제 1 실시예의 접촉이 없는 확산 비트 라인 방식과는 상이하다. 비트 확산 방식(도 5e의 상면도에 대응)에 대해서는 도 5F에, 그리고, 금속 접촉 방식(도 6c1의 상면도에 대응)에 대해서는 도 6c2에 등가 회로 다이어그램들이 제공되어 있다.
도 7b 내지 도 7f를 통해 도시된 바와 같은 본 발명의 제 3 실시예는 트윈 MONOS 어레이 아키텍쳐이다. 상기 실시예는 제 2 실시예의 파생물로서 간주된다. 상기 비트 라인은 워드 라인 및 제어 게이트와 교차하지만, 비트 라인들이 인접한 열들에 의해 공유되지 않는 것이 제 2 실시예와 다르다. 금속으로 형성된 열을 따른 이중 비트 라인들은 다른 이중 비트 라인 열들과는 독립적으로 워드 게이트의 양 측면들상의 확산 전압을 제어한다. 제 2 실시예에 설명된 제조 방법이 제 3 실시예를 달성하는데 정확하게 똑같이 사용될 수 있기 때문에, 여기서는 설명하지 않는다.
도 7b에 도시된 바와 같은 STI에 의해 분리된 인접한 열들내의 셀들은 제 2 실시예와는 달리 개별 셀들이 독립적으로 동작하도록 비트 라인을 공유하지 않는다. STI 마스크는 워드 게이트의 양측면 확산들상에 개별적으로 작동 전압들을 적용하도록 설계된다. 도 7b에 예시된 바와 같은 STI 마스크는 도 7a에 도시된 바와 같은 제 2 실시예의 직사각형 STI 마스크로부터 매 다른 활성 라인을 제거함으로써 생성된다. 확산 접촉들은 도 7b에 도시된 바와 같이 활성 라인의 각 측면상에 교번적으로 확산 영역을 연장시킴으로써 배치된다.
워드 라인들은 도 7c 및 도 7d에 도시된 바와 같이, 활성 라인과 STI(Shallow Trench Isolation)을 가로지르도록 배열된다. 게이트 프로세스 이후에 도출되는 워드 게이트들 사이의 메모리 확산은 도 7d에 도시된 바와 같이 비트 라인 방향을 따라 교번적으로 연장된다. 워드 게이트의 각 측면상의 확산 비트상에 독립적으로 작동 전압을 적용하기 위해서, 도 7e에 도시된 바와 같이 이중 금속 비트 라인 중 하나의 열 접촉의 일 측면상과, 나머지 것의 다른 측면 접촉상에서 확산이 연장한다. 도 7e의 상면도 구조에 대한 전기적 등가 회로 다이어그램이 이해를 돕기 위해 도 7f에 도시되어 있다.
도 8a 내지 도 8f에 도시된 바와 같은 본 발명의 네 번째 실시예도 트윈 MONOS 어레이 아키텍처로 이루어진다. 상기 아키텍처는 미국 특허 6,255,166호에 기초하여 제 1 실시예와 제 2 실시예의 개념을 조합한다. 워드 라인의 일 측면상의 확산은 STI에 의해 독립적인 비트들로 분리되고, 나머지 측면상의 확산은 라인으로서 지속되어 고밀도 분야의 가능성을 유지하는 NOR 작업을 가능하게 한다.
제 2 실시예에 기술된 제조 방법이 긴 접촉 프로세스(도 8a1)를 도 8a2에 도시된 바와 같은 텅스텐 플러그드 라인 프로세스로 변환시킴으로써 제 4 실시예에 적용될 수 있다. 도 8a1에 도시된 바와 같이 접촉 산화물 CMP까지의 프로세스들은 텅스텐 플러그드 라인 프로세스와 긴 접촉 프로세스 사이에서 공유된다. 도 8a2의 긴 접촉 마스크를 도 8a3의 텅스텐 플러그드 라인 마스크로 대체함으로써 도 8a3에 도시된 바와 같은 제 4 실시예의 구조가 유도되며, 여기서, 텅스텐 스터드와 비트 라인 접촉이 조합된다. 티타늄-질화물/텅스텐 침착, 텅스텐 CMP, 산화물 침착, 비트 접촉 개구 및 도 8d로서의 금속 비트 라인을 형성하기 위한 종래의 금속 배선 프로세스로 이어지는 제 2 실시예에 설명된 제조 방법이 이어진다. 워드 라인의 일 측면상의 각 확산 세그먼트는 STI(Shallow trench isolation)에 의해 절연되고, 금속 비트 라인과 접촉한다. 워드 라인의 나머지 측면상의 세그먼트들은 소스 라인으로서 작용하도록 텅스텐-플러그드 라인을 경유하여 서로 접속된다. 도 8e의 개략적인 전기 회로 다이어그램은 도 8d와 등가이며, 임의 판독/기록 작업을 허용한다. 상기 실시예가 이중 금속 라인을 필요로 하지 않기 때문에, 제 3 실시예보다 고밀도 분야에 적합하다. 또한, 상기 회로는 제 2 실시예의 STI 마스크를 변형시킴으로써 달성될 수 있다. 직사각형 STI가 도 8b1 및 도 8b2에 도시된 바와 같이 양자 모두의 실시예들에서 비트 라인 방향을 따라 라인상에 주기적으로 배치된다. STI 열과 반피치 오프셋 열들이 도 8b1에 도시된 바와 같은 제 2 실시예에서 워드 라인 방향을 따라 교번적으로 나타나는 반면에, 이들은 도 8b2에 도시된 바와 같이 제 4 실시예에서 상기 방향을 따라 정열된다. 워드 라인의 일 측면상에 연속된 확산이 나타나고, 확산 비트들은 도 8b2에 도시된 바와 같이 다른 측면상에서 STI에 의해 절연된다. 상기 레이아웃은 도 8e의 전기 회로에 등가이다. 도 8a는 제 2 실시예에서 설명된 바와 같은 코너 라운딩 및 오버래이에 대한 프로세스 윈도우 때문에 도 8b에 비해 양호하다.
도 8c는 게이트 프로세스 이후의 제 4 실시예의 상면도를 예시하고 있으며, 도 8d는 제 1 금속 프로세스 이후의 제 4 실시예의 상면도이다. 도 8e는 이해를 돕기 위한 도 8d에 대응하는 등가 전기 회로 다이어그램이다.
본 발명을 그 양호한 실시예를 참조로 특정하게 도시 및 설명하였지만, 당업자들은 본 발명의 개념과 범주를 벗어나지 않고도 형상 및 세부 사항들에 대한 다양한 변화를 안출할 수 있다.

Claims (73)

  1. 트윈 MONOS 메모리 셀 어레이와 CMOS 로직 디바이스 회로의 제조를 통합하는 방법에 있어서,
    메모리 영역과 로직 영역을 가진 기판을 제공하는 단계와,
    상기 로직 영역내의 로직 게이트와 상기 메모리 영역내의 메모리 게이트를 동시에 규정하는 단계로서, 로직 메모리 경계 구조가 또한 형성되며, 상기 로직 게이트는 제 1 도전층 아래의 게이트 산화물층을 포함하고, 상기 메모리 게이트 및 상기 로직 메모리 경계 구조는 덮개 질화물층 아래에 있는 제 1 도전층 아래의 게이트 산화물층을 포함하는, 상기 규정 단계와,
    상기 기판, 상기 로직 게이트, 상기 메모리 게이트, 및 상기 로직 메모리 경계 구조 위에 산화물-질화물-산화물(ONO) 층을 형성하는 단계와,
    상기 ONO 층 위에 폴리실리콘층을 등각(conformally)으로 침착하는 단계와,
    상기 로직 게이트, 상기 메모리 게이트, 및 상기 로직 메모리 경계 구조의 측벽들 상에 폴리실리콘 스페이서들을 남기도록 상기 폴리실리콘층을 에칭 백(etching back)하는 단계로서, 이에 의해 상기 폴리실리콘 스페이서들은 상기 메모리 영역내의 제어 게이트들을 형성하는, 상기 폴리실리콘층을 에칭 백하는 단계와,
    주입 마스크로서 상기 로직 게이트와 상기 폴리실리콘 스페이서들을 사용하여 상기 로직 영역내에 소스/드레인 영역들을 형성하는 단계와,
    그 후에, 상기 로직 영역내의 상기 폴리실리콘 스페이서들을 제거하는 단계와,
    주입 마스크로서 상기 제어 게이트들을 사용하여 상기 메모리 영역내에 소스/드레인 영역들을 형성하는 단계와,
    상기 로직 영역내의 상기 제어 게이트들 및 상기 소스/드레인 영역을 살리사이드화(saliciding)하는 단계와,
    상기 트윈 MONOS 메모리 셀 어레이와 상기 CMOS 로직 디바이스 회로의 상기 제조의 통합을 완료하기 위해 상기 살리사이드화된 게이트들과 소스/드레인 영역들 위에 산화물층을 침착하는 단계를 포함하는, 트윈 MONOS 메모리 셀 어레이와 CMOS 로직 디바이스 회로의 제조를 통합하는 방법.
  2. 제 1 항에 있어서,
    상기 로직 영역내의 로직 게이트와 상기 메모리 영역내의 메모리 게이트를 동시에 규정하는 단계는:
    상기 기판상에 상기 게이트 산화물층을 형성하는 단계와,
    상기 게이트 산화물층 위에 상기 제 1 도전층을 침착하는 단계와,
    상기 메모리 영역내에서 상기 제 1 도전층 위에 상기 덮개 질화물층을 침착하는 단계와,
    경질 마스크를 형성하도록 제 1 및 제 2 덮개 산화물층들과 상기 덮개 질화물층을 패터닝하는 단계로서, 상기 제 1 및 제 2 덮개 산화물층들은 상기 경질 마스크를 형성하는, 상기 패터닝 단계와,
    상기 메모리 영역내의 상기 메모리 게이트와 상기 로직 영역내의 상기 로직 게이트를 형성하도록, 상기 경질 마스크로 덮여져 있지 않은, 상기 덮개 질화물층, 상기 제 1 도전층, 및 상기 게이트 산화물층을 에칭 제거하는 단계를 포함하는, 트윈 MONOS 메모리 셀 어레이와 CMOS 로직 디바이스 회로의 제조를 통합하는 방법.
  3. 삭제
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  7. 삭제
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  9. 제 1 항에 있어서,
    상기 ONO 층을 형성하는 단계 이전에,
    상기 메모리 게이트, 상기 로직 게이트 및 상기 로직 메모리 경계 구조 위에 실리콘 산화물층을 침착하는 단계와,
    임계 전압을 조절하도록 상기 기판내로 붕소 이온들을 주입하는 단계와,
    상기 로직 영역과 상기 메모리 영역내에 가볍게 도핑된 소스/드레인(LDD) 영역들을 형성하는 단계를 더 포함하는, 트윈 MONOS 메모리 셀 어레이와 CMOS 로직 디바이스 회로의 제조를 통합하는 방법.
  10. 삭제
  11. 삭제
  12. 제 1 항에 있어서,
    상기 제 1 도전층은 폴리실리콘을 포함하고,
    상기 ONO 층을 형성하는 단계는:
    상기 기판, 상기 제 1 도전층, 및 상기 덮개 질화물층 위에 제 1 실리콘 이산화물층을 성장시키도록 인시튜 증기 발생(ISSG; in-situ steam generation) 툴을 사용하는 단계와,
    상기 제 1 실리콘 이산화물층을 NH3 분위기에서 850℃보다 높은 온도에서 처리함으로써, 상기 제 1 실리콘 이산화물층 위에 실리콘 질화물층을 침착하는 단계와,
    상기 ISSG 툴을 사용하여 상기 실리콘 질화물층 위에 제 2 실리콘 이산화물층을 성장시키는 단계를 포함하는, 트윈 MONOS 메모리 셀 어레이와 CMOS 로직 디바이스 회로의 제조를 통합하는 방법.
  13. 삭제
  14. 제 1 항에 있어서,
    상기 ONO 층 위에 폴리실리콘층을 등각으로 침착하는 단계 이전에,
    상기 메모리 게이트들에 바로 인접하는 상기 기판 위에 상기 ONO 층의 산화물-질화물 부분을 에칭 제거하는 단계와,
    잔여 ONO 층의 제 1 산화물 부분 위에 제 3 산화물층을 형성하고, 그에 의해, 적어도 상기 폴리실리콘 스페이서들의 외측부가 그 아래에 어떠한 질화물층도 갖지 않는 단계를 더 포함하는, 트윈 MONOS 메모리 셀 어레이와 CMOS 로직 디바이스 회로의 제조를 통합하는 방법.
  15. 삭제
  16. 제 1 항에 있어서, 상기 폴리실리콘 스페이서들의 상부면이 상기 메모리 게이트 및 상기 로직 메모리 경계 구조의 상기 제 1 도전층의 상부면 아래에 있을 때까지 상기 메모리 영역내의 상기 폴리실리콘 스페이서들을 에칭 백하는 단계를 더 포함하는, 트윈 MONOS 메모리 셀 어레이와 CMOS 로직 디바이스 회로의 제조를 통합하는 방법.
  17. 제 1 항에 있어서, 상기 메모리 영역내의 상기 로직 게이트와 상기 소스/드레인 영역을 살리사이드화하는 단계를 더 포함하는, 트윈 MONOS 메모리 셀 어레이와 CMOS 로직 디바이스 회로의 제조를 통합하는 방법.
  18. 제 1 항에 있어서,
    상기 산화물층을 상기 덮개 질화물층의 상부면으로 평탄화하는 단계와,
    상기 제 1 도전층을 노출시키도록 상기 메모리 영역내의 노출된 상기 덮개 질화물층을 제거하는 단계와,
    상기 산화물층과 노출된 상기 제 1 도전층 위에 제 2 도전층을 침착하는 단계와,
    상기 메모리 영역내에 워드 게이트를 형성하도록 상기 제 2 도전층을 패터닝하는 단계를 더 포함하는, 트윈 MONOS 메모리 셀 어레이와 CMOS 로직 디바이스 회로의 제조를 통합하는 방법.
  19. 삭제
  20. 삭제
  21. 제 18 항에 있어서, 상기 제 2 도전층은 15와 20nm 사이의 두께로 침착되는, 트윈 MONOS 메모리 셀 어레이와 CMOS 로직 디바이스 회로의 제조를 통합하는 방법.
  22. 제 1 항에 있어서,
    상기 산화물층을 통해 상기 메모리 영역내의 소스/드레인 영역으로 접촉 구멍을 개구시키는 단계와,
    상기 접촉 구멍을 텅스텐층으로 충전(filling)하는 단계를 더 포함하는, 트윈 MONOS 메모리 셀 어레이와 CMOS 로직 디바이스 회로의 제조를 통합하는 방법.
  23. 삭제
  24. 트윈 MONOS 메모리 셀 어레이와 CMOS 로직 디바이스 회로의 제조를 통합하는 방법에 있어서,
    메모리 영역과 로직 영역을 가진 기판을 제공하는 단계와,
    상기 로직 영역내의 로직 게이트와 상기 메모리 영역내의 메모리 게이트를 동시에 규정하는 단계로서, 로직 메모리 경계 구조가 또한 형성되며, 상기 로직 게이트는 제 1 도전층 아래의 게이트 산화물층을 포함하고, 상기 메모리 게이트 및 상기 로직 메모리 경계 구조는 덮개 질화물층 아래에 있는 제 1 도전층 아래의 게이트 산화물층을 포함하는, 상기 규정 단계와,
    상기 기판, 상기 로직 게이트, 상기 메모리 게이트, 및 상기 로직 메모리 경계 구조 위에 산화물-질화물-산화물(ONO) 층을 형성하는 단계와,
    상기 ONO 층 위에 폴리실리콘층을 등각으로 침착하는 단계와,
    상기 로직 게이트, 상기 메모리 게이트, 및 상기 로직 메모리 경계 구조의 측벽들상에 폴리실리콘 스페이서들을 남기도록 상기 폴리실리콘층을 에칭 백하는 단계와,
    주입 마스크로서 상기 로직 게이트와 상기 폴리실리콘 스페이서들을 사용하여 상기 로직 영역내에 소스/드레인 영역들을 형성하는 단계와,
    그 후에, 상기 로직 영역내의 상기 폴리실리콘 스페이서들을 제거하는 단계와,
    상기 폴리실리콘 스페이서들의 상부면이 상기 로직 메모리 경계 구조와 상기 메모리 게이트의 상기 제 1 도전층의 상부면 아래에 놓이고, 그에 의해, 상기 폴리실리콘 스페이서들이 상기 메모리 영역내의 제어 게이트들을 형성할 때까지 상기 메모리 영역내의 상기 폴리실리콘 스페이서들을 에칭 백하는 단계와,
    주입 마스크로서 상기 제어 게이트들을 사용하여 상기 메모리 영역내에 소스/드레인 영역들을 형성하는 단계와,
    상기 제어 게이트들, 상기 로직 게이트들, 및 상기 소스/드레인 영역들을 살리사이드화하는 단계와,
    상기 살리사이드화된 게이트들 및 소스/드레인 영역들 위에 산화물층을 침착하고, 상기 산화물층을 상기 덮개 질화물층의 상부면으로 평탄화하는 단계와,
    상기 제 1 도전층을 노출시키도록 상기 메모리 영역내의 노출된 상기 덮개 질화물층을 제거하는 단계와,
    상기 산화물층과 노출된 상기 제 1 도전층 위에 제 2 도전층을 침착하는 단계와,
    상기 트윈 MONOS 메모리 셀 어레이와 상기 CMOS 로직 디바이스 회로의 상기 제조의 통합을 완료하기 위해 상기 메모리 영역내에 워드 게이트를 형성하도록 상기 제 2 도전층을 패터닝하는 단계를 포함하는, 트윈 MONOS 메모리 셀 어레이와 CMOS 로직 디바이스 회로의 제조를 통합하는 방법.
  25. 제 24 항에 있어서,
    상기 로직 영역내의 로직 게이트와 상기 메모리 영역내의 메모리 게이트를 동시에 규정하는 단계는:
    상기 기판상에 상기 게이트 산화물층을 형성하는 단계와,
    상기 게이트 산화물층 위에 상기 제 1 도전층을 침착하는 단계와,
    상기 로직 영역내에서 상기 제 1 도전층 위에 제 1 덮개 산화물층을 형성하는 단계와,
    상기 메모리 영역내의 상기 제 1 도전층 위와, 상기 로직 영역내의 상기 제 1 덮개 산화물층 위에 상기 덮개 질화물층을 침착하는 단계와,
    상기 메모리 영역내의 상기 덮개 질화물층 위에 제 2 덮개 산화물층을 형성하는 단계와,
    경질 마스크를 형성하도록 상기 덮개 질화물층과 상기 제 1 및 제 2 덮개 산화물층들을 패터닝하는 단계로서, 상기 제 1 및 제 2 덮개 산화물층들은 상기 경질 마스크를 형성하는, 상기 패터닝 단계와,
    상기 메모리 영역내의 상기 메모리 게이트와 상기 로직 영역내의 상기 로직 게이트를 형성하도록, 상기 경질 마스크로 덮여져 있지 않은 상기 덮개 질화물층, 상기 제 1 도전층, 및 상기 게이트 산화물층을 에칭 제거하는 단계를 포함하는, 트윈 MONOS 메모리 셀 어레이와 CMOS 로직 디바이스 회로의 제조를 통합하는 방법.
  26. 제 25 항에 있어서, 상기 게이트 산화물층은 2와 10nm 사이의 두께를 갖는, 트윈 MONOS 메모리 셀 어레이와 CMOS 로직 디바이스 회로의 제조를 통합하는 방법.
  27. 제 1 항 또는 제 25 항에 있어서, 상기 제 1 도전층은 150과 250nm 사이의 두께를 가진 폴리실리콘을 포함하는, 트윈 MONOS 메모리 셀 어레이와 CMOS 로직 디바이스 회로의 제조를 통합하는 방법.
  28. 제 2 항 또는 제 26 항에 있어서, 상기 제 1 및 제 2 덮개 산화물층들은 30nm의 두께를 갖는, 트윈 MONOS 메모리 셀 어레이와 CMOS 로직 디바이스 회로의 제조를 통합하는 방법.
  29. 삭제
  30. 제 2 항 또는 제 25 항에 있어서,
    상기 덮개 질화물층, 상기 제 1 도전층, 및 상기 게이트 산화물층을 에칭 제거하는 단계는 반응성 이온 에칭이며,
    질화물의 에칭율은 폴리실리콘의 에칭율에 근접하며, 산화물의 에칭율은 폴리실리콘의 에칭율보다 느린, 트윈 MONOS 메모리 셀 어레이와 CMOS 로직 디바이스 회로의 제조를 통합하는 방법.
  31. 제 24 항에 있어서,
    상기 ONO 층을 형성하는 단계 이전에,
    상기 메모리 게이트, 상기 로직 게이트, 및 상기 로직 메모리 경계 구조 위에 실리콘 산화물층을 침착하는 단계와,
    상기 제어 게이트 아래에 임계 전압을 조절하도록 상기 기판내로 붕소 이온들을 주입하는 단계와,
    상기 로직 영역과 상기 메모리 영역내에 가볍게 도핑된 소스/드레인(LDD) 영역들을 형성하는 단계를 더 포함하는, 트윈 MONOS 메모리 셀 어레이와 CMOS 로직 디바이스 회로의 제조를 통합하는 방법.
  32. 삭제
  33. 삭제
  34. 제 24 항에 있어서,
    상기 제 1 도전층은 폴리실리콘을 포함하고,
    상기 ONO 층을 형성하는 단계는:
    상기 기판, 상기 제 1 도전층, 및 상기 덮개 질화물층 위에 제 1 실리콘 이산화물층을 성장시키도록 인시튜 증기 발생(ISSG) 툴을 사용하는 단계와,
    상기 제 1 실리콘 이산화물층을 NH3 분위기에서 850℃보다 높은 온도에서 처리함으로써, 상기 제 1 실리콘 이산화물층 위에 실리콘 질화물층을 침착하는 단계와,
    상기 ISSG 툴을 사용하여 상기 실리콘 질화물층 위에 제 2 실리콘 이산화물층을 성장시키는 단계를 포함하는, 트윈 MONOS 메모리 셀 어레이와 CMOS 로직 디바이스 회로의 제조를 통합하는 방법.
  35. 삭제
  36. 삭제
  37. 삭제
  38. 제 18 항 또는 제 24 항에 있어서,
    상기 산화물층을 평탄화하는 단계는 화학 기계 연마(CMP)를 포함하고,
    상기 CMP 프로세스 동안 디싱(dishing)을 방지하기 위해 상기 로직 영역내에 더미 질화물 패턴이 형성되는, 트윈 MONOS 메모리 셀 어레이와 CMOS 로직 디바이스 회로의 제조를 통합하는 방법.
  39. 제 18 항 또는 제 24 항에 있어서, 상기 제 2 도전층은 폴리실리콘, 텅스텐/폴리실리콘, 및 텅스텐 실리콘/폴리실리콘을 포함하는 그룹으로부터 선택되는, 트윈 MONOS 메모리 셀 어레이와 CMOS 로직 디바이스 회로의 제조를 통합하는 방법.
  40. 제 24 항에 있어서,
    상기 메모리 영역내의 상기 워드 게이트는:
    상기 제 2 도전층 및 그 아래에 있는 상기 제 1 도전층을 패터닝하고,
    워드 라인간의 누출을 방지하도록 상기 워드 라인에 인접한 상기 기판내로 붕소 이온들을 주입함으로써 형성되는, 트윈 MONOS 메모리 셀 어레이와 CMOS 로직 디바이스 회로의 제조를 통합하는 방법.
  41. 제 24 항에 있어서, 상기 제 2 도전층은 150nm와 250nm 사이의 두께로 침착되는, 트윈 MONOS 메모리 셀 어레이와 CMOS 로직 디바이스 회로의 제조를 통합하는 방법.
  42. 트윈 MONOS 메모리 셀 어레이와 CMOS 로직 디바이스 회로의 제조를 통합하는 방법에 있어서,
    메모리 영역과 로직 영역을 가진 기판을 제공하는 단계와,
    메모리 셀 절연과 로직 활성 영역 절연을 위한 STI를 형성하는 단계와,
    상기 로직 영역내의 로직 게이트와 상기 메모리 영역내의 메모리 게이트를 동시에 규정하는 단계로서, 로직 메모리 경계 구조가 또한 형성되며, 상기 로직 게이트는 제 1 도전층 아래의 게이트 산화물층을 포함하고, 상기 메모리 게이트 및 상기 로직 메모리 경계 구조는 덮개 질화물층 아래의 제 1 도전층 아래에 게이트 산화물층을 포함하는, 상기 규정 단계와,
    상기 기판, 상기 로직 게이트, 상기 메모리 게이트, 및 상기 로직 메모리 경계 구조 위에 산화물-질화물-산화물(ONO) 층을 형성하는 단계와,
    상기 ONO 층 위에 폴리실리콘층을 등각으로 침착하는 단계와,
    상기 로직 게이트, 상기 메모리 게이트, 및 상기 로직 메모리 경계 구조의 측벽들 상에 폴리실리콘 스페이서들을 남기도록 상기 폴리실리콘층을 에칭 백하는 단계로서, 이에 의해 상기 폴리실리콘 스페이서들은 상기 메모리 영역내의 제어 게이트들을 형성하는, 상기 폴리실리콘층을 에칭 백하는 단계와,
    주입 마스크로서 상기 로직 게이트와 상기 폴리실리콘 스페이서들을 사용하여 상기 로직 영역내에 소스/드레인 영역들을 형성하는 단계와,
    그 후에, 상기 로직 영역내의 상기 폴리실리콘 스페이서들을 제거하는 단계와,
    주입 마스크로서 상기 제어 게이트들을 사용하여 상기 메모리 영역내에 소스/드레인 영역들을 형성하는 단계와,
    상기 로직 영역내의 상기 소스/드레인 영역들과 상기 제어 게이트들을 살리사이드화하는 단계와,
    상기 살리사이드화된 게이트들 및 소스/드레인 영역들 위에 산화물층을 침착하는 단계와,
    상기 산화물층을 통해 상기 메모리 영역 내의 소스/드레인 영역으로 접촉 구멍을 개구시키는 단계와,
    상기 트윈 MONOS 메모리 셀 어레이와 상기 CMOS 로직 디바이스 회로의 상기 제조의 통합을 완료하기 위해 상기 접촉 구멍을 텅스텐층으로 충전하는 단계를 포함하는, 트윈 MONOS 메모리 셀 어레이와 CMOS 로직 디바이스 회로의 제조를 통합하는 방법.
  43. 제 1 항 또는 제 42 항에 있어서,
    상기 로직 영역내의 로직 게이트와 상기 메모리 영역내의 메모리 게이트를 동시에 규정하는 단계는:
    상기 기판상에 상기 게이트 산화물층을 형성하는 단계와,
    텅스텐/텅스텐 질화물층 아래에 폴리실리콘층을 포함하는 상기 제 1 도전층을 상기 게이트 산화물층 위에 침착하는 단계와,
    상기 제 1 도전층 위에 상기 덮개 질화물층을 침착하는 단계와,
    경질 마스크를 형성하도록 상기 덮개 질화물층과 상기 텅스텐/텅스텐 질화물층을 패터닝하는 단계와,
    그 후에, 상기 경질 마스크와 상기 폴리실리콘층 위에, 상기 텅스텐/텅스텐 질화물층이 산화되는 것으로부터 보호하는 질화물층을 침착하는 단계와,
    그 후에, 상기 메모리 영역내의 상기 메모리 게이트와 상기 로직 영역내의 상기 로직 게이트를 형성하도록, 상기 경질 마스크로 덮여져 있지 않은 상기 게이트 산화물층 및 상기 폴리실리콘층을 에칭 제거하는 단계를 포함하는, 트윈 MONOS 메모리 셀 어레이와 CMOS 로직 디바이스 회로의 제조를 통합하는 방법.
  44. 제 1 항 또는 제 42 항에 있어서, 상기 게이트 산화물층은 2와 10nm 사이의 두께를 갖는, 트윈 MONOS 메모리 셀 어레이와 CMOS 로직 디바이스 회로의 제조를 통합하는 방법.
  45. 제 43 항에 있어서, 상기 폴리실리콘층은 150과 250nm 사이의 두께를 갖는, 트윈 MONOS 메모리 셀 어레이와 CMOS 로직 디바이스 회로의 제조를 통합하는 방법.
  46. 제 1 항, 제 25 항, 또는 제 42 항 중 어느 한 항에 있어서, 상기 덮개 질화물층은 100과 200nm 사이의 두께를 갖는, 트윈 MONOS 메모리 셀 어레이와 CMOS 로직 디바이스 회로의 제조를 통합하는 방법.
  47. 제 42 항에 있어서,
    상기 ONO 층을 형성하는 단계 이전에,
    상기 메모리 게이트, 상기 로직 게이트, 및 상기 로직 메모리 경계 구조 위에 실리콘 산화물층을 침착하는 단계와,
    상기 제어 게이트 아래에 임계 전압을 조절하도록 상기 기판내로 붕소 이온들을 주입하는 단계와,
    상기 로직 영역과 상기 메모리 영역내에 가볍게 도핑된 소스/드레인(LDD) 영역들을 형성하는 단계를 더 포함하는, 트윈 MONOS 메모리 셀 어레이와 CMOS 로직 디바이스 회로의 제조를 통합하는 방법.
  48. 제 9 항, 제 31 항, 또는 제 47 항 중 어느 한 항에 있어서,
    상기 LDD 영역들을 형성하는 단계는:
    상기 로직 영역내에 LDD 영역들을 형성하도록 상기 기판내로 이온들을 주입하는 단계와,
    그 후에, 상기 메모리 게이트와 상기 로직 메모리 경계 구조상에 제거가능한 측벽 스페이서들을 형성하는 단계와,
    상기 메모리 영역내에 상기 LDD 영역들을 형성하도록 상기 제거가능한 측벽 스페이서들을 마스크로서 사용하여 상기 메모리 영역내로 이온들을 주입하는 단계와,
    그 후에, 상기 제거가능한 측벽 스페이서들을 제거하는 단계를 더 포함하는, 트윈 MONOS 메모리 셀 어레이와 CMOS 로직 디바이스 회로의 제조를 통합하는 방법.
  49. 제 48 항에 있어서, 상기 제거가능한 측벽 스페이서들은 폴리실리콘, 실리콘 질화물, 및 보로포스포실리케이트 글래스(BPSG;borophosphosilicate glass)로 구성된 그룹으로부터 선택되는, 트윈 MONOS 메모리 셀 어레이와 CMOS 로직 디바이스 회로의 제조를 통합하는 방법.
  50. 제 42 항에 있어서,
    상기 ONO 층을 형성하는 단계는:
    상기 기판, 상기 제 1 도전층, 및 상기 덮개 질화물층 위에 제 1 실리콘 이산화물층을 성장시키도록 인시튜 증기 발생(ISSG) 툴을 사용하는 단계와,
    상기 제 1 실리콘 이산화물층을 NH3 분위기에서 850℃보다 높은 온도에서 처리함으로써, 상기 제 1 실리콘 이산화물층 위에 실리콘 질화물층을 침착하는 단계와,
    상기 ISSG 툴을 사용하여 상기 실리콘 질화물층 위에 제 2 실리콘 이산화물층을 성장시키는 단계를 포함하는, 트윈 MONOS 메모리 셀 어레이와 CMOS 로직 디바이스 회로의 제조를 통합하는 방법.
  51. 제 12 항, 제 34 항, 또는 제 50 항 중 어느 한 항에 있어서, 상기 제 1 실리콘 이산화물층은 3.0과 5.0nm 사이의 두께를 갖고, 상기 실리콘 질화물층은 3과 6nm 사이의 두께를 가지며, 상기 제 2 실리콘 이산화물층은 3과 8nm 사이의 두께를 갖는, 트윈 MONOS 메모리 셀 어레이와 CMOS 로직 디바이스 회로의 제조를 통합하는 방법.
  52. 제 24 항 또는 제 42 항에 있어서,
    상기 ONO 층 위에 폴리실리콘층을 등각으로 침착하는 단계 이전에,
    상기 기판 위의 상기 ONO 층의 산화물-질화물 부분을 에칭 제거하는 단계와,
    잔여 ONO 층의 제 1 산화물 부분 위에 제 3 산화물층을 형성하고, 그에 의해, 적어도 상기 폴리실리콘 스페이서들의 외측부가 그 아래에 어떠한 질화물층도 갖지 않는 단계를 더 포함하는, 트윈 MONOS 메모리 셀 어레이와 CMOS 로직 디바이스 회로의 제조를 통합하는 방법.
  53. 제 1 항, 제 24 항, 또는 제 42 항 중 어느 한 항에 있어서, 상기 폴리실리콘층은 인 또는 비소 도핑되며, 화학 증착(chemical vapor deposition)에 의해 60과 100nm 사이의 두께로 침착되는, 트윈 MONOS 메모리 셀 어레이와 CMOS 로직 디바이스 회로의 제조를 통합하는 방법.
  54. 제 22 항 또는 제 42 항에 있어서,
    상기 제어 게이트들을 살리사이드화하는 단계 이후에,
    상기 제어 게이트들과 상기 기판 위에 실리콘 질화물층을 침착하는 단계와,
    상기 실리콘 질화물층 위에 유전층을 침착하고, 상기 유전층을 상기 제어 게이트들의 상부면의 레벨로 에칭 백하는 단계와,
    상기 제어 게이트들이 완전히 덮여질 때까지, 상기 제어 게이트들과 상기 유전층 위에 실리콘 질화물층을 침착하는 공정 및 실리콘 질화물 스페이서들을 형성하도록 상기 실리콘 질화물층을 에칭 백하는 공정을 반복하는 단계를 더 포함하는, 트윈 MONOS 메모리 셀 어레이와 CMOS 로직 디바이스 회로의 제조를 통합하는 방법.
  55. 트윈 MONOS 메모리 셀 어레이 및 CMOS 로직 디바이스 회로가 통합된 회로 디바이스에 있어서,
    메모리 영역내의 필드 주입 메모리 셀 절연과,
    로직 영역내의 살리사이드화된 로직 게이트 및 인접한 살리사이드화된 소스/드레인 영역과,
    상기 메모리 영역내의 메모리 게이트 및 인접한 살리사이드화된 소스/드레인 영역과,
    산화물-질화물-산화물(ONO)층에 의해 상기 메모리 게이트로부터 절연된 상기 메모리 게이트의 측벽들상의 제어 게이트들과,
    상기 메모리 게이트와 접촉하는 살리사이드화된 워드 게이트를 포함하는, 회로 디바이스.
  56. 제 55 항에 있어서, 상기 제어 게이트들은 비트 라인에 평행하고, 상기 워드 게이트는 상기 제어 게이트들 및 상기 비트 라인에 수직인, 회로 디바이스.
  57. 제 55 항에 있어서, 상기 메모리 게이트와 상기 로직 게이트는 폴리실리콘을 포함하는, 회로 디바이스.
  58. 제 55 항에 있어서, 상기 워드 게이트는 폴리실리콘, 텅스텐/폴리실리콘, 및 텅스텐 실리사이드/폴리실리콘을 포함하는 그룹으로부터 선택되는, 회로 디바이스.
  59. 삭제
  60. 삭제
  61. 트윈 MONOS 메모리 셀 어레이 및 CMOS 로직 디바이스 회로가 통합된 회로 디바이스에 있어서,
    메모리 셀 절연 및 로직 디바이스 절연을 위한 얕은 트렌치 절연과,
    로직 영역내의 로직 게이트 및 인접한 살리사이드화된 소스/드레인 영역과,
    상기 메모리 영역내의 메모리 게이트 및 인접한 소스/드레인 영역과,
    산화물-질화물-산화물(ONO)층에 의해 상기 메모리 게이트로부터 절연된 상기 메모리 게이트의 측벽들상의 제어 게이트들과,
    상기 메모리 영역내의 상기 소스/드레인 영역과 접촉하는 유전체 레벨을 통한 로컬 배선을 포함하는, 회로 디바이스.
  62. 제 61 항에 있어서, 상기 제어 게이트들은 워드 라인에 평행하고, 비트 라인은 상기 제어 게이트들 및 상기 워드 라인에 수직인, 회로 디바이스.
  63. 삭제
  64. 삭제
  65. 삭제
  66. 트윈 MONOS 메모리 셀 어레이 및 CMOS 로직 디바이스 회로가 통합된 회로 디바이스에 있어서,
    비트 라인의 방향을 따른 메모리 디바이스 절연을 위한 얕은 트렌치 절연 및 로직 디바이스 절연을 위한 얕은 트렌치 절연과,
    로직 영역내의 로직 게이트들 및 인접한 살리사이드화된 소스/드레인 영역들과,
    메모리 영역내의 워드 라인으로서 작용하는 메모리 게이트의 각 측면상의 개별적 접촉 확산들에 대한 이중 금속 비트 라인들과,
    상기 워드 라인과, 인접한 소스/드레인 영역들을 따르는 상기 메모리 게이트의 측벽들 상의 제어 게이트들로서, 상기 메모리 게이트의 측벽 상의 상기 제어 게이트들은 유전층에 의해 상기 메모리 게이트로부터 절연되고, 유전층은 또한 상기 제어 게이트들 아래에 있으며, 상기 워드 라인들과 상기 제어 게이트들은 상기 이중 금속 비트 라인들에 수직인, 상기 제어 게이트들과,
    비트 접촉들을 위해 비트 라인 방향을 따르는 상기 워드 라인들 사이의 상기 접촉 확산들의 교번 연장부들로서, 일 측면상의 상기 접촉 확산들의 상기 연장부들은 상기 이중 금속 비트 라인들 중 하나와 접촉하고, 다른 측면상에서는 상기 이중 금속 비트 라인들 중 다른 하나와 접촉하는, 상기 교번 연장부들과,
    유전체 레벨을 통해 상기 메모리 영역내의 상기 소스/드레인 영역들 중 하나와 접촉하는 로컬 배선을 포함하는, 회로 디바이스.
  67. 삭제
  68. 제 66 항에 있어서, 상기 유전층은 산화물-질화물-산화물(ONO)을 포함하는, 회로 디바이스.
  69. 제 66 항에 있어서, 상기 유전층은 상기 소스/드레인 영역에 인접한 상기 제어 게이트들의 부분 아래에 있지 않은, 회로 디바이스.
  70. 트윈 MONOS 메모리 셀 어레이 및 CMOS 로직 디바이스 회로가 통합된 회로 디바이스에 있어서,
    로직 영역내의 로직 게이트들 및 인접한 살리사이드화된 소스/드레인 영역들과,
    메모리 영역내의 메모리 게이트들 및 인접한 소스/드레인 영역들과,
    산화물-질화물-산화물(ONO)층에 의해 상기 메모리 게이트들로부터 절연된 상기 메모리 게이트들의 측벽들상의 제어 게이트들과,
    상기 제어 게이트들에 평행한 워드 라인들과,
    얕은 트렌치 절연 영역들에 의해 비트들로 분할된, 상기 워드 라인들의 일 측면상의 제 1 확산 영역과,
    연속적인 확산 라인을 형성하는, 상기 워드 라인들의 다른 측면상의 제 2 확산 영역과,
    상기 워드 라인들의 위에 있고 상기 워드 라인들에 수직인 금속 라인으로서, 상기 금속 라인은 상기 제 1 확산 영역의 상기 비트들 각각과 접촉하고, 상기 금속 라인은 비트 라인으로서 작용하며, 상기 금속 라인은 상기 연속적인 확산 라인과 접촉하지 않으며, 상기 연속적인 확산 라인은 소스 라인으로서 작용하는, 상기 금속 라인을 포함하는, 회로 디바이스.
  71. 제 61 항, 제 66 항, 또는 제 70 항 중 어느 한 항에 있어서, 상기 메모리 게이트와 상기 로직 게이트는 덮개 질화물층 아래의 텅스텐/텅스텐 질화물층 아래의 폴리실리콘을 포함하는, 회로 디바이스.
  72. 제 55 항, 제 61 항, 또는 제 70 항 중 어느 한 항에 있어서, 상기 ONO 층은 또한 상기 제어 게이트들 아래에 있는, 회로 디바이스.
  73. 제 55 항, 제 61 항, 또는 제 70 항 중 어느 한 항에 있어서, 상기 ONO 층은 상기 소스/드레인 영역에 인접한 상기 제어 게이트들의 부분 아래에 있지 않은, 회로 디바이스.
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