JP2003243617A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Classifications
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
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- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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Abstract
(57)【要約】
【課題】 絶縁層を研磨する工程において、研磨後の絶
縁層をより平坦化する。 【解決手段】 半導体素子間を絶縁するために半導体層
の表面に形成された素子分離領域と、半導体層の上方に
形成され不揮発性記憶装置のワードゲートを形成するた
めにパターニングされた第１導電層と、第１導電層の上
方に形成されたストッパ層と、メモリ領域内の第１導電
層の両側面にＯＮＯ膜を介して形成されたサイドウォー
ル状のコントロールゲートとを有する半導体基板を準備
する。ロジック回路領域内の第１導電層をパターニング
してロジック回路領域内に周辺回路を構成する絶縁ゲー
ト電界効果トランジスタのゲート電極を形成するととも
に、ロジック回路領域内の素子分離領域の上方にダミー
ゲート電極を形成する。半導体基板のメモリ領域とロジ
ック回路領域との全面に絶縁層を形成する。メモリ領域
内のストッパ層が露出するように絶縁層を研磨する。
縁層をより平坦化する。 【解決手段】 半導体素子間を絶縁するために半導体層
の表面に形成された素子分離領域と、半導体層の上方に
形成され不揮発性記憶装置のワードゲートを形成するた
めにパターニングされた第１導電層と、第１導電層の上
方に形成されたストッパ層と、メモリ領域内の第１導電
層の両側面にＯＮＯ膜を介して形成されたサイドウォー
ル状のコントロールゲートとを有する半導体基板を準備
する。ロジック回路領域内の第１導電層をパターニング
してロジック回路領域内に周辺回路を構成する絶縁ゲー
ト電界効果トランジスタのゲート電極を形成するととも
に、ロジック回路領域内の素子分離領域の上方にダミー
ゲート電極を形成する。半導体基板のメモリ領域とロジ
ック回路領域との全面に絶縁層を形成する。メモリ領域
内のストッパ層が露出するように絶縁層を研磨する。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリ領域とロジ
ック回路領域とを含む半導体装置の製造方法に関し、特
に、メモリ領域に形成される不揮発性記憶装置が１つの
ワードゲートに対して２つの電荷蓄積領域を有する半導
体装置の製造方法に関する。
ック回路領域とを含む半導体装置の製造方法に関し、特
に、メモリ領域に形成される不揮発性記憶装置が１つの
ワードゲートに対して２つの電荷蓄積領域を有する半導
体装置の製造方法に関する。
【０００２】
【従来の技術】不揮発性半導体記憶装置のひとつのタイ
プとして、チャネル領域とコントロールゲートとの間の
ゲート絶縁層が酸化シリコン層と窒化シリコン層との積
層体からなり、窒化シリコン層に電荷がトラップされる
ＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconducto
r）型もしくはＳＯＮＯＳ（Silicon Oxide Nitride Oxi
de Silicon）型と呼ばれるタイプがある。
プとして、チャネル領域とコントロールゲートとの間の
ゲート絶縁層が酸化シリコン層と窒化シリコン層との積
層体からなり、窒化シリコン層に電荷がトラップされる
ＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconducto
r）型もしくはＳＯＮＯＳ（Silicon Oxide Nitride Oxi
de Silicon）型と呼ばれるタイプがある。
【０００３】ＭＯＮＯＳ型の不揮発性半導体記憶装置と
して、図２０に示すデバイスが知られている（文献：
Ｙ．Hayashi，et al ，2000 Symposium on VLSI Techno
logy Digest of Technical Papers p.122-p.123）。
して、図２０に示すデバイスが知られている（文献：
Ｙ．Hayashi，et al ，2000 Symposium on VLSI Techno
logy Digest of Technical Papers p.122-p.123）。
【０００４】このＭＯＮＯＳ型のメモリセル１００は、
半導体基板１０上に第１ゲート絶縁層１２を介してワー
ドゲート１４が形成されている。そして、ワードゲート
１４の両側には、それぞれサイドウォール状の第１コン
トロールゲート２０と第２コントロールゲート３０とが
配置されている。第１コントロールゲート２０の底部と
半導体基板１０との間には、第２ゲート絶縁層２２が存
在し、第１コントロールゲート２０の側面とワードゲー
ト１４との間には絶縁層２４が存在する。同様に、第２
コントロールゲート３０の底部と半導体基板１０との間
には、第２ゲート絶縁層２２が存在し、第２コントロー
ルゲート３０の側面とワードゲート１４との間には絶縁
層２４が存在する。そして、隣り合うメモリセルの、対
向するコントロールゲート２０とコントロールゲート３
０との間の半導体基板１０には、ソース領域またはドレ
イン領域を構成する不純物層１６，１８が形成されてい
る。
半導体基板１０上に第１ゲート絶縁層１２を介してワー
ドゲート１４が形成されている。そして、ワードゲート
１４の両側には、それぞれサイドウォール状の第１コン
トロールゲート２０と第２コントロールゲート３０とが
配置されている。第１コントロールゲート２０の底部と
半導体基板１０との間には、第２ゲート絶縁層２２が存
在し、第１コントロールゲート２０の側面とワードゲー
ト１４との間には絶縁層２４が存在する。同様に、第２
コントロールゲート３０の底部と半導体基板１０との間
には、第２ゲート絶縁層２２が存在し、第２コントロー
ルゲート３０の側面とワードゲート１４との間には絶縁
層２４が存在する。そして、隣り合うメモリセルの、対
向するコントロールゲート２０とコントロールゲート３
０との間の半導体基板１０には、ソース領域またはドレ
イン領域を構成する不純物層１６，１８が形成されてい
る。
【０００５】このように、ひとつのメモリセル１００
は、ワードゲート１４の側面に２つのＭＯＮＯＳ型メモ
リ素子を有する。また、これらの２つのＭＯＮＯＳ型メ
モリ素子は独立に制御される。したがって、ひとつのメ
モリセル１００は、２ビットの情報を記憶することがで
きる。
は、ワードゲート１４の側面に２つのＭＯＮＯＳ型メモ
リ素子を有する。また、これらの２つのＭＯＮＯＳ型メ
モリ素子は独立に制御される。したがって、ひとつのメ
モリセル１００は、２ビットの情報を記憶することがで
きる。
【０００６】このようなＭＯＮＯＳ型のメモリセルを含
むメモリ領域と、メモリの周辺回路などを含むロジック
回路領域とを同一基板上に形成する製造方法として、基
本的にメモリ領域のメモリセルを形成し、次にロジック
回路領域の周辺回路を形成することにより、メモリ領域
とロジック回路領域とを形成し、その上層に絶縁層を介
して種々の配線層を形成する製造方法が考えられてい
る。
むメモリ領域と、メモリの周辺回路などを含むロジック
回路領域とを同一基板上に形成する製造方法として、基
本的にメモリ領域のメモリセルを形成し、次にロジック
回路領域の周辺回路を形成することにより、メモリ領域
とロジック回路領域とを形成し、その上層に絶縁層を介
して種々の配線層を形成する製造方法が考えられてい
る。
【０００７】
【発明が解決しようとする課題】ここで、上記製造方法
の一工程として、酸化シリコン層等の絶縁層を形成後、
ＣＭＰ（Chemical Mechanical Polishing ：化学的・機
械的研磨）法を用いて研磨することが行われている。
の一工程として、酸化シリコン層等の絶縁層を形成後、
ＣＭＰ（Chemical Mechanical Polishing ：化学的・機
械的研磨）法を用いて研磨することが行われている。
【０００８】この絶縁層の研磨工程後の上面は、その後
の各種工程を精度よく実行するために、例えば、この絶
縁層の上層に形成される配線等を精度よく形成するため
に、平坦であることが好ましい。しかしながら、この研
磨の速度は一様でなく、例えば、ロジック回路領域の方
がメモリ領域に対して比較的速く研磨されて、研磨後の
絶縁層の上面に段差が発生する場合がある。
の各種工程を精度よく実行するために、例えば、この絶
縁層の上層に形成される配線等を精度よく形成するため
に、平坦であることが好ましい。しかしながら、この研
磨の速度は一様でなく、例えば、ロジック回路領域の方
がメモリ領域に対して比較的速く研磨されて、研磨後の
絶縁層の上面に段差が発生する場合がある。
【０００９】この発明は、従来技術における上述の課題
を解決するためになされたものであり、メモリ領域とロ
ジック回路領域とを含む半導体装置の製造方法の絶縁層
を研磨する工程において、研磨後の絶縁層をより平坦化
する技術を提供することを目的とする。
を解決するためになされたものであり、メモリ領域とロ
ジック回路領域とを含む半導体装置の製造方法の絶縁層
を研磨する工程において、研磨後の絶縁層をより平坦化
する技術を提供することを目的とする。
【００１０】
【課題を解決するための手段およびその作用・効果】上
述の課題の少なくとも一部を解決するため、本発明の第
１の半導体装置の製造方法は、不揮発性記憶装置を含む
メモリ領域と、該不揮発性記憶装置の周辺回路を含むロ
ジック回路領域とを含む半導体装置の製造方法であっ
て、形成される半導体素子間を絶縁するために半導体層
の表面に形成された素子分離領域と、前記半導体層の上
方に形成され、前記不揮発性記憶装置のワードゲートを
形成するためにパターニングされた第１導電層と、該第
１導電層の上方に形成されたストッパ層と、前記メモリ
領域内の該第１導電層の両側面にＯＮＯ膜を介して形成
されたサイドウォール状のコントロールゲートと、を有
する半導体基板を準備する工程と、前記ロジック回路領
域内の前記第１導電層をパターニングして、該ロジック
回路領域内に前記周辺回路を構成する絶縁ゲート電界効
果トランジスタのゲート電極を形成するとともに、前記
ロジック回路領域内の前記素子分離領域の上方にダミー
ゲート電極を形成する工程と、前記半導体基板の前記メ
モリ領域と前記ロジック回路領域との全面に絶縁層を形
成する工程と、前記メモリ領域内の前記ストッパ層が露
出するように、前記絶縁層を研磨する工程と、を備える
ことを特徴とする。
述の課題の少なくとも一部を解決するため、本発明の第
１の半導体装置の製造方法は、不揮発性記憶装置を含む
メモリ領域と、該不揮発性記憶装置の周辺回路を含むロ
ジック回路領域とを含む半導体装置の製造方法であっ
て、形成される半導体素子間を絶縁するために半導体層
の表面に形成された素子分離領域と、前記半導体層の上
方に形成され、前記不揮発性記憶装置のワードゲートを
形成するためにパターニングされた第１導電層と、該第
１導電層の上方に形成されたストッパ層と、前記メモリ
領域内の該第１導電層の両側面にＯＮＯ膜を介して形成
されたサイドウォール状のコントロールゲートと、を有
する半導体基板を準備する工程と、前記ロジック回路領
域内の前記第１導電層をパターニングして、該ロジック
回路領域内に前記周辺回路を構成する絶縁ゲート電界効
果トランジスタのゲート電極を形成するとともに、前記
ロジック回路領域内の前記素子分離領域の上方にダミー
ゲート電極を形成する工程と、前記半導体基板の前記メ
モリ領域と前記ロジック回路領域との全面に絶縁層を形
成する工程と、前記メモリ領域内の前記ストッパ層が露
出するように、前記絶縁層を研磨する工程と、を備える
ことを特徴とする。
【００１１】上記製造方法によれば、ロジック回路領域
内の素子分離領域の上方にダミーゲート電極を形成する
ことにより、ロジック回路領域内のゲート電極およびダ
ミーゲート電極の形成密度を、メモリ領域の第１導電層
の形成密度に近くなるようにすることができる。これに
より、ロジック回路領域における絶縁層の凹凸の発生密
度をメモリ領域における凹凸の発生密度に近づけること
ができる。また、メモリ領域とロジック回路領域の絶縁
層の表面段差が小さくなるように、絶縁層を形成するこ
とができる。これにより、絶縁層を研磨することによっ
て発生し得る絶縁層の表面段差を抑制して、研磨後の絶
縁層をより平坦化することが可能である。
内の素子分離領域の上方にダミーゲート電極を形成する
ことにより、ロジック回路領域内のゲート電極およびダ
ミーゲート電極の形成密度を、メモリ領域の第１導電層
の形成密度に近くなるようにすることができる。これに
より、ロジック回路領域における絶縁層の凹凸の発生密
度をメモリ領域における凹凸の発生密度に近づけること
ができる。また、メモリ領域とロジック回路領域の絶縁
層の表面段差が小さくなるように、絶縁層を形成するこ
とができる。これにより、絶縁層を研磨することによっ
て発生し得る絶縁層の表面段差を抑制して、研磨後の絶
縁層をより平坦化することが可能である。
【００１２】また、本発明の第２の半導体装置の製造方
法は、不揮発性記憶装置を含むメモリ領域と、該不揮発
性記憶装置の周辺回路を含むロジック回路領域とを含む
半導体装置の製造方法であって、形成される半導体素子
間を絶縁するための素子分離領域を、半導体層の表面に
形成する工程と、前記半導体層の上方に、第１絶縁層を
形成する工程と、前記第１絶縁層の上方に、第１導電層
を形成する工程と、前記第１導電層の上方に、ストッパ
層を形成する工程と、前記メモリ領域内の前記ストッパ
層と前記第１導電層とをパターニングする工程と、前記
メモリ領域と前記ロジック回路領域との全面にＯＮＯ膜
を形成する工程と、前記ＯＮＯ膜の上方に、第２導電層
を形成する工程と、前記第２導電層を異方性エッチング
することにより、少なくとも前記メモリ領域内の前記第
１導電層の両側面に、前記ＯＮＯ膜を介してサイドウォ
ール状のコントロールゲートを形成する工程と、前記ロ
ジック回路領域内の前記ストッパ層を除去する工程と、
前記ロジック回路領域内の前記第１導電層をパターニン
グして、該ロジック回路領域内に前記周辺回路を構成す
る絶縁ゲート電界効果トランジスタのゲート電極を形成
するとともに、前記ロジック回路領域内の前記素子分離
領域の上方にダミーゲート電極を形成する工程と、少な
くとも前記ゲート電極の両側面にサイドウォール絶縁層
を形成する工程と、前記不揮発性記憶装置のソース領域
またはドレイン領域となる第１不純物層と、前記絶縁ゲ
ート電界効果トランジスタのソース領域またはドレイン
領域となる第２不純物層とを形成する工程と、前記第１
不純物層と前記第２不純物層と前記ゲート電極との表面
にシリサイド層を形成する工程と、前記メモリ領域と前
記ロジック回路領域との全面に第２絶縁層を形成する工
程と、前記メモリ領域内の前記ストッパ層が露出するよ
うに、前記第２絶縁層を研磨する工程と、前記メモリ領
域内の前記ストッパ層を除去する工程と、前記メモリ領
域内の前記第１導電層をパターニングして、該メモリ領
域内に前記不揮発性記憶装置のワードゲートを形成する
工程と、を備えることを特徴とする。
法は、不揮発性記憶装置を含むメモリ領域と、該不揮発
性記憶装置の周辺回路を含むロジック回路領域とを含む
半導体装置の製造方法であって、形成される半導体素子
間を絶縁するための素子分離領域を、半導体層の表面に
形成する工程と、前記半導体層の上方に、第１絶縁層を
形成する工程と、前記第１絶縁層の上方に、第１導電層
を形成する工程と、前記第１導電層の上方に、ストッパ
層を形成する工程と、前記メモリ領域内の前記ストッパ
層と前記第１導電層とをパターニングする工程と、前記
メモリ領域と前記ロジック回路領域との全面にＯＮＯ膜
を形成する工程と、前記ＯＮＯ膜の上方に、第２導電層
を形成する工程と、前記第２導電層を異方性エッチング
することにより、少なくとも前記メモリ領域内の前記第
１導電層の両側面に、前記ＯＮＯ膜を介してサイドウォ
ール状のコントロールゲートを形成する工程と、前記ロ
ジック回路領域内の前記ストッパ層を除去する工程と、
前記ロジック回路領域内の前記第１導電層をパターニン
グして、該ロジック回路領域内に前記周辺回路を構成す
る絶縁ゲート電界効果トランジスタのゲート電極を形成
するとともに、前記ロジック回路領域内の前記素子分離
領域の上方にダミーゲート電極を形成する工程と、少な
くとも前記ゲート電極の両側面にサイドウォール絶縁層
を形成する工程と、前記不揮発性記憶装置のソース領域
またはドレイン領域となる第１不純物層と、前記絶縁ゲ
ート電界効果トランジスタのソース領域またはドレイン
領域となる第２不純物層とを形成する工程と、前記第１
不純物層と前記第２不純物層と前記ゲート電極との表面
にシリサイド層を形成する工程と、前記メモリ領域と前
記ロジック回路領域との全面に第２絶縁層を形成する工
程と、前記メモリ領域内の前記ストッパ層が露出するよ
うに、前記第２絶縁層を研磨する工程と、前記メモリ領
域内の前記ストッパ層を除去する工程と、前記メモリ領
域内の前記第１導電層をパターニングして、該メモリ領
域内に前記不揮発性記憶装置のワードゲートを形成する
工程と、を備えることを特徴とする。
【００１３】上記第２の半導体装置の製造方法において
も、第１の半導体装置の製造方法と同様に、第２絶縁層
を研磨することによって発生し得る第２絶縁層の表面段
差を抑制して、研磨後の第２絶縁層をより平坦化するこ
とが可能である。
も、第１の半導体装置の製造方法と同様に、第２絶縁層
を研磨することによって発生し得る第２絶縁層の表面段
差を抑制して、研磨後の第２絶縁層をより平坦化するこ
とが可能である。
【００１４】
【発明の実施の形態】図１および図２は、本実施の形態
に係る製造方法によって得られた半導体装置のメモリ領
域のレイアウトを示す平面図である。図３は、本実施の
形態に係る半導体装置の一部分を示す平面図である。図
４は、図３のＡ−Ａ線に沿った断面図である。
に係る製造方法によって得られた半導体装置のメモリ領
域のレイアウトを示す平面図である。図３は、本実施の
形態に係る半導体装置の一部分を示す平面図である。図
４は、図３のＡ−Ａ線に沿った断面図である。
【００１５】図１〜図４に示す半導体装置は、ＭＯＮＯ
Ｓ型不揮発性記憶装置（以下、「メモリセル」という）
１００が複数の行および列に格子状に配列されてメモリ
セルアレイを構成しているメモリ領域１０００と、メモ
リの周辺回路などを含むロジック回路領域２０００とを
含む。
Ｓ型不揮発性記憶装置（以下、「メモリセル」という）
１００が複数の行および列に格子状に配列されてメモリ
セルアレイを構成しているメモリ領域１０００と、メモ
リの周辺回路などを含むロジック回路領域２０００とを
含む。
【００１６】Ａ．デバイスの構造：まず、図１および図
２を参照しながら、メモリ領域１０００のレイアウトに
ついて説明する。
２を参照しながら、メモリ領域１０００のレイアウトに
ついて説明する。
【００１７】図１には、メモリ領域１０００の一部であ
る第１のブロックＢ１と、これに隣り合う第２のブロッ
クＢ２とが示されている。図２には、第１のブロックＢ
１と、第１のブロックＢ１のコンタクト構造とが示され
ている。
る第１のブロックＢ１と、これに隣り合う第２のブロッ
クＢ２とが示されている。図２には、第１のブロックＢ
１と、第１のブロックＢ１のコンタクト構造とが示され
ている。
【００１８】第１のブロックＢ１と第２のブロックＢ２
との間の一部領域には、素子分離領域３００が形成され
ている。各ブロックＢ１，Ｂ２においては、Ｘ方向（行
方向）に延びる複数のワード線５０（ＷＬ）と、Ｙ方向
（列方向）に延びる複数のビット線６０（ＢＬ）とが設
けられている。一本のワード線５０は、Ｘ方向に配列さ
れた複数のワードゲート１４に接続されている。ビット
線６０は不純物層１６，１８によって構成されている。
との間の一部領域には、素子分離領域３００が形成され
ている。各ブロックＢ１，Ｂ２においては、Ｘ方向（行
方向）に延びる複数のワード線５０（ＷＬ）と、Ｙ方向
（列方向）に延びる複数のビット線６０（ＢＬ）とが設
けられている。一本のワード線５０は、Ｘ方向に配列さ
れた複数のワードゲート１４に接続されている。ビット
線６０は不純物層１６，１８によって構成されている。
【００１９】第１および第２コントロールゲート２０，
３０を構成する導電層４０は、各不純物層１６，１８を
囲むように形成されている。すなわち、第１，第２コン
トロールゲート２０，３０は、それぞれＹ方向に延びて
おり、１組の第１，第２コントロールゲート２０，３０
の一方の端部は、Ｘ方向に延びる導電層４０によって互
いに接続されている。また、１組の第１，第２コントロ
ールゲート２０，３０の他方の端部はともに１つの共通
コンタクト部２００に接続されている。したがって、各
第１，第２コントロールゲート２０，３０は、メモリセ
ルのコントロールゲートの機能と、Ｙ方向に配列された
各コントロールゲートを接続する配線としての機能とを
有する。
３０を構成する導電層４０は、各不純物層１６，１８を
囲むように形成されている。すなわち、第１，第２コン
トロールゲート２０，３０は、それぞれＹ方向に延びて
おり、１組の第１，第２コントロールゲート２０，３０
の一方の端部は、Ｘ方向に延びる導電層４０によって互
いに接続されている。また、１組の第１，第２コントロ
ールゲート２０，３０の他方の端部はともに１つの共通
コンタクト部２００に接続されている。したがって、各
第１，第２コントロールゲート２０，３０は、メモリセ
ルのコントロールゲートの機能と、Ｙ方向に配列された
各コントロールゲートを接続する配線としての機能とを
有する。
【００２０】単一のメモリセル１００は、１つのワード
ゲート１４と、このワードゲート１４の両側に形成され
た第１，第２コントロールゲート２０，３０と、これら
のコントロールゲート２０，３０の外側であって、半導
体基板内に形成された不純物層１６，１８とを含む。そ
して、不純物層１６，１８は、それぞれ隣り合うメモリ
セル１００によって共有される。
ゲート１４と、このワードゲート１４の両側に形成され
た第１，第２コントロールゲート２０，３０と、これら
のコントロールゲート２０，３０の外側であって、半導
体基板内に形成された不純物層１６，１８とを含む。そ
して、不純物層１６，１８は、それぞれ隣り合うメモリ
セル１００によって共有される。
【００２１】Ｙ方向に互いに隣り合う不純物層１６であ
って、ブロックＢ１に形成された不純物層１６とブロッ
クＢ２に形成された不純物層１６とは、半導体基板内に
形成されたコンタクト用不純物層４００によって互いに
電気的に接続されている。このコンタクト用不純物層４
００は、不純物層１６に対し、コントロールゲートの共
通コンタクト部２００とは反対側に形成される。
って、ブロックＢ１に形成された不純物層１６とブロッ
クＢ２に形成された不純物層１６とは、半導体基板内に
形成されたコンタクト用不純物層４００によって互いに
電気的に接続されている。このコンタクト用不純物層４
００は、不純物層１６に対し、コントロールゲートの共
通コンタクト部２００とは反対側に形成される。
【００２２】このコンタクト用不純物層４００上には、
コンタクト３５０が形成されている。不純物層１６によ
って構成されたビット線６０は、このコンタクト３５０
によって、上層の配線層に電気的に接続される。
コンタクト３５０が形成されている。不純物層１６によ
って構成されたビット線６０は、このコンタクト３５０
によって、上層の配線層に電気的に接続される。
【００２３】同様に、Ｙ方向に互いに隣り合う２つの不
純物層１８は、共通コンタクト部２００が配置されてい
ない側において、コンタクト用不純物層４００によって
互いに電気的に接続されている（図２参照）。
純物層１８は、共通コンタクト部２００が配置されてい
ない側において、コンタクト用不純物層４００によって
互いに電気的に接続されている（図２参照）。
【００２４】図１からわかるように、１つのブロックに
おいて、複数の共通コンタクト部２００の平面レイアウ
トは、不純物層１６と不純物層１８とで交互に異なる側
に形成され、千鳥配置となる。同様に、図２に示すよう
に、１つのブロックにおいて、複数のコンタクト用不純
物層４００の平面レイアウトは、不純物層１６と不純物
層１８とで交互に異なる側に形成され、千鳥配置とな
る。
おいて、複数の共通コンタクト部２００の平面レイアウ
トは、不純物層１６と不純物層１８とで交互に異なる側
に形成され、千鳥配置となる。同様に、図２に示すよう
に、１つのブロックにおいて、複数のコンタクト用不純
物層４００の平面レイアウトは、不純物層１６と不純物
層１８とで交互に異なる側に形成され、千鳥配置とな
る。
【００２５】次に、図３および図４を参照しながら、半
導体装置の平面構造および断面構造について説明する。
メモリ領域１０００と隣り合う位置に、例えばメモリの
周辺回路を構成するロジック回路領域２０００が形成さ
れている。メモリ領域１０００とロジック回路領域２０
００とは、素子分離領域３００によって電気的に分離さ
れている。メモリ領域１０００には、少なくともメモリ
セル１００が形成されている。ロジック回路領域２００
０には、少なくともロジック回路を構成する絶縁ゲート
電界効果トランジスタ（以下、「ＭＯＳトランジスタ」
という）５００が形成されている。
導体装置の平面構造および断面構造について説明する。
メモリ領域１０００と隣り合う位置に、例えばメモリの
周辺回路を構成するロジック回路領域２０００が形成さ
れている。メモリ領域１０００とロジック回路領域２０
００とは、素子分離領域３００によって電気的に分離さ
れている。メモリ領域１０００には、少なくともメモリ
セル１００が形成されている。ロジック回路領域２００
０には、少なくともロジック回路を構成する絶縁ゲート
電界効果トランジスタ（以下、「ＭＯＳトランジスタ」
という）５００が形成されている。
【００２６】まず、メモリ領域１０００について説明す
る。
る。
【００２７】図４に示すように、メモリセル１００は、
半導体基板１０の上方に第１ゲート絶縁層１２を介して
形成されたワードゲート１４と、半導体基板１０内に形
成された、ソース領域またはドレイン領域を構成する不
純物層１６，１８と、ワードゲート１４の両側に沿って
それぞれ形成された、サイドウォール状の第１および第
２のコントロールゲート２０，３０とを含む。また、不
純物層１６，１８上には、シリサイド層９２が形成され
ている。
半導体基板１０の上方に第１ゲート絶縁層１２を介して
形成されたワードゲート１４と、半導体基板１０内に形
成された、ソース領域またはドレイン領域を構成する不
純物層１６，１８と、ワードゲート１４の両側に沿って
それぞれ形成された、サイドウォール状の第１および第
２のコントロールゲート２０，３０とを含む。また、不
純物層１６，１８上には、シリサイド層９２が形成され
ている。
【００２８】第１コントロールゲート２０は、半導体基
板１０の上方に第２ゲート絶縁層２２を介して形成さ
れ、かつ、ワードゲート１４の一方の側面に対してサイ
ド絶縁層２４を介して形成されている。同様に、第２コ
ントロールゲート３０は、半導体基板１０の上方に第２
ゲート絶縁層２２を介して形成され、かつ、ワードゲー
ト１４の他方の側面に対してサイド絶縁層２４を介して
形成されている。
板１０の上方に第２ゲート絶縁層２２を介して形成さ
れ、かつ、ワードゲート１４の一方の側面に対してサイ
ド絶縁層２４を介して形成されている。同様に、第２コ
ントロールゲート３０は、半導体基板１０の上方に第２
ゲート絶縁層２２を介して形成され、かつ、ワードゲー
ト１４の他方の側面に対してサイド絶縁層２４を介して
形成されている。
【００２９】第２ゲート絶縁層２２およびサイド絶縁層
２４は、ＯＮＯ膜である。具体的には、第２ゲート絶縁
層２２およびサイド絶縁層２４は、ボトム酸化シリコン
層（第１酸化シリコン層（Ｏ））、窒化シリコン層
（Ｎ）、トップ酸化シリコン層（第２酸化シリコン層
（Ｏ））の積層膜である。
２４は、ＯＮＯ膜である。具体的には、第２ゲート絶縁
層２２およびサイド絶縁層２４は、ボトム酸化シリコン
層（第１酸化シリコン層（Ｏ））、窒化シリコン層
（Ｎ）、トップ酸化シリコン層（第２酸化シリコン層
（Ｏ））の積層膜である。
【００３０】第２ゲート絶縁層２２の第１酸化シリコン
層は、チャネル領域と電荷蓄積領域との間に電位障壁
（potential barrier）を形成する。
層は、チャネル領域と電荷蓄積領域との間に電位障壁
（potential barrier）を形成する。
【００３１】第２ゲート絶縁層２２の窒化シリコン層
は、キャリア（たとえば電子）をトラップする電荷蓄積
領域として機能する。
は、キャリア（たとえば電子）をトラップする電荷蓄積
領域として機能する。
【００３２】第２ゲート絶縁層２２の第２酸化シリコン
層は、コントロールゲートと電荷蓄積領域との間に電位
障壁（potential barrier）を形成する。
層は、コントロールゲートと電荷蓄積領域との間に電位
障壁（potential barrier）を形成する。
【００３３】サイド絶縁層２４は、ワードゲート１４
と、コントロールゲート２０，３０とをそれぞれ電気的
に分離させる。また、サイド絶縁層２４の上端は、ワー
ドゲート１４と第１，第２コントロールゲート２０，３
０とのショートを防ぐために、コントロールゲート２
０，３０の上端に比べ、半導体基板１０に対して上方に
位置している。
と、コントロールゲート２０，３０とをそれぞれ電気的
に分離させる。また、サイド絶縁層２４の上端は、ワー
ドゲート１４と第１，第２コントロールゲート２０，３
０とのショートを防ぐために、コントロールゲート２
０，３０の上端に比べ、半導体基板１０に対して上方に
位置している。
【００３４】なお、サイド絶縁層２４と第２ゲート絶縁
層２２とは、同一の成膜工程で形成され、それぞれの層
構造は等しくなる。
層２２とは、同一の成膜工程で形成され、それぞれの層
構造は等しくなる。
【００３５】そして、隣り合うメモリセル１００におい
て、隣り合う第１コントロールゲート２０と第２コント
ロールゲート３０との間には、埋め込み絶縁層７０が形
成される。この埋め込み絶縁層７０は、少なくともコン
トロールゲート２０，３０が露出しないようにこれらを
覆っている。具体的には、埋込み絶縁層７０の上面は、
サイド絶縁層２４の上端よりも半導体基板１０に対して
上方に位置している。埋込み絶縁層７０をこのように形
成することで、ワードゲート１４およびワード線５０に
対する第１，第２コントロールゲート２０，３０の電気
的分離をより確実に行うことができる。
て、隣り合う第１コントロールゲート２０と第２コント
ロールゲート３０との間には、埋め込み絶縁層７０が形
成される。この埋め込み絶縁層７０は、少なくともコン
トロールゲート２０，３０が露出しないようにこれらを
覆っている。具体的には、埋込み絶縁層７０の上面は、
サイド絶縁層２４の上端よりも半導体基板１０に対して
上方に位置している。埋込み絶縁層７０をこのように形
成することで、ワードゲート１４およびワード線５０に
対する第１，第２コントロールゲート２０，３０の電気
的分離をより確実に行うことができる。
【００３６】共通コンタクト部２００には、コントロー
ルゲート２０，３０に所定の電位を供給するための導電
層が形成される。共通コンタクト部２００は、第１コン
タクト絶縁層２１２、第２コンタクト絶縁層２１０、第
１コンタクト導電層２１４、第２コンタクト導電層２３
２、第３コンタクト絶縁層２５２および第３コンタクト
導電層２６０から構成されている。
ルゲート２０，３０に所定の電位を供給するための導電
層が形成される。共通コンタクト部２００は、第１コン
タクト絶縁層２１２、第２コンタクト絶縁層２１０、第
１コンタクト導電層２１４、第２コンタクト導電層２３
２、第３コンタクト絶縁層２５２および第３コンタクト
導電層２６０から構成されている。
【００３７】第１コンタクト絶縁層２１２は、第１ゲー
ト絶縁層１２と同一の工程で形成される。
ト絶縁層１２と同一の工程で形成される。
【００３８】第２コンタクト絶縁層２１０は、第２ゲー
ト絶縁層２２およびサイド絶縁層２４と同一の工程で形
成される。従って、第２コンタクト絶縁層２１０は、第
１酸化シリコン層と窒化シリコン層と第２酸化シリコン
層の積層体から構成されている。
ト絶縁層２２およびサイド絶縁層２４と同一の工程で形
成される。従って、第２コンタクト絶縁層２１０は、第
１酸化シリコン層と窒化シリコン層と第２酸化シリコン
層の積層体から構成されている。
【００３９】第１コンタクト導電層２１４は、ワードゲ
ート１４と同一の工程で形成される。第１コンタクト導
電層２１４は、第２コンタクト絶縁層２１０の外側に形
成されている。
ート１４と同一の工程で形成される。第１コンタクト導
電層２１４は、第２コンタクト絶縁層２１０の外側に形
成されている。
【００４０】第２コンタクト導電層２３２は、第２コン
タクト絶縁層２１０の内側に形成されている。第２コン
タクト導電層２３２は、第１，第２コントロールゲート
２０，３０の形成と同一の工程によって、これらのコン
トロールゲート２０，３０と連続するように形成され
る。従って、第２コンタクト導電層２３２と、コントロ
ールゲート２０，３０とは、同一の材質で形成されてい
る。
タクト絶縁層２１０の内側に形成されている。第２コン
タクト導電層２３２は、第１，第２コントロールゲート
２０，３０の形成と同一の工程によって、これらのコン
トロールゲート２０，３０と連続するように形成され
る。従って、第２コンタクト導電層２３２と、コントロ
ールゲート２０，３０とは、同一の材質で形成されてい
る。
【００４１】第３コンタクト絶縁層２５２は、第２コン
タクト導電層２３２の内側に形成されている。第３コン
タクト絶縁層２５２は、サイドウォール絶縁層１５２と
同一の工程によって形成される。
タクト導電層２３２の内側に形成されている。第３コン
タクト絶縁層２５２は、サイドウォール絶縁層１５２と
同一の工程によって形成される。
【００４２】第３コンタクト導電層２６０は、ワード線
５０と同一の工程で形成され、第１コンタクト導電層２
１４と第２コンタクト導電層２３２とに接続されてい
る。
５０と同一の工程で形成され、第１コンタクト導電層２
１４と第２コンタクト導電層２３２とに接続されてい
る。
【００４３】次に、ロジック回路領域２０００において
は、ＭＯＳトランジスタ５００が形成されている。ＭＯ
Ｓトランジスタ５００は、半導体基板１０の上方に第３
ゲート絶縁層１２２を介して形成されたゲート電極１４
２と、半導体基板１０内に形成されたソース領域または
ドレイン領域を構成する不純物層１６２，１８２と、ゲ
ート電極１４２の両側面に沿ってそれぞれ形成されたサ
イドウォール絶縁層１５２とを含む。さらに、不純物層
１６２，１８２の上面にはシリサイド層１９２が形成さ
れ、ゲート電極１４２の上面にはシリサイド層１９４が
形成されている。
は、ＭＯＳトランジスタ５００が形成されている。ＭＯ
Ｓトランジスタ５００は、半導体基板１０の上方に第３
ゲート絶縁層１２２を介して形成されたゲート電極１４
２と、半導体基板１０内に形成されたソース領域または
ドレイン領域を構成する不純物層１６２，１８２と、ゲ
ート電極１４２の両側面に沿ってそれぞれ形成されたサ
イドウォール絶縁層１５２とを含む。さらに、不純物層
１６２，１８２の上面にはシリサイド層１９２が形成さ
れ、ゲート電極１４２の上面にはシリサイド層１９４が
形成されている。
【００４４】ロジック回路領域２０００においては、Ｍ
ＯＳトランジスタ５００は絶縁層２７０によって覆われ
ている。この絶縁層２７０は、埋込み絶縁層７０と同一
の工程で形成される。
ＯＳトランジスタ５００は絶縁層２７０によって覆われ
ている。この絶縁層２７０は、埋込み絶縁層７０と同一
の工程で形成される。
【００４５】メモリ領域１０００とロジック回路領域２
０００との境界領域には、図３および図４に示すよう
に、ワードゲート１４およびゲート電極１４２と同一の
材質からなる境界部１４０ｃが形成される。この境界部
１４０ｃは、ワードゲート１４およびゲート電極１４２
と同一の成膜工程で形成される。また、境界部１４０ｃ
の少なくとも一部は、素子分離領域３００の上方に形成
される。
０００との境界領域には、図３および図４に示すよう
に、ワードゲート１４およびゲート電極１４２と同一の
材質からなる境界部１４０ｃが形成される。この境界部
１４０ｃは、ワードゲート１４およびゲート電極１４２
と同一の成膜工程で形成される。また、境界部１４０ｃ
の少なくとも一部は、素子分離領域３００の上方に形成
される。
【００４６】境界部１４０ｃの一方の側面（メモリ領域
１０００側）には、コントロールゲート２０，３０と同
一の材質のサイドウォール状導電層２０ａが形成されて
いる。このサイドウォール状導電層２０ａは、Ｙ方向に
延びており、共通コンタクト部２００を介して隣り合う
コントロールゲート３０と電気的に接続されている。こ
のサイドウォール状導電層２０ａは、メモリセルのコン
トロールゲートとしては利用されない。しかしながら、
サイドウォール状導電層２０ａを隣り合うコントロール
ゲート３０と電気的に接続させることによって、サイド
ウォール状導電層２０ａと隣り合うコントロールゲート
３０の電気特性を、他のコントロールゲートの電気特性
と等しくすることができる。
１０００側）には、コントロールゲート２０，３０と同
一の材質のサイドウォール状導電層２０ａが形成されて
いる。このサイドウォール状導電層２０ａは、Ｙ方向に
延びており、共通コンタクト部２００を介して隣り合う
コントロールゲート３０と電気的に接続されている。こ
のサイドウォール状導電層２０ａは、メモリセルのコン
トロールゲートとしては利用されない。しかしながら、
サイドウォール状導電層２０ａを隣り合うコントロール
ゲート３０と電気的に接続させることによって、サイド
ウォール状導電層２０ａと隣り合うコントロールゲート
３０の電気特性を、他のコントロールゲートの電気特性
と等しくすることができる。
【００４７】また、境界部１４０ｃの他の側面（ロジッ
ク回路領域２０００側）には、ＭＯＳトランジスタ５０
０のサイドウォール絶縁層１５２の形成と同一の工程に
よって形成されたサイドウォール状絶縁層１５２が形成
されている。
ク回路領域２０００側）には、ＭＯＳトランジスタ５０
０のサイドウォール絶縁層１５２の形成と同一の工程に
よって形成されたサイドウォール状絶縁層１５２が形成
されている。
【００４８】メモリセル１００およびＭＯＳトランジス
タ５００などが形成された半導体基板１０上には、層間
絶縁層７２が形成されている。そして、層間絶縁層７２
には、例えば共通コンタクト部２００の第３コンタクト
導電層２６０に到達するコンタクトホールが形成されて
いる。このコンタクトホール内に、タングステンプラグ
または銅プラグなどの導電層８２が充填され、この導電
層８２は層間絶縁層７２上に形成された配線層８０と接
続されている。
タ５００などが形成された半導体基板１０上には、層間
絶縁層７２が形成されている。そして、層間絶縁層７２
には、例えば共通コンタクト部２００の第３コンタクト
導電層２６０に到達するコンタクトホールが形成されて
いる。このコンタクトホール内に、タングステンプラグ
または銅プラグなどの導電層８２が充填され、この導電
層８２は層間絶縁層７２上に形成された配線層８０と接
続されている。
【００４９】Ｂ．半導体装置の基本的な製造方法：次
に、実施の形態に係る半導体装置の製造方法を説明する
ために、まず、その前提となる基本的な製造方法につい
て、図５〜図１６を参照しながら説明する。なお、図５
〜図１６の各断面図は、図３のＡ−Ａ線に沿った部分に
対応する。また、図５〜図１６において、図１〜図４で
示す部分と実質的に同一の部分には同一の符号を付し、
重複する記載は省略する。
に、実施の形態に係る半導体装置の製造方法を説明する
ために、まず、その前提となる基本的な製造方法につい
て、図５〜図１６を参照しながら説明する。なお、図５
〜図１６の各断面図は、図３のＡ−Ａ線に沿った部分に
対応する。また、図５〜図１６において、図１〜図４で
示す部分と実質的に同一の部分には同一の符号を付し、
重複する記載は省略する。
【００５０】（１）図５に示すように、まず、半導体基
板１０の表面に、トレンチアイソレーション法によって
素子分離領域３００を形成する。そして、イオン注入に
よって、コンタクト用不純物層４００（図１参照）を半
導体基板１０内に形成する。
板１０の表面に、トレンチアイソレーション法によって
素子分離領域３００を形成する。そして、イオン注入に
よって、コンタクト用不純物層４００（図１参照）を半
導体基板１０内に形成する。
【００５１】次いで、半導体基板１０の表面に、ゲート
絶縁層となる絶縁層１２０を形成する。なお、この絶縁
層１２０が本発明の第１絶縁層に相当する。次いで、ワ
ードゲート１４とゲート電極１４２とになるゲート層１
４０を絶縁層１２０上に堆積する。ゲート層１４０はド
ープトポリシリコンからなる。次いで、後のＣＭＰ（Ch
emical Mechanical Polishing ：化学的・機械的研磨）
工程において、研磨終了の目安となるストッパ層Ｓ１０
０をゲート層１４０上に形成する。ストッパ層Ｓ１００
は、窒化シリコン層からなる。
絶縁層となる絶縁層１２０を形成する。なお、この絶縁
層１２０が本発明の第１絶縁層に相当する。次いで、ワ
ードゲート１４とゲート電極１４２とになるゲート層１
４０を絶縁層１２０上に堆積する。ゲート層１４０はド
ープトポリシリコンからなる。次いで、後のＣＭＰ（Ch
emical Mechanical Polishing ：化学的・機械的研磨）
工程において、研磨終了の目安となるストッパ層Ｓ１０
０をゲート層１４０上に形成する。ストッパ層Ｓ１００
は、窒化シリコン層からなる。
【００５２】（２）図６に示すように、メモリ領域１０
００にパターニングされたゲート層１４０ａを形成す
る。例えば、ストッパ層Ｓ１００（図５参照）の上に、
ロジック回路領域２０００の全てを覆い、さらに、メモ
リ領域１０００の一部にまで張り出したレジスト層（図
示しない）を形成する。次いで、このレジスト層をマス
クとしてストッパ層Ｓ１００をパターニングする。その
後、パターニングされたストッパ層をマスクとして、ゲ
ート層１４０をエッチングする。この結果、図６に示す
ように、メモリ領域１０００では、ゲート層１４０がパ
ターニングされゲート層１４０ａとなる。一方、この工
程では、ロジック回路領域２０００内のゲート層１４０
はパターニングされない（以後、ロジック回路領域内の
ゲート層１４０を便宜的に１４０ｂと呼ぶ）。
００にパターニングされたゲート層１４０ａを形成す
る。例えば、ストッパ層Ｓ１００（図５参照）の上に、
ロジック回路領域２０００の全てを覆い、さらに、メモ
リ領域１０００の一部にまで張り出したレジスト層（図
示しない）を形成する。次いで、このレジスト層をマス
クとしてストッパ層Ｓ１００をパターニングする。その
後、パターニングされたストッパ層をマスクとして、ゲ
ート層１４０をエッチングする。この結果、図６に示す
ように、メモリ領域１０００では、ゲート層１４０がパ
ターニングされゲート層１４０ａとなる。一方、この工
程では、ロジック回路領域２０００内のゲート層１４０
はパターニングされない（以後、ロジック回路領域内の
ゲート層１４０を便宜的に１４０ｂと呼ぶ）。
【００５３】パターニング後の様子を平面的に示したの
が図７である。このパターニングによって、メモリ領域
１０００内のゲート層１４０およびストッパ層Ｓ１００
の積層体には、開口部１６０，１８０が設けられる。開
口部１６０，１８０は、後のイオン注入によって不純物
層１６，１８が形成される領域にほぼ対応している。そ
して、後の工程で、開口部１６０，１８０の側面に沿っ
てサイド絶縁層とコントロールゲートとが形成される。
が図７である。このパターニングによって、メモリ領域
１０００内のゲート層１４０およびストッパ層Ｓ１００
の積層体には、開口部１６０，１８０が設けられる。開
口部１６０，１８０は、後のイオン注入によって不純物
層１６，１８が形成される領域にほぼ対応している。そ
して、後の工程で、開口部１６０，１８０の側面に沿っ
てサイド絶縁層とコントロールゲートとが形成される。
【００５４】（３）図８に示すように、半導体基板１０
上に、ＯＮＯ膜２２０を全面的に形成する。ＯＮＯ膜２
２０は、第１酸化シリコン層（Ｏ）、窒化シリコン層
（Ｎ）および第２酸化シリコン層（Ｏ）を順次堆積させ
ることで形成される。第１酸化シリコン層は、たとえば
熱酸化法、ＣＶＤ法を用いて成膜することができる。窒
化シリコン層は、たとえばＣＶＤ法によって成膜するこ
とができる。第２酸化シリコン層は、ＣＶＤ法、具体的
には高温酸化法（ＨＴＯ）を用いて成膜することができ
る。これらの各層を成膜した後、アニール処理を行い、
各層を緻密化することが好ましい。
上に、ＯＮＯ膜２２０を全面的に形成する。ＯＮＯ膜２
２０は、第１酸化シリコン層（Ｏ）、窒化シリコン層
（Ｎ）および第２酸化シリコン層（Ｏ）を順次堆積させ
ることで形成される。第１酸化シリコン層は、たとえば
熱酸化法、ＣＶＤ法を用いて成膜することができる。窒
化シリコン層は、たとえばＣＶＤ法によって成膜するこ
とができる。第２酸化シリコン層は、ＣＶＤ法、具体的
には高温酸化法（ＨＴＯ）を用いて成膜することができ
る。これらの各層を成膜した後、アニール処理を行い、
各層を緻密化することが好ましい。
【００５５】ＯＮＯ膜２２０は、後のパターニングによ
って、第２ゲート絶縁層２２およびサイド絶縁層２４、
ならびに第２コンタクト絶縁層２１０となる（図４参
照）。
って、第２ゲート絶縁層２２およびサイド絶縁層２４、
ならびに第２コンタクト絶縁層２１０となる（図４参
照）。
【００５６】（４）図９に示すように、ドープトポリシ
リコン層２３０を、ＯＮＯ膜２２０上に全面的に形成す
る。ドープトポリシリコン層２３０は、後にエッチング
されて、コントロールゲート２０，３０を構成する導電
層４０（図１参照）および共通コンタクト部２００の第
２導電層２３２（図３参照）となる。
リコン層２３０を、ＯＮＯ膜２２０上に全面的に形成す
る。ドープトポリシリコン層２３０は、後にエッチング
されて、コントロールゲート２０，３０を構成する導電
層４０（図１参照）および共通コンタクト部２００の第
２導電層２３２（図３参照）となる。
【００５７】次いで、共通コンタクト部が形成される領
域に、レジスト層Ｒ１００を形成する。
域に、レジスト層Ｒ１００を形成する。
【００５８】（５）図１０に示すように、ドープトポリ
シリコン層２３０（図９参照）をレジスト層Ｒ１００を
マスクとして全面的に異方性エッチングすることによ
り、第１および第２コントロールゲート２０，３０およ
び第２コンタクト導電層２３２を形成する。
シリコン層２３０（図９参照）をレジスト層Ｒ１００を
マスクとして全面的に異方性エッチングすることによ
り、第１および第２コントロールゲート２０，３０およ
び第２コンタクト導電層２３２を形成する。
【００５９】すなわち、このエッチング工程によって、
メモリ領域１０００の開口部１６０，１８０（図７参
照）の側面に沿って、サイドウォール状のコントロール
ゲート２０，３０が形成される。これと同時に、レジス
ト層Ｒ１００（図９参照）でマスクされた部分には、第
２コンタクト導電層２３２が形成される。一方、ロジッ
ク回路領域２０００内に堆積されたドープトポリシリコ
ン層２３０は完全に除去される。但し、境界領域におい
ては、ゲート層１４０ｂの一方の端部（メモリ領域１０
００側）の側面に、ドープトポリシリコン層２３０がサ
イドウォール状に残存することになる。その後、レジス
ト層Ｒ１００は除去される。
メモリ領域１０００の開口部１６０，１８０（図７参
照）の側面に沿って、サイドウォール状のコントロール
ゲート２０，３０が形成される。これと同時に、レジス
ト層Ｒ１００（図９参照）でマスクされた部分には、第
２コンタクト導電層２３２が形成される。一方、ロジッ
ク回路領域２０００内に堆積されたドープトポリシリコ
ン層２３０は完全に除去される。但し、境界領域におい
ては、ゲート層１４０ｂの一方の端部（メモリ領域１０
００側）の側面に、ドープトポリシリコン層２３０がサ
イドウォール状に残存することになる。その後、レジス
ト層Ｒ１００は除去される。
【００６０】（６）図１１に示すように、メモリ領域１
０００の全てを覆い、さらにロジック回路領域の一部に
まで張り出したレジスト層Ｒ２００を形成する。次い
で、レジスト層Ｒ２００をマスクとしてロジック回路領
域２０００におけるＯＮＯ膜２２０とストッパ層Ｓ１０
０とを除去する。このエッチング工程によって、境界領
域を除くロジック回路領域２０００内のストッパ層Ｓ１
００は全て除去される。
０００の全てを覆い、さらにロジック回路領域の一部に
まで張り出したレジスト層Ｒ２００を形成する。次い
で、レジスト層Ｒ２００をマスクとしてロジック回路領
域２０００におけるＯＮＯ膜２２０とストッパ層Ｓ１０
０とを除去する。このエッチング工程によって、境界領
域を除くロジック回路領域２０００内のストッパ層Ｓ１
００は全て除去される。
【００６１】このとき、メモリ領域１０００とロジック
回路領域２０００との境界領域に位置するゲート層１４
０ｂであって、上記（２）のエッチング工程で使用され
るレジスト層と、この（６）のエッチング工程で使用さ
れるレジスト層Ｒ２００とに共に覆われていた領域は、
後の工程で境界部１４０ｃ（図４参照）となる。また、
このパターニングによって形成されたストッパ層Ｓ１０
０ａは、メモリ領域１０００内の他のストッパ層Ｓ１０
０より幅が大きい。その後、レジスト層Ｒ２００は除去
される。
回路領域２０００との境界領域に位置するゲート層１４
０ｂであって、上記（２）のエッチング工程で使用され
るレジスト層と、この（６）のエッチング工程で使用さ
れるレジスト層Ｒ２００とに共に覆われていた領域は、
後の工程で境界部１４０ｃ（図４参照）となる。また、
このパターニングによって形成されたストッパ層Ｓ１０
０ａは、メモリ領域１０００内の他のストッパ層Ｓ１０
０より幅が大きい。その後、レジスト層Ｒ２００は除去
される。
【００６２】（７）図１２に示すように、ゲート電極１
４２を形成するためのレジスト層Ｒ３００を形成する。
このレジスト層Ｒ３００は、メモリ領域１０００の全て
と、ロジック回路領域２０００内の所定の部分とを覆う
ようにパターニングされている。次いで、レジスト層Ｒ
３００をマスクとしてゲート層１４０ｂ（図１１参照）
をエッチングすることにより、ロジック回路領域２００
０内にゲート電極１４２を形成する。また、このエッチ
ングによって、境界領域にはレジスト層Ｒ３００とスト
ッパ層Ｓ１００ａとをマスクとして自己整合的に境界部
１４０ｃがパターニングされる。
４２を形成するためのレジスト層Ｒ３００を形成する。
このレジスト層Ｒ３００は、メモリ領域１０００の全て
と、ロジック回路領域２０００内の所定の部分とを覆う
ようにパターニングされている。次いで、レジスト層Ｒ
３００をマスクとしてゲート層１４０ｂ（図１１参照）
をエッチングすることにより、ロジック回路領域２００
０内にゲート電極１４２を形成する。また、このエッチ
ングによって、境界領域にはレジスト層Ｒ３００とスト
ッパ層Ｓ１００ａとをマスクとして自己整合的に境界部
１４０ｃがパターニングされる。
【００６３】その後、レジスト層Ｒ３００は除去され
る。次いで、Ｎ型不純物をドープすることで、ロジック
回路領域２０００においてソース領域およびドレイン領
域のエクステンション層１６１，１８１が形成される。
る。次いで、Ｎ型不純物をドープすることで、ロジック
回路領域２０００においてソース領域およびドレイン領
域のエクステンション層１６１，１８１が形成される。
【００６４】（８）図１３に示すように、メモリ領域１
０００およびロジック回路領域２０００において、酸化
シリコンまたは窒化酸化シリコンなどの絶縁層２５０を
全面的に形成する。
０００およびロジック回路領域２０００において、酸化
シリコンまたは窒化酸化シリコンなどの絶縁層２５０を
全面的に形成する。
【００６５】（９）図１４に示すように、絶縁層２５０
（図１２参照）を全面的に異方性エッチングすることに
より、ロジック回路領域２０００において、ゲート電極
１４２の両側面にサイドウォール絶縁層１５２が形成さ
れる。これと共に、境界部１４０ｃのロジック回路領域
２０００側の側面にサイドウォール絶縁層１５２が形成
さる。また、コントロールゲート２０，３０上には絶縁
層１５２ａが残存させられる。また、第２コンタクト導
電層２３２を覆う第３コンタクト絶縁層２５２が形成さ
れる。さらに、このエッチングによって、後の工程でシ
リサイド層が形成される領域、例えば、後のイオン注入
によって、メモリ領域１００の不純物層１６，１８が形
成される領域、ロジック回路領域２００の不純物層１６
２，１８２が形成される領域、及びロジック回路領域２
０００のゲート電極１４２に堆積された絶縁層は除去さ
れ、半導体基板が露出する。
（図１２参照）を全面的に異方性エッチングすることに
より、ロジック回路領域２０００において、ゲート電極
１４２の両側面にサイドウォール絶縁層１５２が形成さ
れる。これと共に、境界部１４０ｃのロジック回路領域
２０００側の側面にサイドウォール絶縁層１５２が形成
さる。また、コントロールゲート２０，３０上には絶縁
層１５２ａが残存させられる。また、第２コンタクト導
電層２３２を覆う第３コンタクト絶縁層２５２が形成さ
れる。さらに、このエッチングによって、後の工程でシ
リサイド層が形成される領域、例えば、後のイオン注入
によって、メモリ領域１００の不純物層１６，１８が形
成される領域、ロジック回路領域２００の不純物層１６
２，１８２が形成される領域、及びロジック回路領域２
０００のゲート電極１４２に堆積された絶縁層は除去さ
れ、半導体基板が露出する。
【００６６】次いで、Ｎ型不純物をイオン注入すること
により、半導体基板１０内に、メモリ領域１０００のソ
ース領域またはドレイン領域を構成する不純物層１６，
１８、およびロジック回路領域２０００のソース領域ま
たはドレイン領域を構成する不純物層１６２，１８２を
形成する。
により、半導体基板１０内に、メモリ領域１０００のソ
ース領域またはドレイン領域を構成する不純物層１６，
１８、およびロジック回路領域２０００のソース領域ま
たはドレイン領域を構成する不純物層１６２，１８２を
形成する。
【００６７】次いで、シリサイド形成用の金属を全面的
に堆積させる。シリサイド形成用の金属とは、例えば、
チタンやコバルトである。その後、不純物層１６，１
８，１６２，１８２と、ゲート電極１４２との上に形成
された金属をシリサイド化反応させることにより、不純
物層１６，１８の上面にシリサイド層９２を形成させ、
不純物層１６２，１８２の上面にシリサイド層１９２を
形成させ、ゲート電極１４２の上面にシリサイド層１９
４を形成させる。従って、このシリサイド工程によっ
て、ロジック回路領域２０００のＭＯＳトランジスタ５
００（図４参照）は、ゲート電極と、ソース領域または
ドレイン領域とが共に自己整合的にシリサイド化され
る。また、同一のシリサイド工程によって、メモリ領域
１０００のメモリセル１００（図４参照）は、ソース領
域またはドレイン領域の表面が自己整合的にシリサイド
化される。
に堆積させる。シリサイド形成用の金属とは、例えば、
チタンやコバルトである。その後、不純物層１６，１
８，１６２，１８２と、ゲート電極１４２との上に形成
された金属をシリサイド化反応させることにより、不純
物層１６，１８の上面にシリサイド層９２を形成させ、
不純物層１６２，１８２の上面にシリサイド層１９２を
形成させ、ゲート電極１４２の上面にシリサイド層１９
４を形成させる。従って、このシリサイド工程によっ
て、ロジック回路領域２０００のＭＯＳトランジスタ５
００（図４参照）は、ゲート電極と、ソース領域または
ドレイン領域とが共に自己整合的にシリサイド化され
る。また、同一のシリサイド工程によって、メモリ領域
１０００のメモリセル１００（図４参照）は、ソース領
域またはドレイン領域の表面が自己整合的にシリサイド
化される。
【００６８】次いで、メモリ領域１０００およびロジッ
ク回路領域２０００において、酸化シリコンまたは窒化
酸化シリコンなどの絶縁層２７０を全面的に形成する。
絶縁層２７０は、ストッパ層Ｓ１００とＳ１００ａとを
覆うように形成される。
ク回路領域２０００において、酸化シリコンまたは窒化
酸化シリコンなどの絶縁層２７０を全面的に形成する。
絶縁層２７０は、ストッパ層Ｓ１００とＳ１００ａとを
覆うように形成される。
【００６９】（１０）図１５に示すように、絶縁層２７
０をＣＭＰ法を用いて、ストッパ層Ｓ１００，Ｓ１００
ａが露出するまで研磨し、絶縁層２７０を平坦化する。
この研磨によって、コントロールゲート２０，３０をは
さんで対向する２つのサイド絶縁層２４の間に絶縁層２
７０が残存され、埋込み絶縁層７０となる。
０をＣＭＰ法を用いて、ストッパ層Ｓ１００，Ｓ１００
ａが露出するまで研磨し、絶縁層２７０を平坦化する。
この研磨によって、コントロールゲート２０，３０をは
さんで対向する２つのサイド絶縁層２４の間に絶縁層２
７０が残存され、埋込み絶縁層７０となる。
【００７０】このとき、メモリ領域１０００において
は、ゲート層１４０ａおよびストッパ層Ｓ１００の側面
に形成されたサイド絶縁層２４の上端は、第１，第２コ
ントロールゲート２０，３０の上端に比べ、半導体基板
１０に対して上方に位置する。また、ロジック回路領域
２０００においては、ＭＯＳトランジスタ５００は絶縁
層２７０によって完全に覆われている。
は、ゲート層１４０ａおよびストッパ層Ｓ１００の側面
に形成されたサイド絶縁層２４の上端は、第１，第２コ
ントロールゲート２０，３０の上端に比べ、半導体基板
１０に対して上方に位置する。また、ロジック回路領域
２０００においては、ＭＯＳトランジスタ５００は絶縁
層２７０によって完全に覆われている。
【００７１】従って、この研磨工程が終わった段階で、
ワードゲート１４となるゲート層１４０ａと境界部１４
０ｃとの上方にはそれぞれストッパ層Ｓ１００とＳ１０
０ａとが存在することになる。一方、ゲート電極１４２
の上方にはストッパ層は無く、絶縁層２７０が存在する
ことになる。
ワードゲート１４となるゲート層１４０ａと境界部１４
０ｃとの上方にはそれぞれストッパ層Ｓ１００とＳ１０
０ａとが存在することになる。一方、ゲート電極１４２
の上方にはストッパ層は無く、絶縁層２７０が存在する
ことになる。
【００７２】（１１）ストッパ層Ｓ１００，Ｓ１００ａ
（図１５参照）を熱りん酸で除去する。この結果、少な
くともゲート層１４０ａと境界部１４０ｃとの上面が露
出する。その後、全面的にドープトポリシリコン層を堆
積させる。
（図１５参照）を熱りん酸で除去する。この結果、少な
くともゲート層１４０ａと境界部１４０ｃとの上面が露
出する。その後、全面的にドープトポリシリコン層を堆
積させる。
【００７３】次いで、図１６に示すように、堆積形成し
たドープトポリシリコン層上にパターニングされたレジ
スト層Ｒ４００を形成する。レジスト層Ｒ４００をマス
クとして、上記ドープトポリシリコン層をパターニング
することにより、ワード線５０と第３コンタクト導電層
２６０とが形成される。
たドープトポリシリコン層上にパターニングされたレジ
スト層Ｒ４００を形成する。レジスト層Ｒ４００をマス
クとして、上記ドープトポリシリコン層をパターニング
することにより、ワード線５０と第３コンタクト導電層
２６０とが形成される。
【００７４】さらに、レジスト層Ｒ４００をマスクとし
て、ゲート層１４０ａ（図１５参照）のエッチングが行
われる。このエッチングにより、ワード線５０が上方に
形成されないゲート層１４０ａが除去される。その結
果、アレイ状に配列したワードゲート１４を形成するこ
とができる。ゲート層１４０ａの除去領域は、後に形成
されるＰ型不純物層（素子分離用不純物層）１５の領域
と対応する（図３参照）。
て、ゲート層１４０ａ（図１５参照）のエッチングが行
われる。このエッチングにより、ワード線５０が上方に
形成されないゲート層１４０ａが除去される。その結
果、アレイ状に配列したワードゲート１４を形成するこ
とができる。ゲート層１４０ａの除去領域は、後に形成
されるＰ型不純物層（素子分離用不純物層）１５の領域
と対応する（図３参照）。
【００７５】なお、このエッチング工程では、第１，第
２のコントロールゲート２０、３０をなす導電層４０
は、埋込み絶縁層７０で覆われているために、エッチン
グされずに残る。また、ロジック回路領域２０００のＭ
ＯＳトランジスタ５００は、絶縁層２７０によって完全
に覆われているため、このエッチングによって影響を受
けることは無い。
２のコントロールゲート２０、３０をなす導電層４０
は、埋込み絶縁層７０で覆われているために、エッチン
グされずに残る。また、ロジック回路領域２０００のＭ
ＯＳトランジスタ５００は、絶縁層２７０によって完全
に覆われているため、このエッチングによって影響を受
けることは無い。
【００７６】次いで、Ｐ型不純物を半導体基板１０に全
面的にドープする。これにより、Ｙ方向におけるワード
ゲート１４の相互間の領域にＰ型不純物層（素子分離用
不純物層）１５（図３参照）が形成される。このＰ型不
純物層１５によって、不揮発性半導体記憶装置１００相
互の素子分離がより確実に行われる。
面的にドープする。これにより、Ｙ方向におけるワード
ゲート１４の相互間の領域にＰ型不純物層（素子分離用
不純物層）１５（図３参照）が形成される。このＰ型不
純物層１５によって、不揮発性半導体記憶装置１００相
互の素子分離がより確実に行われる。
【００７７】（１２）次いで、第１層間絶縁層を形成し
た後、公知の方法でコンタクトホールを形成し、コンタ
クトホール内の導電層および第１配線層を形成できる。
例えば、図４に示すように、層間絶縁層７２にコンタク
トホールを形成した後、共通コンタクト部２００と接続
された導電層８２および配線層８０を形成する。この工
程では、ロジック回路領域２０００においても同様にコ
ンタクト部および配線層を形成することができる。
た後、公知の方法でコンタクトホールを形成し、コンタ
クトホール内の導電層および第１配線層を形成できる。
例えば、図４に示すように、層間絶縁層７２にコンタク
トホールを形成した後、共通コンタクト部２００と接続
された導電層８２および配線層８０を形成する。この工
程では、ロジック回路領域２０００においても同様にコ
ンタクト部および配線層を形成することができる。
【００７８】以上の工程により、図１〜図４に示す半導
体装置を製造することができる。
体装置を製造することができる。
【００７９】Ｃ．ＣＭＰ法を用いた絶縁層研磨の特徴：
図１７は、上記（１０）で説明したＣＭＰ法を用いた研
磨工程の特徴を示す説明図である。図１７は、半導体装
置のメモリ領域およびロジック回路領域の要部を模式的
に示す断面図である。図１７（Ａ）に示すように、形成
された絶縁層２７０の上面は、絶縁層２７０を形成する
下層の段差、すなわち、メモリ領域１００のゲート層１
４０ａやロジック回路領域のゲート電極１４２に応じて
凹凸が発生する。具体的には、メモリ領域１０００では
ゲート層１４０ａが形成される密度が比較的高く、ロジ
ック回路領域２０００ではゲート電極１４２が形成され
る密度が比較的低いため、凹凸の発生密度はメモリ領域
１０００で比較的高く、ロジック回路領域２０００で比
較的低くなる。特に、メモリ領域１０００の複数のメモ
リセル１００が配列形成される領域では、ロジック回路
領域２０００に比べて凹凸の発生密度が高くなる。ＣＭ
Ｐ法を用いた研磨においては、この凹凸の発生密度に起
因して、絶縁層２７０の研磨速度に差が発生する場合が
ある。具体的には、比較的発生密度の小さいロジック回
路領域２０００の方が比較的発生密度の高いメモリ領域
１０００に比べて早く研磨される。このため、図１７
（Ｂ）に示すように、メモリ領域１０００のストッパ層
Ｓ１００ａが露出する前に、ロジック回路領域２０００
のゲート電極１４２が露出してしまう場合が発生する。
図１７は、上記（１０）で説明したＣＭＰ法を用いた研
磨工程の特徴を示す説明図である。図１７は、半導体装
置のメモリ領域およびロジック回路領域の要部を模式的
に示す断面図である。図１７（Ａ）に示すように、形成
された絶縁層２７０の上面は、絶縁層２７０を形成する
下層の段差、すなわち、メモリ領域１００のゲート層１
４０ａやロジック回路領域のゲート電極１４２に応じて
凹凸が発生する。具体的には、メモリ領域１０００では
ゲート層１４０ａが形成される密度が比較的高く、ロジ
ック回路領域２０００ではゲート電極１４２が形成され
る密度が比較的低いため、凹凸の発生密度はメモリ領域
１０００で比較的高く、ロジック回路領域２０００で比
較的低くなる。特に、メモリ領域１０００の複数のメモ
リセル１００が配列形成される領域では、ロジック回路
領域２０００に比べて凹凸の発生密度が高くなる。ＣＭ
Ｐ法を用いた研磨においては、この凹凸の発生密度に起
因して、絶縁層２７０の研磨速度に差が発生する場合が
ある。具体的には、比較的発生密度の小さいロジック回
路領域２０００の方が比較的発生密度の高いメモリ領域
１０００に比べて早く研磨される。このため、図１７
（Ｂ）に示すように、メモリ領域１０００のストッパ層
Ｓ１００ａが露出する前に、ロジック回路領域２０００
のゲート電極１４２が露出してしまう場合が発生する。
【００８０】ゲート電極１４２が露出すると、上記（１
１）の工程においてメモリセル１００のワードゲート１
４をパターニングする際に、ＭＯＳトランジスタ５００
がエッチングガスに晒され、特性上影響を受ける場合が
ある。
１）の工程においてメモリセル１００のワードゲート１
４をパターニングする際に、ＭＯＳトランジスタ５００
がエッチングガスに晒され、特性上影響を受ける場合が
ある。
【００８１】また、メモリ領域１０００の複数のメモリ
セル１００が配列形成される領域では、凹凸の発生密度
が比較的高いため、凸凹の発生密度が比較的低いロジッ
ク回路領域２０００に比べて、絶縁層２７０の上面の高
さが高くなる傾向にあり、絶縁層２７０の表面に段差が
発生する。この表面段差および上記研磨速度の差によっ
て、ＣＭＰ法を用いた研磨後の絶縁層２７０の上面は平
坦化されずに段差が発生する。
セル１００が配列形成される領域では、凹凸の発生密度
が比較的高いため、凸凹の発生密度が比較的低いロジッ
ク回路領域２０００に比べて、絶縁層２７０の上面の高
さが高くなる傾向にあり、絶縁層２７０の表面に段差が
発生する。この表面段差および上記研磨速度の差によっ
て、ＣＭＰ法を用いた研磨後の絶縁層２７０の上面は平
坦化されずに段差が発生する。
【００８２】絶縁層２７０の上層に形成される配線等の
微細化が進んでおり、絶縁層２７０が平坦でなく段差が
あると、その上層に形成される配線等の微細化が困難と
なる場合がある。
微細化が進んでおり、絶縁層２７０が平坦でなく段差が
あると、その上層に形成される配線等の微細化が困難と
なる場合がある。
【００８３】以上説明したように、上記（１０）で説明
したＣＭＰ法を用いた研磨工程には、ＭＯＳトランジス
タ５００がエッチングガスに晒され、特性上影響を受け
ることがあるという特徴を有している。また、絶縁層２
７０の上層に形成される配線等の微細化が困難となるこ
とがあるという特徴を有している。
したＣＭＰ法を用いた研磨工程には、ＭＯＳトランジス
タ５００がエッチングガスに晒され、特性上影響を受け
ることがあるという特徴を有している。また、絶縁層２
７０の上層に形成される配線等の微細化が困難となるこ
とがあるという特徴を有している。
【００８４】Ｄ．実施の形態に係る半導体装置製造方
法：そこで、本実施の形態に係る半導体装置の製造方法
では、上記（１）〜（６）の工程を実行後、図１８に示
すように、上記（７）の工程を実行する。次いで、上記
（８）の工程を実行後、上記（９）の工程を実行するこ
とにより、図１９に示すように絶縁層２７０を形成す
る。そして、上記（１０）の工程で説明したＣＭＰ法を
用いた絶縁層２７０の研磨工程を実行する。
法：そこで、本実施の形態に係る半導体装置の製造方法
では、上記（１）〜（６）の工程を実行後、図１８に示
すように、上記（７）の工程を実行する。次いで、上記
（８）の工程を実行後、上記（９）の工程を実行するこ
とにより、図１９に示すように絶縁層２７０を形成す
る。そして、上記（１０）の工程で説明したＣＭＰ法を
用いた絶縁層２７０の研磨工程を実行する。
【００８５】図１８に示すように、上記（７）の工程に
おいて、レジスト層Ｒ３００ａは、ロジック回路領域２
０００内のＭＯＳトランジスタ５００のゲート電極１４
２に対応する部分だけでなく、素子分離領域３００上に
ダミー素子６００としてのゲート（以下、「ダミーゲー
ト」と呼ぶ）電極１４２ａを形成するように、素子分離
領域３００の所定の部分も覆うように形成される。
おいて、レジスト層Ｒ３００ａは、ロジック回路領域２
０００内のＭＯＳトランジスタ５００のゲート電極１４
２に対応する部分だけでなく、素子分離領域３００上に
ダミー素子６００としてのゲート（以下、「ダミーゲー
ト」と呼ぶ）電極１４２ａを形成するように、素子分離
領域３００の所定の部分も覆うように形成される。
【００８６】このレジスト層Ｒ３００ａをマスクとして
ゲート層１４０ｂ（図１１参照）をエッチングすること
により、ＭＯＳトランジスタ５００のゲート電極１４２
だけでなく、ゲート電極１４２に等しい大きさのダミー
ゲート電極１４２ａを素子分離領域３００上のダミー素
子６００に対応する領域に形成する。ダミーゲート電極
１４２ａは、ロジック回路領域２０００における絶縁層
２７０の凹凸の発生密度が、メモリ領域１０００におけ
る凹凸の発生密度に近くなるように形成される。具体的
には、ダミーゲート電極１４２ａは、ロジック回路領域
２０００におけるＭＯＳトランジスタ５００のゲート電
極１４２およびダミーゲート電極１４２ａの形成密度
が、メモリ領域１０００におけるゲート層１４０ａの形
成密度に近くなるように、素子分離領域３００上に配列
形成される。
ゲート層１４０ｂ（図１１参照）をエッチングすること
により、ＭＯＳトランジスタ５００のゲート電極１４２
だけでなく、ゲート電極１４２に等しい大きさのダミー
ゲート電極１４２ａを素子分離領域３００上のダミー素
子６００に対応する領域に形成する。ダミーゲート電極
１４２ａは、ロジック回路領域２０００における絶縁層
２７０の凹凸の発生密度が、メモリ領域１０００におけ
る凹凸の発生密度に近くなるように形成される。具体的
には、ダミーゲート電極１４２ａは、ロジック回路領域
２０００におけるＭＯＳトランジスタ５００のゲート電
極１４２およびダミーゲート電極１４２ａの形成密度
が、メモリ領域１０００におけるゲート層１４０ａの形
成密度に近くなるように、素子分離領域３００上に配列
形成される。
【００８７】なお、ダミーゲート電極１４２ａは、必ず
しも、ＭＯＳトランジスタ５００のゲート電極１４２と
同じ大きさにする必要はない。例えば、メモリ領域１０
００のワードゲート１４と同じ大きさとしてもよい。す
なわち、ダミー素子６００のゲート電極１４２ａは、ロ
ジック回路領域２０００における絶縁層２７０の凹凸の
発生密度が、メモリ領域１０００における凹凸の発生密
度に近くなるように形成されれば、どのような大きさや
形状であってもよい。また、どのように配列されていて
もよい。
しも、ＭＯＳトランジスタ５００のゲート電極１４２と
同じ大きさにする必要はない。例えば、メモリ領域１０
００のワードゲート１４と同じ大きさとしてもよい。す
なわち、ダミー素子６００のゲート電極１４２ａは、ロ
ジック回路領域２０００における絶縁層２７０の凹凸の
発生密度が、メモリ領域１０００における凹凸の発生密
度に近くなるように形成されれば、どのような大きさや
形状であってもよい。また、どのように配列されていて
もよい。
【００８８】引き続き上記（７）〜（９）の工程を実行
することにより、図１９に示すように、ＭＯＳトランジ
スタ５００と同様に、ダミーゲート電極１４２ａと、こ
のダミーゲート電極１４２ａの側面に形成されたサイド
ウォール絶縁層１５２ａと、このダミーゲート電極１４
２の上面に形成されたシリサイド層１９２ａとを有する
ダミー素子６００が形成される。絶縁層２７０は、こう
して形成されたダミー素子６００を含むロジック回路領
域２０００およびメモリ領域１０００において全面的に
形成される。
することにより、図１９に示すように、ＭＯＳトランジ
スタ５００と同様に、ダミーゲート電極１４２ａと、こ
のダミーゲート電極１４２ａの側面に形成されたサイド
ウォール絶縁層１５２ａと、このダミーゲート電極１４
２の上面に形成されたシリサイド層１９２ａとを有する
ダミー素子６００が形成される。絶縁層２７０は、こう
して形成されたダミー素子６００を含むロジック回路領
域２０００およびメモリ領域１０００において全面的に
形成される。
【００８９】上述したように、ダミーゲート電極１４２
ａは、ロジック回路領域２０００におけるＭＯＳトラン
ジスタ５００のゲート電極１４２およびダミーゲート電
極１４２ａの形成密度が、メモリ領域１０００における
ゲート層１４０ａの形成密度に近くなるように形成され
る。このため、絶縁層２７０は、ロジック回路領域２０
００における絶縁層２７０の凹凸の発生密度が、メモリ
領域１０００における凹凸の発生密度に近くなるように
形成される。また、絶縁層２７０は、メモリ領域１００
０とロジック回路領域２０００の絶縁層２７０の表面段
差が小さくなるように形成される。
ａは、ロジック回路領域２０００におけるＭＯＳトラン
ジスタ５００のゲート電極１４２およびダミーゲート電
極１４２ａの形成密度が、メモリ領域１０００における
ゲート層１４０ａの形成密度に近くなるように形成され
る。このため、絶縁層２７０は、ロジック回路領域２０
００における絶縁層２７０の凹凸の発生密度が、メモリ
領域１０００における凹凸の発生密度に近くなるように
形成される。また、絶縁層２７０は、メモリ領域１００
０とロジック回路領域２０００の絶縁層２７０の表面段
差が小さくなるように形成される。
【００９０】これにより、上記（１０）の工程における
ＣＭＰ法による絶縁層２７０の研磨において、ロジック
回路領域２０００の研磨の速さをメモリ領域１０００の
研磨の速さに近づけることが可能となる。
ＣＭＰ法による絶縁層２７０の研磨において、ロジック
回路領域２０００の研磨の速さをメモリ領域１０００の
研磨の速さに近づけることが可能となる。
【００９１】従って、本実施の形態に係る半導体装置の
製造方法では、ＣＭＰ法を用いた研磨において、メモリ
領域１０００のストッパ層Ｓ１００ａが露出する前に、
ロジック回路領域２０００のゲート電極１４２が露出し
てしまうことを防止することが可能となる。
製造方法では、ＣＭＰ法を用いた研磨において、メモリ
領域１０００のストッパ層Ｓ１００ａが露出する前に、
ロジック回路領域２０００のゲート電極１４２が露出し
てしまうことを防止することが可能となる。
【００９２】また、上記工程（１０）の工程におけるＣ
ＭＰ法による絶縁層２７０の研磨において、絶縁層２７
０をより精度よく平坦化することができ、絶縁層２７０
の上層に形成される配線等の微細化が可能である。
ＭＰ法による絶縁層２７０の研磨において、絶縁層２７
０をより精度よく平坦化することができ、絶縁層２７０
の上層に形成される配線等の微細化が可能である。
【００９３】以上、本発明の一実施の形態について述べ
たが、本発明はこれに限定されず、本発明の要旨の範囲
内で種々の態様をとりうる。たとえば、上記実施の形態
では、半導体層としてバルク状の半導体基板を用いた
が、ＳＯＩ基板の半導体層を用いてもよい。
たが、本発明はこれに限定されず、本発明の要旨の範囲
内で種々の態様をとりうる。たとえば、上記実施の形態
では、半導体層としてバルク状の半導体基板を用いた
が、ＳＯＩ基板の半導体層を用いてもよい。
【図１】半導体装置のメモリ領域のレイアウトを模式的
に示す平面図である。
に示す平面図である。
【図２】半導体装置のメモリ領域のレイアウトを模式的
に示す別の平面図である。
に示す別の平面図である。
【図３】半導体装置の要部を模式的に示す平面図であ
る。
る。
【図４】図２のＡ−Ａ線に沿った部分を模式的に示す断
面図である。
面図である。
【図５】図１から図４に示す半導体装置の製造方法の一
工程を示す断面図である。
工程を示す断面図である。
【図６】図１から図４に示す半導体装置の製造方法の一
工程を示す断面図である。
工程を示す断面図である。
【図７】図６に示す半導体装置の製造方法の一工程を示
す平面図である。
す平面図である。
【図８】図１から図４に示す半導体装置の製造方法の一
工程を示す断面図である。
工程を示す断面図である。
【図９】図１から図４に示す半導体装置の製造方法の一
工程を示す断面図である。
工程を示す断面図である。
【図１０】図１から図４に示す半導体装置の製造方法の
一工程を示す断面図である。
一工程を示す断面図である。
【図１１】図１から図４に示す半導体装置の製造方法の
一工程を示す断面図である。
一工程を示す断面図である。
【図１２】図１から図４に示す半導体装置の製造方法の
一工程を示す断面図である。
一工程を示す断面図である。
【図１３】図１から図４に示す半導体装置の製造方法の
一工程を示す断面図である。
一工程を示す断面図である。
【図１４】図１から図４に示す半導体装置の製造方法の
一工程を示す断面図である。
一工程を示す断面図である。
【図１５】図１から図４に示す半導体装置の製造方法の
一工程を示す断面図である。
一工程を示す断面図である。
【図１６】図１から図４に示す半導体装置の製造方法の
一工程を示す断面図である。
一工程を示す断面図である。
【図１７】ＣＭＰ法を用いた研磨工程の特徴を示す説明
図である。
図である。
【図１８】本実施の形態に係る半導体装置の製造方法の
一工程を示す断面図である。
一工程を示す断面図である。
【図１９】本実施の形態に係る半導体装置の製造方法の
一工程を示す断面図である。
一工程を示す断面図である。
【図２０】公知のＭＯＮＯＳ型メモリセルを示す断面図
である。
である。
１０…半導体基板
１２…第１ゲート絶縁層
１４…ワードゲート
１６，１８…不純物層
２０…第１コントロールゲート
２２…第２ゲート絶縁層
２４…サイド絶縁層
３０…第２コントロールゲート
５０…ワード線
６０…ビット線
７０…埋込み絶縁層
７２…層間絶縁層
８０…配線層
１００…不揮発性記憶装置（メモリセル）
１２０…絶縁層
１２２…第３ゲート絶縁層
１４０，１４０ａ，１４０ｂ…ゲート層
１４２…ゲート電極
１４２ａ…ダミーゲート電極
１６０，１８０…開口部
１６２，１８２…不純物層
２００…共通コンタクト部
２１０…第２コンタクト絶縁層
２１２…第１コンタクト絶縁層
２１４…第１コンタクト導電層
２２０…ＯＮＯ膜
２３０…ドープドポリシリコン層
２３２…第２コンタクト導電層
２５２…第３コンタクト絶縁層
２６０…第３コンタクト導電層
２７０…絶縁層
３００…素子分離領域
４００…コンタクト用不純物層
５００…絶縁ゲート電界効果トランジスタ（ＭＯＳトラ
ンジスタ） ６００…ダミー素子 Ｓ１００…ストッパ層 Ｒ１００、Ｒ２００、Ｒ３００、Ｒ４００、Ｒ５００…
レジスト層 Ｒ３００ａ…レジスト層 １０００…メモリ領域 ２０００…ロジック回路領域
ンジスタ） ６００…ダミー素子 Ｓ１００…ストッパ層 Ｒ１００、Ｒ２００、Ｒ３００、Ｒ４００、Ｒ５００…
レジスト層 Ｒ３００ａ…レジスト層 １０００…メモリ領域 ２０００…ロジック回路領域
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 21/8234 Ｈ０１Ｌ 27/08 １０２Ｈ
21/8247 27/04 Ａ
27/04 21/88 Ｋ
27/088 29/62 Ｇ
27/115
29/43
29/788
29/792
Ｆターム(参考） 5F033 HH04 HH25 HH27 JJ04 KK04
LL04 MM07 QQ09 QQ16 QQ28
QQ37 QQ48 QQ49 QQ70 QQ73
RR04 RR06 RR08 TT08 VV02
VV16 XX01
5F038 DF05 DF11 EZ11 EZ20
5F048 AA04 AB01 AB03 AC03 BB01
BB05 BB11 BF11 BG14 DA25
DA30
5F083 EP18 EP22 EP28 EP35 EP48
ER21 GA27 HA02 JA04 JA35
JA37 JA39 JA53 KA08 MA06
MA16 NA01 PR09 PR12 PR29
PR40 PR43 PR44 PR53 PR54
ZA06 ZA12 ZA21 ZA28
5F101 BA45 BB02 BB03 BD22 BD30
BD35 BE07 BF05 BF10 BH19
BH21 BH30
Claims (2)
- 【請求項１】 不揮発性記憶装置を含むメモリ領域と、
該不揮発性記憶装置の周辺回路を含むロジック回路領域
とを含む半導体装置の製造方法であって、 形成される半導体素子間を絶縁するために半導体層の表
面に形成された素子分離領域と、前記半導体層の上方に
形成され、前記不揮発性記憶装置のワードゲートを形成
するためにパターニングされた第１導電層と、該第１導
電層の上方に形成されたストッパ層と、前記メモリ領域
内の該第１導電層の両側面にＯＮＯ膜を介して形成され
たサイドウォール状のコントロールゲートと、を有する
半導体基板を準備する工程と、 前記ロジック回路領域内の前記第１導電層をパターニン
グして、該ロジック回路領域内に前記周辺回路を構成す
る絶縁ゲート電界効果トランジスタのゲート電極を形成
するとともに、前記ロジック回路領域内の前記素子分離
領域の上方にダミーゲート電極を形成する工程と、 前記半導体基板の前記メモリ領域と前記ロジック回路領
域との全面に絶縁層を形成する工程と、 前記メモリ領域内の前記ストッパ層が露出するように、
前記絶縁層を研磨する工程と、を備える、 半導体装置の製造方法。 - 【請求項２】 不揮発性記憶装置を含むメモリ領域と、
該不揮発性記憶装置の周辺回路を含むロジック回路領域
とを含む半導体装置の製造方法であって、 形成される半導体素子間を絶縁するための素子分離領域
を、半導体層の表面に形成する工程と、 前記半導体層の上方に、第１絶縁層を形成する工程と、 前記第１絶縁層の上方に、第１導電層を形成する工程
と、 前記第１導電層の上方に、ストッパ層を形成する工程
と、 前記メモリ領域内の前記ストッパ層と前記第１導電層と
をパターニングする工程と、 前記メモリ領域と前記ロジック回路領域との全面にＯＮ
Ｏ膜を形成する工程と、 前記ＯＮＯ膜の上方に、第２導電層を形成する工程と、 前記第２導電層を異方性エッチングすることにより、少
なくとも前記メモリ領域内の前記第１導電層の両側面
に、前記ＯＮＯ膜を介してサイドウォール状のコントロ
ールゲートを形成する工程と、 前記ロジック回路領域内の前記ストッパ層を除去する工
程と、 前記ロジック回路領域内の前記第１導電層をパターニン
グして、該ロジック回路領域内に前記周辺回路を構成す
る絶縁ゲート電界効果トランジスタのゲート電極を形成
するとともに、前記ロジック回路領域内の前記素子分離
領域の上方にダミーゲート電極を形成する工程と、 少なくとも前記ゲート電極の両側面にサイドウォール絶
縁層を形成する工程と、 前記不揮発性記憶装置のソース領域またはドレイン領域
となる第１不純物層と、前記絶縁ゲート電界効果トラン
ジスタのソース領域またはドレイン領域となる第２不純
物層とを形成する工程と、 前記第１不純物層と前記第２不純物層と前記ゲート電極
との表面にシリサイド層を形成する工程と、 前記メモリ領域と前記ロジック回路領域との全面に第２
絶縁層を形成する工程と、 前記メモリ領域内の前記ストッパ層が露出するように、
前記第２絶縁層を研磨する工程と、 前記メモリ領域内の前記ストッパ層を除去する工程と、 前記メモリ領域内の前記第１導電層をパターニングし
て、該メモリ領域内に前記不揮発性記憶装置のワードゲ
ートを形成する工程と、を備える、 半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002042491A JP2003243617A (ja) | 2002-02-20 | 2002-02-20 | 半導体装置の製造方法 |
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|---|---|---|---|
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|---|---|
| JP2003243617A true JP2003243617A (ja) | 2003-08-29 |
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|---|---|---|---|
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| JP (1) | JP2003243617A (ja) |
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