TWI704648B - 記憶體裝置的製造方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 24
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 19
- 125000006850 spacer group Chemical group 0.000 claims abstract description 51
- 239000000758 substrate Substances 0.000 claims abstract description 31
- 230000002093 peripheral effect Effects 0.000 claims abstract description 13
- 239000004020 conductor Substances 0.000 claims description 17
- 238000001312 dry etching Methods 0.000 claims description 4
- 238000001039 wet etching Methods 0.000 claims description 4
- 230000000149 penetrating effect Effects 0.000 claims description 2
- 239000000463 material Substances 0.000 description 15
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 9
- 229910052814 silicon oxide Inorganic materials 0.000 description 9
- 238000005530 etching Methods 0.000 description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 7
- 229920005591 polysilicon Polymers 0.000 description 7
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 230000005641 tunneling Effects 0.000 description 4
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 3
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 239000005360 phosphosilicate glass Substances 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910001316 Ag alloy Inorganic materials 0.000 description 1
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- 229910001020 Au alloy Inorganic materials 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910000881 Cu alloy Inorganic materials 0.000 description 1
- 229910001182 Mo alloy Inorganic materials 0.000 description 1
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- 229910000990 Ni alloy Inorganic materials 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- 229910001069 Ti alloy Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 229910001080 W alloy Inorganic materials 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910003481 amorphous carbon Inorganic materials 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000003353 gold alloy Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/6653—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using the removal of at least part of spacer, e.g. disposable spacer
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
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- H10B41/42—Simultaneous manufacture of periphery and memory cells
- H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
- H10B41/47—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with a floating-gate layer also being used as part of the peripheral transistor
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- Manufacturing & Machinery (AREA)
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- Semiconductor Memories (AREA)
Abstract
本揭露提供一種記憶體裝置的製造方法，包含以下步驟：提供基底，基底包含記憶胞區與週邊區；於記憶胞區上形成複數個第一閘極結構；於週邊區上形成至少一第二閘極結構；於基底上形成襯層；於襯層上形成間隔層；於間隔層上形成停止層；於停止層上形成第一犧牲層，第一犧牲層覆蓋複數個第一閘極結構以及至少一第二閘極結構，且形成於複數個溝槽的底部；移除第一犧牲層的一部分，以暴露出位於複數個第一閘極結構以及至少一第二閘極結構上的停止層，以及位於複數個溝槽的底部的停止層；移除位於複數個溝槽的底部的停止層，以暴露出間隔層；移除剩餘的第一犧牲層；於基底上形成第二犧牲層；以及移除第二犧牲層，且移除位於複數個溝槽的底部的間隔層以及襯層，以暴露出基底。
Description
本揭露係有關於一種半導體裝置的製造方法，且特別係有關於一種記憶體裝置的製造方法。
隨著市場的快速成長，提高記憶體裝置的積集度以及縮小關鍵尺寸已成為一種趨勢。在此趨勢下，記憶體裝置常遭遇字元線漏電(word line leakage)、位元線短路(bit line short)以及高溫資料保持(high-temperature data retention，HTDR)不佳等問題。此外，位元線之間的介電層上的金屬或金屬氧化物顆粒殘留也容易導致位元線短路的問題。因此，能夠進一步提升記憶體裝置的效能的製程，仍為目前業界致力研究的課題之一。
根據本揭露一些實施例，提供一種記憶體裝置的製造方法，包含以下步驟：提供基底，基底包括記憶胞區與週邊區；於記憶胞區上形成複數個第一閘極結構；於週邊區上形成至少一第二閘極結構；於基底上形成襯層，襯層覆蓋複數個第一閘極結構以及至少一第二閘極結構，且襯層形成於複數個第一閘極結構之間的複數個溝槽的底部；於襯層上形成間隔層；於間隔層上形成停止層；於停止層上形成第一犧牲層，第一犧牲層覆蓋複數個第一閘極結構以及至少一第二閘極結構，且形成於複數個溝槽的底部；移除第一犧牲層的一部分，以暴露出位於複數個第一閘極結構以及至少一第二閘極結構上的停止層，以及位於複數個溝槽的底部的停止層；移除位於複數個溝槽的底部的停止層，以暴露出間隔層；移除剩餘的第一犧牲層；於基底上形成第二犧牲層，第二犧牲層覆蓋複數個第一閘極結構、襯層、間隔層以及停止層，且填入複數個溝槽；以及移除第二犧牲層，且移除位於複數個溝槽的底部的間隔層以及襯層，以暴露出基底。
為讓本揭露之特徵、或優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下。
請參照第1A圖，首先，提供基底100，基底100可包含記憶胞區100a與周邊區100b。
接著，於基底100的記憶胞區100a上形成複數個第一閘極結構200，以及於週邊區100b上形成至少一第二閘極結構300。在一些實施例中，第一閘極結構200之間定義出複數個溝槽110。
如第1A圖所示，在一些實施例中，第一閘極結構200及第二閘極結構300可為具有多個層別的堆疊結構。具體而言，根據一些實施例，第一閘極結構200可包含依序堆疊於基底100上的穿隧介電層202、導體層204、閘間介電層206以及導體層208。
在一些實施例中，導體層204可作為浮置閘極(floating gate)。在一些實施例中，導體層208可作為控制閘極(control gate)。
在一些實施例中，穿隧介電層202的材料可包含氧化矽。在一些實施例中，導體層204的材料可包含摻雜的多晶矽、非摻雜的多晶矽、或前述之組合。在一些實施例中，閘間介電層206的材料可包含氧化層/氮化層/氧化層(oxide/nitride/oxide，ONO)所構成的複合層，例如由氧化矽/氮化矽/氧化矽所構成的複合層。導體層208的材料可包含摻雜的多晶矽、非摻雜的多晶矽、或前述之組合。
此外，在一些實施例中，第一閘極結構200可進一步包含閘極罩幕層210，閘極罩幕層210可設置於導體層208上。在一些實施例中，閘極罩幕層210的材料可包含氧化矽、氮化矽、氮氧化矽、或前述之組合。
另一方面，根據一些實施例，第二閘極結構300可包含依序堆疊於基底100上的閘極介電層302以及導體層304。在一些實施例中，導體層304可作為邏輯元件的閘極。在一些實施例中，導體層304的材料可包含摻雜的多晶矽。
接著，如第1A圖所示，於基底100上形成襯層402，襯層402可覆蓋第一閘極結構200以及第二閘極結構300，且襯層402可形成於第一閘極結構200之間的溝槽110的底部。詳細而言，在一些實施例中，襯層402可順應性地(confromally)形成於基底100、第一閘極結構200以及第二閘極結構300上。再者，襯層402可覆蓋第一閘極結構200的側壁200s及頂表面200t，並與側壁200s及頂表面200t接觸。襯層402可覆蓋第二閘極結構300的側壁300s及頂表面300t，並與側壁300s及頂表面300t接觸。
在一實施例中，可於形成第一閘極結構200及第二閘極結構300的步驟之後以及於形成襯層402的步驟之前，實行至少一離子植入製程，以於記憶胞區100a的基底100中形成多個淺摻雜區(未繪示)，並於周邊區100b的基底100中形成多個淺摻雜區(未繪示)。
在一些實施例中，襯層402的材料可包含氧化矽。此外，在一些實施例中，襯層402的材料例如可為高溫氧化物(high-temperature oxide，HTO)。
接著，於襯層402上形成間隔層404，間隔層404可覆蓋襯層402、第一閘極結構200以及第二閘極結構300，且間隔層404亦可形成於第一閘極結構200之間的溝槽110的底部。詳細而言，在一些實施例中，間隔層404可順應性地(confromally)形成於襯層402上，並與襯層402接觸。再者，間隔層404可覆蓋第一閘極結構200的側壁200s及頂表面200t以及第二閘極結構300的側壁300s及頂表面300t。
在一些實施例中，間隔層404的材料可包含氮化矽、氮氧化矽、或前述之組合。
接著，於間隔層404上形成停止層406，停止層406可覆蓋間隔層404、襯層402、第一閘極結構200以及第二閘極結構300，且停止層406亦可形成於第一閘極結構200之間的溝槽110的底部。詳細而言，在一些實施例中，停止層406可順應性地(confromally)形成於間隔層404上，並與間隔層404接觸。再者，停止層406可覆蓋第一閘極結構200的側壁200s及頂表面200t以及第二閘極結構300的側壁300s及頂表面300t。
在一些實施例中，停止層406的材料可包含氧化矽。
此外，停止層406可具有厚度T
1，間隔層404可具有厚度T
2，且襯層402可具有厚度T
3。根據一些實施例，停止層406的厚度T
1可大於間隔層404的厚度T
2，且停止層406的厚度T
1可大於襯層402的厚度T
3。再者，根據一些實施例，停止層406的厚度T
1可為襯層402及間隔層404的厚度總和(亦即，厚度T
2加上厚度T
3)的約0.8倍至約1.5倍。
接著，請參照第1B圖，於停止層406上形成第一犧牲層408，第一犧牲層408可覆蓋第一閘極結構200以及第二閘極結構300，且第一犧牲層408可形成於溝槽110的底部。再者，第一犧牲層408可覆蓋前述停止層406、間隔層404以及襯層402。詳細而言，在一些實施例中，第一犧牲層408可順應性地形成於停止層406上。再者，第一犧牲層408可覆蓋第一閘極結構200的側壁200s及頂表面200t以及第二閘極結構300的側壁300s及頂表面300t。
在一些實施例中，第一犧牲層408的材料可包含多晶矽。
接著，請參照第1C圖，移除第一犧牲層408的一部分，以暴露出位於第一閘極結構200以及第二閘極結構300上的停止層406，以及位於溝槽110的底部的停止層406。如第1C圖所示，在一些實施例中，在移除一部分的第一犧牲層408之後，暴露出位於第一閘極結構200以及第二閘極結構300上方的停止層406的部分頂表面406p，並且，暴露出位於溝槽110的底部的停止層406的部分頂表面406p。
換言之，於此步驟中，覆蓋第一閘極結構200的頂表面200t以及第二閘極結構300的頂表面300t的第一犧牲層408大致上被移除。另一方面，覆蓋第一閘極結構200的側壁200s以及第二閘極結構300的側壁300s的第一犧牲層408大致上並未被移除，第一閘極結構200及第二閘極結構300的兩側仍具有第一犧牲層408。
接著，請參照第1D圖，移除位於溝槽110的底部的停止層406，以暴露出位於停止層406下方的間隔層404。詳細而言，在一些實施例中，在移除第1C圖中經暴露的一部份的停止層406之後，暴露出位於第一閘極結構200以及第二閘極結構300上方的間隔層404的部分頂表面404p，並且，暴露出位於溝槽110的底部的間隔層404的部分頂表面404p。
應注意的是，前述移除位於溝槽110的底部的停止層406的步驟選擇性地移除停止層406而未移除間隔層404。在一些實施例中，移除第一犧牲層408的一部分的步驟係藉由濕蝕刻製程實行。
此外，請參照第1E圖，移除剩餘的第一犧牲層408，詳細而言，可移除覆蓋第一閘極結構200的側壁200s以及第二閘極結構300的側壁300s的第一犧牲層408。如第1E圖所示，於此步驟之後，溝槽110的底部大致上剩下間隔層404以及位於間隔層404下方的襯層402。
根據一些實施例，移除位於溝槽110的底部的停止層406的步驟(如第1D圖所示)與移除剩餘的第一犧牲層408的步驟(如第1E圖所示)可同時進行。詳細而言，在一些實施例中，移除位於溝槽110的底部的停止層406的步驟與移除剩餘的第一犧牲層408的步驟係藉由同一濕蝕刻製程實行。
接著，請參照第1F圖，於基底100上形成第二犧牲層410，第二犧牲層410覆蓋第一閘極結構200、襯層402、間隔層404以及停止層406，且填入溝槽110。如第1F圖所示，在一些實施例中，第二犧牲層410亦可覆蓋位於周邊區100b的第二閘極結構300。
在一些實施例中，第二犧牲層410的材料可包含多晶矽。
接著，請參照第1G圖，在一些實施例中，於基底100上形成第二犧牲層410的步驟之後，可進一步對第二犧牲層410進行回蝕刻製程，將位於周邊區100b的第二犧牲層410移除。
此外，根據一些實施例，於基底100的周邊區100b上形成第一介電層412，且第一介電層412覆蓋第二閘極結構300。在一些實施例中，可進一步對第一介電層412進行平坦化製程，使第一介電層412具有平坦的表面，接著，對第二犧牲層410進行平坦化製程，使第二犧牲層410具有平坦的表面。
在一些實施例中，第一介電層412的材料可包含階梯覆蓋能力較好的旋塗玻璃(SOG)、硼磷矽玻璃(BPSG)、磷矽玻璃(PSG)、氧化矽、其它合適的介電材料、或前述之組合。
接著，可於經平坦化的第二犧牲層410以及第一介電層412上形成罩幕層414。在一些實施例中，罩幕層414可包含氮化矽、氧化矽、非晶碳材、其它合適的的罩幕材料、或前述之組合。
接著，請參照第1H圖，在一些實施例中，可藉由圖案化製程將罩幕層414圖案化。圖案化的罩幕層414可定義出後續形成的複數個開口120的位置。具體而言，可藉由圖案化的罩幕層414作為罩幕移除部分的第二犧牲層410，以於第一閘極結構200上形成貫穿第二犧牲層410的開口120，且開口120可暴露出間隔層404的部分頂表面404p。
再者，在一些實施例中，可藉由乾蝕刻製程移除部分的第二犧牲層410，以形成開口120。
接著，請參照第1I圖，在一些實施例中，於開口120中形成第二介電層416。第二介電層416可用於定義記憶胞區100a中後續將形成的接觸件的位置。如第1I所示，第二介電層416大致上可設置於第一閘極結構200的正上方。在一些實施例中，第二介電層416與間隔層404接觸。
在一些實施例中，第二介電層416的材料可包含氧化矽、氮化矽、氮氧化矽、其它合適的介電材料、或前述之組合。
此外，在一些實施例中，於開口120中形成第二介電層416之後，可藉由濕式剝除製程、乾蝕刻製程、或前述之組合移除圖案化的罩幕層414。
接著，請參照第1J及1K圖，移除第二犧牲層410，且移除位於溝槽110的底部的間隔層404以及襯層402，以暴露出基底100的部分頂表面100p。
根據一些實施例，移除剩餘的第二犧牲層410的步驟(如第1J圖所示)與移除位於溝槽110的底部的間隔層404以及襯層402的步驟(如第1K圖所示)可同時進行。然而，根據另一些實施例，移除剩餘的第二犧牲層410的步驟與移除位於溝槽110的底部的間隔層404以及襯層402的步驟亦可分開進行。
在一些實施例中，可藉由乾蝕刻製程、濕式剝除製程移除剩餘的第二犧牲層410以及位於溝槽110的底部的間隔層404以及襯層402。
值得注意的是，由於溝槽110的底部僅剩下間隔層404與襯層402，因此，於此步驟中，用於移除間隔層404以及襯層402的蝕刻製程所需實行的蝕刻量減少，藉此可避免一次性的大量蝕刻，降低蝕刻製程損害第一閘極結構200的風險。
具體而言，根據一些實施例，由於厚度相對較厚的停止層406已於先前的步驟中移除(如第1D圖所示)，於此步驟中，僅需對厚度較薄的間隔層404與襯層402進行蝕刻製程，如此一來，可減少蝕刻製程對第一閘極結構200的側壁200s上的襯層402、間隔層404及停止層406的消耗及薄化，維持第一閘極結構200的肩部KN上的襯層402、間隔層404及停止層406的厚度，避免第一閘極結構200的導體層208(或肩部KN)外露而造成短路或漏電流。
在一些實施例中，前述第一閘極結構200的肩部KN大致上可對應於導體層208的頂角部。
接著，請參照第1L圖，於第一閘極結構200之間的溝槽110中填充導電材料418，以形成複數個接觸件130，於此，大致完成記憶體裝置10的階段製作。在一些實施例中，所述接觸件130可為自對準接觸件(self-align contact)。在一些實施例中，導電材料418可完全地填充於溝槽110中，並且形成於第二介電層416之間。
在一些實施例中，導電材料418可包含鎢(W)、銅(Cu)、鋁(Al)、金(Au)、銀(Ag)、鈦(Ti)、鉬(Mo)、鎳(Ni)、鎢合金、銅合金、鋁合金、金合金、銀合金、鈦合金、鉬合金、鎳合金、其它合適的導電材料、或前述之組合。
綜上所述，所述記憶體裝置的製造方法可保護閘極結構的側壁結構，減少溝槽底部的蝕刻製程對閘極結構的側壁結構造成損耗，避免閘極結構的肩部外露，進而可改善字元線漏電、位元線漏電或短路等問題。
10:記憶體裝置
100:基底
100a:記憶胞區
100b:周邊區
100p:部分頂表面
110:溝槽
130:接觸件
200:第一閘極結構
200s:側壁
200t:頂表面
202:穿隧介電層
204:導體層
206:閘間介電層
208:導體層
210:閘極罩幕層
300:第二閘極結構
300s:側壁
300t:頂表面
302:閘極介電層
304:導體層
402:襯層
404:間隔層
404p:部分頂表面
406:停止層
406p:部分頂表面
408:第一犧牲層
410:第二犧牲層
412:第一介電層
414:罩幕層
416:第二介電層
418:導電材料
KN:肩部
T1:厚度
T2:厚度
T3:厚度
第1A至1L圖顯示根據本揭露一些實施例中，記憶體裝置在其製造方法中各階段的結構示意圖。
100:基底
100a:記憶胞區
100b:周邊區
110:溝槽
200:第一閘極結構
200s:側壁
200t:頂表面
202:穿隧介電層
204:導體層
206:閘間介電層
208:導體層
210:閘極罩幕層
300:第二閘極結構
300s:側壁
300t:頂表面
302:閘極介電層
304:導體層
402:襯層
404:間隔層
404p:部分頂表面
406:停止層
408:第一犧牲層
T2:厚度
T3:厚度
Claims (10)
- 一種記憶體裝置的製造方法，包括： 提供一基底，該基底包括一記憶胞區與一週邊區； 於該記憶胞區上形成複數個第一閘極結構； 於該週邊區上形成至少一第二閘極結構； 於該基底上形成一襯層，該襯層覆蓋該複數個第一閘極結構以及該至少一第二閘極結構，且該襯層形成於該複數個第一閘極結構之間的複數個溝槽的底部； 於該襯層上形成一間隔層； 於該間隔層上形成一停止層； 於該停止層上形成一第一犧牲層，該第一犧牲層覆蓋該複數個第一閘極結構以及該至少一第二閘極結構，且形成於該複數個溝槽的底部； 移除該第一犧牲層的一部分，以暴露出位於該複數個第一閘極結構以及該至少一第二閘極結構上的該停止層，以及位於該複數個溝槽的底部的該停止層； 移除位於該複數個溝槽的底部的該停止層，以暴露出該間隔層； 移除剩餘的該第一犧牲層； 於該基底上形成一第二犧牲層，該第二犧牲層覆蓋該複數個第一閘極結構、該襯層、該間隔層以及該停止層，且填入該複數個溝槽；以及 移除該第二犧牲層，且移除位於該複數個溝槽的底部的該間隔層以及該襯層，以暴露出該基底。
- 如申請專利範圍第1項所述之記憶體裝置的製造方法，其中移除該第一犧牲層的一部分的步驟係藉由一乾蝕刻製程實行。
- 如申請專利範圍第1項所述之記憶體裝置的製造方法，其中移除位於該複數個溝槽的底部的該停止層的步驟以及移除剩餘的該第一犧牲層的步驟係藉由一濕蝕刻製程實行。
- 如申請專利範圍第3項所述之記憶體裝置的製造方法，其中移除位於該複數個溝槽的底部的該停止層的步驟以及移除剩餘的該第一犧牲層的步驟係藉由同一濕蝕刻製程實行。
- 如申請專利範圍第1項所述之記憶體裝置的製造方法，其中在移除位於該複數個溝槽的底部的該停止層的步驟之後，暴露出位於該複數個溝槽的底部的該間隔層的一頂表面。
- 如申請專利範圍第1項所述之記憶體裝置的製造方法，其中該停止層的厚度大於該間隔層的厚度，且該停止層的厚度大於該襯層的厚度，其中該停止層的厚度為該襯層及該間隔層的厚度總和的0.8倍至1.5倍。
- 如申請專利範圍第1項所述之記憶體裝置的製造方法，其中於該基底上形成該第二犧牲層的步驟之後，更包括： 於該基底上形成一第一介電層，且該第一介電層覆蓋該至少一第二閘極結構; 於該複數個第一閘極結構上形成貫穿該第二犧牲層的複數個開口，且該複數個開口暴露出該間隔層；以及 於該複數個開口中填充一第二介電層。
- 如申請專利範圍第1項所述之記憶體裝置的製造方法，更包括： 於該複數個第一閘極結構之間的複數個溝槽中填充一導電材料，以形成複數個接觸件。
- 如申請專利範圍第1項所述之記憶體裝置的製造方法，其中該第一犧牲層順應性地形成於該停止層上。
- 如申請專利範圍第1項所述之記憶體裝置的製造方法，其中移除位於該複數個溝槽的底部的該停止層的步驟選擇性地移除該停止層而未移除該間隔層。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW108142119A TWI704648B (zh) | 2019-11-20 | 2019-11-20 | 記憶體裝置的製造方法 |
| US17/061,442 US11362098B2 (en) | 2019-11-20 | 2020-10-01 | Method for manufacturing memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW108142119A TWI704648B (zh) | 2019-11-20 | 2019-11-20 | 記憶體裝置的製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TWI704648B true TWI704648B (zh) | 2020-09-11 |
| TW202121600A TW202121600A (zh) | 2021-06-01 |
Family
ID=73643992
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW108142119A TWI704648B (zh) | 2019-11-20 | 2019-11-20 | 記憶體裝置的製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US11362098B2 (zh) |
| TW (1) | TWI704648B (zh) |
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