TW201917870A - 記憶體單元及製作記憶體單元的方法 - Google Patents
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- 230000015654 memory Effects 0.000 title claims abstract description 420
- 238000000034 method Methods 0.000 title claims description 87
- 238000012545 processing Methods 0.000 title description 79
- 230000005669 field effect Effects 0.000 claims abstract description 184
- 238000002955 isolation Methods 0.000 claims abstract description 77
- 239000003990 capacitor Substances 0.000 claims description 135
- 239000000463 material Substances 0.000 claims description 99
- 229910052751 metal Inorganic materials 0.000 claims description 96
- 239000002184 metal Substances 0.000 claims description 96
- 239000004065 semiconductor Substances 0.000 claims description 65
- 238000001465 metallisation Methods 0.000 claims description 43
- 229910052710 silicon Inorganic materials 0.000 claims description 25
- 239000010703 silicon Substances 0.000 claims description 25
- 238000007747 plating Methods 0.000 claims description 16
- 239000004020 conductor Substances 0.000 claims description 14
- 239000012212 insulator Substances 0.000 claims description 13
- 238000004519 manufacturing process Methods 0.000 claims description 8
- 239000002070 nanowire Substances 0.000 claims description 8
- 239000002135 nanosheet Substances 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 314
- 230000008569 process Effects 0.000 description 51
- 230000010354 integration Effects 0.000 description 30
- 238000005516 engineering process Methods 0.000 description 26
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 24
- 230000000875 corresponding effect Effects 0.000 description 22
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 19
- 230000010287 polarization Effects 0.000 description 19
- 125000006850 spacer group Chemical group 0.000 description 19
- 229910052581 Si3N4 Inorganic materials 0.000 description 18
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 18
- 238000010586 diagram Methods 0.000 description 16
- 229910052814 silicon oxide Inorganic materials 0.000 description 15
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 13
- 230000002829 reductive effect Effects 0.000 description 13
- 239000013078 crystal Substances 0.000 description 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 12
- 229910004298 SiO 2 Inorganic materials 0.000 description 11
- 229910052782 aluminium Inorganic materials 0.000 description 11
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 11
- 238000010292 electrical insulation Methods 0.000 description 11
- 238000005530 etching Methods 0.000 description 11
- 238000000059 patterning Methods 0.000 description 11
- 238000000231 atomic layer deposition Methods 0.000 description 10
- 230000015572 biosynthetic process Effects 0.000 description 10
- 238000013461 design Methods 0.000 description 10
- 239000010949 copper Substances 0.000 description 9
- 238000000151 deposition Methods 0.000 description 9
- 230000005684 electric field Effects 0.000 description 9
- 238000009413 insulation Methods 0.000 description 9
- 229910000449 hafnium oxide Inorganic materials 0.000 description 8
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 8
- 238000001020 plasma etching Methods 0.000 description 8
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 7
- 229910052802 copper Inorganic materials 0.000 description 7
- 238000001459 lithography Methods 0.000 description 7
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 7
- 229910052721 tungsten Inorganic materials 0.000 description 7
- 239000010937 tungsten Substances 0.000 description 7
- 238000003486 chemical etching Methods 0.000 description 6
- 239000000126 substance Substances 0.000 description 6
- 230000008021 deposition Effects 0.000 description 5
- 238000005137 deposition process Methods 0.000 description 5
- 239000003989 dielectric material Substances 0.000 description 5
- 230000028161 membrane depolarization Effects 0.000 description 5
- 150000002739 metals Chemical class 0.000 description 5
- MCMNRKCIXSYSNV-UHFFFAOYSA-N Zirconium dioxide Chemical compound O=[Zr]=O MCMNRKCIXSYSNV-UHFFFAOYSA-N 0.000 description 4
- 229910017052 cobalt Inorganic materials 0.000 description 4
- 239000010941 cobalt Substances 0.000 description 4
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 4
- 239000002019 doping agent Substances 0.000 description 4
- 230000005621 ferroelectricity Effects 0.000 description 4
- 210000000746 body region Anatomy 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 238000005259 measurement Methods 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 230000009467 reduction Effects 0.000 description 3
- 238000003860 storage Methods 0.000 description 3
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 2
- XEEYBQQBJWHFJM-UHFFFAOYSA-N Iron Chemical compound [Fe] XEEYBQQBJWHFJM-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 235000013339 cereals Nutrition 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(iv) oxide Chemical compound O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 229910052746 lanthanum Inorganic materials 0.000 description 2
- FZLIPJUXYLNCLC-UHFFFAOYSA-N lanthanum atom Chemical compound [La] FZLIPJUXYLNCLC-UHFFFAOYSA-N 0.000 description 2
- 239000002346 layers by function Substances 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 239000002055 nanoplate Substances 0.000 description 2
- 239000012811 non-conductive material Substances 0.000 description 2
- 239000000615 nonconductor Substances 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- -1 III-V (for example Chemical compound 0.000 description 1
- 240000007594 Oryza sativa Species 0.000 description 1
- 235000007164 Oryza sativa Nutrition 0.000 description 1
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- QCWXUUIWCKQGHC-UHFFFAOYSA-N Zirconium Chemical compound [Zr] QCWXUUIWCKQGHC-UHFFFAOYSA-N 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 230000005620 antiferroelectricity Effects 0.000 description 1
- 230000005303 antiferromagnetism Effects 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000006399 behavior Effects 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 239000002041 carbon nanotube Substances 0.000 description 1
- 229910021393 carbon nanotube Inorganic materials 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 230000002596 correlated effect Effects 0.000 description 1
- 238000002425 crystallisation Methods 0.000 description 1
- 230000008025 crystallization Effects 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000001627 detrimental effect Effects 0.000 description 1
- HTXDPTMKBJXEOW-UHFFFAOYSA-N dioxoiridium Chemical compound O=[Ir]=O HTXDPTMKBJXEOW-UHFFFAOYSA-N 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 239000012777 electrically insulating material Substances 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 230000005307 ferromagnetism Effects 0.000 description 1
- 239000010408 film Substances 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 229910052735 hafnium Inorganic materials 0.000 description 1
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 229910052741 iridium Inorganic materials 0.000 description 1
- GKOZUEZYRPOHIO-UHFFFAOYSA-N iridium atom Chemical compound [Ir] GKOZUEZYRPOHIO-UHFFFAOYSA-N 0.000 description 1
- 229910052742 iron Inorganic materials 0.000 description 1
- MRELNEQAGSRDBK-UHFFFAOYSA-N lanthanum(3+);oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[La+3].[La+3] MRELNEQAGSRDBK-UHFFFAOYSA-N 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 239000000696 magnetic material Substances 0.000 description 1
- 230000005415 magnetization Effects 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000002052 molecular layer Substances 0.000 description 1
- 235000012149 noodles Nutrition 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- 229920000620 organic polymer Polymers 0.000 description 1
- 238000005240 physical vapour deposition Methods 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000004321 preservation Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 229910052761 rare earth metal Inorganic materials 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 230000002441 reversible effect Effects 0.000 description 1
- 235000009566 rice Nutrition 0.000 description 1
- 229910052707 ruthenium Inorganic materials 0.000 description 1
- WOCIAKWEIIZHES-UHFFFAOYSA-N ruthenium(iv) oxide Chemical compound O=[Ru]=O WOCIAKWEIIZHES-UHFFFAOYSA-N 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000006104 solid solution Substances 0.000 description 1
- 238000004611 spectroscopical analysis Methods 0.000 description 1
- 230000002269 spontaneous effect Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 229910052712 strontium Inorganic materials 0.000 description 1
- CIOAGBVUUVVLOB-UHFFFAOYSA-N strontium atom Chemical compound [Sr] CIOAGBVUUVVLOB-UHFFFAOYSA-N 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- ZCUFMDLYAMJYST-UHFFFAOYSA-N thorium dioxide Chemical compound O=[Th]=O ZCUFMDLYAMJYST-UHFFFAOYSA-N 0.000 description 1
- 229910003452 thorium oxide Inorganic materials 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 238000012876 topography Methods 0.000 description 1
- 230000000007 visual effect Effects 0.000 description 1
- 238000003631 wet chemical etching Methods 0.000 description 1
- 229910052727 yttrium Inorganic materials 0.000 description 1
- VWQVUPCCIRVNHF-UHFFFAOYSA-N yttrium atom Chemical compound [Y] VWQVUPCCIRVNHF-UHFFFAOYSA-N 0.000 description 1
- 229910052726 zirconium Inorganic materials 0.000 description 1
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- G11—INFORMATION STORAGE
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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Abstract
根據各種實施例，一記憶體單元可包含：一場效電晶體結構，其包含一通道區域和設置於該通道區域的一閘極結構，且該閘極結構包含一閘極電極結構和設置於該閘極電極結構和該通道區域之間的一閘極隔離結構；以及一記憶體結構，其包含一第一電極結構、一第二電極結構，和設置於該第一電極結構與該第二電極結構之間的至少一剩餘可極化層；其中，該記憶體結構的該第一電極結構導電性地連接至該場效電晶體結構的該閘極電極結構。
Description
各種實施例總體地涉及一記憶體單元(memory cell)、一電子裝置與其方法，例如一種製作一記憶體單元的方法以及一種製作一電子裝置的方法。
一般來說，在半導體工業中已經開發出各種計算機記憶體技術。計算機記憶體的一種基本組建可以稱為記憶體單元。記憶體單元可以是一電子電路且用於儲存至少一資訊(例如，按位元(bitwise))。舉例而言，記憶體單元可以具有分別表示邏輯「1」和邏輯「0」的至少兩種狀態。這些資訊可以被維持(儲存)，直到記憶體單元的狀態被改變(例如以受控的方式被改變)。儲存在記憶體單元中的資訊可以透過確定記憶體單元的狀態的方式來讀取。目前已建立許多半導體製程以整合各種類型的記憶體單元。例如，記憶體單元可以與一或多個邏輯電路一起被整合於一晶片或晶圓上。在這種情況下，用於整合記憶體單元和邏輯電路的製程可以適於以有效的方式製作兩者。
本揭露提供了一種記憶體單元，該記憶體單元可包含一場效電晶體(field-effect transistor)結構與一記憶體結構。該場效電晶體結構可 包含一通道區域和設置於該通道區域的一閘極結構，該閘極結構可包含一閘極電極結構和設置於該閘極電極結構和該通道區域之間的一閘極隔離結構。該記憶體結構可包含一第一電極結構、一第二電極結構、和設置於該第一電極結構與該第二電極結構之間的至少一剩餘可極化層(remanent-polarizable layer)。其中，該記憶體結構的該第一電極結構可導電性地連接至該場效電晶體結構的該閘極電極結構。
本揭露還提供了另一種記憶體單元，該記憶體單元可包含一場效電晶體結構與一記憶體結構。該場效電晶體結構可包含一通道區域和設置於該通道區域的一閘極結構，該閘極結構可包含一閘極電極結構和設置於該閘極電極結構和該通道區域之間的一閘極隔離結構，該閘極電極結構與該閘極隔離結構可形成具有一第一區域尺寸的一第一電容區域的一第一電容結構。該記憶體結構可包含一第一電極結構、一第二電極結構、和設置於該第一電極結構與該第二電極結構之間的至少一剩餘可極化層，該第二電極結構與該至少一剩餘可極化層可形成具有小於該第一區域尺寸的一第二區域尺寸的一第二電容區域的一第二電容結構。
本揭露還提供了一種製作一記憶體單元的方法，方法可包含：形成一場效電晶體結構，該場效電晶體結構包含一通道區域與設置於該通道區域的一閘極結構，該閘極結構包含一閘極電極結構和設置於該閘極電極結構和該通道區域之間的一閘極隔離結構；於該場效電晶體結構之上形成一或多個鍍金屬結構；以及在該一或多個鍍金屬結構之上形成一記憶體結構，該記憶體結構包含 一第一電極結構、一第二電極結構、和設置於該第一電極結構與該第二電極結構之間的至少一剩餘可極化層；其中，該記憶體結構的該第一電極結構透過該一或多個鍍金屬結構導電性地連接至該場效電晶體結構的該閘極電極結構。
如下所示：
100‧‧‧記憶體單元
100a‧‧‧記憶體單元
102‧‧‧電晶體結構
104‧‧‧記憶體結構
105‧‧‧連接
106‧‧‧電容分壓器
112‧‧‧半導體部分
112c‧‧‧通道區域
114‧‧‧電極結構
122‧‧‧閘極結構
122c‧‧‧閘極電極結構
122e‧‧‧閘極電極結構
122e-1‧‧‧金屬層
122e-2‧‧‧金屬層
122i‧‧‧閘極隔離結構
122i-1‧‧‧閘極隔離層
122i-2‧‧‧閘極隔離層
124‧‧‧剩餘可極化層
134‧‧‧電極結構
134c‧‧‧記憶體電極結構
C1‧‧‧電容
C2‧‧‧電容
200‧‧‧電子裝置
200a‧‧‧記憶體區域
200b‧‧‧邏輯區域
202‧‧‧電晶體結構
212‧‧‧載體
212c‧‧‧通道區域
212s‧‧‧主處理表面
214‧‧‧層
222‧‧‧閘極結構
224‧‧‧層
234‧‧‧層
240‧‧‧隔離結構
242d‧‧‧汲極區
242s‧‧‧源極區
242e‧‧‧延伸區
252‧‧‧間隔物結構
260‧‧‧接觸鍍金屬
260a‧‧‧絕緣層
260b‧‧‧絕緣層
260c‧‧‧絕緣層
262b‧‧‧閘極接觸結構
262c‧‧‧記憶體接觸結構
262d‧‧‧汲極接觸結構
262s‧‧‧源極接觸結構
270‧‧‧光罩
280‧‧‧鍍金屬
280a‧‧‧絕緣層
280b‧‧‧絕緣層
280c‧‧‧絕緣層
282a‧‧‧金屬結構
282b‧‧‧接觸
282c‧‧‧佈線、焊盤
434‧‧‧閘極材料
460c-1‧‧‧絕緣層
460c-2‧‧‧絕緣層
460c-3‧‧‧側壁間隔物
461‧‧‧厚度
470‧‧‧光罩
471‧‧‧光罩
472‧‧‧輔助開口
474‧‧‧開口
640‧‧‧絕緣層
722‧‧‧偽閘極疊層
722r‧‧‧開口
722t‧‧‧溝槽
770‧‧‧光罩
822e‧‧‧偽閘極電極結構
822r‧‧‧開口
922e‧‧‧偽閘極電極結構
922i-2‧‧‧犧牲層
922r‧‧‧開口
1000‧‧‧佈局
1001‧‧‧俯視圖
1002‧‧‧主動區域
1003‧‧‧橫截面
1004‧‧‧閘極
1005‧‧‧橫截面
1006‧‧‧接觸
1008‧‧‧佈線層
1010‧‧‧介層級
1012‧‧‧佈線層
1014‧‧‧記憶體結構
1016‧‧‧介層級
1018‧‧‧佈線層
1100‧‧‧佈局
1101‧‧‧俯視圖
1102‧‧‧主動區域
1103‧‧‧橫截面
1104‧‧‧閘極
1105‧‧‧橫截面
1106‧‧‧接觸
1108‧‧‧佈線層
1110‧‧‧記憶體結構
1112‧‧‧介層級
1114‧‧‧佈線層
1116‧‧‧介層級
1118‧‧‧佈線層
1200‧‧‧佈局
1201‧‧‧俯視圖
1202‧‧‧主動區域
1203‧‧‧橫截面
1204‧‧‧閘極
1205‧‧‧橫截面
1206‧‧‧接觸
1208‧‧‧記憶體結構
1210‧‧‧佈線層
1212‧‧‧介層級
1214‧‧‧佈線層
1300‧‧‧製作記憶體單元100的方法
1310、1320、1330‧‧‧步驟
1400a‧‧‧製作記憶體單元100的方法
1410a、1420a、1430a、1440a、1450a‧‧‧步驟
1400b‧‧‧製作記憶體單元100的方法
1410b、1420b、1430b、1440b、1450b‧‧‧步驟
1500a、1500b、1500c、1500d‧‧‧電容結構
1500x‧‧‧x-貢獻度
1500z‧‧‧z-貢獻度
在附圖中，相同的元件符號在不同的視圖中通常代表相同的部分。圖式不一定按比例繪製，而通常著重於本發明的原理之說明。在以下說明中，本發明的各種實施例是透過參考以下圖式來描述，其中：第1A圖與第1B圖例示了本發明的各種實施例中一種記憶體單元的示意圖；第2A圖例示了本發明的各種實施例中，製作一記憶體單元或包含一記憶體單元的一電子裝置之過程中的一種載體(carrier)的示意圖；第2B圖至第2E圖例示了本發明的各種實施例中的一種場效電晶體結構的一閘極結構的示意圖；第2F圖至第2J圖例示了本發明的各種實施例中，製作一記憶體單元或包含一記憶體單元的一電子裝置之過程中的一種載體的示意圖；第3A圖至第3C圖例示了本發明的各種實施例中，一記憶體單元或包含一記憶體單元的一種電子裝置的示意圖；第4A圖至第4H圖例示了本發明的各種實施例中，製作一記憶體單元或包含一記憶體單元的一電子裝置之過程中的一種載體的示意圖；第5A圖至第5C圖例示了本發明的各種實施例中，一種記憶體單元或包含一記憶體單元的一種電子裝置的示意圖； 第6A圖與第6B圖例示了本發明的各種實施例中，一種記憶體單元或包含一記憶體單元的一種電子裝置的示意圖；第6C圖與第6D圖例示了本發明的各種實施例中一種記憶體單元的示意圖；第7A圖至第7E圖例示了本發明的各種實施例中，製作一場效電晶體結構的一閘極結構之過程中的一種載體的示意圖；第8A圖至第8D圖例示了本發明的各種實施例中，製作一場效電晶體結構的一閘極結構之過程中的一種載體的示意圖；第9A圖至第9D圖例示了本發明的各種實施例中，製作一場效電晶體結構的一閘極結構之過程中的一種載體的示意圖；第10A圖至第10I圖例示了本發明的各種實施例中，用以製作一記憶體單元或包含一記憶體單元的一電子裝置的一種佈局(layout)的示意圖；第11A圖至第11I圖例示了本發明的各種實施例中，用以製作一記憶體單元或包含一記憶體單元的一電子裝置的一種佈局的示意圖；第12A圖至第12G圖例示了本發明的各種實施例中，用以製作一記憶體單元或包含一記憶體單元的一電子裝置的一種佈局的示意圖；第13圖例示了本發明的各種實施例中製作一記憶體單元之一種方法的流程示意圖；第14A圖與第14B圖例示了本發明的各種實施例中製作一記憶體單元之一種方法的流程示意圖；第15A圖例示了本發明的各種實施例中一記憶體單元之的一種等效電路；以及 第15B圖例示了本發明的各種實施例中的各種電容結構。
以下的詳細描述參考了附圖，附圖(透過圖示的方式)繪示了可以實踐本發明的具體細節和實施例。這些實施例被足夠詳細地描述，以使本發明所屬技術領域中具有通常知識者能夠實施本發明。其他實施例可以被應用，並且可以在不超出本發明之範圍的情況下進行結構、邏輯和電性改變。各種實施例不一定是相互排斥的，某些實施例可以與一或多個其他實施例組合以形成新的實施例。以下描述了與方法相關的各種實施例，且描述了與設備相關的各種實施例。然而，應理解，與方法相關的的實施例可以相似地應用於設備，反之亦然。
用語「至少一(at least one)」和「一或多個(one or more)」可以被理解為包含大於或等於一的任何整數，即一、二、三、四...等。用語「複數個(a plurality)」可以被理解為包含任何大於或等於二的整數，即二、三、四、五...等。
與一組元件相關的用語「至少一(at least one of)」在本文中可用於表示由元件組成的一組合中的至少一個元件。例如，與一組元件相關的用語「至少一(at least one of)」在本文中可用於表示以下選擇之一：所列元件中的其中一個、所列元件中的多個、複數個單獨列出的元件、或多個列出的元件。
用語「在...之上(over)」在此用於描述特徵的形成，例如，「在」一側面或一表面「之上」的一層可用於表示該特徵(例如該層)可以「直接(例如與其直接接觸)在」意指的側面或表面「之上」形成。用語「在... 之上(over)」在此用於描述特徵的形成，例如，「在」一側面或一表面「之上」的一層可用於表示該特徵(例如該層)可以「間接(例如與其透過一或多個額外的層接觸)在」意指的側面或表面「之上」形成。
類似地，用語「覆蓋在(cover)」在此用於描述設置在另一個特徵上的特徵，例如，「覆蓋在」一側面或表面的層可以用於表示該特徵(例如該層)可以設置在意指的側面或表面上並與其直接接觸。單詞「覆蓋在」在此用於描述設置在另一個特徵上的特徵，例如，「覆蓋在」一側面或表面的層可以用於表示該特徵(例如該層)可以設置在意指的側面或表面上並與其間接接觸，其中一或多個額外的層設置在該意指的側面或表面與覆蓋的該層之間。
關於被提供在載體(例如，層、基板、晶片等)上和/或載體中的一結構、部分、結構元件、層等的一側向尺寸(也可稱為側向範圍)的用語「側向的(lateral)」，或是「側向地」在旁，在本文中可用於表示沿載體表面的範圍或位置關係。這意味著載體的表面(例如，層的表面、基板的表面、晶片的表面等)可以被當作參考，通常被稱為主處理表面(main processing surface)。此外，關於結構、部分、結構元件、層等的「寬度(width)」的用語「寬度」，在本文中可用於表示一結構的該側向尺寸(也可稱為側向範圍)。此外，關於結構、部分、結構元件、層等的「高度」的用語「高度(height)」，在本文中可用於表示垂直於載體表面方向(例如，垂直於載體的主處理表面)的一結構的一尺寸(也可稱為一範圍)。關於一層的「厚度」的用語「厚度(thickness)」，在本文中可代表該層的一尺寸(也可稱為一範圍)，該尺寸垂直於所置放的支持表面(物質或物質表面)。如果支持表面平 行於載體的表面(例如平行於主處理表面)，則置放在支持表面的該層的「厚度」可以與該層的高度相同。
描述一層(例如，間隔層，襯墊層等)的用語「保形的(conformal)」或「保形地(conformally)」，在本文中可表示該層可與另一結構的介面具有一基本上相同的厚度，例如一保形層(conformal layer)的表面的形狀可以與一底層結構的表面的形狀基本上相同，而該層形成於該底層結構之上。根據各種實施例，諸如電鍍或幾種化學氣相沈積處理(chemical vapor deposition processes，CVD processes)的分層處理，例如，低壓化學氣相沈積(low pressure CVD，LP CVD)，原子層沉積(atomic layer deposition，ALD)等可用於產生材料的保形層。保形沉積處理可允許完全覆蓋側壁，例如，即使側壁垂直於載體表面和/或平行於沉積方向對齊。例如，一側壁可透過一個開口(例如溝槽，凹槽，空腔，通孔等)或透過一個結構元件(例如鰭片(fin)，突起等)以產生。
用語「電性耦合(electrically coupled)」在本文中可用以表示電性地連接，可包含直接連接或間接連接，其中間接連接可只包含在電流路徑中不影響所述電路實質功能的額外的結構或設備。在本文中可用以描述兩個區域，兩個觸點等之間的電性連接的用語「導電性地連接(electrically conductively connected)」，可以被理解為具有例如歐姆行為(ohmic behavior)的導電性地連接，例如，由在電流路徑中沒有p-n接合面的一金屬或簡併半導體(degenerate semiconductor)所提供。在本文中用以描述一接觸結構和一半導體區域之間、一接觸結構和一導電區域之間等的電性接觸的用語「接觸(contacted)」可以被理解為直接物理和/或直接電性接觸。
關於「源極區域(source region)」、「汲極區域(drain region)」、「通道區域(channel region)」等等所使用的用語「區域(region)」在本文中可以用於表示一半導體部分(例如，一半導體晶片或一半導體晶片的一部分、一半導體層、一鰭片、一半導體奈米片，一半導體奈米線等)的一連續區域，其僅具有一種摻雜類型(doping type)。
根據各種實施例，一半導體部分可以由矽(silicon)製成或可以包含矽。然而，可以以類似的方式使用各種類型的其他半導體材料，例如，鍺(germanium)、III族至V族(例如SiC)，或其他類型，包含例如碳奈米管、有機材料(例如有機聚合物)等。在一個實施例中，半導體部分是由矽製成的晶片(例如，p型摻雜(p-type doped)或n型摻雜(n-type doped))。在一個替代的實施例中，半導體部分是絕緣上覆矽(silicon on insulator，SOI)晶片。在一個替代的實施例中，半導體部分可以由半導體結構提供，例如，透過一或多個半導體鰭片、一或多個半導體鰭片、一或多個半導體奈米片、一或多個半導體奈米線等，以設置在載體上。
在半導體工業中，非揮發性記憶體技術的整合(例如，緊鄰處理器核心)可用於單晶片系統(System-on-Chip，SoC)產品，例如微控制器(microcontrollers，MCU)等。在非揮發性記憶體技術整合在與邏輯電路相同的半導體晶片上(例如，緊鄰處理器核心)的情況下，它們可以被稱為嵌入式非揮發性記憶體(embedded nonvolatile memories，eNVM)。eNVM的市場目前可由嵌入式快閃(embedded Flash，eFlash)主導，然而，磁性隨機存取記憶體(Magnetic Random Access Memory，MRAM)、電阻式隨機存取記憶體(Resistive Random Access Memory，RRAM)等新興記憶體可取代 嵌入式快閃。
此外，另一種記憶體技術可以奠基於鐵電場效電晶體(ferroelectric field-effect transistor，FeFET)。在這種情況下，記憶體單元可以包含具有鐵電材料作為閘極絕緣體的場效電晶體(field-effect transistor，FET)。由於鐵電材料具有兩個穩定的極化狀態，因此可用於以非揮發性的方式移動場效電晶體的閾值電壓；因此，當電源被移除時，將電源被移除時通常會失去其邏輯狀態的場效電晶體變成非揮發性場效電晶體，以讓該非揮發性場效電晶體以非揮發性方式儲存其狀態。
與其他新興記憶體技術相比，FeFET記憶體單元因為屬於電晶體型記憶體，所以通常可以整合在前端(Front-End-of-Line，FEoL)而不是後端(Back-End-of-Line，BEoL)處理流程中。因此，FeFET記憶體單元的整合可符合標準的FEoL互補式金屬氧化物半導體(complementary metal-oxide-semiconductor，CMOS)處理流程。因此，各種不同的整合方案可以被用於不同的處理技術，例如先閘極(gate-first)技術、後閘極(gate-last)技術、全空乏絕緣上覆矽(fully-depleted silicon-on-insulator，FDSOI)技術、Fin-FET技術、奈米片技術、奈米線技術，舉例而言，這些不同的處理技術可以與特徵尺寸等於或小於45奈米(nm)的技術節點相關。
FeFET記憶體單元在先進CMOS處理平台上的整合可以在先閘極處理技術中實現。然而，FeFET記憶體單元可以實現為其他處理技術，其中可使用不同的整合方案。例如，FeFET記憶體單元可以整合在一或多個邏輯電路結構旁邊，例如，緊鄰一晶片上的一或多個處理器核心。然而，FeFET記憶體單元可以獨立於其他結構而整合。
根據各種實施例，各種用於記憶體單元的設計和整合方案被提供。至少一些用於特定技術(例如基於後閘極處理技術)的設計和整合方案，可以例示性地被繪示和描述。然而，在此所描述的設計和整合方案可以以相同或相似的方式用於任何其他合適的處理技術。
以下描述了記憶體單元的各種設計和整合方案。記憶體單元可以透過合適的處理(通常是分層，圖案化，摻雜，熱處理等)被形成，其合適的處理是用於半導體處理中或是與半導體處理兼容的。根據各種實施例，原子層沉積(atomic layer deposition，ALD)可以用作分層處理(layering process)。根據各種實施例，原子層蝕刻(atomic layer etching，ALE)和/或反應離子蝕刻(reactive ion etching，RIE)可以用於圖案化處理中，例如，部分地或完全地去除一或多個層等。
根據各種實施例，電極結構(例如，記憶體單元的一或多個電極結構、閘極電極結構等)可以包含電極材料，其可以是導體或高導電(例如，簡併摻雜的)半導體。電極結構可包含例如以下材料組中的至少一種材料：氮化鈦(TiN)，氮化鉭(TaN)，碳(C)，鎢(W)，鉑(Pt)，銅(Cu)，鋁(Al)，釕(Ru)，氧化釕(RuO2)，銥(Ir)，氧化銥(IrO2)等。然而，可以使用任何其他合適的材料來形成電極結構(例如，一或多個電極層等)。根據各種實施例，二氧化鉿(HfO2)(例如，鐵電(FE)HfO2)可以是適合(例如，考慮化學和/或機械穩定性)作為相鄰電極結構的絕緣材料。
根據各種實施例，後端(BEoL)處理在此可描述為前端(FEoL)處理結束後才開始的處理。在這種情況下，FEoL處理可包含所有處理步驟，直到並包含形成電晶體的主動區域(active area)的接觸(contact)。 作為說明，形成接觸鍍金屬(contact metallization)可以是FEoL處理中的最後一個處理，並且形成單級或多級鍍金屬可以是BEoL處理中的第一個處理。根據各種實施例，可基於銅和/或鋁的雙鑲嵌技術以形成單級或多級鍍金屬；然而，任何其他合適的處理也可用以形成單級或多級鍍金屬。
根據各種實施例，BEoL處理中可包含形成一或多個鍍金屬結構(作為單級或多級鍍金屬的一部分)。在這種情況下，舉例而言，一或多個鍍金屬結構可包含包含一金屬(也被稱為BEoL金屬)的任何類型的合適佈線結構(例如，在一或多個金屬和一或多個介層級(via levels)內)。在這種情況下，舉例而言，金屬可以包含銅(Cu)、鈷(Co)、鋁(Al)等。然而，也可以使用任何其他合適的導電材料。
根據各種實施例，可以使用一或多個接觸結構(也稱為接觸點)以電性接觸半導體部分、電極結構等。在這種情況下，可以使用任何適合用以形成電性接觸的導電(例如，金屬的)材料。作為示例，可使用鎢(W)、鈷(Co)等。
根據各種實施例，鐵電材料可用作記憶體結構的一部分。鐵電材料可以是或可以包含鐵電HfO2。鐵電HfO2可包含任何可表現出鐵電性質的形式的氧化鉿。例如，這可包含純HfO2、HfO2和ZrO2的固溶體(例如但不限於以比例1：1以混合)，或被被下列一或多種元素所摻雜或取代的HfO2(非詳盡的列表)：矽、鋁、釓、釔、鑭、鍶、鋯、任何稀土元素，或任何其它摻雜物(dopant)(也稱為摻雜劑(doping agent))，其適合在氧化鉿中提供或維持鐵電性。
根據各種實施例，閘極結構(例如，包含閘極隔離和閘極電 極)可以用作場效電晶體的一部分。例如，在MOS技術中，閘極可以是場效電晶體的主端子。用於形成閘電極的材料可以包含例如高度摻雜的多晶矽(polysilicon)、鋁等。然而，也可以使用任何其他合適的導電材料。
根據各種實施例，例如，可以在閘極隔離內使用高k值材料。高k值(high-k，HK)材料可包含例如氧化鉿(HfO2)，氧化鋯(ZrO2)，氧化鑭(La2O3)及其摻雜的/修飾的變體(例如摻雜矽)或任何合適的，且具有至少與二氧化矽一樣高的相關介電常數之絕緣體材料。根據各種實施例，高k值材料還可以被犧牲層(sacrificial layer，SL)，或高k值材料和犧牲層的組合取代。這樣的蝕刻停止層(etch stop layer)可以包含例如TiN、TaN，或任何與其介面材料接觸穩定並且對受蝕刻的材料(例如多晶矽)具有基本選擇性的其他材料。
根據各種實施例，可以在後高k值(HK-last)處理流程中形成一或多個場效電晶體結構。HK-last處理流程可包含形成具有偽閘極(dummy gate)隔離結構和偽閘極電極結構的偽閘極結構。此外，在去除偽閘極隔離結構和偽閘極電極結構之後，可設置用於閘極隔離結構的實際高k值材料和用於閘極電極結構的一種或多種材料(例如，一種或多種金屬)。
根據各種實施例，可以在後金屬處理流程中形成一或多個場效電晶體結構。一個後金屬處理流程可包含形成一個具有閘極隔離結構以及一個偽閘極電極結構的偽閘極結構。此外，在去除偽閘極電極結構之後，一或多個構成實際閘極電極結構的材料(例如，一或多種金屬)可被沉積。相對於後HK處理流程，閘極隔離結構(例如，高k值材料)可被留存(可能基本上不被移除)。
根據各種實施例，電性絕緣體可以是或可包含任何合適類型的非導電材料，或是一種具有實質上比金屬導電率更低的材料。例如，可以使用氮化矽(SiN)和氧化矽(SiO2)等。根據各種實施例，鐵電材料被認為是電性絕緣的。在某些方面，電性絕緣體也可以稱為介電材料。
根據各種實施例，可用一或多個圖案化(patterning)處理來形成場效電晶體結構和/或記憶體結構，例如至少一個在載體上或載體中。因此，可以使用光罩(mask)。光罩可包含一種材料，該種材料可用來將光微影光罩圖案(photo-lithography mask pattern)轉移到一或多個材料層中。例如，光罩可包含正或負光阻(photo resist)(也稱為軟光罩)或硬光罩。光阻本身可以經由標準的微影處理(lithography processes)進行圖案化。硬光罩材料的圖案化可包含光阻圖案化，以及隨後的硬光罩材料蝕刻(例如，濕式或乾式化學蝕刻)。然而，也可使用任何其他合適的處理將所需圖案轉移到一或多個材料層中。
根據各種實施例，高k值金屬閘極(high-k metal gate，HKMG)場效電晶體結構可以用在記憶體單元內和/或邏輯電晶體中。在這種情況下，金屬基(metal-based)閘極電極結構可以設置在高k值材料上作為閘極隔離。在這種情況下，舉例而言，閘極電極結構可包含TiN和TaN等。然而，舉例而言，也可使用一種或多種其他金屬或金屬材料來調整場效電晶體結構的功函數。閘極電極結構可包含一種摻入一或多種摻雜物質的材料，例如鑭和鋁等。
根據各種實施例，可提供一種金屬-鐵電-金屬-絕緣體-半導體(metal-ferroelectric-metal-insulator-semiconductor，MFMIS)FeFET。 在這種情況下，浮動閘極(floating gate)，也就是金屬層，可以被設置在鐵電材料和閘極隔離之間。在這種情況下，電晶體的閘極可以串聯連接到一鐵電電容。
根據各種實施例，可以使用(例如，高度地)摻有雜質的矽。在這種情況下，可以在矽中摻雜提供者(例如磷)和/或接受者(例如硼)。矽可以用於單晶或多晶微結構中。
根據各種實施例，可以使用至少一間隔物(spacer)(也稱為側壁間隔物或間隔物結構)。在這種情況下，可以利用(例如，電性絕緣的)材料來覆蓋和/或保護某些結構(例如，閘極結構，記憶體結構等)的一或多個側壁。舉例而言，該材料可以是氮化矽(SiN)，氧化矽(SiO2)等。然而，也可以使用其他任何可允許一保形沉積以提供該間隔物的材料。
根據各種實施例，一淺溝槽隔離(shallow trench isolation，STI)可用於分離相鄰的場效電晶體結構。
在下文中，提供了各種整合的方案和記憶體單元的設計，其中記憶體結構設置在場效電晶體結構之上。各種實施例中可包含記憶體單元的整合，其中具備功能的記憶體層(例如，一或多個剩餘可極化層(remanent-polarizable layers)、一或多個鐵電層等)可被設置在場效電晶體結構的外部(例如，之上)。在這種情況下，記憶體狀態仍然可以被編碼在場效電晶體的閾值電壓中。由於具備功能的記憶體層的設置是獨立於場效電晶體的處理(例如，設置在場效電晶體之上)，所以記憶體單元可以是單電晶體(one-transistor，1T)單元，其可以有效地被整合到任何期望的處理流程中。
多種實施例和作為記憶體層或記憶體結構具有功能的部分的剩餘可極化層有關。通常，在材料層於施加的電場(electric field，E)降到零時可以保持極化的情況下，材料層中可能出現剩餘極化(remanent polarization)(也稱為保磁性或剩磁)，因此，材料層的電極化(polarization，P)的值可以被偵測到。更實際地說，當電場降到零時，材料中剩餘的極化可以被稱為剩餘極化。因此，材料中的剩餘可以是在去除施加電場的情況下所測量出的材料中剩餘極化的程度。通常，鐵電性和反鐵電性可以是描述一種物質的剩餘極化，類似於鐵磁性和反鐵磁性可用來描述磁性材料中剩餘磁化的概念。
此外，用語「自發性地極化(spontaneously polarized)」或「自發極化(spontaneous polarization)」的使用和剩餘極化有關。材料的矯頑力(coercivity)可以用來測量消除剩餘極化所需反極化電場的強度。透過分析一或多個磁滯(hysteresis)測量值(例如，磁滯曲線)可以評估剩餘極化，例如，在P對E的曲線圖中，材料被極化到相反的方向。使用功率光譜法(capacity spectroscopy)可以分析剩餘極化，例如，透過靜態電容電壓(capacitance-voltage，C-V)和/或時間解析測量或透過極化電壓(polarization-voltage，P-V)或正-上-負-下(positive-up-negative-down，PUND)測量。
第1A圖例示了各種實施例的中的記憶體單元100的示意圖。記憶體單元100可包含場效電晶體結構102和記憶體結構104。根據各種實施例，記憶體結構104可以與場效電晶體結構102電性耦合。場效電晶體結構102可以包含任何合適類型的場效電晶體結構102。
場效電晶體結構102可以包含通道區域112c和設置在通道區域112c處的閘極結構122。實際地說，閘極結構122可以在半導體部分112中定義通道區域112c。閘極結構122可以包含閘極電極結構122e和設置在閘極電極結構122e和通道區域112c之間的閘極隔離結構122i。在各種實施例中，場效電晶體結構102可以被配置為平面結構；然而，任何合適的場效電晶體結構102可以以相同或相似的方式使用。半導體部分112可以是半導體晶片的一部分、半導體層(例如，外延半導體層)、設置在載體上的半導體奈米線、設置在載體上的半導體奈米片、形成在載體表面上的半導體鰭片等。然而，半導體部分112可以由任何合適形狀的任何合適材料提供。在各種實施例中，矽可以用作半導體材料。然而，任何其他半導體材料可以以相同或相似的方式使用。
根據各種實施例，閘極電極結構122e可包含一或多個導電層。閘極電極結構122e可以包含，例如，一或多個金屬層(也稱為金屬閘極)，一或多個多晶矽層(polysilicon layers)(也稱為多晶矽閘極(poly-Si-gate))等。金屬閘極可以包含，例如，至少一個設置在閘極隔離結構122i上的功函數適配金屬層(work-function adaption metal layer)，以及一個額外設置在功函數適配金屬層上的金屬層。多晶矽閘極可以是，例如p型摻雜(p-type doped)或n型摻雜(n-type doped)。
根據各種實施例，閘極隔離結構122i可以包含任何合適的單層(single layer)或疊層(layer stack)，其允許閘極電極結構122e與通道區域112c電性隔離，並且進一步透過由閘極電極結構122e產生的電場影響通道區域112c。閘極隔離結構122i可包含，例如一或多個高k值材料層、包含設 置在一或多個電性絕緣層上的一或多個高k值材料層的一疊層、一電性絕緣層、或包含兩個或多個電性絕緣層的一疊層。
根據各種實施例，記憶體結構104可以包含第一電極結構114，第二電極結構134，以及至少一個設置在第一電極結構114和第二電極結構134之間的剩餘可極化層124。該至少一剩餘可極化層124可包含任何類型的剩餘可極化和/或自發可極化材料，例如鐵電材料、反鐵電材料和類反鐵電材料等。該至少一剩餘可極化層124可以是記憶體結構104的具備功能的層，例如，透過該剩餘可極化層124的至少兩個剩餘極化狀態儲存訊息。記憶體結構104的編程(實際地說，記憶體結構104的資訊儲存)，可以透過在第一電極結構114和第二電極結構134之間提供電場而實現，從而設定或改變該至少一剩餘可極化層124的剩餘極化狀態。可以藉由在通道區域112c和第二電極結構134之間施加電壓提供第一電極結構114和第二電極結構134之間的電場。
根據各種實施例，記憶體結構104的第一電極結構114可以導電性地連接到場效電晶體結構102的閘極電極結構122e。
如第1A圖所示，場效電晶體結構102和記憶體結構104可形成電容分壓器106。作為示例，通道區域112c、閘極隔離結構122i、和閘極電極結構122e可形成電容分壓器106的第一電容C1(也稱為第一電容結構C1，剩餘閘極疊層(例如，金屬-絕緣體-半導體(metal-insulator-semiconductor，MIS)閘極疊層等)；而第一電極結構114、該剩餘可極化層124、和第二電極結構134可形成電容分壓器106的第二電容C2(也稱為第二電容結構C2，鐵電電容，FeCap等)，其與第一電容C1串聯。此配置可允許分別調整電容 C1和C2的電容容量，以允許記憶體結構104有效編程，詳述於下。作為示例，場效電晶體結構102和記憶體結構104可用以提供電容值比第一電容C1之電容值低的第二電容C2。
將記憶體單元100從一種狀態切換到另一種狀態所需的總閘極電壓(例如，從高閾值電壓狀態切換到低閾值電壓狀態)，也就是用於將鐵電偶極從例如，從「向上」翻轉到「向下」或從「向下」翻轉到「向上」時，總閘極電壓可變小，因為比起通過閘極隔離結構122i，通過至少一剩餘可極化層124時，所施加的閘極電壓會下降。電壓分佈可透過電容C1和電容C2的串聯連接的電壓分壓的計算來確定。也就是說，如果第二電容C2(即記憶體結構104的電容)的電容值降低(例如，藉由減少電容面積)，則在通過第二電容C2時，施加在串聯電容的較高部分電壓會降低。因此，通過位於記憶體結構104下方的場效電晶體結構102的閘極隔離結構122i產生的電場因為通過該區域的壓降減少而下降。這導致介面場應力降低，可能進一步導致由，例如，電荷注入造成的介面磨損減少。因此，在通過閘極隔離結構122i上產生的下降的電場可造成記憶體單元100的耐久特性(endurance characteristics)改善，也就是說，可能的極化反轉量增加，直到記憶體單元100可能失去其記憶體特性。
藉由減少第二電容C2的電容面積(例如，透過降低側向尺寸)，可降低該至少一剩餘可極化層124的去極化場EDep(depolarization field)。去極化場可用以下方程式組表示，其中符號「FE」指的是由記憶體結構104提供的第二電容C2，符號「IS」指的是由場效電晶體結構102提供的第一電容C1。描述如下： V FE +V IS =0,D=ε 0 ε IS E IS =ε 0 ε FE E FE +P,
去極化場EDep可能不利於資料保存(data retention)，因為它可能取決於其將該至少一剩餘可極化層124去極化的強度。然而，該強度可藉由增加CIS/CFE(實際地說，C1/C2)的電容比而降低。因此，當第二電容C2的面積減少時，其總電容下降，因此降低去極化場。進而改善記憶體單元100的資料保存。
第1B圖例示了各種實施例中的記憶體單元100a的示意圖。在這種情況下，記憶體單元100a可包含場效電晶體結構102和記憶體結構104。場效電晶體結構102可包含通道區域112c和設置在通道區域112c處的閘極結構122。閘極結構122可包含閘極電極結構122c和設置在閘極電極結構122c和通道區域112c之間的閘極隔離結構122i。記憶體結構104可包含記憶體電極結構134c和設置在閘極電極結構122c和記憶體電極結構134c之間的至少一剩餘可極化層124。根據各種實施例，記憶體單元100a可以以相同或相似的方式配置，如第1A圖所述。然而，在這種情況下，閘極電極結構122c可額外作為記憶體結構104的另一個(例如，底部)電極結構。
以類似的方式，參考第1A圖所示，記憶體單元100可以配置成使得記憶體結構104的第一電極結構114與場效電晶體結構102的閘極電極結構122e直接物理接觸。
例如，第1A圖中的記憶體單元100，可包含在場效電晶體結 構102和記憶體結構104之間的一導電性(例如，歐姆)連接105。根據各種實施例，導電性連接105可由設置在場校電晶體結構102上的一或多個金屬結構提供，詳述於下。該一或多個金屬結構可用以將場效電晶體結構102的閘極電極結構122e導電性地連接到記憶體結構104的第一電極結構114，如上所述。作為示例，該一或多個鍍金屬結構可包含接觸鍍金屬。該接觸鍍金屬可至少部分地被設置在場效電晶體結構102和記憶體結構104之間。作為另一個例子，該一或多個鍍金屬結構可包含接觸鍍金屬和設置在接觸鍍金屬上的單級或多級鍍金屬。在這種情況下，該接觸鍍金屬和該單級或多級鍍金屬的至少一個級別可以設置在場效電晶體結構102和記憶體結構104之間。
根據各種實施例，場效電晶體結構102的處理可獨立於記憶體結構104的處理，例如，在形成記憶體結構104之前。場效電晶體結構102可在記憶體結構104形成在場效電晶體結構102上之前先快速處理。記憶體結構104可在用以電性接觸場效電晶體結構102的接觸鍍金屬內部或頂部形成。或者，記憶體結構104可在BEoL處理中於單級或多級鍍金屬(例如，在路由層中，經由層等)內部或頂部形成。
下面更詳細地描述記憶體單元100的各種例示性修改和/或配置。記憶體單元100可以和一或多個邏輯單元並排整合到載體上(例如，半導體晶片等)，如下面基於各種整合方案所描述的。然而，記憶體單元100可以用類似的方式，和任何其他積體電路結構或微機械結構整合。此外，記憶體單元100可以用類似的方式單獨整合。
第2A圖至第2J圖例示了根據各種實施例中的處理過程中的 載體212，例如在製作(例如，製造(manufacturing))記憶體單元100或電子裝置200的過程中。載體212可以是半導體管芯、半導體晶片、或半導體部分等。此外，記憶體區域200a和邏輯區域200b可以與載體212建立關聯。可以在記憶體區域200a中設置(例如，形成)一或多個記憶體單元100。如本文所述，一或多個記憶體單元100中的每一個可以包含場效電晶體結構102和記憶體結構104。此外，可以在邏輯區域200b中佈置(例如，形成)一或多個邏輯電晶體結構202(例如，一或多個場效電晶體結構)。設置在邏輯區域200b中的邏輯電晶體結構202在本文中以圖例示並描述為場效電晶體結構202。然而，任何其他合適類型的電晶體可以在邏輯區域200b中形成。
根據各種實施例，設置在記憶體區域200a內的一或多個場效電晶體結構102，可以和設置在邏輯區域200b內的一或多個邏輯電晶體結構202具有基本相同的結構。然而，不同類型的電晶體結構102和202可以以類似的方式用在記憶體區域200a和邏輯區域200b中。
第2A圖例示了在各種實施例中，載體212在處理初期的橫截面示意圖。第一場效電晶體結構102可以在載體212的記憶體區域200a中形成，而第二場效電晶體結構202可以在載體212的邏輯區域200b中形成。
記憶體區域200a中的第一場效電晶體結構102可以包含設置在載體212中的第一通道區域112c，以及設置在第一通道區域112c上的第一閘極結構122。邏輯區域200b中的第二場效電晶體結構202可以包含設置在載體212中的第二通道區域212c，以及設置在第二通道區域212c處的第二閘極結構222。
此外，場效電晶體結構102和202各可包含至少兩個對應的源 極/汲極區域242s、242d。通道區域112c、212c可以個別設置在相應的源極/汲極區域242s、242d之間。根據各種實施例，至少兩個源極/汲極區域242s、242d可以與場效電晶體結構102、202中的每一個相關，其中一個可以作為源極，而另一個可以作為汲極，以操作相應的場效電晶體結構102、202。源極/汲極區域242s、242d可以包含源極/汲極延伸區242e。載體212可以具有主處理表面212s。相應的閘極結構122和222可以設置在主處理表面212s之上(例如，直接在其上)。根據各種實施例，可以根據需要修改源極，汲極和相應的擴展區域，例如，記憶體區域200a中的源極、汲極和相應的擴展區域可以與邏輯區域200b中的源極、汲極和相應的擴展區域不同。
第2B圖至第2E圖例示了各種實施例中閘極結構122、222的各種設計之橫截面示意圖。相應的閘極結構122和222可作為記憶體區域200a中的記憶體單元100的第一閘極結構122和/或邏輯區域200b中的邏輯電晶體結構202的第二閘極結構222。
閘極結構122和222各可以包含閘極電極結構122e和閘極隔離結構122i。閘極隔離結構122i可以設置在閘極電極結構122e和相應的通道區域112c、212c之間。
根據各種實施例，閘極電極結構122e可包含第一金屬層(例如，襯墊層)122e-1，以及設置在第一金屬層上的第二金屬層122e-2。作為示例，第一金屬層122e-1可以包含導電性襯裡材料，例如氮化鈦等，而且其厚度範圍可從大約0.5nm到大約5nm，例如，厚度約為2nm。此外，第二金屬層122e-2可以包含，例如，鋁。然而，其他合適的材料和設計可以用在閘極電極結構122e，例如多晶矽。
根據各種實施例，閘極隔離結構122i可以包含第一閘極隔離層122i-1以及位於第一閘極隔離層122i-1之上的第二閘極隔離層122i-2。作為示例，第一閘極隔離層122i-1可以包含電性絕緣材料，例如氧化矽(SiO2)，而且其厚度範圍可從大約0.5nm到大約5nm，例如，厚度約為1nm。第二閘極隔離層122i-2可以包含高k值材料，例如HfO2，而且其厚度範圍可從大約0.5nm至約5nm，例如厚度約為1.5nm。第一閘極隔離層122i-1可以直接設置在通道區域上，並且可供作形成第二閘極隔離層122i-2的介面。然而，其他合適的材料和設計可以用在閘極隔離結構122i，例如，單一氧化矽層和ONO-(氧化矽/氮化矽/氧化矽)疊層等。根據各種實施例，閘極隔離層122i-1和122i-2其中之一是可選擇的。
作為例子，第2C圖例示了透過先閘極處理流程所形成的閘極結構122、222。第2D圖例示了透過後金屬處理流程所形成的閘極結構122、222。第2E圖例例示透過後高k值處理流程所形成的閘極結構122、222。根據各種實施例，閘極結構122、222可同時在單個處理流程中形成。
根據各種實施例，相應的閘極結構122和222可以在一或多個間隔物結構252之間形成、在兩個單一或或兩對包含例如氮化矽(SiN)，氧化矽(SiO2)的間隔物之間形成，寬度為大約0.5nm至大約5nm，例如寬度為3nm。該一或多個間隔物結構252可用於形成(例如，透過離子注入摻雜等)源極/汲極區242s、242d和/或源極/汲極延伸區242e。該一或多個間隔物結構252可以透過一或多個保形沉積處理(例如，使用ALD)和一或多個各向異性蝕刻處理(例如，使用RIE)形成。
源極/汲極區域242s與242d和/或源極/汲極延伸區242e 可包含，例如，在NFET配置中，磷(P)或砷(As)摻雜的矽，或者例如在PFET配置中，硼(N)摻雜的矽。摻雜的矽可以以約1017cm-3至約1021cm-3的摻雜劑濃度摻雜，例如大約1018cm-3。
根據各種實施例，記憶體區域200a的第一通道區域112c和邏輯區域200b的第二通道區域212c可以由至少一隔離結構240隔開，例如透過STI。
根據各種實施例，閘極結構122和222可以嵌入第一絕緣層260a(例如，可以被第一絕緣層260a側向圍繞)。第一絕緣層260a可以包含介電材料，例如氧化矽(SiO2)和氮化矽(SiNx)等。
第2F圖例示了各種實施例中在進一步處理階段的載體212之橫截面示意圖。鍍金屬結構可以在記憶體區域200a的場效電晶體結構102和邏輯電晶體結構202上形成。該鍍金屬結構可以包含閘極接觸結構262b(也稱為閘極接觸)。閘極接觸結構262b可以嵌入第二絕緣層260b中(例如，可以被第二絕緣層260b側向圍繞)。第二絕緣層260b可以包含介電材料，例如氧化矽(SiO2)和氮化矽(SiNx)等，其厚度範圍可從大約10nm到大約100nm，例如，厚度為40nm。閘極接觸結構262b可包含至少一金屬層，例如包含鎢(W)和鈷(Co)等。閘極接觸結構262b可以與記憶體區域200a中的場效電晶體結構102的閘極結構122(例如，與閘極電極結構122e)直接物理接觸。
第2G圖和第2H圖例示了各種實施例中在進一步處理階段的載體212之橫截面示意圖。記憶體結構104可以在記憶體區域200a中的場效電晶體結構102上形成。記憶體結構104可以像本文中描述關於記憶體單元 100配置的方式被配置。記憶體結構104可以包含第一電極結構114(例如，底部電極層)、第二電極結構134(例如，頂部電極層)、與至少一剩餘可極化層124設置在兩個電極結構114和134之間。記憶體結構104的第一電極結構114可以導電性地連接到記憶體區域中的場效電晶體結構104的閘極電極結構122e。根據各種實施例，位於記憶體結構104的第一電極結構114與閘極電極結構122e之間的電性連接可以由閘極接觸結構262b形成。換句話說，記憶體結構104的第一電極結構114可以在閘極接觸結構262b上(例如，直接在其上)形成。根據各種實施例，記憶體區域200a中的場效電晶體結構102和記憶體結構104可形成記憶體單元100，如本文所述。
如第2G圖和第2H圖所示，記憶體結構104可以透過分層(layering)和圖案化形成。分層可以包含形成第一電極層214(例如，底部電極層)，第二電極層234(例如，頂部電極層)，以及設置在兩個電極層214和234之間的至少一剩餘可極化層224。圖案化可包含形成光罩270(例如，厚度範圍在大約5nm至大約100nm內的氮化矽硬光罩(silicon nitride hard mask))，其定義記憶體結構104的側向尺寸，並且部分移除電極層214和234以及該至少一剩餘可極化層224，以形成記憶體結構104。該記憶體結構104可以在鍍金屬結構(實際地說，接觸鍍金屬)上形成，該鍍金屬結構包含閘極接觸結構262b。當邏輯區域200b的各層經由光罩270進行圖案化之後，其可以不具有(free of)記憶體結構104。根據各種實施例，第一電極結構114(或層214)可包含氮化鈦，其厚度的範圍可以是大約1nm至大約15nm，例如厚度8nm。根據各種實施例，該至少一剩餘可極化層124和224可以包含鐵電HfO2，例如HfxZr1-xO2(例如，x=0.5)，而且其厚度的範圍可以是大約3nm 至大約40nm，例如厚度約10nm。根據各種實施例，第二電極結構134(或層234)可包含氮化鈦，而且厚度的範圍可以是大約1nm到大約15nm，例如厚度大約為8nm。
第2I圖例示了各種實施例中在進一步處理階段的載體212之橫截面示意圖。在記憶體區域200a和邏輯區域200b中的記憶體結構104上可以形成進一步的鍍金屬結構。該鍍金屬結構可包含記憶體接觸結構262c(也稱為記憶體接觸)。記憶體接觸結構262c可以被嵌入在第三絕緣層260c中(例如，可以被第三絕緣層260c側向圍繞)。第三絕緣層260c可以包含介電材料，例如氧化矽(SiO2)和氮化矽(SiNx)等，其厚度的範圍可以是大約10nm至大約100nm，例如厚度為40nm。記憶體接觸結構262c可以包含至少一金屬層，例如包含鎢(W)和鈷(Co)等。記憶體接觸結構262c可以和記憶體區域200a中的記憶體結構104直接物理性接觸(例如，與第二電極結構134)。
根據各種實施例，閘極接觸結構262b和記憶體接觸結構262c可以是接觸鍍金屬260的一部分。接觸鍍金屬260還可包含一或多個源極/汲極接觸結構262s、262d，它們與位於場效電晶體結構102、202上的相應源極/汲極區域242s、242d電性接觸。該一或多個源極/汲極接觸結構262s、262d可以用虛線表示，因為它們可以設置在不同平面中，如第2I圖的橫截面示意圖所示。
第2J圖例示了各種實施例中在進一步處理階段的載體212之橫截面示意圖。在接觸鍍金屬260結構上可形成額外的鍍金屬結構280。該額外的鍍金屬280結構可以是BEoL鍍金屬，例如單級或多級鍍金屬，包含，例如，金屬結構282a(銅佈線、銅接觸墊等)。該額外的鍍金屬280結構的厚度 的範圍可以是大約10nm至大約100nm，例如厚度為60nm。
如第2A圖至第2J圖所示，載體212可以在後金屬或後高k值處理流程或其他合適的處理流程中處理。根據各種實施例，記憶體區域200a和邏輯區域200b可以用相同的方式處理，直到完成了場效電晶體結構的形成(參見第2A圖)。根據各種實施例，場效電晶體結構102、202可以在後金屬CMOS處理流程中形成。
根據各種實施例，閘極接觸結構262b可以透過在整個載體212上沉積絕緣體材料(例如SiO2或SiN)以及透過在記憶體單元100的每一個場效電晶體結構102的閘極結構122之上形成一個接觸孔而形成(例如，透過一或多個微影(lithography)處理以及濕式或乾式化學蝕刻)。接觸孔可以直接在閘極結構122之上形成，即在主動區域之上。或者，如果這不可能實現(例如，因設計規則所導致)，則閘極結構122的接觸可以透過偏移到主動區域來完成。在圖中，這種到主動區域的偏移在主體區域和STI區域中以虛線表示，其不一定位於相同的切割線平面中(在接下來的部分，各區域都用虛線強調這種情況)。接觸孔可以被填充金屬(例如鎢)(參見第2F圖)。
在與閘極結構122的接觸形成之後，鐵電電容疊層214、224、234接著形成(參見第2G圖)。鐵電電容疊層214、224、234可包含底部電極層214、鐵電層224、頂部電極層234。在額外的黏合劑薄層可以設置在底部電極層214和閘極接觸結構262b之間的情況，這可以在鐵電電容疊層形成前設置。任何可以促進，例如，底部電極的氮化鈦和閘極接觸結構262b的鎢之間接觸的任何材料都可以被使用，例如鈦。
在鐵電電容疊層214，224、234沉積之後，光罩(mask)可 以沉積並圖案化，使得被定義的電容區域被光罩覆蓋(參見第2H圖)。鐵電電容(例如，作為記憶體結構104)可以透過蝕刻鐵電電容疊層214、224、234來形成。這可以透過濕式蝕刻、乾式蝕刻、濕式和乾式蝕刻的組合或任何可蝕刻相應材料組合的蝕刻處理類型來執行。作為示例，可以使用反應離子蝕刻(RIE)。
在執行電容疊層的蝕刻之後，可以去除電容疊層頂部上的光罩270(例如，通過濕式化學蝕刻)。此外，通常可以設置另一個隔離層，例如，二氧化矽或一絕緣材料，或視需要以進行平面化(例如透過化學機械拋光(chemical mechanical polishing，CMP))。可設置一光罩層，並且透過微影技術進行圖案化，從而揭示會形成到主動區域的接觸(例如，源極/汲極接觸結構262s、262d)的區域。到主動區域的接觸孔可以透過例如RIE以進行蝕刻，而該蝕刻可形成到鐵電電容頂部電極的接觸孔(參見第2I圖)。接觸孔可以填充接觸材料，例如鎢，並且透過例如CMP的方式以被平面化。
此外，可以形成金屬層。對此，例如可以將銅沉積到載體212上。可使用一微影步驟將鍍金屬280層的第一層的銅線進行圖案化(參見第2J圖)。
根據各種實施例，鐵電電容(也稱為記憶體結構104)可以被整合在後閘極(節點45nm)邏輯電晶體的閘極122e的頂部上(例如，後金屬；例如，後高k值等)。為了將鐵電電容整合在電晶體閘極122e的頂部，可以使用鐵電HfO2，其允許鐵電電容在後閘極處理流程中的整合，因為當它的薄層厚度大約為10nm或更小時還是具有鐵電性。其他鐵電材料的薄層厚度在大約10nm或低於10nm以下，就可能失去其鐵電性。
對於小技術節點(例如，28nm)，將大約10nm或更薄的鐵電薄層整合到在電晶體幾何結構中可能變得越來越困難(例如比較某個模板方案，其鐵電薄層的厚度在某些時候會中止通道長度的調整)。透過將記憶體結構104(例如，作為鐵電電容)佈置在電晶體結構102之上，可以保持其完全的調整能力。
此外，記憶窗(記憶體狀態根據閾值電壓偏移的分離)可以估計為MW=2 * EC * tFE(EC是矯頑場(coercive field)，tFE是鐵電HfO2層的厚度)。因此，為了增加記憶窗，可增加薄層厚度。記憶體結構104(例如，作為鐵電電容)在電晶體結構102之上的整合，可導致在修改記憶窗大小方面的完全可撓性。
根據各種實施例，將記憶體結構104(例如，鐵電電容)獨立地整合於相應的電晶體結構102、202外，比將記憶體結構104直接整合到電晶體結構102較不複雜。
實際地說，當鐵電層位在電晶體之上時，鐵電電容的表面區域可不受電晶體幾何形狀的約束，例如，當鐵電薄膜直接整合到電晶體時。因此，電容面積可以比在其之下的電晶體小(其可以定義為通道長度乘以通道寬度)。根據一或多個實施例，電容在側向方向上(例如，在繪圖平面中)的大小可類似於在其之下的電晶體的通道長度，在這種情況下，可能接近微影技術的界限。然而，例如當電晶體的通道寬度(垂直於繪圖平面)必須具有一定的大小(例如，以提供更大的汲極電流)時，該方向的鐵電電容尺寸可以更小，至少到微影技術的界限。與在其之下的電晶體面積相比，這可導致鐵電電容的面積更小，以允許更有效的編程等，如上面所述，參考第1A 圖。
關於記憶體結構104、記憶體單元100、和鍍金屬結構等的各種配置可描述於下。為簡潔起見，請參考關於如上所述的類似或相同的結構和/或過程。
根據各種實施例，第2H到2J圖中所繪示的記憶體結構104可具有平面形狀，例如，平行板電容的形狀。然而，如下所述，參考第3A圖到第3C圖，其他形狀可以以相同或相似的方式實現，。
第3A圖例示了各種實施例中的記憶體單元100或電子裝置200。根據各種實施例，記憶體結構104的第一電極結構114可包含至少一層導電材料。第一電極結構114(例如，該至少一層導電材料)的側向尺寸可大於該至少一剩餘可極化層124的側向尺寸。實際地說，該至少一剩餘可極化層124可被形成具有子微影側向尺寸，例如，寬度(例如，垂直於繪圖平面)和/或長度(在繪圖平面中)。參考第4A圖至第4H圖，一個例示的整合方案詳述於下。實際地說，可以修改記憶體結構104的尺寸和/或形狀以影響由電極結構114、134、和位於其間的剩餘可極化層124例如鐵電層的佈置所引起的記憶體結構104的電容區域。這可具有以下優點：鐵電電容和電晶體閘極疊層(參見圖1A)之間的電容分壓器(C1/C2)變得有利於鐵電電容(即，有更多的鐵電電容之間的電壓下降)。
第3B圖例示了各種實施例中的記憶體單元100或電子裝置200。根據各種實施例，記憶體結構104的第一電極結構114可包含至少一層導電材料。第一電極結構114(例如該至少一層導電材料)的側向尺寸可以和該至少一剩餘可極化層124的側向尺寸基本上相同或更大。然而，第二電 極結構134(例如，與該至少一剩餘可極化層124接觸的至少一層導電材料)的側向尺寸可以比該至少一剩餘可極化層124的側向尺寸小。實際地說，第二電極結構134可形成以具有子微影側向尺寸，例如寬度(例如，垂直於繪圖平面)和/或長度(在繪圖平面中)。實際地說，記憶體結構104的尺寸和/或形狀可以被修改，以影響由電極結構114、134、和位於其間的剩餘可極化層124例如鐵電層的佈置所引起的記憶體結構104的電容區域。這可具有以下優點：鐵電電容和電晶體閘極疊層(參見第1A圖)之間的電容分壓器(C1/C2)被改變為有利於鐵電電容(即，有更多的鐵電電容之間的電壓下降)。
第3C圖例示了各種實施例中的記憶體單元100或電子裝置200。根據各種實施例，記憶體結構104可以具有一凹面形狀。記憶體結構104可以具有例如一或多個有角度的部分和/或一或多個呈弓形的部分。作為示例，在這種情況下，可以提供更大的電容尺寸(例如，更大的電容區域)，同時可以不妨礙底下的電晶體結構的縮放。
此外，可以透過增加電晶體閘極區域的面積來修改記憶體結構104的電容區域與電晶體閘極區域之間的比值C2/C1(例如，參見第6B圖至第6D圖)。這可以與記憶體結構104的電容面積減少結合，如第3A圖和第3B圖所示；或者與記憶體結構104的電容面積增加結合，如圖3C所示。
在下文中，第4A圖至第4H圖例示了各種實施例中處理載體212的整合方案，例如，用於製作如第3A圖所例示的記憶體單元100或電子裝置200。
根據各種實施例，該整合方案可以將第2F圖所示的處理階 段為做起始點而使用載體212。
第4A圖例示了各種實施例中處於進一步處理階段的載體212的橫截面示意圖。在閘極接觸結構262b形成之後，例如透過使用光罩470的圖案化來形成第一電極結構114。可以透過一或多個微光處理來沉積和圖案化光罩470。光罩470可用以分離(parting)第一電極結構114，例如透過濕式或乾是化學蝕刻或兩者的組合。
第4B圖例示了各種實施例中處於進一步處理階段的載體212的橫截面示意圖。可以在載體上形成第三絕緣層460c-1，並透過額外的光罩471(例如，透過硬光罩)圖案化。第三絕緣層460c-1可以包含介電材料，例如氧化矽(SiO2)、氮化矽(SiNx)等，其具有例如大約10nm至大約100nm的厚度，例如具有40nm的厚度。更實際地說，輔助開口472可以被蝕刻(例如，透過濕式或乾式化學蝕刻或兩者的組合)到第三絕緣層460c-1中，以至少部分地暴露形成在閘極接觸結構262b之上的第一電極結構114。在這種情況下，第一電極結構114本身可以做為用於形成輔助開口472的蝕刻停止層。輔助開口472可用於形成至少一剩餘可極化層124，其側向尺寸小於第一電極結構114的側向尺寸。如本文所述，這可以用以減少記憶體結構104的電容區域。
第4C圖與第4D圖例示了各種實施例中處於進一步處理階段的載體212的橫截面示意圖。可以被形成在輔助開口472的側壁處之側壁間隔物460c-3，可以在第三絕緣層460c-1上形成額外的絕緣層460c-2。額外的絕緣層460c-2可以形成保形層，其具有例如在大約1nm至大約30nm範圍內的厚度461。額外的絕緣層460c-2的厚度461可以小於輔助開口472的寬度的一 半，以提供開口474，以在該開口474中形成至少一剩餘可極化層124。
根據各種實施例，在額外的絕緣層460c-2(例如，包含氮化矽或氧化矽)被沉積之前，去除用於將第三絕緣層460c-1圖案化的光罩471。實際地說明，額外的絕緣層460c-2的沉積可以以保形方式進行，使得絕緣體適當地覆蓋輔助開口472的側壁。例如，這可以透過像原子層沉積或分子層沉積等的沉積方法來實現。
根據各種實施例，輔助開口472在接近光刻界限處形成，其中所得的開口474的寬度可以小於輔助開口472的寬度，例如，寬度的減小可以是大約額外的絕緣層460c-2的厚度的兩倍。因此，該方法允許產生在光刻界限之下的凹陷。
如第4D圖所示，額外的絕緣層460c-2被回蝕刻(etched back)，直到開口474到達第一電極結構114。這可以透過像反應離子蝕刻(reactive-ion-etching)一樣提供高度非等向性蝕刻速率(highly anisotropic etch rate)的一種或多種蝕刻處理來實現。
第4E圖至第4H圖例示了各種實施例中處於進一步處理階段的載體212的橫截面示意圖。至少一剩餘可極化層124和第二電極結構134可以在開口474中形成。至少一剩餘可極化層124和第二電極結構134可以使用如先前所描述的層、材料等來形成。然而，由於側壁間隔物460c-3，至少一剩餘可極化層124和第二電極結構134的寬度可以小於第一電極結構114的寬度。
根據各種實施例，可以在第三絕緣層460c-1和側壁間隔物460c-3之上沉積鐵電氧化鉿或任何其他合適的材料(參見第4E圖中的元件符 號124)。這可以透過各種分層處理來執行，例如原子層沉積(atomic layer deposition)、化學氣相沉積(chemical vapor deposition)、物理氣相沉積(physical vapor deposition)等。可以使用分層的處理以完全填充開口474(例如沒有任何空隙)。
然後，可以將鐵電氧化鉿平坦化並從整個表面區域移除，使得只有開口474保持至少部分地填充鐵電材料(例如參照圖4F)，以形成具有功能的層。這可以例如透過CMP或濕式/乾式化學蝕刻或其組合來實現。根據各種實施例，鐵電鉿氧化物可以透過一或多個蝕刻處理進一步凹陷到期望的薄層厚度和凹陷深度，以提供記憶體結構104的至少一剩餘可極化層124。這可以例如透過RIE或ALE被執行。
隨後，第二電極結構134(例如氮化鈦層)可以透過保形沉積處理(例如ALD)被沉積在至少一剩餘可極化層124之上。然後，閘極材料434(例如，鋁層)被沉積在氮化鈦層之上(參見圖4G)。此外，可以使用平坦化處理來部分地去除被設置來分別與閘極材料434共同形成第二電極結構134的一或多種材料，例如，實際地從電晶體結構102、202之間的區域去除一或多種材料，以露出如第4H圖所示的形貌。隨後，可以進一步處理載體212，例如如同第2I圖和第2I圖中的描述，以生成記憶體單元100(或電子裝置200)，如同第3A圖例示性的描述。也就是說，可以透過光刻形成並圖案化額外的絕緣層，以形成接觸孔(contact hole)。這些接觸孔可以填充金屬，例如金屬W，然後其提供了到源極/汲極區域和記憶體結構104的導電路徑；然後，沉積並圖案化另一個絕緣體，其可以定義形成金屬佈線(例如，M1)的區域。可以透過雙鑲嵌處理(dual-damascene processing)等來 執行金屬的沉積，直到完成全部載體處理(full carrier processing)之時間點。
形成子光刻特徵(sub-lithographic features)的方法可以應用於相變記憶體(phase-change-memory，PCM)裝置，其中電阻變化記憶體元件的某一部分必須具有非常小的(子光刻)直徑，以便提供必要的功能來加熱電流所流經的材料。然而，如第3A圖和第4A圖至第4H圖所示，這些方法都不能用於實現材料的加熱，記憶體結構104也不能作為電流流經的導電元件。輔助開口472的蝕刻和形成被該至少一剩餘極化層124所填充的開口474之特殊組合可以用以產生一絕緣電容(非導電材料)，而該絕緣體由該至少一剩餘可極化層124(例如，鐵電HfO2)來表示，其可具有在實際光刻界限之下的直徑。由於電容可以串聯連接到下方電晶體的閘極電容，因此施加到電容的頂部電極的電壓根據整個疊層的電容分壓器被分壓。電容可以直接受電容面積的影響(面積越小，電容越小)。在鐵電電容的電容值相對於於與鐵電電容串聯連接之剩餘的電容值減小的情況下，鐵電電容兩端的相對電壓降可被增加。因此，潛在的子光刻電容的整合可導致所需的寫入電壓的整體降低，改善記憶體單元100的耐久特性和使其具有更佳的保存特性。
更實際地說明，透過利用這種方法，原則上可以減小鐵電材料的面積和體積，使得薄層僅由一個晶粒(grain)組成，因此薄層可以處於單晶狀態，以減少裝置與裝置之間的變化。
此外，透過這種有效的方式減小鐵電材料的體積，可以穩定鐵電晶相(ferroelectric crystal phase)，這可以幫助改善裝置的性能。
第5A圖至第5C圖說明了例示性實施例的更多細節，根據各種實施例，記憶體結構104可以整合在與記憶體單元100的場效電晶體結構 102不同的相對位置中。除了將記憶體結構104(例如，作為鐵電電容)整合到接觸鍍金屬260中之外，如上所述，記憶體結構104可以以類似的方式被置於場效電晶體結構102之上的不同的鍍金屬級中。
第5A圖例示了在各種實施例中的記憶體單元100(或電子裝置200)的橫截面示意圖。在這種情況下，記憶體結構104可以直接整合在場效電晶體結構102的閘極結構122的頂部上(例如，在閘極電極結構122e的頂部上)。
第5B圖例示了在各種實施例中的記憶體單元100(或電子裝置200)的橫截面示意圖。在這種情況下，記憶體結構104可以整合到鍍金屬280結構的第一級中，例如，直接在接觸鍍金屬260的頂部上。記憶體結構104(例如，第一電極結構114)可以經由接觸鍍金屬260的閘極接觸結構262b，電性連接到場效電晶體結構102。記憶體結構104(例如，第二電極結構134)可以被設置在接觸鍍金屬260之上的鍍金屬280的記憶體接觸282b電性接觸。鍍金屬280可包含多個絕緣層280a、280b、280c和佈線282c、焊盤282c、接觸282b、介層(vertical interconnect accesses，vias)(垂直互連通路)等。
第5C圖例示了在各種實施例中的記憶體單元100(或電子裝置200)的橫截面示意圖。在這種情況下，記憶體結構104可以整合在鍍金屬280結構的第一級上(例如，直接在其上)，例如，直接整合在鍍金屬280結構的第一級的金屬結構282a的頂部上。
根據各種實施例，鍍金屬280結構可以是多級鍍金屬，包含多個金屬級(metal levels)(例如，M1、M2、M3等)和多個介層級(via level)(V1、V2、V3等)。介層級可以設置在兩個金屬級之間，以相應地連接金屬 級的佈線結構。
根據各種實施例，記憶體結構104可以整合在例如場效電晶體結構102之上的任何期望的結構級中，例如：在V1級的中間、在V1級的頂部尚且進入M2級、在M2級的頂部上、在V2級的中間、在V2級之上且進入M3級、在M3級的頂部上等等，此取決於例如記憶體單元100的佈局方案。此外，應注意，本文所述的各種記憶體結構104可以被整合在所有可能的位置，如本文所述。
在各種實施例中，各種記憶體結構104和相應的記憶體結構104的位置都可以與各種電晶體處理平台組合，例如以下更詳細的描述。
作為記憶體結構104在後HK電晶體、後金屬或先閘極電晶體之上的整合的替代方案，參照第2B圖至第2E圖所示，記憶體結構104可以整合在任何其他合適的場效電晶體結構上，如以下更詳細的描述。
第6A圖例示了在各種實施例中的記憶體單元100(例如，電子裝置200)的橫截面示意圖。在此整合方案中，場效電晶體結構102、202之相對應的通道(通道區域112c、212c)可以被提供在絕緣層640上(說明性地，場效電晶體結構102、202形成在一絕緣上附半導體(例如，絕緣上覆矽)載體上)。說明性地，至少記憶體單元100的場效電晶體結構102可以被配置為FDSOI電晶體。
第6B圖例示了在各種實施例中的記憶體單元100的橫截面示意圖。在此整合方案中，至少記憶體單元100的場效電晶體結構102可以被配置為溝槽閘極電晶體。參考第7A圖至第7E圖，以下更詳細地描述該整合方案。
第6C圖例示了在各種實施例中的記憶體單元100的橫截面示意圖。在此整合方案中，至少記憶體單元100的場效電晶體結構102可以被配置為鰭片場效電晶體(FinFET)。提供通道區域112c的半導體部分可以具有一個垂直的鰭的形狀，其中閘極隔離結構122i和閘極電極結構122e至少部分地圍繞該鰭。
第6D圖例示了在各種實施例中的記憶體單元100的橫截面示意圖。在此整合方案中，至少記憶體單元100的場效電晶體結構102可以被配置為奈米片或奈米線場效電晶體。提供通道區域112c的一或多個半導體部分可各自具有奈米片或奈米線的形狀。閘極隔離結構122i和閘極電極結構122e可以至少部分地圍繞相應的奈米片或奈米線。
第6C圖和第6D圖例示性地繪示了閘極隔離結構122i和閘極電極結構122e。參考上述平面電晶體設計，閘極隔離結構122i和閘極電極結構122e可包含與上述相同的材料、層等。
對於鐵電HfO2，當層的厚度減少至2nm以下或至少當薄層的厚度減小到導致無法接受的結晶溫度增加時，其鐵電性能可能消失，使得HfO2中的鐵電相(ferroelectric phase)再也不能穩定。因此，根據各種實施例，記憶體結構104中使用的鐵電HfO2層的層厚度可以選擇為大於或等於2nm。對於最先進的電晶體平台，例如，第6C圖和第6D圖的例示說明，將鐵電HfO2層佈置在電晶體結構之上可以是有益的，使得鐵電HfO2層可以在這些處理平台中以期望的層厚度實現。
參考第7A圖至第7E圖，下文中提供了在各種實施例中的一種用以處理載體212的例示性整合方案，例如用於製作如第6B圖中所例示說 明的記憶體單元100。
根據各種實施例，該整合方案可以將第2A圖所示的處理階段為做起始點而使用載體212。
第7A圖例示了各種實施例中的初始處理階段中的載體212的橫截面示意圖。
基線整合流程可以被執行直到至少在載體212的記憶體區域200a中提供偽閘極疊層722。根據各種實施例，可以在邏輯區域200b中使用相似或相同的偽閘極疊層722。舉例來說，可以使用後金屬處理流程來形成偽閘極疊層722，如第7A圖中所例示說明。然而，可以使用任何其他合適的處理流程來形成偽閘極疊層722。
第7B圖例示了各種實施例中處於進一步處理階段的載體212的橫截面示意圖。根據各種實施例，可以形成(例如，沉積和圖案化)光罩770，以保護邏輯區域200b免去為了執行記憶體區域200a中的場效電晶體結構102的處理所進行的後續處理。在形成光罩770之後，可由例如閘極材料(例如，多晶矽)、閘極金屬或犧牲層(例如TiN)、HK(例如HfO2)和介面保護絕緣體(例如，SiO2)所組成的偽閘極，可以透過濕式、乾式化學蝕刻或兩者的組合來蝕刻。這揭示了用於下一個處理步驟的矽主體材料。實際地說明，可以(例如完全地)去除記憶體區域200a中的偽閘極疊層722。
第7C圖例示了各種實施例中處於進一步處理階段的載體212的橫截面示意圖。根據各種實施例，可以使用透過去除偽閘極疊層722而產生的開口722r來形成溝槽722t。可以透過蝕刻處理來形成溝槽722t，該蝕刻處理選擇性地蝕刻載體212中的半導體材料(例如，矽)。溝槽722t的可具 有大約20nm至大約400nm的深度，例如50nm的深度。所產生的場效電晶體結構102的通道長度因為溝槽722t而增加。因此，蝕刻溝槽722t越深，有效通道長度越長，也因此，所產生的場效電晶體結構102的閘極電容越大。
第7D圖例示了各種實施例中處於進一步處理階段的載體212的橫截面示意圖。根據各種實施例，溝槽722t可以形成在閘極結構122(例如，類似於上述閘極疊層的一種疊層)中。因此，如果需要，可以去除保護邏輯區域200b的光罩770。根據各種實施例，可以形成閘極隔離結構122i(例如，包含高k值材料層(閘極隔離層122i-2)，例如HfO2)和閘極電極結構122e(例如，包含金屬層122e-1，例如TiN)。閘極隔離結構122i和閘極電極結構122e的形成可以包含透過保形沉積處理(例如ALD)將各個層沉積到溝槽722t中。然後，如果需要，可以沉積閘極材料(例如鋁層(金屬層122e-2))以完全填充溝槽722t。
根據各種實施例，可以將任何類型的閘極疊層填充到溝槽722t中。如果可能更希望，其他作法例如沉積/生長一SiO2介面並利用多晶矽閘極材料(沒有在中間插入金屬材料)，也可以被執行。
第7E圖例示了本發明中各種實施例中在進一步處理階段的載體212之橫截面示意圖。根據各種實施例，在形成場效電晶體結構102的期望的閘極結構122之後，可以執行平坦化處理(例如，CMP)。
在後續處理中，如果需要，可以最終化(finalized)邏輯區域200b。在這種情況下，記憶體區域可以由硬光罩保護。作為示例，可使用偽閘極來形成邏輯區域中的場效電晶體結構202，例如，使用後金屬處理流程中的整合、HK-last處理流程中的整合等，如本文所描述的。此外，參見例 如第6B圖，記憶體結構104可以透過與上述相同或相似的方式在場效電晶體結構102上形成。
除了用以作為在電晶體閘極之上整合記憶體結構104的一種可能的實施方案之外，該溝槽閘極場效電晶體結構102可以啟用一改善記憶體單元100的操作。作為示例，可以透過調整(例如，增加)電晶體閘極區域來改變記憶體結構104和與其串聯連接的場效電晶體結構102之間的電容分壓器C1/C2(參見第1A圖)。在該方案中，可以透過使用溝槽閘極來達到閘極區域的增加。
作為示例，在第7E圖中所示的載波處理之後，可以執行記憶體結構104在場效應晶體管結構102上的各種整合中的任何一個。
在一或多個實施例中，可透過後閘極流程(例如參見第2D圖)或HK-last過程(例如參見第2E圖)以形成記憶體單元100的場效電晶體結構102(例如，設置在記憶體區域200a中)和/或邏輯區域200b中的場效電晶體結構202。下面將更詳細地描述這些過程。
第8A圖至第8B圖例示了各種實施例中在處理期間的載體212，例如，在後閘極處理流程中形成場效電晶體結構102、202的期間。
根據各種實施例，可以去除偽閘極電極結構822e(例如，設置在一或多個間隔物252之間)。在這種情況下，可以不去除閘極隔離結構122i(例如，介面層(閘極隔離層122i-1)和高k值材料層(閘極隔離層122i-2))。在高k值材料層(閘極隔離層122i-2)由犧牲層表示的情況下，其主要目的用以作為蝕刻停止層並陸續被移除。因為去除偽閘極電極結構822e所產生的開口822r可用閘極電極結構122e、222e填充。根據各種實施例，可以 透過保形沉積處理將至少一金屬層122e-1(例如，氮化鈦層)沉積到開口822r中。開口822r的其餘部分可以被另一種導電閘極材料所填充，例如鋁、多晶矽等。可以進行平坦化以去除開口822r外部的導電性材料。如圖所示，例如在第8D圖中，閘極電極結構122e的至少一金屬層122e-1可以具有U型的形狀。
第9A圖至第9D圖例示了各種實施例中在處理期間的載體212，例如，在後高k值處理流程中形成場效電晶體結構102、202的期間。
根據各種實施例，可以去除偽閘極電極結構922e(例如，設置在一或多個間隔物252之間)與偽高k值或犧牲層922i-2。在這種情況下，閘極隔離結構122i中的一介面層(閘極隔離層122i-1)(例如，氧化矽層)可以不被去除。這允許，例如，保持與通道區域112c、212c中的半導體部分的高質量介面。透過去除偽閘極電極結構922e和偽高k值或犧牲層922i-2所產生的開口922r可以由閘極電極結構122e、222e來填充。根據各種實施例，高k值材料層(閘極隔離層122i-2)和閘極電極結構122e、222e的至少一金屬層122e-1(例如，氮化鈦層)可以透過保形沉積處理以被沉積至開口922r中。開口922r的其餘部分可以被另一種導電性閘極材料所填充，例如鋁、多晶矽等。可以進行平坦化以去除開口922r外部的高k值材料和/或導電材料。如圖所示，例如在第9D圖中，高k值材料層(閘極隔離層122i-2)以及閘極電極結構122e的至少一金屬層122e-1可以具有U型的形狀。
在下文中，提供了各種示意性的記憶體單元100(或電子裝置200)佈局，例如，第10A圖至第10I圖中提供了第一佈局1000，第11A圖至第11I圖中提供了第二佈局1100，且第12A圖至第12G圖中提供了第三佈局 1200。
第10A圖至第10I圖例示了各種實施例中在處理一或多個記憶體單元100的期間之不同階段的俯視圖1001。透過一個框架說明兩個單元的整體單元大小區域，並且僅用以作為視覺上的說明。主動區域1002可以是半導體部分(例如，矽體區或矽層)。橫截面1003、1005例示在底部(A-A)和左側(B-B)。
佈局1000例示了用於提供記憶體單元100的結構的相對位置、尺寸、形狀等。作為示例，對應的閘極1004(也稱為閘極結構122)、接觸1006(也被稱為閘極接觸、源極/汲極接觸)、佈線層(wiring levels)1008、1012、1018(例如金屬一(Metal 1)、金屬二(Metal 2)、金屬三(Metal 3))、介層級1010、1016(例如，介層一(via 1)，介層二(via 2))、與記憶體結構1014(例如，鐵電電容，FeCap)皆被例示。該一或多個記憶體單元100可以由源極線(sourceline)、字元線(wordline)、位元線(bitline)來定位址。根據各種實施例，一或多個記憶體單元100可以共享相同的字元線。
第11A圖至第11I圖例示了各種實施例中在處理一或多個記憶體單元100的期間之不同階段的俯視圖1101。主動區域1102可以是一半導體部分(例如，矽主體區域或矽層)。橫截面1103、1105例示在底部(A-A)和左側(B-B)。
佈局1100例示了用於提供記憶體單元100的結構的相對位置、尺寸、形狀等。作為示例，對應的閘極1104(也稱為閘極結構122)、接觸1106(也被稱為閘極接觸、源極/汲極接觸)、佈線層1108、1114、1118(例如金屬一(Metal 1)、金屬二(Metal 2)、金屬三(Metal 3))，介層級 1112、1116(例如，介層一(via 1)，介層二(via 2))、與記憶體結構1110(例如，鐵電電容，FeCap)皆被例示。該一或多個記憶體單元100可以由源極線、字元線、位元線來定位址。根據各種實施例，一或多個記憶體單元100可以共享相同的字元線。
第12A圖至第12G圖中例示了各種實施例中在處理一或多個記憶體單元100的期間之不同階段的俯視圖1201。主動區域1202可以是一半導體部分(例如，矽主體區域或矽層)。橫截面1203,1205例示在底部(A-A)和左側(B-B)。
佈局1200例示了用於提供記憶體單元100的結構的相對位置、尺寸、形狀等。作為示例，對應的閘極1204(也稱為閘極結構122)、接觸1206(也被稱為閘極接觸、源極/汲極接觸)，佈線層1210、1214(例如，金屬一(Metal 1)、金屬二(Metal 2))、介層級1212(例如，介層一(via 1))、和記憶體結構1208(例如，鐵電體)電容，FeCap)皆被例示。該一或多個記憶體單元100可以由源極線、字元線、位元線來定位址。根據各種實施例，一或多個記憶體單元100可以共享相同的字元線。
第13圖例示了本發明的各種實施例中製作記憶體單元100的方法1300的流程示意圖。方法1300可包含：在步驟1310中，形成一場效電晶體結構，該場效電晶體結構包含一通道區域和設置在該通道區域的一閘極結構，該閘極結構包含一閘極電極結構和設置在該閘極電極結構和該通道區域之間的一閘極隔離結構；在步驟1320中，在該場效電晶體結構上形成一或多個鍍金屬結構；在步驟1330中，在該一或多個鍍金屬結構之上形成一記憶體結構，該記憶體結構包含一第一電極結構、一第二電極結構、和設置在 該第一電極結構與該第二電極結構之間的至少一剩餘可極化層；其中，該記憶體結構的第一電極結構透過該一或多個鍍金屬結構導電性地連接至該場效電晶體結構的該閘極電極結構。
第14A圖例示了本發明的各種實施例中製作記憶體單元100的方法1400a的流程示意圖。方法1400a可包含：在步驟1410a中，形成一場效電晶體結構(例如，透過形成一閘極結構，該閘極結構包含一閘極電極結構和設置在閘極電極結構和半導體層之間的一閘極隔離結構)；並且，在步驟1420a中，在該場效電晶體結構上形成至少一鍍金屬結構，該至少一鍍金屬結構包含至少一電性絕緣層和至少一接觸結構，該至少一接觸結構結構延伸穿過該電性絕緣層並與該場效電晶體結構的該閘極電極結構接觸。方法1400a還可以包含以下步驟：形成記憶體結構，包含：在步驟1430a中，在該至少一電性絕緣層上形成一第一電極結構，該第一電極結構與該至少一接觸結構導電性連接並具有第一側向尺寸；在步驟1440a中，在該第一電極結構上形成至少一剩餘可極化層，該至少一剩餘可極化層具有小於該第一側向尺寸的第二側向尺寸；並且，在步驟1450a中，在該至少一剩餘可極化層上形成一第二電極結構。根據各種實施例，該第二電極結構的側向尺寸與該第一電極結構的側向尺寸的比值可小於0.9，例如，在大約0.01至大約0.9的範圍內；例如，在大約0.1至大約0.9的範圍內；例如，在大約0.1至大約0.6的範圍內。根據各種實施例，該至少一剩餘可極化層的側向尺寸與該第一電極結構的側向尺寸的比值可小於0.9，例如，在大約0.01至大約0.9的範圍內；例如，在大約0.1至大約0.9的範圍內；例如，在大約0.1至大約0.6的範圍內。
第14B圖例示了本發明的各種實施例中製作記憶體單元100 的方法1400b的流程示意圖。方法1400b可包含：在步驟1410b中，形成一場效電晶體結構(例如，透過形成一閘極結構，該閘極結構包含一閘極電極結構和設置在閘極電極結構和半導體層之間的一閘極隔離結構)；並且，在步驟1420b中，在該場效電晶體結構上形成至少一鍍金屬結構，該至少一鍍金屬結構包含至少一電性絕緣層和至少一接觸結構，該至少一接觸結構結構延伸穿過該電性絕緣層並與該場效電晶體結構的該閘極電極結構接觸。方法1400b還可以包含以下步驟：形成記憶體結構，包含：在步驟1430a中，在該至少一電性絕緣層上形成一第一電極結構，該第一電極結構與該至少一接觸結構導電性連接並具有第一側向尺寸；在步驟1440b中，在該第一電極結構上形成至少一剩餘可極化層；並且，在步驟1450b中，在該至少一剩餘可極化層上形成一第二電極結構，該第二電極結構具有小於該第一側向尺寸的第二側向尺寸。根據各種實施例，該第二電極結構的側向尺寸與該第一電極結構的側向尺寸的比值可小於0.9，例如，在大約0.01至大約0.9的範圍內；例如，在大約0.1至大約0.9的範圍內；例如，在大約0.1至大約0.6的範圍內。根據各種實施例，該第二電極結構的側向尺寸與該至少一剩餘可極化層的側向尺寸的比值可小於0.9，例如，在大約0.01至大約0.9的範圍內；例如，在大約0.1至大約0.9的範圍內；例如，在大約0.1至大約0.6的範圍內。
根據各種實施例，側向尺寸可以是相應結構的寬度或直徑。
第15A圖例示了場效電晶體結構102以及耦合到場效電晶體結構102的記憶體結構104，場效電晶體結構102以及記憶體結構104可作為電容分壓器。為了降低寫入電壓並增加記憶體單元100耐久性以及保存性，可能需要調整該電容分壓器，如上所述。
根據各種實施例，記憶體單元100可以透過鐵電電容(例如，金屬-鐵電-金屬(metal-ferroelectric-metal，MFM)電容，也稱為FeCap或C2)和剩餘閘極疊層(例如，金屬-絕緣體-半導體(MIS)閘極疊層，也稱為C1)的可變電容CMIS，的串聯連接來說明，如第15A圖所示。
在第一近似中，可以透過以下方式估算鐵電電容上的電壓(VFeCap)：
其中V134表示施加到閘極的電壓，且上述電容一般定義為：
上述ε0和εr分別是真空(vacuum)和相對(relative)介電常數(permittivity)，且A和d分別是電容的面積和厚度。
假設εr只能在非常有限的範圍內進行修改，因其為材料常數，並且還假設電容的薄層厚度d的變化可能同樣受到限制(例如由於寫入電壓和漏電流的限制)，用於影響鐵電電容兩端的電壓降的合適參數，其可以由電容的面積及其相對比例表示。
例如，假設鐵電電容和剩餘閘極疊層的εr和d都相同，則面積比為1：3的電容電壓降變為：
因此，如上所述，修改電容的面積比可以允許記憶體單元100的性能(寫入電壓，耐久性、保存性等)的改善。
在第15B圖中，例示了各種電容結構1500a，1500b，1500c， 1500d，1500e的電容面積貢獻度(capacitor area contributions)。
平面電容結構1500a，1500b，1500c可具有x-貢獻度1500x(x-contribution)，其與x方向上的電容結構1500a，1500b，1500c的(側向)尺寸相關，並且(在平面外)具有y-貢獻度(y-contribution)，其與垂直於x方向的y方向上的電容結構1500a，1500b，1500c的(側向)尺寸相關。x-y平面可以與載體的主處理表面對齊，電容結構1500a，1500b，1500c形成於該載體的該主處理表面上。由於頂部電極的寬度減小，電容結構1500b，1500c(參見第3A圖和第3B圖)與電容結構1500a相比可具有減小的x-貢獻度1500x。
非平面(例如，3D的)電容結構1500d、1500e可具有x-貢獻度1500x，其與x方向上的電容結構1500d、1500e的(側向)尺寸相關，(在平面外)可具有y-貢獻度，其與垂直於x方向的y方向上的電容結構1500d、1500e的(側向)尺寸相關，以及與z-貢獻度，其與垂直於x方向和y方向上的z方向上的電容結構1500d、1500e的(垂直)尺寸相關聯。
根據各種實施例，電容結構1500a、1500b、1500c、1500d、1500e的有效區域可以在幾何上被確定(例如透過正交投影)。作為示例，在電容包含非平面(例如有角度的，參見第6E圖)部分的情況下，電容區域(也稱為有效電容區域)可以透過考慮電容中相應電極屬於等距的部分來確定。如圖所示，例如，在第15B圖中，有效區域貢獻度(例如，在x-y平面中和在z-y平面中)可以與電容貢獻度1500x、1500z相關，如上所述。在某些方面，例如，作為第一近似，可以忽略雜散場(stray fields)(例如，出現在電容的角落中和/或有效區域外部)以確定有效區域和電容貢獻度。
在下文中，提供了可參考本文所描述的一或多個實施例的各 種示例。
示例1是一種記憶體單元，包含：一場效電晶體結構，包含一通道區域和設置在該通道區域的一閘極結構，該閘極結構包含一閘極電極結構和設置於該閘極電極結構和該通道區域之間的一閘極隔離結構；一記憶體結構，包含一第一電極結構(也稱為底部電極)、一第二電極結構(也稱為頂部電極)、和設置於該第一電極結構與該第二電極結構之間的至少一剩餘可極化層(例如，基於至少一種鐵電材料)；其中，該記憶體結構的該第一電極結構導電性地連接至該場效電晶體結構的該閘極電極結構。根據各種實施例，該記憶體結構可以是鐵電電容(ferroelectric capacitor，FeCap)。根據各種實施例，該場效電晶體結構可以是金屬-絕緣體-半導體(metal-insulator-semiconductor，MIS)結構。根據各種實施例，該場效電晶體結構的閘極電極結構可以被配置為浮動閘極(floating gate)。
在示例2中，示例1的記憶體單元還可以包含以下特徵：該場效電晶體結構更包含一半導體部分和設置於該半導體部分的至少一第一源極/汲極區域與一第二源極/汲極區域；且該通道區域在該半導體部分中從該第一源極/汲極區域延伸到該第二源極/汲極區域。
在示例3中，示例1或2的記憶體單元還可以包含以下特徵：該記憶體結構的該第一電極結構是直接物理性接觸於該場效電晶體結構的該閘極電極結構。
在示例4中，示例3的記憶體單元還可以包含：一接觸鍍金屬(contact metallization)，設置於該場效電晶體結構和該記憶體結構之上，該接觸鍍金屬包含電性地接觸該記憶體結構的該第二電極結構的至少一記憶 體接觸結構。
在示例5中，示例1的記憶體單元還可以包含：一或多個鍍金屬結構(metallization structures)，設置於該場效電晶體結構之上，該一或多個鍍金屬結構用於電性地連接該場效電晶體結構的該閘極電極結構與該記憶體結構的該第一電極結構。
在示例6中，示例5的記憶體單元還可以包含以下特徵：該一或多個鍍金屬結構包含至少部分地設置於該場效電晶體結構與該記憶體結構之間的一接觸鍍金屬
在示例7中，示例5的記憶體單元還可包含以下特徵：該一或多個鍍金屬結構包含一接觸鍍金屬與設置於該接觸鍍金屬之上的一單級或多級鍍金屬(single-or multilevel metallization)；且該接觸鍍金屬與該單級或多級鍍金屬中的至少一級兩者皆設置於該場效電晶體結構與該記憶體結構之間。
在示例8中，示例1的記憶體單元還可包含一接觸鍍金屬，設置於該場效電晶體結構和該記憶體結構之上。該接觸鍍金屬包含設置在場效電晶體結構和記憶體結構之間的至少一閘極接觸，該至少一閘極接觸電性接觸至該場效電晶體結構的閘極電極結構並延伸到該記憶體結構的第一電極結構。
在示例9中，示例8的記憶體單元還可以包含：該至少一閘極接觸被嵌入到一或多個電性絕緣層中，並且從面對該場效電晶體的該一或多個電性絕緣層的一第一側延伸至面對該記憶體結構的該一或多個電性絕緣層的一第二側。
在示例10中，示例8或9的記憶體單元還可包含以下特徵：該接觸鍍金屬更包含設置在記憶體結構之上的至少一記憶體接觸結構，該至少一記憶體接觸結構電性接觸至該記憶體結構的該第二電極結構。
在示例11中，示例10的記憶體單元還可以包含以下特徵：該至少一記憶體接觸結構被嵌入到一或多個額外的電性絕緣層中，並且從該一或多個額外的電性絕緣層的面對該記憶體結構的一第一側延伸至背離該記憶體結構的該一或多個額外的電性絕緣層的一第二側。
在示例12中，示例8至11中任一個的記憶體單元，還可以包含：設置於該接觸鍍金屬之上的一單級或多級鍍金屬，以及被嵌入至一或多個電性絕緣層中的一佈線結構，該佈線結構導電性地連接該至少一記憶體接觸結構。
在示例13中，示例12的記憶體單元還可以包含以下特徵：該佈線結構包含一或多個通孔(vias)和/或一或多個金屬線。
在示例14中，示例12或13的記憶體單元還可以包含以下特徵：該接觸鍍金屬還包含設置在該場效電晶體結構之上的至少一第一源極/汲極接觸和至少一第二源極/汲極接觸，該至少一第一源極/汲極接觸和該至少一第二源極/汲極用以接觸該場效電晶體結構的第一源極/汲極區域和第二源極/汲極區域。
在示例15中，示例14的記憶體單元還可以包含以下特徵：該單級或多級鍍金屬包含被嵌入至一或多個電性絕緣層中的一或多個額外的佈線結構，該一或多個額外的佈線結構導電性地連接至該至少一第一源極/汲極接觸和該至少一第二源極/汲極接觸；該單級或多級鍍金屬可包含 被嵌入至該一或多個電性絕緣層中的一第一源極/汲極佈線結構和被嵌入至該一或多個電性絕緣層中的一第二源極/汲極佈線結構，該第一源極/汲極佈線結構導電性地連接到該至少一第一源極/汲極接觸，以及該第二源極/汲極佈線結構導電性地連接到該至少一第二源極/汲極接觸。
在示例16中，示例1至15中任一個的記憶體單元還可以包含以下特徵：該至少一剩餘可極化層包含至少一種鐵電材料。
在示例17中，示例16的記憶體單元還可包含以下特徵：該至少一剩餘可極化層包含氧化鉿或氧化鋯中的至少一種。
在示例18中，示例1至17中任一個的記憶體單元還可以包含以下特徵：該記憶體結構還包含與該至少一剩餘可極化層相鄰並且設置在該第一電極結構和該第二電極結構之間的至少一電介質部分(dielectric portion)。
在實施例19中，實施例1-18中任一個的記憶體單元還可以包含以下特徵：該第一電極結構包含至少一導電材料層，且該至少一導電材料層的一側向尺寸大於該至少一剩餘可極化層的一側向尺寸、和/或大於該第二電極的一側向尺寸。
在示例20中，示例1至19中任一個的記憶體單元還可以包含以下特徵：該記憶體結構具有一凹面形狀。
在示例21中，示例20的記憶體單元還可以包含以下特徵：該記憶體結構具有一或多個有角度的部分和/或一或多個呈弓形的部分。
在示例22中，示例1至21中任一個的記憶體單元還可以包含以下特徵：該場效電晶體結構的閘極結構包含以下類型的閘極結構中的至 少一種：屬於後金屬配置的一種高k值金屬閘極結構；屬於閘極優先配置的一種高k值金屬閘極結構；屬於後高k值配置的一種高k值金屬閘極結構；一種多晶矽/氧化矽閘極結構(poly-silicon/silicon oxide gate structure)；或一種多晶矽/氮氧化矽閘極結構(poly-silicon/silicon oxynitride gate structure)。
在示例23中，示例1至22中任一個的記憶體單元還可以包含以下特徵：該場效電晶體結構包含以下類型的場效電晶體結構中的至少一種：一全空乏絕緣上覆矽(fully depleted silicon on insulator)場效電晶體結構；一鰭片(fin)場效電晶體結構；一溝槽式閘極(trench gate)場效電晶體結構；一奈米片(nanosheet)場效電晶體結構；或一奈米線(nanowire)場效電晶體結構。
在示例24中，示例1至23中任一個的記憶體單元還可以包含以下特徵：該閘極電極結構、該閘極隔離結構、和該通道區域形成一第一電容結構，該第一電容結構定義一第一區域尺寸的一電容區域；且該第一電極結構、該至少一剩餘可極化層、和該第二電極結構形成一第二電容結構，該第二電容結構定義小於該第一區域尺寸的一第二區域尺寸的一電容區域。
示例25是一種記憶體單元，包含：一場效電晶體結構，包含一通道區域和設置於該通道區域的一閘極結構，該閘極結構包含一閘極電極結構和設置於該閘極電極結構和該通道區域之間的一閘極隔離結構，該閘極電極結構與該閘極隔離結構形成具有一第一區域尺寸的一第一電容區域的一第一電容結構；以及一記憶體結構，包含一第一電極結構、一第二電極結構、和設置於該第一電極結構與該第二電極結構之間的至少一剩餘可極化層，該第二電極結構與該至少一剩餘可極化層形成具有小於該第一區 域尺寸的一第二區域尺寸的一第二電容區域的一第二電容結構。
在示例26中，示例25的記憶體單元還可以包含以下特徵：對應至該電容結構的電容區域由該電容結構的頂部電極和底部電極以及其彼此間對應的投影來定義。
在示例27中，示例26的記憶體單元還可以包含以下特徵：該第二區域尺寸與該第一區域尺寸的比值小於0.9。根據各種實施例，該第二區域尺寸與該第一區域尺寸的比值可小於0.75，例如，在約0.01至約0.9的範圍內，例如，在約0.1至約0.9的範圍內。
在示例28中，示例27的記憶體單元還可以包含以下特徵：該第一電容區域面向該場效電晶體結構的該通道區域；且該第二電容區域面向該記憶體結構的該第一電極結構。
在示例29中，示例27或28的記憶體單元還可以包含以下特徵：該記憶體結構的該第一電極結構導電性地連接至該場效電晶體結構的該閘極電極結構。
在示例30中，示例25至29中任一個的記憶體單元還可以包含以下特徵：該記憶體結構與該閘極電極結構隔開，並透過至少一鍍金屬結構電性地連接至該閘極電極結構。
根據各種實施例，該第一電容區域由該閘極電極結構至該通道區域的一投影部分來定義；且該第二電容區域由該記憶體結構的該第二電極結構至該記憶體結構的該第一電極結構的一投影部分來定義。
實施例31是一種電子裝置，包含：一載體，包含一記憶體區域和一邏輯區域；設置在該記憶體區域中一場效電晶體結構，以及設置在邏 輯區域中的一場效電晶體結構，該等場效電晶體結構的每一個包含一通道區域和設置在該通道區域的一閘極結構，該閘極結構包含一閘極電極結構和設置在該閘極電極結構和該通道區域之間的一閘極隔離結構；以及一記憶體結構，該記憶體結構包含一第一電極結構、一第二電極結構、以及設置在該第一電極結構和該第二電極結構之間的至少一剩餘可極化層。其中，該記憶體結構的第一電極結構導電性連接至該記憶體區域中的該第一個場效電晶體結構的閘極電極結構。
實施例32是一種電子裝置，包含：一載體，包含一記憶體區域和一邏輯區域；設置在該記憶體區域中的一場效電晶體結構和設置在該邏輯區域中的一場效電晶體結構，該等場效電晶體結構的每一個包含一通道區域和設置在該通道區域的一閘極結構，該閘極結構包含一閘極電極結構和設置在該閘極電極結構和該通道區域之間的一閘極隔離結構，其中該閘極電極結構和該閘極隔離結構形成一第一電容結構，該第一電容結構具有第一電容區域與第一區域尺寸；一記憶體結構，該記憶體結構包含一第一電極結構，一第二電極結構，以及設置在第一電極結構與第二電極結構之間的至少一剩餘可極化層，其中該第二電極結構與該至少一剩餘可極化層形成一第二電容結構，該第二電容區域的第二區域尺寸小於該第一區域尺寸。
在示例33中，示例32的電子裝置還可以包含以下特徵：該第一電容區域由該閘極電極結構到通道區域的幾何(例如，正交)投影來定義；且該第二電容區域由該記憶體結構的該第二電極結構到該記憶體結構的該第一電極結構的幾何(例如，正交)投影來定義。
在示例34中，示例31或32的電子裝置還可以包含以下特徵： 設置在該記憶體區域中的該場效電晶體結構具有與設置在該邏輯區域中的該場效電晶體結構基本相同的結構。
在示例35中，示例31或32的電子裝置還可以包含：設置在該記憶體區域中的該場效電晶體結構與設置在該邏輯區域中的該場效電晶體結構屬於不同類型。
示例36是一種製作記憶體單元的方法，該方法包含以下步驟：形成場效電晶體結構，包含：形成一溝槽(trench)(例如，在半導體層之內或在半導體層之上)，以及在該溝槽中形成一閘極結構，該閘極結構包含閘極電極結構和設置在閘極電極結構和半導體層之間的閘極隔離結構；以及形成一記憶體結構，包含：形成一第一電極結構、一第二電極結構，以及設置在第一電極結構與第二電極結構之間的至少一剩餘可極化層，其中該記憶體結構的第一電極結構導電性地連接到記憶體區域中的第一場效電晶體結構的閘極電極結構。
在示例37中，示例36的方法還可以包含以下步驟：形成閘極電極結構和閘極隔離結構，以提供具有第一區域尺寸的第一電容區域的第一電容結構；並且形成第二電極結構和至少一剩餘可極化層以提供具有小於第一區域尺寸的第二區域尺寸的第二電容區域的第二電容結構。
示例38是一種製作記憶體單元的方法，該方法包含以下步驟：形成場效電晶體結構，包含：形成閘極結構，該閘極結構包含閘極電極結構和設置在閘極電極結構和半導體層之間的一閘極隔離結構；在該場效電晶體結構上形成至少一鍍金屬結構，該至少一鍍金屬結構包含至少一電性絕緣層和至少一接觸結構，該至少一接觸結構延伸穿過該電性絕緣層並 與該閘極電極結構接觸；且更形成一記憶體結構，包含：在該至少一電性絕緣層上形成第一電極結構，該第一電極結構與該至少一接觸結構導電性連接並具有第一側向尺寸；在該第一電極結構上形成至少一剩餘可極化層，該至少一剩餘可極化層具有小於該第一側向尺寸的第二側向尺寸；以及在該至少一剩餘可極化層上形成第二電極結構。
在示例39中，示例38的方法還可以包含以下步驟：形成至少一剩餘可極化層，包含：在第一電極結構上形成至少一額外的電性絕緣層；圖案化該至少一額外的電性絕緣層以形成一開口，該開口至少部分地暴露該第一電極結構，其中該開口定義該第二側向尺寸；在該開口中形成至少一剩餘可極化層。
在示例40中，示例39的方法還可以包含以下步驟：圖案化該至少一額外的電性絕緣層，包含形成一輔助開口，該輔助開口至少部分地暴露該第一電極結構並且在該輔助開口的內側壁處形成側壁間隔物，以形成用以定義第二側向尺寸的該開口。
在示例41中，示例39或40中任一個的方法還可以包含以下特徵：該第二電極結構至少部分地形成在該開口中。
在示例42中，示例38至41中任一示例的方法還可以包含以下特徵：該第二電極結構具有第二側向尺寸。
示例43是一種記憶體單元，包含：一場效電晶體結構，包含一通道區域和設置在該通道區域的一閘極結構，該閘極結構包含一閘極電極結構和設置在該閘極電極結構與該通道區域之間的閘極隔離結構；以及一記憶體結構，包含記憶體電極結構和設置在閘極電極結構和記憶體電極 結構之間的至少一剩餘可極化層。
在示例44中，示例43的記憶體單元還可以包含以下特徵：該閘極電極結構直接物理接觸該閘極隔離結構和該至少一剩餘可極化層。
示例45是一種製作記憶體單元的方法，該方法包含：形成場效電晶體結構，該場效電晶體結構包含通道區域和設置在通道區域的一閘極結構，該閘極結構包含閘極電極結構和設置在閘極電極結構和通道區域之間的一閘極隔離結構；在場效電晶體結構之上形成一或多個鍍金屬結構；在該一或多個鍍金屬結構上形成一記憶體結構，該記憶體結構包含第一電極結構，第二電極結構，以及設置在該第一電極結構和該第二電極結構之間的至少一剩餘可極化層；其中，記憶體結構的第一電極結構透過該一或多個鍍金屬結構與場效電晶體結構的閘極電極結構導電性地連接。
示例46是一種記憶體結構，包含：一第一電極結構、設置在該第一電極結構上的至少一剩餘可極化層、設置在該至少一剩餘可極化層上的一第二電極結構、以及設置在該第一電極結構的上表面處並且側向地圍繞該至少一剩餘可極化層和該第二電極結構的一間隔結構。此外，該第二電極結構的側向尺寸可小於該第一電極結構的側向尺寸。此外，至少一剩餘可極化層的側向尺寸可以小於第一電極結構的側向尺寸。
示例47是一種記憶體結構，包含：一第一電極結構、設置在第一電極結構上的至少一剩餘可極化層、設置在該至少一剩餘可極化層上的一第二電極結構、設置在該至少一剩餘可極化層的上表面處並且側向圍繞該第二電極結構的一間隔結構。此外，該第二電極結構的側向尺寸可以小於該第一電極結構的側向尺寸。此外，該第二電極結構的側向尺寸可以小於 該至少一剩餘可極化層的側向尺寸。此外，該至少一剩餘可極化層的側向尺寸可以等於該第一電極結構的側向尺寸。
根據各種實施例，該至少一剩餘可極化層可以由剩餘可極化材料的單晶部分(monocrystalline portion)(例如，單晶粒)組成。因此，該至少一剩餘可極化層的側向和垂直尺寸可以由剩餘可極化材料的單晶粒的側向和垂直尺寸來定義。剩餘可極化材料可以是鐵電材料，例如鐵電氧化鉿。然而，鐵電氧化鉿也可稱為剩餘可極化氧化鉿。
各種實施例可涉及偽結構(dummy structures)的使用。偽結構可以是在處理期間用作在後續處理階段所形成的結構的空間保持器(space holder)的結構。在處理期間，偽結構可以由任何期望的結構代替。舉例而言，可以去除偽結構以形成具有期望形狀和尺寸的一開口，其中該開口用於進一步的處理。
各種實施方案可涉及剩餘可極化層或剩餘可極化材料，然而，用語「剩餘可極化」在某些方面可被理解為「可自發極化(spontaneously-polarizable)」，反之亦然。
根據各種實施例，記憶體結構104可以包含鐵電HfO2以允許具有小的特徵尺寸的鐵電電容結構的整合，例如，至少一剩餘可極化層可以是在約10nm或更小(例如，在約2nm至約10nm的範圍內)的層厚度下仍然具有鐵電性質的鐵電HfO2層。對於10nm左右和10nm以下的膜厚度的其他鐵電材料，可能失去其鐵電性質。舉例而言，這可能與電晶體幾何形狀變小的技術節點(例如，小於或等於28nm)相關。
儘管已經透過參考具體的實施例以具體繪示和描述了本發 明，但是本發明技術領域中具有通常知識者應該理解，在不脫離本發明由申請專利範圍所定義的的精神和範圍的情況下，可以在形式和細節上進行各種改變。因此，本發明的範圍由所附的申請專利範圍來表示，並且旨在涵蓋落入申請專利範圍的等同物的含義和範圍內的所有改變。
Claims (20)
- 一種記憶體單元，包含：一場效電晶體(field-effect transistor)結構，包含一通道區域和設置於該通道區域的一閘極結構，該閘極結構包含一閘極電極結構和設置於該閘極電極結構和該通道區域之間的一閘極隔離結構；以及一記憶體結構，包含一第一電極結構、一第二電極結構、和設置於該第一電極結構與該第二電極結構之間的至少一剩餘可極化層(remanent-polarizable layer)；其中，該記憶體結構的該第一電極結構導電性地連接至該場效電晶體結構的該閘極電極結構。
- 如請求項1所述的記憶體單元，其中該場效電晶體結構更包含一半導體部分和設置於該半導體部分的至少一第一源極/汲極區域與一第二源極/汲極區域，且該通道區域在該半導體部分中從該第一源極/汲極區域延伸到該第二源極/汲極區域。
- 如請求項1所述的記憶體單元，其中該記憶體結構的該第一電極結構是直接物理性接觸於該場效電晶體結構的該閘極電極結構。
- 如請求項3所述的記憶體單元，更包含：一接觸鍍金屬(contact metallization)，設置於該場效電晶體結構和該記憶體結構之上，該接觸鍍金屬包含電性地接觸該記憶體結構的該第二電極結構的至少一記憶體接觸結構。
- 如請求項1所述的記憶體單元，更包含：一或多個鍍金屬結構(metallization structures)，設置於該場效電晶體結構之上，該一或多個鍍金屬結構用於電性地連接該場效電晶體結構的該閘極電極結構與該記憶體結構的該第一電極結構。
- 如請求項5所述的記憶體單元，其中該一或多個鍍金屬結構包含至少部分地設置於該場效電晶體結構與該記憶體結構之間的一接觸鍍金屬。
- 如請求項5所述的記憶體單元，其中該一或多個鍍金屬結構包含一接觸鍍金屬與設置於該接觸鍍金屬之上的一單級或多級鍍金屬(single-or multilevel metallization)；且其中該接觸鍍金屬與該單級或多級鍍金屬中的至少一級兩者皆設置於該場效電晶體結構與該記憶體結構之間。
- 如請求項1所述的記憶體單元，其中該至少一剩餘可極化層包含至少一鐵電材料(ferroelectric material)。
- 如請求項1所述的記憶體單元，其中該第一電極結構包含至少一導電材料層，且其中該至少一導電材料層的一側向尺寸大於該至少一剩餘可極化層的一側向尺寸、或大於該第二電極的一側向尺寸。
- 如請求項1所述的記憶體單元，其中該記憶體結構具有一凹面形狀。
- 如請求項10所述的記憶體單元，其中該記憶體結構具有一或多個有角度的部分和/或一或多個呈弓形的部分。
- 如請求項1所述的記憶體單元，其中該場效電晶體結構的該閘極結構包含一高k值金屬閘極結構(high-k metal gate structure)。
- 如請求項1所述的記憶體單元，其中該場效電晶體結構包含以下場效電晶體結構中的至少一種：一全空乏絕緣上覆矽(fully depleted silicon on insulator)場效電晶體結構；一鰭片(fin)場效電晶體結構；一溝槽式閘極(trench gate)場效電晶體結構；一奈米片(nanosheet)場效電晶體結構；或 一奈米線(nanowire)場效電晶體結構。
- 如請求項1所述的記憶體單元，其中，該閘極電極結構、該閘極隔離結構、和該通道區域形成一第一電容結構，該第一電容結構定義一第一區域尺寸的一電容區域；且其中，該第一電極結構、該至少一剩餘可極化層、和該第二電極結構形成一第二電容結構，該第二電容結構定義小於該第一區域尺寸的一第二區域尺寸的一電容區域。
- 一種記憶體單元，包含：一場效電晶體結構，包含一通道區域和設置於該通道區域的一閘極結構，該閘極結構包含一閘極電極結構和設置於該閘極電極結構和該通道區域之間的一閘極隔離結構，該閘極電極結構與該閘極隔離結構形成具有一第一區域尺寸的一第一電容區域的一第一電容結構；以及一記憶體結構，包含一第一電極結構、一第二電極結構、和設置於該第一電極結構與該第二電極結構之間的至少一剩餘可極化層，該第二電極結構與該至少一剩餘可極化層形成具有小於該第一區域尺寸的一第二區域尺寸的一第二電容區域的一第二電容結構。
- 如請求項15所述的記憶體單元，其中該第二區域尺寸與該第一區域尺寸的比值小於0.9。
- 如請求項15所述的記憶體單元，其中該記憶體結構的該第一電極結構導電性地連接至該場效電晶體結構的該閘極電極結構。
- 如請求項15所述的記憶體單元，其中該記憶體結構與該閘極電極結構隔開，並透過至少一鍍金屬結構電性地連接至該閘極電極結構。
- 如請求項15所述的記憶體單元，其中，該第一電容區域由該閘極電極結構至該通道區域的一投影部 分來定義；且其中，該第二電容區域由該記憶體結構的該第二電極結構至該記憶體結構的該第一電極結構的一投影部分來定義。
- 一種製作一記憶體單元的方法，該方法包含：形成一場效電晶體結構，該場效電晶體結構包含一通道區域與設置於該通道區域的一閘極結構，該閘極結構包含一閘極電極結構和設置於該閘極電極結構和該通道區域之間的一閘極隔離結構；於該場效電晶體結構之上形成一或多個鍍金屬結構；以及在該一或多個鍍金屬結構之上形成一記憶體結構，該記憶體結構包含一第一電極結構、一第二電極結構、和設置於該第一電極結構與該第二電極結構之間的至少一剩餘可極化層；其中，該記憶體結構的該第一電極結構透過該一或多個鍍金屬結構導電性地連接至該場效電晶體結構的該閘極電極結構。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US15/796,154 | 2017-10-27 | ||
| US15/796,154 US10438645B2 (en) | 2017-10-27 | 2017-10-27 | Memory cell and methods thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW201917870A true TW201917870A (zh) | 2019-05-01 |
| TWI686927B TWI686927B (zh) | 2020-03-01 |
Family
ID=63557495
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW107135787A TWI686927B (zh) | 2017-10-27 | 2018-10-11 | 記憶體單元及製作記憶體單元的方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US10438645B2 (zh) |
| EP (1) | EP3701562A1 (zh) |
| TW (1) | TWI686927B (zh) |
| WO (1) | WO2019081117A1 (zh) |
Cited By (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI704648B (zh) * | 2019-11-20 | 2020-09-11 | 華邦電子股份有限公司 | 記憶體裝置的製造方法 |
| TWI737282B (zh) * | 2020-04-29 | 2021-08-21 | 力晶積成電子製造股份有限公司 | 半導體元件及其製造方法 |
| TWI737308B (zh) * | 2020-01-03 | 2021-08-21 | 台灣積體電路製造股份有限公司 | 用於電容匹配的積體電路及製造包括mfmis-fet的積體電路的方法 |
| US11170834B2 (en) | 2019-07-10 | 2021-11-09 | Micron Technology, Inc. | Memory cells and methods of forming a capacitor including current leakage paths having different total resistances |
| US11244951B2 (en) | 2015-02-17 | 2022-02-08 | Micron Technology, Inc. | Memory cells |
| US11289497B2 (en) | 2019-12-27 | 2022-03-29 | Kepler Computing Inc. | Integration method of ferroelectric memory array |
| US11393978B2 (en) | 2015-07-24 | 2022-07-19 | Micron Technology, Inc. | Array of cross point memory cells |
| US11430861B2 (en) | 2019-12-27 | 2022-08-30 | Kepler Computing Inc. | Ferroelectric capacitor and method of patterning such |
| US11482528B2 (en) | 2019-12-27 | 2022-10-25 | Kepler Computing Inc. | Pillar capacitor and method of fabricating such |
| US11600691B2 (en) | 2017-01-12 | 2023-03-07 | Micron Technology, Inc. | Memory cells comprising ferroelectric material and including current leakage paths having different total resistances |
| US11765909B1 (en) | 2021-06-11 | 2023-09-19 | Kepler Computing Inc. | Process integration flow for embedded memory enabled by decoupling processing of a memory area from a non-memory area |
| TWI816372B (zh) * | 2021-04-21 | 2023-09-21 | 大陸商無錫舜銘存儲科技有限公司 | 鐵電記憶體裝置及其形成方法 |
| TWI833965B (zh) * | 2019-08-08 | 2024-03-01 | 國立研究開發法人科學技術振興機構 | 非揮發性記憶裝置及其運作方法 |
| TWI836907B (zh) * | 2022-04-05 | 2024-03-21 | 美商萬國商業機器公司 | 靜態隨機存取記憶體中的奈米片上拉電晶體 |
| US11950430B2 (en) | 2020-10-30 | 2024-04-02 | Ferroelectric Memory Gmbh | Memory cell, capacitive memory structure, and methods thereof |
| TWI840111B (zh) * | 2023-02-07 | 2024-04-21 | 華邦電子股份有限公司 | 半導體結構及其形成方法 |
| TWI841262B (zh) * | 2022-08-29 | 2024-05-01 | 南亞科技股份有限公司 | 具有淺插塞的半導體元件及其製備方法 |
| US12075625B2 (en) | 2020-10-30 | 2024-08-27 | Ferroelectric Memory Gmbh | Memory cell, capacitive memory structure, and methods thereof |
Families Citing this family (33)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11120884B2 (en) | 2015-09-30 | 2021-09-14 | Sunrise Memory Corporation | Implementing logic function and generating analog signals using NOR memory strings |
| US10438645B2 (en) | 2017-10-27 | 2019-10-08 | Ferroelectric Memory Gmbh | Memory cell and methods thereof |
| US10460788B2 (en) | 2017-10-27 | 2019-10-29 | Ferroelectric Memory Gmbh | Memory cell and methods thereof |
| US11038101B2 (en) * | 2017-11-21 | 2021-06-15 | Taiwan Semiconductor Manufacturing Company Ltd. | Semiconductor structure having a phase change memory device |
| US11101362B2 (en) * | 2018-07-30 | 2021-08-24 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device and forming method thereof |
| US11227828B2 (en) * | 2019-09-16 | 2022-01-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device and manufacturing method thereof |
| US11508752B2 (en) * | 2019-12-17 | 2022-11-22 | Taiwan Semiconductor Manufacturing Company, Ltd. | Grid structure to reduce domain size in ferroelectric memory device |
| WO2021127218A1 (en) | 2019-12-19 | 2021-06-24 | Sunrise Memory Corporation | Process for preparing a channel region of a thin-film transistor |
| US11289145B2 (en) | 2020-01-10 | 2022-03-29 | Ferroelectric Memory Gmbh | Memory cell, memory cell arrangement, and methods thereof |
| US11152426B2 (en) * | 2020-01-15 | 2021-10-19 | Taiwan Semiconductor Manufacturing Company Limited | Memory device using an etch stop dielectric layer and methods for forming the same |
| JP7535379B2 (ja) * | 2020-01-30 | 2024-08-16 | ソニーセミコンダクタソリューションズ株式会社 | 記憶素子、半導体装置および半導体装置の製造方法 |
| WO2021159028A1 (en) | 2020-02-07 | 2021-08-12 | Sunrise Memory Corporation | High capacity memory circuit with low effective latency |
| US11508753B2 (en) * | 2020-02-24 | 2022-11-22 | Taiwan Semiconductor Manufacturing Company, Ltd. | Embedded ferroelectric FinFET memory device |
| KR20210138993A (ko) * | 2020-05-13 | 2021-11-22 | 삼성전자주식회사 | 박막 구조체 및 이를 포함하는 반도체 소자 |
| US11282848B2 (en) | 2020-05-18 | 2022-03-22 | Sandisk Technologies Llc | Three-dimensional memory device including ferroelectric-metal-insulator memory cells and methods of making the same |
| US11302716B2 (en) | 2020-05-18 | 2022-04-12 | Sandisk Technologies Llc | Three-dimensional memory device including ferroelectric-metal-insulator memory cells and methods of making the same |
| US11411011B2 (en) * | 2020-06-18 | 2022-08-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor structure having memory device and method of forming the same |
| US20210399136A1 (en) * | 2020-06-18 | 2021-12-23 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US11980037B2 (en) * | 2020-06-19 | 2024-05-07 | Intel Corporation | Memory cells with ferroelectric capacitors separate from transistor gate stacks |
| US11322505B2 (en) | 2020-06-30 | 2022-05-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Ferroelectric random access memory devices and methods |
| US11664278B2 (en) * | 2020-07-22 | 2023-05-30 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device with L-shape conductive feature and methods of forming the same |
| US11501812B2 (en) * | 2020-07-31 | 2022-11-15 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor devices including ferroelectric memory and methods of forming the same |
| US20220122996A1 (en) * | 2020-10-16 | 2022-04-21 | Ferroelectric Memory Gmbh | Memory cell and methods thereof |
| US11594542B2 (en) * | 2020-10-16 | 2023-02-28 | Ferroelectric Memory Gmbh | Remanent polarizable capacitive structure, memory cell, and methods thereof |
| US20220122995A1 (en) * | 2020-10-16 | 2022-04-21 | Ferroelectric Memory Gmbh | Memory cell and methods thereof |
| US11387254B2 (en) * | 2020-10-30 | 2022-07-12 | Ferroelectric Memory Gmbh | Memory cell and methods thereof |
| US11335391B1 (en) | 2020-10-30 | 2022-05-17 | Ferroelectric Memory Gmbh | Memory cell arrangement and method thereof |
| US11527551B2 (en) * | 2020-10-30 | 2022-12-13 | Ferroelectric Memory Gmbh | Memory cell arrangements and methods thereof |
| US11706928B2 (en) * | 2020-10-30 | 2023-07-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | Memory device and method for fabricating the same |
| US20220139932A1 (en) * | 2020-10-30 | 2022-05-05 | Ferroelectric Memory Gmbh | Memory cell, capacitive memory structure, and methods thereof |
| US11605729B2 (en) * | 2021-03-01 | 2023-03-14 | Nxp B.V. | Method of making nanosheet local capacitors and nvm devices |
| US11610903B2 (en) * | 2021-03-26 | 2023-03-21 | Ferroelectric Memory Gmbh | Capacitive memory structure, functional layer, electronic device, and methods thereof |
| TW202310429A (zh) | 2021-07-16 | 2023-03-01 | 美商日升存儲公司 | 薄膜鐵電電晶體的三維記憶體串陣列 |
Family Cites Families (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6559469B1 (en) | 1992-10-23 | 2003-05-06 | Symetrix Corporation | Ferroelectric and high dielectric constant transistors |
| JPH1168057A (ja) | 1997-08-25 | 1999-03-09 | Sanyo Electric Co Ltd | 誘電体素子 |
| US6815219B2 (en) | 1999-12-27 | 2004-11-09 | Hynix Semiconductor Inc. | Fabrication method and structure for ferroelectric nonvolatile memory field effect transistor |
| CN1170320C (zh) | 2000-03-13 | 2004-10-06 | 松下电器产业株式会社 | 半导体装置及其制造方法 |
| JP4938921B2 (ja) | 2000-03-16 | 2012-05-23 | 康夫 垂井 | トランジスタ型強誘電体不揮発性記憶素子 |
| WO2001071816A1 (en) | 2000-03-23 | 2001-09-27 | Symetrix Corporation | Ferroelectric fet with polycrystalline crystallographically oriented ferroelectric material |
| US6831313B2 (en) * | 2001-05-10 | 2004-12-14 | Symetrix Corporation | Ferroelectric composite material, method of making same and memory utilizing same |
| US7709359B2 (en) | 2007-09-05 | 2010-05-04 | Qimonda Ag | Integrated circuit with dielectric layer |
| US8304823B2 (en) | 2008-04-21 | 2012-11-06 | Namlab Ggmbh | Integrated circuit including a ferroelectric memory cell and method of manufacturing the same |
| JP5818833B2 (ja) | 2013-03-08 | 2015-11-18 | 株式会社東芝 | 半導体記憶装置 |
| US9053802B2 (en) | 2013-06-04 | 2015-06-09 | Namlab Ggmbh | Ferroelectric memory cell for an integrated circuit |
| JP6121819B2 (ja) | 2013-07-04 | 2017-04-26 | 株式会社東芝 | 半導体装置および誘電体膜 |
| US10242989B2 (en) | 2014-05-20 | 2019-03-26 | Micron Technology, Inc. | Polar, chiral, and non-centro-symmetric ferroelectric materials, memory cells including such materials, and related devices and methods |
| US9558804B2 (en) | 2014-07-23 | 2017-01-31 | Namlab Ggmbh | Charge storage ferroelectric memory hybrid and erase scheme |
| US20160064510A1 (en) | 2014-08-26 | 2016-03-03 | Globalfoundries Inc. | Device including a floating gate electrode and a layer of ferroelectric material and method for the formation thereof |
| US9159829B1 (en) | 2014-10-07 | 2015-10-13 | Micron Technology, Inc. | Recessed transistors containing ferroelectric material |
| US9660107B1 (en) * | 2016-08-31 | 2017-05-23 | Taiwan Semiconductor Manufacturing Co., Ltd. | 3D cross-bar nonvolatile memory |
| US20190129992A1 (en) | 2017-10-26 | 2019-05-02 | Data Artisans GmbH | Data stream processing method and system for processing transactions in a data stream |
| US10460788B2 (en) | 2017-10-27 | 2019-10-29 | Ferroelectric Memory Gmbh | Memory cell and methods thereof |
| US10438645B2 (en) | 2017-10-27 | 2019-10-08 | Ferroelectric Memory Gmbh | Memory cell and methods thereof |
-
2017
- 2017-10-27 US US15/796,154 patent/US10438645B2/en active Active
-
2018
- 2018-09-12 EP EP18769177.9A patent/EP3701562A1/en active Pending
- 2018-09-12 WO PCT/EP2018/074611 patent/WO2019081117A1/en unknown
- 2018-10-11 TW TW107135787A patent/TWI686927B/zh active
-
2019
- 2019-09-27 US US16/585,936 patent/US10622051B2/en active Active
Cited By (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11244951B2 (en) | 2015-02-17 | 2022-02-08 | Micron Technology, Inc. | Memory cells |
| US11706929B2 (en) | 2015-02-17 | 2023-07-18 | Micron Technology, Inc. | Memory cells |
| US11393978B2 (en) | 2015-07-24 | 2022-07-19 | Micron Technology, Inc. | Array of cross point memory cells |
| US11600691B2 (en) | 2017-01-12 | 2023-03-07 | Micron Technology, Inc. | Memory cells comprising ferroelectric material and including current leakage paths having different total resistances |
| TWI834276B (zh) * | 2019-07-10 | 2024-03-01 | 美商美光科技公司 | 記憶體胞元及形成包含具有不同總電阻之電流洩漏路徑之電容器之方法 |
| US11935574B2 (en) | 2019-07-10 | 2024-03-19 | Micron Technology, Inc. | Memory cells and methods of forming a capacitor including current leakage paths having different total resistances |
| US11170834B2 (en) | 2019-07-10 | 2021-11-09 | Micron Technology, Inc. | Memory cells and methods of forming a capacitor including current leakage paths having different total resistances |
| TWI779309B (zh) * | 2019-07-10 | 2022-10-01 | 美商美光科技公司 | 記憶體胞元及形成包含具有不同總電阻之電流洩漏路徑之電容器之方法 |
| TWI833965B (zh) * | 2019-08-08 | 2024-03-01 | 國立研究開發法人科學技術振興機構 | 非揮發性記憶裝置及其運作方法 |
| TWI704648B (zh) * | 2019-11-20 | 2020-09-11 | 華邦電子股份有限公司 | 記憶體裝置的製造方法 |
| US11641747B2 (en) | 2019-12-27 | 2023-05-02 | Kepler Computing Inc. | Integration of a ferroelectric memory device with a transistor |
| TWI786499B (zh) * | 2019-12-27 | 2022-12-11 | 美商凱普勒運算公司 | 鐵電記憶體陣列的整合方法 |
| US11522044B2 (en) | 2019-12-27 | 2022-12-06 | Kepler Computing Inc. | Ferroelectric capacitor integrated with logic |
| US11758738B2 (en) | 2019-12-27 | 2023-09-12 | Kepler Computing Inc. | Integration of ferroelectric memory devices with transistors |
| US12113097B2 (en) | 2019-12-27 | 2024-10-08 | Kepler Computing Inc. | Ferroelectric capacitor integrated with logic |
| US11289497B2 (en) | 2019-12-27 | 2022-03-29 | Kepler Computing Inc. | Integration method of ferroelectric memory array |
| US11482528B2 (en) | 2019-12-27 | 2022-10-25 | Kepler Computing Inc. | Pillar capacitor and method of fabricating such |
| US11430861B2 (en) | 2019-12-27 | 2022-08-30 | Kepler Computing Inc. | Ferroelectric capacitor and method of patterning such |
| TWI737308B (zh) * | 2020-01-03 | 2021-08-21 | 台灣積體電路製造股份有限公司 | 用於電容匹配的積體電路及製造包括mfmis-fet的積體電路的方法 |
| TWI737282B (zh) * | 2020-04-29 | 2021-08-21 | 力晶積成電子製造股份有限公司 | 半導體元件及其製造方法 |
| US12075625B2 (en) | 2020-10-30 | 2024-08-27 | Ferroelectric Memory Gmbh | Memory cell, capacitive memory structure, and methods thereof |
| US11950430B2 (en) | 2020-10-30 | 2024-04-02 | Ferroelectric Memory Gmbh | Memory cell, capacitive memory structure, and methods thereof |
| TWI816372B (zh) * | 2021-04-21 | 2023-09-21 | 大陸商無錫舜銘存儲科技有限公司 | 鐵電記憶體裝置及其形成方法 |
| US11792998B1 (en) | 2021-06-11 | 2023-10-17 | Kepler Computing Inc. | Process integration flow for embedded memory with multi-pocket masks for decoupling processing of memory areas from non-memory areas |
| US11785782B1 (en) | 2021-06-11 | 2023-10-10 | Kepler Computing Inc. | Embedded memory with encapsulation layer adjacent to a memory stack |
| US11765909B1 (en) | 2021-06-11 | 2023-09-19 | Kepler Computing Inc. | Process integration flow for embedded memory enabled by decoupling processing of a memory area from a non-memory area |
| TWI836907B (zh) * | 2022-04-05 | 2024-03-21 | 美商萬國商業機器公司 | 靜態隨機存取記憶體中的奈米片上拉電晶體 |
| TWI841262B (zh) * | 2022-08-29 | 2024-05-01 | 南亞科技股份有限公司 | 具有淺插塞的半導體元件及其製備方法 |
| TWI840111B (zh) * | 2023-02-07 | 2024-04-21 | 華邦電子股份有限公司 | 半導體結構及其形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US10622051B2 (en) | 2020-04-14 |
| WO2019081117A1 (en) | 2019-05-02 |
| US20200027493A1 (en) | 2020-01-23 |
| TWI686927B (zh) | 2020-03-01 |
| US20190130956A1 (en) | 2019-05-02 |
| EP3701562A1 (en) | 2020-09-02 |
| US10438645B2 (en) | 2019-10-08 |
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