TWI816372B - 鐵電記憶體裝置及其形成方法 - Google Patents
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Abstract
一種記憶體裝置，其包括多個記憶體單元。每一記憶體單元包括至少一個晶體管和電耦合至該至少一個晶體管的至少一個電容器。每一電容器包括第一電極、圍繞該第一電極的至少第一部分的第二電極、以及設置在該第一電極和該第二電極之間的鐵電層。
Description
本公開涉及鐵電記憶體裝置及其製造方法。
對於適用於便攜式終端和集成電路（IC）卡等各種電子設備的具有低工作電壓、低功耗和高速工作的非易失性記憶體的需求已經增加。鐵電記憶體，例如鐵電隨機存取記憶體（Random-Access Memory，RAM），即FeRAM或FRAM，使用鐵電材料層來實現非易失性。鐵電材料在施加的電場和表觀儲存的電荷之間具有非線性關係，因此可以在電場中切換極性。鐵電記憶體的優勢包括低功耗、快速寫入性能和最大的讀取/寫入耐久性。
本文公開了鐵電記憶體裝置及其製造方法。
在一方面，公開了一種記憶體裝置。該記憶體裝置包括多個記憶體單元。 每一記憶體單元包括至少一個晶體管和至少一個電耦合至該至少一個晶體管的電容器。每一電容器包括第一電極、圍繞該第一電極的至少第一部分的第二電極、以及設置在該第一電極和該第二電極之間的鐵電層。
另一方面，公開了一種形成鐵電記憶體單元的方法。在形成於基板中的開口中，形成具有第一導電層、第一鐵電材料層和第二導電層的堆疊結構。去除在該開口中的該第二導電層的底部，以暴露該第一鐵電材料層的一部分。第二鐵電材料層共形地形成在該第二導電層和該經暴露的第一鐵電材料層上方。去除該第二鐵電材料層的底部和該第一鐵電材料層的底部，以暴露該第一導電層的一部分。第三導電層共形地形成在該第二鐵電材料層和該經暴露的第一導電層上方。該第三導電層電耦合至該第一導電層。
又另一方面，公開了一種形成鐵電記憶體單元的方法。第一介電層形成於基板上。第二介電層形成於該第一介電層上，且該第一介電層與該第二介電層包括不同的材料。在該第二介電層和該第一介電層中形成開口。第一導電層共形地形成在該開口中。去除該第二介電層，以暴露該第一介電層。第一鐵電材料層和第二導電層共形地形成在該第一導電層和該經暴露的第一介電層上方。該第一導電層實質上垂直地延伸到該基板上方，且該第一鐵電材料層和該第二導電層圍繞該第一導電層的至少一部分。
儘管討論了具體的配置和佈置，但應該理解，這樣做僅是為了說明的目的。因此，在不脫離本公開的範圍的情況下，可以使用其他配置和佈置。再者，本公開還可以用於各種其他應用中。本公開所描述的功能性及結構性特徵可以用在附圖中未具體描述的方式彼此組合、調整和修改，使得這些組合、調整和修改在本公開的範圍內。
一般而言，術語可至少部分地從上下文中的使用來理解。例如，在此所使用的術語「一或多個」至少部分地取決於上下文，可用於以單數意義描述任何特徵、結構或特性，或可用於以複數形式描述特徵、結構或特性的組合。類似地，諸如「一」、「一個」或「所述」等術語亦至少部分取決於上下文，可以被理解為表達單數用法或表達複數用法。此外，術語「基於」亦至少部分地取決於上下文，可以被理解為不一定旨在表達一組排他性的因素，而是可能允許存在不一定被明確描述的其他因素。
應該容易理解的是，本公開中的「在...上面（on）」、「在...之上（above）」及「在...上方（over）」的含義應該以最廣泛的方式來解釋，使得「在...上面」不僅意味著「直接在某物上」，而且還包括在某物上且兩者之間具有中間特徵或中間層的含義，並且「在...之上」或「在...上方」不僅意味著在某物之上或在某物上方，而且還可以包括在某物之上或在某物上方且兩者之間沒有中間特徵或中間層（即，直接在某物上面）的含義。
再者，為了便於描述，在本文中可用諸如「在...下面（beneath）」、「在...之下（below）」、「較低的（lower）」、「在...之上（above）」、「較高的（upper）」等空間相關術語來描述如圖所示的一個元件或特徵與另一個或多個元件或特徵的關係。除了圖式中所描繪的方向之外，這些空間相對術語旨在涵蓋裝置在使用或操作中的不同方位。該裝置可以其他方式定向（例如旋轉90度或其它定向），並且同樣能相應地以本文所使用的空間相關術語來解釋。
本文所使用的術語「層」是指包括具有一定厚度的區域的材料部分。一層可延伸到整個下層或上層結構上，或者一層的範圍可小於下層或上層結構的範圍。再者，一層可以為均勻或不均勻的連續結構的區域，其厚度小於該連續結構的厚度。例如，一層可以設置於該連續結構的頂面和底面之間，或在該連續結構的頂面和底面之間的任何一對水平平面之間。一層可以水平地、垂直地及/或沿著錐形表面延伸。一基板可以為一層，其可以包括一或多層，及/或可以在其上面、上方及/或下面具有一或多層。一層可以包括多層。例如，互連層可以包括一或多個導體及接觸層（其中形成有互連線及/或通孔接觸部）及一或多個介電層。
本文所使用的術語「基板」是指在其上添加後續材料層的材料。基板本身可以被圖案化。添加在基板頂部的材料可以被圖案化或可以保持未圖案化。此外，基板可以包括多種半導體材料，例如矽、鍺、砷化鎵及磷化銦等。或者，基板可以由非導電材料製成，例如玻璃、塑料或藍寶石晶圓。
本文所使用的術語「名義上（nominal）/名義上地（nominally）」是指在產品或製程的設計階段期間設定的組件或製程操作的特性或參數的期望值或目標值，以及高於及/或低於期望值的數值範圍。數值範圍可能因製造過程或公差而有輕微變化。本文所使用的術語「大約」表示可能會隨著與對象半導體裝置相關聯的特定技術點而變化的給定量數值。基於特定的技術點，術語「大約」可以表示在一數值的例如10-30%（例如該數值的±10%、±20%或±30%）範圍內變化的給定量數值。
本文所使用的「側面」通常可以指物體的外表面。例如，根據實施例，側面可以是沿水平方向（例如，x方向）的側壁或沿垂直方向（例如，z方向）的頂/底面。本文所使用的「凹槽」是指兩個邊界之間的開放空間。例如，根據實施例，凹槽可以位於彼此不共面（例如，交錯配置）的兩個表面之間。
鐵電記憶體裝置的記憶體單元陣列可以包括彼此交叉的多個位元線和多個字元線，並且多個記憶體單元可以以矩陣的形式排列在對應於多個位元線和多個字元線的交叉點的位置。每一記憶體單元可以包括：至少一個記憶體單元晶體管，其中記憶體單元晶體管的閘極可接收來自字元線的信號；以及至少一個鐵電電容器，其插入在記憶體單元晶體管的源極區和單元板線之間。鐵電電容器具有剩餘極化特性，根據從位元線經由記憶體單元晶體管施加到鐵電電容器的電壓與從單元板線施加到鐵電電容器的電壓之間的高/低關係，產生正或負剩餘極化。因此，製造鐵電記憶體裝置的一個限制是鐵電電容器的電容。本公開的各種實施方式提供了可以增加鐵電電容器的電容的鐵電記憶體裝置及其製造方法。
圖1至圖15示出根據本公開的一些方面的的記憶體裝置的一種示例性鐵電記憶體單元100在製造過程的不同階段的橫截面圖。圖27示出根據本公開的一些方面的一種形成記憶體裝置的示例性方法300的流程圖。為了更好地解釋本公開，將一起描述圖1至圖15所示的鐵電記憶體單元100的橫截面和圖27所示的方法300的流程圖。應當理解，該方法300中所示的操作不是窮舉的，可以在所示的任何操作之前、之後或之間執行其他操作。此外，一些操作可以同時執行，或者以不同於圖1至圖15和圖27所示的順序執行。
記憶體裝置可以包括多個鐵電記憶體單元100。每一鐵電記憶體單元100可以是該記憶體裝置（例如鐵電記憶體裝置）的儲存元件，並且可以包括各種設計和配置。圖1至圖15示出了「2T-2C」鐵電記憶體單元的結構，其包括兩個晶體管和兩個電容器。然而，每一鐵電記憶體單元100中的晶體管和/或電容器的數量不限於此。其他合適的鐵電記憶體單元的結構設計，例如1T-1C或nT-nC鐵電記憶體單元，也在本公開的範圍內。
如圖1所示，每一鐵電記憶體單元100包括基板102和形成在該基板102中的多個絕緣層104。該多個絕緣層104用於將每一鐵電記憶體單元100與相鄰的器件或相鄰的鐵電記憶體單元分開並絕緣。該基板102可以包括矽（例如單晶矽）、矽鍺（SiGe）、砷化鎵（GaAs）、鍺（Ge）、絕緣體上矽（silicon on insulator，SOI）或其他合適的材料。該多個絕緣層104可以是局部氧化矽（local oxidation of silicon，LOCOS）絕緣層或其他合適的材料。
具有閘極介電質107和閘極導體108的閘極疊層形成在該基板102上，且源極/汲極區（圖未示）形成在該基板102中。該源極/汲極區可以是該基板102中的摻雜部分，其中的n型或p型摻雜劑具有期望的摻雜位準。該閘極介電質107可以包括介電質材料，例如氧化矽（SiO
x）、氮化矽（SiN
x）或高k介電質材料。該高k介電質材料包括但不限於氧化鋁（Al
2O
3）、氧化鉿（HfO
2）、氧化鉭（Ta
2O
5）、氧化鋯（ZrO
2）、氧化鈦（TiO
2）或其等之任何組合。閘極導體108可包括導電材料。該導電材料包括但不限於鎢（W）、鈷（Co）、銅（Cu）、鋁（Al）、多晶矽、矽化物或其等之任何組合。閘極導體108可用作該鐵電記憶體單元100的字元線。互連114和導電板116可以與該源極/汲極區中的一者接觸並且用作到該鐵電記憶體單元100的位元線的路徑。互連110和導電板112可以與該源極/汲極區中的另一者接觸並且電耦合至在後續操作中形成的電容器的電極。在一些實施方式中，該互連110、該互連114、該導電板112和該導電板116可以包括銅（Cu）、氮化鈦（TiN）或鎢（W）。該基板102、該絕緣層104、該閘極疊層、該互連110、該互連114、該導電板112和該導電板116被諸如SiO
x或SiN
x的層間介電（interlayered dielectric，ILD）層106覆蓋。
如圖2所示，多個開口118形成在ILD層106中，以暴露該導電板112的頂面。該多個開口118可以通過乾式蝕刻、濕式蝕刻或其他合適的工藝形成。
接著，如圖3和圖27的操作302所示，第一導電層120、第一鐵電材料層122和第二導電層124依序共形地形成在該多個開口118中。該第一導電層120與該導電板112電接觸。在一些實施方式中，該第一導電層120和該第二導電層124可以包括氮化鈦（TiN）、氮化鈦矽（TiSiN
x）、氮化鈦鋁（TiAlN
x）、氮化碳鈦（TiCN
x）、氮化鉭（TaN
x）、氮化鉭矽（TaSiN
x）、氮化鉭鋁（TaAlN
x）、氮化鎢（WN
x）、矽化鎢（WSi
x）、碳氮化鎢（WCN
x）、釕（Ru）、氧化釕（RuO
x）、銥（Ir）、摻雜多晶矽、透明導電氧化物（transparent conductive oxides，TCO）、氧化銥（IrO
x） 或其他合適的材料。在一些實施方式中，該第一導電層120和該第二導電層124可以包括相同的材料。在一些實施方式中，該第一導電層120和該第二導電層124可以包括不同的材料。
在一些實施方式中，該第一導電層120和該第二導電層124可以通過原子層沉積（ALD）、物理氣相沉積（PVD）、化學氣相沉積（CVD）、電化學沉積、脈衝雷射沉積（PLD）或其他合適的製程形成。在一些實施方式中，該第一導電層120和該第二導電層124可以具有約2 nm至約50 nm之間的厚度。在一些實施方式中，該第一導電層120和該第二導電層124可以具有相同的厚度。在一些實施方式中，該第一導電層120和該第二導電層124可以具有不同的厚度。
在一些實施方式中，該第一鐵電材料層122可以包括鐵電氧化物材料。該鐵電氧化物材料可以摻雜有多種摻雜劑，此可以改善鐵電膜結晶。例如，該摻雜劑可以在經摻雜的鐵電層的結晶過程中提供彈性，從而減少在鐵電膜結晶時形成的缺陷數量，並且促進高k鐵電相形成。可以理解的是，在一些實施例中，該第一鐵電材料層122可以包括多層結構。
在一些實施方式中，該第一鐵電材料層122可以包括鐵電複合氧化物。在一些實施方式中，該第一鐵電材料層122可以包括氧和一或多種鐵電金屬。該鐵電金屬可以包括但不限於鋯（Zr）、鉿（Hf）、鈦（Ti）、鋁（Al）或其他合適的材料。在一些實施方式中，該第一鐵電材料層122可以包括氧和兩種以上的鐵電金屬。在一些實施方式中，該第一鐵電材料層122可以包括氧和諸如矽（Si）的非金屬材料。
可選地，該第一鐵電材料層122還可以包括形成為晶體結構的一部分的多個摻雜劑。在一些實施方式中，該摻雜劑補償在該鐵電氧化物材料的結晶期間形成的缺陷，以改善該第一鐵電材料層122的膜質量。在一些實施方式中，該摻雜劑不同於該鐵電氧化物材料中的鐵電金屬，並且包括選自於Hf、Zr、Ti、Al、Si、氫（H）、氧（O）、釩（V）、鈮（Nb）、鉭（Ta）、釔（Y）和/或鑭（La）中的一或多種摻雜劑。
如圖4和圖27的操作304所示，去除該多個開口118中的第二導電層124的底部，以暴露第一鐵電材料層122的一部分。在一些實施方式中，可以進行毯式蝕刻（blank etch）操作來去除該多個開口118中的第二導電層124的底部。該毯式蝕刻操作可以是乾式蝕刻或其他合適的製程。在一些實施方式中，保護層（例如氮化矽層或硬掩模）可以形成在該第二導電層124上，並暴露該第二導電層124的底部。然後，可以通過乾式蝕刻、濕式蝕刻或其他合適的製程去除該第二導電層124的底部。
如圖5和圖27的操作306所示，該第二鐵電材料層126共形地形成在該第二導電層124和該經暴露的第一鐵電材料層122之上。該第二鐵電材料層126的底部耦合至該第一鐵電材料層122被暴露的部分。在一些實施方式中，該第二鐵電材料層126可以包括與該第一鐵電材料層122相同的材料。在一些實施方式中，該第一鐵電材料層122和該第二鐵電材料層126可以包括不同的材料。
如圖6和圖27的操作308所示，去除該第二鐵電材料層126的底部和該第一鐵電材料層122的底部，以暴露該第一導電層120的一部分。在一些實施方式中，該第一導電層120在該多個開口118中的底部可以被去除，並且該第一導電層120在該多個開口118的側壁上的部分被暴露，如圖6所示。在一些實施方式中，可以部分地去除或不去除在該多個開口118中的第一導電層120的底部，並且暴露在該多個開口118中的第一導電層120的底部。在一些實施方式中，可以進行毯式蝕刻操作來去除該第二鐵電材料層126的底部和該第一鐵電材料層122的底部。
該毯式蝕刻操作可以是乾式蝕刻或其他合適的製程。在一些實施方式中，保護層（例如氮化矽層或硬掩模）可以形成在該第二鐵電材料層126上，並暴露該第二鐵電材料層126的底部。然後，可以通過乾式蝕刻、濕式蝕刻或其他合適的製程去除該第二鐵電材料層126的底部和該第一鐵電材料層122的底部。
如圖7和圖27的操作310所示，第三導電層128共形地形成在該第二鐵電材料層126和該經暴露的第一導電層120上方。該第三導電層128電耦合至該第一導電層120。在一些實施方式中，該第一導電層120和該第三導電層128可以包括相同的材料。在一些實施方式中，該第一導電層120和該第三導電層128可以包括不同的材料。
該第二導電層124形成電容器的第一電極，且該第一導電層120和該第三導電層128一體形成該電容器的第二電極。包括有該第二導電層124的該第一電極被包括有該第一導電層120及該第三導電層128的該第二電極包圍。該第一鐵電材料層122和該第二鐵電材料層126一體形成在該第一電極和該第二電極之間的鐵電層。
然後，如圖8所示，介電層130形成在該第三導電層128上方並填充該多個開口118。該介電層130可以是ILD層，且由SiO
x或SiN
x形成。在一些實施方式中，該介電層130可以由SiGe形成。如圖9所示，進行平坦化操作，以去除該介電層130的一部分、該第三導電層128的一部分及該第二鐵電材料層126的一部分，從而暴露該第二導電層124。在一些實施方式中，該平坦化操作可以包括化學機械拋光（chemical mechanical polishing，CMP）製程，用以去除該介電層130、該第三導電層128和該第二鐵電材料層126的一部分。在一些實施方式中，該平坦化操作可以包括兩個CMP製程。第一CMP製程可以使用該第三導電層128作為停止層來去除該介電層130的一部分，並且第二CMP製程可以使用該第二導電層124作為停止層來去除該介電層130、該第三導電層128和該第二鐵電材料層126的一部分。在該平坦化操作之後，該第二導電層124、該介電層130、該第三導電層128和該第二鐵電材料層126的頂面是共面的。
如圖10所示，去除該第一導電層120、該第一鐵電材料層122和該第二導電層124的疊層的一部分，以將該第一導電層120、該第一鐵電材料層122和該第二導電層124的疊層分隔成兩個獨立的電容器單元，並且暴露ILD層106的一部分。在一些實施方式中，可以通過乾式蝕刻、濕式蝕刻或其他合適的製程來進行該去除操作。然後，如圖11所示，介電層132沉積在該經暴露的ILD層106和該第二導電層124上。在一些實施方式中，該介電層132、該介電層130和該ILD層106可以包括相同的材料。在一些實施方式中，該介電層132、該介電層130和該ILD層106可以包括不同的材料。
該記憶體裝置可具有兩種不同的位元線結構，即位元線上電容器（capacitor over bit line，COB）和位元線下電容器（capacitor under bit line，CUB）。在一些實施方式中，當該記憶體裝置是COB結構時，板線134形成在電介質層132中並電耦合至該電容器的第二電極（即該第二導電層124），如圖12所示。該導電板116可用作位元線，且該導電板112可電耦合至該電容器的第一電極（即第一導電層120和第三導電層128）。該導電板112一體連接到由該第一導電層120和該第三導電層128形成的該電容器的第二電極。該板線134連接到由該第二導電層124形成的該電容器的第一電極。由該第一鐵電材料層122與該第二鐵電材料層126一體形成的該鐵電層設置於該第一電極與該第二電極之間。由於該第二電極環繞該第一電極，且該第二電極的面積增加，因此該電容器的電容值可相應增加。
在一些實施方式中，當該記憶體裝置是CUB結構時，在形成該介電層132之後，可以執行平坦化操作，例如CMP製程，以去除該介電層132的一部分並暴露該第二導電層124的頂表面，如圖13所示。然後，位元線互連136形成在該ILD層106和該介電層132中，並電連接該導電板116，如圖14所示。該位元線互連136可以通過一系列的光刻製程、蝕刻製程、沉積製程或其他合適的製程形成，以在該導電板116上形成導電互連。如圖15所示，位元線138形成在該位元線互連136上，且該板線134形成並電連接到由該第二導電層124形成的該電容器的第一電極。
該電容器包括具有第一部分142的該第一電極，以及具有第二部分144和第三部分146的該第二電極。如圖15所示，該第二部分144和該第三部分146圍繞該第一部分142，且該第一電極的第一部分142實質上平行於該第二電極的第二部分144和第三部分146。換言之，該第一電極的第一部分142夾在該第二電極的第二部分144和第三部分146之間。
此外，該第一電極的第一部分142和該第二電極的第二部分144和第三部分146實質上垂直地延伸到該導電板112上方或該晶體管上方。圖15中的鐵電記憶體單元100的每一電容器包括左分支和右分支，並且每一分支包括由該第一電極和該第二電極形成的夾層結構。在一些實施方式中，該左分支的第二電極與該右分支的第二電極電耦合。再者，該左分支和該右分支通過該第三導電層128的一部分電耦合。該第三導電層128連接該電容器的左分支和右分支的部分包括與該第一電極相同的材料。由於該第二電極環繞該第一電極，且該第二電極的面積增加，因此該電容器的電容可相應增加。
圖16至圖26示出根據本公開的一些方面的記憶體裝置的另一種示例性鐵電記憶體單元200在製造過程的不同階段的橫截面圖。圖28示出根據本公開的一些方面的另一種形成記憶體裝置的示例性方法400的流程圖。為了更好地解釋本公開，將一起描述圖16至圖26所示的鐵電記憶體單元200的橫截面和圖28所示的方法400的流程圖。應當理解，該方法400中所示的操作不是窮舉的，可以在所示的任何操作之前、之後或之間執行其他操作。此外，一些操作可以同時執行，或者以不同於圖16至圖26和圖28所示的順序執行。
記憶體裝置可以包括多個鐵電記憶體單元200。每一鐵電記憶體單元200可以是該記憶體裝置（例如鐵電記憶體裝置）的儲存元件，並且可以包括各種設計和配置。圖16至圖26示出了「2T-2C」鐵電記憶體單元的結構，其包括兩個晶體管和兩個電容器。然而，每一鐵電記憶體單元200中的晶體管和/或電容器的數量不限於此。其他合適的鐵電記憶體單元的結構設計，例如1T-1C或nT-nC鐵電記憶體單元，也在本公開的範圍內。
如圖16所示，每一鐵電記憶體單元200包括基板202和形成在該基板202中的多個絕緣層204。該多個絕緣層104用於將每個鐵電記憶體單元200與相鄰的器件或相鄰的鐵電記憶體單元分開並絕緣。該基板202和該多個絕緣層204的製程和材料可以類似於該鐵電記憶體器單元100的基板102和多個絕緣層104。具有閘極介電質207和閘極導體208的閘極疊層形成在該基板202上，且源極/汲極區（圖未示）形成在該基板202中。該閘極介電質207和該閘極導體208的製程和材料可以類似於該鐵電記憶體單元100的閘極介電質107和閘極導體108。
互連214和導電板216可以與該源極/汲極區中的一者接觸並且用作到該鐵電記憶體單元200的位元線的路徑。互連210和導電板212可以與該源極/汲極區中的另一者接觸並且電耦合至在後續操作中形成的電容器的電極。該互連214、該導電板216、該互連210和該導電板212的製程和材料可以類似於該鐵電記憶體單元100的互連114、該導電板116、該互連110和該導電板112。該基板202、該絕緣層204、該閘極疊層、該互連210、該互連214、該導電板212和該導電板216被諸如SiO
x或SiN
x的ILD層206覆蓋。在一些實施方式中，該ILD層206、該導電板212和該導電板216的頂面是共面的。
如圖17和圖28的操作402所示，第一介電層218形成在該ILD層206、該導電板212和該導電板216上。該第一介電層218可以包括SiO
x或SiN
x，且可以通過CVD、PVD、ALD或其他合適的製程形成。在本公開中，該第一介電層218具有緻密的結構，足以支撐在後續操作中形成的電容器的電極。
如圖18和圖28的操作404所示，第二介電層220形成在該第一介電層218上。該第二介電層220可以包括SiO
x、SiN
x或其他合適的材料。在一些實施方式中，該第一介電層218和該第二介電層220可以包括不同的材料。然後，多個開口222可以形成在該第一介電層218和該第二介電層220中，以暴露該導電板212的頂表面，如圖19和圖28的操作406所示。該多個開口222可以通過乾式蝕刻、濕式蝕刻或其他合適的工藝形成。
如圖20和圖28的操作408所示，第一導電層224共形地形成在該多個開口222中和該第二介電層220上，並且該第一導電層224電連接該導電板212的頂面。在一些實施方式中，第一導電層224可以包括TiN、TiSiN
x、TiAlN
x、TiCN
x、TaN
x、TaSiN
x、TaAlN
x、WN
x、WSi
x、WCN
x、Ru、RuO
x、Ir、摻雜多晶矽、TCO、IrO
x或其他合適的材料。然後，如圖21所示，可以進行平坦化操作，例如CMP製程，以去除在該第二介電層220上方的該第一導電層224的一部分。
如圖22和圖28的操作410所示，去除該第二介電層220，以暴露該第一介電層218。在去除該第二介電層220之後，該第一導電層224由該第一介電層218支撐。該第二介電層220可以通過乾式蝕刻、濕式蝕刻或其他合適的工藝去除。
如圖23和圖28的操作412所示，第一鐵電材料層226和第二導電層228共形地形成在該第一導電層224和該經暴露的第一介電層218上方。該第二導電層228可由與該第一導電層224類似的材料形成。
在一些實施方式中，該第一鐵電材料層226可以包括鐵電氧化物材料。該鐵電氧化物材料可以摻雜有多種摻雜劑，此可以改善鐵電膜結晶。例如，該摻雜劑可以在經摻雜的鐵電層的結晶過程中提供彈性，從而減少在鐵電膜結晶時形成的缺陷數量，並且促進高k鐵電相形成。可以理解的是，在一些實施例中，該第一鐵電材料層226可以包括多層結構。
在一些實施方式中，該第一鐵電材料層226可以包括鐵電複合氧化物。在一些實施方式中，該第一鐵電材料層226可以包括氧和一或多種鐵電金屬。該鐵電金屬可以包括但不限於Zr、Hf、Ti、Al或其他合適的材料。在一些實施方式中，該第一鐵電材料層226可以包括氧和兩種以上的鐵電金屬。在一些實施方式中，該第一鐵電材料層226可以包括氧和諸如Si的非金屬材料。可選地，該第一鐵電材料層226還可以包括形成為晶體結構的一部分的多個摻雜劑。在一些實施方式中，該摻雜劑補償在該鐵電氧化物材料的結晶期間形成的缺陷，以改善該第一鐵電材料層226的膜質量。在一些實施方式中，該摻雜劑不同於該鐵電氧化物材料中的鐵電金屬，並且包括選自於Hf、Zr、Ti、Al、Si、H、O、V、Nb、Ta、Y和/或La中的一或多種摻雜劑。
如圖24所示，形成覆蓋該第二導電層228的半導體層230。在一些實施方式中，該半導體層230可以是摻雜多晶矽層，並且可以是電耦合至該鐵電記憶體單元200的電容器的電極的板線。然後，如圖25所示，在該半導體層230、該第二導電層228、該第一鐵電材料層226和該第一介電層218中形成絕緣層232，以將該第二導電層228及該第一鐵電材料層226分隔成兩個獨立的電容器單元。在一些實施方式中，該絕緣層232可以接觸該導電板216，如圖25所示。在一些實施方式中，該絕緣層232可以在該導電板216上方並接觸該第一介電層218。在一些實施方式中，該絕緣層232可以包括SiO
x、SiN
x或其他合適的材料。
在一些實施方式中，當該記憶體裝置是COB結構時，該板線（即該半導體層230）電耦合至該第二導電層228。該導電板216可以用作位元線，並且該導電板212可以耦合至該電容器的下電極。該導電板212連接由該第一導電層224形成的該電容器的第一電極。該板線連接由該第二導電層228形成的該電容器的第二電極。由該第一鐵電材料層226形成的該鐵電層設置在該第一電極和該第二電極之間。
該電容器包括具有第一部分242的該第一電極，以及具有第二部分244和第三部分246的該第二電極。如圖24及圖25所示，該第二部分244和該第三部分246圍繞該第一部分242，且該第一電極的第一部分242實質上平行於該第二電極的第二部分244和第三部分246。換言之，該第一電極的第一部分242夾在該第二電極的第二部分244和第三部分246之間。
此外，該第一電極的第一部分242和該第二電極的第二部分244和第三部分246實質上垂直地延伸到該導電板212上方或該晶體管上方。圖25中的鐵電記憶體單元200的每個電容器包括左分支和右分支，並且每一分支包括由該第一電極和該第二電極形成的夾層結構。在一些實施方式中，該左分支的第二電極與該右分支的第二電極電耦合。在一些實施方式中，該左分支的第一電極與該右分支的第一電極電耦合。在一些實施方式中，該左分支的第一電極與該右分支的第一電極電耦合，並且該左分支的第二電極與該右分支的第二電極也電耦合。再者，該左分支和該右分支通過該第一導電層224的一部分電耦合。在一些實施方式中，該左分支和該右分支通過該第二導電層228的一部分電耦合。由於該第二電極環繞該第一電極，且該第二電極的面積增加，因此該電容器的電容可相應增加。
由於該第二電極環繞該第一電極，且該第二電極的面積增加，因此該電容器的電容可相應增加。
在一些實施方式中，當該記憶體裝置是CUB結構時，在形成該絕緣層232之後，位元線互連234形成在該絕緣層232中並與該導電板216電耦合，如圖26所示。然後，該記憶體裝置的位元線可以形成在該位元線互連234上。
根據本公開的一方面，公開了一種記憶體裝置。該記憶體裝置包括多個記憶體單元。 每一記憶體單元包括至少一個晶體管和至少一個電耦合至該至少一個晶體管的電容器。每一電容器包括第一電極、圍繞該第一電極的至少第一部分的第二電極、以及設置在該第一電極和該第二電極之間的鐵電層。
在一些實施方式中，該第二電極包括第二部分和第三部分，並且該第一電極的第一部分實質上平行於該第二電極的第二部分和第三部分。
在一些實施方式中，該第一電極的第一部分夾設在該第二電極的第二部分和該第二電極的第三部分之間。
在一些實施方式中，該第一電極的第一部分、該第二電極的第二部分和該第二電極的第三部分實質上垂直地延伸到該晶體管上方。
在一些實施方式中，該第一電極包括第一表面和與該第一表面相對的第二表面。該第一電極的第一部分的第一表面實質上平行於該第二電極，並且該第一電極的第一部分的第二表面實質上平行於該第二電極。
在一些實施方式中，該第一電極包括第一分支和第二分支。該第二電極包括圍繞該第一電極的第一分支的第三分支，以及圍繞該第一電極的第二分支的第四分支。
在一些實施方式中，該鐵電層設置在該第一電極的第一分支和該第二電極的第三分支之間，以及該第一電極的第二分支和該第二電極的第四分支之間。
在一些實施方式中，該第一電極的第一分支實質上平行於該第二電極的第三分支，並且該第一電極的第二分支實質上平行於該第二電極的第四分支。
根據本公開的另一方面，公開了一種形成鐵電記憶體單元的方法。在形成於基板中的開口中，形成具有第一導電層、第一鐵電材料層和第二導電層的堆疊結構。去除在該開口中的該第二導電層的底部，以暴露該第一鐵電材料層的一部分。第二鐵電材料層共形地形成在該第二導電層和該經暴露的第一鐵電材料層上方。去除該第二鐵電材料層的底部和該第一鐵電材料層的底部，以暴露該第一導電層的一部分。第三導電層共形地形成在該第二鐵電材料層和該經暴露的第一導電層上方。該第三導電層電耦合至該第一導電層。
在一些實施方式中，介電層形成在該第三導電層上方，並且進行平坦化操作以去除該介電層的一部分、該第三導電層的一部分和該第二鐵電材料層的一部分，從而暴露該第二導電層。
在一些實施方式中，進行第一平坦化操作以去除該介電層的一部分和該第三導電層的一部分，並且進行第二平坦化操作以去除該第二鐵電材料層的一部分。
在一些實施方式中，電極形成在該第二導電層上，並且該電極電耦合至該第二導電層。
在一些實施方式中，通過使用該第一鐵電材料層作為蝕刻停止層來進行蝕刻操作，以去除該第二導電層的底部。
在一些實施方式中，對該第二導電層進行光刻操作，以去除該第二導電層的底部。
根據本公開的又另一方面，公開了一種形成鐵電記憶體單元的方法。第一介電層形成於基板上。第二介電層形成於該第一介電層上，且該第一介電層與該第二介電層包括不同的材料。在該第二介電層和該第一介電層中形成開口。第一導電層共形地形成在該開口中。去除該第二介電層，以暴露該第一介電層。第一鐵電材料層和第二導電層共形地形成在該第一導電層和該經暴露的第一介電層上方。該第一導電層實質上垂直地延伸到該基板上方，且該第一鐵電材料層和該第二導電層圍繞該第一導電層的至少一部分。
在一些實施方式中，形成覆蓋該第二導電層的半導體層。
在一些實施方式中，該第一導電層形成在該第二介電層的頂面和該開口的側壁上，並且進行平坦化操作以去除在該第二介電層的頂面上的該第一導電層的一部分。
在一些實施方式中，該第一介電層包括氮化矽。
在一些實施方式中，該第二介電層包括氧化矽。
在一些實施方式中，該第一導電層包括氮化鈦，且該第二導電層包括氮化鈦。
對於各種應用，前述具體實施方式能容易地被修改和/或調適。因此，基於本文所呈現的教導和指導，此類調適和修改旨在處於所公開的實施方式的等同物的含義和範圍內。
本公開的廣度和範圍不應受任何上述示例性實施方式的限制，而應僅根據所附請求項及其等同物來定義。
100:鐵電記憶體單元
102:基板
104:絕緣層
106:層間介電層
107:閘極介電質
108:閘極導體
110:互連
112:導電板
114:互連
116:導電板
118:開口
120:第一導電層
122:第一鐵電材料層
124:第二導電層
126:第二鐵電材料層
128:第三導電層
130:介電層
132:介電層
134:板線
136:位元線互連
138:位元線
142:第一部分
144:第二部分
146:第三部分
200:鐵電記憶體單元
202:基板
204:絕緣層
206:層間介電層
207:閘極介電質
208:閘極導體
210:互連
212:導電板
214:互連
216:導電板
218:第一介電層
220: 第二介電層
222:開口
224:第一導電層
226:第一鐵電材料層
228:第二導電層
230:半導體層
232:絕緣層
234:位元線互連
242:第一部分
244:第二部分
246:第三部分
300:方法
302:操作
304:操作
306:操作
308:操作
310:操作
400:方法
402:操作
404:操作
406:操作
408:操作
410:操作
412:操作
[圖1]至[圖15]示出根據本公開的一些方面的的記憶體裝置的一種示例性鐵電記憶體單元在製造過程的不同階段的橫截面圖。
[圖16]至[圖26]示出根據本公開的一些方面的記憶體裝置的另一種示例性鐵電記憶體單元在製造過程的不同階段的橫截面圖。
[圖27]示出根據本公開的一些方面的一種形成記憶體裝置的示例性方法的流程圖。
[圖28] 示出根據本公開的一些方面的另一種形成記憶體裝置的示例性方法的流程圖。
100:鐵電記憶體單元
102:基板
104:絕緣層
106:層間介電層
107:閘極介電質
108:閘極導體
110:互連
112:導電板
114:互連
116:導電板
120:第一導電層
122:第一鐵電材料層
124:第二導電層
126:第二鐵電材料層
128:第三導電層
130:介電層
132:介電層
134:板線
136:位元線互連
138:位元線
142:第一部分
144:第二部分
146:第三部分
Claims (19)
- 一種記憶體裝置，其包括多個記憶體單元，其中每一記憶體單元包括：至少一個晶體管；以及至少一個電容器，電耦合至該至少一個晶體管，其中每一電容器包括：第一電極，包括截面形狀為直線狀的第一分支和第二分支；第二電極，包括圍繞該第一電極的第一分支且截面形狀為U型的第三分支及圍繞該第一電極的第二分支且截面形狀為U型的的第四分支；以及鐵電層，設置在該第一電極和該第二電極之間。
- 如請求項1之記憶體裝置，其中該第二電極的截面形狀為U型的第三分支的底部及截面形狀為U型的第四分支的底部互相連接且靠近相對應的晶體管，並且該第一電極的第一分支與第二分支分隔。
- 如請求項1之記憶體裝置，其中該第一電極的第一分支的一端與第二分支的的一端相連，使得該第一電極的截面形狀為U型，且截面形狀為U型的該第一電極的底部靠近相對應的晶體管；並且該第二電極的截面形狀為U型的第三分支的一端與截面形狀為U型的第四分支的一端互相連接且在截面形狀為U型的該第一電極的的內凹處中。
- 如請求項2或3之記憶體裝置，其中該第一電極的第一分支及第二分支實質上垂直地延伸到該晶體管上方。
- 如請求項2或3之記憶體裝置，其中該第一電極的第一分支和第二分支分別設置在該第二電極的截面形狀為U型第三分支及第四分支的內凹處中。
- 如請求項2或3之記憶體裝置，其中該鐵電層設置在該第一電極的第一分支和該第二電極的第三分支之間，以及該第一電極的第二分支和該第二電極的第四分支之間。
- 如請求項2或3之記憶體裝置，其中該第一電極的第一分支實質上平行於該第二電極的截面形狀為U型的第三分支的兩相對側邊，並且該第一電極的第二分支實質上平行於該第二電極的截面形狀為U型的第四分支的兩相對側邊。
- 一種形成鐵電記憶體單元的方法，其包括：在形成於基板中的開口中形成包括有第一導電層、第一鐵電材料層和第二導電層的堆疊結構；去除在該開口中的該第二導電層的底部，以暴露該第一鐵電材料層的一部分；在該第二導電層和該經暴露的第一鐵電材料層上方共形地形成第二鐵電材料層；去除該第二鐵電材料層的底部和該第一鐵電材料層的底部，以暴露該第一導電層的一部分；以及在該第二鐵電材料層和該經暴露的第一導電層上方共形地形成第三導電層，其中該第三導電層電耦合至該第一導電層；其中，該第二導電層為一電容器的第一電極，該第一電極包括截面形狀為直線狀的第一分支和第二分支，該第一導電層和該第三導電層為該電容器的第二電極，該第二電極包括圍繞該第一電極的第一分支且截面形狀為U型的第三分支及圍繞該第一電極的第二分支且截面形狀為U型的的第四分支，該第一鐵電材料層與該第二鐵電材料層為該電容器的鐵電層。
- 如請求項8之形成鐵電記憶體單元的方法，其還包括： 在該第三導電層上方形成介電層；以及進行平坦化操作以去除該介電層的一部分、該第三導電層的一部分和該第二鐵電材料層的一部分，從而暴露該第二導電層。
- 如請求項9之形成鐵電記憶體單元的方法，其中該進行平坦化操作以去除該介電層的一部分、該第三導電層的一部分和該第二鐵電材料層的一部分，從而暴露該第二導電層，包括：進行第一平坦化操作以去除該介電層的一部分和該第三導電層的一部分；以及進行第二平坦化操作以去除該第二鐵電材料層的一部分。
- 如請求項9之形成鐵電記憶體單元的方法，其還包括：在該第二導電層上形成電極，其中該電極電耦合至該第二導電層。
- 如請求項8之形成鐵電記憶體單元的方法，其中該去除在該開口中的該第二導電層的底部，以暴露該第一鐵電材料層的一部分，包括：通過使用該第一鐵電材料層作為蝕刻停止層來進行蝕刻操作，以去除該第二導電層的底部。
- 如請求項8之形成鐵電記憶體單元的方法，其中該去除在該開口中的該第二導電層的底部，以暴露該第一鐵電材料層的一部分，包括：對該第二導電層進行光刻操作，以去除該第二導電層的底部。
- 一種形成鐵電記憶體單元的方法，其包括：在基板上形成第一介電層；在該第一介電層上形成第二介電層，其中該第一介電層與該第二介電層包括不同的材料；在該第二介電層和該第一介電層中形成開口；在該開口中共形地形成第一導電層； 去除該第二介電層，以暴露該第一介電層；以及在該第一導電層和該經暴露的第一介電層上方共形地形成第一鐵電材料層和第二導電層；其中，該第一導電層實質上垂直地延伸到該基板上方，且該第一鐵電材料層和該第二導電層圍繞該第一導電層的至少一部分；以及其中，該第一導電層為一電容器的第一電極，該第一電極包括截面形狀為直線狀的第一分支和第二分支，該第二導電層為該電容器的第二電極，該第二電極包括圍繞該第一電極的第一分支且截面形狀為U型的第三分支及圍繞該第一電極的第二分支且截面形狀為U型的的第四分支，該第一鐵電材料層為該電容器的鐵電層。
- 如請求項14之形成鐵電記憶體單元的方法，其還包括：形成覆蓋該第二導電層的半導體層。
- 如請求項14之形成鐵電記憶體單元的方法，其中該在該開口中共形地形成第一導電層，包括：在該第二介電層的頂面和該開口的側壁上形成該第一導電層；以及進行平坦化操作以去除在該第二介電層的頂面上的該第一導電層的一部分。
- 如請求項14之形成鐵電記憶體單元的方法，其中該第一介電層包括氮化矽。
- 如請求項14之形成鐵電記憶體單元的方法，其中該第二介電層包括氧化矽。
- 如請求項14之形成鐵電記憶體單元的方法，其中該第一導電層包括氮化鈦，且該第二導電層包括氮化鈦。
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2021
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2022
- 2022-04-20 TW TW111115124A patent/TWI816372B/zh active
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2023
- 2023-08-25 US US18/238,044 patent/US20230413576A1/en active Pending
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