CN113497045A - 具有减少的边缘泄露的铁电存储器及其制造方法 - Google Patents

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Abstract

本发明揭示了铁电存储器及其制造方法的具体实施例。在一个实施例中，铁电存储单元包括第一电极、第二电极和位于第一电极和第二电极之间的铁电层。所述第一电极或第二电极中的至少一个的侧表面包括一个自所述铁电层侧表面形成的凹陷。

Description

具有减少的边缘泄露的铁电存储器及其制造方法
技术领域
本发明的实施例是关于铁电存储器及其制造方法。
背景技术
铁电存储器，例如铁电随机存储器(FeRAM或FRAM),适用铁电材料层来实现非易失性。铁电材料所施加的电场和表面累积电荷之间具有非线性关系，因此能在电场中转换极性。铁电存储器的优点包括低功耗、写入速度快，以及高读/写耐久度。
发明内容
在此公开了本发明的铁电存储器及其制造方法的实施例。
本发明的实施例揭示了一种铁电存储单元，该铁电存储单元包括：第一电极、第二电极、设置于第一电极和第二电极之间的铁电层，以及位于第一电极或第二电极中至少一个的侧表面与铁电层的侧表面之间的凹陷。
在一些实施例中，所述凹陷是位于第一电极的侧表面与所述铁电层的侧表面之间；并且所述第二电极的侧表面与所述铁电层的侧表面平齐。
在一些实施例中，所述凹陷是位于第二电极的侧表面与所述铁电层的侧表面之间；并且所述第一电极的侧表面与所述铁电层的侧表面平齐。
在一些实施例中，各自的凹陷分别位于每一个所述第一电极和第二电极的侧表面与所述铁电层的侧表面之间。
在一些实施例中，其中所述第一电极是顶电极，所述第二电极是底电极。
在一些实施例中，所述第一电极和第二电极每个至少包括氮化钛(TiN)、氮化钛硅(TiSiNx)、氮化钛铝(TiAlNx)、碳氮化钛(TiCNx)、氮化钽(TaNx)、氮化钽硅(TaSiNx)、氮化钽铝(TaAlNx)、氮化钨(WNx)、硅化钨(WSix)、碳氮化钨(WCNx)、钌(Ru)或氧化钌(RuOx)中的至少一种，并且，所述铁电层包括铝(Al)、铪(Hf)、锆(Zr)、氧(O)或钛(Ti)中的至少一种。
在一些实施例中，所述铁电存储单元，其进一步包括至少部分覆盖所述铁电层被凹陷所暴露的部分或侧表面部分中的至少一个的钝化层，其中所述钝化层包括下列中的至少一种：氧化硅、氮化硅、氧化铪(HfOx)、氧化锆(ZrOx)、氧化铝(AlOx)、氧化铪锆(HfZrOx)、氧化铪硅(HfSiOx)、氧化钛硅(TiSiOx))以及氧化钛铝(TiAlOx)。
本发明的一些实施例揭示了一种铁电存储器，其包括：基底、多个铁电存储串以及凹陷。其中所述多个铁电串在基底上方垂直延伸。每一个铁电存储串包括按照顺序自铁电存储串的中心径向设置的导电层、第二电极、铁电层和第一电极。所述凹陷位于第一电极或第二电极的至少一个的顶面和铁电层的顶面之间。
在一些实施例中，其中各自的凹陷分别位于每个所述第一电极和第二电极的顶面和所述铁电层的顶面之间。
在一些实施例中，其中所述凹陷位于第二电极的顶面与铁电层的顶面之间，并且所述第一电极的顶面与所述铁电层的顶面平齐。
在一些实施例中，所述第一电极和第二电极每个至少包括氮化钛(TiN)、氮化钛硅(TiSiNx)、氮化钛铝(TiAlNx)、碳氮化钛(TiCNx)、氮化钽(TaNx)、氮化钽硅(TaSiNx)、氮化钽铝(TaAlNx)、氮化钨(WNx)、硅化钨(WSix)、碳氮化钨(WCNx)、钌(Ru)或氧化钌(RuOx)中的至少一种，并且，所述铁电层包括铝(Al)、铪(Hf)、锆(Zr)、氧(O)或钛(Ti)中的至少一种。
在一些实施例中，所述铁电存储器其进一步包括至少部分覆盖所述铁电层被凹陷所暴露的部分或侧表面部分中的至少一个的钝化层，其中所述钝化层包括下列中的至少一种：氧化硅、氮化硅、氧化铪(HfOx)、氧化锆(ZrOx)、氧化铝(AlOx)、氧化铪锆(HfZrOx)、氧化铪硅(HfSiOx)、氧化钛硅(TiSiOx))以及氧化钛铝(TiAlOx)。
本发明的一些实施例揭示了一种形成铁电存储单元的方法，该方法包括下列的操作。形成具有第一电极材料层、第二电极材料层以及位于第一电极材料层和第二电极材料层之间的铁电材料层的堆叠结构。图形化该堆叠结构以形成具有图形化的第一电极材料层、图形化的第二电极材料层和位于图形化的第一电极材料层和第二电极材料层之间的铁电层的电容结构。在图形化的第一电极材料层和图形化的第二电极材料层中的至少一个执行凹陷刻蚀以形成第一电极和第二电极，其中凹陷位于所述第一电极或第二电极中至少一个的侧表面与所述铁电层的侧表面之间。
在一些实施例中，每个第一电极和第二电极包括氮化钛(TiN)或氮化钽(TaN)中的至少一个；并且图形化堆叠结构包括使用刻蚀剂气体刻蚀堆叠结构，所述刻蚀气体包括三氯化硼(BCl3)、氯(Cl2)、氟(F2)、四氟化碳(CF4)、氟化碳(CHFx)、氟化硫(SFx)、氟化氮(NFx)、氮(N2)或氩(Ar)中的至少一种。
在一些实施例中，其中图形化所述堆叠结构包括：使用掩模层置于堆叠结构上方作为刻蚀掩模；图形化第一电极材料层、铁电材料层，以及第二电极材料层以分别形成图形化的第一电极材料层、铁电层和图形化的第二电极材料层；以及在图形化的第一电极材料层上执行凹陷刻蚀以形成第一电极和位于第一电极和铁电层侧表面之间的相应凹陷。
在一些实施例中，其中执行凹陷刻蚀包括在第一电极材料层执行该凹陷刻蚀，其包括下列至少一种：在图形化铁电材料层期间执行第一凹陷刻蚀；或者在图形化第二电极材料层期间执行第二凹陷刻蚀。
在一些实施例中，其中执行凹陷刻蚀工艺包括在图形化的第一电极材料层上执行凹陷刻蚀，包括：在图形化第二电极材料层期间执行凹陷刻蚀。
在一些实施例中，其中执行凹陷刻蚀包括在图形化的第一电极材料层上执行凹陷刻蚀，包括：在形成图形化的第一电极材料层、铁电层和第二电极之后，修整掩膜层，这样在掩膜层的侧表面和第一电极材料层的侧表面形成各自的凹陷；以及利用修整的掩膜层作为刻蚀掩膜，刻蚀图形化的第一电极材料层以去除暴露于掩膜层之外的部分图形化的第一电极材料层。
在一些实施例中，其中执行凹陷刻蚀包括在图形化的第一和第二电极材料层上同时执行凹陷刻蚀以分别形成第一和第二电极，其中各自的凹陷分别位于每个第一和第二电极的侧表面和铁电层的侧表面之间。
在一些实施例中，其中每个所述第一电极和第二电极的侧表面包括第一电极和第二电极各自的顶面，铁电层的侧表面可以包括铁电层的顶面，第二电极、铁电层以及第一电极是径向向外配置的。其中执行凹陷刻蚀包括平坦化第一电极材料层、第二电极材料层和铁电材料层的顶面；以及刻蚀第一电极材料层和第二电极材料层都的至少一个的顶部部分，该刻蚀可以是在铁电材料层上比在第一和第二电极材料层上的刻蚀速率低。
附图说明
并入本文并形成说明书一部分的说明书附图图解说明了本发明的实施例，并且与说明书一起进一步用于解释本发明的原理并使得本领域技术人员能够制作和使用本发明。
图1A示出了根据本发明的一些实施例的示例性铁电存储单元的截面图。
图1B示出了根据本发明的一些实施例的另一示例性铁电存储单元的截面图。
图2A-2C示出了根据本发明的一些实施例的示例性铁电电容结构的截面图。
图3A和3B示出了根据本发明的一些实施例的示例性铁电电容结构的截面图。
图4A-4D示出了根据本发明的一些实施例的形成铁电电容结构的示例性方法。
图5A和5B示出了根据本发明的一些实施例的形成铁电电容结构的另一示例性方法。
图6A-6D示出了根据本发明的一些实施例的形成铁电电容结构的另一示例性方法。
图7A-7C示出了根据本发明的一些实施例的形成铁电电容结构的另一示例性方法。
图8示出了根据本发明的一些实施例的形成铁电电容结构的再一示例性方法。
图9A示出了根据本发明的一些实施例的示例性铁电存储器件的平面图。
图9B示出了根据本发明的一些实施例的示例性铁电存储器件的截面图。
图10A-10C示出了根据本发明的一些实施例的形成另一铁电电容结构的另一示例性方法。
图11A示出了根据本发明的一些实施例的具有保护层的示例性铁电电容结构的截面图。
图11B示出了根据本发明的一些实施例的具有保护层的另一示例性铁电电容结构的截面图。
图12示出了根据本发明的一些实施例的形成铁电存储单元的示例性方法的流程图。
图13示出了根据本发明的一些实施例的形成另一铁电存储单元的示例性方法的流程图。
下面将结合附图对本发明的具体实施例进行说明。
具体实施方式
尽管讨论了本发明的配置和布置，但是应当理解，此讨论仅仅是为了图解说明目的。本领域技术人员能够理解，可使用其它配置和布置而不偏离本发明的主旨和范围。对本领域技术人员显而易见的是，本发明也可用于其它多种应用。
应当注意，本发明说明书所提到的“一个实施案例”、“实施方案”、“示例性实施例”、“一些实施例”是指，所描述的实施例可能包括特定特征、结构或特性，但不是每个实施例都一定包括该特定特征、结构或特性。此外，这样的表述并不一定指同一个实施例。此外，当特定特征、结构或特性结合某实施案例被描述时，属于本领域技术人员知识范围的是，结合其它实施例来实施这样的特定特征、结构或特性，而不管是否在此明确说明。
一般来说，术语可以至少部分地根据上下文中的使用来理解。例如，在此使用的术语“一个或多个”，至少部分地根据上下文，可用于以单数形式来描述任何特征、结构或特性，或以复数形式来描述特征、结构或特性的组合。类似地，诸如“一个”、“一”、或“该”之类的术语又可以至少部分地根据上下文被理解为表达单数用法或表达复数用法。
能容易地理解的是，“在……上”、“在……之上”、以及“在……上方”在本发明中的含义应该以最宽泛方式来解释，使得“在……上”不仅指直接处于某物上，而且还可以包括在有中间特征或中间层位于二者之间的情况下处于某物上，并且“在……之上”、或“在……上方”不仅指处于某物之上或上方，而且还可以包括在二者之间没有中间特征或中间层的情况下处于在某物之上或上方(即直接处于某物上)。
此外空间相关术语，如“在……下面”、“在……之下”、“下部”、“在……上”、“上部”等等可以在此用于方便描述一个元素或特征相对于另一元素或特征在附图中示出的关系。空间相关术语旨在除了涵盖器件在附图中描述的取向以外还涵盖该器件在使用或操作时的其它取向。装置可以以其它方式被定向(旋转90°或处于其它取向)，并且这里所用的空间相关描述相应地也可同样地来解释。
这里所用的术语“衬底”是指后续材料层所添加到的材料。衬底本身可以被图形化。添加到衬底之上的材料可以被图形化，或者可保持未经图形化。此外，衬底可包括多种多样的半导体材料、如硅、锗、砷化镓、磷化铟等。可替代地，衬底也可由电学非导电材料、如玻璃、塑料、或蓝宝石晶片制成。
这里所用的术语“层”是指某一区域有厚度的材料部位。层可以延伸到下方或上方结构的全部之上，或可以具有小于下方或上方结构的伸展。此外，层可以是同质或异质的连续结构的一个区域，该区域的厚度小于该连续结构的厚度。例如，层可位于任何一对水平平面之间，或位于该连续结构的顶面或底面处。层可水平地、垂直地、和/或沿锥形表面延伸。衬底可以是层，可包括一个或多个层在其中，和/或可以具有一个或多个层在其上，和/或一个或多个层在其下。一层可包括多层。例如，互连层可包括一个或多个导体和接触层(其中形成接触部、互连线和/或通孔)和一个或多个介电层。
这里所用的术语“标称的/标称地”指某一部件、工艺在产品或工艺的设计阶段设置的特性或参数的期望或目标值，还包括高于和/或低于所述期望值的值范围。该值范围可能是由于制造工艺的轻微差异或公差引起的。这里所用的“大约”是指如下给定数量的值：所述数量可能基于与所涉及半导体器件相关联的特定技术节点而变化。基于特定技术节点，术语“大约”可以指如下给定数量的值：所述数量在例如该值的10％至30％范围内变化(如该值±10％、±20％、或±30％)。
这里所用的术语“3D存储器件”是指如下半导体器件：所述半导体器件在横向定向的衬底上具有垂直定向的存储单元(此处称为“存储串”)，使得存储串相对于衬底在垂直方向延伸。这里所用的“垂直的/垂直地”是指与衬底的横向表面标称地垂直。
此处所称的“侧表面”通常可以指物体的外部的表面。例如，根据实施例，侧表面可以是沿水平方向(例如，X-方向)的侧壁或者沿垂直方向(例如，Z-方向)的顶/底表面。此处所称的凹陷指两个边界之间的开放空间。例如，根据实施例，凹陷可以是位于两个彼此不共面，例如交错结构的表面之间。
现有铁电存储器件制造的一个局限性是与工艺相关的损伤，所述损伤是由与铁电存储器件的形成有关的各种制造操作造成的。例如，隔离工艺通常包括诸如刻蚀和离子注入工艺之类的操作以形成将铁电存储单元与相邻结构/器件隔离的区域和/或结构。这些操作可能对铁电存储单元中的铁电层的边缘造成损伤、例如晶体缺陷。在另一示例中，由用于形成铁电存储器的各种操作导致的污染、例如由湿法刻蚀工艺造成的化学污染和由干法刻蚀工艺造成的等离子体污染，可能改变铁电层在这些有缺陷区域中的物理属性和/或电气属性，从而导致边缘效应。而且，在形成存储单元以后，存储单元的边缘易于受到由于水分、氢、氧、金属掺杂物等等造成的污染物扩散，从而造成边缘的材料属性降级。铁电存储单元的性能可能受损，例如泄漏电流更高和/或电容降低。
根据本发明的各个实施例提供了一种具有减少的边缘缺陷的铁电存储器件。采用了多种方案来减少铁电存储器件的铁电层中的边缘缺陷。在本发明揭示的电容结构(例如存储单元)中，各个铁电层的边缘的缺陷区域的电极之间的电性耦合减少。在各个实施例中，电容结构在铁电层和两个电极的至少一个电极的侧表面具有凹陷，这样电极之间在铁电区域边缘的重叠区域被减少或去除。例如，铁电层的至少一个边缘没有被对应的电极覆盖。这样在铁电层的边缘的电极之间的电性耦合可以被减少，这样可以减少由缺陷和/或污染造成的泄露电流。凹陷的尺寸可根据边缘缺陷区域的尺寸确定，并可通过设计和制造进行调整。该凹陷可用于二维铁电存储器件和三维铁电存储器件的电容结构中。
图1A示出了根据本发明的一些实施例的示例性铁电存储器单元100的截面图。铁电存储器单元100是二维铁电存储器件的存储元件并且可以包括各种设计和配置。用虚线圈出的区域可能包括缺陷边缘区域，其中包含由形成铁电存储单元100的制造工艺造成的缺陷和/或被污染的材料。如图1所示，铁电存储单元100为“1T-1C”单元，其包括电容结构102、晶体管104以及在基底108上形成的电容结构102和晶体管104之间的互连106。基底108可以包括硅(例如，单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗、绝缘体上硅(SOI)或任何其他合适的材料。
在一些实施例中，电容器102包括下电极110、上电极112、以及在垂直方向上布置在下电极110与上电极112之间的铁电层114。电容结构102的详细结构在图2A-2C中予以示出，而未包括在图1A中。铁电层114可以在下表面上接触并电连接到下电极110，并且在上表面接触并电连接到上电极112。下电极110可以通过互连106电连接到晶体管104，并且上电极112可以电连接到电源(未示出)，使得电场可以施加到铁电层114。为便于描述，在本公开中示出了1T-1C单元的示例。在各个实施例中，铁电层114可以用在每单元具有一个以上电容器的任何其它类型存储单元中。例如，铁电层114也可以用在“2T-2C”单元中或者“nT-mC”(其中n和m是整数)单元。存储单元的类型(例如单个存储单元中的电容器的数目)不应当受本发明实施例的限制。
下电极110和上电极112的材料可以包括、但不限于下列各项至少之一：氮化钛(TiN)、氮化钛硅(TiSiNx)、氮化钛铝(TiAlNx)、碳氮化钛(TiCNx)、氮化钽(TaNx)、氮化钽硅(TaSiNx)、氮化钽铝(TaAlNx)、氮化钨(WNx)、硅化钨(WSix)、碳氮化钨(WCNx)、钌(Ru)、氧化钌(RuOx)、铱(Ir)、掺杂多晶硅、透明导电氧化物(TCO)或氧化铱(IrOx)。在一些实施例中，下电极110和/或上电极包括氮化钛(TiN)和/或氮化钽(TaNx)。在一些实施例中，下电极110和上电极112包括同样的材料。在一些实施例中，下电极110和上电极112包括不同的材料。
下电极110或上电极112的厚度可以为大约2nm至大约50nm、比如2nm至20nm(例如为2nm、3nm、4nm、5nm、8nm、10nm、15nm、18nm、20nm、25nm、30nm、35nm、40nm、45nm、50nm、以这些值中的任何值为下限的任何范围、或者由这些值中的任何两个值定义的任何范围)。在一些实施例中，下电极110和上电极112具有相同厚度。在一些实施例中，下电极110和上电极112具有不同厚度。
在一些实施例中，铁电层114包括铁电氧化物材料。该铁电氧化物可以是掺杂有可改善铁电膜结晶的多种掺杂物的铁电氧化物材料。例如，掺杂物可以在掺杂铁电层结晶期间提供弹性，由此降低铁电膜结晶时形成的缺陷的数目，并且促进高k铁电相的形成。能够理解，在一些实施例中，铁电层114可以包括多层结构。
铁电氧化物材料可以包括铁电复合氧化物。在一些实施例中，铁电氧化物材料包括氧和一种或多种铁电金属。铁电金属可以包括但不限于：锆(Zr)、铪(Hf)和钛(Ti)、铝(Al)。在一些实施例中，铁电氧化物材料包括氧和两种或更多种铁电金属。在一些实施例中，铁电氧化物材料包括氧和非金属材料，比如硅(Si)。
可选择地，铁电层114也可以包括作为晶体结构的一部分形成的多种掺杂物。在一些实施例中，掺杂物可补偿在铁电氧化物材料结晶期间形成的缺陷，改善铁电层114的膜质量。在一些实施例中，掺杂物不同于铁电氧化物材料中的铁电金属，并且包括来自下列各项中的一种或多种掺杂物：Hf、Zr、Ti、Al、Si、氢(H)、氧(O)、钒(V)、铌(Nb)、钽(Ta)、钇和/或镧(La)。
在一些实施例中，晶体管104包括源极/漏极区120、以及具有栅极电介质122和栅极导体124的栅极叠层。源极/漏极区120可以是衬底108中的掺杂部，所述掺杂部具有处于所期望掺杂等级的n型或p型掺杂物。栅极电介质122可以包括介电材料、比如氧化硅(SiOx)、氮化硅(SiNx)或者高k介电材料、包括但不限于：氧化铝(Al2O3)、氧化铪(HfO2)、氧化钽(Ta2O5)、氧化锆(ZrO2)、氧化钛(TiO2)或其任何组合。栅极导体124可以包括导电材料，包括但不限于：钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、硅化物或其任何组合。栅极导体124可以充当铁电存储单元100的字线。互连(未示出)可以与未与互连106相接触的源极/漏极区120中的其中一个接触，并且充当铁电存储单元100的位线。
图1B示出了根据本发明的一些实施例的另一示例性铁电存储单元101的截面图。与铁电存储单元100不同，铁电存储单元101包括电容结构103，其是3D铁电存储器件的存储元件，例如存储串。为便于说明，在图1A和图1B中相同标号的元件是相同或者相似的，在图1B中不再重复描述。
电容结构103可以包括从电容结构103中心按顺序径向设置的导电层117、第二电极113、铁电层115以及第一电极111。也就是说，铁电层115可以是径向设置于第二电极113和第一电极111之间。导电层117填充第二电极113内部的剩余区域，并且包括导体材料，例如金属。铁电层115、第二电极113以及第一电极111的材料可以是与图1A中所述的铁电层114、上电极112以及下电极110的材料相似的材料。在一些实施例中，铁电层115、第二电极113以及第一电极111每一个可以是U型结构。电容结构103的具体结构如图3A和3B中所示，并未包括在图1B中。
图2A-2C每幅图显示了根据本发明的某些实施例的示例性电容结构102的剖视图。如图2A-2C所示，在上电极202和下电极204的至少一个的侧表面与铁电层114的侧表面之间形成有凹陷。在本说明书中，在描述2D铁电存储器的电容结构(例如存储单元)时所提到的“侧表面”指对应结构的侧壁。侧表面可以是面向水平方向(例如x方向)。
在一些实施例中，如图2A所示，凹陷位于上电极202的侧表面和铁电层114的侧表面之间。在一些实施例中，该凹陷的水平尺寸(例如沿x方向)的范围为大约1纳米至50纳米。需要指出的是，该凹陷的水平尺寸可以是弹性确定的，例如，可以是基于铁电层114的水平尺寸和/或边缘缺陷区域的水平尺寸来确定的，而且并非限定于本发明的实施例所列举的范围。下电极204的侧表面可以是与铁电层114的侧表面大致上平齐。也就是，上电极202的侧表面和下电极204的侧表面可以是在垂直方向上(例如Z方向上)错位的结构，这样铁电层114的边缘(或者边缘的上表面)没有被上电极202(或没有被上电极202和下电极204两者)覆盖。电容结构102的电容值以及上电极202和下电极204之间的电耦合可以至少部分地取决于被上电极202覆盖的区域。即使铁电层114的边缘是有缺陷的/不理想的，在上电极202和下电极204边缘的只能形成很小的泄露电流或者没有泄露电流。
在一些实施例中，如图2B所示，凹陷是形成于下电极204的侧表面和铁电层114的侧表面。上电极202的侧表面可以是与铁电层的114的侧表面大致上平齐。也就是，上电极202的侧表面和下电极204的侧表面可以是在垂直方向上(例如Z方向上)错位的结构，这样铁电层114的边缘(或者边缘的下表面)没有被下电极204(或没有被上电极202和下电极204两者)覆盖。电容结构102的电容值以及上电极202和下电极204之间的电耦合可以至少部分地取决于被下电极204覆盖的区域。即使铁电层114的边缘是有缺陷的/不理想的，在上电极202和下电极204边缘的只能形成很小的泄露电流或者没有泄露电流。
在一些实施例中，如图2C所示，在上电极202的侧表面和铁电层114之间形成有一个凹陷，在下电极204的侧表面和铁电层114之间形成有另一个凹陷。上电极202和下电极204的侧表面在垂直方向(例如Z方向)可以是不相互对齐的。也就是，铁电层114被上电极202覆盖的区域和铁电层114被下电极204覆盖的区域可以是相同的或不同的。电容结构102的电容值以及上电极202和下电极204之间的电耦合至少部分地取决于上电极202和下电极204在垂直方向上(例如Z方向上)相互重叠的区域。这样，即使铁电层114的边缘是有缺陷的/不理想的，在上电极202和下电极204的边缘只能形成很小的泄露电流或者没有泄露电流。
图3A和图3B分别显示根据本发明的一些实施例的示例性电容结构103的剖视图。如图3A和图3B所示，电容结构103包括位于第一电极304和第二电极302的至少一个和铁电层115的顶表面之间的凹陷。在本说明书中，在描述3D铁电存储器的电容结构(例如存储单元)时所提到的“侧表面”指对应结构的顶表面或底表面。侧表面可以是面向垂直方向(例如z方向)。
在一些实施例中，如图3A所示，在第一电极304的顶表面和铁电层115的顶表面之间形成有一个凹陷，在第二电极302的顶表面和铁电层115的顶表面之间形成有另一个凹陷。在一些实施例中，每个凹陷的垂直尺寸(例如沿Z方向)的范围为大约1纳米至50纳米，例如1纳米，5纳米，15纳米，20纳米，25纳米，30纳米，35纳米，40纳米，45纳米，50纳米。在一些实施例中，导电层117的顶表面大致上与第二电极302的顶表面平齐。也就是，铁电层115的边缘(或者顶部)未被第一电极304或第二电极302覆盖。电容结构103的电容值以及第一电极304和第二电极302之间的电耦合至少部分地取决于第一电极304和第二电极302相互重叠的区域。即使铁电层115的边缘/顶部是有缺陷的/不理想的，在第一电极304和第二电极302的边缘/顶部只能形成很小的泄露电流或者没有泄露电流。
在一些实施例中，如图3B所示，在第二电极302的顶表面与铁电层的顶表面之间形成有凹陷。第一电极304的顶表面和铁电层115的顶表面相互平齐。在一些实施例中，导电层117的顶表面大致上与第二电极302的顶表面平齐。也就是，铁电层115的边缘(或顶部)未被第二电极302(或者第一电极304和第二电极302两者)覆盖。电容结构103的电容值以及第一电极304和第二电极302之间的电耦合至少部分地取决于第二电极302覆盖的区域。即使铁电层115的边缘/顶部是有缺陷的/不理想的，在第一电极304和第二电极302的边缘/顶部只能形成很小的泄露电流或者没有泄露电流。
图4A-4D、图5A和5B、图6A-6D、图7A-7C以及图8分别显示了根据本发明的实施例，形成具有减少边缘缺陷的电容结构102的各种构造的方法400、500、600、700和800。图12显示了根据本发明的实施例的方法400、500、600、700和800的流程1200。为便于显示，图4A-4D、图5A和5B、图6A-6D、图7A-7C、图8以及图12一起描述。应当理解的是，方法400、500、600、700和800所示的操作并非详尽的操作，在这些操作之前、之后或者操作之间也可以执行其他操作。此外，有些操作可以是同时执行或者与图示所示的顺序不同的顺序来执行。在各种不同的实施例中，方法400、500、600、700和800每一个都可以包括流程1200中的部分或者所有操作。在有些实施例中，该方法的有些操作并未在流程1200中显示。
在本发明的电容结构的形成中，可以例如基于电容结构的材料，采用合适的刻蚀剂以用于图形化和/或凹陷刻蚀(例如回拉刻蚀)的制程。在各种实施例中，刻蚀剂可以包括各种不同气体的组合，并且每种气体的比例/浓度可以调整以优化图形化和/或凹陷刻蚀的效果。例如电容结构的电极可以包括氮化钛(TiN)和/或氮化钽(TaN)，图形化和/或凹陷刻蚀制程可以包括由三氯化硼(BCl3)、氯(Cl2)、氟(F2)、四氟化碳(CF4)、氟化碳(CHFx)、氟化硫(SFx)、氟化氮(NFx)、氮(N2)和/或氩(Ar)形成的刻蚀剂。在一个实施例中，氯(Cl2)相对于三氯化硼(BCl3)的比例/浓度是可以调整以调节刻蚀速率和/或刻蚀选择性的。其他刻蚀条件/参数，例如射频功率、气体流量、晶圆上的偏压以及腔室的压力也是可以调整来优化图形化和/或刻蚀效果的。
图4A-4D显示根据本发明的一些实施例的形成具有减少边缘缺陷的2D铁电存储单元的一部分的电容结构的示例性方法400。
请参阅图12所示，方法400起始于操作1202，其为在堆叠结构上方形成一个掩模层。该堆叠结构包括第一电极材料层、第二电极材料层以及位于第一电极材料层和第二电极材料层之间的铁电材料层。
如图4A所示，掩模层402可以是形成于堆叠结构410上方，其中堆叠结构包括第一电极材料层406、第二电极材料层408以及位于第一电极材料层406和第二电极材料层408之间的铁电材料层404。堆叠结构410可以提供用于形成多个电容结构的基础。特别的，堆叠结构410可以被图形化并分隔成不同部分，每一部分形成一个电容结构。在一些实施例中，第一电极材料层406代表上电极材料层，第二电极材料层408代表下电极材料层。第一电极材料层406、铁电材料层404和第二电极材料层408可以分别与上电极112、铁电层114和下电极110相似，此处不再具体描述。在各种实施例中，第一电极406和第二电极408每一个都包括氮化钛(TiN)和/或氮化钽(TaNx)，并且可以包括相同的材料或者不同的材料。
掩模层402可以随后用作图形化第一电极材料层406、铁电材料层404以及第二电极材料层408的刻蚀掩模。在一些实施例中，掩模层402也用于对第一电极材料层406和/或第二电极材料层408的凹陷刻蚀。在一些实施例中，掩模层402的尺寸(例如面积)可以用于决定在后续操作中形成的铁电层和电极的尺寸/面积。掩模层402可以包括软掩模和/或硬掩模。在一些实施例中，掩模层402为软掩模并包括图形化的光刻胶层。
第二电极材料层408可以包括使用物理气相沉积(PVD)、化学气相沉积(CVD)、原子沉积(ALD)以及脉冲激光沉积(PLD)中的至少一种沉积方式沉积的导电层。第二电极材料层408的厚度可以是在2纳米至50纳米之间。形成导电层的制程还可以包括光刻、CMP、湿法/干法刻蚀或其任意组合。铁电材料层404可以是形成于第二电极材料层408上方并与其接触。铁电材料层404可以包括绝缘材料(例如铁电氧化物材料)。绝缘材料可以包括但不限于氧和一种或多种铁电金属，例如锆、铪、铝和钛。绝缘材料可以是由任何合适的沉积工艺例如CVD、ALD、PVD、溶胶-凝胶、金属有机化合物化学气相沉积(MOCVD)、化学溶液沉积(CSD)工艺或其任意组合的工艺形成。第一电极材料层406可以形成于铁电材料层404上方并与其接触。第一电极材料层406可以包括使用PVD、CVD、电化学沉积、PLD以及ALD中的至少一种沉积方式沉积的导电层。第一导电材料层406的厚度可以是介于2纳米至50纳米之间。
请再参阅图12所示，方法400继续进入操作1204，其为使用掩模层图形化第一电极材料层以暴露出铁电材料层。图4B显示了对应的结构。
如图4B所示，第一电极材料层406可以使用掩模层402被图形化以形成图形化的第一电极材料层407。可以通过使用合适的干法刻蚀和/或湿法刻蚀去除第一电极材料层406的一部分，这样露出铁电材料层404。在一些实施例中，执行各向异性刻蚀工艺，例如干法刻蚀工艺以形成图形化的第一电极材料层407。
请再参阅图12所示，方法400继续进入操作1206和1208，其为使用掩模层图形化铁电材料层以暴露出第二电极材料层，以及，执行凹陷刻蚀以去除图形化的第一电极材料层的一部分。图4C显示了对应的结构。
如图4C所示，可以使用掩模层图形化402铁电材料层404以形成图形化的铁电材料层，其形成铁电层405。可以通过使用合适的干法刻蚀和/或湿法刻蚀去除铁电材料层404的一部分，这样暴露出第二电极材料层408。在一些实施例中，执行各向异性刻蚀工艺，例如干法刻蚀工艺以形成图形化的铁电材料层。
图形化铁电材料层404可以同时或者不用同时去除图形化的电极材料层407的一部分。在一些实施例中，在图形化第一电极层406的同时，图形化铁电材料层404，去除图形化的第一电极材料层407的暴露于掩模层402和铁电层405之间的一部分。图形化第一电极材料层407的刻蚀被称为图形化的第一电极材料层407的凹陷刻蚀(或第一电极材料层406的凹陷刻蚀)。在各种实施例中，在图形化的第一电极材料层407上的凹陷刻蚀的刻蚀速率可以高于或大致等于或低于铁电材料层404的刻蚀速率，并且可以通过调节刻蚀剂中气体的浓度和/或比例来调整。通过调整刻蚀剂中气体的浓度和/或比例，刻蚀剂的刻蚀选择性可以被调整为允许在凹陷刻蚀时去除图形化的电极材料层407的期望部分。同样的，凹陷刻蚀的刻蚀断面可以在各向同性刻蚀断面和各项异性刻蚀断面之间调整。例如，通过增加氩气的浓度、射频功率和/或偏压，刻蚀断面可以被调整为展示更多各向异性刻蚀断面的特性，这样通过凹陷刻蚀去除的图形化的第一电极材料层的部分可以被减少。
请再参阅图12所示，方法400继续进入操作1210和1212，其为使用掩模层图形化第二电极材料层以形成第二电极，以及，执行凹陷刻蚀以去除图形化的第一电极材料层的一部分。图4D显示了对应的结构。
如图4D所示，第二电极材料层408可以通过使用掩模层402被图形化以形成第二电极409。可以使用合适的干法刻蚀和/或湿法刻蚀去除第二电极材料层408的一部分形成第二电极409。在一些实施例中，执行各向异性刻蚀以形成第二电极409。
图形化第二电极材料层408的操作可以同时或者不同时去除图形化的第一电极材料层407的一部分。在一些实施例中，图形化第二电极材料层408的同时去除暴露于掩模层402和铁电层405之间的图形化的第一电极材料层407，并形成第一电极417。刻蚀图形化的第一电极材料层407被称为图形化的第一电极材料层407(或第一电极材料层406)的另一凹陷刻蚀。在各种实施例中，该第一电极材料层407的另一凹陷刻蚀的刻蚀速率可以高于、大致等于或低于第二电极材料层408的刻蚀速率，并且可以通过调节刻蚀剂中气体的浓度和/或比例来调整。例如，如果第一电极材料层406和第二电极材料层408包括相同的材料，刻蚀速率可以大致上相同。与对图4C中的描述中所解释的机制类似，通过调整刻蚀剂中的气体的浓度和/或比例，可以调整刻蚀剂的选择性以及刻蚀断面以在另一凹陷刻蚀中去除图形化的第一电极材料层407的期望去除的部分。
方法400可以导致在第一电极417的侧表面和铁电层405的侧表面之间形成一个凹陷。铁电层405的侧表面和第二电极409的侧表面可以大致为同一平面。在各种实施例中，图形化第一电极材料层406(操作1204)、铁电材料层404(操作1206)以及第二电极材料层408(操作1210)可以分别例如使用各自的刻蚀剂和/或刻蚀条件分别执行。也就是，图形化的第一电极材料层407的该凹陷刻蚀和另一凹陷刻蚀可以例如使用各自的刻蚀剂和/或刻蚀条件分别执行。在一些实施例中，例如在连续操作中，图形化第一电极材料层406、铁电材料层404和第二电极材料层408，以及图形化的第一电极材料层407的所述凹陷刻蚀和另一凹陷刻蚀可以使用相同的刻蚀剂和/或刻蚀条件。
图5A和5B显示根据本发明的一些实施例，形成具有减少边缘缺陷的2D铁电存储单元的一部分的电容结构的示例性制造方法500。与方法400不同的是，在方法500中，图形化的第一电极材料层在图形化铁电材料层过程中可以具有很小的凹陷刻蚀或者没有凹陷刻蚀。图形化的第一电极材料层的凹陷刻蚀可以在形成第二电极期间和/或在形成第二电极之后执行。
请再参阅图12所示，在操作1204之后，方法500继续进入操作1206，在该操作中，通过使用掩模层来图形化铁电材料层以暴露出第二电极材料层。图5A显示了对应的结构。
如图5A中所示，铁电材料层404可以通过使用掩模层402被图形化以形成铁电层505。使用合适的干法刻蚀和/或湿法刻蚀来去除铁电材料层404的一部分以暴露出第二电极材料层408。在一些实施例中，执行各向异性刻蚀例如干法刻蚀来形成电极层505。与图4C所示的操作不同，在一些实施例中，图形化铁电材料层404的在刻蚀铁电材料层404上的刻蚀速率比在图形化的第一电极材料层407上的刻蚀速率大，这样在图形化铁电材料层时，图形化的第一电极材料层407发生较小或者没有凹陷刻蚀。换句话说，图形化铁电材料层404的刻蚀剂可以选择性地刻蚀铁电材料层404至图形化的第一电极材料层407。在一些实施例中，图形化的第一电极材料层407的侧表面和铁电层505的侧表面大致上平齐。在一些实施例中，通过调整刻蚀剂中气体的浓度和/或比例来获得图5A中所示的刻蚀选择性和刻蚀断面。
请再参阅图12所示，在操作1206之后，方法500继续进入到操作1210和1212，其为使用掩模层图形化第二电极材料层，以及，执行凹陷刻蚀以去除图形化的第一电极材料层的一部分。图5B显示了对应的结构。
如图5B所示，第二电极材料层408可以通过使用掩模层402被图形化以形成图形化的第二电极材料层，其形成第二电极509。在第二电极509和铁电层505的侧表面之间可以形成或者不形成凹陷。图形化第二电极材料层408也可以去除暴露于掩模层402和铁电层505之间的第一电极材料层507。也就是，图形化的第一电极材料层407可以在图形化第二电极材料层408的同时经历凹陷刻蚀，这样在第一电极507和铁电层505的侧表面形成凹陷。
可以使用合适的干法刻蚀和/或湿法刻蚀分别图形化铁电材料层404和第二电极材料层408。在一些实施例中，执行各向异性刻蚀来图形化铁电材料层404。刻蚀剂在铁电材料层上的刻蚀速率比在图形化的第一电极材料层上的刻蚀速率高，这样在图形化的第一电极407和铁电层505的侧表面只有很小的或者没有凹陷。也就是第一电极材料层407和铁电层505的侧表面可以是平齐的。在一些实施例中，执行各向同性刻蚀工艺来图形化第二电极材料层408。刻蚀剂在第二电极材料层408和图形化的第一电极材料层每一个上具有非零的刻蚀速率，这样当第二电极509形成的时候，在第一电极507和铁电层505的侧表面之间形成凹陷。刻蚀剂在第二电极材料层408上的刻蚀速率可以比在电极材料层404上的刻蚀速率高，这样第二电极509和铁电层505的侧表面大致上是平齐的。
在一些实施例中，图形化铁电材料层404和图形化第二电极材料层408的刻蚀剂和/或刻蚀条件是不同的。在一些实施例中，不同的刻蚀剂和刻蚀条件可以通过调整刻蚀剂中气体的浓度和/或比例和/或优化刻蚀条件，这样改变刻蚀剂的刻蚀选择性和刻蚀断面。例如，为达成对铁电材料层404图形化的各向异性刻蚀，可以增加反应腔里的射频功率和/或偏压，并且可以调节刻蚀剂中的某些气体的浓度和/或比例以允许刻蚀剂选择性地刻蚀图形化的第一电极材料层407上方的铁电材料层404。为实现图形化第二电极材料层408的各向同性刻蚀，反应腔内的射频功率和/或偏压可以被降低，并且可以调节刻蚀剂中的某些气体的浓度和/或比例以允许刻蚀剂同时刻蚀第二电极材料层408和图形化的第一电极材料层407。
图6A-6D显示根据本发明的一些实施例，形成作为2D铁电存储单元的一部分的具有减少边缘缺陷的电容结构的示例性方法600。与方法400和500不同，在方法600中，电极材料层可以在图形化堆叠结构时产生很小或者没有凹陷。第一电极材料层的凹陷刻蚀可以是在第二电极形成之后执行。
请再参阅图12所示，在操作1204之后，方法600继续进入操作1206，在该操作中，使用掩模层图形化铁电材料层以暴露出第二电极材料层。图6A显示了对应的结构。
如图6A所示，铁电材料层404可以通过使用掩模层402被图形化以形成铁电层505。该操作与图5A中所述的操作相同或类似，此处不再详细说明。
请再参阅图12所示，在操作1206之后，方法600继续进入操作1210，在该操作中第二电极材料层被图形化。图6B显示了对应的结构。
如图6B所示，第二电极材料层408可以被图形化以形成图形化的第二电极材料层，其形成第二电极609。图形化第二电极材料层408在第二电极材料层408上的刻蚀速率比在图形化的第一电极材料层407和铁电层505上的刻蚀速率高，这样在图形化第二电极材料层408时图形化的第一电极材料层407产生很小的或者没有凹陷。换句话说，图形化第二电极材料层的刻蚀剂可以选择性地刻蚀图形化的第一电极材料层407和铁电层505上方的第二电极材料层。在一些实施例中，图形化的第一电极材料层407、第二电极609和铁电层505的侧表面可以是大致上平齐的。
可以采用合适的干法刻蚀和/或湿法刻蚀来图形化第二电极材料层408。在一些实施例中，采用各向异性刻蚀工艺来图形化第二电极材料层408。刻蚀剂在第二电极材料层408上的刻蚀速率比在图形化的第一电极材料层407和铁电层505上的刻蚀速率高，这样第一电极材料层407和铁电层505的侧表面之间以及第二电极609和铁电层505的侧表面之间形成很小的凹陷或者没有凹陷。在一些实施例中，可以调整用于图形化第二电极材料层408的刻蚀剂中的气体的浓度和/或比例和/或优化刻蚀条件以获得期望的刻蚀选择性和刻蚀断面。例如，为获得图形化第二电极材料层408的各向同性刻蚀，可以增加反应腔的射频功率和/或偏压，并且可以调整刻蚀剂中的某些气体的浓度和/或比例以允许刻蚀剂选择性地刻蚀位于图形化的第一电极材料层407和铁电层505上方的第二电极材料层408。
请再参阅图12所示，在操作1210之后，方法600继续进入操作1212，在该操作中在图形化的第一电极材料层上执行凹陷刻蚀。图6C和6D显示了对应的结构。
如图6C所示，掩模层402可以被修整以形成暴露出一部分图形化的第一电极材料层407的掩模。在掩模层603和图形化的第一电极材料层407的侧表面之间形成有凹陷。掩模层603可以采用任何合适的方法来形成。在一些实施例中，可以采用合适的干法刻蚀和/或湿法刻蚀例如各向同性刻蚀工艺来修整掩模层402。在一些实施例中，去除掩模层402，并通过再图形化一层光阻层来形成掩模层603。
如图6D所示，掩模层603可以被用作对第一电极材料层407进行凹陷刻蚀以形成第一电极608时的掩模。在第一电极608和铁电层505的侧表面之间形成凹陷。可以采用合适的干法刻蚀和/或湿法刻蚀例如各向异性刻蚀工艺来刻蚀图形化的第一电极材料层407。刻蚀剂在第一电极材料层407上的刻蚀速率比在铁电层505上的刻蚀速率高，这样掩模层603和铁电层505的侧表面之间的凹陷可以大致上转移至第一电极608。
图7A-7C显示根据本发明的一些实施例，形成作为2D铁电存储单元的一部分的具有减少边缘缺陷的电容结构的示例性方法700。与方法400、500和600不同，在方法700中，在图形化的第一和第二电极材料层的每一个都可以经历一次或多次凹陷刻蚀，并且图形化的第一电极材料层可以在形成图形化的第二电极材料层的同时经历一次凹陷刻蚀。方法700可以基于图6A所示的结构执行。
请再参阅图12所示，在操作1206之后，方法700继续进入操作1210和1212，其中该操作包括图形化第二电极材料层，以及，执行凹陷刻蚀以去除图形化的第一电极材料层的一部分。图7A显示了对应的结构。
如图7A所示，第二电极材料层408可以被图形化以形成图形化的第二电极材料层709，并且图形化的第一电极材料层407可以经历一次凹陷刻蚀以形成另一图形化的第一电极材料层707。也就是，对第二电极材料层408的图形化可以被同时用作对第一电极材料层407的凹陷刻蚀。可以采用合适的干法刻蚀和/或湿法刻蚀。在一些实施例中，执行各向异性刻蚀工艺例如干法刻蚀来形成第二电极409。所述图形化/刻蚀工艺可以是与图4D所述的图形化/刻蚀工艺类似，此处不再详细说明。
在一些实施例中，在操作1212之后，方法700继续进行一步操作(图12中未显示)，在该操作中，图形化的第一和第二电极材料层每一个都经历一次凹陷刻蚀以形成第一和第二电极。图7B显示了对应的结构。
如图7B所示，分别在每一个另一图形化的第一电极材料层707和第二电极材料层709上执行凹陷刻蚀以形成第一电极717和第二电极719。采用合适的各向同性刻蚀工艺，干法刻蚀和/或湿法刻蚀，来进行凹陷刻蚀。该凹陷刻蚀在该另一图形化的第一电极材料层707和第二电极材料层709的每一个上具有非零的刻蚀速率，这样可以在第一电极717和铁电层505之间和第二电极719和铁电层505之间形成各自的凹陷。在一些实施例中，铁电层505的刻蚀速率比另一图形化的第一电极材料层707和第二电极材料层709上的刻蚀速率低。为获得各向同性凹陷刻蚀，反应腔中的射频功率和/或偏压可以被降低，可以调整刻蚀剂中的某些气体的浓度和/或比例以允许以期望的非零刻蚀速率刻蚀所述另一图形化的第一电极材料层707和第二电极材料层709(例如铁电层505上方的)。在一些实施例中，因为所述另一图形化的第一电极材料层707的面积比图形化的第二电极材料层的面积小，第一电极717的面积比第二电极719的面积小。在一些实施例中，第一电极717和铁电层505侧壁之间的凹陷比第二电极719和铁电层505之间的凹陷大。
在一些实施例中，方法700也可以基于图6B所示的来执行。为便于显示，图6B中的第二电极609被描述为该实施例中的图形化的第二电极材料层609。与图7A和7B中所述的制程不同，在形成图形化的第二电极材料层之后，图形化的第一和第二电极材料层每一个经历一次凹陷刻蚀以形成第一和第二电极。图7C显示了对应的结构。
如图7C所示，可以分别在图形化的第一和第二电极材料层407和609上执行凹陷刻蚀以形成第一电极727和第二电极729。可以采用合适的各向同性刻蚀工艺，干法刻蚀和/或湿法刻蚀工艺来进行凹陷刻蚀。该凹陷刻蚀在每一个图形化的第一和第二电极材料层407和609上具有非零的刻蚀速率，这样可以在第一电极材料层407和铁电层505之间和第二电极材料层609和铁电层505之间分别形成各自的凹陷。在一些实施例中，铁电层505的刻蚀速率比图形化的第一和第二电极材料层407和609上的刻蚀速率低。为实现各向同性刻蚀，反应腔的射频功率和/或偏压可以被降低，并且可以调整刻蚀剂中的某些气体的浓度和/或比例以允许刻蚀剂以期望的非零速率刻蚀每一个图形化的第一和第二电极材料层407和609(例如，位于铁电层505上方的)。在一些实施例中，第一电极727上的刻蚀速率与第二电极729上的刻蚀速率大致上相同。在一些实施例中，第一电极727和铁电层505侧壁之间的凹陷的水平尺寸与第二电极729和铁电层505侧壁之间的凹陷的大致相同。
图8显示了根据本发明的一些实施例的，形成作为具有改善边缘缺陷的2D铁电存储单元一部分的电容结构的示例性方法800。与方法400-700不同，在方法800中，只有图形化的第二电极材料层经历凹陷刻蚀。为便于显示，图6B中的第二电极609被描述为本实施例中的图形化的第二电极材料层。方法800可以基于图6B所示的结构执行。图8显示了对应的结构。
如图8所示，可以在图形化的第二电极材料层执行凹陷刻蚀以形成第二电极819。图形化的第一电极材料层407可以形成第一电极807。可以采用合适的各向同性刻蚀工艺，方法刻蚀和/或湿法刻蚀来执行凹陷刻蚀。该凹陷刻蚀在图形化的第二电极材料层上的刻蚀速率可以比在第一电极807和铁电层505上的刻蚀速率高。也就是，该凹陷刻蚀选择性地刻蚀第一电极807和铁电层505上方的图形化的第二电极材料层。为实现各向同性刻蚀，反应腔的射频功率和/或偏压可以被降低，并且可以调整刻蚀剂中的某些气体的浓度和/或比例以允许刻蚀剂以期望的非零速率刻蚀第二电极材料层(例如，位于第一电极807和铁电层505上方的)。凹陷可以形成于第二电极819和铁电层505的侧壁之间。在一些实施例中，第一电极807和铁电层505的侧壁大致上平齐。
图9A显示根据本发明的一些实施例的示例性铁电存储器件900的平面视图。图9B显示根据本发明的一些实施例的铁电存储器件900沿A-A’线方向的剖视图。铁电存储器件900是3D铁电存储器的一部分，其可以提高铁电性能和存储器单元矩阵密度。铁电存储器件900的存储串可以是与图1B所示的电容结构103相似或相同。
铁电存储器900可以包括设置于一个或多个层间介质层(ILD)内的并在基底(未图示)上方垂直地延伸的一排铁电串902。每一个铁电存储串902在平面视图上看为圆形，其包括从铁电存储串902的中心按顺序径向设置的导电层906、第二电极908、铁电层910以及第一电极912。导电层906填充第二电极内部的剩余区域并且包括导电材料，例如金属。可以理解的是，铁电串902的形状在平面视图上并不局限于圆形，可以是任何其他形状，例如长方形、正方形、椭圆形等。
图9B显示铁电存储器件900沿A-A线方向的剖视图。如图9B所示，铁电存储器900包括基底914和位于基底914上方的一个或多个层间绝缘层904。铁电存储器件900还可以包括多个在基底914上方垂直贯穿层间绝缘层904的铁电存储串902。在一些实施例中，铁电存储器件900通过互连与一个或多个晶体管电性连接(在图9B中未显示所述晶体管和互连)。
铁电层910、第二电极908以及第一电极912可以是与图1B中所述的铁电层115、第二电极113以及第一电极111类似，此处不再详细说明。铁电层910可以是径向地暴露于第二电极908和第一电极912之间。在一些实施例中，铁电层910、第二电极908和第二电极912每一个都具有“U”型，并且在铁电层910顶部的，铁电层908的缺陷边缘区域可以暴露于第二电极908和第一电极912外，这样在铁电层910上端部分的第一电极912和第二电极908之间的电耦合可以减少。图10A和图10B以及图11显示了根据本发明的一些实施例，形成具有减少边缘缺陷的电容结构的各种结构的方法1000和1100。图13显示根据本发明的一些实施例的方法1000和1100的流程图1300。为便于显示，图10A-10C和图13一起说明。应当理解的是，方法1000和1100并非详尽的操作，在所示的操作之前、之后或者之间也可以有其他操作。此外，一些操作可以同时执行或者以与图示中不同的顺序执行。
图10A和10B显示了根据本发明的一些实施例的形成电容结构103(或铁电存储串902)的示例性制造方法1000。
请参阅图13所示，方法1000起始于操作1302，其中堆叠结构被平坦化。该堆叠结构包括第一电极材料层、第二电极材料层以及位于第一电极材料层和第二电极材料层之间的铁电材料层。图10A显示了对应的结构。
如图10A所示，堆叠结构1003可以形成于层间绝缘层，其具有第一电极材料层1012、第二电极材料层1008以及介于第一电极材料层1012和第二电极材料层1008之间的铁电材料层。铁电材料层可以形成铁电层1010。在一些实施例中，导电材料层1006可以部分地或完全填充第二电极材料层所围成的空间。第一电极材料层1012和第二电极材料层1008、铁电层1010、层间绝缘层以及导电材料层1006的材料可以分别与堆叠结构1003中的那些结构的材料类似或相同，此处不再详细说明。在一些实施例中，每一个堆叠结构的平面视图为圆形并且包括从堆叠结构中心按顺序径向设置的导电材料层1006、第二电极材料层1008、铁电层1010，以及第一电极材料层1012。也就是，铁电层1010可以径向地设置于第二电极材料层1008和第一电极材料层1012之间。
第一电极材料层1012可以包括至少由PVD、CVD、电化学沉积、ALD以及PLD方式形成的导电层。第一电极材料层1012的厚度可以为2纳米至50纳米。形成导电层的制程工艺还可以包括光刻、CMP、湿法/干法刻蚀或其任意组合。层间绝缘层可以包括通过一种或多种沉积工艺沉积的绝缘材料，该沉积工艺包括但不限于CVD、PLD、ALD、溶胶-凝胶工艺、MOCVD、CSD或其任意组合。铁电层1010形成于第一电极材料层1012上方并与其接触。铁电层1010可以包括绝缘材料(例如铁电氧化物材料)。该绝缘材料包括但不限于氧和一种或多种铁电金属，例如锆、铪、铝和钛。绝缘材料可以是由任何合适的沉积工艺例如CVD、ALD、PVD、溶胶-凝胶、金属有机化合物化学气相沉积(MOCVD)、化学溶液沉积(CSD)工艺或其任意组合的工艺形成。第二电极材料层1008可以形成于铁电材料层1010上方并与其接触。第二电极材料层1008可以包括使用PVD、CVD、电化学沉积、PLD以及ALD中的至少一种沉积方式沉积的导电层。第二导电材料层的厚度可以是介于2纳米至50纳米之间。
堆叠结构1003的上表面可以被平坦化。可以在堆叠结构1003上执行合适的平坦化方法，例如化学机械研磨(CMP)和/或刻蚀工艺。在一些实施例中，刻蚀工艺包括各向异性刻蚀工艺例如干法刻蚀。第一电极材料层1012、第二电极材料层1008、铁电层1010以及导电材料层1006的上表面可以是平齐的。
请参阅图13所示，方法1000继续进入操作1304，在该操作中执行刻蚀以去除第一电极材料层的上端部分和第二电极材料层的上端部分中的至少一个。图10B和图10C分别显示了对应的结构。
如图10B所示，在凹陷刻蚀中第一电极材料层1012的上端部分和第二电极材料层1008的上端部分被去除。在一些实施例中，在同一凹陷刻蚀操作中同时去除导电材料层1006的上端部分。对应地，形成第一电极1022、第二电极1018和导电层1016。在一些实施例中，第一电极1022、第二电极1018和导电层1016的上表面是相互平齐的，并且每一个都比铁电层1010的上表面低。该凹陷刻蚀可以包括任何合适的刻蚀工艺例如干法刻蚀和/或湿法刻蚀。在一些实施例中，第一电极1022和第二电极1018可以包括相同或不同的材料。
与图10B中所示的结构不同，在图10C中，第二电极材料层1008的上端部分被凹陷刻蚀去除，并形成第二电极1028。第一电极材料层1012的上端部分可以保留，并形成第一电极1022。在一些实施例中，导电材料层1006的上端部分在刻蚀第二电极材料层1008的凹陷刻蚀操作中也被去除，形成导电层1026。在一些实施例中，第二电极层1008和导电层1026的上表面可以是相互平齐的，并且可以比铁电层1010的上表面低。该凹陷刻蚀可以包括各种合适的刻蚀工艺例如干法刻蚀和/或湿法刻蚀。刻蚀剂可以在第二电极材料层1008上的刻蚀速率高于在第一电极材料层1012上的刻蚀速率。也就是，刻蚀剂可以选择性底刻蚀第二电极材料层1008至第一电极材料层1012。在一些实施例中，第一电极1022和第二电极1018包括不同的材料。
图11A和图11B每一个显示了根据本发明的一些实施例的具有钝化层以进一步减少边缘缺陷的电容结构。该钝化层可以粘合于铁电层，例如悬挂粘合(dangling bonds)和/或碎裂粘合(damaged bonds)粘合于铁电层的边缘，这样钝化这些区域。该钝化可以形成更稳定的铁电存储单元(或铁电层)。该钝化层可以覆盖铁电层的暴露的边缘的部分。例如图11A和图11B中所示的钝化层每一个完全覆盖每一个铁电层的暴露的边缘。应当理解的是图11A和图11B仅仅是用于显示本发明的目的而并非限定其上形成有钝化层的结构。本说明书中的任何具有暴露边缘(例如由任何电极和侧壁/上表面上的凹陷形成的)的电容结构，都可以使用钝化层。
如图11A所示，电容结构1101可以包括上电极1107、下电极1109以及铁电层1105。电容结构1101可以包括形成于上电极1107和铁电层1105侧表面之间的凹陷。电容结构1101可以是2D铁电存储器的一部分。钝化层1103可以被设置为部分地或完全地覆盖电容结构1101的暴露的边缘。例如，该暴露的边缘可以包括，铁电层1105的，由凹陷暴露的侧表面和上表面的一部分。
如图11B所示，电容结构1102可以包括第一电极1112、第二电极1108、铁电层1110以及导电层1106。电容结构1102可以包括第一电极1112和铁电层1110上表面之间的凹陷以及第二电极1108和铁电层1110上表面之间的另一凹陷。电容结构1102可以是3D铁电存储器的一部分。钝化层1104可以设置为部分地或完全地覆盖电容结构1102的暴露的边缘(例如暴露的上端部分)。例如，该暴露的边缘可以包括，铁电层1110的，由凹陷暴露的上表面和上端部分的一部分。
钝化层1103和1104每一个可以包括任何合适的绝缘材料，例如一种或多种氧化硅、氮化硅、氧化铪(HfOx)、氧化锆(ZrOx)、氧化铝(AlOx)、氧化铪锆(HfZrOx)、氧化铪硅(HfSiOx)、氧化钛硅(TiSiOx))以及氧化钛铝(TiAlOx)。在一些实施例中，钝化层1103和1104每一个的厚度可以是
Figure BDA0003137952840000261
到
Figure BDA0003137952840000262
在一些实施例中，钝化层1103和1104的厚度每一个是
Figure BDA0003137952840000263
至
Figure BDA0003137952840000264
钝化层1103和1104可以采用PVD、CVD和ALD中的一种或多种方式形成。
前文对各种具体实施例的详细描述旨在充分公开本发明的概要性质，以使他人可以通过应用领域内的基本常识，在不进行过度实验且不背离本发明的基本概念的情况下，容易地修改/调整这些具体实施例以适应多种应用。因此，上述调整和修改基于本发明的教导和指导，旨在使这些修改和调整保持在本发明所描述的实施例的等同物的含义以及范围之内。能够理解，此处所用的词汇或术语均以描述为目的，从而使得具有专业知识的人在本发明的启示和指导下可以理解这些词汇和术语，而不应该被用来限定本发明的内容。
本发明通过借助功能模块来解释特定功能和特定关系，来实现对本发明中的实施案例的描述。为方便叙述，上述功能模块的界定是任意的。只要能实现所需的特定功能和特定关系，其它替代的界定也可被采用。
发明内容和摘要部分可能阐述了本发明的一个或多个实施方式，但并不包括发明人构思的所有示例性实施例，因此，不旨在以任何方式限定本发明和权利要求书的范围。
本发明的范围不受限于任一上述实施例，而应该依据权利要求书及其等同物来定义。

Claims (20)

1.一种铁电存储单元，其包括：
第一电极；
第二电极；
设置于第一电极和第二电极之间的铁电层，以及
位于第一电极或第二电极中至少一个的侧表面与铁电层的侧表面之间的凹陷。
2.如权利要求1所述的铁电存储单元，其中
所述凹陷是位于第一电极的侧表面与所述铁电层的侧表面之间；并且
所述第二电极的侧表面与所述铁电层的侧表面平齐。
3.如权利要求1所述的铁电存储单元，其中
所述凹陷是位于第二电极的侧表面与所述铁电层的侧表面之间；并且
所述第一电极的侧表面与所述铁电层的侧表面平齐。
4.如权利要求1所述的铁电存储单元，其中
各自的凹陷分别位于每一个所述第一电极和第二电极的侧表面与所述铁电层的侧表面之间。
5.如权利要求1所述的铁电存储单元，其中所述第一电极是顶电极，所述第二电极是底电极。
6.如权利要求1所述的铁电存储单元，其中：
所述第一电极和第二电极每个至少包括氮化钛(TiN)、氮化钛硅(TiSiNx)、氮化钛铝(TiAlNx)、碳氮化钛(TiCNx)、氮化钽(TaNx)、氮化钽硅(TaSiNx)、氮化钽铝(TaAlNx)、氮化钨(WNx)、硅化钨(WSix)、碳氮化钨(WCNx)、钌(Ru)或氧化钌(RuOx)中的至少一种，并且，所述铁电层包括铝(Al)、铪(Hf)、锆(Zr)、氧(O)或钛(Ti)中的至少一种。
7.如权利要求1所述的铁电存储单元，其进一步包括至少部分覆盖所述铁电层被凹陷所暴露的部分或侧表面部分中的至少一个的钝化层，其中所述钝化层包括下列中的至少一种：氧化硅、氮化硅、氧化铪(HfOx)、氧化锆(ZrOx)、氧化铝(AlOx)、氧化铪锆(HfZrOx)、氧化铪硅(HfSiOx)、氧化钛硅(TiSiOx))以及氧化钛铝(TiAlOx)。
8.一种铁电存储器，其包括：
基底；
基底上方垂直延伸的多个铁电存储串，每一个铁电存储串包括按照顺序自铁电存储串的中心径向设置的导电层、第二电极、铁电层和第一电极；以及，
位于第一电极或第二电极的至少一个的顶面和铁电层的顶面之间的凹陷。
9.如权利要求8所述的铁电存储器，其中各自的凹陷位于每个所述第一电极和第二电极的顶面和所述铁电层的顶面之间。
10.如权利要求6所述的铁电存储器，其中
所述凹陷位于第二电极的顶面与铁电层的顶面之间，并且
所述第一电极的顶面与所述铁电层的顶面平齐。
11.如权利要求8所述的铁电存储器，其中：
所述第一电极和第二电极每个至少包括氮化钛(TiN)、氮化钛硅(TiSiNx)、氮化钛铝(TiAlNx)、碳氮化钛(TiCNx)、氮化钽(TaNx)、氮化钽硅(TaSiNx)、氮化钽铝(TaAlNx)、氮化钨(WNx)、硅化钨(WSix)、碳氮化钨(WCNx)、钌(Ru)或氧化钌(RuOx)中的至少一种，并且，所述铁电层包括铝(Al)、铪(Hf)、锆(Zr)、氧(O)或钛(Ti)中的至少一种。
12.如权利要求8所述的铁电存储器，其进一步包括至少部分覆盖所述铁电层被凹陷所暴露的部分或侧表面部分中的至少一个的钝化层，其中所述钝化层包括下列中的至少一种：氧化硅、氮化硅、氧化铪(HfOx)、氧化锆(ZrOx)、氧化铝(AlOx)、氧化铪锆(HfZrOx)、氧化铪硅(HfSiOx)、氧化钛硅(TiSiOx))以及氧化钛铝(TiAlOx)。
13.一种形成铁电存储单元的方法，包括：
形成具有第一电极材料层、第二电极材料层以及位于第一电极材料层和第二电极材料层之间的铁电材料层的堆叠结构；
图形化该堆叠结构以形成具有图形化的第一电极材料层、图形化的第二电极材料层和位于图形化的第一电极材料层和第二电极材料层之间的铁电层的电容结构；
在图形化的第一电极材料层和图形化的第二电极材料层中的至少一个执行凹陷刻蚀以形成第一电极和第二电极，其中凹陷位于所述第一电极或第二电极中至少一个的侧表面与所述铁电层的侧表面之间。
14.如权利要求13所述的方法，其中：
每个第一电极和第二电极包括氮化钛(TiN)或氮化钽(TaN)中的至少一个；并且
图形化堆叠结构包括使用刻蚀剂气体刻蚀堆叠结构，所述刻蚀气体包括三氯化硼(BCl3)、氯(Cl2)、氟(F2)、四氟化碳(CF4)、氟化碳(CHFx)、氟化硫(SFx)、氟化氮(NFx)、氮(N2)或氩(Ar)中的至少一种。
15.如权利要求13所述的方法，其中图形化所述堆叠结构包括：使用掩模层置于堆叠结构上方作为刻蚀掩模；
图形化第一电极材料层、铁电材料层，以及第二电极材料层以分别形成图形化的第一电极材料层、铁电层和图形化的第二电极材料层；以及
在图形化的第一电极材料层上执行凹陷刻蚀以形成第一电极和位于第一电极和铁电层侧表面之间的相应凹陷。
16.如权利要求15所述的方法，其中执行凹陷刻蚀包括在第一电极材料层执行该凹陷刻蚀，其包括下列至少一种：
在图形化铁电材料层期间执行第一凹陷刻蚀；或者
在图形化第二电极材料层期间执行第二凹陷刻蚀。
17.如权利要求15所述的方法，其中执行凹陷刻蚀工艺包括在图形化的第一电极材料层上执行凹陷刻蚀，包括：
在图形化第二电极材料层期间执行凹陷刻蚀。
18.如权利要求15所述的方法，其中执行凹陷刻蚀包括在图形化的第一电极材料层上执行凹陷刻蚀，包括：
在形成图形化的第一电极材料层、铁电层和第二电极之后，修整掩膜层，这样在掩膜层的侧表面和第一电极材料层的侧表面形成各自的凹陷；以及
利用修整的掩膜层作为刻蚀掩膜，刻蚀图形化的第一电极材料层以去除暴露于掩膜层之外的部分图形化的第一电极材料层。
19.如权利要求15所述的方法，其中执行凹陷刻蚀包括在图形化的第一和第二电极材料层上同时执行凹陷刻蚀以分别形成第一和第二电极，其中各自的凹陷分别位于每个第一和第二电极的侧表面和铁电层的侧表面之间。
20.如权利要求13所述的方法，其中每个所述第一电极和第二电极的侧表面包括第一电极和第二电极各自的顶面，铁电层的侧表面可以包括铁电层的顶面，第二电极、铁电层以及第一电极是径向向外配置的；并且其中执行凹陷刻蚀包括：
平坦化第一电极材料层、第二电极材料层和铁电材料层的顶面；以及
刻蚀第一电极材料层和第二电极材料层都的至少一个的顶部部分，该刻蚀可以是在铁电材料层上比在第一和第二电极材料层上的刻蚀速率低。
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