KR102402943B1 - 산화물 반도체를 포함하는 박막 트랜지스터를 포함하는 반도체 구조물을 형성하는 방법 - Google Patents

산화물 반도체를 포함하는 박막 트랜지스터를 포함하는 반도체 구조물을 형성하는 방법 Download PDF

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Abstract

반도체 구조물을 형성하는 방법은 수직 박막 트랜지스터의 어레이를 형성하는 단계를 포함한다. 상기 수직 박막 트랜지스터의 어레이를 형성하는 단계는 소스 영역을 형성하는 단계, 상기 소스 영역 위에 산화물 반도체 물질을 포함하는 채널 물질을 형성하는 단계, 상기 채널 물질을 브롬화수소를 포함하는 건식 에칭제에 노출시켜 상기 채널 물질을 인접한 수직 박막 트랜지스터 구조물들의 채널 영역들로 패터닝하는 단계, 상기 채널 영역의 측벽 상에 게이트 유전체 물질을 형성하는 단계, 상기 게이트 유전체 물질에 인접하여 게이트 전극 물질을 형성하는 단계, 및 상기 채널 영역 위에 드레인 영역을 형성하는 단계를 포함한다. 반도체 구조물 및 메모리 셀의 어레이를 형성하는 관련 방법이 또한 개시된다.

Description

산화물 반도체를 포함하는 박막 트랜지스터를 포함하는 반도체 구조물을 형성하는 방법{METHODS OF FORMING SEMICONDUCTOR STRUCTURES COMPRISING THIN FILM TRANSISTORS INCLUDING OXIDE SEMICONDUCTORS}
우선권 주장
본 출원은 미국 가특허 출원 번호 62/522,159(출원일: 2017년 8월 30일, 발명의 명칭: "METHODS OF FORMING SEMICONDUCTOR STRUCTURES COMPRISING THIN FILM TRANSISTORS INCLUDING OXIDE SEMICONDUCTORS")의 이익을 주장하는 미국 특허 출원 번호 16/114,614(출원일: 2018년 8월 28일, 발명의 명칭: "METHODS OF FORMING SEMICONDUCTOR STRUCTURES COMPRISING THIN FILM TRANSISTORS INCLUDING OXIDE SEMICONDUCTORS")의 출원일의 이익을 주장한다.
기술 분야
본 명세서에 개시된 실시형태는 산화물 반도체를 포함하는 수직 박막 트랜지스터를 포함하는 반도체 구조물을 형성하는 방법 및 관련 반도체 구조물에 관한 것이다. 보다 구체적으로, 본 발명의 실시형태는 일부 실시형태에서 산화물을 포함할 수 있는 채널 영역을 갖는 수직 박막 트랜지스터의 어레이를 포함하는 반도체 구조물을 형성하는 방법, 수직 박막 트랜지스터를 패터닝하는 방법, 및 관련 반도체 구조물에 관한 것이다.
동적 랜덤 액세스 메모리(Dynamic Random Access Memory: DRAM) 셀과 같은 종래의 휘발성 메모리 셀은 저장 요소 및 트랜지스터를 포함할 수 있다. 저장 요소는, 예를 들어, 커패시터에 저장된 전하에 의해 한정된 논리 상태(예를 들어, "0" 또는 "1"의 이진 값)를 저장하도록 구성된 커패시터(예를 들어, 종종 "셀 커패시터" 또는 "저장 커패시터"라고도 지칭됨)를 포함할 수 있다. 트랜지스터는 이 기술 분야에서 "액세스 트랜지스터"로 지칭될 수 있다. 트랜지스터는 통상적으로 한 쌍의 소스/드레인 영역 사이에 채널 영역을 포함하고, 채널 영역을 통해 소스/드레인 영역을 서로 전기적으로 연결하도록 구성된 게이트를 더 포함한다. 채널 영역은 통상적으로 실리콘과 같은 반도체 물질을 포함한다.
커패시터를 충전, 방전, 판독 또는 재충전하기 위해, 트랜지스터는 선택적으로 트랜지스터의 채널 영역을 통해 소스 영역과 드레인 영역 사이에 전류가 흐르는 "온(on)" 상태로 전환될 수 있다. 트랜지스터는 선택적으로 전류의 흐름이 실질적으로 정지되는 "오프(off)" 상태로 전환될 수 있다. 오프 상태에서, 커패시터는 변함없이 전하를 유지하는 것이 요구된다. 그러나, 종래의 휘발성 메모리 셀의 커패시터는 시간이 지남에 따라 전류의 방전 및 그 결과 저장된 전하의 손실을 나타낼 수 있다. 따라서, 메모리 셀이 선택되지 않은 경우 "오프" 상태에서도, 커패시터로부터 전류가 흐를 수 있다. 이 오프-상태 누설 전류는 이 기술 분야에서 서브-임계값 누설 전류로 지칭된다.
서브-임계값 누설 전류로 인해, 종래의 휘발성 메모리 셀은 종종 리프레쉬된다. 서브-임계값 누설 전류는 또한 메모리 장치 내의 메모리 셀의 어레이를 제조 및 구성하는데 영향을 줄 수 있다. 서브-임계값 누설 전류률, 리프레시률, 셀 크기 및 메모리 셀의 열 예산은 메모리 장치에 내장된 휘발성 메모리 셀 및 셀의 어레이를 설계, 제조 및 사용하는데 종종 중요한 고려 사항이다.
채널 영역을 형성하는 방법은 이러한 구조물의 채널 영역을 옥살산과 같은 습식 에칭제로 에칭하는 단계를 종종 포함한다. 그러나, 이러한 에칭제를 사용하면 종종 이러한 구조물 상에 잔류물이 형성될 수 있다. 이러한 에칭제에 의해 남겨진 잔류물은 채널 영역의 물질 특성을 변화시킬 수 있다. 또한, 습식 에칭제는 종종 패터닝되는 구조물의 바람직하게 높은 패킹 밀도를 달성할 수 없다.
본 명세서에 개시된 실시형태는 산화물 반도체를 포함하는 수직 박막 트랜지스터를 포함하는 반도체 장치를 형성하는 방법 및 관련 반도체 장치에 관한 것이다. 예를 들어, 일부 실시형태에 따르면, 반도체 구조물을 형성하는 방법은 수직 박막 트랜지스터의 어레이를 형성하는 단계를 포함한다. 상기 박막 트랜지스터의 어레이를 형성하는 단계는 소스 영역을 형성하는 단계, 상기 소스 영역 위에 산화물 반도체 물질을 포함하는 채널 물질을 형성하는 단계, 상기 채널 물질을 브롬화수소를 포함하는 건식 에칭제에 노출시켜 상기 채널 물질을 인접한 수직 박막 트랜지스터 구조물들의 채널 영역들로 패터닝하는 단계, 상기 채널 영역의 측벽 상에 게이트 유전체 물질을 형성하는 단계, 상기 게이트 유전체 물질에 인접하여 게이트 전극 물질을 형성하는 단계, 및 상기 채널 영역 위에 드레인 영역을 형성하는 단계를 포함한다.
추가의 실시형태에서, 반도체 구조물을 형성하는 방법은 전도성 소스 영역을 형성하는 단계, 상기 전도성 소스 영역 위에 산화물 반도체 물질을 포함하는 채널 물질을 패터닝하여 제1 방향으로 연장하는 상기 채널 물질의 행을 형성하는 단계로서, 상기 채널 물질을 패터닝하는 동작은 브롬화수소 함유 가스를 포함하는 건식 에칭제에 상기 채널 물질을 노출시키는 동작을 포함하는, 상기 채널 물질을 패터닝하여 상기 채널 물질의 행을 형성하는 단계, 상기 채널 물질의 행의 측벽 상에 게이트 산화물을 형성하는 단계, 상기 게이트 산화물에 인접하여 게이트 전극을 형성하는 단계, 및 상기 채널 물질의 행을 패터닝하여 수직 박막 트랜지스터를 포함하는 분리된 채널 영역들을 형성하는 단계를 포함한다.
다른 실시형태에서, 메모리 셀의 어레이를 형성하는 방법은 수직 박막 트랜지스터의 어레이를 형성하는 단계를 포함한다. 상기 수직 박막 트랜지스터의 어레이를 형성하는 단계는 전도성 소스 물질 위에 산화물 반도체 물질을 포함하는 채널 물질을 브롬화수소를 포함하는 건식 에칭제에 노출시켜 상기 채널 물질의 행을 형성하는 단계, 상기 채널 물질의 행의 측벽 상에 게이트 산화물을 형성하는 단계, 상기 게이트 산화물에 인접하여 게이트 전극을 형성하는 단계, 상기 채널 물질의 행을 상기 건식 에칭제에 노출시켜 분리된 수직 박막 트랜지스터 구조물을 형성하는 단계, 및 상기 분리된 수직 박막 트랜지스터 각각의 채널 물질 위에 드레인 영역을 형성하는 단계를 포함한다. 상기 방법은 상기 분리된 수직 박막 트랜지스터 각각의 드레인 영역 위에 그리고 상기 드레인 영역과 접촉하여 커패시터 구조물을 형성하는 단계를 더 포함한다.
도 1a는 본 발명의 일부 실시형태에 따른 반도체 구조물의 단순화된 단면도;
도 2a는 본 발명의 일부 실시형태에 따른 수직 박막 트랜지스터의 어레이의 단순화된 단면도;
도 2b는 도 2a의 단면 라인(B-B)을 따라 취한 도 2a의 수직 박막 트랜지스터의 어레이의 간략화된 단면도; 및
도 3a 내지 도 3k는 본 발명의 일부 실시형태에 따른 수직 박막 트랜지스터의 어레이를 형성하는 방법을 도시하는 도면.
본 명세서에 포함된 실시예는 임의의 특정 시스템 또는 반도체 구조물의 실제 뷰를 의미하는 것이 아니라, 본 명세서의 실시형태를 설명하기 위해 사용되는 단지 이상화된 표현일 뿐이다. 도면들 간에 공통된 요소 및 특징은, 설명을 쉽게 하기 위해 대부분의 경우, 참조 번호가 요소들이 도입되거나 가장 완전하게 기술된 도면의 번호로 시작한다는 것을 제외하고는 동일한 숫자 지정을 유지할 수 있다.
다음의 설명은 본 명세서에 설명된 실시형태에 대한 철저한 설명을 제공하기 위해 물질 유형, 물질 두께 및 처리 조건과 같은 특정 세부 사항을 제공한다. 그러나, 이 기술 분야에 통상의 지식을 가진 자라면 본 명세서에 개시된 실시형태가 이러한 특정 세부 사항을 사용하지 않고 실시될 수 있다는 것을 이해할 수 있을 것이다. 실제로, 실시형태는 반도체 산업에서 사용되는 종래의 제조 기술과 관련하여 실시될 수 있다. 또한, 본 명세서에 제공된 설명은 산화물 반도체를 포함하는 수직 박막 트랜지스터를 포함하는 반도체 구조물을 완벽히 설명하는 것도 아니고 이러한 반도체 구조물을 제조하기 위한 프로세스 흐름을 완벽히 설명하는 것도 아니다. 이하에 설명되는 구조물은 완전한 수직 박막 트랜지스터 또는 반도체 구조물을 형성하는 것이 아니다. 본 명세서에 설명된 실시형태를 이해하는데 필요한 프로세스 동작 및 구조물만이 아래에서 상세히 설명된다. 본 명세서에 설명된 산화물 반도체를 포함하는 완전한 반도체 구조물 또는 수직 박막 트랜지스터를 형성하기 위한 추가의 동작은 종래 기술에 의해 수행될 수 있다.
본 명세서에 개시된 실시형태에 따르면, 반도체 구조물은 메모리 셀 및 수직 박막 트랜지스터의 어레이를 포함한다. 수직 박막 트랜지스터는 소스 영역과 드레인 영역 사이에 형성된 채널 영역을 포함할 수 있다. 일부 실시형태에서, 채널 영역은 산화물 반도체 물질을 포함할 수 있다. 산화물 반도체 물질을 포함하는 이러한 채널 영역은 감소된 양의 오프 스테이크 누설을 나타낼 수 있고, 종래의 물질보다 더 낮은 오프 상태 전류를 나타낼 수 있다. 수직 박막 트랜지스터는 예를 들어 반응성 이온 에칭(reactive ion etching: RIE)에서 사용되는 건식 에칭제로 채널 영역의 물질을 에칭함으로써 형성될 수 있다. 건식 에칭제는 브롬화수소 및 캐리어 가스를 포함할 수 있다. 일부 실시형태에서, 건식 에칭제는 알칸(예를 들어, 메탄), 수소, 삼불화질소 및 산소 중 하나 이상을 추가로 포함한다. 이러한 건식 에칭제는 다른 에칭 방법에 의해 달성될 수 있는 것보다 더 큰 패킹 밀도를 갖는 산화물 반도체 물질을 포함하는 수직 박막 트랜지스터의 형성을 용이하게 한다. 예를 들어, 박막 트랜지스터의 어레이는 제1 방향으로 약 10㎚ 내지 약 40㎚의 피치 및 제1 방향과 실질적으로 수직인 제2 방향으로 약 20㎚ 내지 약 50㎚의 피치를 갖는 것으로 형성될 수 있다. 따라서, 본 발명의 실시형태에 따라 형성된 수직 박막 트랜지스터는 초 대규모 집적 또는 고밀도 메모리 회로에 사용될 수 있다. 수직 박막 트랜지스터의 채널 영역은 실질적으로 수직인 측벽(즉, 반도체 구조물의 주 표면에 대해 약 90°의 각도로 배향된 측벽)을 가질 수 있다. 이러한 방법에 따라 형성된 수직 박막 트랜지스터에는 채널 영역의 에칭 동안 형성된 임의의 잔류 물질이 실질적으로 없을 수 있고, 채널 영역 물질의 물질 특성은 이러한 물질을 에칭하는데 사용된 에칭제에 의해 실질적으로 영향을 받지 않을 수 있다. 채널 물질을 에칭하는 방법은 채널 영역의 매끄러운 라인 및 깨끗한 표면의 형성을 용이하게 하고, 좁은 피치 및 간격을 갖는 수직 박막 트랜지스터의 어레이의 형성을 용이하게 한다.
도 1은 본 발명의 일부 실시형태에 따른 반도체 디바이스(100)의 단순화된 단면도이다. 반도체 디바이스(100)는 논리 회로부 영역(102), 이 논리 회로부 영역(102)에 예를 들어, 전도성 상호 연결부(106)를 통해 연결된 트랜지스터 영역(104), 트랜지스터 영역(104)과 통신하는 커패시터 영역(108), 및 커패시터 영역(108) 위의 상호 연결 영역(110)을 포함할 수 있다. 커패시터 영역(108)은 메모리 셀과 관련된 저장 커패시터를 포함할 수 있고, 연관된 메모리 셀의 논리 값을 저장하도록 구성될 수 있다. 상호 연결 영역(110)은 반도체 구조물 및 그 구성 요소를 반도체 디바이스(100)의 하나 이상의 다른 구성 요소에 전기적으로 결합시키기 위한 상호 연결 회로부를 포함할 수 있다. 상호 연결 영역(110)은 하나 이상의 전도성 물질을 포함할 수 있다.
논리 회로부 영역(102)은 기판(101) 상에 또는 기판(101) 내에 형성될 수 있다. 기판(101)은 추가 물질이 상부에 형성되는 베이스 물질 또는 구조물일 수 있다. 기판(101)은 반도체 기판, 지지 구조물 상의 베이스 반도체 층, 금속 전극, 또는 하나 이상의 층, 구조물 또는 영역이 상부에 형성된 반도체 기판일 수 있다. 기판(101)은 종래의 실리콘 기판이거나 또는 반도체 물질 층을 포함하는 다른 벌크 기판일 수 있다. 본 명세서에서 사용된 "벌크 기판"이라는 용어는 실리콘 웨이퍼뿐만 아니라, 실리콘-온-절연체(silicon-on-insulator: "SOI") 기판, 예를 들어, 실리콘-온-사파이어(silicon-on-sapphire: "SOS") 기판 및 실리콘-온-유리(silicon-on-glass: "SOG") 기판, 베이스 반도체 기초 위에 실리콘 에피택셜 층, 및 다른 반도체 또는 광전자 물질, 예를 들어, 실리콘-게르마늄, 게르마늄, 갈륨비소, 갈륨 질화물 및 인듐 인화물을 의미하고 포함한다. 기판(102)은 도핑되거나 도핑되지 않을 수 있다.
논리 회로부 영역(102)은 기판 레벨에서 상보적 금속 산화물 반도체(complementary metal oxide semiconductor: CMOS) 회로부를 포함할 수 있다. 비-제한적인 예로서, 평면 트랜지스터 구조물(112)(예를 들어, NMOS 트랜지스터 구조물, PMOS 트랜지스터 구조물 등)이 기판(101) 위에 배열된다. 평면 트랜지스터 구조물(112)은 소스/드레인 영역(116) 사이에서 연장되는 하나 이상의 게이트 유전체 물질(114)을 포함할 수 있다. 게이트 전극 물질(118)은 게이트 유전체 물질(114) 위에 놓일 수 있고, 반도체 디바이스(100)의 하나 이상의 구성 요소와 전기적으로 통신하도록 구성될 수 있다. 게이트 전극 물질(118)은 티타늄 질화물(TiN), 구리, 텅스텐, 텅스텐 질화물(WN), 몰리브덴, 폴리실리콘, 다른 전도성 물질 또는 이들의 조합과 같은 전도성 물질을 포함할 수 있다. 캡 물질(120)은 게이트 전극 물질(118) 위에 놓일 수 있다. 캡 물질(120)은 실리콘 이산화물, 실리콘 질화물 또는 이들의 조합과 같은 절연 물질을 포함할 수 있다. 측벽 스페이서(122)는 평면 트랜지스터 구조물(112)의 측벽 상에 있을 수 있다. 측벽 스페이서(122)는 실리콘 이산화물, 실리콘 질화물, 또는 이들의 조합과 같은 절연 물질을 포함할 수 있다.
전도성 상호 연결부(124)는 평면 트랜지스터 구조물(112) 중 적어도 일부의 구조물의 소스/드레인 영역(116) 중 하나의 영역을, 트랜지스터 영역(104)에 결합될 수 있는 전도성 상호 연결부(106)에 전기적으로 결합할 수 있다. 전도성 상호 연결부(124)는 예를 들어 전도성 라인(126)을 통해 전도성 상호 연결부(106)와 전기적으로 통신할 수 있다.
커패시터 영역(108)은 커패시터 구조물(130)을 포함할 수 있고, 각각의 커패시터 구조물은 트랜지스터 영역(104)과 접촉하는 제1 전극(132), 이 제1 전극(132)과 접촉하는 유전체 물질(134), 및 이 유전체 물질(134)과 접촉하는 제2 전극(136)을 포함할 수 있다. 따라서, 유전체 물질(134)은 제1 전극(132)과 제2 전극(136) 사이에 배치될 수 있다. 제2 전극(136)은 전도성 상호 연결부(138)와 같은 하나 이상의 전도성 상호 연결부를 통해 상호 연결 영역(110)과 전기적으로 통신할 수 있다.
제1 전극(132) 및 제2 전극(136)은 금속, 금속 합금, 전도성 금속 산화물, 전도성 금속 질화물, 전도성 금속 규화물, 전도성으로 도핑된 반도체 물질 또는 이들의 조합과 같은 전도성 물질을 포함할 수 있다. 제1 전극(132) 및 제2 전극(136)은, 예를 들어, W, WN, Ni, Ta, TaN, TaSi, Pt, Cu, Ag, Au, Al, Mo, Ti, TiN, TiSi, TiSiN, TiAlN, MoN, Ir, IrOx, Ru, RuOx, 및 전도성으로 도핑된 실리콘 중 적어도 하나를 독립적으로 포함할 수 있다.
유전체 물질(134)은 커패시터의 전하를 유지하기 위해 적합한 유전체 물질을 포함할 수 있다. 일부 실시형태에서, 유전체 물질(134)은 강유전체 하프늄 산화물, 강유전체 지르코늄 산화물, 납 지르코네이트 티타네이트(PZT), 바륨 스트론튬 티타네이트, 높은-k 유전체 물질 또는 이들의 조합과 같은 강유전성 물질을 포함한다. 일부 실시형태에서, 유전체 물질(134)은, 실리콘, 알루미늄, 란타늄, 이트륨, 에르븀, 칼슘, 마그네슘, 스트론튬, 희토류 원소 또는 이들의 조합 중 하나 이상과 같은 도펀트를 포함할 수 있다. 유전체 물질(134)은 커패시터 구조물(130)과 관련된 메모리 셀의 논리 상태와 관련된 전하 또는 다른 특성을 저장하도록 구성될 수 있다. 따라서, 커패시터 구조물(130)은 "셀 커패시터" 또는 "저장 커패시터"로 지칭될 수 있다.
비록 도 1은 트렌치 커패시터를 포함하는 것으로 커패시터 구조물(130)을 도시하지만, 본 발명은 이로 제한되지 않는다. 다른 실시형태에서, 커패시터 구조물(130)은 트렌치 커패시터 이외의 커패시터를 포함할 수 있다. 비-제한적인 예로서, 커패시터 구조물(130)은 적층형 커패시터를 포함할 수 있다.
전도성 상호 연결부(138)는 커패시터 구조물(130)을 상호 연결 영역(110)에 전기적으로 연결할 수 있다. 상호 연결 영역(110)은 커패시터 구조물(130)을 반도체 구조물(100)의 외부 회로부 또는 다른 구성 요소에 전기적으로 연결하기 위해 전도성 접점(170, 174, 178) 및 전도성 라인(172, 176)을 포함할 수 있다. 전도성 접점(170, 174, 178) 및 전도성 라인(172, 176)은 티타늄 질화물, 구리, 텅스텐, 텅스텐 질화물, 몰리브덴, 폴리실리콘, 다른 전도성 물질 또는 이들의 조합과 같은 전도성 물질을 포함할 수 있다.
도 1 및 도 2a를 참조하면, 트랜지스터 영역(104)은 수직 박막 트랜지스터(140)를 포함할 수 있고, 그 세부 사항은 도 2a에 도시되어 있다. 수직 박막 트랜지스터(140)는 어레이(200)로 배열될 수 있다. 각각의 수직 박막 트랜지스터(140)는 수직 박막 트랜지스터(140)와 논리 회로부 영역(102) 사이에 전기적 연결을 형성하기 위해 전도성 상호 연결부(106)와 전기적으로 통신하는 소스 영역(예를 들어, 소스 라인)(142)을 포함할 수 있다.
소스 영역(142)은 금속, 금속의 조합, 또는 상이한 금속의 영역을 포함할 수 있다. 예를 들어 그리고 제한 없이, 소스 영역(142)은 티타늄 질화물, 구리, 텅스텐, 텅스텐 질화물, 몰리브덴, 폴리실리콘, 다른 전도성 물질 또는 이들의 조합을 포함할 수 있다. 일부 실시형태에서, 소스 영역(142)은 텅스텐을 포함한다.
채널 물질(144)은 소스 영역(142) 위에 놓이고 소스 영역과 직접 접촉할 수 있다. 채널 물질(144)은 산화물 반도체 물질을 포함할 수 있다. 비-제한적인 예로서, 산화물 반도체 물질은 인듐 갈륨 아연 산화물, 비정질 산화물 반도체 물질, ZnOx, InOx, In2O3, SnO2, TiOx, ZnxOyNz, InxZnyOz, InxGayZnzOa, ZrxInyZnzOa, HfxInyZnzOa, SnxInyZnzOa, AlxSnyInzZnaOd, SixInyZnzOa, ZnxSnyOz, AlxZnySnzOa, GaxZnySnzOa, ZrxZnySnzOa, InGaSiO 및 이들의 조합을 포함할 수 있고, 여기서 x, y, z, a 및 d는 각각 독립적으로 약 1 내지 약 10의 실수이다. 다시 말해, x, y, z, a 및 d 각각은 약 1 내지 약 10 사이의 임의의 값과 같을 수 있고, x, y, z, a 및 d와는 상이할 수 있다.
일부 실시형태에서, 채널 물질(144)은 인듐 갈륨 아연 산화물을 포함한다. 인듐 갈륨 아연 산화물은 인듐(In), 갈륨(Ga), 아연(Zn) 및 산소(O)의 임의의 조성물을 포함할 수 있다. 예를 들어, 제한 없이, 인듐 갈륨 아연 산화물은 1:1:1:4의 In:Ga:Zn:O 비를 가질 수 있으며, 2:2:1의 In2O3:Ga2O3:ZnO 비를 가질 수 있고, 또는 화학식 InGaO3(ZnO)5로 표시될 수 있다. 일부 실시형태에서, 인듐은 반도체 물질(114)의 다른 금속 원자에 기초하여 반도체 물질(114)의 약 20 원자% 내지 약 60 원자%, 예를 들어, 약 20 원자% 내지 약 40 원자%를 구성할 수 있다. 갈륨은 반도체 물질(114)(즉, 산소 원자를 포함하지 않음)의 다른 금속 원자에 기초하여 반도체 물질(114)의 약 20 원자% 내지 약 60 원자%, 예를 들어, 약 35 원자% 내지 약 55 원자%를 구성할 수 있다. 아연은 반도체 물질(114)의 다른 금속 원자에 기초하여 반도체 물질(114)의 약 20 원자% 내지 약 60 원자%, 예를 들어, 약 20 원자% 내지 약 40 원자%를 구성할 수 있다. 채널 물질(144)이 인듐 갈륨 아연 산화물을 포함하는 실시형태에서, 채널 물질(144)은 "온" 상태 전류 대 "오프" 상태 누설 전류의 높은 비율을 나타낼 수 있다. 예를 들어, 채널 물질(144)은 대략 1 x 10-24A의 오프-상태 전류 누설 및 약 1,000,000,000 내지 1의 온-오프 전류비를 나타낼 수 있다. 낮은 오프-상태 누설 전류는 1 시간에 약 1회를 초과하여 (예를 들어, 10 시간에 한 번, 24 시간에 한 번 등) 리프레시할 필요가 없는 채널 물질(144)을 메모리 셀에 사용하는데 도움이 될 수 있다.
드레인 영역(예를 들어, 드레인 라인)(146)은 채널 물질(144) 위에 놓여 채널 물질과 직접 접촉할 수 있다. 드레인 영역(146)은 채널 물질(144)을 통해 드레인 영역(146)과 소스 영역(142) 사이에 전류의 흐름을 용이하게 하도록 구성되고 제형화된 임의의 적절한 전도성 물질을 포함할 수 있다. 드레인 영역(146)은 금속, 금속의 조합, 또는 상이한 금속의 영역을 포함할 수 있다. 예를 들어 그리고 비-제한적으로, 드레인 영역(146)은 티타늄 질화물, 구리, 텅스텐, 텅스텐 질화물, 몰리브덴, 폴리실리콘, 다른 전도성 물질 또는 이들의 조합을 포함할 수 있다. 일부 실시형태에서, 드레인 영역(146)은 소스 영역(142)과 동일한 물질을 포함한다. 일부 실시형태에서, 드레인 영역(146)은 텅스텐을 포함한다.
드레인 영역(146)은 커패시터 영역(108)의 커패시터 구조물(130)의 제1 전극(132)과 전기적으로 통신할 수 있다. 따라서, 수직 박막 트랜지스터(140)는 저장 커패시터 구조물(130)의 메모리 물질(예를 들어, 유전체 물질(134))에 액세스를 제공하도록 구성될 수 있다.
게이트 유전체 물질(148)(도 2a)은 채널 유전체(144)의 측벽 상에 있을 수 있다. 게이트 전극(150)(도 2a)은 게이트 유전체 물질(148)의 측벽 상에 있을 수 있고 게이트 유전체 물질(148)에 인접할 수 있다. 게이트 유전체 물질(148)은 산화물(예를 들어, 실리콘 이산화물(SiO2))과 같은 게이트 절연체 물질을 포함할 수 있다. 다른 실시형태에서, 게이트 유전체 물질(148)은 포스포실리케이트 유리, 보로실리케이트 유리, 보로포스포실리케이트 유리(BPSG), 플루오로실리케이트 유리, 티타늄 이산화물, 지르코늄 이산화물, 하프늄 이산화물, 탄탈륨 산화물, 마그네슘 산화물, 알루미늄 산화물 또는 이들의 조합, 질화물 물질, (예를 들어, 실리콘 질화물(Si3N4)), 산질화물(예를 들어, 실리콘 산질화물) 또는 이들의 조합을 포함할 수 있다.
게이트 전극(150)은 금속, 금속 합금, 전도성 금속 산화물, 전도성 금속 질화물, 전도성 금속 규화물, 전도성으로 도핑된 반도체 물질 또는 이들의 조합과 같은 전도성 물질을 포함할 수 있다. 비-제한적인 예로서, 게이트 전극(150)은 폴리실리콘, 전도성으로 도핑된 실리콘, 텅스텐, 텅스텐 질화물, 니켈, 탄탈륨, 탄탈륨 질화물, 탄탈륨 규화물, 백금, 구리, 은, 금, 알루미늄, 몰리브덴, 티타늄, 티타늄 질화물, 티타늄 규화물, 티타늄 알루미늄 질화물, 몰리브덴 질화물, 이리듐, 이리듐 산화물, 루테늄, 루테늄 산화물, 및 이들의 조합을 포함할 수 있다. 일부 실시형태에서, 게이트 전극은 티타늄 질화물을 포함한다.
게이트 전극(150)은 전도성 워드 라인(160)과 같은 전도성 라인과 전기적으로 통신할 수 있다. 전도성 워드 라인(160)은 행으로 연장될 수 있고, 행의 수직 액세스 트랜지스터의 각 수직 액세스 트랜지스터(140)를 서로 전기적으로 연결할 수 있다.
전도성 워드 라인(160)은 폴리실리콘, 전도성으로 도핑된 실리콘, 텅스텐, 텅스텐 질화물, 니켈, 탄탈륨, 탄탈륨 질화물, 탄탈륨 규화물, 백금, 구리, 은, 금, 알루미늄, 몰리브덴, 티타늄, 티타늄 질화물, 티타늄 규화물, 티타늄 알루미늄 질화물, 몰리브덴 질화물, 이리듐, 이리듐 산화물, 루테늄, 루테늄 산화물 및 이들의 조합과 같은 전도성 물질을 포함할 수 있다. 일부 실시형태에서, 전도성 워드 라인(160)은 티타늄 질화물을 포함한다.
사용 및 동작 시, 개별 수직 액세스 트랜지스터(140)는 (전도성 워드 라인(160)을 통해) 수직 액세스 트랜지스터(140)와 관련된 행을 통해 전압을 인가하고, (예를 들어, 소스 영역(142)과 관련된 예를 들어 소스 라인을 통해) 수직 액세스 트랜지스터(140)의 열과 관련된 전압을 인가함으로써 액세스될 수 있다. 특정 수직 액세스 트랜지스터(140)에 액세스하기 위해, 수직 액세스 트랜지스터(140)와 관련된 게이트 전극(150)에 전압(및 전류)이 제공될 수 있다. 충분한 전압(예를 들어, 임계 전압보다 더 큰 크기를 갖는 전압)에 반응하여, 수직 박막 트랜지스터(140)를 통해 소스 영역(142)과 드레인 영역(146) 사이의 채널 영역(144)에 전류가 흐를 수 있다. 따라서, 게이트 전극(150)이 임계 전압에 노출되는 것에 응답하여 커패시터 영역(108) 내의 메모리 물질이 수직 박막 트랜지스터(140)를 통해 액세스될 수 있다.
인접한 수직 박막 트랜지스터(140)들 사이의 피치(P)는 약 10㎚ 내지 약 40㎚일 수 있고, 예를 들어, 약 10㎚ 내지 약 15㎚, 약 15㎚ 내지 약 20㎚, 약 20㎚ 내지 약 25㎚, 약 25㎚ 내지 약 30㎚, 또는 약 30㎚ 내지 약 40㎚일 수 있다. 피치(P)는 수직 박막 트랜지스터(140)의 하나의 특징부으로부터 인접한 수직 박막 트랜지스터(140)의 유사한 특징부까지의 거리로 정의될 수 있다. 일부 실시형태에서, 피치(P)는 약 24㎚와 동일하다.
채널 영역(144)의 높이(H)는 약 40㎚ 내지 약 100㎚일 수 있고, 예를 들어, 약 40㎚ 내지 약 60㎚, 약 60㎚ 내지 약 80㎚, 또는 약 80㎚ 내지 약 100㎚일 수 있다. 일부 실시형태에서, 높이(H)는 약 80㎚와 동일하다.
도 2b는 도 2a의 절단선 B-B을 따라 취한 수직 박막 트랜지스터(140)의 단면도이다. 인접한 수직 박막 트랜지스터(140)들은 절연 물질(154)에 의해 서로 분리될 수 있다. 절연 물질(154)은 실리콘 이산화물, 포스포실리케이트 유리, 보로실리케이트 유리, 보로포스포실리케이트 유리, 플루오로실리케이트 유리, 티타늄 이산화물, 지르코늄 이산화물, 하프늄 이산화물, 탄탈륨 산화물, 마그네슘 산화물, 알루미늄 산화물, 실리콘 질화물, 실리콘 산질화물, 비정질 탄소, 또는 이들의 조합과 같은 유전체 물질을 포함할 수 있다. 일부 실시형태에서, 절연 물질(154)은 실리콘 이산화물을 포함한다.
수직 박막 트랜지스터(140)의 폭(W)은 약 5㎚ 내지 약 40㎚일 수 있으며, 예를 들어, 약 5㎚ 내지 약 10㎚, 약 10㎚ 내지 약 15㎚, 약 15㎚ 내지 약 20㎚, 약 20㎚ 내지 약 30㎚, 또는 약 30㎚ 내지 약 40㎚일 수 있다. 일부 실시형태에서, 폭(W)은 약 12㎚와 동일할 수 있다. 다른 실시형태에서, 폭(W)은 약 26㎚와 동일할 수 있다.
도 2b의 단면에서 인접한 수직 박막 트랜지스터(140)들 사이의 거리(D)는 약 20㎚ 내지 약 100㎚일 수 있고, 예를 들어, 약 20㎚ 내지 약 30㎚, 약 30㎚ 내지 약 40㎚, 약 40㎚ 내지 약 50㎚, 약 50㎚ 내지 약 75㎚, 또는 약 75㎚ 내지 100㎚일 수 있다. 일부 실시형태에서, 거리(D)는 약 36㎚와 동일할 수 있다. 다른 실시형태에서, 거리(D)는 약 70㎚ 내지 약 80㎚일 수 있고, 예를 들어, 약 73㎚일 수 있다.
일부 실시형태에서, 채널 물질(144)의 측벽(152)은 기판(101)(도 1)의 주 표면에 대하여 약 90°의 각도로 배향될 수 있다. 달리 말하면, 측벽(152)은 기판(101)의 주 표면에 실질적으로 직각으로 배향될 수 있고, 상당한 경사를 나타내지 않을 수 있다. 일부 실시형태에서, 기판(101)의 주 표면에 대하여 측벽(152)의 각도는 약 88°보다 더 크거나, 약 89°보다 더 크거나, 또는 실질적으로 수직일 수 있다. 이 각도는 약 80° 내지 약 90°일 수 있고, 예를 들어, 약 80° 내지 약 85°, 또는 약 85° 내지 약 90°일 수 있다. 이 각도는 약 88° 내지 약 89°, 또는 약 89° 내지 약 90°일 수 있다. 일부 실시형태에서, 이 각도는 약 82.8°보다 더 크다.
도 3a 내지 도 3k를 참조하여 설명될 바와 같이, 수직 박막 트랜지스터(140)는 종래의 반도체 장치보다 더 큰 패킹 밀도(예를 들어, 단위 면적당 수직 박막 트랜지스터(140)의 수)를 갖는 어레이로 형성될 수 있고, 측벽(152)과 기판(101)의 주 표면 사이의 각도는 브롬화수소를 포함하는 건식 에칭 프로세스를 사용하여 채널 물질(144)을 형성함으로써 달성될 수 있다.
도 3a 내지 도 3k는 수직 박막 트랜지스터(140)(도 2a, 도 2b)를 형성하는 방법을 도시한다. 도 3a를 참조하면, 소스 물질(304)은 기판(302) 위에 형성될 수 있다. 기판(302)은 예를 들어, 도 1을 참조하여 전술한 논리 회로부 영역(102)의 구성 요소를 포함할 수 있다. 비-제한적인 예로서, 기판(302)은 소스 물질(304)과 접촉하도록 위치되고 구성될 수 있는 전도성 상호 연결부(106)(도 1)를 포함할 수 있다.
소스 물질(304)은 소스 영역(142)(도 2a, 도 2b)을 참조하여 위에서 설명된 임의의 물질을 포함할 수 있다. 비-제한적인 예로서, 소스 물질(304)은 금속, 금속의 조합, 또는 상이한 금속의 영역을 포함할 수 있다. 예를 들어 그리고 제한 없이, 소스 물질(304)은 티타늄 질화물, 구리, 텅스텐, 텅스텐 질화물, 몰리브덴, 폴리실리콘, 다른 전도성 물질, 또는 이들의 조합을 포함할 수 있다.
도 3b를 참조하면, 소스 물질(304)은 소스 물질(304)(도 3a)의 소스 영역(예를 들어, 소스 라인)(306)을 형성하도록 패터닝될 수 있다. 소스 영역(306)은 예를 들어 기판(302) 위에 제1 방향으로 (예를 들어, x-방향에 수직이고 도 3b에 도시된 단면에서 페이지 안으로 및 밖으로 향하는 y-방향으로) 연장되는 행으로 배열될 수 있다. 소스 영역(306)은, 예를 들어 소스 물질(304)(도 3a) 위에 마스크를 형성하고, 예를 들어 포토리소그래피에 의해 마스크에 패턴을 형성하고, 마스크를 통해 소스 물질(304) 부분을 제거함으로써 패터닝될 수 있다. 소스 물질의 소스 영역(306)을 형성한 후, 소스 영역(306) 위에 그리고 소스 영역(306)들 사이의 영역에 유전체 물질(308)이 형성될 수 있다. 유전체 물질(308)은 예를 들어 화학적 기계적 연마(chemical mechanical polishing: CMP)에 의해 소스 영역(306) 위 부분으로부터 제거될 수 있다. 유전체 물질(308)은 실리콘 이산화물, 포스포실리케이트 유리, 보로실리케이트 유리, 보로포스포실리케이트 유리, 플루오로실리케이트 유리, 티타늄 이산화물, 지르코늄 이산화물, 하프늄 이산화물, 탄탈륨 산화물, 마그네슘 산화물, 알루미늄 산화물, 실리콘 질화물, 실리콘 산질화물, 비정질 탄소 또는 이들의 조합을 포함할 수 있다.
도 3c를 참조하면, 채널 물질(310)은 유전체 물질(308) 및 소스 영역(306) 위에 형성될 수 있다. 채널 물질(310)은 도 2a의 채널 물질(144)을 참조하여 전술한 것과 동일한 물질을 포함할 수 있다. 채널 물질(310)은 예를 들어 원자 층 증착(atomic layer deposition: ALD), 화학 기상 증착(chemical vapor deposition: CVD), 저압 화학 기상 증착(low pressure chemical vapor deposition: LPCVD), 플라즈마 강화 화학 기상 증착(plasma enhanced chemical vapor deposition: PECVD), 물리 기상 증착(physical vapor deposition: PVD), 펄스 레이저 증착(pulsed laser deposition: PLD), 다른 증착 공정 또는 이들의 조합에 의해 형성될 수 있다.
도 3d를 참조하면, 채널 물질(310)은 소스 영역(306) 위에 채널 물질(310)의 분리된 라인을 형성하도록 패터닝될 수 있다. 일부 실시형태에서, 채널 물질(310)은 소스 영역(306) 바로 위에 및 소스 영역과 접촉하는 채널 영역(312)을 형성하도록 패터닝될 수 있다. 채널 영역(312)은 채널 영역(312)의 인접한 부분들이 약 10㎚ 내지 약 40㎚의 거리만큼, 예를 들어, 약 10㎚ 내지 약 15㎚, 약 15㎚ 내지 약 20㎚, 약 20㎚ 내지 약 25㎚, 약 25㎚ 내지 약 30㎚, 또는 약 30㎚ 내지 약 40㎚의 거리만큼 서로 분리되도록 패터닝될 수 있다. 일부 실시형태에서, 채널 영역(512)의 인접한 부분들은 약 24㎚의 거리만큼 서로 분리될 수 있다.
채널 물질(310)은 채널 물질(310) 부분을 제거하고 원하는 피치, 폭 및 간격을 갖는 채널 영역(312)을 형성하기 위해 채널 물질(310)을 건식 에칭함으로써 패터닝될 수 있다. 일부 실시형태에서, 예를 들어 탄소 물질(예를 들어, 비정질 탄소)을 포함하는 마스크가 채널 물질(310) 위에 원하는 패턴으로 형성된다. 채널 물질(310) 부분은 이방성 건식 에칭과 같은 이방성 에칭으로 마스크를 통해 제거될 수 있다. 비-제한적인 예로서, 채널 영역(312)은 반응성 이온 에칭(RIE), 플라즈마 에칭, 다른 건식 에칭 방법 등에 의해 패터닝될 수 있다.
적합한 에칭제 가스는 브롬화수소(HBr), 하나 이상의 알칸 또는 알켄(예를 들어, CH4, C2H6 등), 할로겐 기반 에칭제, Cl2, CF4 및 CH2O2, 테트라플루오로메탄(CF4), 옥타플루오로프로판(C3F8), 옥타플루오로시클로부탄(C4F8), 헥사플루오로부타디엔(C4F6), 옥타플루오로시클로펜텐(C5F8), 플루오로포름(CHF3), 디플루오로메탄(CH2F2), 육불화황(SF6), 삼불화질소(NF3), 삼불화염소(ClF3), 염소(Cl2), 삼염화붕소(BCl3) 및 삼불화아이오도메탄(CF3I), CF4, C3F8, C4F8, C4F6, CHF3, CH2F2, SF6, NF3, ClF3, HBr, Cl2, BCl3 및 CF3I를 포함할 수 있다. 에칭제 가스는 질소, 아르곤, 헬륨, 산소 또는 이들의 조합과 같은 적어도 하나의 캐리어를 추가로 포함할 수 있다.
일부 실시형태에서, 에칭제 가스는 브롬화수소 함유 가스를 포함한다. 브롬화수소 함유 가스는 브롬화수소, 캐리어 가스, 및 메탄(CH4), 수소(H2), 산소(O2) 및 삼불화질소 중 하나 이상을 포함할 수 있다. 일부 실시형태에서, 에칭제 가스는 브롬화수소, 아르곤, 메탄 및 수소를 포함한다. 일부 이러한 실시형태에서, 에칭제 가스는 약 1.0부의 브롬화수소마다 약 0.1부 내지 약 5.0부의 메탄을 포함할 수 있고, 예를 들어, 약 1.0부의 브롬화수소마다 약 0.1부 내지 약 0.5부, 약 0.5부 내지 약 1.0부, 약 1.0부 내지 약 2.0부, 또는 약 2.0부 내지 약 5.0부의 메탄을 포함할 수 있다. 일부 실시형태에서, 에칭제 가스는 약 1.0부의 메탄마다 약 1.0부의 브롬화수소를 포함한다. 다른 실시형태에서, 에칭제 가스는 약 2.0부의 메탄마다 약 1.0부의 브롬화수소를 포함한다. 또 다른 실시형태에서, 에칭제 가스는 약 0.30부의 메탄마다 약 1.0부의 브롬화수소를 포함한다.
에칭제 가스는 약 1.0부의 브롬화수소마다 약 0.1부 내지 약 5.0부의 수소를 포함할 수 있고, 예를 들어, 약 1.0부의 브롬화수소마다 약 0.1부 내지 약 0.5부, 약 0.5부 내지 약 1.0부, 약 1.0부 내지 약 2.0부, 또는 약 2.0부 내지 약 5.0부의 수소를 포함할 수 있다. 일부 실시형태에서, 에칭제 가스는 약 1.0부의 수소마다 약 1.0부의 브롬화수소를 포함한다.
에칭제 가스는 약 1.0부의 브롬화수소마다 약 0.1부 내지 약 5.0부의 캐리어 가스(예를 들어, 아르곤)를 포함할 수 있고, 예를 들어, 약 1.0부의 브롬화수소마다 약 0.1부 내지 약 0.5부, 약 0.5부 내지 약 1.0부, 약 1.0부 내지 약 2.0부, 또는 약 2.0부 내지 약 5.0부의 캐리어 가스를 포함할 수 있다. 일부 실시형태에서, 에칭제 가스는 약 0.5부의 캐리어 가스마다 약 1.0부의 브롬화수소를 포함한다. 다른 실시형태에서, 에칭제 가스는 예를 들어, 캐리어 가스가 헬륨을 포함하는 경우, 캐리어 가스의 약 1.0부마다 약 4.0부의 브롬화수소를 포함한다.
에칭제 가스는 약 1.0부의 산소마다 약 0.1부 내지 약 10.0부의 브롬화수소를 포함할 수 있고, 예를 들어, 약 1.0부의 산소마다 약 0.1부 내지 약 0.5부, 약 0.5부 내지 약 1.0부, 약 1.0부 내지 약 2.0부, 약 2.0부 내지 약 5.0부, 또는 약 5.0부 내지 약 10.0부의 브롬화수소를 포함할 수 있다. 일부 실시형태에서, 에칭제 가스는 약 5.0부의 브롬화수소마다 약 1.0부의 산소를 포함한다.
일부 실시형태에서, 에칭제 가스는 브롬화수소를 포함하거나 본질적으로 브롬화수소로 구성된다. 다른 실시형태에서, 에칭제 가스는 브롬화수소 및 캐리어 가스(예를 들어, 질소, 아르곤, 헬륨, 산소 및 이들의 조합)를 포함하거나 본질적으로 이들로 구성된다. 일부 실시형태에서, 에칭제 가스는 브롬화수소 및 아르곤을 포함하거나 본질적으로 이들로 구성된다.
또 다른 실시형태에서, 에칭제 가스는 브롬화수소, 알칸(예를 들어, 메탄) 및 캐리어 가스를 포함하거나 본질적으로 이들로 구성된다. 일부 실시형태에서, 에칭제 가스는 브롬화수소, 메탄, 수소 및 아르곤을 포함한다. 일부 이러한 실시형태에서, 에칭제 가스는 약 60:60:60:32의 브롬화수소:메탄:수소:아르곤의 비율을 포함할 수 있다.
일부 실시형태에서, 에칭제 가스는 브롬화수소, 메탄, 헬륨 및 산소를 포함한다. 일부 이러한 실시형태에서, 에칭제 가스는 약 50:100:12:10의 브롬화수소:메탄:헬륨:산소의 비율을 포함한다.
다른 실시형태에서, 에칭제 가스는 브롬화수소, 아르곤, 수소, 메탄 및 삼불화질소를 포함한다. 일부 이러한 실시형태에서, 에칭제 가스는 약 200:200:200:60:20의 브롬화수소:아르곤:수소:메탄:삼불화질소의 비율을 포함한다.
패터닝 프로세스 동안 바이어스 전압이 인가될 수 있다. 일부 실시형태에서, 바이어스 전압은 약 200V 내지 약 2,500V이고, 예를 들어, 약 200V 내지 약 400V, 약 400V 내지 약 600V, 약 600V 내지 약 800V, 약 800V 내지 약 1,000V, 약 1,000V 내지 약 1,250V, 약 1,250V 내지 약 1,500V, 약 1,500V 내지 약 2,000V, 또는 약 2,000V 내지 약 2,500V이다. 일부 실시형태에서, 바이어스 전압은 펄스일 수 있다. 일부 실시형태에서, 바이어스 전압은 약 500V 초과, 약 1,000V 초과, 약 1,500V 초과, 또는 약 2,000V 초과일 수 있다.
패터닝 프로세스 동안, 소스 무선 주파수(RF) 전력은 약 150W 내지 약 1,500W일 수 있고, 예를 들어, 약 150W 내지 약 250W, 약 250W 내지 약 500W, 약 500W 내지 약 1,000W, 또는 약 1,000W 내지 약 1,500W일 수 있다.
패터닝 공정 동안, 에칭 챔버의 압력은 약 1.0 mtorr 내지 약 10.0 mtorr 일 수 있으며, 예를 들어, 약 1.0 mtorr 내지 약 2.0 mtorr, 약 2.0 mtorr 내지 약 5.0 mtorr, 약 5.0 mtorr 내지 약 8.0 mtorr, 또는 약 8.0 mtorr 내지 약 10.0 mtorr일 수 있다.
패터닝 공정 동안, 에칭 챔버의 온도는 Zn(CH3)2와 같은 에칭 부산물의 휘발 온도보다 더 높을 수 있다. 일부 이러한 실시형태에서, 이 온도는 약 46℃ 초과, 예를 들어, 약 50℃ 초과일 수 있다. 이 온도는 약 20℃ 내지 약 250℃일 수 있고, 예를 들어, 약 20℃ 내지 약 50℃, 약 50℃ 내지 약 100℃, 약 100℃ 내지 약 150℃, 약 150℃ 내지 약 200℃, 또는 약 200℃ 내지 약 250℃일 수 있다.
일부 실시형태에서, 채널 영역(312)은 소위 "원스텝(one-step)" 에칭으로 채널 물질(310)을 에칭제 가스의 혼합물에 노출시킴으로써 패터닝될 수 있다. 다른 실시형태에서, 채널 물질(310)은 에칭제 가스의 상이한 조성물에 노출될 수 있다. 예를 들어, 채널 물질(310)은 브롬화수소 및 캐리어 가스를 포함하는 제1 조성물, 및 중합체 형성을 감소시키거나 방지하도록 구성된 하나 이상의 가스를 포함하는 제2 조성물을 포함하는 교번 에칭 조성물에 노출될 수 있다. 일부 이러한 실시형태에서, 브롬화수소, 메탄 및 캐리어 가스를 포함하는 제1 조성물이 채널 물질(310)을 제거하도록 순환될 수 있다. 채널 물질(310)을 제1 조성물에 노출시킨 후, 채널 물질(310)은 캐리어 가스, 및 수소, 산소 및 삼불화질소 중 하나 이상을 포함하는 제2 가스 조성물에 노출될 수 있다. 일부 실시형태에서, 채널 물질(310)을 제2 가스 조성물에 노출시키는 동안 바이어스 전압이 인가되지 않을 수 있다. 채널 물질(310)을 패터닝하는 단계는 제1 가스 조성물에 노출한 후 제2 가스 조성물에 노출하는 다수의 사이클을 수행하는 단계를 포함할 수 있다.
임의의 특정 이론에 구애받기를 바라지 않고, 메탄, 브롬화수소, 수소 및 삼불화질소의 조합은 채널 물질(310)의 패터닝을 용이하게 하고 채널 영역(312)의 임계 치수를 유지하는 것으로 믿어진다. 메탄은 채널 물질(310)을 에칭하고 마스크 물질(예를 들어, 탄소)을 보존하는 것으로 여겨진다. 수소는 또한 채널 물질(310)을 에칭할 수 있고, 메탄 에칭제에 의해 형성될 수 있는 중합체의 양을 감소시키거나 실질적으로 방지할 수 있다. 또한, 삼불화질소는 메탄에 의해 형성될 수 있는 중합체의 양을 감소시킨다. 높은 바이어스 전압(예를 들어, 약 400V를 초과하는 바이어스 전압)을 펄스로 인가하는 것은 실질적으로 수직인 측벽의 형성을 용이하게 할 수 있고, 종종 알칸계 에칭제에 수반되는 중합체 부산물의 형성을 실질적으로 감소시키거나 제거할 수 있는 것으로 여겨진다.
브롬화수소-함유 에칭제로 채널 영역(312)을 패터닝하면 종래의 반도체 장치에서 형성된 것보다 더 높은 패킹 밀도로 채널 영역(312)을 용이하게 형성할 수 있다. 놀랍게도, 브롬화수소 함유 가스로 채널 영역(312)을 패터닝하면 실질적으로 수직인 측벽(예를 들어, 기판(302)의 주 표면에 대해 예를 들어 약 80° 내지 약 90°의 각도를 갖는 측벽)을 갖는 채널 영역(312)을 형성할 수 있다. 채널 영역(312)은 브롬화수소 함유 에칭제로 실질적으로 수직인 측벽을 갖게 형성되기 때문에, 채널 영역(312)의 패킹 밀도가 증가될 수 있다. 채널 영역(312)의 측벽은 매끄럽고 깨끗한 표면을 나타낼 수 있다. 비교하면, 삼염화붕소(BCl3)와 같은 다른 에칭제로 에칭된 산화물 반도체는 종종 비교적 높은 표면 거칠기를 나타내며, 에칭제는 일부 반도체 구조물에서 원하는 패킹 밀도를 달성할 수 없다. 주로 알칸으로 형성된 에칭 화학 물질은 채널 영역(312)의 표면에 잔류물을 남길 수 있다. 일부 실시형태에서, 이러한 에칭제는 채널 영역(312)의 화학적 및 전기적 특성을 바람직하지 않게 변경할 수 있다. 놀랍게도, 알칸을 포함하는 브롬화수소 함유 가스로 채널 영역(312)을 패터닝하면 채널 영역(312)의 표면에 잔류물을 형성하지 않는다.
도 3e를 참조하면, 게이트 유전체 물질(314)은 반도체 구조물(300) 위에, 예를 들어, 채널 영역(312) 위에 및 채널 영역(312)들 사이의 공간 내에 컨포멀(conformally)하게 형성될 수 있다. 게이트 유전체 물질(314)은 도 2a 및 도 2b를 참조하여 전술한 게이트 유전체 물질(148)들 중 임의의 물질을 포함할 수 있다. 일부 실시형태에서, 게이트 유전체 물질(314)은 산화물 물질을 포함한다. 게이트 유전체 물질(314)은 ALD, CVD, LPCVD, PECVD, PVD, 다른 방법 또는 이들의 조합에 의해 형성될 수 있다.
게이트 유전체 물질(314)을 형성한 후에, 게이트 전극 물질(316)은 게이트 유전체 물질(314)에 인접하여 (예를 들어, 게이트 유전체 물질 위에) 형성될 수 있다. 게이트 전극 물질(316)은 게이트 유전체 물질(314) 위에 형성될 수 있다. 게이트 전극 물질(316)은 도 2a 및 도 2b를 참조하여 전술한 게이트 전극(150)의 임의의 물질을 포함할 수 있다. 일부 실시형태에서, 게이트 전극 물질(316)은 티타늄 질화물을 포함한다. 게이트 전극 물질(316)은 ALD, CVD, LPCVD, PECVD, PVD, 다른 방법 또는 이들의 조합에 의해 형성될 수 있다.
도 3f를 참조하면, 게이트 유전체 물질(314) 및 게이트 전극 물질(316)을 형성한 후, 게이트 유전체 물질(314) 및 게이트 전극 물질(316)이 패터닝될 수 있다. 일부 실시형태에서, 게이트 전극 물질(316)은 측방으로 연장되는 표면(예를 들어, 기판(302)의 주 표면과 실질적으로 평행하게 연장되는 표면)으로부터 제거될 수 있다. 게이트 전극 물질(316)은 예를 들어 건식 에칭, 습식 에칭 또는 이들의 조합과 같은 방법에 의해 제거될 수 있다. 일부 실시형태에서, 게이트 전극 물질(316)은 게이트 전극 물질(316)을 건식 에칭에, 예를 들어, 반응성 이온 에칭에 의해 노출시킴으로써 제거된다. 게이트 전극 물질(316)은 채널 영역(312)의 측벽의 게이트 유전체 물질(314) 상에 유지될 수 있다. 일부 실시형태에서, 게이트 전극 물질(316)은 유전체 물질(308)의 표면으로 연장될 수 있고, 소스 영역(306)으로부터 전기적으로 분리될 수 있다.
게이트 전극 물질(316)을 패터닝한 후, 게이트 유전체 물질(314)이 패터닝될 수 있다. 게이트 유전체 물질(314) 부분은 채널 물질(312)의 측벽의 유전체 물질(308)로부터 채널 물질(312)의 상부 표면까지 연장되는 게이트 유전체 물질(314)을 형성하기 위해 제거될 수 있다. 게이트 유전체 물질(314)은 게이트 전극 물질(316)로부터 채널 영역(312)을 전기적으로 분리할 수 있다. 채널 물질(312) 부분은 게이트 유전체 물질(312)을 통해 노출된 상태로 유지될 수 있다.
도 3g를 참조하면, 전도성 라인(318)은 게이트 전극(316)과 전기적으로 통신하게 형성될 수 있다. 일부 실시형태에서, 전도성 라인(318)은 전도성 워드 라인을 포함하고, 도 2a를 참조하여 전술한 전도성 워드 라인(160)과 실질적으로 동일하다. 전도성 라인(318)은 폴리실리콘, 전도성으로 도핑된 실리콘, 텅스텐, 텅스텐 질화물, 니켈, 탄탈륨, 탄탈륨 질화물, 탄탈륨 규화물, 백금, 구리, 은, 금, 알루미늄, 몰리브덴, 티타늄, 티타늄 질화물, 티타늄 규화물, 티타늄 알루미늄 질화물, 몰리브덴 질화물, 이리듐, 이리듐 산화물, 루테늄, 루테늄 산화물 및 이들의 조합과 같은 전도성 물질을 포함할 수 있다. 일부 실시형태에서, 전도성 라인(318)은 티타늄 질화물을 포함한다.
도 3h는 도 3g의 절단선 H-H를 따라 취한 반도체 구조물(300)의 단면도이다. 반도체 구조물(300)은 소스 영역(306) 및 채널 물질(310)의 스택을 포함할 수 있다. 도 3i를 참조하면, 채널 영역(312)의 일부는 제2 방향으로 제거되어 채널 영역(312)을 제2 방향으로(예를 들어, y-방향으로) 패터닝할 수 있다. 채널 영역(312)은 도 3d를 참조하여 전술한 바와 같이 패터닝될 수 있다. 비-제한적인 예로서, 채널 물질(310)은 브롬화수소 함유 가스를 포함하는 건식 에칭제에 노출될 수 있다.
도 3j에서, 절연 물질(320)이 반도체 구조물(300) 위에 형성되고 패터닝될 수 있다. 절연 물질(320)은 인접한 채널 영역(312)들 사이의 공간을 채우도록 패터닝될 수 있다. 절연 물질(320)은 실리콘 이산화물, 포스포실리케이트 유리, 보로실리케이트 유리, 보로포스포실리케이트 유리, 플루오로실리케이트 유리, 티타늄 이산화물, 지르코늄 이산화물, 하프늄 이산화물, 탄탈륨 산화물, 마그네슘 산화물, 알루미늄 산화물, 실리콘 질화물, 실리콘 산질화물, 비정질 탄소 또는 이들의 조합을 포함할 수 있다.
도 3k를 참조하면, 드레인 영역은 채널 영역(312) 위에 채널 영역과 직접 접촉하는 드레인 영역(322)을 형성하고 수직 박막 트랜지스터(324)를 형성하기 위해 반도체 구조물(300) 위에 형성될 수 있다. 드레인 물질은 도 2a 및 도 2b를 참조하여 전술한 바와 같이 수직 박막 트랜지스터를 형성하도록 패터닝될 수 있다.
드레인 영역(322)은 반도체 구조물(300) 위에, 예를 들어, 채널 영역(312) 위에 그리고 인접한 채널 영역(312)들 사이의 영역에 전도성 물질을 형성함으로써 형성될 수 있다. 드레인 영역(322)은 채널 영역(312) 위에 패터닝될 수 있다. 드레인 영역(320)은 예를 들어 습식 에칭, 건식 에칭 또는 이들의 조합에 의해 패터닝될 수 있다. 비-제한적인 예로서, 제거될 드레인 영역(322)의 부분은 노출된 부분을 제거하기 위해 마스크를 통해 에칭 용액에 노출될 수 있다. 다른 실시형태에서, 제거될 드레인 영역(322)의 부분은 이러한 부분을 제거하기 위해 반응성 이온 에칭 프로세스에 노출될 수 있다. 도 3k 및 도 1을 참조하면, 드레인 영역(322)은 예를 들어 커패시터 구조물(130)의 제1 전극(132)과 전기적으로 통신하도록 구성될 수 있다. 따라서, 수직 박막 트랜지스터(324)는 드레인 영역(322)을 통해 커패시터 영역(108)과 전기적으로 통신할 수 있다.
드레인 영역(322)을 형성한 후, 도 1을 참조하여 전술한 반도체 구조물(100)과 같은 완전한 반도체 구조물을 형성하기 위해 추가 처리가 수행될 수 있다. 비-제한적인 예로서, 커패시터 구조물(130)(도 1)은 각각의 수직 박막 트랜지스터(324)를 커패시터 구조물(130)에 전기적으로 연결하도록 드레인 영역(322) 위에 형성될 수 있다. 상호 연결 영역(110)(도 1)은 이 기술 분야에 통상의 지식을 가진 자라면 이해할 수 있는 방법으로 형성될 수 있다.
결과적인 반도체 구조물은 산화물 반도체 채널 물질을 포함하는 수직 박막 트랜지스터의 어레이를 포함할 수 있다. 본 발명의 실시형태에 따른 수직 박막 트랜지스터의 어레이는 종래의 반도체 구조물에서보다 더 조밀하게 패킹될 수 있고, 실질적으로 수직인 측벽을 가질 수 있으며, 종래의 반도체 구조물에서 일반적이었던 에칭 잔류물이 실질적으로 없을 수 있다.
따라서, 일부 실시형태에서, 반도체 구조물을 형성하는 방법은 수직 박막 트랜지스터의 어레이를 형성하는 단계를 포함한다. 수직 박막 트랜지스터의 어레이를 형성하는 단계는 소스 영역을 형성하는 단계, 상기 소스 영역 위에 산화물 반도체 물질을 포함하는 채널 물질을 형성하는 단계, 상기 채널 물질을 브롬화수소를 포함하는 건식 에칭제에 노출시켜 상기 채널 물질을 인접한 수직 박막 트랜지스터 구조물들의 채널 영역들로 패터닝하는 단계, 상기 채널 영역의 측벽 상에 게이트 유전체 물질을 형성하는 단계, 상기 게이트 유전체 물질 위에 게이트 전극 물질을 형성하는 단계, 및 상기 채널 영역 위에 드레인 영역을 형성하는 단계를 포함한다.
따라서, 일부 실시형태에서, 반도체 구조물을 형성하는 방법은 전도성 소스 라인을 형성하는 단계, 상기 전도성 소스 라인 상에 산화물 반도체 물질을 포함하는 채널 물질을 패터닝하여 제1 방향으로 연장하는 상기 채널 물질의 행을 형성하는 단계로서, 상기 채널 물질을 패터닝하는 동작은 브롬화수소 함유 가스를 포함하는 건식 에칭제에 상기 채널 물질을 노출시키는 동작을 포함하는, 상기 채널 물질을 패터닝하여 상기 채널 물질의 행을 형성하는 단계, 상기 채널 물질의 행의 측벽 상에 게이트 산화물을 형성하는 단계, 상기 게이트 산화물 위에 게이트 전극을 형성하는 단계, 및 상기 채널 물질의 행을 패터닝하여 수직 박막 트랜지스터를 포함하는 분리된 채널 영역들을 형성하는 단계를 포함한다.
따라서, 다른 실시형태에서, 메모리 셀의 어레이를 형성하는 방법은 수직 박막 트랜지스터의 어레이를 형성하는 단계를 포함한다. 상기 수직 박막 트랜지스터의 어레이를 형성하는 단계는 전도성 소스 물질 위에 산화물 반도체 물질을 포함하는 채널 물질을 브롬화수소를 포함하는 건식 에칭제에 노출시켜 상기 채널 물질의 행을 형성하는 단계, 상기 채널 물질의 행의 측벽 상에 게이트 산화물을 형성하는 단계, 상기 게이트 산화물 위에 게이트 전극을 형성하는 단계, 상기 채널 물질의 행을 상기 건식 에칭제에 노출시켜 분리된 수직 박막 트랜지스터 구조물을 형성하는 단계, 및 상기 분리된 수직 박막 트랜지스터 각각의 상기 채널 물질 위에 드레인 영역을 형성하는 단계를 포함한다. 상기 방법은 상기 분리된 수직 박막 트랜지스터 각각의 상기 드레인 영역 위에 그리고 상기 드레인 영역과 접촉하는 커패시터 구조물을 형성하는 단계를 더 포함한다.
특정 예시적인 실시형태가 도면과 관련하여 설명되었지만, 이 기술 분야에 통상의 지식을 가진 자라면 본 명세서에 포함되는 실시형태가 본 명세서에 명시적으로 도시되고 설명된 실시형태로 제한되지 않는다는 것을 인식하고 이해할 수 있을 것이다. 오히려, 본 명세서에 기술된 실시형태에 대한 많은 추가, 삭제 및 수정은 법적 등가물을 포함하여 이하에 청구되는 것과 같은 본 발명에 포함된 실시형태의 범위를 벗어나지 않고 이루어질 수 있다. 또한, 하나의 개시된 실시형태의 특징은 다른 개시된 실시형태의 특징과 결합될 수 있지만 이는 본 발명의 범위 내에 여전히 포함된다.

Claims (21)

  1. 반도체 디바이스로서,
    제어 논리 영역에 인접하여 배치된 수직 트랜지스터들로서, 소스 영역과 드레인 영역 사이에서 수직으로 위치한 산화물 반도체 물질을 포함하는 수직 채널 영역을 포함하고, 상기 산화물 반도체 물질은 1:1:1:4 비의 In:Ga:Zn:O, 2:2:1 비의 In2O3:Ga2O3:ZnO, 또는 InGaO3(ZnO)5를 포함하는, 수직 트랜지스터들;
    상기 채널 영역에 인접한 유전체 물질; 및
    상기 유전체 물질에 인접한 전극을 포함하며,
    제1 방향으로 상기 수직 트랜지스터들의 피치는 10㎚에서 40㎚까지의 범위 내에 있고,
    상기 제1 방향에 수직인 제2 방향으로 상기 수직 트랜지스터들의 피치는 20㎚에서 50㎚까지의 범위 내에 있으며,
    상기 산화물 반도체 물질의 높이는 40㎚ 내지 100㎚ 사이이고, 상기 산화물 반도체 물질의 측벽들은 상기 수직 트랜지스터들 아래에 수직으로 놓이는 기판의 주 표면에 대해 90°의 각도로 배향되는, 반도체 디바이스.
  2. 청구항 1에 있어서,
    상기 산화물 반도체 물질은 1:1:1:4 비의 In:Ga:Zn:O를 포함하는, 반도체 디바이스.
  3. 청구항 1에 있어서,
    상기 산화물 반도체 물질은 2:2:1 비의 In2O3:Ga2O3:ZnO를 포함하는, 반도체 디바이스.
  4. 청구항 1에 있어서,
    상기 산화물 반도체 물질은 InGaO3(ZnO)5를 포함하는, 반도체 디바이스.
  5. 청구항 1에 있어서,
    상기 수직 채널 영역은 1 x 10-24A의 오프-상태 전류 누설 및 1,000,000,000 대 1의 온-오프 전류비를 나타내는, 반도체 디바이스.
  6. 삭제
  7. 청구항 1에 있어서,
    각각의 수직 트랜지스터의 상기 소스 영역은, 상기 제어 논리 영역 내의 평면 트랜지스터의 소스 또는 드레인 영역과 전기적으로 통신하는 전도성 상호 연결부와 개별적으로 접촉하는, 반도체 디바이스.
  8. 청구항 1에 있어서,
    각각의 수직 트랜지스터의 상기 드레인 영역은, 상기 수직 트랜지스터들 위에 수직으로 놓이는 커패시터의 전극과 개별적으로 전기적으로 통신하며, 상기 커패시터는 그것의 측방향 치수보다 큰 수직 치수를 갖는, 반도체 디바이스.
  9. 청구항 1에 있어서,
    상기 전극은 티타늄 질화물을 포함하는, 반도체 디바이스.
  10. 청구항 1에 있어서,
    인접한 수직 트랜지스터들의 전극들을 전기적으로 연결하는 전도성 라인을 더 포함하는, 반도체 디바이스.
  11. 청구항 10에 있어서,
    상기 인접한 수직 트랜지스터들의 상기 전극들의 수직 높이는 상기 전도성 라인의 수직 높이보다 큰, 반도체 디바이스.
  12. 청구항 1에 있어서,
    상기 제1 방향으로 상기 수직 트랜지스터들의 상기 피치는 15㎚ 내지 20㎚ 사이인, 반도체 디바이스.
  13. 청구항 1에 있어서,
    상기 제1 방향으로 상기 수직 트랜지스터들의 상기 피치는 20㎚ 내지 25㎚ 사이인, 반도체 디바이스.
  14. 삭제
  15. 청구항 1에 있어서,
    상기 제1 방향에 수직인 제2 방향으로 상기 수직 트랜지스터들의 폭은 5㎚ 내지 40㎚ 사이인, 반도체 디바이스.
  16. 청구항 15에 있어서,
    상기 제2 방향으로 상기 폭은 30㎚ 내지 40㎚ 사이인, 반도체 디바이스.
  17. 삭제
  18. 삭제
  19. 청구항 1에 있어서,
    상기 수직 트랜지스터들은 상기 제어 논리 영역과 커패시터 영역 사이에서 수직인, 반도체 디바이스.
  20. 청구항 1에 있어서,
    상기 수직 채널 영역들은 브롬화수소 및 하나 이상의 알칸을 포함하는 건식 에칭제로 상기 산화물 반도체 물질을 에칭함으로써 형성되는, 반도체 디바이스.
  21. 청구항 1에 있어서, 상기 수직 트랜지스터들은 중합체 물질이 실질적으로 없는, 반도체 디바이스.
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