KR20220089875A - 반도체 메모리 장치 및 그 제조 방법 - Google Patents

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KR20220089875A
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김일권
김희중
조민희
홍재호
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Abstract

성능 및 신뢰성이 향상된 반도체 메모리 장치 및 그 제조 방법이 제공된다. 반도체 메모리 장치는, 기판 상에, 제1 방향으로 연장되는 도전 라인, 기판 상에, 제1 방향과 교차하는 제2 방향으로 연장되는 셀 트렌치를 포함하는 층간 절연막, 셀 트렌치 내에, 제1 방향에서 서로 이격되어 제2 방향으로 각각 연장되는 제1 게이트 전극 및 제2 게이트 전극, 제1 게이트 전극 및 제2 게이트 전극 상에, 셀 트렌치의 적어도 일부를 채우며, 도전 라인과 접속되는 채널층, 및 제1 게이트 전극과 채널층 사이 및 제2 게이트 전극과 채널층 사이에 개재되는 게이트 절연층을 포함한다.

Description

반도체 메모리 장치 및 그 제조 방법{SEMICONDUCTOR MEMORY DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 메모리 장치 및 그 제조 방법에 관한 것이다. 보다 구체적으로, 본 발명은 수직 채널 트랜지스터(vertical channel transistor, VCT)를 포함하는 반도체 메모리 장치 및 그 제조 방법에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 메모리 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 메모리 장치의 경우 그 집적도가 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구된다.
2차원 또는 평면적 반도체 메모리 장치의 경우 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되므로, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 그러나, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 메모리 장치의 집적도는 증가하고는 있지만 여전히 제한적이다. 이에 따라, 채널이 수직 방향으로 연장되는 수직 채널 트랜지스터를 포함하는 반도체 메모리 장치들이 제안되고 있다.
본 발명이 해결하고자 하는 기술적 과제는 성능 및 신뢰성이 향상된 반도체 메모리 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 성능 및 신뢰성이 향상된 반도체 메모리 장치의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 반도체 메모리 장치는, 기판 상에, 제1 방향으로 연장되는 도전 라인, 기판 상에, 제1 방향과 교차하는 제2 방향으로 연장되는 셀 트렌치를 포함하는 층간 절연막, 셀 트렌치 내에, 제1 방향에서 서로 이격되어 제2 방향으로 각각 연장되는 제1 게이트 전극 및 제2 게이트 전극, 제1 게이트 전극 및 제2 게이트 전극 상에, 셀 트렌치의 적어도 일부를 채우며, 도전 라인과 접속되는 채널층, 및 제1 게이트 전극과 채널층 사이 및 제2 게이트 전극과 채널층 사이에 개재되는 게이트 절연층을 포함한다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 반도체 메모리 장치는, 기판 상에, 제1 방향으로 연장되는 도전 라인, 기판 상에, 제1 방향과 교차하는 제2 방향으로 연장되는 셀 트렌치를 포함하는 층간 절연막, 셀 트렌치 내에, 제1 방향에서 서로 이격되어 제2 방향으로 각각 연장되는 제1 게이트 전극 및 제2 게이트 전극, 도전 라인을 노출시키며, 제2 방향으로 연장되어 제1 게이트 전극과 제2 게이트 전극을 분리하는 분리 트렌치, 분리 트렌치를 통해 도전 라인과 접속되며, 제1 게이트 전극 및 제2 게이트 전극을 따라 연장되는 채널층, 및 제1 게이트 전극과 채널층 사이 및 제2 게이트 전극과 채널층 사이에 개재되는 게이트 절연층을 포함한다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 반도체 메모리 장치는, 기판 상에, 제1 방향으로 연장되는 비트 라인, 기판 상에, 제1 방향과 교차하는 제2 방향으로 연장되는 셀 트렌치를 포함하는 제1 층간 절연막, 셀 트렌치 내에, 제1 방향에서 서로 이격되어 제2 방향으로 각각 연장되는 제1 워드 라인 및 제2 워드 라인, 제1 워드 라인 및 제2 워드 라인 상에, 셀 트렌치의 적어도 일부를 채우고, 비트 라인과 접속되며, 산화물 반도체 물질을 포함하는 채널층, 제1 워드 라인과 채널층 사이 및 제2 워드 라인과 채널층 사이에 개재되는 게이트 절연층, 제1 워드 라인에 인접하는 채널층의 일단과 접속되는 제1 커패시터 구조체, 및 제2 워드 라인에 인접하는 채널층의 타단과 접속되는 제2 커패시터 구조체를 포함한다.
상기 다른 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 반도체 메모리 장치의 제조 방법은, 기판 상에, 제1 방향으로 연장되는 도전 라인을 형성하고, 기판 상에, 도전 라인을 덮는 층간 절연막을 형성하고, 층간 절연막 내에, 제1 방향과 교차하는 제2 방향으로 연장되는 셀 트렌치를 형성하고, 셀 트렌치 내에, 제2 방향으로 연장되는 예비 게이트 전극층을 형성하고, 예비 게이트 전극층을 절단하여, 제1 방향에서 서로 이격되는 제1 게이트 전극 및 제2 게이트 전극을 형성하고, 제1 게이트 전극 및 제2 게이트 전극 상에, 게이트 절연층을 형성하고, 게이트 절연층 상에, 도전 라인과 접속되는 채널층을 형성하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 개략적인 레이아웃도이다.
도 2는 도 1의 A-A를 따라 절단한 단면도이다.
도 3은 도 1의 B-B를 따라 절단한 단면도이다.
도 4 내지 도 9b는 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 다양한 단면도들이다.
도 10 내지 도 12는 몇몇 실시예에 따른 반도체 메모리 장치의 적층 구조를 설명하기 위한 다양한 단면도들이다.
도 13 내지 도 27은 몇몇 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 28은 몇몇 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 중간 단계 도면이다.
도 29는 몇몇 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 중간 단계 도면이다.
도 30 내지 도 32는 몇몇 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
이하에서, 도 1 내지 도 12를 참조하여, 예시적인 실시예들에 따른 반도체 메모리 장치를 설명한다.
도 1은 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 개략적인 레이아웃도이다. 도 2는 도 1의 A-A를 따라 절단한 단면도이다. 도 3은 도 1의 B-B를 따라 절단한 단면도이다.
도 1 내지 도 3을 참조하면, 몇몇 실시예에 따른 반도체 메모리 장치는 제1 기판(100), 도전 라인(120), 제1 층간 절연막(112), 게이트 전극들(150A, 150B), 게이트 절연층(140), 채널층(130), 제2 층간 절연막(114), 랜딩 패드들(160A, 160B) 및 커패시터 구조체들(170A, 170B)을 포함한다.
제1 기판(100)은 베이스 기판과 에피층이 적층된 구조일 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 제1 기판(100)은 실리콘 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, SOI(Semiconductor On Insulator) 기판일 수도 있다.
도전 라인(120)은 제1 기판(100) 상에 형성될 수 있다. 예를 들어, 제1 기판(100) 상에 하부 절연막(110)이 형성될 수 있고, 도전 라인(120)은 하부 절연막(110) 상에 배치될 수 있다. 도전 라인(120)은 제1 방향(X)으로 길게 연장될 수 있다. 복수의 도전 라인(120)들은 각각 제1 방향(X)으로 연장되며, 제1 방향(X)과 교차하는 제2 방향(Y)에서 등간격으로 이격될 수 있다. 하부 절연막(110)은 도전 라인(120)들 사이의 공간을 채우도록 형성될 수 있다. 몇몇 실시예에서, 하부 절연막(110)의 상면은 도전 라인(120)들의 상면과 동일 레벨에 배치될 수 있다. 도전 라인(120)은 몇몇 실시예에 따른 반도체 메모리 장치의 비트 라인(bit line)으로 기능할 수 있다.
도전 라인(120)은 도핑된 폴리실리콘, 금속, 도전성 금속 질화물, 도전성 금속 실리사이드, 도전성 금속 산화물, 또는 이들의 조합을 포함할 수 있다. 예를 들어, 도전 라인(120)은 도핑된 폴리실리콘, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다. 또는, 도전 라인(120)은 2차원 반도체 물질을 포함할 수 있다. 상기 2차원 반도체 물질은 예를 들어, 그래핀(graphene), 탄소 나노튜브(carbon nanotube) 또는 이들의 조합을 포함할 수 있다. 도전 라인(120)은 상술한 도전 물질들의 단일층 또는 다중층을 포함할 수 있다.
제1 층간 절연막(112)은 제1 기판(100) 상에 형성될 수 있다. 제1 층간 절연막(112)은 제2 방향(Y)으로 길게 연장되어 도전 라인(120)을 가로지르는 셀 트렌치(112t)를 포함할 수 있다. 복수의 셀 트렌치(112t)들은 각각 제2 방향(Y)으로 연장되며, 제1 방향(X)에서 등간격으로 이격될 수 있다. 이로 인해, 제1 층간 절연막(112)은 각각 제2 방향(Y)으로 연장되며 셀 트렌치(112t)에 의해 서로 이격되는 핀 형태의 절연 패턴들을 형성할 수 있다.
몇몇 실시예에서, 제1 층간 절연막(112)은 하부 절연막(110)의 상면 상에 배치되어 도전 라인(120)을 덮을 수 있다. 몇몇 실시예에서, 셀 트렌치(112t)의 하면은 도전 라인(120)의 상면으로부터 이격될 수 있다.
몇몇 실시예에서, 셀 트렌치(112t)의 폭은 제1 기판(100)의 상면에 가까워짐에 따라 감소할 수 있다. 여기서, 셀 트렌치(112t)의 폭이란, 제1 방향(X)에서의 폭을 의미한다. 이는, 셀 트렌치(112t)를 형성하기 위한 식각 공정의 특성에 기인할 수 있다.
제1 층간 절연막(112)은 예를 들어, 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 및 실리콘 산화물보다 유전 상수(dielectric constant)가 작은 저유전율(low-k) 물질 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
게이트 전극들(150A, 150B)은 셀 트렌치(112t) 내에 형성될 수 있다. 예를 들어, 게이트 전극들(150A, 150B)은 셀 트렌치(112t)의 하면 및 측면을 따라 연장될 수 있다. 또한, 게이트 전극들(150A, 150B)은 각각 제2 방향(Y)으로 길게 연장되어 도전 라인(120)을 가로지를 수 있다.
몇몇 실시예에서, 게이트 전극들(150A, 150B)은 제1 방향(X)에서 서로 이격되는 제1 게이트 전극(150A) 및 제2 게이트 전극(150B)을 포함할 수 있다. 제1 게이트 전극(150A) 및 제2 게이트 전극(150B)은 셀 트렌치(112t) 내에서 서로 대향될 수 있다. 예를 들어, 제1 게이트 전극(150A)은 셀 트렌치(112t)의 하면 및 제1 측면을 따라 연장될 수 있고, 제2 게이트 전극(150B)은 셀 트렌치(112t)의 하면 및 상기 제1 측면과 대향되는 제2 측면을 따라 연장될 수 있다. 일례로, 제2 방향(Y)과 교차하는 단면에서(예컨대, 도 2에서), 게이트 전극들(150A, 150B)은 각각 "L"자 형태일 수 있다. 제1 게이트 전극(150A)은 몇몇 실시예에 따른 반도체 메모리 장치의 제1 워드 라인(first word line)으로 기능할 수 있고, 제2 게이트 전극(150B)은 몇몇 실시예에 따른 반도체 메모리 장치의 제2 워드 라인(second word line)으로 기능할 수 있다.
몇몇 실시예에서, 제1 층간 절연막(112) 및 게이트 전극들(150A, 150B) 내에 분리 트렌치(150t)가 형성될 수 있다. 분리 트렌치(150t)는 제2 방향(Y)으로 연장되어 제1 게이트 전극(150A)과 제2 게이트 전극(150B)을 분리할 수 있다. 또한, 분리 트렌치(150t)는 도전 라인(120)의 일부를 노출시킬 수 있다. 예를 들어, 분리 트렌치(150t)의 하면은 도전 라인(120)의 상면의 일부를 노출시킬 수 있다.
게이트 전극들(150A, 150B)은 각각 도핑된 폴리실리콘, 금속, 도전성 금속 질화물, 도전성 금속 실리사이드, 도전성 금속 산화물, 또는 이들의 조합을 포함할 수 있다. 예를 들어, 게이트 전극들(150A, 150B)은 각각 도핑된 폴리실리콘, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 제1 게이트 전극(150A) 및 제2 게이트 전극(150B)은 각각 제1 도전 패턴(152) 및 제1 배리어 도전막(154)을 포함할 수 있다. 제1 도전 패턴(152) 및 제1 배리어 도전막(154)은 셀 트렌치(112t) 내에 차례로 적층될 수 있다. 예를 들어, 제1 도전 패턴(152)은 셀 트렌치(112t)의 하면 및 측면을 따라 컨포멀하게 연장될 수 있다. 제1 배리어 도전막(154)은 제1 도전 패턴(152)의 프로파일을 따라 컨포멀하게 연장될 수 있다. 제1 배리어 도전막(154)은 제1 도전 패턴(152)과 후술되는 게이트 절연층(140) 사이에 개재될 수 있다.
제1 배리어 도전막(154)은 제1 도전 패턴(152)에 포함된 원소의 확산을 방지할 수 있다. 일례로, 제1 도전 패턴(152)은 텅스텐(W), 알루미늄(Al) 및 구리(Cu) 중 적어도 하나를 포함할 수 있고, 제1 배리어 도전막(154)은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈럼(Ta) 및 탄탈럼 질화물(TaN) 중 적어도 하나를 포함할 수 있다.
게이트 절연층(140)은 게이트 전극들(150A, 150B) 상에 적층될 수 있다. 예를 들어, 게이트 절연층(140)은 게이트 전극들(150A, 150B)의 프로파일을 따라 컨포멀하게 연장될 수 있다. 게이트 절연층(140)은 게이트 전극들(150A, 150B)과 후술되는 채널층(130) 사이에 개재될 수 있다. 몇몇 실시예에서, 게이트 절연층(140)은 제1 층간 절연막(112)의 상면을 따라 더 연장될 수 있다. 몇몇 실시예에서, 게이트 절연층(140)은 분리 트렌치(150t)의 측면을 따라 더 연장될 수 있다.
몇몇 실시예에서, 게이트 절연층(140)은 도전 라인(120)의 일부를 노출시킬 수 있다. 예를 들어, 게이트 절연층(140)은 분리 트렌치(150t) 내의 컨택 트렌치(140t)를 포함할 수 있다. 컨택 트렌치(140t)의 하면은 도전 라인(120)의 상면의 일부를 노출시킬 수 있다. 도 1에서, 컨택 트렌치(140t)는 사각형인 것만이 도시되었으나 이는 예시적인 것일 뿐이다. 다른 예로, 컨택 트렌치(140t)는 원형 또는 다른 다각형일 수도 있다. 또한, 도 1에서, 1개의 컨택 트렌치(140t)는 1개의 도전 라인(120)을 노출시키는 것만이 도시되었으나 이 또한 예시적인 것일 뿐이다. 다른 예로, 1개의 컨택 트렌치(140t)는 제2 방향(Y)으로 길게 연장되어 복수의 도전 라인(120)들을 노출시킬 수도 있다.
게이트 절연층(140)은 각각 실리콘 산화물, 실리콘 산질화물, 실리콘 산화물보다 유전 상수가 큰 고유전율 물질 또는 이들의 조합을 포함할 수 있다. 상기 고유전율 물질은 예를 들어, 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSiO), 하프늄 실리콘 산질화물(HfSiON), 하프튬 탄탈륨 산화물(HfTaO), 하프늄 티타늄 산화물(HfTiO), 하프늄 지르코늄 산화물(HfZrO), 지르코늄 산화물(ZrO2), 알루미늄 산화물(Al2O3) 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 게이트 절연층(140)은 몇몇 실시예에 따른 반도체 메모리 장치를 강유전체 메모리 소자(ferroelectric RAM, FeRAM)로 제공할 수 있다.
예시적으로, 게이트 절연층(140)은 티탄산 바륨(BaTiO3), 티탄산 지르콘산 연(PbZrTiO3, PZT), 탄탈산 스트론튬 비스무스(STB; SrBi2Ta2O9), 비스무스 철 산화물(BiFeO3, BFO), 하프늄 산화물(HfO2) 등의 강유전체를 포함할 수 있다.
채널층(130)은 게이트 절연층(140) 상에 적층될 수 있다. 채널층(130)은 셀 트렌치(112t)의 적어도 일부를 채울 수 있다. 예를 들어, 채널층(130)은 게이트 전극들(150A, 150B) 및 게이트 절연층(140)의 프로파일을 따라 연장될 수 있다. 이에 따라, 게이트 전극들(150A, 150B) 및 게이트 절연층(140)은 각각 제1 층간 절연막(112)과 채널층(130) 사이에 개재될 수 있다.
채널층(130)은 도전 라인(120)과 접속될 수 있다. 몇몇 실시예에서, 채널층(130)은 분리 트렌치(150t) 및 컨택 트렌치(140t)를 통해 도전 라인(120)의 상면과 접속될 수 있다. 도 1에 도시된 것처럼, 복수의 채널층(130)들은 제1 방향(X) 및 제2 방향(Y)에서 서로 이격되어 행렬(matrix) 형태로 배열될 수 있다.
몇몇 실시예에 따른 반도체 메모리 장치에서, 채널층(130)은 수직 방향(예컨대, 제1 방향(X) 및 제2 방향(Y)과 교차하는 제3 방향(Z))을 따라 배열되는 제1 소스/드레인 영역 및 제2 소스/드레인 영역을 포함할 수 있다. 예를 들어, 채널층(130)의 하부는 제1 소스/드레인 영역으로 기능할 수 있고, 채널층(130)의 상부는 제2 소스/드레인 영역으로 기능할 수 있고, 상기 제1 소스/드레인 영역과 상기 제2 소스/드레인 영역 사이의 채널층(130)의 일부는 채널 영역으로 기능할 수 있다.
채널층(130)은 반도체 물질을 포함할 수 있다. 일례로, 채널층(130)은 산화물 반도체 물질을 포함할 수 있다. 산화물 반도체 물질은 반도체 메모리 장치의 누설 전류(leakage current)를 감소시킬 수 있다. 상기 산화물 반도체 물질은 예를 들어, IGZO(indium gallium zinc oxide, InxGayZnzO,), IGSO(indium gallium silicon oxide, InxGaySizO), ITZO(indium tin zinc oxide, InxSnyZnzO), IZO(indium zinc oxide, InxZnyO), ZnO(zinc oxide, ZnxO), ZTO(zinc tin oxide, ZnxSnyO), ZnON(zinc oxynitride, ZnxOyN), ZZTO(zirconium zinc tin oxide, ZrxZnySnzO), SnO(tin oxide, SnxO), HIZO(hafnium indium zinc oxide, HfxInyZnzO), GZTO(gallium zinc tin oxide, GaxZnySnzO), AZTO(aluminium zinc tin oxide, AlxZnySnzO), YGZO(ytterbium gallium zinc oxide, YbxGayZnzO), IGO(indium gallium oxide, InxGayO) 또는 이들의 조합을 포함할 수 있다.
다른 예로, 채널층(130)은 원소 반도체 물질인 실리콘(Si), 게르마늄(Ge) 또는 이들에 도핑된 물질을 포함할 수 있다. 또는, 채널층(130)은 IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수도 있다. 상기 IV-IV족 화합물 반도체는 예를 들어, 탄소(C), 실리콘(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다.
다른 예로, 채널층(130)은 2차원 반도체 물질을 포함할 수 있다. 상기 2차원 반도체 물질은 예를 들어, 그래핀(graphene), 탄소 나노튜브(carbon nanotube), 전이 금속 디칼코게나이드(transition metal dichalcogenide, TMD) 또는 이들의 조합을 포함할 수 있다. 상기 전이 금속 디칼코게나이드(TMD)는 예를 들어, Mo, W, Nb, V, Ta, Ti, Zr, Hf, Tc, Re, Cu, Ga, In, Sn, Ge, Pb 중 하나의 금속 원소와 S, Se, Te 중 하나의 칼코겐 원소를 포함할 수 있다.
채널층(130)은 상술한 반도체 물질들의 단일층 또는 다중층을 포함할 수 있다. 바람직하게는, 채널층(130)은 IGZO를 포함할 수 있다.
몇몇 실시예에서, 채널층(130)은 실리콘(Si)의 밴드갭 에너지보다 더 큰 밴드갭 에너지를 가질 수 있다. 예를 들어, 채널층(130)은 약 1.5 eV 내지 5.6 eV의 밴드갭 에너지를 가질 수 있다. 바람직하게는, 채널층(130)은 약 2.0 eV 내지 4.0 eV의 밴드갭 에너지를 가질 수 있다. 채널층(130)은 예를 들어, 다결정질 또는 비정질일 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 채널층(130)은 관통부(132), 제1 연장부(134A) 및 제2 연장부(134B)를 포함할 수 있다. 관통부(132)는 제1 게이트 전극(150A)과 제2 게이트 전극(150B) 사이에 개재될 수 있다. 관통부(132)는 제1 층간 절연막(112)을 관통하여 도전 라인(120)과 접속될 수 있다. 예를 들어, 관통부(132)는 컨택 트렌치(140t)를 채울 수 있다. 제1 연장부(134A)는 관통부(132)로부터 제1 게이트 전극(150A)의 측면을 따라 연장될 수 있다. 제2 연장부(134B)는 관통부(132)로부터 제2 게이트 전극(150B)의 측면을 따라 연장될 수 있다.
몇몇 실시예에 따른 반도체 메모리 장치에서, 제1 연장부(134A)는 제1 게이트 전극(150A)을 포함하는 트랜지스터의 채널 영역으로 기능할 수 있고, 제2 연장부(134B)는 제2 게이트 전극(150B)을 포함하는 트랜지스터의 채널 영역으로 기능할 수 있다. 이를 통해, 1개의 채널층(130) 당 2개의 트랜지스터 구조가 구현될 수 있다.
몇몇 실시예에서, 제1 연장부(134A)와 제2 연장부(134B)는 셀 트렌치(112t) 내에서 서로 대향될 수 있다. 일례로, 제2 방향(Y)과 교차하는 단면에서(예컨대, 도 2에서), 제1 연장부(134A) 및 제2 연장부(134B)는 "U"자 형태일 수 있다.
몇몇 실시예에서, 제1 연장부(134A)의 일부 및 제2 연장부(134B)의 일부는 제1 층간 절연막(112)의 상면 상에 배치될 수 있다. 예를 들어, 제1 연장부(134A)는 제1 게이트 전극(150A)의 상면을 따라 더 연장될 수 있고, 제2 연장부(134B)는 제2 게이트 전극(150B)의 상면을 따라 더 연장될 수 있다.
제2 층간 절연막(114)은 채널층(130) 상에 형성될 수 있다. 예를 들어, 제2 층간 절연막(114)은 게이트 절연층(140) 상에 형성될 수 있다. 제2 층간 절연막(114)은 서로 이격되어 행렬(matrix) 형태로 배열되는 복수의 채널층(130)들을 분리할 수 있다. 몇몇 실시예에서, 제2 층간 절연막(114)의 상면은 채널층(130)의 상면과 동일 레벨에 배치될 수 있다. 즉, 제2 층간 절연막(114)은 채널층(130)의 측면을 덮을 수 있다. 몇몇 실시예에서, 제2 층간 절연막(114)은 제1 연장부(134A)와 제2 연장부(134B) 사이에 개재될 수 있다. 예를 들어, 제2 층간 절연막(114)은 채널층(130) 상에 형성되어 셀 트렌치(112t)를 채울 수 있다.
제2 층간 절연막(114)은 예를 들어, 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 및 실리콘 산화물보다 유전 상수(dielectric constant)가 작은 저유전율(low-k) 물질 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
랜딩 패드들(160A, 160B)은 제1 층간 절연막(112) 및 제2 층간 절연막(114) 상에 형성될 수 있다. 랜딩 패드들(160A, 160B)은 각각 채널층(130)과 접속될 수 있다. 예를 들어, 제1 층간 절연막(112) 및 제2 층간 절연막(114) 상에 제3 층간 절연막(116)이 형성될 수 있다. 랜딩 패드들(160A, 160B)은 각각 제3 층간 절연막(116) 내에 형성되어 채널층(130)의 상부와 접속될 수 있다.
몇몇 실시예에서, 랜딩 패드들(160A, 160B)은 각각 채널층(130)의 적어도 일부와 수직 방향(예컨대, 제3 방향(Z))에서 중첩되도록 배치될 수 있다. 복수의 랜딩 패드들(160A, 160B)은 제1 방향(X) 및 제2 방향(Y)에서 서로 이격되어 행렬(matrix) 형태로 배열될 수 있다. 그러나, 이는 예시적인 것일 뿐이며, 채널층(130)과 접속되기만 한다면 랜딩 패드들(160A, 160B)의 배치는 제한되지 않는다. 다른 예로, 복수의 랜딩 패드들(160A, 160B)은 벌집(honeycomb) 형태로 배열될 수도 있다.
몇몇 실시예에서, 랜딩 패드들(160A, 160B)은 제1 방향(X)에서 서로 이격되는 제1 랜딩 패드(160A) 및 제2 랜딩 패드(160B)를 포함할 수 있다. 제1 랜딩 패드(160A)는 제1 게이트 전극(150A)에 인접하는 채널층(130)의 일단과 접촉할 수 있고, 제2 랜딩 패드(160B)는 제2 게이트 전극(150B)에 인접하는 채널층(130)의 타단과 접촉할 수 있다. 예를 들어, 제1 랜딩 패드(160A)는 제1 연장부(134A)와 접촉할 수 있고, 제2 랜딩 패드(160B)는 제2 연장부(134B)와 접촉할 수 있다.
몇몇 실시예에서, 제1 랜딩 패드(160A)는 제1 게이트 전극(150A)의 상면을 따라 연장되는 제1 연장부(134A)의 상면과 접촉할 수 있고, 제2 랜딩 패드(160B)는 제2 게이트 전극(150B)의 상면을 따라 연장되는 제2 연장부(134B)의 상면과 접촉할 수 있다.
제1 랜딩 패드(160A)는 제3 방향(Z)에서 제1 게이트 전극(150A)과 중첩되고, 제2 랜딩 패드(160B)는 제3 방향(Z)에서 제2 게이트 전극(150B)과 중첩되는 것만이 도시되었으나, 이는 예시적인 것일 뿐이다. 제1 랜딩 패드(160A) 및 제2 랜딩 패드(160B)가 각각 채널층(130)과 접속되기만 한다면, 제1 랜딩 패드(160A) 및 제2 랜딩 패드(160B)의 배치는 다양할 수 있음은 물론이다.
랜딩 패드들(160A, 160B)은 각각 도핑된 폴리실리콘, 금속, 도전성 금속 질화물, 도전성 금속 실리사이드, 도전성 금속 산화물, 또는 이들의 조합을 포함할 수 있다. 예를 들어, 랜딩 패드들(160A, 160B)은 각각 도핑된 폴리실리콘, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
커패시터 구조체들(170A, 170B)은 랜딩 패드들(160A, 160B) 상에 형성될 수 있다. 커패시터 구조체들(170A, 170B)은 랜딩 패드들(160A, 160B)에 대응되도록 배열될 수 있다. 랜딩 패드들(160A, 160B)은 채널층(130)과 커패시터 구조체들(170A, 170B)을 전기적으로 연결할 수 있다. 커패시터 구조체들(170A, 170B)은 각각 하부 전극(173A, 173B), 커패시터 유전층(175) 및 상부 전극(178)을 포함할 수 있다.
몇몇 실시예에서, 커패시터 구조체들(170A, 170B)은 몇몇 실시예에 따른 반도체 메모리 장치를 동적 메모리 소자(dynamic RAM, DRAM)로 제공할 수 있다. 예를 들어, 커패시터 구조체들(170A, 170B)은 하부 전극(173A, 173B)과 상부 전극(178) 사이에 발생되는 전위차를 이용하여 커패시터 유전층(175) 내에 데이터(전하)를 저장할 수 있다.
하부 전극(173A, 173B)은 랜딩 패드들(160A, 160B)과 전기적으로 연결될 수 있다. 하부 전극(173A, 173B)은 각각 수직 방향(예컨대, 제3 방향(Z))으로 연장되는 기둥(pillar) 형태일 수 있으나, 이에 제한되는 것은 아니다. 몇몇 실시예에서, 하부 전극(173A, 173B)은 랜딩 패드들(160A, 160B)과 수직 방향(예컨대, 제3 방향(Z))에서 중첩되도록 배치될 수 있다. 예를 들어, 복수의 하부 전극(173A, 173B)은 제1 방향(X) 및 제2 방향(Y)에서 서로 이격되어 행렬(matrix) 형태로 배열될 수 있다.
몇몇 실시예에서, 하부 전극(173A, 173B)은 제1 방향(X)에서 서로 이격되는 제1 하부 전극(172A) 및 제2 하부 전극(172B)을 포함할 수 있다. 제1 하부 전극(172A)은 제1 랜딩 패드(160A)의 상면과 접촉할 수 있고, 제2 하부 전극(172B)은 제2 랜딩 패드(160B)의 상면과 접촉할 수 있다. 이에 따라, 커패시터 구조체들(170A, 170B)은 제1 방향(X)을 따라 배열되는 제1 커패시터 구조체(170A) 및 제2 커패시터 구조체(170B)를 포함할 수 있다.
커패시터 유전층(175)은 하부 전극(173A, 173B)과 상부 전극(178) 사이에 개재될 수 있다. 일례로, 커패시터 유전층(175)은 하부 전극(173A, 173B)의 외주면 및 제3 층간 절연막(116)의 상면을 따라 컨포멀하게 연장될 수 있다. 상부 전극(178)은 커패시터 유전층(175)의 상면 상에 형성될 수 있다.
몇몇 실시예에서, 상부 전극(178)은 제3 방향(Z)과 교차하는 평면을 따라 연장되는 판(plate)형의 구조물일 수 있다. 일례로, 커패시터 유전층(175) 상에, 하부 전극(173A, 173B) 사이의 공간을 채우는 제4 층간 절연막(118)이 형성될 수 있다. 상부 전극(178)은 제4 층간 절연막(118)의 상면을 따라 연장될 수 있다. 그러나, 이는 예시적인 것일 뿐이며, 제4 층간 절연막(118)은 생략될 수도 있다. 다른 예로, 상부 전극(178)은 커패시터 유전층(175) 상에 형성되어 하부 전극(173A, 173B) 사이의 공간을 채울 수도 있다.
하부 전극(173A, 173B) 및 상부 전극(178)은 각각 도핑된 폴리실리콘, 금속, 도전성 금속 질화물, 도전성 금속 실리사이드, 도전성 금속 산화물, 또는 이들의 조합을 포함할 수 있다. 예를 들어, 하부 전극(173A, 173B) 및 상부 전극(178)은 각각 도핑된 폴리실리콘, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
커패시터 유전층(175)은 실리콘 산화물, 실리콘 산질화물, 실리콘 산화물보다 유전 상수가 큰 고유전율 물질 또는 이들의 조합을 포함할 수 있다. 상기 고유전율 물질은 예를 들어, 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSiO), 하프늄 실리콘 산질화물(HfSiON), 하프튬 탄탈륨 산화물(HfTaO), 하프늄 티타늄 산화물(HfTiO), 하프늄 지르코늄 산화물(HfZrO), 지르코늄 산화물(ZrO2), 알루미늄 산화물(Al2O3) 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 제1 하부 전극(172A) 및 제2 하부 전극(172B)은 각각 제2 도전 패턴(171) 및 제2 배리어 도전막(172)을 포함할 수 있다. 제2 도전 패턴(171) 및 제2 배리어 도전막(172)은 랜딩 패드들(160A, 160B) 상에 차례로 적층될 수 있다. 예를 들어, 제2 도전 패턴(171)은 랜딩 패드들(160A, 160B) 상에 수직 방향(예컨대, 제3 방향(Z))으로 연장되는 기둥 형태일 수 있다. 제2 배리어 도전막(172)은 제2 도전 패턴(171)의 측면 및 상면을 따라 컨포멀하게 연장될 수 있다. 제2 배리어 도전막(172)은 제2 도전 패턴(171)과 후술되는 커패시터 유전층(175) 사이에 개재될 수 있다.
제2 배리어 도전막(172)은 제2 도전 패턴(171)에 포함된 원소의 확산을 방지할 수 있다. 일례로, 제2 도전 패턴(171)은 텅스텐(W), 알루미늄(Al) 및 구리(Cu) 중 적어도 하나를 포함할 수 있고, 제2 배리어 도전막(172)은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈럼(Ta) 및 탄탈럼 질화물(TaN) 중 적어도 하나를 포함할 수 있다.
몇몇 실시예에서, 상부 전극(178)은 제3 배리어 도전막(177) 및 제3 도전 패턴(176)을 포함할 수 있다. 제3 배리어 도전막(177) 및 제3 도전 패턴(176)은 커패시터 유전층(175) 상에 차례로 적층될 수 있다. 예를 들어, 제3 배리어 도전막(177)은 커패시터 유전층(175)을 따라 컨포멀하게 연장될 수 있다. 몇몇 실시예에서, 제3 배리어 도전막(177)은 커패시터 유전층(175)과 제4 층간 절연막(118) 사이에 개재될 수 있다. 제3 도전 패턴(176)은 제3 방향(Z)과 교차하는 평면을 따라 연장되는 판형의 구조물일 수 있다. 제3 도전 패턴(176)은 제3 배리어 도전막(177)의 최상면을 따라 연장될 수 있다. 몇몇 실시예에서, 제3 도전 패턴(176)은 제4 층간 절연막(118)의 상면을 따라 연장될 수 잇다. 예를 들어, 제4 층간 절연막(118)의 상면은 제3 배리어 도전막(177)의 최상면과 동일 레벨에 배치될 수 있다.
제3 배리어 도전막(177)은 제3 도전 패턴(176)에 포함된 원소의 확산을 방지할 수 있다. 일례로, 제3 도전 패턴(176)은 텅스텐(W), 알루미늄(Al) 및 구리(Cu) 중 적어도 하나를 포함할 수 있고, 제3 배리어 도전막(177)은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈럼(Ta) 및 탄탈럼 질화물(TaN) 중 적어도 하나를 포함할 수 있다.
반도체 메모리 장치의 집적도를 향상시키기 위해, 채널이 수직 방향으로 연장되는 수직 채널 트랜지스터를 포함하는 반도체 메모리 장치들이 제안되고 있다. 이러한 반도체 메모리 장치를 구현하기 위해, 수직 방향으로 연장되는 채널층의 측면 상에 게이트 절연층 및 게이트 전극이 적층될 수 있다. 그러나, 이러한 경우에, 게이트 절연층 및 게이트 전극을 형성하는 공정(예컨대, 열 공정 등)에서 채널층이 손상되거나 그 특성이 열화될 수 있고, 이는 반도체 메모리 장치의 성능 및 신뢰성을 저하시키는 원인이 된다.
그러나, 상술한 것처럼, 몇몇 실시예에 따른 반도체 메모리 장치에서, 채널층(130)은 게이트 전극들(150A, 150B) 및 게이트 절연층(140) 상에 적층되어 형성될 수 있다. 따라서, 성능 및 신뢰성이 향상된 반도체 메모리 장치가 제공될 수 있다.
또한, 몇몇 실시예에 따른 반도체 메모리 장치는 1개의 채널층(130) 당 2개의 트랜지스터 구조를 가질 수 있다. 예를 들어, 상술한 것처럼, 게이트 전극들(150A, 150B)은 셀 트렌치(112t) 내에서 서로 이격되는 제1 게이트 전극(150A) 및 제2 게이트 전극(150B)을 포함할 수 있다. 이에 따라, 집적도가 더욱 향상된 반도체 메모리 장치가 제공될 수 있다.
또한, 몇몇 실시예에 따른 반도체 메모리 장치에서, 채널층(130)의 일부는 제1 층간 절연막(112)의 상면 상에 배치될 수 있다. 예를 들어, 상술한 것처럼, 제1 연장부(134A)는 제1 게이트 전극(150A)의 상면을 따라 더 연장될 수 있고, 제2 연장부(134B)는 제2 게이트 전극(150B)의 상면을 따라 더 연장될 수 있다. 이러한 경우에, 랜딩 패드들(160A, 160B)과 게이트 전극들(150A, 150B) 간의 거리는 채널층(130)의 두께로 조절될 수 있다. 따라서, 랜딩 패드들(160A, 160B)과 게이트 전극들(150A, 150B) 간의 거리 조절이 용이한 몇몇 실시예에 따른 반도체 메모리 장치가 제공될 수 있다.
도 4 내지 도 9b는 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 다양한 단면도들이다. 설명의 편의를 위해, 도 1 내지 도 3을 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 4를 참조하면, 몇몇 실시예에 따른 반도체 메모리 장치는 필링 절연막(115)을 더 포함한다.
필링 절연막(115)은 채널층(130) 상에 형성될 수 있다. 필링 절연막(115)은 제1 연장부(134A)와 제2 연장부(134B) 사이에 개재될 수 있다. 예를 들어, 필링 절연막(115)은 채널층(130) 상에 형성되어 셀 트렌치(112t)를 채울 수 있다. 몇몇 실시예에서, 필링 절연막(115)의 상면은 채널층(130)의 상면과 동일 레벨에 배치될 수 있다.
필링 절연막(115)은 제2 층간 절연막(114)과 다른 물질을 포함할 수 있다. 필링 절연막(115)은 예를 들어, 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 및 실리콘 산화물보다 유전 상수(dielectric constant)가 작은 저유전율(low-k) 물질 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 필링 절연막(115)의 유전 상수는 제2 층간 절연막(114)의 유전 상수보다 작을 수 있다. 일례로, 제2 층간 절연막(114)은 실리콘 산화물을 포함할 수 있고, 필링 절연막(115)은 저유전율(low-k) 물질을 포함할 수 있다. 상기 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Torene SilaZene), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 필링 절연막(115)은 보이드(115v)를 포함할 수 있다. 보이드(115v)는 필링 절연막(115)이 채워지지 않는 갭(gap) 영역일 수 있다. 예를 들어, 보이드(115v)는 에어 갭일 수 있다. 보이드(115v)는 낮은 유전 상수를 가지므로, 몇몇 실시예에 따른 반도체 메모리 장치의 기생 커패시턴스를 효과적으로 감소시킬 수 있다. 보이드(115v)는 필링 절연막(115) 내에 형성되는 것만이 도시되었으나, 이는 예시적인 것일 뿐이다. 다른 예로, 몇몇 실시예에 따른 반도체 메모리 장치의 기생 커패시턴스를 감소시키기 위해, 보이드(115v)는 도 2의 제2 층간 절연막(114) 내에 형성될 수도 있음은 물론이다.
도 5를 참조하면, 몇몇 실시예에 따른 반도체 메모리 장치에서, 채널층(130)은 셀 트렌치(112t)를 채운다.
예를 들어, 채널층(130)은 필링부(134)를 포함할 수 있다. 필링부(134)는 관통부(132)로부터 연장되어 셀 트렌치(112t)를 채울 수 있다. 몇몇 실시예에 따른 반도체 메모리 장치에서, 제1 게이트 전극(150A)에 인접하는 필링부(134)의 일부는 제1 게이트 전극(150A)을 포함하는 트랜지스터의 채널 영역으로 기능할 수 있고, 제2 게이트 전극(150B)에 인접하는 필링부(134)의 다른 일부는 제2 게이트 전극(150B)을 포함하는 트랜지스터의 채널 영역으로 기능할 수 있다.
몇몇 실시예에서, 필링부(134)의 일부는 제1 층간 절연막(112)의 상면 상에 배치될 수 있다. 예를 들어, 필링부(134)의 일부는 제1 게이트 전극(150A)의 상면 및 제2 게이트 전극(150B)의 상면을 따라 더 연장될 수 있다.
도 6을 참조하면, 몇몇 실시예에 따른 반도체 메모리 장치는 주변 회로 소자(PT) 및 배선간 절연막(210)을 더 포함한다.
주변 회로 소자(PT) 및 배선간 절연막(210)은 제1 기판(100) 상에 형성될 수 있다. 주변 회로 소자(PT)는 제어 소자들 및 더미 소자들을 포함하여, 제1 기판(100) 상에 형성된 반도체 메모리 소자들의 기능을 제어할 수 있다. 배선간 절연막(210)은 주변 회로 소자(PT)를 덮을 수 있다.
몇몇 실시예에서, 주변 회로 소자(PT)는 제1 기판(100)의 상면 상에 차례로 형성되는 제4 도전 패턴(220) 및 제5 도전 패턴(230)을 포함할 수 있다. 제4 도전 패턴(220) 및 제5 도전 패턴(230)은 반도체 메모리 소자들의 기능을 제어하기 위한 다양한 회로 소자들을 구성할 수 있다. 주변 회로 소자(PT)는 예를 들어, 트랜지스터 등의 다양한 능동 소자(active element)뿐만 아니라, 커패시터(capacitor), 레지스터(resistor), 인덕터(inductor) 등의 다양한 수동 소자(passive element)를 포함할 수도 있다.
몇몇 실시예에서, 주변 회로 소자(PT) 및 배선간 절연막(210)은 제1 층간 절연막(112) 아래에 배치될 수 있다. 예를 들어, 하부 절연막(110)은 배선간 절연막(210)의 상면 상에 적층될 수 있다. 제1 층간 절연막(112)은 하부 절연막(110)의 상면 상에 적층될 수 있다. 즉, 몇몇 실시예에 따른 반도체 메모리 장치는 COP(cell on peri) 구조를 가질 수 있다.
몇몇 실시예에서, 주변 회로 소자(PT)는 도전 라인(120)과 접속될 수 있다. 예를 들어, 배선간 절연막(210) 내에 주변 회로 소자(PT)와 접속되는 배선 패턴(240)이 형성될 수 있다. 또한, 하부 절연막(110)을 관통하여 도전 라인(120)과 배선 패턴(240)을 연결하는 접속 비아(250)가 형성될 수 있다. 이에 따라, 도전 라인(120)은 주변 회로 소자(PT)에 의해 전기적으로 제어될 수 있다.
도 7 및 도 8을 참조하면, 몇몇 실시예에 따른 반도체 메모리 장치에서, 커패시터 구조체들(170A, 170B)은 제1 기판(100)과 채널층(130) 사이에 개재된다.
커패시터 구조체들(170A, 170B)은 제1 기판(100) 상에 형성될 수 있다. 예를 들어, 제3 도전 패턴(176)은 하부 절연막(110) 상에 형성될 수 있다. 또한, 제3 도전 패턴(176) 및 하부 절연막(110) 상에 제4 층간 절연막(118)이 형성될 수 있다. 제3 배리어 도전막(177), 커패시터 유전층(175) 및 하부 전극(173A, 173B)은 제4 층간 절연막(118) 상에 차례로 적층될 수 있다.
제3 층간 절연막(116)은 제4 층간 절연막(118) 상에 형성될 수 있다. 랜딩 패드들(160A, 160B)은 제3 층간 절연막(116) 내에 형성되어 하부 전극(173A, 173B)의 상면과 접속될 수 있다.
제1 층간 절연막(112) 및 제2 층간 절연막(114)은 제3 층간 절연막(116) 상에 형성될 수 있다. 채널층(130)은 랜딩 패드들(160A, 160B)과 접속될 수 있다. 도전 라인(120)은 제1 층간 절연막(112) 상에 형성될 수 있다. 도전 라인(120)은 채널층(130)과 접속될 수 있다.
도 7을 참조하면, 몇몇 실시예에서, 셀 트렌치(112t)의 폭은 제1 기판(100)의 상면에 가까워짐에 따라 증가할 수 있다. 여기서, 셀 트렌치(112t)의 폭이란, 제1 방향(X)에서의 폭을 의미한다.
도 7의 도전 라인(120), 제1 층간 절연막(112), 게이트 전극들(150A, 150B), 게이트 절연층(140), 채널층(130) 및 제2 층간 절연막(114)은 도 2의 도전 라인(120), 제1 층간 절연막(112), 게이트 전극들(150A, 150B), 게이트 절연층(140), 채널층(130) 및 제2 층간 절연막(114)이 뒤집힌 형태일 수 있다. 예를 들어, 제1 게이트 전극(150A)의 하면을 따라 연장되는 제1 연장부(134A)의 하면은 제1 랜딩 패드(160A)의 상면과 접속될 수 있고, 제2 게이트 전극(150B)의 하면을 따라 연장되는 제2 연장부(134B)의 하면은 제2 랜딩 패드(160B)의 상면과 접속될 수 있다.
도 8을 참조하면, 몇몇 실시예에서, 셀 트렌치(112t)의 폭은 제1 기판(100)의 상면에 가까워짐에 따라 감소할 수 있다. 여기서, 셀 트렌치(112t)의 폭이란, 제1 방향(X)에서의 폭을 의미한다.
도 8에서, 분리 트렌치(150t) 및 컨택 트렌치(140t)는 랜딩 패드들(160A, 160B)을 노출시킬 수 있다. 예를 들어, 분리 트렌치(150t)의 및 컨택 트렌치(140t)의 하면은 랜딩 패드들(160A, 160B)의 상면을 노출시킬 수 있다. 채널층(130)은 분리 트렌치(150t) 및 컨택 트렌치(140t)를 통해 랜딩 패드들(160A, 160B)의 상면과 접속될 수 있다. 예를 들어, 제1 연장부(134A)는 분리 트렌치(150t)의 측면 및 컨택 트렌치(140t)의 측면을 따라 연장되어 제1 랜딩 패드(160A)와 접속될 수 있고, 제2 연장부(134B)는 분리 트렌치(150t)의 측면 및 컨택 트렌치(140t)의 측면을 따라 연장되어 제2 랜딩 패드(160B)와 접속될 수 있다.
몇몇 실시예에서, 제1 연장부(134A) 및 제2 연장부(134B)는 제1 방향(X)에서 서로 이격될 수 있다. 예를 들어, 제2 층간 절연막(114)은 제1 연장부(134A)와 제2 연장부(134B) 사이에 개재되어 제1 연장부(134A)와 제2 연장부(134B)를 분리할 수 있다.
몇몇 실시예에서, 도전 라인(120)은 제1 연장부(134A) 및 제2 연장부(134B)와 접속될 수 있다. 예를 들어, 도전 라인(120)은 제1 게이트 전극(150A)의 상면을 따라 연장되는 제1 연장부(134A)의 상면 및 제2 게이트 전극(150B)의 상면을 따라 연장되는 제2 연장부(134B)의 상면과 접촉할 수 있다.
도 9a를 참조하면, 몇몇 실시예에 따른 반도체 메모리 장치는 메모리 구조체들(400A, 400B)을 포함한다.
메모리 구조체들(400A, 400B)은 각각 채널층(130)과 접속될 수 있다. 몇몇 실시예에서, 메모리 구조체들(400A, 400B)은 제1 방향(X)을 따라 배열되는 제1 메모리 구조체(400A) 및 제2 메모리 구조체(400B)를 포함할 수 있다. 제1 메모리 구조체(400A) 및 제2 메모리 구조체(400B)는 각각 채널층(130)과 접속될 수 있다. 예를 들어, 제1 메모리 구조체(400A)는 제1 연장부(134A)의 상면과 접촉할 수 있고, 제2 메모리 구조체(400B)는 제2 연장부(134B)의 상면과 접촉할 수 있다.
메모리 구조체들(400A, 400B)은 각각 제1 전극(410), 가변 저항 패턴(420) 및 제2 전극(430)을 포함할 수 있다. 제1 전극(410), 가변 저항 패턴(420) 및 제2 전극(430)은 채널층(130) 상에 차례로 형성될 수 있다. 제1 전극(410)은 채널층(130)과 가변 저항 패턴(420)을 연결할 수 있다. 제2 전극(430)은 가변 저항 패턴(420)과 접속될 수 있다.
몇몇 실시예에서, 메모리 구조체들(400A, 400B)은 몇몇 실시예에 따른 반도체 메모리 장치를 상변화 메모리 소자(phase changeable RAM, PRAM)로 제공할 수 있다.
예를 들어, 가변 저항 패턴(420)은 줄 열(Joule heat)에 의한 상변화(phase change)로 데이터를 저장할 수 있다. 가변 저항 패턴(420)은 예시적으로, 칼코게나이드(chalcogenide) 및 초격자(super lattice) 중 적어도 하나를 포함하는 상변화 물질로 구성될 수 있다. 상기 칼코게나이드는 예시적으로, Ge-Sb-Te, Ge-Te-As, Sn-Te-Sn, Ge-Te, Sb-Te, Se-Te-Sn, Ge-Te-Se, Sb-Se-Bi, Ge-Bi-Te, Ge-Te-Ti, In-Se, Ga-Te-Se, In-Sb-Te 및 Bi-Sb-Te 중 적어도 하나를 포함할 수 있다. 상기 초격자는 예시적으로, Ge-Te와 Sb-Te가 교대로 적층된 합금을 포함할 수 있다.
몇몇 실시예에서, 메모리 구조체들(400A, 400B)은 몇몇 실시예에 따른 반도체 메모리 장치를 저항 메모리 소자(resistive RAM, RRAM)로 제공할 수 있다.
예를 들어, 가변 저항 패턴(420)은 페로브스카이트(perovskite) 계열 물질 또는 전이 금속 산화물로 인한 저항 변화로 데이터를 저장할 수 있다. 상기 페로브스카이트 계열 물질은 예시적으로, STO(SrTiO3), BTO(BaTiO3) 및 PCMO(Pr1-XCaXMnO3) 중 적어도 하나를 포함할 수 있다. 상기 전이 금속 산화물은 예시적으로, 티타늄 산화물(TiOx), 지르코늄 산화물(ZrOx), 알루미늄 산화물(AlOx), 하프늄 산화물(HfOx), 탄탈륨 산화물(TaOx), 니오븀 산화물(NbOx), 코발트 산화물(CoOx), 텅스텐 산화물(WOx), 란탄 산화물(LaOx) 및 아연 산화물(ZnOx) 중 적어도 하나를 포함할 수 있다.
몇몇 실시예에서, 메모리 구조체들(400A, 400B)은 몇몇 실시예에 따른 반도체 메모리 장치를 자기 메모리 소자(magnetic RAM, MRAM)로 제공할 수 있다.
예를 들어, 가변 저항 패턴(420)은 자기장 또는 스핀 전달 토크(spin transfer torque, STT)로 인한 저항 변화로 데이터를 저장할 수 있다. 예시적으로, 가변 저항 패턴(420)은 철(Fe), 니켈(Ni), 코발트(Co), 디스프로슘(Dy) 및 가돌리늄(Gd) 중 적어도 하나를 포함하는 강자성체를 포함할 수 있다.
몇몇 실시예에서, 메모리 구조체들(400A, 400B)은 몇몇 실시예에 따른 반도체 메모리 장치를 강유전체 메모리 소자(ferroelectric RAM, FeRAM)로 제공할 수 있다.
예시적으로, 가변 저항 패턴(420)은 티탄산 바륨(BaTiO3), 티탄산 지르콘산 연(PbZrTiO3, PZT), 탄탈산 스트론튬 비스무스(STB; SrBi2Ta2O9), 비스무스 철 산화물(BiFeO3, BFO), 하프늄 산화물(HfO2) 등의 강유전체를 포함할 수 있다.
도 9b를 참조하면, 몇몇 실시예에 따른 반도체 메모리 장치는 커패시터 구조체(예컨대, 도 2의 커패시터 구조체들(170A, 170B))를 포함하지 않는다.
몇몇 실시예에 따른 반도체 메모리 장치는 1트랜지스터 DRAM(1T-DRAM)으로 제공될 수 있다. 예를 들어, 몇몇 실시예에 따른 반도체 메모리 장치는 SOI(Semiconductor On Insulator) 형태의 제1 기판(100)에 의한 플로팅 바디 효과를 이용하여 데이터(전하)를 저장할 수 있다.
몇몇 실시예에서, 게이트 절연층(140)은 몇몇 실시예에 따른 반도체 메모리 장치를 강유전체 메모리 소자(ferroelectric RAM, FeRAM)로 제공할 수 있다. 예시적으로, 게이트 절연층(140)은 티탄산 바륨(BaTiO3), 티탄산 지르콘산 연(PbZrTiO3, PZT), 탄탈산 스트론튬 비스무스(STB; SrBi2Ta2O9), 비스무스 철 산화물(BiFeO3, BFO), 하프늄 산화물(HfO2) 등의 강유전체를 포함할 수 있다.
도 10 내지 도 12는 몇몇 실시예에 따른 반도체 메모리 장치의 적층 구조를 설명하기 위한 다양한 단면도들이다. 설명의 편의를 위해, 도 1 내지 도 9b를 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 10 및 도 11을 참조하면, 몇몇 실시예에 따른 반도체 메모리 장치는 제1 스택(ST1) 및 제2 스택(ST2)을 포함한다.
제1 스택(ST1) 및 제2 스택(ST2)은 제1 기판(100) 상에 차례로 적층될 수 있다. 즉, 제1 스택(ST1) 및 제2 스택(ST2)은 수직 방향(예컨대, 제3 방향(Z))을 따라 배열될 수 있다. 제1 스택(ST1) 및 제2 스택(ST2)은 각각 상술한 도전 라인(120), 제1 층간 절연막(112), 게이트 전극들(150A, 150B), 게이트 절연층(140), 채널층(130), 제2 층간 절연막(114), 랜딩 패드들(160A, 160B) 및 커패시터 구조체들(170A, 170B)을 포함할 수 있다.
도 10을 참조하면, 몇몇 실시예에서, 제2 스택(ST2)의 도전 라인(120)은 제1 스택(ST1)의 커패시터 구조체들(170A, 170B) 상에 적층될 수 있다. 예를 들어, 제2 스택(ST2)의 도전 라인(120)은 제1 스택(ST1)의 커패시터 구조체들(170A, 170B)과 제2 스택(ST2)의 채널층(130) 사이에 개재될 수 있다.
도 10에서, 제1 기판(100) 상에 2개의 스택들만이 적층되는 것으로 도시되었으나, 이는 예시적인 것일 뿐이다. 제1 기판(100) 상에는 3개 이상의 스택들이 적층될 수도 있음은 물론이다.
도 11을 참조하면, 몇몇 실시예에서, 제2 스택(ST2)의 커패시터 구조체들(170A, 170B)은 제1 스택(ST1)의 커패시터 구조체들(170A, 170B) 상에 적층될 수 있다. 예를 들어, 제2 스택(ST2)의 커패시터 구조체들(170A, 170B)은 제1 스택(ST1)의 커패시터 구조체들(170A, 170B)과 제2 스택(ST2)의 채널층(130) 사이에 개재될 수 있다.
몇몇 실시예에서, 제1 스택(ST1) 및 제2 스택(ST2)은 WtoW(wafer to wafer) 본딩 방식에 의해 적층될 수 있다. 예를 들어, 제2 스택(ST2)의 도전 라인(120), 제1 층간 절연막(112), 게이트 전극들(150A, 150B), 게이트 절연층(140), 채널층(130), 제2 층간 절연막(114), 랜딩 패드들(160A, 160B) 및 커패시터 구조체들(170A, 170B)은 제2 기판(500) 상에 형성될 수 있다. 또한, 제1 스택(ST1) 및 제2 스택(ST2)은 각각 커패시터 구조체들(170A, 170B) 상에 형성되는 부착막(510, 520)을 포함할 수 있다. 부착막(510, 520)이 서로 부착됨에 따라, 제2 스택(ST2)은 제1 스택(ST1) 상에 적층될 수 있다.
도 12를 참조하면, 몇몇 실시예에 따른 반도체 메모리 장치에서, 도전 라인(120), 채널층(130) 및 커패시터 구조체들(170A, 170B)은 제1 기판(100)의 상면과 평행한 방향을 따라 배열된다.
예를 들어, 도전 라인(120), 채널층(130) 및 커패시터 구조체들(170A, 170B)은 하부 절연막(110) 상에서 제1 방향(X)을 따라 차례로 배열될 수 있다.
몇몇 실시예에서, 복수의 채널층(130)들은 수직 방향(예컨대, 제3 방향(Z))을 따라 배열될 수 있다. 도 12에서, 제1 기판(100) 상에 3개의 채널층(130)들만이 배열되는 것으로 도시되었으나, 이는 예시적인 것일 뿐이다. 제1 기판(100) 상에는 4개 이상의 채널층(130)들이 배열될 수도 있음은 물론이다.
몇몇 실시예에서, 도전 라인(120)은 수직 방향(예컨대, 제3 방향(Z))을 따라 길게 연장될 수 있다. 예를 들어, 제3 방향(Z)으로 연장되어 제1 층간 절연막(112)을 관통하는 관통 홀(120H)이 형성될 수 있다. 도전 라인(120)은 관통 홀(120H)을 채울 수 있다. 도전 라인(120)은 수직 방향(예컨대, 제3 방향(Z))을 따라 배열되는 복수의 채널층(130)들과 접속될 수 있다.
이하에서, 도 1 내지 도 32를 참조하여, 예시적인 실시예들에 따른 반도체 메모리 장치의 제조 방법을 설명한다.
도 13 내지 도 27은 몇몇 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 설명의 편의를 위해, 도 1 내지 도 12를 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 13 및 도 14를 참조하면, 제1 기판(100) 상에 도전 라인(120) 및 제1 층간 절연막(112)을 형성한다.
예를 들어, 제1 기판(100) 상에 하부 절연막(110)이 형성될 수 있고, 하부 절연막(110) 상에 도전 라인(120)이 형성될 수 있다. 도전 라인(120)은 제1 방향(X)으로 길게 연장될 수 있다. 복수의 도전 라인(120)들은 각각 제1 방향(X)으로 연장되며, 제1 방향(X)과 교차하는 제2 방향(Y)에서 등간격으로 이격될 수 있다.
제1 층간 절연막(112)은 하부 절연막(110) 상에 형성될 수 있다. 제1 층간 절연막(112)은 하부 절연막(110)의 상면 및 도전 라인(120)의 상면을 덮을 수 있다.
도 15 및 도 16을 참조하면, 제1 층간 절연막(112) 내에 셀 트렌치(112t)를 형성한다.
셀 트렌치(112t)는 제2 방향(Y)으로 길게 연장되어 도전 라인(120)을 가로지를 수 있다. 복수의 셀 트렌치(112t)들은 각각 제2 방향(Y)으로 연장되며, 제1 방향(X)에서 등간격으로 이격될 수 있다. 이로 인해, 제1 층간 절연막(112)은 각각 제2 방향(Y)으로 연장되며 셀 트렌치(112t)에 의해 서로 이격되는 핀 형태의 절연 패턴들을 형성할 수 있다.
도 17 및 도 18을 참조하면, 셀 트렌치(112t) 내에 예비 게이트 전극층(150)을 형성한다.
예비 게이트 전극층(150)은 셀 트렌치(112t)의 하면 및 측면을 따라 연장될 수 있다. 또한, 예비 게이트 전극층(150)은 제2 방향(Y)으로 길게 연장되어 도전 라인(120)을 가로지를 수 있다.
몇몇 실시예에서, 예비 게이트 전극층(150)은 제1 도전 패턴(152) 및 제1 배리어 도전막(154)을 포함할 수 있다. 제1 도전 패턴(152) 및 제1 배리어 도전막(154)은 셀 트렌치(112t) 내에 차례로 적층될 수 있다.
몇몇 실시예에서, 예비 게이트 전극층(150)은 제1 층간 절연막(112)의 상면을 노출시키도록 형성될 수 있다. 예를 들어, 제1 층간 절연막(112)의 상면을 노출시키는 평탄화 공정이 수행될 수 있다. 상기 평탄화 공정은 화학적 기계적 연마(chemical mechanical polishing, CMP) 공정을 포함할 수 있으나, 이에 제한되는 것은 아니다.
도 19 및 도 20을 참조하면, 셀 트렌치(112t) 내에 게이트 전극들(150A, 150B)을 형성한다.
예를 들어, 제1 층간 절연막(112) 및 예비 게이트 전극층(150) 내에 분리 트렌치(150t)가 형성될 수 있다. 분리 트렌치(150t)는 제2 방향(Y)으로 연장되어 게이트 전극들(150A, 150B)을 분리할 수 있다. 이에 따라, 제1 방향(X)에서 서로 이격되는 제1 게이트 전극(150A) 및 제2 게이트 전극(150B)이 형성될 수 있다. 또한, 분리 트렌치(150t)는 도전 라인(120)의 일부를 노출시킬 수 있다. 예를 들어, 분리 트렌치(150t)의 하면은 도전 라인(120)의 상면의 일부를 노출시킬 수 있다.
이어서, 도 21을 참조하면, 게이트 전극들(150A, 150B) 상에 게이트 절연층(140)을 형성한다.
게이트 절연층(140)은 게이트 전극들(150A, 150B) 상에 적층될 수 있다. 예를 들어, 게이트 절연층(140)은 게이트 전극들(150A, 150B), 제1 층간 절연막(112) 및 분리 트렌치(150t)의 프로파일을 따라 컨포멀하게 연장될 수 있다.
게이트 절연층(140)은 도전 라인(120)의 일부를 노출시키도록 패터닝될 수 있다. 예를 들어, 게이트 절연층(140)은 분리 트렌치(150t) 내의 컨택 트렌치(140t)를 포함할 수 있다. 컨택 트렌치(140t)의 하면은 도전 라인(120)의 상면의 일부를 노출시킬 수 있다.
도 22 및 도 23을 참조하면, 게이트 절연층(140) 상에 채널층(130)을 형성한다.
채널층(130)은 게이트 절연층(140) 상에 적층될 수 있다. 예를 들어, 채널층(130)은 게이트 전극들(150A, 150B) 및 게이트 절연층(140)을 따라 연장될 수 있다. 채널층(130)은 예를 들어, 원자층 증착(atomic layer deposition, ALD) 공정에 의해 형성될 수 있으나, 이에 제한되는 것은 아니다.
채널층(130)은 컨택 트렌치(140t)를 채우도록 형성될 수 있다. 이에 따라, 채널층(130)은 분리 트렌치(150t) 및 컨택 트렌치(140t)를 통해 도전 라인(120)의 상면과 접속될 수 있다.
채널층(130)은 반도체 물질을 포함할 수 있다. 일례로, 채널층(130)은 산화물 반도체 물질을 포함할 수 있다. 다른 예로, 채널층(130)은 원소 반도체 물질인 실리콘(Si), 게르마늄(Ge) 또는 이들에 도핑된 물질을 포함할 수 있다. 또는, 채널층(130)은 IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수도 있다. 다른 예로, 채널층(130)은 2차원 반도체 물질을 포함할 수 있다. 채널층(130)은 상술한 반도체 물질들의 단일층 또는 다중층을 포함할 수 있다. 바람직하게는, 채널층(130)은 IGZO를 포함할 수 있다.
도 24 및 도 25를 참조하면, 채널층(130)을 패터닝한다.
예를 들어, 제1 방향(X) 및 제2 방향(Y)에서 서로 이격되어 행렬(matrix) 형태로 배열되는 복수의 채널층(130)들이 형성될 수 있다. 또한, 관통부(132), 제1 연장부(134A) 및 제2 연장부(134B)를 포함하는 채널층(130)이 형성될 수 있다.
이어서, 채널층(130) 상에 제2 층간 절연막(114)이 형성될 수 있다. 제2 층간 절연막(114)은 서로 이격되어 행렬(matrix) 형태로 배열되는 복수의 채널층(130)들을 분리할 수 있다. 몇몇 실시예에서, 제2 층간 절연막(114)의 상면은 채널층(130)의 상면과 동일 레벨에 배치될 수 있다. 예를 들어, 채널층(130)의 상면을 노출시키는 평탄화 공정이 수행될 수 있다. 상기 평탄화 공정은 화학적 기계적 연마(CMP) 공정을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 제2 층간 절연막(114)은 제1 연장부(134A)와 제2 연장부(134B) 사이에 개재될 수 있다. 예를 들어, 제2 층간 절연막(114)은 채널층(130) 상에 형성되어 셀 트렌치(112t)를 채울 수 있다.
도 26 및 도 27을 참조하면, 채널층(130) 상에 랜딩 패드들(160A, 160B)을 형성한다.
예를 들어, 제1 층간 절연막(112) 및 제2 층간 절연막(114) 상에 제3 층간 절연막(116)이 형성될 수 있다. 랜딩 패드들(160A, 160B)은 각각 제3 층간 절연막(116) 내에 형성되어 채널층(130)의 상부와 접속될 수 있다.
이어서, 도 1 및 도 2를 참조하면, 랜딩 패드들(160A, 160B) 상에 커패시터 구조체들(170A, 170B)을 형성한다.
예를 들어, 랜딩 패드들(160A, 160B) 상에, 랜딩 패드들(160A, 160B)과 대응되도록 배열되는 하부 전극들(173A, 173B)이 형성될 수 있다. 이어서, 하부 전극들(173A, 173B) 상에, 차례로 커패시터 유전층(175) 및 상부 전극(178)이 형성될 수 있다. 따라서, 성능 및 신뢰성이 향상된 반도체 메모리 장치의 제조 방법이 제공될 수 있다.
도 28은 몇몇 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 중간 단계 도면이다. 설명의 편의를 위해, 도 1 내지 도 27을 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다. 참고적으로, 도 28은 도 25 이후의 단계를 설명하기 위한 중간 단계 도면이다.
도 28을 참조하면, 채널층(130) 상에 필링 절연막(115)을 형성한다.
필링 절연막(115)은 채널층(130) 상에 형성되어 셀 트렌치(112t)를 채울 수 있다. 예를 들어, 제1 연장부(134A)와 제2 연장부(134B) 사이에 개재되는 제2 층간 절연막(114)이 제거될 수 있다. 이어서, 제2 층간 절연막(114)이 제거된 영역 내에 필링 절연막(115)이 형성될 수 있다. 몇몇 실시예에서, 필링 절연막(115)은 저유전율(low-k) 물질을 포함할 수 있다.
몇몇 실시예에서, 필링 절연막(115)의 상면은 채널층(130)의 상면과 동일 레벨에 배치될 수 있다. 예를 들어, 채널층(130)의 상면을 노출시키는 평탄화 공정이 수행될 수 있다. 상기 평탄화 공정은 화학적 기계적 연마(CMP) 공정을 포함할 수 있으나, 이에 제한되는 것은 아니다.
이어서, 도 26 및 도 27, 도 1 및 도 2를 이용하여 상술한 단계가 수행될 수 있다. 이를 통해, 도 4를 이용하여 상술한 반도체 메모리 장치의 제조 방법이 제공될 수 있다.
도 29는 몇몇 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 중간 단계 도면이다. 설명의 편의를 위해, 도 1 내지 도 27을 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다. 참고적으로, 도 29는 도 21 이후의 단계를 설명하기 위한 중간 단계 도면이다.
도 29를 참조하면, 게이트 절연층(140) 상에 셀 트렌치(112t)를 채우는 채널층(130)을 형성한다.
이어서, 도 24 내지 도 27, 도 1 및 도 2를 이용하여 상술한 단계가 수행될 수 있다. 이를 통해, 도 5를 이용하여 상술한 반도체 메모리 장치의 제조 방법이 제공될 수 있다.
도 30 내지 도 32는 몇몇 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 설명의 편의를 위해, 도 1 내지 도 27을 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다. 참고적으로, 도 31은 도 30의 C-C를 따라 절단한 단면도이다.
도 30 및 도 31을 참조하면, 제1 기판(100) 상에 커패시터 구조체들(170A, 170B) 및 랜딩 패드들(160A, 160B)을 형성한다.
예를 들어, 하부 절연막(110) 상에 제3 도전 패턴(176)이 형성될 수 있다. 이서서, 제3 도전 패턴(176) 및 하부 절연막(110) 상에 제4 층간 절연막(118)이 형성될 수 있다. 제3 배리어 도전막(177), 커패시터 유전층(175) 및 하부 전극(173A, 173B)은 제4 층간 절연막(118) 상에 차례로 적층될 수 있다.
또한, 제4 층간 절연막(118) 상에 제3 층간 절연막(116)이 형성될 수 있다. 랜딩 패드들(160A, 160B)은 제3 층간 절연막(116) 내에 형성되어 하부 전극(173A, 173B)의 상면과 접속될 수 있다.
도 32를 참조하면, 랜딩 패드들(160A, 160B) 상에 채널층(130)을 부착한다.
채널층(130)은 예를 들어, 도 13 내지 도 25를 이용하여 상술한 것과 유사하게 형성될 수 있다. 이어서, 도시된 것처럼, 채널층(130)은 뒤집힌 형태로 랜딩 패드들(160A, 160B) 상에 제공될 수 있다. 이를 통해, 도 7을 이용하여 상술한 반도체 메모리 장치의 제조 방법이 제공될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 제1 기판 110: 하부 절연막
112: 제1 층간 절연막 112t: 셀 트렌치
114: 제2 층간 절연막 116: 제3 층간 절연막
118: 제4 층간 절연막 120: 도전 라인
130: 채널층 132: 관통부
134A: 제1 연장부 134B: 제2 연장부
140: 게이트 절연층 140t: 컨택 트렌치
150A: 제1 게이트 전극 150B: 제2 게이트 전극
150t: 분리 트렌치 160A: 제1 랜딩 패드
160B: 제2 랜딩 패드 170A: 제1 커패시터 구조체
170B: 제2 커패시터 구조체 173A: 제1 하부 전극
173B: 제2 하부 전극 175: 커패시터 유전층
178: 상부 전극

Claims (20)

  1. 기판 상에, 제1 방향으로 연장되는 도전 라인;
    상기 기판 상에, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 셀 트렌치를 포함하는 층간 절연막;
    상기 셀 트렌치 내에, 상기 제1 방향에서 서로 이격되어 상기 제2 방향으로 각각 연장되는 제1 게이트 전극 및 제2 게이트 전극;
    상기 제1 게이트 전극 및 상기 제2 게이트 전극 상에, 상기 셀 트렌치의 적어도 일부를 채우며, 상기 도전 라인과 접속되는 채널층; 및
    상기 제1 게이트 전극과 상기 채널층 사이 및 상기 제2 게이트 전극과 상기 채널층 사이에 개재되는 게이트 절연층을 포함하는 반도체 메모리 장치.
  2. 제 1항에 있어서,
    상기 채널층은 산화물 반도체 물질을 포함하는 반도체 메모리 장치.
  3. 제 2항에 있어서,
    상기 채널층은 IGZO를 포함하는 반도체 메모리 장치.
  4. 제 1항에 있어서,
    상기 제1 게이트 전극 및 상기 제2 게이트 전극은 각각 상기 층간 절연막과 상기 채널층 사이에 개재되는 반도체 메모리 장치.
  5. 제 1항에 있어서,
    상기 채널층은,
    상기 제1 게이트 전극과 상기 제2 게이트 전극 사이에, 상기 층간 절연막을 관통하여 상기 도전 라인과 접속되는 관통부와,
    상기 관통부로부터 상기 제1 게이트 전극의 측면을 따라 연장되는 제1 연장부와,
    상기 관통부로부터 상기 제2 게이트 전극의 측면을 따라 연장되는 제2 연장부를 포함하는 반도체 메모리 장치.
  6. 제 5항에 있어서,
    상기 제1 연장부 및 상기 제2 연장부는 상기 셀 트렌치 내에서 서로 대향되는 반도체 메모리 장치.
  7. 제 5항에 있어서,
    상기 제1 연장부는 상기 제1 게이트 전극의 상면을 따라 더 연장되고,
    상기 제2 연장부는 상기 제2 게이트 전극의 상면을 따라 더 연장되는 반도체 메모리 장치.
  8. 제 5항에 있어서,
    상기 제1 연장부와 상기 제2 연장부 사이에, 상기 셀 트렌치의 적어도 일부를 채우며, 실리콘 산화물보다 작은 유전 상수를 갖는 필링 절연막을 더 포함하는 반도체 메모리 장치.
  9. 제 5항에 있어서,
    상기 제1 연장부와 상기 제2 연장부 사이에, 보이드(void)를 더 포함하는 반도체 메모리 장치.
  10. 제 1항에 있어서,
    상기 제1 게이트 전극에 인접하는 상기 채널층의 일단과 접속되는 제1 커패시터 구조체와,
    상기 제2 게이트 전극에 인접하는 상기 채널층의 타단과 접속되는 제2 커패시터 구조체를 더 포함하는 반도체 메모리 장치.
  11. 제 10항에 있어서,
    상기 채널층의 일단과 상기 제1 커패시터 구조체를 연결하는 제1 랜딩 패드와,
    상기 채널층의 타단과 상기 제2 커패시터 구조체를 연결하는 제2 랜딩 패드를 더 포함하는 반도체 메모리 장치.
  12. 제 1항에 있어서,
    상기 기판 상에, 상기 도전 라인과 전기적으로 연결되는 주변 회로 소자와,
    상기 기판 상에, 상기 주변 회로 소자를 덮는 배선간 절연막을 더 포함하되,
    상기 층간 절연막은 상기 배선간 절연막의 상면 상에 적층되는 반도체 메모리 장치.
  13. 기판 상에, 제1 방향으로 연장되는 도전 라인;
    상기 기판 상에, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 셀 트렌치를 포함하는 층간 절연막;
    상기 셀 트렌치 내에, 상기 제1 방향에서 서로 이격되어 상기 제2 방향으로 각각 연장되는 제1 게이트 전극 및 제2 게이트 전극;
    상기 도전 라인을 노출시키며, 상기 제2 방향으로 연장되어 상기 제1 게이트 전극과 상기 제2 게이트 전극을 분리하는 분리 트렌치;
    상기 분리 트렌치를 통해 상기 도전 라인과 접속되며, 상기 제1 게이트 전극 및 상기 제2 게이트 전극을 따라 연장되는 채널층; 및
    상기 제1 게이트 전극과 상기 채널층 사이 및 상기 제2 게이트 전극과 상기 채널층 사이에 개재되는 게이트 절연층을 포함하는 반도체 메모리 장치.
  14. 제 13항에 있어서,
    상기 채널층은 산화물 반도체 물질을 포함하는 반도체 메모리 장치.
  15. 제 13항에 있어서,
    상기 게이트 절연층은, 상기 층간 절연막의 상면 및 상기 분리 트렌치의 측면을 따라 연장되는 반도체 메모리 장치.
  16. 제 13항에 있어서,
    상기 게이트 절연층은, 상기 분리 트렌치 내에 상기 도전 라인을 노출시키는 컨택 트렌치를 포함하고,
    상기 채널층은 상기 컨택 트렌치를 통해 상기 도전 라인과 접속되는 반도체 메모리 장치.
  17. 제 13항에 있어서,
    각각의 상기 제1 게이트 전극 및 상기 제2 게이트 전극은, 도전 패턴과, 상기 도전 패턴과 상기 게이트 절연층 사이에 개재되는 배리어 도전막을 포함하는 반도체 메모리 장치.
  18. 기판 상에, 제1 방향으로 연장되는 비트 라인;
    상기 기판 상에, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 셀 트렌치를 포함하는 제1 층간 절연막;
    상기 셀 트렌치 내에, 상기 제1 방향에서 서로 이격되어 상기 제2 방향으로 각각 연장되는 제1 워드 라인 및 제2 워드 라인;
    상기 제1 워드 라인 및 상기 제2 워드 라인 상에, 상기 셀 트렌치의 적어도 일부를 채우고, 상기 비트 라인과 접속되며, 산화물 반도체 물질을 포함하는 채널층;
    상기 제1 워드 라인과 상기 채널층 사이 및 상기 제2 워드 라인과 상기 채널층 사이에 개재되는 게이트 절연층;
    상기 제1 워드 라인에 인접하는 상기 채널층의 일단과 접속되는 제1 커패시터 구조체; 및
    상기 제2 워드 라인에 인접하는 상기 채널층의 타단과 접속되는 제2 커패시터 구조체를 포함하는 반도체 메모리 장치.
  19. 제 18항에 있어서,
    상기 채널층은 IGZO를 포함하는 반도체 메모리 장치.
  20. 기판 상에, 제1 방향으로 연장되는 도전 라인을 형성하고,
    상기 기판 상에, 상기 도전 라인을 덮는 층간 절연막을 형성하고,
    상기 층간 절연막 내에, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 셀 트렌치를 형성하고,
    상기 셀 트렌치 내에, 상기 제2 방향으로 연장되는 예비 게이트 전극층을 형성하고,
    상기 예비 게이트 전극층을 절단하여, 상기 제1 방향에서 서로 이격되는 제1 게이트 전극 및 제2 게이트 전극을 형성하고,
    상기 제1 게이트 전극 및 상기 제2 게이트 전극 상에, 게이트 절연층을 형성하고,
    상기 게이트 절연층 상에, 상기 도전 라인과 접속되는 채널층을 형성하는 것을 포함하는 반도체 메모리 장치의 제조 방법.
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