CN219269471U - 半导体装置 - Google Patents

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Abstract

半导体装置包括底部电极、绝缘体层、半导体层、介电层、铁电层以及顶部电极。底部电极设置于基板上。绝缘体层设置于底部电极上，且具有不同厚度的多个区段。半导体层设置于绝缘体层上。介电层设置于半导体层上。铁电层设置于介电层上。顶部电极设置于铁电层上。

Description

半导体装置
技术领域
本揭露是关于一种半导体装置。
背景技术
集成电路(integrated circuit，IC)行业已经历指数式增长。IC材料及设计方面的技术进步已产生一代又一代的集成电路，其中每一代具有比前一代更小、更复杂的电路。在IC的发展过程中，功能密度(即，每一晶片面积上的互连装置数目)普遍增加，而几何尺寸(即，可使用制造工艺产生的最小组件(或接线))减小。这种规模缩小的过程通常通过提高生产效率及降低相关成本来提供益处。
举例而言，许多现代电子装置含有用以储存数据的电子记忆体，而电子记忆体的表面数据密度通常受到半导体装置尺寸缩放能力的限制。在半导体行业中，无论挥发性记忆体装置或非挥发性记忆体装置，均不断需要提高记忆体装置的表面数据密度。挥发性记忆体装置一般在通电时储存数据(即，在电力开启时储存数据)，而非挥发性记忆体装置即使未通电时亦可储存数据(即，在电力开启或电力关断时储存数据)。基于铁电的记忆体装置是下一代非挥发性记忆体技术的一个有希望的候选项，因为其具有优良的电气性质，诸如高速读取/写入时间、高开关耐久性、及/或低功率消耗。尽管现存基于铁电的记忆体装置一般而言足以满足其预期目的，但其并非在所有态样中完全令人满意，诸如即使在单独晶体管变小的速度放缓时亦提供高表面数据密度。
实用新型内容
于一些实施方式中，本揭露涉及一种半导体装置。半导体装置包括底部电极、绝缘体层、半导体层、介电层、铁电层以及顶部电极。底部电极设置于基板上。绝缘体层设置于底部电极上，且具有不同厚度的多个区段。半导体层设置于绝缘体层上。介电层设置于半导体层上。铁电层设置于介电层上。顶部电极设置于铁电层上。
于一些实施方式中，本揭露涉及一种半导体装置。半导体装置包括基板、底部电极层、半导体层、非极化材料介电层、铁电层以及顶部电极层。底部电极层设置于基板上。半导体层设置于底部电极上，且具有不同厚度的多个区段，且半导体层的底表面具有一阶梯状轮廓。非极化材料介电层设置于半导体层上。铁电层设置于非极化材料介电层上。顶部电极层设置于铁电层上。
于一些实施方式中，本揭露涉及一种半导体装置。半导体装置包括基板、晶体管以及铁电堆叠。晶体管位于基板上。铁电堆叠位于晶体管上方，且包含底部电极层、绝缘体层、半导体层、介电层、铁电层以及顶部电极层。底部电极层设置于晶体管上方。绝缘体层设置于底部电极上。半导体层设置于绝缘体层上。半导体层的底表面具有阶梯状轮廓，且半导体层的顶表面是平面的。介电层设置于半导体层上。铁电层设置于介电层上。顶部电极层设置于铁电层上。
附图说明
本揭露的态样在与随附附图一起研读时自以下详细描述内容来最佳地理解。需强调，根据行业中的标准规范，各种特征未按比例绘制且仅用于说明的目的。实际上，各种特征的尺寸可为了论述清楚经任意地增大或减小。
图1A、图1B、图1C、图1D、图1E、图1F图示根据本揭露的各个态样的铁电堆叠的一些实施例的部分横截面图；
图2A及图2B分别图示根据本揭露的各个态样的单层单元(single-level cell，SLC)记忆体装置与多层单元(multi-level cell，MLC)记忆体装置的电流-电压关系图；
图3是图示根据本揭露的各个态样的形成记忆体装置结构的实例方法的流程图；
图4、图5、图6、图7、图8、图9、图10A、图10B、图10C、图10D、图11A、图11B、图11C、图11D、图12A、图12B、图12C、图12D、图13、图14、图15、图16、图17、及图18是根据本揭露的各个态样的经历图3中的实例方法的操作的工件的部分横截面图。
【符号说明】
10:基板
12:铁电堆叠
14:FSL堆叠
16:底部电极
18:顶部电极
20:铁电层
22:介电层
24:半导体层
26:绝缘体层
100:方法
102～124:方块
200:工件
201:互连结构
202:基板
203:晶体管
204:通道区
206:栅极结构
208:源极/漏极区
212:第一IMD层
214D:通孔
214G:通孔
214S:通孔
216:金属接线
218:MIM电容器
220a:底部电极
220b:中间电极
220c:顶部电极
221:绝缘介电层
222:IMD层
224D:通孔
224G:通孔
226:金属接线
230:ESL
232:开口
234:接触通孔
234a:阻障层
234b:金属填充层
236:底部电极层
238:绝缘体层
238a:第一层
238b:第二层
238c:第三层
240:半导体层
242a:蚀刻工艺
242b:蚀刻工艺
244a:植入工艺
244b:植入工艺
244c:植入工艺
246:介电层
248:铁电层
250:顶部电极层
251:铁电堆叠
252:FSL堆叠
254:硬遮罩层
256:间隔物
258:第二ESL
260:缓冲膜
262:IMD层
264:通孔
266:金属接线
I:区域
II:区域
III:区域
M1～Mn+1:金属层
t1～t7:厚度
t1'～t3':厚度
具体实施方式
本揭露一般是关于记忆体装置，更具体地，是关于用于基于铁电的记忆体装置的铁电堆叠及其制造方法。
以下揭示内容提供用于实施所提供标的物的不同特征的许多不同实施例、或实例。下文描述组件及配置的特定实例以简化本揭露。当然，这些仅为实例且非意欲为限制性的。举例而言，在以下描述中第一特征于第二特征上方或上的形成可包括第一特征与第二特征直接接触地形成的实施例，且亦可包括额外特征可形成于第一特征与第二特征之间使得第一特征与第二特征可不直接接触的实施例。此外，本揭露在各种实例中可重复参考数字及/或字母。此重复是出于简单及清楚的目的，且本身且不指明所论述的各种实施例及/或组态之间的关系。
此外，为了便于描述，在本文中可使用空间相对术语，诸如“在……下方”、“在……之下”、“下部”、“在……之上”、“上部”及类似者，来描述诸图中图示的一个元件或特征与另一(多个)元件或特征的关系。空间相对术语意欲涵盖除了诸图中所描绘的定向以外的装置在使用或操作时的不同定向。器件可另外定向(旋转90度或处于其他定向)，且本文中所使用的空间相对描述符可类似地加以相应解释。
此外，当用“约”、“大约”、及类似者来描述数目或数目范围时，考虑到一般技艺人士理解的制造期间固有的变化，该术语旨在涵盖合理范围内的数目。举例而言，数目或数目范围涵盖一合理范围，包括所述数目，诸如在所述数目的+/-10％范围内，基于与制造具有与数目相关联特性的特征相关联的已知制造容许度。举例而言，厚度为“约5nm”的材料层可涵盖4.5nm至5.5nm的尺寸范围，其中一般技艺人士已知与沉积材料层相关联的制造容许度为+/-10％。此外，本揭露在各种实例中可重复参考数字及/或字母。此重复是出于简单及清楚的目的，且本身并不指明所论述的各种实施例及/或组态之间的关系。
基于铁电的记忆体装置(或铁电记忆体装置)是非挥发性记忆体(即，在没有电力的情况下可储存数据的记忆体)。铁电记忆体装置，诸如铁电场效晶体管(ferroelectricfield effect transistor，FeFET)、铁电随机存取记忆体(FeRAM或FRAM)装置、或铁电穿隧接面(ferroelectric tunnel junction，FTJ)记忆体装置，通常具有铁电堆叠，包括堆叠于底部电极与顶部电极之间的铁电开关层(ferroelectric switching layer，FSL)。
图1A图示根据本揭露的各个态样的铁电堆叠12的部分或整体的部分横截面图。铁电堆叠12置放于基板10上方。铁电堆叠12包括设置于底部电极16与顶部电极18之间的FSL堆叠14(即，包括多个层)。在一些实施例中，底部电极16及顶部电极18均是金属，且铁电堆叠12亦称为金属-铁电开关层(ferroelectric switching layer，FSL)-金属(metal-ferroelectric switching layer-metal，MFM)堆叠。铁电堆叠12可在铁电记忆体装置中实施。在一些实施例中，铁电记忆体装置包括晶体管，其中铁电堆叠12整合至晶体管的金属栅极中或与的组合。此类组态可称为铁电场效晶体管(ferroelectric field effecttransistor，FeFET)状记忆体装置。在一些实施例中，FeFET状记忆体装置具有MFM-MIS结构(即，MFM堆叠，诸如铁电堆叠12，连接至金属-绝缘体-半导体(metal-insulator-semiconductor，MIS)结构(例如，栅电极-栅极介电质-半导体基板))、MFMIS结构(即，MFM堆叠，诸如铁电堆叠12，替换晶体管的MIS结构的习知金属栅极(例如，MFM堆叠-栅极介电质-半导体基板))、或其他适合的FeFET状记忆体装置结构。在一些实施例中，铁电记忆体装置包括连接至电容器的晶体管，其中铁电堆叠12实施为电容器，诸如在FeRAM中。在一些实施例中，铁电堆叠12提供FTJ。FTJ包括薄铁电层(以纳米量测)，其允许量子力学穿隧。量子力学穿隧产生具有高度可辨别开/关(ON/OFF)电阻的穿隧电阻。
FSL堆叠14包括至少一层铁电材料，铁电材料通常是指在对其施加电场时表现出极化并在移除(或减少)电场时继续表现出极化的材料。因此，铁电材料亦称为极化材料。一般而言，铁电材料具有本质电偶极子，可通过电场在极化状态之间，诸如在第一极化状态与第二极化状态之间切换。第一极化状态可对应于第一数据状态，诸如逻辑“1”(例如，取决于铁电记忆体装置的第一电阻或第一电容)。第二极化状态可对应于第二数据状态，诸如逻辑“0”(例如，取决于铁电记忆体装置的第二电阻或第二电容)。电压线、字元线、及位元线可与铁电记忆体装置电连接，以设定及/或撷取铁电记忆体装置的极化状态，从而自铁电记忆体装置写入及/或读取数据。为了执行写入操作，可在铁电记忆体装置上施加电场，将FSL堆叠的极化状态设定为第一极化状态或第二极化状态(即，储存逻辑“1”或逻辑“0”)，举例而言，通过分别通过字元线及/或电压线将诸如程式化电压及/或抹除电压的电压施加至顶部电极及/或底部电极。为了执行读取操作，可感测铁电记忆体装置的电阻或电容。举例而言，如图2A中的电流-电压(current-voltage，I-V)图中所示，通过分别通过字元线及/或电压线将诸如读取电压(read voltage，Vread)的电压施加至顶部电极及/或底部电极、感测位元线上的电阻(举例而言，通过感测电流)来判定FSL堆叠14是否具有第一极化状态或第二极化状态，从而判定铁电记忆体装置是否储存逻辑“1”或逻辑“0”，对应于一个数据位元。由于各个FSL堆叠14储存一个数据位元，与图2A中的I-V图相关联的铁电记忆体装置亦称为单层单元(single-level cell，SLC)记忆体装置。
另一方面，若FSL堆叠14可组态为具有两个以上的电阻值，对应于储存于记忆体单元中的一个以上数据位元，则铁电记忆体装置称为多层单元(multi-level cell，MLC)记忆体装置。MLC记忆体装置提供比SLC记忆体装置更高的表面数据密度。
图1B进一步图示图1A中的FSL堆叠14的实施例，其中FSL堆叠内部的多层的详细配置允许FSL堆叠14组态为MLC。图1B提供根据本揭露的各个态样的铁电堆叠12的部分横截面图，铁电堆叠12包括以部分或整体作为MLC的FSL堆叠。
铁电堆叠12设置于基板10上方。在一些实施例中，铁电堆叠12直接设置于基板10上，使得底部电极16实体接触基板10。在一些实施例中，在铁电堆叠12与基板10之间设置一或多个层。在一些实施例中，铁电堆叠12电连接但不实体连接至基板10。在所描绘的实施例中，底部电极16与FSL堆叠14的底表面实体接触，而顶部电极18则与FSL堆叠14的顶表面实体接触。底部电极16可是金属层、金属氮化物层、金属氧化物层、或半导体层。在一个实例中，底部电极16可包括Al、Ti、Ta、Au、Pt、W、Ni、Ir、其他适合的金属、其合金(例如，TaN、TiN、及/或其他适合的合金)、或其组合。在另一实例中，底部电极16可包括金属氧化物，诸如IrO2。在又另一实例中，底部电极16可包括半导体材料，诸如Si、Ge、SiGe、多晶硅(n型掺杂或p型掺杂)、III-V化合物半导体(例如，包括但不限于InAs、AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlP、GaP、或类似物)、或其组合。顶部电极18可是金属层、金属氮化物层、金属氧化物层、或多晶硅层。在一个实例中，顶部电极18可包括Al、Ti、Ta、Au、Pt、W、Ni、Ir、其他适合的金属、其合金(例如，TaN、TiN、及/或其他适合的合金)、或其组合。在另一实例中，顶部电极18可包括金属氧化物，诸如IrO2。在又另一实例中，顶部电极18可包括多晶硅(n型掺杂或p型掺杂)。在一些实施例中，底部电极16包括半导体材料且顶部电极18是金属层。在一些实施例中，底部电极16与顶部电极18具有相同的材料组成(例如，相同的金属材料)。在一些实施例中，底部电极16具有多层结构，诸如第一底部电极层设置于第二底部电极层上方，其中第一底部电极层与第二底部电极层具有不同的组成。在一些实施例中，顶部电极18具有多层结构，诸如第一顶部电极层设置于第二顶部电极层上方，其中第一顶部电极层与第二顶部电极层具有不同的组成。
FSL堆叠14包括具有铁电性特性的铁电层20。铁电层20亦称为铁电开关层(ferroelectric switching layer，FSL)。铁电层20包括铁电材料(极化材料)。铁电层20可是单层或多层结构，诸如第一铁电层设置于第二铁电层上方，其中第一铁电层与第二铁电层具有不同的组成。铁电材料可是高k介电材料，诸如具有大于约28的介电常数(k)(例如，k≥28)的介电材料，具有正交晶体结构。在一些实施例中，铁电层20包括金属氧化物材料、金属氧氮化物材料、或元素掺杂的金属氧化物。举例而言，铁电层20可包括基于氧化铪的材料或基于氧化锆的材料。在进一步的实例中，铁电层20可包括氧化铪(例如，HfxOy)、氧化铪锆(例如，HfxZrzOy)(亦称为HZO)、氧化铪铝(例如，HfxAlzOy)、氧化铪镧(例如，HfxLazOy)、氧化铪铈(例如，HfxCezOy)、氧化铪硅(HfxSiOy)、氧化铪钆(例如，HfxGdzOy)、其他适合的基于HfxOy的材料(例如，HfxSryOz、HfxYyOz)、或其组合，其中x、y、z为原子百分数。在另一实例中，铁电层20可包括基于ZrjOk的材料，其中j、k为原子百分数。在一些实施例中，铁电层20的厚度小于约10nm。若铁电层20的厚度大于约10nm，则读取电流可能变得太小而无法感测，及/或逻辑状态之间的差值可能变得太小而无法辨别。
FSL堆叠14进一步包括铁电层20下方的介电层22。介电层22包括非极化材料。在一些实施例中，介电层22包括具有小于约28的介电常数(k)(例如，k<28)的介电材料。介电常数的值并非微不足道的。介电层22的一个功能是产生不同的电阻，从而产生对应于铁电层20的不同极化方向的不同读取电流。若介电常数大于约28，则读取电流可能会变得太小而无法侦测。介电材料可包括具有与铁电层20的材料不同的结晶特性及/或不同的结晶条件的材料。举例而言，在铁电层20包括具有结晶结构的介电材料的情况下，介电层22包括具有非晶结构的介电材料(例如，非晶形式的介电材料(即，具有无序原子结构))。介电层22具有非晶结构，以抑制铁电层20中的任何额外晶体生长及/或晶粒生长，这些晶体生长及/或晶粒生长会导致晶相改变，从而引起铁电层20中的非所需铁电改变。在一些实施例中，介电层22包括与铁电层20的金属氧化物材料不同的金属氧化物材料。举例而言，介电层22包括AlxOy、SixOy、TaxOy、TixOy、LaxOy、YxOy、SrxTiOz、或其组合，其中x、y、z为原子百分数。在一个实例中，介电层22包括SixNy。介电层22的厚度可小于约2nm。厚度并非微不足道的。若介电层22的厚度大于约2nm，则读取电流可能变得太小而无法感测，及/或逻辑状态之间的差值可能变得太小而无法辨别。
FSL堆叠14进一步包括绝缘体层26及堆叠于绝缘体层26与介电层22之间的半导体层24。绝缘体层26包括具有小于约9的介电常数(k)(例如，k<9)的介电材料。介电常数并非微不足道的。若介电常数大于约9，则读取电流可能变得太小而无法侦测。在一些实施例中，绝缘体层26包括不同于铁电层20的金属氧化物材料的金属氧化物材料。举例而言，绝缘体层26包括AlxOy、SixOy、TaxOy、TixOy、LaxOy、YxOy、SrxTiOz、或其组合，其中x、y、z为原子百分数。在进一步的实施例中，绝缘体层26可包括与介电层22相同的材料组成(例如，相同的金属氧化物)。或者，绝缘体层26可包括与介电层22不同的材料组成。举例而言，介电层22可包括约9至约28的介电常数的金属氧化物，而绝缘体层26可包括小于约9的介电常数的另一金属氧化物。
仍然参考图1B，绝缘体层26不具有均匀的厚度，而是具有几个离散厚度。在所描绘的实施例中，绝缘体层26具有带有三个不同厚度的三个部分。自绝缘体层26的一个边缘至另一边缘，绝缘体层26的厚度呈阶梯状增加，导致绝缘体层26的顶表面具有阶梯状轮廓。相应地，半导体层24作为堆叠于绝缘体层26与介电层22之间的一层，亦具有带有三个不同厚度的三个部分，三个不同厚度表示为t1、t2、及t3，其中t1>t2>t3。半导体层24包括半导体材料，诸如Si、Ge、SiGe、多晶硅(n型掺杂或p型掺杂)、III-V化合物半导体(例如，包括但不限于InAs、AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlP、GaP、或类似物)、或其组合。半导体层24的一个功能是在介电层22下方产生乏区(多个)。半导体层24的不同厚度导致具有不同高度的多个乏区。换言的，在FSL堆叠14的多个部分中产生多个乏区厚度，因此亦产生多个穿隧能障厚度(及相应的不同穿隧长度)。由于乏区为电子隧穿产生能障，厚度t1、t2、t3亦称为能障厚度(或能障宽度)t1、t2、t3。能障宽度t1、t2、t3中的各者可不大于约10nm，诸如自约1nm至约10nm。在一些实施例中，能障宽度t1与t2(例如，t1～t2)之间的差值范围为约1nm至约10nm，而能障宽度t2与t3(例如，t2～t3)之间的差值范围为约1nm至约10nm。厚度与厚度之间的差值并非微不足道的。若能障宽度大于约10nm，则乏区可能变得太宽，电子无法穿隧，读取电流可能变得太小而无法侦测。若两个相邻的能障宽度之间的差值大于约10nm，则读取电流可能变得太小而无法侦测。若两个相邻能障宽度之间的差值小于约1nm，则读取电流之间的差值可能会变得太小而无法辨别。
一个FSL堆叠14中的多个乏区厚度(即多个能障宽度)使得提供多个数据状态成为可能，因为多个穿隧长度导致FSL堆叠的多个电阻水准。为了执行写入操作，可在铁电记忆体装置上施加不同的电场强度，以便为FSL堆叠设定多个极化状态中的一者，举例而言，通过分别通过字元线及/或电压线将诸如程式化电压及/或抹除电压的电压施加至顶部电极及/或底部电极。在所描绘的实施例中，三个穿隧长度提供四个可能的极化状态，即第一极化状态(即，储存逻辑“00”)、第二极化状态(即，储存逻辑“01”)、第三极化状态(即，储存逻辑“10”)、及第四极化状态(即，储存逻辑“11”)。为了执行读取操作，可感测铁电记忆体装置的电阻或电容。举例而言，参考图2B中所描绘的电流-电容(current-voltage，I-V)图，通过分别通过字元线及/或电压线将电压施加至顶部电极及/或底部电极、感测位元线上的电阻(举例而言，通过感测电流)来判定FSL堆叠14是否具有第一至第四极化状态中的一者，从而判定铁电记忆体装置是否储存逻辑“00”、逻辑“01”、逻辑“10”、或逻辑“11”，对应于两个数据位元。由于各个FSL堆叠14储存一个以上数据位元，与图2B中的实例I-V图相关联的铁电记忆体装置亦称为多层单元(multi-level cell，MLC)记忆体装置。
图1C至图1F图示FSL堆叠14内部的多层的允许FSL堆叠14组态为MLC的详细配置的替代实施例。参考图1C及图1D，绝缘体层26及半导体层24的阶梯状轮廓不必是单调的。在图1C中，半导体层24的最大厚度t1的部分定位于中间。在图1D中，半导体层24的最小厚度t3的部分定位于中间。参考图1E，半导体层24的最小厚度t3甚至可是零(例如，t3＝0)，使得绝缘体层26的具有最大厚度的部分与介电层22的底表面接触。参考图1F，绝缘体层26及半导体层24可具有三个以上的不同厚度，诸如在所描绘的实施例中的七个厚度t1至t7。图1F中的FSL堆叠14可支援八个逻辑状态，其对应于FSL堆叠中的三个数据位元并达成更高的表面数据密度。
现在参考图3。图3中图示根据本揭露的各个态样的自工件200形成铁电记忆体装置的方法100。方法100仅是一实例，且并不意欲为将本揭露限制于申请专利范围中明确叙述的范围的外。可在方法100之前、期间、及之后提供额外的操作，且针对方法的额外实施例，可替换、消除、或移动一些所述操作。以下结合图4至图18描述方法100，这些图是根据方法100的各种实施例的在不同制造阶段的工件200的部分横截面图。因为工件200将制造成装置结构，所以根据上下文的要求，工件200在此可称为装置200。为避免疑问，诸图中的X、Y及Z方向是彼此垂直的。在本揭露中，除非另有明确描述，否则类似的参考数字表示类似的特征。
本揭露的诸图中所示的装置200是简化的，且并非装置200中的所有特征均经详细图示或描述。诸图中所示的装置200可是IC晶片的一部分、片上系统(system on chip，SoC)、或其一部分，其可包括各种被动及主动微电子装置，诸如电阻、电容、电感、二极管、p型场效晶体管(p-type field effect transistor，PFET)、n型场效晶体管(n-type fieldeffect transistor，NFET)。金属氧化物半导体场效晶体管(metal-oxide semiconductorfield effect transistor，MOSFET)、互补金属氧化物半导体(complementary metal-oxide semiconductor，CMOS)晶体管、双极接面晶体管(bipolar junction transistor，BJT)、侧向扩散MOS(laterally diffused MOS，LDMOS)晶体管、高压晶体管、高频晶体管、其他适合的组件、或其组合。
参考图3及图4，方法100包括方块102，其中提供装置200。装置200包括基板202。在实施例中，基板202包括硅(Si)。另外或其他，基板202可包括另一元素半导体，诸如锗(Ge)；化合物半导体，诸如碳化硅(SiC)、砷化镓(GaAs)、磷化镓(GaP)、磷化铟(InP)、砷化铟(InAs)、及/或锑化铟；合金半导体，诸如硅锗(SiGe)、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、及/或GaInAsP；或其组合。另外，基板202可是绝缘体上半导体基板，诸如绝缘体上硅(silicon-on-insulator，SOI)基板、绝缘体上硅锗(silicon germanium-on-insulator，SGOI)基板、或绝缘体上锗(germanium-on-insulator，GeOI)基板。绝缘体上半导体基板可使用分离植入氧气(separation by implantation of oxygen，SIMOX)、晶圆接合、及/或其他适合的方法来制造。根据装置200的设计要求，基板202可包括各种掺杂区(未显示)。在一些实施中，基板202包括掺杂有p型掺杂剂，诸如硼(举例而言，BF2)、铟、其他p型掺杂剂、或其组合的p型掺杂区(举例而言，p型井)。在一些实施例中，基板202包括掺杂有n型掺杂剂，诸如磷(P)、砷(As)、其他n型掺杂剂、或其组合的n型掺杂区(举例而言，n型井)。在一些实施中，基板202包括用p型掺杂剂与n型掺杂剂的组合形成的掺杂区。各种掺杂区可直接形成于基板202上及/或其中，举例而言，提供p型井结构、n型井结构、双井结构、凸起结构、或其组合。可执行离子植入工艺、扩散工艺、及/或其他适合的掺杂工艺以形成各种掺杂区。
在所描绘的实施例中，装置200包括在基板202上制造的晶体管203。晶体管203可是平面晶体管或多栅极晶体管，诸如鳍状FET(fin-like FET，FinFET)或栅极全环绕(gate-all-around，GAA)晶体管。GAA晶体管可包括各种形状的通道区，包括纳米线、纳米棒、或纳米片，其可统称为纳米结构。GAA晶体管亦可称为多桥通道(multi-bridge-channel，MBC)晶体管或环绕栅晶体管(surrounding gate transistor，SGT)。图4中代表性地显示的晶体管203是平面装置，其包括设置于通道区204及源极/漏极区208上方的栅极结构206。虽然晶体管203在图4及后续诸图中显示为平面装置，但应理解，晶体管203亦可是FinFET或GAA晶体管。
虽然未明确显示，但栅极结构206包括与鳍片结构介接的介面层、介面层上方的栅极介电层、及栅极介电层上方的栅电极层。介面层可包括介电材料，诸如氧化硅、硅酸铪、或氧氮化硅。介面层可通过化学氧化、热氧化、原子层沉积(atomic layer deposition，ALD)、化学气相沉积(chemical vapor deposition，CVD)、及/或其他适合的方法形成。栅极介电层可包括高k介电材料，诸如氧化铪。或者，栅极介电层可包括其他高k介电材料，诸如氧化钛(TiO2)、氧化铪锆(HfZrO)、氧化钽(Ta2O5)、氧化铪硅(HfSiO4)、二氧化锆(ZrO2)、氧化锆硅(ZrSiO2)、氧化镧(La2O3)、氧化铝(Al2O3)、氧化锆(ZrO)、氧化钇(Y2O3)、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、氧化铪镧(HfLaO)、氧化镧硅(LaSiO)、氧化铝硅(AlSiO)、氧化铪钽(HfTaO)、氧化铪钛(HfTiO)、(Ba,Sr)TiO3(BST)、氮化硅(SiN)、氧氮化硅(SiON)、其组合、或其他适合的材料。栅极介电层可通过ALD、物理气相沉积(physical vapor deposition，PVD)、CVD、氧化、及/或其他适合的方法形成。
栅极结构206的栅电极层可包括单层或替代的多层结构，诸如具有被选功函数以增强装置性能的金属层(功函数金属层)、衬里层、润湿层、黏附层、金属合金、或金属硅化物的各种组合。举例而言，栅电极层可包括氮化钛(TiN)、钛铝(TiAl)、氮化钛铝(TiAlN)、氮化钽(TaN)、钽铝(TaAl)、氮化钽铝(TaAlN)、碳化钽铝(TaAlC)、碳化钽铝(TaAlC)、碳氮化钽(TaCN)、铝(Al)、钨(W)、镍(Ni)、钛(Ti)、钌(Ru)、钴(Co)、铂(Pt)、碳化钽(TaC)、氮化钽硅(TaSiN)、铜(Cu)、其他难熔金属、或其他适合的金属材料或其组合。
源极/漏极区208可是掺杂区或使用气相磊晶(vapor-phase epitaxy，VPE)、超高真空CVD(ultra-high vacuum CVD，UHV-CVD)、分子束磊晶(molecular beam epitaxy，MBE)、及/或其他适合的工艺沉积的。当源极/漏极区208是n型时，其可包括掺杂有诸如磷(P)或砷(As)的n型掺杂剂的硅(Si)。当源极/漏极区208是p型时，其可包括掺杂有诸如硼(B)或二氟化硼(BF2)的p型掺杂剂的硅(SiGe)。在诸图中未明确显示的一些替代实施例中，源极/漏极区208可包括多个层。在一个实例中，源极/漏极区208可包括鳍片结构的源极/漏极区上方的轻掺杂第一磊晶层、轻掺杂第一磊晶层上方的重掺杂第二磊晶层、及设置于重掺杂第二磊晶层上方的覆盖磊晶层。第一磊晶层具有比第二磊晶层更低的掺杂浓度或更小的锗含量(当存在锗时)，以减少晶格失配缺陷。第二磊晶层具有最高的掺杂浓度或最高的锗含量(当存在锗时)，以减少电阻并增加通道上的应变。覆盖磊晶层可具有比第二磊晶层更小的掺杂浓度及锗含量(当存在锗时)，以增加蚀刻电阻。
尽管在图4中未明确显示，但在基板202上方形成类似于通道区204及源极/漏极区208的多个主动区。主动区可通过隔离特征彼此隔离开。在一些实施中，隔离特征可通过在基板202中蚀刻沟槽或使用干式蚀刻工艺在基板202上蚀刻磊晶层，并用化学气相沉积(chemical vapor deposition，CVD)工艺、可流动CVD(flowable CVD，FCVD)工艺、或旋装玻璃工艺用绝缘体材料填充沟槽来形成。可进行化学机械研磨(chemical mechanicalpolishing，CMP)工艺，以移除多余的绝缘材料并提供平面表面。在所描绘的实施例中，隔离特征是在CMP工艺之后形成的。当晶体管203是包括鳍片结构或鳍状结构的多栅晶体管时，绝缘材料可经回蚀以形成隔离特征，使得鳍片结构或鳍状结构上升至隔离特征之上。在一些实施中，隔离特征可包括多层结构，其包括衬里介电层及体介电层。隔离特征可包括氧化硅、氧氮化硅、硼硅玻璃(BSG)或磷硅玻璃(PSG)。尽管诸图中未明确显示，但当晶体管203是多栅晶体管时，装置200亦可包括中工序(middle-end-of-line，MEOL)结构，其可包括源极/漏极触点及设置于一或多个层间介电(interlayer dielectric，ILD)层中的栅极接触通孔。ILD层可包括氧化硅、正硅酸乙酯(TEOS)氧化物、无掺杂硅玻璃(USG)、或掺杂硅玻璃，诸如硼磷硅玻璃(BPSG)、熔融硅玻璃(FSG)、磷硅玻璃(PSG)、硼硅玻璃(BSG)、及/或其他适合的介电材料。源极/漏极触点可包括钌(Ru)、钴(Co)、镍(Ni)、或铜(Cu)。栅极接触通孔可包括钨(W)、钌(Ru)、钴(Co)、镍(Ni)、或铜(Cu)。
在图4中所描绘的实施例中，装置200进一步包括互连结构201的一部分。互连结构201包括多个金属层，包括图示的第一金属层M1，其中诸点表示高于M1的金属层(例如，图4中未描绘的M2、M3、……、Mn-1)。互连结构201的进一步金属层将形成于第(n-1)个金属层Mn-1上方。在一些实施例中，互连结构可包括约九(9)至约十三(13)个金属层。互连结构的金属层中的各者均包括嵌入至少一个金属间介电(intermetal dielectric，IMD)层中的多个通孔及金属接线。通孔及金属接线可由钛(Ti)、钌(Ru)、镍(Ni)、钴(Co)、铜(Cu)、钼(Mo)、钨(W)、或铝(Al)形成。在一个实施例中，其由铜(Cu)形成。IMD层可具有与上述ILD层类似的组成。在所描绘的实施例中，第一金属层M1包括电耦合至晶体管203的源极区的通孔214S及设置于通孔214S上的金属接线216、电耦合至晶体管203的漏极区的通孔214D及设置于通孔214D上的金属接线216、及电耦合至晶体管203的栅极的通孔214G及设置于通孔214G上的金属接线216。所有通孔214S/214D/214G及金属接线216嵌入或设置于第一IMD层212中。
参考图3及图5，方法100包括方块104，其中第n个金属层Mn形成于第(n-1)个金属层Mn-1上方。在一些实施例中，n为3且在第一金属层M1与第n个金属层Mn之间有额外金属层。类似于第一金属层M1，第n个金属层Mn包括电耦合至通孔214D的通孔224D，从而耦合至晶体管203的漏极区；及电耦合至通孔214G的通孔224G，从而耦合至晶体管203的栅极。金属接线226分别设置于通孔224D及通孔224G上。通孔224G/224D及金属接线226嵌入或设置于第n个IMD层222中。
方法100在方块104处进一步包括形成嵌入或设置于第n个IMD层222中的金属-绝缘体-金属(metal-insulator-metal，MIM)电容器218。MIM电容器218包括底部电极220a、中间电极220b、顶部电极220c、及设置于相邻电极之间的绝缘介电层221。电容形成于底部电极220a与中间电极220b之间、及中间电极220b与顶部电极220c之间。由MIM电容器218提供的总电容大致为形成于各对相邻电极之间的电容的和。MIM电容器的优点是在相对宽的电压范围内具有相对稳定的电容值。MIM电容器亦表现出相对小的寄生电阻。在所描绘的实施例中，通孔224D延伸穿过顶部电极220c及底部电极220a，将顶部电极220c及底部电极220a耦合至晶体管203的漏极区208；通孔224G延伸穿过中间电极220b，将中间电极220b耦合至晶体管203的栅极结构206。因此，MIM电容器218提供跨越晶体管的栅极端子与漏极端子的电容。为了增加总电容，在一些实施例中，MIM电容器218可有一个以上的中间电极，诸如两个或三个中间电极，以堆叠更多电容。在又另一实施例中，MIM电容器218可仅包括底部电极220a及顶部电极220c。
在一些实施例中，电极220a、220b、及220c包含氮化钛(TiN)。或者，电极220a、220b、及220c可选地包括氮化钽(TaN)、氮化钨(WN)、钌(Ru)、铱(Ir)、铂(Pt)、及其组合。另外，各个电极可包括两个或两个以上层的堆叠，诸如氮化钛层与钛层的堆叠或氮化钛层与钨层的堆叠。虽然未由本揭露限制，但各个电极可具有自约10nm至约80nm的厚度。绝缘介电层221包括高k介电材料，诸如二氧化锆(ZrO2)。或者，绝缘介电层221可选地包括一或多个层的二氧化硅(SiO2)、氮化硅(Si3N4)、氧氮化硅(SiON)、氧化铝(Al2O3)、硅酸铪(HfSiON)、氧化钽(Ta2O5)、氧化铪(HfO2)、氧化钛(TiO2)、钛酸钡(BST)、氧化钛锶(STO)、或其组合。相邻电极之间的绝缘介电层221可具有范围自约2nm至约18nm的厚度。在图示实施例中，绝缘介电层221包括与IMD层222不同的材料组成。
参考图3及图6，方法100包括方块106，其中在装置200上方沉积蚀刻终止层(etchstop layer，ESL)230。在一些实施例中，ESL 230包括碳化硅并可使用化学气相沉积(chemical vapor deposition，CVD)或电浆增强CVD(plasma enhanced CVD，PECVD)来沉积。ESL 230不仅用作蚀刻终止层，且在顶部金属接线226是由铜或含铜材料形成时用以防止顶部金属接线226中的金属电迁移。在一些实施中，ESL 230可具有约200nm与约350nm之间的厚度。这一厚度并非微不足道的。当厚度小于200nm时，ESL 230可能无法充分抑制顶部金属接线226的电迁移。当厚度大于350nm时，ESL 230可能需要太多的厚度以防止整个工艺执行至具有较小总厚度的金属层，诸如来自装置200的前三(3)或前四(4)个金属层。
参考图3及图7，方法100包括方块108，其中穿过ESL 230形成开口232以曝光顶部金属接线226。开口232可使用光学微影术工艺与蚀刻工艺的组合穿过ESL 230形成。举例而言，使用CVD、可流动CVD(flowable CVD，FCVD)、或适合的工艺，在ESL 230上方沉积至少一个硬遮罩。接着使用旋装涂布在至少一个硬遮罩层上方沉积光阻剂层。沉积的光阻剂层可经历预曝光烘烤工艺，曝光于自光罩反射或经由光罩传输的辐射；曝光后烘烤工艺；及显影工艺，从而形成经图案化光阻剂。接着使用经图案化光阻剂作为蚀刻遮罩来蚀刻至少一个硬遮罩层，以形成经图案化硬遮罩。接着将经图案化硬遮罩作为蚀刻遮罩来蚀刻ESL 230，以形成开口232。方块108处的适当蚀刻工艺可是干式蚀刻工艺、湿式蚀刻工艺、或其组合。在一些实施例中，方块108处的蚀刻工艺可是干式蚀刻工艺(例如，反应离子蚀刻(reactiveion etching，RIE)工艺)，包括使用含氧气体(例如，O2)、含氟气体(例如，SF6或NF3)、或含氯气体(例如，Cl2及/或BCl3)。如图7中所示，开口232完全延伸穿过ESL 230并曝光耦合至通孔224G及晶体管203的栅极结构206的顶部金属接线226中的一者。
参考图3及图8，方法100包括方块110，其中在开口232中形成接触通孔234以耦合至顶部金属接线226。接触通孔234可包括毯覆沉积于开口232的侧壁及底表面上的阻障层234a及填充开口232的剩余体积的金属填充层234b。阻障层234a可包括导电金属氮化物，诸如TiN、TaN、WN、或其组合。亦可使用揭示内容的设想范畴内的其他适合材料。金属填充层234b可包括钛(Ti)、钌(Ru)、钼(Mo)、钨(W)、铜(Cu)、或铝(Al)。在一个实施例中，金属填充层234b由氮化钛(TiN)形成，因为其倾向于减少下伏顶部金属接线226中铜的电迁移。在一个实例工艺中，首先使用CVD或物理气相沉积(physical vapor deposition，PVD)在ESL230及开口232上方沉积接触通孔234的导电材料(多个)，接着进行平坦化工艺，诸如化学机械研磨(chemical mechanical polishing，CMP)工艺，以移除ESL 230上方的多余材料。在另一实施例中，接触通孔234中的导电材料(多个)可使用由下而上的沉积方法，诸如原子层沉积(atomic layer deposition，ALD)或金属有机CVD(metal organic CVD，MOCVD)来沉积。在后者的实例中，接触通孔234可选择性地沉积于通过开口232曝光的顶部金属接线226的导电表面上。
参考图1A、图1B及图9，方法100包括方块112，其中在接触通孔234及ESL 230上方沉积底部电极层236。底部电极层236中的材料组成基本类似于上述底部电极16(图1A及图1B)。底部电极236可是金属层、金属-氮化物层、金属-氧化物层、或半导体层。在一个实例中，底部电极236可包括Al、Ti、Ta、Au、Pt、W、Ni、Ir、其他适合的金属、其合金(例如，TaN、TiN、及/或其他适合的合金)、或其组合。在另一实例中，底部电极236可包括金属氧化物，诸如IrO2。在又另一实例中，底部电极236可包括半导体材料，诸如Si、Ge、SiGe、多晶硅(n型掺杂或p型掺杂)、III-V化合物半导体(例如，包括但不限于InAs、AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlP、GaP、或类似物)、或其组合。底部电极层236使用PVD或CVD毯覆沉积于装置200的顶表面，包括ESL 230及接触通孔234的顶表面上方。在一些情况下，底部电极层236可具有约10nm与约20nm之间的厚度。
参考图3及图10A至图10D，方法100包括方块114，其中具有阶梯状轮廓顶表面的绝缘体层238及具有与绝缘体层238的顶表面共轭的阶梯状轮廓底表面的半导体层240顺序沉积于底部电极层236上。绝缘体层238中的材料组成基本类似于上述绝缘体层26(图1B)。在一些实施例中，绝缘体层238包括具有小于约9的介电常数(k)(例如，k<9)的介电材料。举例而言，绝缘体层238可包括金属氧化物，诸如AlxOy、SixOy、TaxOy、TixOy、LaxOy、YxOy、SrxTiOz、或其组合，其中x、y、z为原子百分数。
参考图10A，绝缘体层238的第一层238a通过化学气相沉积(chemical vapordeposition，CVD)、物理气相沉积(physical vapor deposition，PVD)、原子层沉积(atomiclayer deposition，ALD)、高密度电浆CVD(high density plasma CVD，HDPCVD)、金属有机化学气相沉积(metal organic CVD，MOCVD)、远端电浆CVD(remote plasma CVD，RPCVD)、电浆增强CVD(plasma enhanced CVD，PECVD)、低压CVD(low-pressure CVD，LPCVD)、原子层CVD(atomic layer CVD，ALCVD)、常压CVD(atmospheric pressure CVD，APCVD)、其他适合的方法、或其组合来沉积。在所描绘的实施例中，第一层238a通过共形沉积工艺形成，使得第一层238a在各种表面上具有基本均匀的厚度。在一些实施例中，形成第一层238a包括沉积介电材料，其中沉积工艺的沉积参数(例如，沉积前驱物流动速率、沉积温度、沉积时间、及/或沉积压力)经组态(调谐)以控制第一层238a的生长终止于厚度t1'处。厚度t1'经选择以最佳化性能。在一些实施例中，厚度t1'的范围为约1nm至约10nm。
参考图10B，绝缘体层238的第二层238b沉积于第一层238a的一部分之上。在所描绘的实施例中，区域I中的第一层238a的一部分未由第二层238b覆盖，且第二层238b的沉积限制于区域II及III。第二层238b包括与第一层238a中基本相同的材料。经图案化遮罩层(未显示)可形成于装置200上方，覆盖区域I中的第一层238a。经图案化遮罩层可是阻剂层、硬遮罩层、其他适合的图案化层、或其组合。绝缘体层238的第二层238b通过CVD、PVD、ALD、FCVD、HDPCVD、MOCVD、RPCVD、PECVD、LPCVD、ALCVD、APCVD、其他适合的方法、或其组合来沉积。在所描绘的实施例中，第二层238b通过共形沉积工艺形成，使得第二层238b在区域II及III中具有基本均匀的厚度。在一些实施例中，形成第二层238b包括沉积介电材料，其中沉积工艺的沉积参数(例如，沉积前驱物流动速率、沉积温度、沉积时间、及/或沉积压力)经组态(调谐)以控制第二层238b的生长，使得第一层238a与第二层238b的总厚度的和为厚度t2'。厚度t2'经选择以最佳化性能。在一些实施例中，厚度t2'的范围为约1nm至约10nm，且厚度t2'与t1'之间的差值的范围为约1nm至约10nm。
参考图10C，绝缘体层238的第三层238c沉积于第二层238b的一部分之上。在所描绘的实施例中，区域I中的第一层238a的一部分及区域II中的第二层238b的一部分未由第三层238c覆盖，且第三层238c的沉积限制于区域III。第三层238c包括与第一层238a及第二层238b中基本相同的材料。可在装置200上方形成经图案化遮罩层(未显示)，覆盖区域I中的第一层238a及区域II中的第二层238b。经图案化遮罩层可是阻剂层、硬遮罩层、其他适合的图案化层、或其组合。绝缘体层238的第三层238c通过CVD、PVD、ALD、FCVD、HDPCVD、MOCVD、RPCVD、PECVD、LPCVD、ALCVD、APCVD、其他适合的方法、或其组合来沉积。在所描绘的实施例中，第三层238c通过共形沉积工艺形成，使得第三层238c在区域III中具有基本均匀的厚度。在一些实施例中，形成第三层238c包括沉积介电材料，其中沉积工艺的沉积参数(例如，沉积前驱物流动速率、沉积温度、沉积时间、及/或沉积压力)经组态(调谐)以控制第三层238c的生长，使得第一层238a、第二层238b、及第三层238c的总厚度的和为厚度t3'。厚度t3'经选择以最佳化性能。在一些实施例中，厚度t3'的范围为约1nm至约10nm，且厚度t3'与t2'之间差值的范围为约1nm至约10nm。第一层238a、第二层238b、及第三层238c共同界定在不同部分(例如，区域I、II、III)中具有不同厚度(例如，t1'、t2'、t3')的绝缘体层238，并相应地具有阶梯状轮廓顶表面。作为比较，绝缘体层238的底表面是在一个平面上。在形成绝缘体层238之后，在蚀刻工艺中移除经图案化的遮罩层。
参考图10D，在绝缘体层238上沉积具有与绝缘体层238的顶表面共轭的阶梯状轮廓底表面的半导体层240。区域I、II、III中的半导体层240的厚度分别表示为t1、t2、t3。术语“共轭”是指在不同区域中的半导体层240与绝缘体层238的厚度的和是相同的预定值(例如，t1+t1'＝t2+t2'＝t3+t3')。半导体层240中的材料组成基本类似于上述半导体层24(图1B)。在一些实施例中，半导体层240包括半导体材料，诸如Si、Ge、SiGe、多晶硅(n型掺杂或p型掺杂)、III-V化合物半导体(例如，包括但不限于InAs、AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlP、GaP、或类似物)、或其组合。半导体层240通过CVD、PVD、ALD、FCVD、HDPCVD、MOCVD、RPCVD、PECVD、LPCVD、ALCVD、APCVD、其他适合的方法、或其组合来沉积。可执行平坦化工艺，诸如化学机械研磨(chemical mechanical polishing，CMP)工艺，以移除多余的半导体材料，从而提供平面表面。平坦化工艺的持续时间经控制，使得厚度t1、t2、及t3最佳化性能。厚度t1、t2、t3中的各者可不大于约10nm。在一些实施例中，厚度t1与t2(例如，t1～t2)之间的差值的范围为约1nm至约10nm，且厚度t2与t3(例如，t2～t3)之间的差值范围为约1nm至约10nm。厚度t1、t2、t3亦称为能障宽度，因为半导体层240的一个功能是在FSL堆叠中产生乏区。
现在参考图11A至图11D，描绘方块114处的方法100的替代实施例，其中具有阶梯状轮廓顶表面的绝缘体层238及具有与绝缘体层238的顶表面共轭的阶梯状轮廓底表面的半导体层240顺序沉积于底部电极层236上。
参考图11A，绝缘体层238通过CVD、PVD、ALD、FCVD、HDPCVD、MOCVD、RPCVD、PECVD、LPCVD、ALCVD、APCVD、其他适合的方法、或其组合来沉积。在所描绘的实施例中，绝缘体层238通过共形沉积工艺形成，使得绝缘体层238在区域I、II、III上方具有基本均匀的厚度。沉积工艺的沉积参数(例如，沉积前驱物流动速率、沉积温度、沉积时间、及/或沉积压力)经组态(调谐)以控制绝缘体层238的生长终止于厚度t3'处。
参考图11B，执行蚀刻工艺242a以在区域I及II中使绝缘体层238的一部分凹陷。可在装置200上方形成经图案化遮罩层(未显示)，覆盖区域III中的绝缘体层238。经图案化遮罩层可是阻剂层、硬遮罩层、其他适合的图案化层、或其组合。蚀刻工艺242a包括干式蚀刻工艺、湿式蚀刻工艺、其他适合的蚀刻工艺、或其组合。蚀刻工艺242a是选择性蚀刻工艺，从而蚀刻工艺使区域I及区域II中的绝缘体层238凹陷而区域III中的经图案遮罩层及绝缘体层238的其他部分基本保持完整。蚀刻工艺242a的蚀刻参数(例如，蚀刻剂流动速率、蚀刻持续时间、及/或蚀刻温度)经组态(调谐)以控制绝缘体层238的剩余厚度终止于厚度t2'处。经图案化遮罩层随后经移除，诸如通过蚀刻。
参考图11C，执行另一蚀刻工艺242b以使区域I中的绝缘体层238的一部分凹陷。可在装置200上方形成经图案化遮罩层(未显示)，覆盖区域II及III中的绝缘体层238。经图案化遮罩层可是阻剂层、硬遮罩层、其他适合的图案化层、或其组合。蚀刻工艺242b包括干式蚀刻工艺、湿式蚀刻工艺、其他适合的蚀刻工艺、或其组合。蚀刻工艺242b是选择性蚀刻工艺，从而蚀刻工艺使区域I中的绝缘体层238凹陷而区域II及III中的经图案化遮罩层及绝缘体层238的其他部分基本保持完整。蚀刻工艺242b的蚀刻参数(例如，蚀刻剂流动速率、蚀刻持续时间、及/或蚀刻温度)经组态(调谐)以控制绝缘体层238的剩余厚度终止于厚度t1'处。经图案化遮罩层随后经移除，诸如通过蚀刻。
参考图11D，在绝缘体层238上沉积具有与绝缘体层238的顶表面共轭的阶梯状轮廓底表面的半导体层240。半导体层240通过CVD、PVD、ALD、FCVD、HDPCVD、MOCVD、RPCVD、PECVD、LPCVD、ALCVD、APCVD、其他适合的方法、或其组合来沉积。可执行平坦化工艺，诸如化学机械研磨(chemical mechanical polishing，CMP)工艺，以移除多余的半导体材料，从而提供平面表面。如上文所述，平坦化工艺的持续时间经控制，使得厚度t1、t2、及t3最佳化性能。
现在参考图12A至图12D，描绘方块112及114处的方法100的替代实施例，其中沉积半导体层并随后在半导体层中形成具有阶梯状轮廓顶表面的埋入式氧化物层。埋入式氧化物层用作绝缘体层238。绝缘体层238之下的半导体层的部分视为底部电极层236，而绝缘体层238之上的半导体层的另一部分视为半导体层240。在这一替代实施例中，半导体层240及底部电极层236包括相同的材料组成，诸如硅(Si)。
参考图12A，在方块112处方法100在接触通孔234及ESL 230上方形成半导体层236。在一些实施例中，半导体层236包括半导体材料，诸如Si、Ge、SiGe、多晶硅(n型掺杂或p型掺杂)、III-V化合物半导体(例如，包括但不限于InAs、AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlP、GaP、或类似物)、或其组合。半导体层236通过CVD、PVD、ALD、FCVD、HDPCVD、MOCVD、RPCVD、PECVD、LPCVD、ALCVD、APCVD、其他适合的方法、或其组合来沉积。可执行平坦化工艺，诸如化学机械研磨(chemical mechanical polishing，CMP)工艺，以移除多余的半导体材料，从而提供平面表面。
参考图12B，在方块114处方法100在半导体层236中形成埋入式氧化物层238。举例而言，埋入式氧化层238可通过称为分离植入氧气(separation by implantation ofoxygen，SIMOX)的工艺形成。SIMOX技术是基于将高剂量的氧离子离子植入半导体基板中，使得尖峰浓度位于半导体表面下方。在区域I、II、III上方的植入工艺244a之后，装置200经受退火工艺，以形成连续化学计量的次表面层的氧化物层(例如，氧化硅)。因此，形成的埋入式氧化物层，亦称为绝缘体层238，将半导体层236电性地分离成作为底部电极层236的底部部分及半导体层240。植入工艺244a参数(例如，离子浓度、植入深度、及/或植入温度)经组态(调谐)以控制绝缘体层238的深度比半导体层240的顶表面低一距离t1，且绝缘体层238的厚度为t1'。
参考图12C，氧离子的离子植入限制于区域II及III，例如通过植入遮罩(未显示)，使得区域II及III中的绝缘体层238的厚度继续增长。植入工艺244b参数(例如，离子浓度、植入深度、及/或植入温度)经组态(调谐)以控制区域II及III中的绝缘体层238的厚度终止于厚度t2'处，且与半导体层240的顶表面的距离为t2。
参考图12D，氧离子的离子植入限制于区域III，例如通过另一植入遮罩(未显示)，使得区域III中的绝缘体层238的厚度继续增长。植入工艺244c参数(例如，离子浓度、植入深度、及/或植入温度)经组态(调谐)以控制区域III中的绝缘体层238的厚度终止于厚度t3'处，且与半导体层240的顶表面的距离为t3。
参考图3及图13，方法100包括方块116，其中介电层246沉积于半导体层240上。介电层246中的材料组成基本类似于上述介电层22(图1B)。介电层246包括非极化材料。在一些实施例中，介电层246包括具有小于约28的介电常数(k)(例如，k<28)的介电材料。在一些实施例中，介电层246包括金属氧化物材料。举例而言，介电层246包括AlxOy、SixOy、TaxOy、TixOy、LaxOy、YxOy、SrxTiOz、或其组合，其中x、y、z为原子百分数。在一个实例中，介电层246包括SixNy。介电层246通过CVD、PVD、ALD、FCVD、HDPCVD、MOCVD、RPCVD、PECVD、LPCVD、ALCVD、APCVD、其他适合的方法、或其组合来沉积。在所描绘的实施例中，介电层246通过共形沉积工艺形成，使得介电层246在装置200上方具有基本均匀的厚度。在一些实施例中，形成介电层246包括沉积介电材料，其中沉积工艺的沉积参数(例如，沉积前驱物流动速率、沉积温度、沉积时间、及/或沉积压力)经组态(调谐)以控制介电层246的生长，使得介电层246的厚度小于约2nm。
参考图3及图14，方法100包括方块118，其中在介电层246上方沉积铁电层248。铁电层248中的材料组成基本类似于上述铁电层20(图1B)。铁电层248包括铁电材料，亦称为极化材料。在一些实施例中，铁电层248包括金属氧化物材料、金属氧氮化物材料、或元素掺杂的金属氧化物。举例而言，铁电层248可包括基于氧化铪的材料或基于氧化锆的材料。在进一步的实例中，铁电层248可包括氧化铪(例如，HfxOy)、氧化铪锆(例如，HfxZrzOy)(亦称为HZO)、氧化铪铝(例如，HfxAlzOy)、氧化铪镧(例如，HfxLazOy)、氧化铪铈(例如，HfxCezOy)、氧化铪硅(HfxSiOy)、氧化铪钆(例如，HfxGdzOy)、其他适合的基于HfxOy的材料(例如，HfxSryOz、HfxYyOz)、或其组合，其中x、y、z为原子百分数。在另一实例中，铁电层248可包括基于ZrjOk的材料，其中j、k为原子百分数。铁电层248可通过CVD、PVD、ALD、FCVD、HDPCVD、MOCVD、RPCVD、PECVD、LPCVD、ALCVD、APCVD、其他适合的方法、或其组合来毯覆沉积。
参考图3及图15，方法100包括方块120，其中在铁电层248上方沉积顶部电极层250。顶部电极层250中的材料组成基本类似于上述顶部电极18(图1A及图1B)。顶部电极层250可是金属层、金属氮化物层、金属氧化物层、或多晶硅层。顶部电极层250可通过CVD、PVD、ALD、FCVD、HDPCVD、MOCVD、RPCVD、PECVD、LPCVD、ALCVD、APCVD、其他适合的方法、或其组合来毯覆沉积。在一个实例中，顶部电极层250可包括Al、Ti、Ta、Au、Pt、W、Ni、Ir、其他适合的金属、其合金(例如，TaN、TiN、及/或其他适合的合金)、或其组合。在另一实例中，顶部电极250可包括金属氧化物，诸如IrO2。在又另一实例中，顶部电极250可包括多晶硅(n型掺杂或p型掺杂)。在一些实施例中，底部电极层236包括半导体材料，且顶部电极层250包括金属层。在一些实施例中，底部电极层236与顶部电极层250具有相同的材料组成(例如，相同的金属材料)。
参考图3及图16，方法100包括方块122，其中图案化底部电极层236、绝缘体层238、半导体层240、介电层246、铁电层248、及顶部电极层250以形成铁电堆叠251。经图案化绝缘体层238、半导体层240、介电层246、及铁电层248构成FSL堆叠252。FSL堆叠252基本类似于上述FSL堆叠14(图1A及图1B)。执行光学微影术工艺与蚀刻工艺的组合以图案化底部电极层236、绝缘体层238、半导体层240、介电层246、铁电层248、及顶部电极层250。在实例工艺中，使用CVD在顶部电极层250上方毯覆沉积硬遮罩层254。硬遮罩层254可包括氧化硅、氮化硅、氧氮化硅。需注意，硬遮罩层254的组成不同于ESL 230的组成。接着使用旋装涂布在硬遮罩层254上方沉积光阻剂层。沉积的光阻剂层可经历预曝光烘烤工艺，曝光于自光罩反射或经由光罩传输的辐射；曝光后烘烤工艺；及显影工艺，从而形成经图案化光阻剂。接着使用经图案化光阻剂作为蚀刻遮罩来蚀刻硬遮罩层254，以形成经图案化硬遮罩层254。接着将经图案化硬遮罩层254施加为蚀刻遮罩来蚀刻底部电极层236、绝缘体层238、半导体层240、介电层246、铁电层248、及顶部电极层250，以形成铁电堆叠251。方块122处的适当蚀刻工艺可是干式蚀刻工艺(例如，反应离子蚀刻(reactive ion etching，RIE)工艺)，其包括使用含氧气体(例如，O2)、含氟气体(例如，SF6或NF3)、含氯气体(例如，Cl2及/或BCl3)、含溴气体(例如，HBr)、含碘气体、其他适合的气体及/或电浆、及/或其组合。
铁电堆叠251直接设置于接触通孔234上方，使得接触通孔234的顶表面与底部电极层236的底表面实体耦合。在所描绘的实施例中，经图案化硬遮罩层254留在铁电堆叠251中。在这些实施例中，经图案化硬遮罩层254留在原处，因为移除其可能会损坏顶部电极250，且其并不实质性地妨碍自铁电堆叠251上方形成任何接触结构。区域I中绝缘体层238的一部分及半导体层240的一部分留在FSL堆叠252中；区域III中绝缘体层238的一部分及半导体层240的一部分留在FSL堆叠252中。在FSL堆叠252内部，在一些实施例中，具有不同厚度的绝缘体层238与半导体层240的部分可沿X方向具有基本相同的宽度。或者，具有不同厚度的绝缘体层238与半导体层240的部分可沿x方向具有不同的宽度。举例而言，接触通孔234直接之上的中间部分可比两个边缘部分宽。
参考图3、图17、及图18，方法100包括执行进一步工艺的方块124。方块124处的此类进一步工艺可包括沿FSL堆叠252的侧壁形成间隔物256(如图17中显示)、在FSL堆叠252及间隔物256上方沉积第二ESL 258(如图18中显示)、在第二ESL 258上方沉积缓冲膜260、在缓冲膜260上方沉积第(n+1)个IMD层262(如图18中显示)、及穿过IMD层262、缓冲膜260、第二ESL 258、及经图案化硬遮罩层254形成第(n+1)个通孔264及第(n+1)个金属接线266(如图18中所示)。
参考图17，间隔物256可通过在装置200上方(包括FSL堆叠252上方)共形沉积间隔物材料层、接着各向异性地回蚀间隔物材料层来形成。如图17中所示，间隔物256仅覆盖ESL230的一部分，而ESL 230的大部分在形成间隔物256之后经曝光。在一些实施例中，间隔物256可包括氮化硅。接着，参考图18，在ESL 230上方共形沉积第二ESL 258。第二ESL 258由不同于ESL230的材料形成。在一些实施例中，第二ESL 258包括氮化硅。在沉积第二ESL 258之后，缓冲膜260共形地沉积于第二ESL 258上方。缓冲膜260可例如包括钌、碳、一些其他适合的材料(多个)、或其组合。缓冲膜260的材料的这一选择并非微不足道的。除了用作经图案化硬遮罩254以外的保护层的外，缓冲膜260用以在FSL堆叠252上、特别是铁电层248上施加额外的应力，以稳定铁电层248的铁电性。
在沉积缓冲膜260之后，在装置200上方沉积第(n+1)个IMD层262。IMD层262与下方的IMD层222共用相同的组成，且为了简洁起见，省略其详细描述。接着可执行双重镶嵌，以形成穿过IMD层262的第(n+1)个通孔264及第(n+1)个金属接线266，使得第(n+1)个通孔264实体耦合至顶部电极250。第(n+1)个通孔264及第(n+1)个金属接线266在组成方面可类似于第一通孔214D/214G及金属接线216，为了简洁起见，省略其详细描述。应注意，通孔及金属接线中的各者可是连续结构，因为其是使用双重镶嵌工艺形成的。仅为便于理解而显示通孔与上覆金属接线之间的线。虽然诸图中未明确显示，但可在第(n+1)个金属层上方形成进一步的金属层(诸如Mn+2、Mn+3等)，以完成互连结构201。
在所描绘的实施例中，铁电层248具有允许量子力学穿隧的厚度，因此FSL堆叠252是FTJ堆叠，且装置200是FTJ记忆体装置。顶部金属接线266耦合至记忆体装置的位元线(bit line，BL)。设置于通孔214S上的金属接线216耦合至记忆体装置的源极线。设置于通孔224D上的金属接线226耦合至记忆体装置的字元线(word line，WL)。MIM电容器218跨越晶体管203的栅极及WL，形成自放大单元电流(self-amplified cell current，SACC)电路系统。带有SACC电路系统的FTJ单元具有更高的感测电流水准及更大的记忆体窗口，适用于MLC应用。当然，所示FTJ记忆体装置仅是实例，且并非意欲为限制性的。如上所述，支援MLC应用的FSL堆叠可应用于FeFET记忆体装置、FeRAM记忆体装置、或FTJ记忆体装置。
在一个例示性态样中，本揭露涉及一种方法。方法包括在基板上方形成底部电极层，在底部电极层上方形成绝缘体层，在底部电极层上方沉积半导体层，半导体层包括具有不同厚度的复数个部分，在半导体层上方沉积铁电层，在铁电层上方形成顶部电极层，及图案化底部电极层、绝缘体层、半导体层、铁电层、及顶部电极层以形成记忆体堆叠。在一些实施例中，方法进一步包括在形成铁电层之前，在半导体层上方沉积介电层。在一些实施例中，介电层包括非极化材料。在一些实施例中，介电层及绝缘体层包括相同的金属氧化物。在一些实施例中，形成绝缘体层包括沉积覆盖底部电极的第一介电层、及沉积部分覆盖第一介电层的至少一第二介电层。在一些实施例中，形成绝缘体层包括沉积覆盖底部电极层的介电层，及使介电层的一部分部分凹陷。在一些实施例中，形成绝缘体层包括在基板上方沉积含半导体层，执行第一离子植入工艺以钝化含半导体层的中间部分，从而形成嵌入含半导体层中的绝缘体层，及执行至少一第二离子植入工艺以增长绝缘体层的一部分的厚度。在一些实施例中，半导体层的底表面具有阶梯状轮廓。在一些实施例中，半导体层的顶表面是平面的。在一些实施例中，半导体层的复数个部分的厚度范围为约1nm至约10nm。
在另一例示性态样中，本揭露涉及一种形成包括记忆体堆叠的半导体装置的方法。方法包括提供包含设置于第一介电层中的导电特征的工件，在工件上方沉积蚀刻终止层，经由蚀刻终止层形成接触通孔以接触导电特征，在蚀刻终止层及接触通孔上方沉积底部电极层，在底部电极层之上形成乏区，乏区用以提供记忆体堆叠的多个能障宽度，在乏区上方沉积非极化层，在非极化层上方沉积极化层，在极化层上方沉积顶部电极层，并图案化底部电极层、乏区、非极化层、极化层、及顶部电极层以形成记忆体堆叠。在一些实施例中，乏区具有阶梯状轮廓表面。在一些实施例中，乏区包括半导体材料。在一些实施例中，多个能障宽度之间的差值不大于约10nm。在一些实施例中，工件包括金属-绝缘体-金属电容器，且导电特征耦合至金属-绝缘体-金属电容器。在一些实施例中，方法进一步包括形成堆叠于底部电极层与乏区之间的绝缘体层。在一些实施例中，绝缘体层的顶表面与乏区的底表面共轭。
在又另一例示性态样中，本揭露涉及一种半导体装置。半导体装置包括设置于基板上的底部电极、设置于底部电极上的绝缘体层(绝缘体层包括具有不同厚度的多个区段)、设置于绝缘体层上的半导体层、设置于半导体层上的介电层、设置于介电层上的铁电层、及设置于铁电层上的顶部电极。在一些实施例中，半导体层包括具有不同厚度的多个区段。在一些实施例中，介电层包括非极化材料，而铁电层包括极化材料。于一些实施方式中，该半导体层的底表面具有阶梯状轮廓。于一些实施方式中，该半导体层的顶表面是平面的。于一些实施方式中，该半导体层的该些区段的厚度范围为1nm至10nm。
在又另一例示性态样中，本揭露涉及一种半导体装置。本揭露涉及一种半导体装置。半导体装置包括基板、底部电极层、半导体层、非极化材料介电层、铁电层以及顶部电极层。底部电极层设置于基板上。半导体层设置于底部电极上，且具有不同厚度的多个区段。非极化材料介电层设置于半导体层上。铁电层设置于非极化材料介电层上。顶部电极层设置于铁电层上。于一些实施方式中，该铁电层的厚度小于约10nm。于一些实施方式中，该非极化材料介电层的厚度小于2nm。
在又另一例示性态样中，本揭露涉及一种半导体装置。半导体装置包括基板、晶体管以及铁电堆叠。晶体管位于基板上。铁电堆叠位于晶体管上方，且包含底部电极层、绝缘体层、半导体层、介电层、铁电层以及顶部电极层。底部电极层设置于晶体管上方。绝缘体层设置于底部电极上。半导体层设置于绝缘体层上。半导体层的底表面具有阶梯状轮廓，且半导体层的顶表面是平面的。介电层设置于半导体层上。铁电层设置于介电层上。顶部电极层设置于铁电层上。于一些实施方式中，该绝缘体层的一顶表面具有一阶梯状轮廓。
前述内容概述若干实施例的特征，使得熟悉此项技术者可更佳地理解本揭露的态样。熟悉此项技术者应了解，其可易于使用本揭露作为用于设计或修改用于实施本文中引入的实施例的相同目的及/或达成相同优势的其他工艺及结构的基础。熟悉此项技术者亦应认识到，此类等效构造并不偏离本揭露的精神及范畴，且此类等效构造可在本文中进行各种改变、取代、及替代而不偏离本揭露的精神及范畴。

Claims (10)

1.一种半导体装置，其特征在于，包含：
一底部电极，设置于一基板上；
一绝缘体层，设置于该底部电极上，且具有不同厚度的多个区段；
一半导体层，设置于该绝缘体层上；
一介电层，设置于该半导体层上；
一铁电层，设置于该介电层上；以及
一顶部电极，设置于该铁电层上。
2.如权利要求1所述的半导体装置，其特征在于，其中该半导体层包括具有不同厚度的多个区段。
3.如权利要求1所述的半导体装置，其特征在于，其中该半导体层的一底表面具有一阶梯状轮廓。
4.如权利要求1所述的半导体装置，其特征在于，其中该半导体层的一顶表面是平面的。
5.如权利要求1所述的半导体装置，其特征在于，其中该半导体层的该些区段的厚度范围为1nm至10nm。
6.一种半导体装置，其特征在于，包含：
一基板；
一底部电极层，设置于该基板上；
一半导体层，设置于该底部电极上，其中该半导体层具有不同厚度的多个区段，且该半导体层的一底表面具有一阶梯状轮廓；
一非极化材料介电层，设置于该半导体层上；
一铁电层，设置于该非极化材料介电层上；以及
一顶部电极层，设置于该铁电层上。
7.如权利要求6所述的半导体装置，其特征在于，其中该铁电层的厚度小于10nm。
8.如权利要求6所述的半导体装置，其特征在于，其中该非极化材料介电层的厚度小2nm。
9.一种半导体装置，其特征在于，包含：
一基板；
一晶体管，位于该基板上；以及
一铁电堆叠，位于该晶体管上方，且包含：
一底部电极层，设置于该晶体管上方；
一绝缘体层，设置于该底部电极上；
一半导体层，设置于该绝缘体层上，其中该半导体层的一底表面具有一阶梯状轮廓，且该半导体层的一顶表面是平面的；
一介电层，设置于该半导体层上；
一铁电层，设置于该介电层上；以及
一顶部电极层，设置于该铁电层上。
10.如权利要求9所述的半导体装置，其特征在于，其中该绝缘体层的一顶表面具有一阶梯状轮廓。
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