JP2023133256A - メモリ装置構造及びその製造方法 - Google Patents
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Abstract
【課題】メモリ装置構造及びその製造方法を提供する。【解決手段】本開示による方法は、基板の上方に底部電極層を形成する工程と、底部電極層の上方に絶縁体層を形成する工程と、底部電極層の上方に異なる厚さを有する複数の部分を含む半導体層を堆積する工程と、半導体層の上方に強誘電体層を堆積する工程と、強誘電体層の上方に頂部電極層を形成する工程と、底部電極層、絶縁体層、半導体層、強誘電体層、及び頂部電極層をパターン化してメモリスタックを形成する工程と、を有する。【選択図】図３
Description
本開示は、半導体装置及び半導体装置の製造方法に関し、特に、メモリスタックを含む半導体装置の製造方法に関する。
集積回路（ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ；ＩＣ）産業は、指数関数的成長を経験してきた。ＩＣ材料及び設計での技術的進歩により、前世代よりも小さく複雑な回路を持つ集積回路が世代を重ねて生み出されている。ＩＣの発展過程で、機能密度（即ち、チップ面積当たりの相互接続装置の数）は一般的に増加するが、幾何学的サイズ（即ち、製造プロセスを使用して生成可能な最小の組立部品（又は配線））は減少する。このような規模縮小の過程は、一般的に、生産効率の高め及び関連コストの削減によって利益を与える。
Ｕ．Ｓ．Ｓｅｒｉａｌ Ｎｏ．１７／１９９，６２６ ｆｉｌｅｄ ｏｎ Ｍａｒｃｈ １２， ２０２１ ｂｙ ｉｎｖｅｎｔｏｒｓ Ｙｕ－Ｆｅｎｇ ＹＩＮ， Ｔａｉ－Ｙｅｎ ＰＥＮＧ， Ａｎ－Ｓｈｅｎ ＣＨＡＮＧ， Ｈａｎ－Ｔｉｎｇ ＴＳＡＩ， Ｑｉａｎｇ ＦＵ， Ｃｈｕｎｇ－Ｔｅ ＬＩＮ ｆｏｒ "Ｌｏｗ－Ｒｅｓｉｓｔａｎｃｅ Ｃｏｎｔａｃｔ ｔｏ Ｔｏｐ Ｅｌｅｃｔｒｏｄｅｓ ｆｏｒ Ｍｅｍｏｒｙ Ｃｅｌｌｓ ａｎｄ Ｍｅｔｈｏｄｓ ｆｏｒ Ｆｏｒｍｉｎｇ ｔｈｅ Ｓａｍｅ，"５３ ｐａｇｅｓ ｏｆ ｔｅｘｔ， ２５ ｐａｇｅｓ ｏｆ ｄｒａｗｉｎｇｓ（Ａｔｔｏｒｎｅｙ Ｄｏｃｋｅｔ Ｎｏ．３５０４４－０５８ＵＳ）．
Ｕ．Ｓ．Ｓｅｒｉａｌ Ｎｏ．１６／８８７，２４４ ｆｉｌｅｄ ｏｎ Ｍａｒｃｈ ２９， ２０２０ ｂｙ ｉｎｖｅｎｔｏｒｓ Ｔａｉ－Ｙｅｎ ＰＥＮＧ ｅｔ ａｌ．，ｆｏｒ "Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ Ｄｅｖｉｃｅ ａｎｄ Ｍｅｔｈｏｄ，"４２ ｐａｇｅｓ ｏｆ ｔｅｘｔ， ４５ ｐａｇｅｓ ｏｆ ｄｒａｗｉｎｇｓ （Ａｔｔｏｒｎｅｙ Ｄｏｃｋｅｔ Ｎｏ．：ＴＳＭＰ２０１９０５１６ＵＳ００）．
Ｕ．Ｓ．Ｓｅｒｉａｌ Ｎｏ．１７／２２４，３０９ ｆｉｌｅｄ Ａｐｒｉｌ ７， ２０２０， ｂｙ ｉｎｖｅｎｔｏｒｓ Ｙｕ－Ｆｅｎｇ ＹＩＮ ｆｏｒ "Ｔｏｐ Ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ Ｍｅｔａｌ Ｌｉｎｅｓ ｆｏｒ ａ Ｍｅｍｏｒｙ Ａｒｒａｙ Ｄｅｖｉｃｅ ａｎｄ Ｍｅｔｈｏｄｓ ｆｏｒ Ｆｏｒｍｉｎｇ ｔｈｅ Ｓａｍｅ，"５７ ｐａｇｅｓ ｏｆ ｔｅｘｔ， ２５ ｐａｇｅｓ ｏｆ ｄｒａｗｉｎｇｓ （Ａｔｔｏｒｎｅｙ Ｄｏｃｋｅｔ Ｎｏ．３５０４４－０７７ＵＳ）．
Ｕ．Ｓ．Ｓｅｒｉａｌ Ｎｏ．１７／００８，０００ ｆｉｌｅｄ Ａｕｇｕｓｔ ３１， ２０２０， ｂｙ ｉｎｖｅｎｔｏｒｓ Ｙｕ－Ｆｅｎｇ ＹＩＮ ｅｔ ａｌ．，"Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅ ａｎｄ Ｍａｎｕｆａｃｔｕｒｉｎｇ Ｍｅｔｈｏｄ Ｔｈｅｒｅｏｆ，"２６ ｐａｇｅｓ ｏｆ ｔｅｘｔｓ，２３ ｐａｇｅｓ ｏｆ ｄｒａｗｉｎｇｓ （Ａｔｔｏｒｎｅｙ Ｄｏｃｋｅｔ Ｎｏ．１８５０６－１８０１）．
例としては、多くの現代の電子装置にはデータを記憶するための電子メモリが含まれているが、電子メモリの表面データ密度は通常、半導体装置のスケーリング能力によって制限される。半導体業界では、揮発性メモリ装置や不揮発性メモリ装置の何れであっても、メモリ装置の表面データ密度を継続的に向上させる必要がある。揮発性メモリ装置は、通常、通電される時にデータを記憶するが（即ち、電力をオンにする時にデータを記憶する）、不揮発性メモリ装置は通電されていない場合でもデータを記憶することができる（即ち、電力をオン又は電力をオフにする時にデータを記憶する）。強誘電体に基づくメモリ装置は、高速読み取り／書き込み時間、高スイッチング耐久性、及び／又は低消費電力等の優れた電気的特性を有するので、次世代の不揮発性メモリ技術の有望な候補となる。従来の強誘電体に基づくメモリ装置は、一般的に、その意図される目的を満たすのに十分であるが、個々のトランジスタが小さくなる速度が遅くなる場合でも高い表面データ密度を提供する等、全ての態様では完全に満足できるわけではない。
幾つかの実施形態において、本開示は、基板の上方に底部電極層を形成する工程と、底部電極層の上方に絶縁体層を形成する工程と、底部電極層の上方に異なる厚さを有する複数の部分を含む半導体層を堆積する工程と、半導体層の上方に強誘電体層を堆積する工程と、強誘電体層の上方に頂部電極層を形成する工程と、底部電極層、絶縁体層、半導体層、強誘電体層、及び頂部電極層をパターン化してメモリスタックを形成する工程と、を有する方法に関する。
幾つかの実施形態において、本開示は、メモリスタックを含む半導体装置の形成方法であって、第１の誘電体層の中に設けられる導電特性を持つワークを提供する工程と、ワークの上方にエッチングストッパ層を堆積する工程と、エッチングストッパ層を介して、導電特性に接触するコンタクトホールを形成する工程と、エッチングストッパ層及びコンタクトホールの上方に底部電極層を堆積する工程と、底部電極層の上にメモリスタックの複数のエネルギー障壁幅を提供するための欠乏領域を形成する工程と、欠乏領域の上方に非分極層を堆積する工程と、非分極層の上方に分極層を堆積する工程と、分極層の上方に頂部電極層を堆積する工程と、底部電極層、欠乏領域、非分極層、分極層、及び頂部電極層をパターン化してメモリスタックを形成する工程と、を有するメモリスタックを含む半導体装置の形成方法に関する。
幾つかの実施形態において、本開示は、基板に設けられる底部電極と、底部電極に設けられる絶縁体層（絶縁体層は、異なる厚さを有する複数のセグメントを含む）と、絶縁体層に設けられる半導体層と、半導体層に設けられる誘電体層と、誘電体層に設けられる強誘電体層と、強誘電体層に設けられる頂部電極と、を含む半導体装置に関する。
幾つかの実施形態において、本開示は、メモリスタックを含む半導体装置の形成方法であって、第１の誘電体層の中に設けられる導電特性を持つワークを提供する工程と、ワークの上方にエッチングストッパ層を堆積する工程と、エッチングストッパ層を介して、導電特性に接触するコンタクトホールを形成する工程と、エッチングストッパ層及びコンタクトホールの上方に底部電極層を堆積する工程と、底部電極層の上にメモリスタックの複数のエネルギー障壁幅を提供するための欠乏領域を形成する工程と、欠乏領域の上方に非分極層を堆積する工程と、非分極層の上方に分極層を堆積する工程と、分極層の上方に頂部電極層を堆積する工程と、底部電極層、欠乏領域、非分極層、分極層、及び頂部電極層をパターン化してメモリスタックを形成する工程と、を有するメモリスタックを含む半導体装置の形成方法に関する。
幾つかの実施形態において、本開示は、基板に設けられる底部電極と、底部電極に設けられる絶縁体層（絶縁体層は、異なる厚さを有する複数のセグメントを含む）と、絶縁体層に設けられる半導体層と、半導体層に設けられる誘電体層と、誘電体層に設けられる強誘電体層と、強誘電体層に設けられる頂部電極と、を含む半導体装置に関する。
本開示の態様は、添付図面と共に検討される場合、以下の詳細な説明から最適に理解される。注意すべきなのは、業界の標準仕様では、様々な特性が比例して描画されず、説明のみを目的としていることである。実際には、様々な特性のサイズは、明確にするために、任意に増減されてよい。
本開示の各態様による強誘電体スタックの幾つかの実施例を示す部分断面図である。
本開示の各態様による強誘電体スタックの幾つかの実施例を示す部分断面図である。
本開示の各態様による強誘電体スタックの幾つかの実施例を示す部分断面図である。
本開示の各態様による強誘電体スタックの幾つかの実施例を示す部分断面図である。
本開示の各態様による強誘電体スタックの幾つかの実施例を示す部分断面図である。
本開示の各態様による強誘電体スタックの幾つかの実施例を示す部分断面図である。
それぞれ本開示の各態様による単層セル（ｓｉｎｇｌｅ－ｌｅｖｅｌ ｃｅｌｌ；ＳＬＣ）メモリ装置と多層セル（ｍｕｌｔｉ－ｌｅｖｅｌ ｃｅｌｌ；ＭＬＣ）メモリ装置の電流－電圧関係を示す図である。
それぞれ本開示の各態様による単層セル（ｓｉｎｇｌｅ－ｌｅｖｅｌ ｃｅｌｌ；ＳＬＣ）メモリ装置と多層セル（ｍｕｌｔｉ－ｌｅｖｅｌ ｃｅｌｌ；ＭＬＣ）メモリ装置の電流－電圧関係を示す図である。
本開示の各態様によるメモリ装置構造を形成する実例方法を示すフローチャートである。
本開示の各態様による図３に示す実例方法の操作を経たワークを示す部分断面図である。
本開示の各態様による図３に示す実例方法の操作を経たワークを示す部分断面図である。
本開示の各態様による図３に示す実例方法の操作を経たワークを示す部分断面図である。
本開示の各態様による図３に示す実例方法の操作を経たワークを示す部分断面図である。
本開示の各態様による図３に示す実例方法の操作を経たワークを示す部分断面図である。
本開示の各態様による図３に示す実例方法の操作を経たワークを示す部分断面図である。
本開示の各態様による図３に示す実例方法の操作を経たワークを示す部分断面図である。
本開示の各態様による図３に示す実例方法の操作を経たワークを示す部分断面図である。
本開示の各態様による図３に示す実例方法の操作を経たワークを示す部分断面図である。
本開示の各態様による図３に示す実例方法の操作を経たワークを示す部分断面図である。
本開示の各態様による図３に示す実例方法の操作を経たワークを示す部分断面図である。
本開示の各態様による図３に示す実例方法の操作を経たワークを示す部分断面図である。
本開示の各態様による図３に示す実例方法の操作を経たワークを示す部分断面図である。
本開示の各態様による図３に示す実例方法の操作を経たワークを示す部分断面図である。
本開示の各態様による図３に示す実例方法の操作を経たワークを示す部分断面図である。
本開示の各態様による図３に示す実例方法の操作を経たワークを示す部分断面図である。
本開示の各態様による図３に示す実例方法の操作を経たワークを示す部分断面図である。
本開示の各態様による図３に示す実例方法の操作を経たワークを示す部分断面図である。
本開示の各態様による図３に示す実例方法の操作を経たワークを示す部分断面図である。
本開示の各態様による図３に示す実例方法の操作を経たワークを示す部分断面図である。
本開示の各態様による図３に示す実例方法の操作を経たワークを示す部分断面図である。
本開示の各態様による図３に示す実例方法の操作を経たワークを示す部分断面図である。
本開示の各態様による図３に示す実例方法の操作を経たワークを示す部分断面図である。
本開示の各態様による図３に示す実例方法の操作を経たワークを示す部分断面図である。
本開示は、一般的に、メモリ装置に関し、より具体的に、強誘電体に基づくメモリ装置に用いられる強誘電体スタック及びその製造方法に関する。
以下の開示内容は、提供された目的物の異なる特性を実施するための多くの異なる実施例又は実例を提供する。以下、本開示を簡略化するために、組立部品及び配置の特定の例について説明する。勿論、これらは、例に過ぎず、制限的なものではない。例えば、以下の説明では、第１の特性は第２の特性の上方又は上に形成されることは、第１の特性が第２の特性と直接接触するように形成される実施例を含むことができ、また、第１の特性が第２の特性に直接接触しないように追加の特性が第１の特性と第２の特性との間に形成されてもよい実施例を含むこともできる。なお、本開示は、様々な例では、数字及び／又は文字を繰り返して参照することができる。この重複は単純化及び明確化を目的とし、且つ議論された様々な実施例及び／又は構成の間の関係を示すものではない。
なお、説明の便宜上、本明細書では、「～の下方にある」、「～の下にある」、「下部」、「～の上にある」、「上部」及び類似のもの等の空間相対用語を使用して、図中に示す１つの素子又は特性と他の（複数の）素子（要素）又は特性との関係を説明することができる。空間相対用語は、図に示されている配向以外の装置が使用又は操作する際の異なる配向を含むことができる。装置は、別の配向（９０度回転又は他の配向）に向けることができ、且つ本文に使用される空間相対記述子は同様に解釈されることができる。
なお、数又は数の範囲については、「約」、「おおよそ」、及び類似のもので表す場合、当業者が理解される製造期間に固有する変化を考慮すると、当該用語は合理的な範囲の数を含むことを意図する。例えば、数又は数の範囲は、製造とその数に関連付けられた特性を持つ特性に関連する既知の製造許容度に基づいて、その数の＋／－１０％範囲等、合理的な範囲を含む。例えば、厚さ「約５ｎｍ」の材料層は４．５ｎｍ～５．５ｎｍのサイズ範囲を含むことができ、当業者であれば、堆積材料層に関連する製造許容度が＋／－１０％であることは知られている。なお、本開示は、様々な実例では、数字及び／又は文字を繰り返して参照してよい。この重複は、単純化及び明確化を目的とし、且つ議論された様々な実施例及び／又は構成の間の関係を示すものではない。
強誘電体に基づくメモリ装置（又は強誘電体メモリ装置）は、不揮発性メモリ（即ち、電力がない場合でもデータを記憶できるメモリ）である。強誘電体メモリ装置は、例えば、強誘電体電界効果トランジスタ（ｆｅｒｒｏｅｌｅｃｔｒｉｃ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ；ＦｅＦＥＴ）、強誘電体ランダムアクセスメモリ（ＦｅＲＡＭ又はＦＲＡＭ）装置、又は強誘電体トンネル接合（ｆｅｒｒｏｅｌｅｃｔｒｉｃ ｔｕｎｎｅｌ ｊｕｎｃｔｉｏｎ；ＦＴＪ）メモリ装置であり、通常、強誘電体スタックを有し、底部電極と頂部電極との間にスタックされた強誘電体スイッチング層（ｆｅｒｒｏｅｌｅｃｔｒｉｃ ｓｗｉｔｃｈｉｎｇ ｌａｙｅｒ；ＦＳＬ）を含む。
図１Ａは、本開示の各態様による強誘電体スタック１２の一部又は全体を示す部分断面図である。強誘電体スタック１２は、基板１０の上方に置かれる。強誘電体スタック１２は、底部電極１６と頂部電極１８との間に設けられるＦＳＬスタック１４を含む（即ち、複数の層を含む）。幾つかの実施例において、底部電極１６及び頂部電極１８は何れも金属であり、且つ強誘電体スタック１２は金属－強誘電体スイッチング層（ｆｅｒｒｏｅｌｅｃｔｒｉｃ ｓｗｉｔｃｈｉｎｇ ｌａｙｅｒ；ＦＳＬ）－金属（ｍｅｔａｌ－ｆｅｒｒｏｅｌｅｃｔｒｉｃ ｓｗｉｔｃｈｉｎｇ ｌａｙｅｒ－ｍｅｔａｌ；ＭＦＭ）スタックとも呼ばれる。強誘電体スタック１２は、強誘電体メモリ装置に実施されてもよい。幾つかの実施例において、強誘電体メモリ装置はトランジスタを含み、強誘電体スタック１２はトランジスタのメタルゲートに整合され又はそれに組み合わせられる。このような構成は、強誘電体電界効果トランジスタ（ｆｅｒｒｏｅｌｅｃｔｒｉｃ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ；ＦｅＦＥＴ）状メモリ装置と呼ばれる場合がある。幾つかの実施例において、ＦｅＦＥＴ状メモリ装置は、ＭＦＭ－ＭＩＳ構造（即ち、ＭＦＭスタック、例えば、強誘電体スタック１２、金属－絶縁体－半導体（ｍｅｔａｌ－ｉｎｓｕｌａｔｏｒ－ｓｅｍｉｃｏｎｄｕｃｔｏｒ；ＭＩＳ）に接続される構造（例えば、ゲート電極－ゲート誘電体－半導体基板））、ＭＦＭＩＳ構造（即ち、ＭＦＭスタック、例えば、強誘電体スタック１２、トランジスタを取り替えるＭＩＳ構造の公知のメタルゲート（例えば、ＭＦＭスタック－ゲート誘電体－半導体基板））、又は他の適切なＦｅＦＥＴ状メモリ装置構造を有する。幾つかの実施例において、強誘電体メモリ装置はコンデンサに接続されたトランジスタを含み、強誘電体スタック１２はＦｅＲＡＭ等のコンデンサとして実施される。幾つかの実施例において、強誘電体スタック１２はＦＴＪを提供する。ＦＴＪは量子力学的トンネルを可能にする薄強誘電体層（ナノスケールで測定）を含む。量子力学的トンネルは、オン／オフ（ＯＮ／ＯＦＦ）抵抗を高く識別可能なトンネル抵抗を生成する。
ＦＳＬスタック１４は少なくとも１層の強誘電体材料を含み、強誘電体材料とは、通常、電界が印加される場合に分極を示し、電界を除去（又は減少）する場合に続けて分極を示す材料である。このため、強誘電体材料は、分極材料とも呼ばれる。一般的に、強誘電体材料は、本質的な電気双極子を有し、電界を介して分極状態の間、例えば第１の分極状態と第２の分極状態との間に切り替えることができる。第１の分極状態は、第１のデータ状態、例えばロジック「１」に対応できる（例えば、強誘電体メモリ装置の第１の抵抗又は第１の容量に依存する）。第２の分極状態は、第２のデータ状態、例えばロジック「０」に対応できる（例えば、強誘電体メモリ装置の第２の抵抗又は第２の容量に依存する）。強誘電体メモリ装置の分極状態を設定及び／又は取得するように、電圧線、文字線、及びビット線を強誘電体メモリ装置に電気的に接続して、強誘電体メモリ装置からデータを書き込み及び／又は読み取ることができる。書き込み操作を実行するために、強誘電体メモリ装置に電界を印加して、ＦＳＬスタックの分極状態を第１の分極状態又は第２の分極状態（即ち、記憶ロジック「１」又はロジック「０」）に設定することができ、例としては、プログラムされた電圧及び／又は消去された電圧等の電圧はそれぞれ文字線及び／又は電圧線を介して頂部電極及び／又は底部電極に印加される。読み取り操作を実行するために、強誘電体メモリ装置の抵抗又は容量を感知することができる。例えば、図２Ａ中の電流－電圧（ｃｕｒｒｅｎｔ－ｖｏｌｔａｇｅ；Ｉ－Ｖ）図に示すように、読み取り電圧（ｒｅａｄ ｖｏｌｔａｇｅ；Ｖｒｅａｄ）等の電圧はそれぞれ文字線及び／又は電圧線を介して頂部電極及び／又は底部電極に印加され、ビット線の抵抗（例えば、電流の感知）を感知することによりＦＳＬスタック１４が第１の分極状態又は第２の分極状態を有するかを判定することで、強誘電体メモリ装置がロジック「１」又はロジック「０」を記憶するかを判定し、１つのデータビットに対応する。各ＦＳＬスタック１４が１つのデータビットを記憶するため、図２Ａ中のＩ－Ｖ図に関連付けられた強誘電体メモリ装置は、単層セル（ｓｉｎｇｌｅ－ｌｅｖｅｌ ｃｅｌｌ；ＳＬＣ）メモリ装置とも呼ばれる。
一方、ＦＳＬスタック１４がメモリユニットに記憶された１つ以上のデータビットに対応する２つ以上の抵抗値を有するように構成されると、強誘電体メモリ装置は、多層セル（ｍｕｌｔｉ－ｌｅｖｅｌ ｃｅｌｌ；ＭＬＣ）メモリ装置と呼ばれる。ＭＬＣメモリ装置は、ＳＬＣメモリ装置より高い表面データ密度を提供する。
図１Ｂは、図１Ａ中のＦＳＬスタック１４の実施例を更に示し、ＦＳＬスタック内部の多層の詳細な配置はＦＳＬスタック１４をＭＬＣとして構成することを可能にする。図１Ｂは、本開示の各態様による強誘電体スタック１２を示す部分断面図であり、強誘電体スタック１２はＭＬＣとして部分的又は全部的にＦＳＬスタックを含む。
強誘電体スタック１２は、基板１０の上方に設けられる。幾つかの実施例において、強誘電体スタック１２は、底部電極１６が基板１０に物理的に接触するように、基板１０に直接設けられる。幾つかの実施例において、強誘電体スタック１２と基板１０との間に１つ又は複数の層が設けられる。幾つかの実施例において、強誘電体スタック１２は、基板１０に電気的に接続されるが、物理的に接続されない。説明される実施例において、底部電極１６はＦＳＬスタック１４の底表面に物理的に接触され、頂部電極１８はＦＳＬスタック１４の頂表面に物理的に接触される。底部電極１６は、金属層、金属窒化物層、金属酸化物層、又は半導体層であってもよい。一実例において、底部電極１６は、Ａｌ、Ｔｉ、Ｔａ、Ａｕ、Ｐｔ、Ｗ、Ｎｉ、Ｉｒ、他の適切な金属、その合金（例えば、ＴａＮ、ＴｉＮ、及び／又は他の適切な合金）、又はそれらの組み合わせを含んでよい。別の例において、底部電極１６は、ＩｒＯ２等の金属酸化物を含んでよい。また別の例において、底部電極１６はＳｉ、Ｇｅ、ＳｉＧｅ、多結晶シリコン（ｎ型ドープ又はｐ型ドープ）等の半導体材料、ＩＩＩ－Ｖ化合物半導体（例えば、ＩｎＡｓ、ＡｌＡｓ、ＧａＡｓ、ＩｎＰ、ＧａＮ、ＩｎＧａＡｓ、ＩｎＡｌＡｓ、ＧａＳｂ、ＡｌＳｂ、ＡｌＰ、ＧａＰ、又は類似物を含むが、これらに制限されない）、又はそれらの組み合わせを含んでもよい。頂部電極１８は、金属層、金属窒化物層、金属酸化物層、又は多結晶シリコン層であってもよい。一実例において、頂部電極１８はＡｌ、Ｔｉ、Ｔａ、Ａｕ、Ｐｔ、Ｗ、Ｎｉ、Ｉｒ、他の適切な金属、その合金（例えば、ＴａＮ、ＴｉＮ、及び／又は他の適切な合金）、又はそれらの組み合わせを含んでよい。別の実例において、頂部電極１８はＩｒＯ２等の金属酸化物を含んでよい。また別の例において、頂部電極１８は多結晶シリコン（ｎ型ドープ又はｐ型ドープ）を含んでよい。幾つかの実施例において、底部電極１６は半導体材料を含み、頂部電極１８は金属層である。幾つかの実施例において、底部電極１６と頂部電極１８は同じ材料（例えば、同じ金属材料）で構成される。幾つかの実施例において、底部電極１６は多層構造を有し、例えば、第１の底部電極層が第２の底部電極層の上方に設けられ、第１の底部電極層と第２の底部電極層は、異なる組成を有する。幾つかの実施例において、頂部電極１８は多層構造を有し、例えば、第１の頂部電極層が第２の頂部電極層の上方に設けられ、第１の頂部電極層と第２の頂部電極層は、異なる組成を有する。
ＦＳＬスタック１４は、強誘電体特性を有する強誘電体層２０を含む。強誘電体層２０は、強誘電体スイッチング層（ｆｅｒｒｏｅｌｅｃｔｒｉｃ ｓｗｉｔｃｈｉｎｇ ｌａｙｅｒ；ＦＳＬ）とも呼ばれる。強誘電体層２０は、強誘電体材料（分極材料）を含む。強誘電体層２０は、単層又は多層構造を有し、例えば、第１の強誘電体層が第２の強誘電体層の上方に設けられ、第１の強誘電体層と第２の強誘電体層は、異なる組成を有する。強誘電体材料は、約２８以上の誘電率（ｋ）（例えば、ｋ≧２８）を有する誘電体材料等の高ｋ誘電体材料であり、直交結晶構造を有する。幾つかの実施例において、強誘電体層２０は、金属酸化物材料、金属酸窒化物材料、又は元素がドープされた金属酸化物を含む。例えば、強誘電体層２０は、酸化ハフニウム系の材料又は酸化ジルコニウム系の材料を含んでよい。更なる実例において、強誘電体層２０は、酸化ハフニウム（例えば、ＨｆｘＯｙ）、酸化ハフニウムジルコニウム（例えば、ＨｆｘＺｒｚＯｙ）（ＨＺＯとも呼ばれる）、酸化ハフニウムアルミニウム（例えば、ＨｆｘＡｌｚＯｙ）、酸化ハフニウムランタン（例えば、ＨｆｘＬａｚＯｙ）、酸化ハフニウムセリウム（例えば、ＨｆｘＣｅｚＯｙ）、酸化ハフニウムシリコン（ＨｆｘＳｉＯｙ）、酸化ハフニウムガドリニウム（例えば、ＨｆｘＧｄｚＯｙ）、他の適切なＨｆｘＯｙ系の材料（例えば、ＨｆｘＳｒｙＯｚ、ＨｆｘＹｙＯｚ）、又はそれらの組み合わせを含んでよく、ｘ、ｙ、ｚは原子百分率である。別の実例において、強誘電体層２０はＺｒｊＯｋ系の材料を含んでよく、ｊ、ｋは原子百分率である。幾つかの実施例において、強誘電体層２０の厚さは約１０ｎｍ未満である。強誘電体層２０の厚さが約１０ｎｍよりも大きくなると、読み取り電流が小さくなりすぎて検出できなくなり、及び／又はロジック状態の間の差が小さくなりすぎて、判別できなくなる。
ＦＳＬスタック１４は、強誘電体層２０の下方にある誘電体層２２を更に含む。誘電体層２２は、非分極材料を含む。幾つかの実施例において、誘電体層２２は、約２８未満の誘電率（ｋ）（例えば、ｋ＜２８）を有する誘電体材料を含む。誘電率の値は、取るに足らないものではない。誘電体層２２の一つの機能は、異なる抵抗を発生し、強誘電体層２０の異なる分極方向に対応する異なる読み取り電流を生成する。誘電率が約２８よりも大きくなると、読み取り電流が小さくなりすぎて検出できなくなることがある。誘電体材料は、強誘電体層２０の材料と異なる結晶特性及び／又は異なる結晶条件を有する材料を含んでよい。例えば、強誘電体層２０が結晶構造を有する誘電体材料を含む場合、誘電体層２２は、非晶質構造を有する誘電体材料（例えば、非晶質形態の誘電体材料（即ち、無秩序な原子構造を有する））を含む。誘電体層２２は、強誘電体層２０中の余分な結晶成長及び／又は結晶粒成長を抑制するために非晶質構造を有し、これらの結晶成長及び／又は結晶粒成長によって結晶が変化することで、強誘電体層２０中の不所望な強誘電体が変化する。幾つかの実施例において、誘電体層２２は、強誘電体層２０の金属酸化物材料と異なる金属酸化物材料を含む。例えば、誘電体層２２は、ＡｌｘＯｙ、ＳｉｘＯｙ、ＴａｘＯｙ、ＴｉｘＯｙ、ＬａｘＯｙ、ＹｘＯｙ、ＳｒｘＴｉＯｙ、又はそれらの組み合わせを含み、ｘ、ｙ、ｚは原子百分率である。一実例において、誘電体層２２は、ＳｉｘＮｙを含む。誘電体層２２の厚さは、約２ｎｍ未満であってよい。厚さは、取るに足らないものではない。誘電体層２２の厚さが約２ｎｍを超えると、読み取り電流が小さくなりすぎて検知されなくなり、及び／又はロジック状態の間の差が小さくなりすぎて、判別できなくなるおそれがある。
ＦＳＬスタック１４は、絶縁体層２６と、絶縁体層２６と誘電体層２２との間にスタックされる半導体層２４と、を更に含む。絶縁体層２６は、約９未満の誘電率（ｋ）（例えば、ｋ＜９）を有する誘電体材料を含む。誘電率は取るに足らないものではない。誘電率が約９よりも大きくなると、読み取り電流が小さくなりすぎて検知されなくなる。幾つかの実施例において、絶縁体層２６は、強誘電体層２０の金属酸化物材料と異なる金属酸化物材料を含む。例えば、絶縁体層２６は、ＡｌｘＯｙ、ＳｉｘＯｙ、ＴａｘＯｙ、ＴｉｘＯｙ、ＬａｘＯｙ、ＹｘＯｙ、ＳｒｘＴｉＯｙ、又はそれらの組み合わせを含み、ｘ、ｙ、ｚは原子百分率である。更なる実施例では、絶縁体層２６は、誘電体層２２と同じ材料の組成（例えば、同じ金属酸化物）を含んでよい。又は、絶縁体層２６は誘電体層２２と異なる材料組成を含んでよい。例えば、誘電体層２２は約９～約２８の誘電率の金属酸化物を含んでよく、絶縁体層２６は約９未満の誘電率を有する他の金属酸化物を含んでよい。
図１Ｂを依然として参照し、絶縁体層２６は、均一な厚さではなく、いくつかの離散的な厚さを有する。説明された実施例では、絶縁体層２６は３つの異なる厚さ付きの３つの部分を有する。絶縁体層２６の一方の辺縁から他方の辺縁に、絶縁体層２６の厚さが階段状に増加するので、絶縁体層２６の頂表面が階段状の輪郭を有する。それに対応して、半導体層２４は、絶縁体層２６と誘電体層２２との間にスタックされる層として、３つの異なる厚さ付きの３つの部分も有し、３つの厚さはｔ１、ｔ２、及びｔ３で示され、ｔ１＞ｔ２＞ｔ３である。半導体層２４は、Ｓｉ、Ｇｅ、ＳｉＧｅ、多結晶シリコン（ｎ型ドープ又はｐ型ドープ）等の半導体材料、ＩＩＩ－Ｖ化合物半導体（例えば、ＩｎＡｓ、ＡｌＡｓ、ＧａＡｓ、ＩｎＰ、ＧａＮ、ＩｎＧａＡｓ、ＩｎＡｌＡｓ、ＧａＳｂ、ＡｌＳｂ、ＡｌＰ、ＧａＰ、又は類似物を含むが、これらに制限されない）、又はそれらの組み合わせを含む。半導体層２４の一つの機能は誘電体層２２の下方に欠乏領域（複数）を発生させることである。半導体層２４の異なる厚さにより、異なる高さの複数の欠乏領域を有する。つまり、ＦＳＬスタック１４の複数の部分に複数の欠乏領域の厚さを発生させるため、複数のトンネルエネルギー障壁厚さ（及び対応する異なるトンネル長さ）を発生させる。欠乏領域は電子トンネルによるエネルギー障壁であるため、厚さｔ１、ｔ２、ｔ３はエネルギー障壁の厚さ（又はエネルギー障壁幅）ｔ１、ｔ２、ｔ３とも呼ばれる。エネルギー障壁幅ｔ１、ｔ２、ｔ３の中のそれぞれは、約１０ｎｍ以下、例えば約１ｎｍから約１０ｎｍまでとしてよい。幾つかの実施例において、エネルギー障壁幅ｔ１とｔ２（例えば、ｔ１～ｔ２）との間の差の範囲は約１ｎｍ～約１０ｎｍであるが、エネルギー障壁幅ｔ２とｔ３（例えば、ｔ２～ｔ３）の間の差の範囲は約１ｎｍ～約１０ｎｍである。厚さと厚さとの間の差は取るに足らないものではない。エネルギー障壁幅が約１０ｎｍを超えると、欠乏領域は広がりすぎて、電子がトンネルできなくなり、読み取り電流が小さくなりすぎて検知されなくなるおそれがある。２つの隣接するエネルギー障壁幅の間の差は約１０ｎｍを超えると、読み取り電流が小さくなりすぎて検知されなくなる。２つの隣接するエネルギー障壁幅の間の差が約１ｎｍ未満であると、読み取り電流の間の差が小さくなりすぎて、判別できなくなるおそれがある。
１つのＦＳＬスタック１４における複数の欠乏領域の厚さ（即ち複数のエネルギー障壁幅）は、複数のトンネル長さによってＦＳＬスタックの複数の抵抗レベルが発生するため、複数のデータ状態を提供することを可能にする。書き込み操作を実行するために、強誘電体メモリ装置に異なる電界強度を印加して、ＦＳＬスタックに複数の分極状態の何れかを設定することができ、例えば、プログラムされた電圧及び／又は消去された電圧等の電圧はそれぞれ文字線及び／又は電圧線を介して頂部電極及び／又は底部電極に印加される。説明された実施例では、３つのトンネル長さは４つの可能な分極状態、即ち第１の分極状態（即ち、記憶ロジック「００」）、第２の分極状態（即ち、記憶ロジック「０１」）、第３の分極状態（即ち、記憶ロジック「１０」）、及び第４の分極状態（即ち、記憶ロジック「１１」）を提供する。読み取り操作を実行するために、強誘電体メモリ装置の抵抗又は容量を検出することができる。例えば、図２Ｂに示す電流－容量（ｃｕｒｒｅｎｔ－ｖｏｌｔａｇｅ；Ｉ－Ｖ）図を参照し、電圧は、文字線及び／又は電圧線を介して頂部電極及び／又は底部電極に印加し、ビット線での抵抗（例えば、電流の感知）を感知することで、ＦＳＬスタック１４が第１～第４の分極状態の何れかを有するかを判定することで、強誘電体メモリ装置はロジック「００」、ロジック「０１」、ロジック「１０」、又はロジック「１１」を記憶するかを判定し、２つのデータビットに対応する。各ＦＳＬスタック１４に１つ以上のデータビットが記憶されるため、図２Ｂ中の実例のＩ－Ｖ図に関連する強誘電体メモリ装置は多層セル（ｍｕｌｔｉ－ｌｅｖｅｌ ｃｅｌｌ；ＭＬＣ）メモリ装置とも呼ばれる。
図１Ｃ～図１Ｆは、ＦＳＬスタック１４内部の多層のＦＳＬスタック１４をＭＬＣとして構成することを可能にする詳細な配置の代替実施例を示す。図１Ｃ及び図１Ｄを参照し、絶縁体層２６及び半導体層２４の階段状の輪郭は単調である必要がない。図１Ｃでは、半導体層２４の最大厚さｔ１の一部が中間に位置決めされる。図１Ｄでは、半導体層２４の最小厚さｔ３の一部が中間に位置決めされる。図１Ｅを参照し、半導体層２４の最小厚さｔ３がひいてはゼロ（例えば、ｔ３＝０）であってもよいので、絶縁体層２６の最大厚さの一部が誘電体層２２の底表面に接触する。図１Ｆを参照し、絶縁体層２６及び半導体層２４は、説明された実施例における７つの厚さｔ１～ｔ７等の３つ以上の異なる厚さを有することができる。図１Ｆ中のＦＳＬスタック１４は、ＦＳＬスタック内の３つのデータビットに対応し、より高い表面データ密度を達成する８つのロジック状態をサポートすることができる。
現在、図３を参照する。図３は、本開示の各態様によるワーク２００から強誘電体メモリ装置を形成する方法１００を示す。方法１００は、一例だけであり、本開示を出願特許請求の範囲に明確に記載される範囲以外に制限することを意図しない。方法１００の前、間、及び後に追加の操作を提供することができ、且つ方法の追加の実施例について、いくつかの前記操作を置換、除去、又は移行することもできる。以下、図４～図１８に合わせて方法１００を説明し、これらの図は、方法１００の各実施例による異なる製造階段でのワーク２００の部分断面図である。ワーク２００を装置構造として製造するので、コンテキストの要件に応じて、ワーク２００は、ここで装置２００と呼ばれてもよい。疑問を避けるため、各図中のＸ、Ｙ及びＺ方向は、互いに垂直である。本開示では、特に明記されない限り、類似の参照番号は類似の特性を表している。
本開示の各図に示す装置２００は簡略化されたものであり、装置２００の全ての特性は詳細に示し又は説明されているわけではない。各図に示す装置２００はＩＣチップの一部、システムオンチップ（ｓｙｓｔｅｍ ｏｎ ｃｈｉｐ、ＳｏＣ）又はその一部であってもよく、抵抗、容量、インダクタンス、ダイオード、ｐ型電界効果トランジスタ（ｐ－ｔｙｐｅ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ；ＰＦＥＴ）、ｎ型電界効果トランジスタ（ｎ－ｔｙｐｅ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ；ＮＦＥＴ）、金属酸化物半導体電界効果トランジスタ（ｍｅｔａｌ－ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ；ＭＯＳＦＥＴ）、相補型金属酸化物半導体（ｃｏｍｐｌｅｍｅｎｔａｒｙ ｍｅｔａｌ－ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ；ＣＭＯＳ）トランジスタ、バイポーラ接合トランジスタ（ｂｉｐｏｌａｒ ｊｕｎｃｔｉｏｎ ｔｒａｎｓｉｓｔｏｒ；ＢＪＴ）、側方拡散ＭＯＳ（ｌａｔｅｒａｌｌｙ ｄｉｆｆｕｓｅｄ ＭＯＳ；ＬＤＭＯＳ）トランジスタ、高圧トランジスタ、高周波トランジスタ、他の適切な組立部品、又はそれらの組み合わせ等の様々な受動的及び能動的なマイクロ電子装置を含んでよい。
図３及び図４を参照し、方法１００はブロック１０２を含み、装置２００を提供する。装置２００は、基板２０２を含む。実施例では、基板２０２はシリコン（Ｓｉ）を含む。また、又はその他、基板２０２は、ゲルマニウム（Ｇｅ）等の他の元素の半導体、炭化珪素（ＳｉＣ）、ガリウム砒素（ＧａＡｓ）、リン化ガリウム（ＧａＰ）、リン化インジウム（ＩｎＰ）、ヒ素化インジウム（ＩｎＡｓ）、及び／又はアンチモン化インジウム等の化合物半導体、シリコンゲルマニウム（ＳｉＧｅ）、ＧａＡｓＰ、ＡｌＩｎＡｓ、ＡｌＧａＡｓ、ＧａＩｎＡｓ、ＧａＩｎＰ、及び／又はＧａＩｎＡｓＰ等の合金半導体、又はそれらの組み合わせを含んでよい。また、基板２０２は、絶縁体上のシリコン（ｓｉｌｉｃｏｎ－ｏｎ－ｉｎｓｕｌａｔｏｒ、ＳＯＩ）基板、絶縁体上のシリコンゲルマニウム（ｓｉｌｉｃｏｎ ｇｅｒｍａｎｉｕｍ－ｏｎ－ｉｎｓｕｌａｔｏｒ；ＳＧＯＩ）基板、又は絶縁体上のゲルマニウム（ｇｅｒｍａｎｉｕｍ－ｏｎ－ｉｎｓｕｌａｔｏｒ；ＧｅＯＩ）基板等の絶縁体上の半導体基板であってよい。絶縁体上の半導体基板は、酸素注入による分離（ｓｅｐａｒａｔｉｏｎ ｂｙ ｉｍｐｌａｎｔａｔｉｏｎ ｏｆ ｏｘｙｇｅｎ；ＳＩＭＯＸ）、ウェハ接合、及び／又は他の適切な方法によって製造することができる。装置２００の設計要件に応じて、基板２０２は、各種のドーパント領域（図示せず）を含んでよい。幾つかの実施では、基板２０２は、ホウ素（例えば、ＢＦ２）、インジウム等のｐ型ドーパント、他のｐ型ドーパント、又はそれらの組み合わせをドープしたｐ型ドーパント領域（例えば、ｐ型ウェル）を含む。幾つかの実施例において、基板２０２は、リン（Ｐ）、ヒ素（Ａｓ）等のｎ型ドーパント、他のｎ型ドーパント、又はそれらの組み合わせをドープしたｎ型ドーパント領域（例えば、ｎ型ウェル）を含む。幾つかの実施では、基板２０２はｐ型ドーパントとｎ型ドーパントを組み合わせて形成したドーパント領域を含む。各種ドーパント領域は基板２０２の上及び／又は内部に直接形成されることができ、例えば、ｐ型ウェル構造、ｎ型ウェル構造、ダブルウェル構造、突起構造、又はそれらの組み合わせを提供する。イオン注入プロセス、拡散プロセス、及び／又は他の適切なドーププロセスを実行して各種のドーパント領域を形成することができる。
説明された実施例において、装置２００は、基板２０２の上に製造されたトランジスタ２０３を含む。トランジスタ２０３は、フィン状ＦＥＴ（ｆｉｎ－ｌｉｋｅ ＦＥＴ；ＦｉｎＦＥＴ）又はゲートオールラウンド（ｇａｔｅ－ａｌｌ－ａｒｏｕｎｄ；ＧＡＡ）トランジスタ等の平面トランジスタ又はマルチゲートトランジスタであってよい。ＧＡＡトランジスタは、ナノワイヤー、ナノロッド、又はナノチップを含む様々な形状のチャンネル領域を含んでよく、ナノ構造として総称することができる。ＧＡＡトランジスタはマルチブリッジ（ｍｕｌｔｉ－ｂｒｉｄｇｅ－ｃｈａｎｎｅｌ；ＭＢＣ）トランジスタ又はサラウンドゲートトランジスタ（ｓｕｒｒｏｕｎｄｉｎｇ ｇａｔｅ ｔｒａｎｓｉｓｔｏｒ；ＳＧＴ）とも呼ばれる。図４に代表的に示すトランジスタ２０３は平面装置であり、チャンネル領域２０４及びソース／ドレイン領域２０８の上方に設けられるゲート構造２０６を含む。図４及び後の図では、トランジスタ２０３は平面装置として示されるが、ＦｉｎＦＥＴ又はＧＡＡトランジスタであってもよいことは理解すべきである。
明確に示されていないが、ゲート構造２０６はフィン構造に介在する界面層、界面層の上方にあるゲート誘電体層、及びゲート誘電体層の上方にあるゲート電極層を含む。界面層は、酸化ケイ素、ケイ酸ハフニウム、又は酸窒化ケイ素等の誘電体材料を含んでよい。界面層は化学酸化、熱酸化、原子層堆積（ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ；ＡＬＤ）、化学気相成長（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ；ＣＶＤ）、及び／又は他の適切な方法によって形成することができる。ゲート誘電体層は、酸化ハフニウム等の高ｋ誘電体材料を含んでよい。又は、ゲート誘電体層は、酸化チタン（ＴｉＯ２）、酸化ハフニウムジルコニウム（ＨｆＺｒＯ）、酸化タンタル（Ｔａ２Ｏ５）、酸化ハフニウムシリコン（ＨｆＳｉＯ４）、ジルコニア（ＺｒＯ２）、ジルコニアシリコン（ＺｒＳｉＯ２）、酸化ランタン（Ｌａ２Ｏ３）、アルミナ（Ａｌ２Ｏ３）、酸化ジルコニウム（ＺｒＯ）、酸化イットリウム（Ｙ２Ｏ３）、ＳｒＴｉＯ３（ＳＴＯ）、ＢａＴｉＯ３（ＢＴＯ）、ＢａＺｒＯ、酸化ハフニウムランタン（ＨｆＬａＯ）、酸化ランタンシリコン（ＬａＳｉＯ）、アルミナシリコン（ＡｌＳｉＯ）、酸化ハフニウムタンタル（ＨｆＴａＯ）、酸化ハフニウムチタン（ＨｆＴｉＯ）、（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）、窒化ケイ素（ＳｉＮ）、酸窒化ケイ素（ＳｉＯＮ）等の他の高ｋ誘電体材料、それらの組み合わせ、又は他の適切な材料を含んでよい。ゲート誘電体層は、ＡＬＤ、物理気相成長（ｐｈｙｓｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ；ＰＶＤ）、ＣＶＤ、酸化、及び／又は他の適切な方法によって形成されてよい。
ゲート構造２０６のゲート電極層は、単層又はそれに代えて、装置の性能を高めるために選択された仕事関数を有する金属層（仕事関数金属層）、ライナー層、湿潤層、接着層、金属合金、又は金属珪化物の各種の組み合わせ等の多層構造を含んでよい。例として、ゲート電極層は、窒化チタン（ＴｉＮ）、チタンアルミニウム（ＴｉＡｌ）、窒化チタンアルミニウム（ＴｉＡｌＮ）、窒化タンタル（ＴａＮ）、タンタルアルミニウム（ＴａＡｌ）、窒化タンタルアルミニウム（ＴａＡｌＮ）、炭化タンタルアルミニウム（ＴａＡｌＣ）、炭化タンタルアルミニウム（ＴａＡｌＣ）、炭窒化タンタル（ＴａＣＮ）、アルミニウム（Ａｌ）、タングステン（Ｗ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、ルテニウム（Ｒｕ）、コバルト（Ｃｏ）、白金（Ｐｔ）、炭化タンタル（ＴａＣ）、窒化タンタルシリコン（ＴａＳｉＮ）、銅（Ｃｕ）、他の難溶性金属、又は他の適切な金属材料又はそれらの組み合わせを含んでよい。
ソース／ドレイン領域２０８は、ドーパント領域であってもよいし、気相エピタキシー（ｖａｐｏｒ－ｐｈａｓｅ ｅｐｉｔａｘｙ；ＶＰＥ）、超高真空ＣＶＤ（ｕｌｔｒａ－ｈｉｇｈ ｖａｃｕｕｍ ＣＶＤ；ＵＨＶ－ＣＶＤ）、分子線エピタキシー（ｍｏｌｅｃｕｌａｒ ｂｅａｍ ｅｐｉｔａｘｙ、ＭＢＥ）、及び／又は他の適切なプロセスを使用して堆積されたものである。ソース／ドレイン領域２０８がｎ型である場合、リン（Ｐ）又はヒ素（Ａｓ）等のｎ型ドーパントがドープされたシリコン（Ｓｉ）を含んでよい。ソース／ドレイン領域２０８がｐ型である場合、ホウ素（Ｂ）又は二フッ化ホウ素（ＢＦ２）等のｐ型ドーパントがドープされたシリコン（ＳｉＧｅ）を含んでよい。各図に明確に示されていない幾つかの代替実施例では、ソース／ドレイン領域２０８は複数の層を含んでよい。一実例において、ソース／ドレイン領域２０８はフィン構造のソース／ドレイン領域の上方にある軽ドープされた第１のエピタキシャル層、軽ドープされた第１のエピタキシャル層の上方にある重ドープされた第２のエピタキシャル層、及び重ドープされた第２のエピタキシャル層の上方に設けられる被覆エピタキシャル層を含んでよい。第１のエピタキシャル層は、格子不整合欠陥を低減するために、第２のエピタキシャル層より低いドープ濃度又はより小さいゲルマニウム含有量（ゲルマニウムが存在する場合）を有する。第２のエピタキシャル層は、抵抗を低減し、チャネルの歪みを増加させるために、最も高いドープ濃度又は最も高いゲルマニウム含有量（ゲルマニウムが存在する場合）を有する。被覆エピタキシャル層は、エッチング抵抗を増加するために、第２のエピタキシャル層より小さいドープ濃度及びゲルマニウム含有量（ゲルマニウムが存在する場合）を有する。
図４に明確に示されていないが、基板２０２の上方にチャンネル領域２０４及びソース／ドレイン領域２０８と類似する複数の能動領域が形成される。能動領域は分離特性によって互いに離れてよい。幾つかの実施では、分離特性は、基板２０２内に溝をエッチングするか、ドライエッチングプロセスを使用して基板２０２上にエピタキシャル層をエッチングし、化学気相成長（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ；ＣＶＤ）プロセス、流動性ＣＶＤ（ｆｌｏｗａｂｌｅ ＣＶＤ；ＦＣＶＤ）プロセス、又はスピンガラスプロセスによって絶縁体材料で溝を充填することによって形成される。化学機械研磨（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ；ＣＭＰ）プロセスを実施し、余分な絶縁材料を除去して平面表面を提供することができる。説明された実施例では、分離特性は、ＣＭＰプロセスの後に形成される。トランジスタ２０３がフィン構造又はフィン状構造を含むマルチゲートトランジスタである場合、絶縁材料をエッチバックして分離特性を形成し、フィン構造又はフィン状構造を分離特性よりも上昇させることができる。幾つかの実施では、分離特性は、ライナー誘電体層及び体誘電体層を含む多層構造を含んでよい。分離特性は、酸化ケイ素、酸窒化ケイ素、ホウケイ酸ガラス（ＢＳＧ）又はリンシリケートガラス（ＰＳＧ）を含んでよい。各図に明確に示されていないが、トランジスタ２０３がマルチゲートトランジスタである場合、装置２００は、ソース／ドレイン接点及び１つ又は複数の層間誘電体（ｉｎｔｅｒｌａｙｅｒ ｄｉｅｌｅｃｔｒｉｃ；ＩＬＤ）層に設けられるゲートコンタクトホールを含んでよい中間工程（ｍｉｄｄｌｅ－ｅｎｄ－ｏｆ－ｌｉｎｅ；ＭＥＯＬ）構造を含んでよい。ＩＬＤ層は酸化ケイ素、オルトケイ酸エチル（ＴＥＯＳ）酸化物、ノンドープのケイ酸ガラス（ＵＳＧ）、又はドープケイ酸ガラスを含んでよく、例えばホウ素リンシリケートガラス（ＢＰＳＧ）、溶融ケイ酸ガラス（ＦＳＧ）、リンシリケートガラス（ＰＳＧ）、ホウケイ酸ガラス（ＢＳＧ）、及び／又は他の適切な誘電体材料である。ソース／ドレイン接点はルテニウム（Ｒｕ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、又は銅（Ｃｕ）を含んでよい。ゲートコンタクトホールは、タングステン（Ｗ）、ルテニウム（Ｒｕ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、又は銅（Ｃｕ）を含んでよい。
図４に示す実施例では、装置２００は相互接続構造２０１の一部を更に含む。相互接続構造２０１は、示される第１の金属層Ｍ１を含む複数の金属層を含み、ここで、様々な点はＭ１よりも高い金属層（例えば、図４に示されていないＭ２、Ｍ３、～、Ｍｎ－１）を示す。相互接続構造２０１の更なる金属層は（ｎ－１）番目の金属層Ｍｎ－１の上方に形成される。幾つかの実施例において、相互接続構造は約九（９）～約十三（１３）層の金属層を含んでよい。相互接続構造の金属層の中のそれぞれは何れも少なくとも１つの金属間誘電体（ｉｎｔｅｒｍｅｔａｌ ｄｉｅｌｅｃｔｒｉｃ；ＩＭＤ）層内に嵌め込まれる複数の貫通孔及び金属配線を含む。貫通孔及び金属配線はチタン（Ｔｉ）、ルテニウム（Ｒｕ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、銅（Ｃｕ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、又はアルミ（Ａｌ）からなる。一実施例において、銅（Ｃｕ）からなる。ＩＭＤ層は上記ＩＬＤ層と類似する組成を有してよい。説明された実施例では、第１の金属層Ｍ１はトランジスタ２０３のソース領域に電気的に結合された貫通孔２１４Ｓ及び貫通孔２１４Ｓに設けられる金属配線２１６、トランジスタ２０３のドレイン領域に電気的に結合された貫通孔２１４Ｄ及び貫通孔２１４Ｄに設けられる金属配線２１６、及びトランジスタ２０３のゲートに電気的に結合された貫通孔２１４Ｇ及び貫通孔２１４Ｇに設けられる金属配線２１６を含む。全ての貫通孔２１４Ｓ／２１４Ｄ／２１４Ｇ及び金属配線２１６は第１のＩＭＤ層２１２内に嵌め込まれ又は設けられる。
図３及び図５を参照し、方法１００はブロック１０４を含み、ｎ番目の金属層Ｍｎは（ｎ－１）番目の金属層Ｍｎ－１の上方に形成される。幾つかの実施例において、ｎが３であり、第１の金属層Ｍ１とｎ番目の金属層Ｍｎとの間に追加の金属層を有する。第１の金属層Ｍ１と類似し、ｎ番目の金属層Ｍｎは、貫通孔２１４Ｄに電気的に結合された貫通孔２２４Ｄを含むことで、トランジスタ２０３のドレイン領域に結合され、貫通孔２１４Ｇに電気的に結合された貫通孔２２４Ｇを含むことで、トランジスタ２０３のゲートに結合される。金属配線２２６はそれぞれ貫通孔２２４Ｄ及び貫通孔２２４Ｇに設けられる。貫通孔２２４Ｇ／２２４Ｄ及び金属配線２２６はｎ番目のＩＭＤ層２２２内に嵌め込まれ又は設けられる。
方法１００はブロック１０４ではｎ番目のＩＭＤ層２２２内に嵌め込まれ又は設けられる金属－絶縁体－金属（ｍｅｔａｌ－ｉｎｓｕｌａｔｏｒ－ｍｅｔａｌ；ＭＩＭ）コンデンサ２１８を形成する工程を更に含む。ＭＩＭコンデンサ２１８は底部電極２２０ａ、中間電極２２０ｂ、頂部電極２２０ｃ、及び隣接する電極の間に設けられる絶縁誘電体層２２１を含む。容量は底部電極２２０ａと中間電極２２０ｂとの間、及び中間電極２２０ｂと頂部電極２２０ｃとの間に形成される。ＭＩＭコンデンサ２１８から供給される総容量は各対の隣接する電極の間に形成される容量のほぼ和である。ＭＩＭコンデンサの利点は、比較的広い電圧範囲内で比較的安定した容量値を持つことである。ＭＩＭコンデンサも比較的小さい寄生抵抗を示す。説明された実施例では、貫通孔２２４Ｄは頂部電極２２０ｃ及び底部電極２２０ａを貫通するように延び、頂部電極２２０ｃ及び底部電極２２０ａをトランジスタ２０３のドレイン領域２０８に結合し、貫通孔２２４Ｇは中間電極２２０ｂを貫通するように延び、中間電極２２０ｂをトランジスタ２０３のゲート構造２０６に結合する。このため、ＭＩＭコンデンサ２１８は、トランジスタのゲート端子とドレイン端子を跨る容量を提供する。総容量を増加するために、幾つかの実施例において、ＭＩＭコンデンサ２１８は、より多くの容量を積層するように、２つ又は３つの中間電極等の１つ以上の中間電極を有することができる。別の実施例では、ＭＩＭコンデンサ２１８は底部電極２２０ａ及び頂部電極２２０ｃのみを含んでよい。
幾つかの実施例において、電極２２０ａ、２２０ｂ、及び２２０ｃは窒化チタン（ＴｉＮ）を含む。電極２２０ａ、２２０ｂ、及び２２０ｃは選択可能に窒化タンタル（ＴａＮ）、窒化タングステン（ＷＮ）、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、及びそれらの組み合わせを含む。また、各電極は、窒化チタン層とチタン層のスタック又は窒化チタン層とタングステン層のスタック等の２つ又は２つ以上の層のスタックを含む。本開示によって制限されないが、各電極は約１０ｎｍ～約８０ｎｍの厚さを有してよい。絶縁誘電体層２２１は、ジルコニア（ＺｒＯ２）等の高ｋ誘電体材料を含んでよい。又は、絶縁誘電体層２２１は選択可能に１つ又は複数の層の二酸化ケイ素（ＳｉＯ２）、窒化ケイ素（Ｓｉ３Ｎ４）、酸窒化ケイ素（ＳｉＯＮ）、アルミナ（Ａｌ２Ｏ３）、ケイ酸ハフニウム（ＨｆＳｉＯＮ）、酸化タンタル（Ｔａ２Ｏ５）、酸化ハフニウム（ＨｆＯ２）、酸化チタン（ＴｉＯ２）、チタン酸バリウム（ＢＳＴ）、チタン酸ストロンチウム（ＳＴＯ）、又はそれらの組み合わせを含む。隣接する電極の間の絶縁誘電体層２２１は範囲が約２ｎｍ～約１８ｎｍの厚さを有してよい。図に示す実施例では、絶縁誘電体層２２１はＩＭＤ層２２２と異なる材料組成を含む。
図３及び図６を参照し、方法１００はブロック１０６を含み、装置２００の上方にエッチングストッパ層（ｅｔｃｈ ｓｔｏｐ ｌａｙｅｒ；ＥＳＬ）２３０を堆積する。幾つかの実施例において、ＥＳＬ２３０は、炭化珪素を含み、化学気相成長（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ；ＣＶＤ）又はプラズマ強化ＣＶＤ（ｐｌａｓｍａ ｅｎｈａｎｃｅｄ ＣＶＤ；ＰＥＣＶＤ）を使用して堆積することができる。ＥＳＬ２３０は、エッチングストッパ層として使用されるだけでなく、頂部金属配線２２６が銅又は銅含有材料からなる場合に頂部金属配線２２６内の金属エレクトロマイグレーションを防止するために使用される。幾つかの実施では、ＥＳＬ２３０は約２００ｎｍ～約３５０ｎｍの間の厚さを有してよい。この厚さは取るに足らないものではない。厚さが２００ｎｍより小さい場合、ＥＳＬ２３０は頂部金属配線２２６のエレクトロマイグレーションを十分に抑制することができる。厚さが３５０ｎｍより大きい場合、ＥＳＬ２３０は、装置２００からの最初の三（３）又は最初の四（４）層の金属層等、総厚さが小さい金属層までプロセス全体が実行されるのを防止するために、あまりにも多くの厚さを必要とする場合がある。
図３及び図７を参照し、方法１００はブロック１０８を含み、ＥＳＬ２３０を貫通して開口２３２を形成し、頂部金属配線２２６を露光するようにする。開口２３２は、光学的マイクロシェーディングプロセスとエッチングプロセスの組み合わせでＥＳＬ２３０を貫通して形成することができる。例えば、ＣＶＤ、流動性ＣＶＤ（ｆｌｏｗａｂｌｅ ＣＶＤ；ＦＣＶＤ）、又は適切なプロセスを使用し、ＥＳＬ２３０の上方に少なくとも１つのハードマスクを堆積する。次に、スピンコートを使用して少なくとも１つのハードマスク層の上方にフォトレジスト層を堆積する。堆積されたフォトレジスト層は、フォトマスクからの反射又はフォトマスクを介して伝送する放射に露光するプレ露光ベークプロセス、露光後ベークプロセス、及び現像プロセスを経ることができ、これにより、パターン化されたフォトレジストを形成する。次に、パターン化されたフォトレジストをエッチングマスクとして使用して少なくとも１つのハードマスク層をエッチングし、パターン化されたハードマスクを形成する。次に、パターン化されたハードマスクをエッチングマスクとしてＥＳＬ２３０をエッチングし、開口２３２を形成する。ブロック１０８での適切なエッチングプロセスはドライエッチングプロセス、ウェットエッチングプロセス、又はそれらの組み合わせであってよい。幾つかの実施例において、ブロック１０８でのエッチングプロセスはドライエッチングプロセス（例えば、反応性イオンエッチング（ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ；ＲＩＥ）プロセス）であってよく、酸素含有ガス（例えば、Ｏ２）、フッ素含有ガス（例えば、ＳＦ６又はＮＦ３）、又は塩素含有ガス（例えば、Ｃｌ２及び／又はＢＣｌ３）を使用することを含む。図７に示すように、開口２３２はＥＳＬ２３０を完全に貫通するように延び、貫通孔２２４Ｇ及びトランジスタ２０３のゲート構造２０６の頂部金属配線２２６の何れかに露光して結合される。
図３及び図８を参照し、方法１００はブロック１１０を含み、ここで、開口２３２の中にコンタクトホール２３４を形成して頂部金属配線２２６に結合する。コンタクトホール２３４は、ブランケットが開口２３２の側壁及び底表面に堆積するバリア層２３４ａ及び開口２３２の残りの体積を充填する金属充填層２３４ｂを含んでよい。バリア層２３４ａは、ＴｉＮ、ＴａＮ、ＷＮ、又はそれらの組み合わせ等の導電金属窒化物を含んでよい。開示内容の想定範囲内の他の適切な材料を使用してもよい。金属充填層２３４ｂはチタン（Ｔｉ）、ルテニウム（Ｒｕ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、銅（Ｃｕ）、又はアルミ（Ａｌ）を含んでよい。一実施例において、下部ボルト頂部金属配線２２６における銅のエレクトロマイグレーションを低減する傾向にあるため、金属充填層２３４ｂは窒化チタン（ＴｉＮ）からなる。一例のプロセスでは、まず、ＣＶＤ又は物理気相成長（ｐｈｙｓｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ；ＰＶＤ）を使用してＥＳＬ２３０及び開口２３２の上方にコンタクトホール２３４の導電材料（複数）を堆積し、次に、化学機械研磨（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ、ＣＭＰ）プロセス等の平坦化プロセスを行い、ＥＳＬ２３０の上方にある余分な材料を除去する。他の実施例では、コンタクトホール２３４における導電材料（複数）は、原子層堆積（ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ、ＡＬＤ）又は金属有機ＣＶＤ（ｍｅｔａｌ ｏｒｇａｎｉｃ ＣＶＤ、ＭＯＣＶＤ）等の下から上までの堆積方法を使用して堆積することができる。後者の例では、コンタクトホール２３４は選択可能に開口２３２を介して露光する頂部金属配線２２６の導電表面に堆積される。
図１Ａ、図１Ｂ及び図９を参照し、方法１００はブロック１１２を含み、コンタクトホール２３４及びＥＳＬ２３０の上方に底部電極層２３６を堆積する。底部電極層２３６内の材料組成は上記底部電極１６（図１Ａ及び図１Ｂ）とほぼ同じである。底部電極２３６は金属層、金属－窒化物層、金属－酸化物層、又は半導体層であってよい。一実例において、底部電極２３６はＡｌ、Ｔｉ、Ｔａ、Ａｕ、Ｐｔ、Ｗ、Ｎｉ、Ｉｒ、他の適切な金属、その合金（例えば、ＴａＮ、ＴｉＮ、及び／又は他の適切な合金）、又はそれらの組み合わせを含んでよい。別の実例において、底部電極２３６は、ＩｒＯ２等の金属酸化物を含んでよい。また別の例において、底部電極２３６は、Ｓｉ、Ｇｅ、ＳｉＧｅ、多結晶シリコン（ｎ型ドープ又はｐ型ドープ）、ＩＩＩ－Ｖ化合物半導体（例えば、ＩｎＡｓ、ＡｌＡｓ、ＧａＡｓ、ＩｎＰ、ＧａＮ、ＩｎＧａＡｓ、ＩｎＡｌＡｓ、ＧａＳｂ、ＡｌＳｂ、ＡｌＰ、ＧａＰ、又は類似物を含むが、これらに制限されない）、又はそれらの組み合わせを含んでよい。底部電極層２３６はＰＶＤ又はＣＶＤブランケットを使用して装置２００の頂表面に堆積され、ＥＳＬ２３０及びコンタクトホール２３４の頂表面の上方も含まれる。ある場合、底部電極層２３６は約１０ｎｍ～約２０ｎｍの間の厚さを有してよい。
図３及び図１０Ａ～図１０Ｄを参照し、方法１００はブロック１１４を含み、階段状の輪郭の頂表面を有する絶縁体層２３８と絶縁体層２３８の頂表面と共役な階段状の輪郭の底表面を有する半導体層２４０とが底部電極層２３６上に順次に堆積される。絶縁体層２３８内の材料組成は上記絶縁体層２６（図１Ｂ）とほぼ同じである。幾つかの実施例において、絶縁体層２３８は約９未満の誘電率（ｋ）（例えば、ｋ＜９）の誘電体材料を有する。例えば、絶縁体層２３８はＡｌｘＯｙ、ＳｉｘＯｙ、ＴａｘＯｙ、ＴｉｘＯｙ、ＬａｘＯｙ、ＹｘＯｙ、ＳｒｘＴｉＯｙ等の金属酸化物、又はそれらの組み合わせを含んでよく、ｘ、ｙ、ｚは原子百分率である。
図１０Ａを参照し、絶縁体層２３８の第１の層２３８ａは化学気相成長（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ；ＣＶＤ）、物理気相成長（ｐｈｙｓｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ；ＰＶＤ）、原子層堆積（ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ；ＡＬＤ）、高密度プラズマＣＶＤ（ｈｉｇｈ ｄｅｎｓｉｔｙ ｐｌａｓｍａ ＣＶＤ；ＨＤＰＣＶＤ）、金属有機化学気相成長（ｍｅｔａｌ ｏｒｇａｎｉｃ ＣＶＤ；ＭＯＣＶＤ）、リモートプラズマＣＶＤ（ｒｅｍｏｔｅ ｐｌａｓｍａ ＣＶＤ；ＲＰＣＶＤ）、プラズマ強化ＣＶＤ（ｐｌａｓｍａ ｅｎｈａｎｃｅｄ ＣＶＤ；ＰＥＣＶＤ）、低圧ＣＶＤ（ｌｏｗ－ｐｒｅｓｓｕｒｅ ＣＶＤ；ＬＰＣＶＤ）、原子層ＣＶＤ（ａｔｏｍｉｃ ｌａｙｅｒ ＣＶＤ；ＡＬＣＶＤ）、常圧ＣＶＤ（ａｔｍｏｓｐｈｅｒｉｃ ｐｒｅｓｓｕｒｅ ＣＶＤ；ＡＰＣＶＤ）、他の適切な方法、又はそれらの組み合わせを介して堆積する。説明された実施例では、第１の層２３８ａは共形堆積プロセスによって形成され、第１の層２３８ａが様々な表面に基本的に均一な厚さを有する。幾つかの実施例において、第１の層２３８ａの形成は、誘電体材料の堆積を含み、堆積プロセスの堆積パラメータ（例えば、堆積前駆体の流動速度、堆積温度、堆積時間、及び／又は堆積圧力）は、第１の層２３８ａの成長が厚さｔ１’で終了するように制御するように構成（チューニング）される。性能を最適化するように、厚さｔ１’が選択される。幾つかの実施例において、厚さｔ１’の範囲は約１ｎｍ～約１０ｎｍである。
図１０Ｂを参照し、絶縁体層２３８の第２の層２３８ｂは第１の層２３８ａの一部の上に堆積される。説明された実施例では、領域Ｉにおける第１の層２３８ａの一部は第２の層２３８ｂによって被覆されておらず、且つ第２の層２３８ｂの堆積は領域ＩＩ及びＩＩＩに限られる。第２の層２３８ｂは第１の層２３８ａとほぼ同じ材料を有する。パターン化されたマスク層（図示せず）は装置２００の上方に形成されて、領域Ｉにおける第１の層２３８ａを被覆することができる。パターン化されたマスク層は、レジスト層、ハードマスク層、他の適切なパターン化層、又はそれらの組み合わせであってよい。絶縁体層２３８の第２の層２３８ｂはＣＶＤ、ＰＶＤ、ＡＬＤ、ＦＣＶＤ、ＨＤＰＣＶＤ、ＭＯＣＶＤ、ＲＰＣＶＤ、ＰＥＣＶＤ、ＬＰＣＶＤ、ＡＬＣＶＤ、ＡＰＣＶＤ、他の適切な方法、又はそれらの組み合わせによって堆積される。説明された実施例では、第２の層２３８ｂは共形堆積プロセスによって形成され、第２の層２３８ｂが領域ＩＩ及びＩＩＩに基本的に均一な厚さを有する。幾つかの実施例において、第２の層２３８ｂの形成は、誘電体材料の堆積を含み、堆積プロセスの堆積パラメータ（例えば、堆積前駆体流動速度、堆積温度、堆積時間、及び／又は堆積圧力）は、第２の層２３８ｂの成長を制御して、第１の層２３８ａと第２の層２３８ｂの総厚さの和が厚さｔ２’とするように構成（チューニング）される。性能を最適化するように、厚さｔ２’が選択される。幾つかの実施例において、厚さｔ２’の範囲は約１ｎｍ～約１０ｎｍであり、且つ厚さｔ２’とｔ１’との間の差の範囲は約１ｎｍ～約１０ｎｍである。
図１０Ｃを参照し、絶縁体層２３８の第３の層２３８ｃは第２の層２３８ｂの一部の上に堆積される。説明された実施例では、領域Ｉにおける第１の層２３８ａの一部及び領域ＩＩにおける第２の層２３８ｂの一部は第３の層２３８ｃによって被覆されておらず、且つ第３の層２３８ｃの堆積は領域ＩＩＩに限られる。第３の層２３８ｃは第１の層２３８ａ及び第２の層２３８ｂとほぼ同じ材料を含む。装置２００の上方にパターン化されたマスク層（図示せず）を形成して、領域Ｉにおける第１の層２３８ａ及び領域ＩＩにおける第２の層２３８ｂを被覆する。パターン化されたマスク層はレジスト層、ハードマスク層、他の適切なパターン化層、又はそれらの組み合わせであってよい。絶縁体層２３８の第３の層２３８ｃはＣＶＤ、ＰＶＤ、ＡＬＤ、ＦＣＶＤ、ＨＤＰＣＶＤ、ＭＯＣＶＤ、ＲＰＣＶＤ、ＰＥＣＶＤ、ＬＰＣＶＤ、ＡＬＣＶＤ、ＡＰＣＶＤ、他の適切な方法、又はそれらの組み合わせによって堆積される。説明された実施例では、第３の層２３８ｃは共形堆積プロセスによって形成され、第３の層２３８ｃが領域ＩＩＩに基本的に均一な厚さを有する。幾つかの実施例において、第３の層２３８ｃの形成は誘電体材料の堆積を含み、堆積プロセスの堆積パラメータ（例えば、堆積前駆体流動速度、堆積温度、堆積時間、及び／又は堆積圧力）は、第３の層２３８ｃの成長を制御して、第１の層２３８ａ、第２の層２３８ｂ、及び第３の層２３８ｃの総厚さの和が厚さｔ３’とするように構成（チューニング）される。性能を最適化するように、厚さｔ３’が選択される。幾つかの実施例において、厚さｔ３’の範囲は約１ｎｍ～約１０ｎｍであり、且つ厚さｔ３’とｔ２’との間の差の範囲は約１ｎｍ～約１０ｎｍである。第１の層２３８ａ、第２の層２３８ｂ、及び第３の層２３８ｃは、異なる部分（例えば、領域Ｉ、ＩＩ、ＩＩＩ）において異なる厚さ（例えば、ｔ１’、ｔ２’、ｔ３’）を有する絶縁体層２３８に共通に定義され、対応的に階段状の輪郭の頂表面を有する。比較として、絶縁体層２３８の底表面は１つの平面にある。絶縁体層２３８の形成後に、エッチングプロセスではパターン化されたマスク層を除去する。
図１０Ｄを参照し、絶縁体層２３８に絶縁体層２３８の頂表面と共役な階段状の輪郭の底表面を有する半導体層２４０を堆積する。領域Ｉ、ＩＩ、ＩＩＩにおける半導体層２４０の厚さはそれぞれｔ１、ｔ２、ｔ３で示される。用語「共役」は異なる領域における半導体層２４０と絶縁体層２３８の厚さの和が同じ所定の値（例えば、ｔ１＋ｔ１’＝ｔ２＋ｔ２’＝ｔ３＋ｔ３’）であることを指す。半導体層２４０内の材料組成は上記半導体層２４（図１Ｂ）とほぼ同じである。幾つかの実施例において、半導体層２４０はＳｉ、Ｇｅ、ＳｉＧｅ、多結晶シリコン（ｎ型ドープ又はｐ型ドープ）等の半導体材料、ＩＩＩ－Ｖ化合物半導体（例えば、ＩｎＡｓ、ＡｌＡｓ、ＧａＡｓ、ＩｎＰ、ＧａＮ、ＩｎＧａＡｓ、ＩｎＡｌＡｓ、ＧａＳｂ、ＡｌＳｂ、ＡｌＰ、ＧａＰ、又は類似物を含むが、これらに制限されない）、又はそれらの組み合わせを含む。半導体層２４０はＣＶＤ、ＰＶＤ、ＡＬＤ、ＦＣＶＤ、ＨＤＰＣＶＤ、ＭＯＣＶＤ、ＲＰＣＶＤ、ＰＥＣＶＤ、ＬＰＣＶＤ、ＡＬＣＶＤ、ＡＰＣＶＤ、他の適切な方法、又はそれらの組み合わせによって堆積される。化学機械研磨（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ；ＣＭＰ）プロセス等の平坦化プロセスを実行して、余分な半導体材料を除去することで、平面表面を提供する。平坦化プロセスの持続時間は、厚さｔ１、ｔ２、及びｔ３が性能を最適化するように制御される。厚さｔ１、ｔ２、ｔ３の中のそれぞれは約１０ｎｍ以下であってよい。幾つかの実施例において、厚さｔ１とｔ２（例えば、ｔ１～ｔ２）の間の差の範囲は約１ｎｍ～約１０ｎｍであり、且つ厚さｔ２とｔ３（例えば、ｔ２～ｔ３）の間の差の範囲は約１ｎｍ～約１０ｎｍである。半導体層２４０の一つの機能はＦＳＬスタックに欠乏領域を発生させることであるため、厚さｔ１、ｔ２、ｔ３はエネルギー障壁幅とも呼ばれる。
現在、図１１Ａ～図１１Ｄを参照し、ブロック１１４での方法１００の代替実施例を示し、階段状の輪郭の頂表面を有する絶縁体層２３８及び絶縁体層２３８の頂表面と共役な階段状の輪郭の底表面を有する半導体層２４０は順次に底部電極層２３６に堆積される。
図１１Ａを参照し、絶縁体層２３８はＣＶＤ、ＰＶＤ、ＡＬＤ、ＦＣＶＤ、ＨＤＰＣＶＤ、ＭＯＣＶＤ、ＲＰＣＶＤ、ＰＥＣＶＤ、ＬＰＣＶＤ、ＡＬＣＶＤ、ＡＰＣＶＤ、他の適切な方法、又はそれらの組み合わせによって堆積される。説明された実施例では、絶縁体層２３８は共形堆積プロセスによって形成され、絶縁体層２３８が領域Ｉ、ＩＩ、ＩＩＩの上方に基本的に均一な厚さを有する。堆積プロセスの堆積パラメータ（例えば、堆積前駆体流動速度、堆積温度、堆積時間、及び／又は堆積圧力）は、絶縁体層２３８の成長が厚さｔ３’で終了するように制御するように構成（チューニング）される。
図１１Ｂを参照し、領域Ｉ及びＩＩにおいて絶縁体層２３８の一部を凹ませるために、エッチングプロセス２４２ａを実行する。装置２００の上方にパターン化されたマスク層（図示せず）を形成して、領域ＩＩＩにおける絶縁体層２３８を被覆することができる。パターン化されたマスク層はレジスト層、ハードマスク層、他の適切なパターン化層、又はそれらの組み合わせであってよい。エッチングプロセス２４２ａはドライエッチングプロセス、ウェットエッチングプロセス、他の適切なエッチングプロセス、又はそれらの組み合わせを含む。エッチングプロセス２４２ａは、選択的なエッチングプロセスであり、エッチングプロセスによって、領域Ｉ及び領域ＩＩにおける絶縁体層２３８を凹ませ、領域ＩＩＩにおけるパターンされたマスク層及び絶縁体層２３８の他の部分をほぼ完全に維持させる。エッチングプロセス２４２ａのエッチングパラメータ（例えば、エッチャントの流動速度、エッチング持続時間、及び／又はエッチング温度）は、絶縁体層２３８の残り厚さを厚さｔ２’で終了するように制御するように構成（チューニング）される。その後、パターン化されたマスク層がエッチング等によって除去される。
図１１Ｃを参照し、領域Ｉにおける絶縁体層２３８の一部を凹ませるように、他のエッチングプロセス２４２ｂを実行する。装置２００の上方にパターン化されたマスク層（図示せず）を形成して、領域ＩＩ及びＩＩＩにおける絶縁体層２３８を被覆することができる。パターン化されたマスク層はレジスト層、ハードマスク層、他の適切なパターン化層、又はそれらの組み合わせであってよい。エッチングプロセス２４２ｂはドライエッチングプロセス、ウェットエッチングプロセス、他の適切なエッチングプロセス、又はそれらの組み合わせであってよい。エッチングプロセス２４２ｂは選択的なエッチングプロセスであり、エッチングプロセスによって、領域Ｉにおける絶縁体層２３８を凹ませ、領域ＩＩ及びＩＩＩにおけるパターン化されたマスク層及び絶縁体層２３８の他の部分をほぼ完全に維持させる。エッチングプロセス２４２ｂのエッチングパラメータ（例えば、エッチャント流動速度、エッチング持続時間、及び／又はエッチング温度）は、絶縁体層２３８の残り厚さを厚さｔ１’で終了するように制御するように構成（チューニング）される。その後、パターン化されたマスク層がエッチング等によって除去される。
図１１Ｄを参照し、絶縁体層２３８に絶縁体層２３８の頂表面と共役な階段状の輪郭の底表面を有する半導体層２４０を堆積する。半導体層２４０はＣＶＤ、ＰＶＤ、ＡＬＤ、ＦＣＶＤ、ＨＤＰＣＶＤ、ＭＯＣＶＤ、ＲＰＣＶＤ、ＰＥＣＶＤ、ＬＰＣＶＤ、ＡＬＣＶＤ、ＡＰＣＶＤ、他の適切な方法、又はそれらの組み合わせによって堆積される。化学機械研磨（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ；ＣＭＰ）プロセス等の平坦化プロセスを実行して、余分な半導体材料を除去することで、平面表面を提供する。以上のように、平坦化プロセスの持続時間は、厚さｔ１、ｔ２、及びｔ３が性能を最適化するように控制される。
現在、図１２Ａ～図１２Ｄを参照し、ブロック１１２及び１１４での方法１００の代替実施例を示し、半導体層を堆積してから、半導体層内に階段状の輪郭の頂表面を有する埋め込み酸化物層を形成する。埋め込み酸化物層は絶縁体層２３８として使用される。絶縁体層２３８の下の半導体層の部分は底部電極層２３６と見なされ、絶縁体層２３８の上の半導体層の他の部分は半導体層２４０と見なされる。この代替実施例において、半導体層２４０及び底部電極層２３６は、シリコン（Ｓｉ）等の同じ材料組成を含む。
図１２Ａを参照し、ブロック１１２では、方法１００は、コンタクトホール２３４及びＥＳＬ２３０の上方に半導体層２３６を形成する。幾つかの実施例において、半導体層２３６はＳｉ、Ｇｅ、ＳｉＧｅ、多結晶シリコン（ｎ型ドープ又はｐ型ドープ）等の半導体材料、ＩＩＩ－Ｖ化合物半導体（例えば、ＩｎＡｓ、ＡｌＡｓ、ＧａＡｓ、ＩｎＰ、ＧａＮ、ＩｎＧａＡｓ、ＩｎＡｌＡｓ、ＧａＳｂ、ＡｌＳｂ、ＡｌＰ、ＧａＰ、又は類似物を含むが、これらに制限されない）、又はそれらの組み合わせを含む。半導体層２３６はＣＶＤ、ＰＶＤ、ＡＬＤ、ＦＣＶＤ、ＨＤＰＣＶＤ、ＭＯＣＶＤ、ＲＰＣＶＤ、ＰＥＣＶＤ、ＬＰＣＶＤ、ＡＬＣＶＤ、ＡＰＣＶＤ、他の適切な方法、又はそれらの組み合わせによって堆積される。化学機械研磨（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ；ＣＭＰ）プロセス等の平坦化プロセスを実行して、余分な半導体材料を除去することで、平面表面を提供する。
図１２Ｂを参照し、ブロック１１４で、方法１００は、半導体層２３６内に埋め込み酸化物層２３８を形成する。例えば、埋め込み酸化物層２３８は酸素注入による分離（ｓｅｐａｒａｔｉｏｎ ｂｙ ｉｍｐｌａｎｔａｔｉｏｎ ｏｆ ｏｘｙｇｅｎ；ＳＩＭＯＸ）と呼ばれるプロセスによって形成することができる。ＳＩＭＯＸ技術は高用量の酸素イオンを半導体基板内にイオン注入し、スパイク濃度を半導体表面の下方に位置させることである。領域Ｉ、ＩＩ、ＩＩＩの上方の注入プロセス２４４ａの後、装置２００は、アニーリングプロセスを受けて、連続化学量論的な二次表面層の酸化物層（例えば、酸化ケイ素）を形成する。このため、形成された埋め込み酸化物層は、絶縁体層２３８とも呼ばれ、半導体層２３６を底部電極層２３６としての底部部分及び半導体層２４０に電気的に分離する。注入プロセス２４４ａのパラメータ（例えば、イオン濃度、注入深さ、及び／又は注入温度）は、絶縁体層２３８の深さが半導体層２４０の頂表面よりも距離ｔ１低く、且つ絶縁体層２３８の厚さはｔ１’とするように制御するように構成（チューニング）される。
図１２Ｃを参照し、酸素イオンのイオン注入は、領域ＩＩ及びＩＩＩに限られ、例えば注入マスク（図示せず）によって、領域ＩＩ及びＩＩＩにおける絶縁体層２３８の厚さを増加し続ける。注入プロセス２４４ｂのパラメータ（例えば、イオン濃度、注入深さ、及び／又は注入温度）は、領域ＩＩ及びＩＩＩにおける絶縁体層２３８の厚さが厚さｔ２’で終了し、且つ半導体層２４０の頂表面からの距離がｔ２とするように制御するように構成（チューニング）される。
図１２Ｄを参照し、酸素イオンのイオン注入は領域ＩＩＩに限られ、例えば他の注入マスク（図示せず）によって、領域ＩＩＩにおける絶縁体層２３８の厚さを増加し続ける。注入プロセス２４４ｃのパラメータ（例えば、イオン濃度、注入深さ、及び／又は注入温度）は、領域ＩＩＩにおける絶縁体層２３８の厚さが厚さｔ３’で終了し、且つ半導体層２４０の頂表面からの距離がｔ３とするように構成（チューニング）される。
図３及び図１３を参照し、方法１００はブロック１１６を含み、誘電体層２４６は半導体層２４０に堆積される。誘電体層２４６内の材料組成は上記誘電体層２２（図１Ｂ）とほぼ同じである。誘電体層２４６は非分極材料を含む。幾つかの実施例において、誘電体層２４６は約２８未満の誘電率（ｋ）（例えば、ｋ＜２８）を有する誘電体材料を含む。幾つかの実施例において、誘電体層２４６は金属酸化物材料を含む。例えば、誘電体層２４６はＡｌｘＯｙ、ＳｉｘＯｙ、ＴａｘＯｙ、ＴｉｘＯｙ、ＬａｘＯｙ、ＹｘＯｙ、ＳｒｘＴｉＯｙ、又はそれらの組み合わせを含み、ｘ、ｙ、ｚは原子百分率である。一実例において、誘電体層２４６はＳｉｘＮｙを含む。誘電体層２４６はＣＶＤ、ＰＶＤ、ＡＬＤ、ＦＣＶＤ、ＨＤＰＣＶＤ、ＭＯＣＶＤ、ＲＰＣＶＤ、ＰＥＣＶＤ、ＬＰＣＶＤ、ＡＬＣＶＤ、ＡＰＣＶＤ、他の適切な方法、又はそれらの組み合わせによって堆積される。説明された実施例では、誘電体層２４６は共形堆積プロセスによって形成され、誘電体層２４６は装置２００の上方に基本的に均一な厚さを有する。幾つかの実施例において、誘電体層２４６の形成は誘電体材料の堆積を含み、堆積プロセスの堆積パラメータ（例えば、堆積前駆体の流動速度、堆積温度、堆積時間、及び／又は堆積圧力）は、誘電体層２４６の厚さが約２ｎｍより小さくするように、誘電体層２４６の成長を制御するように構成（チューニング）される。
図３及び図１４を参照し、方法１００はブロック１１８を含み、誘電体層２４６の上方に強誘電体層２４８を堆積する。強誘電体層２４８内の材料組成は上記強誘電体層２０（図１Ｂ）とほぼ同じである。強誘電体層２４８は分極材料とも呼ばれる強誘電体材料を含む。幾つかの実施例において、強誘電体層２４８は金属酸化物材料、金属酸窒化物材料、又は元素がドープされた金属酸化物を含む。例えば、強誘電体層２４８は酸化ハフニウム系の材料又は酸化ジルコニウム系の材料を含んでよい。また別の例において、強誘電体層２４８は酸化ハフニウム（例えば、ＨｆｘＯｙ）、酸化ハフニウムジルコニウム（例えば、ＨｆｘＺｒｚＯｙ）（ＨＺＯとも呼ばれる）、酸化ハフニウムアルミニウム（例えば、ＨｆｘＡｌｚＯｙ）、酸化ハフニウムランタン（例えば、ＨｆｘＬａｚＯｙ）、酸化ハフニウムセリウム（例えば、ＨｆｘＣｅｚＯｙ）、酸化ハフニウムシリコン（ＨｆｘＳｉＯｙ）、酸化ハフニウムガドリニウム（例えば、ＨｆｘＧｄｚＯｙ）、他の適切なＨｆｘＯｙ系の材料（例えば、ＨｆｘＳｒｙＯｚ、ＨｆｘＹｙＯｚ）、又はそれらの組み合わせを含んでよく、ｘ、ｙ、ｚは原子百分率である。更なる実例において、強誘電体層２４８はＺｒｊＯｋ系の材料を含んでよく、ｊ、ｋは原子百分率である。強誘電体層２４８はＣＶＤ、ＰＶＤ、ＡＬＤ、ＦＣＶＤ、ＨＤＰＣＶＤ、ＭＯＣＶＤ、ＲＰＣＶＤ、ＰＥＣＶＤ、ＬＰＣＶＤ、ＡＬＣＶＤ、ＡＰＣＶＤ、他の適切な方法、又はそれらの組み合わせによってブランケット堆積されることができる。
図３及び図１５を参照し、方法１００はブロック１２０を含み、強誘電体層２４８の上方に頂部電極層２５０を堆積する。頂部電極層２５０内の材料組成は上記頂部電極１８（図１Ａ及び図１Ｂ）とほぼ同じである。頂部電極層２５０は金属層、金属窒化物層、金属酸化物層、又は多結晶シリコン層であってよい。頂部電極層２５０はＣＶＤ、ＰＶＤ、ＡＬＤ、ＦＣＶＤ、ＨＤＰＣＶＤ、ＭＯＣＶＤ、ＲＰＣＶＤ、ＰＥＣＶＤ、ＬＰＣＶＤ、ＡＬＣＶＤ、ＡＰＣＶＤ、他の適切な方法、又はそれらの組み合わせによってブランケット堆積されることができる。一実例において、頂部電極層２５０はＡｌ、Ｔｉ、Ｔａ、Ａｕ、Ｐｔ、Ｗ、Ｎｉ、Ｉｒ、他の適切な金属、その合金（例えば、ＴａＮ、ＴｉＮ、及び／又は他の適切な合金）、又はそれらの組み合わせを含んでよい。別の実例において、頂部電極２５０は、ＩｒＯ２等の金属酸化物を含んでよい。また別の例において、頂部電極２５０は多結晶シリコン（ｎ型ドープ又はｐ型ドープ）を含んでよい。幾つかの実施例において、底部電極層２３６は半導体材料を含み、且つ頂部電極層２５０は金属層を含む。幾つかの実施例において、底部電極層２３６は頂部電極層２５０と同じ材料組成（例えば、同じ金属材料）を有する。
図３及び図１６を参照し、方法１００はブロック１２２を含み、底部電極層２３６、絶縁体層２３８、半導体層２４０、誘電体層２４６、強誘電体層２４８、及び頂部電極層２５０をパターン化して強誘電体スタック２５１を形成する。パターン化された絶縁体層２３８、半導体層２４０、誘電体層２４６、及び強誘電体層２４８はＦＳＬスタック２５２を構成する。ＦＳＬスタック２５２は上記ＦＳＬスタック１４（図１Ａ及び図１Ｂ）とほぼ同じである。光学的マイクロシェーディングプロセスとエッチングプロセスの組み合わせを実行して底部電極層２３６、絶縁体層２３８、半導体層２４０、誘電体層２４６、強誘電体層２４８、及び頂部電極層２５０をパターン化する。プロセスの例では、ＣＶＤを使用して頂部電極層２５０の上方にハードマスク層２５４をブランケット堆積する。ハードマスク層２５４は酸化ケイ素、窒化ケイ素、酸窒化ケイ素を含んでよい。なお、ハードマスク層２５４の組成はＥＳＬ２３０の組成と異なる。次に、スピンコートによってハードマスク層２５４の上方にフォトレジスト層を堆積する。堆積されたフォトレジスト層は、フォトマスクからの反射又はフォトマスクを介して伝送する放射に露光するプレ露光ベークプロセス、露光後ベークプロセス、及び現像プロセスを経ることができ、これにより、パターン化されたフォトレジストを形成する。次に、パターン化されたフォトレジストをエッチングマスクとして使用してハードマスク層２５４をエッチングし、パターン化されたハードマスク層２５４を形成する。次に、パターン化されたハードマスク層２５４をエッチングマスクとして印加して底部電極層２３６、絶縁体層２３８、半導体層２４０、誘電体層２４６、強誘電体層２４８、及び頂部電極層２５０をエッチングし、強誘電体スタック２５１を形成する。ブロック１２２での適切なエッチングプロセスはドライエッチングプロセス（例えば、反応性イオンエッチング（ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ、ＲＩＥ）プロセス）であってよく、酸素含有ガス（例えば、Ｏ２）、フッ素含有ガス（例えば、ＳＦ６又はＮＦ３）、又は塩素含有ガス（例えば、Ｃｌ２及び／又はＢＣｌ３）、臭素含有ガス（例えば、ＨＢｒ）、ヨウ素含有ガス、他の適切なガス及び／又はプラズマ、及び／又はそれらの組み合わせを使用することを含む。
強誘電体スタック２５１はコンタクトホール２３４の上方に直接設けられ、コンタクトホール２３４の頂表面が底部電極層２３６の底表面に物理的に結合される。説明された実施例では、パターン化されたハードマスク層２５４は強誘電体スタック２５１に残される。これらの実施例において、パターン化されたハードマスク層２５４は、除去すると、頂部電極２５０に損傷を与える可能性があり、強誘電体スタック２５１の上方からの任意の接触構造の形成を実質的に妨げないため、そのまま残される。領域Ｉにおける絶縁体層２３８の一部及び半導体層２４０の一部はＦＳＬスタック２５２内に残され、領域ＩＩＩにおける絶縁体層２３８の一部及び半導体層２４０の一部はＦＳＬスタック２５２内に残される。ＦＳＬスタック２５２の内部には、幾つかの実施例において、異なる厚さを有する絶縁体層２３８と半導体層２４０の部分はＸ方向に沿ってほぼ同じ幅を有することができる。又は、異なる厚さを有する絶縁体層２３８と半導体層２４０の部分はｘ方向に沿って異なる幅を有することができる。例えば、コンタクトホール２３４の直上の中間部分は２つの辺縁部分よりも広い。
図３、図１７、及び図１８を参照し、方法１００は更なるプロセスを実行するブロック１２４を含む。ブロック１２４でのこのような更なるプロセスは、ＦＳＬスタック２５２の側壁に沿ってスペーサ２５６（図１７に示す）を形成する工程、ＦＳＬスタック２５２及びスペーサ２５６の上方に第２のＥＳＬ２５８（図１８に示す）を形成する工程、第２のＥＳＬ２５８の上方に緩衝膜２６０を堆積し、緩衝膜２６０の上方に（ｎ＋１）番目のＩＭＤ層２６２（図１８に示す）を堆積する工程と、ＩＭＤ層２６２、緩衝膜２６０、第２のＥＳＬ２５８、及びパターン化されたハードマスク層２５４を貫通して（ｎ＋１）番目の貫通孔２６４及び（ｎ＋１）番目の金属配線２６６（図１８に示す）を形成する工程を有する。
図１７を参照し、スペーサ２５６は、装置２００の上方（ＦＳＬスタック２５２の上方を含む）にスペーサ材料層を共形堆積し、次にスペーサ材料層を異方的にエッチバックすることによって形成される。図１７に示すように、スペーサ２５６はＥＳＬ２３０の一部のみを被覆し、ＥＳＬ２３０のほとんどはスペーサ２５６を形成した後に露光される。幾つかの実施例において、スペーサ２５６は窒化ケイ素を含んでよい。次に、図１８を参照し、ＥＳＬ２３０の上方に第２のＥＳＬ２５８を共形堆積する。第２のＥＳＬ２５８はＥＳＬ２３０と異なる材料からなる。幾つかの実施例において、第２のＥＳＬ２５８は窒化ケイ素を含む。第２のＥＳＬ２５８を堆積した後、緩衝膜２６０は第２のＥＳＬ２５８の上方に共形に堆積される。緩衝膜２６０は、例えばルテニウム、炭素、他のいくつかの適切な材料（複数）、又はそれらの組み合わせを含んでよい。緩衝膜２６０の材料のこの選択は取るに足らないものではない。パターン化されたハードマスク２５４以外の保護層として使用されることに加えて、緩衝膜２６０は、強誘電体層２４８の強誘電体性を安定するように、ＦＳＬスタック２５２に、特に強誘電体層２４８に追加の応力を印加するために使用される。
緩衝膜２６０を堆積した後、装置２００の上方に（ｎ＋１）番目のＩＭＤ層２６２を堆積する。ＩＭＤ層２６２と下方のＩＭＤ層２２２は同じ組成を共有し、且つ簡潔のため、詳細な説明を省略する。次に、ＩＭＤ層２６２を貫通する（ｎ＋１）番目の貫通孔２６４及び（ｎ＋１）番目の金属配線２６６を形成するように、二重インレイを実行し、（ｎ＋１）番目の貫通孔２６４が頂部電極２５０に物理的に結合される。（ｎ＋１）番目の貫通孔２６４及び（ｎ＋１）番目の金属配線２６６は第１の貫通孔２１４Ｄ／２１４Ｇ及び金属配線２１６と同様に構成することができ、簡潔のため、詳細な説明を省略する。なお、貫通孔及び金属配線のそれぞれは、二重インレイプロセスによって形成されるため、連続構造であってよい。理解しやすくするために、貫通孔とその上に被覆された金属配線との間の線を示す。各図に明確に示されていないが、（ｎ＋１）番目の金属層の上方に更に金属層（例えばＭｎ＋２、Ｍｎ＋３等）を形成し、相互接続構造２０１を完成することができる。
説明された実施例では、強誘電体層２４８は量子力学的トンネルを許可する厚さを有するため、ＦＳＬスタック２５２はＦＴＪスタックであり、装置２００はＦＴＪメモリ装置である。頂部金属配線２６６はメモリ装置のビット線（ｂｉｔ ｌｉｎｅ；ＢＬ）に結合される。貫通孔２１４Ｓに設けられる金属配線２１６はメモリ装置のソース線に結合される。貫通孔２２４Ｄに設けられる金属配線２２６はメモリ装置の文字線（ｗｏｒｄ ｌｉｎｅ；ＷＬ）に結合される。ＭＩＭコンデンサ２１８はトランジスタ２０３のゲート及びＷＬを跨って、自己増幅ユニット電流（ｓｅｌｆ－ａｍｐｌｉｆｉｅｄ ｃｅｌｌ ｃｕｒｒｅｎｔ；ＳＡＣＣ）回路システムを形成する。ＳＡＣＣ回路システム付きのＦＴＪユニットはより高い感知電流レベル及びより大きいメモリウィンドウを備え、ＭＬＣアプリケーションに適する。勿論、示されるＦＴＪメモリ装置は例に過ぎず、制限するためのものではない。以上のように、ＭＬＣアプリケーションをサポートするＦＳＬスタックはＦｅＦＥＴメモリ装置、ＦｅＲＡＭメモリ装置、又はＦＴＪメモリ装置に適用できる。
１つの例示的な態様では、本開示は、基板の上方に底部電極層を形成する工程、底部電極層の上方に絶縁体層を形成する工程と、底部電極層の上方に異なる厚さを有する複数の部分を含む半導体層を堆積する工程と、半導体層の上方に強誘電体層を堆積する工程と、強誘電体層の上方に頂部電極層を形成する工程と、底部電極層、絶縁体層、半導体層、強誘電体層、及び頂部電極層をパターン化してメモリスタックを形成する工程と、を有する方法に関する。幾つかの実施例において、方法は、強誘電体層を形成する前に、半導体層の上方に誘電体層を堆積する工程を更に含む。幾つかの実施例において、誘電体層は非分極材料を含む。幾つかの実施例において、誘電体層及び絶縁体層は同じ金属酸化物を含む。幾つかの実施例において、絶縁体層の形成は、底部電極を被覆する第１の誘電体層の堆積、及び第１の誘電体層を部分的に被覆する少なくとも１つの第２の誘電体層の堆積を含む。幾つかの実施例において、絶縁体層の形成は、底部電極層を被覆する誘電体層の堆積、及び誘電体層の一部を部分的に凹ませる工程を含む。幾つかの実施例において、絶縁体層の形成は、基板の上方に半導体含有層を堆積し、第１のイオン注入プロセスを実行して半導体含有層の中間部分をパッシベーションすることで、半導体含有層内に嵌め込まれる絶縁体層を形成する工程、及び少なくとも１つの第２のイオン注入プロセスを実行して絶縁体層の一部の厚さを増加する工程を含む。幾つかの実施例において、半導体層の底表面に階段状の輪郭を有する。幾つかの実施例において、半導体層の頂表面は平面である。幾つかの実施例において、半導体層の複数の部分の厚さ範囲は約１ｎｍ～約１０ｎｍである。
他の例示的な態様では、本開示は、第１の誘電体層の中に設けられる導電特性を持つワークを提供する工程と、ワークの上方にエッチングストッパ層を堆積する工程と、エッチングストッパ層を介して、導電特性に接触するコンタクトホールを形成する工程と、エッチングストッパ層及びコンタクトホールの上方に底部電極層を堆積する工程と、底部電極層の上にメモリスタックの複数のエネルギー障壁幅を提供するための欠乏領域を形成する工程と、欠乏領域の上方に非分極層を堆積する工程と、非分極層の上方に分極層を堆積する工程と、分極層の上方に頂部電極層を堆積し、底部電極層、欠乏領域、非分極層、分極層、及び頂部電極層をパターン化してメモリスタックを形成する工程と、を有するメモリスタックを含む半導体装置の形成方法に関する。幾つかの実施例において、欠乏領域は階段状の輪郭表面を有する。幾つかの実施例において、欠乏領域は半導体材料を含む。幾つかの実施例において、複数のエネルギー障壁幅の間の差は約１０ｎｍ以下である。幾つかの実施例において、ワークは金属－絶縁体－金属コンデンサを含み、且つ導電特性は金属－絶縁体－金属コンデンサに結合される。幾つかの実施例において、方法は、底部電極層と欠乏領域との間にスタックされる絶縁体層を形成する工程を更に含む。幾つかの実施例において、絶縁体層の頂表面と欠乏領域の底表面は共役である。
別の例示的な態様では、本開示は、基板に設けられる底部電極と、底部電極に設けられる絶縁体層（絶縁体層は、異なる厚さを有する複数のセグメントを含む）と、絶縁体層に設けられる半導体層と、半導体層に設けられる誘電体層と、誘電体層に設けられる強誘電体層と、強誘電体層に設けられる頂部電極と、を含む半導体装置に関する。幾つかの実施例において、半導体層は、異なる厚さを有する複数の部分を含む。幾つかの実施例において、誘電体層は非分極材料を含み、強誘電体層は分極材料を含む。
前述の内容は、いくつかの実施例の特性を概説し、当業者が本開示の態様をより良く理解させることができる。当業者は、本明細書で導入される実施例を実施するための同一の目的及び／又は同一の利点を達成するための他のプロセス及び構造を設計又は修正するための基礎として、本開示を容易に使用できることは理解すべきである。当業者は、このような等価構造は本開示の精神及び範囲から逸脱するものではなく、また、このような等価構造は、本開示の精神及び範囲から逸脱することなく、本明細書で様々な変更、置換、及び代替を行うことができる。
１０ 基板
１２ 強誘電体スタック
１４ ＦＳＬスタック
１６ 底部電極
１８ 頂部電極
２０ 強誘電体層
２２ 誘電体層
２４ 半導体層
２６ 絶縁体層
１００ 方法
１０２～１２４ ブロック
２００ ワーク
２０１ 相互接続構造
２０２ 基板
２０３ トランジスタ
２０４ チャンネル領域
２０６ ゲート構造
２０８ ソース／ドレイン領域
２１２ 第１のＩＭＤ層
２１４Ｄ 貫通孔
２１４Ｇ 貫通孔
２１４Ｓ 貫通孔
２１６ 金属配線
２１８ ＭＩＭコンデンサ
２２０ａ 底部電極
２２０ｂ 中間電極
２２０ｃ 頂部電極
２２１ 絶縁誘電体層
２２２ ＩＭＤ層
２２４Ｄ 貫通孔
２２４Ｇ 貫通孔
２２６ 金属配線
２３０ ＥＳＬ
２３２ 開口
２３４ コンタクトホール
２３４ａ バリア層
２３４ｂ 金属充填層
２３６ 底部電極層
２３８ 絶縁体層
２３８ａ 第１の層
２３８ｂ 第２の層
２３８ｃ 第３の層
２４０ 半導体層
２４２ａ エッチングプロセス
２４２ｂ エッチングプロセス
２４４ａ 注入プロセス
２４４ｂ 注入プロセス
２４４ｃ 注入プロセス
２４６ 誘電体層
２４８ 強誘電体層
２５０ 頂部電極層
２５１ 強誘電体スタック
２５２ ＦＳＬスタック
２５４ ハードマスク層
２５６ スペーサ
２５８ 第２のＥＳＬ
２６０ 緩衝膜
２６２ ＩＭＤ層
２６４ 貫通孔
２６６ 金属配線
Ｉ 領域
ＩＩ 領域
ＩＩＩ 領域
Ｍ１～Ｍｎ＋１ 金属層
ｔ１～ｔ７ 厚さ
ｔ１’～ｔ３’ 厚さ
１２ 強誘電体スタック
１４ ＦＳＬスタック
１６ 底部電極
１８ 頂部電極
２０ 強誘電体層
２２ 誘電体層
２４ 半導体層
２６ 絶縁体層
１００ 方法
１０２～１２４ ブロック
２００ ワーク
２０１ 相互接続構造
２０２ 基板
２０３ トランジスタ
２０４ チャンネル領域
２０６ ゲート構造
２０８ ソース／ドレイン領域
２１２ 第１のＩＭＤ層
２１４Ｄ 貫通孔
２１４Ｇ 貫通孔
２１４Ｓ 貫通孔
２１６ 金属配線
２１８ ＭＩＭコンデンサ
２２０ａ 底部電極
２２０ｂ 中間電極
２２０ｃ 頂部電極
２２１ 絶縁誘電体層
２２２ ＩＭＤ層
２２４Ｄ 貫通孔
２２４Ｇ 貫通孔
２２６ 金属配線
２３０ ＥＳＬ
２３２ 開口
２３４ コンタクトホール
２３４ａ バリア層
２３４ｂ 金属充填層
２３６ 底部電極層
２３８ 絶縁体層
２３８ａ 第１の層
２３８ｂ 第２の層
２３８ｃ 第３の層
２４０ 半導体層
２４２ａ エッチングプロセス
２４２ｂ エッチングプロセス
２４４ａ 注入プロセス
２４４ｂ 注入プロセス
２４４ｃ 注入プロセス
２４６ 誘電体層
２４８ 強誘電体層
２５０ 頂部電極層
２５１ 強誘電体スタック
２５２ ＦＳＬスタック
２５４ ハードマスク層
２５６ スペーサ
２５８ 第２のＥＳＬ
２６０ 緩衝膜
２６２ ＩＭＤ層
２６４ 貫通孔
２６６ 金属配線
Ｉ 領域
ＩＩ 領域
ＩＩＩ 領域
Ｍ１～Ｍｎ＋１ 金属層
ｔ１～ｔ７ 厚さ
ｔ１’～ｔ３’ 厚さ
Claims (10)
- 基板の上方に底部電極層を形成する工程と、
前記底部電極層の上方に絶縁体層を形成する工程と、
前記底部電極層の上方に、異なる厚さを有する複数の部分を含む半導体層を堆積する工程と、
前記半導体層の上方に強誘電体層を堆積する工程と、
前記強誘電体層の上方に頂部電極層を形成する工程と、
前記底部電極層、前記絶縁体層、前記半導体層、前記強誘電体層、及び前記頂部電極層をパターン化してメモリスタックを形成する工程と、
を有する半導体装置の製造方法。 - 前記強誘電体層を形成する前に、前記半導体層の上方に誘電体層を堆積する工程を更に含む請求項１に記載の製造方法。
- 前記絶縁体層を形成する工程は、
前記底部電極層を被覆する第１の誘電体層を堆積する工程と、
前記第１の誘電体層を部分的に被覆する少なくとも１つの第２の誘電体層を堆積する工程と、
を有する請求項１又は２に記載の製造方法。 - 前記絶縁体層を形成する工程は、
前記底部電極層を被覆する誘電体層を堆積する工程と、
前記誘電体層の一部を部分的に凹ませる工程と、
を有する請求項１又は２に記載の製造方法。 - 前記絶縁体層を形成する工程は、
前記基板の上方に半導体含有層を堆積する工程と、
第１のイオン注入プロセスを実行して前記半導体含有層の中間部分を硬化することで、前記半導体含有層内に嵌め込まれる前記絶縁体層を形成する工程と、
第２のイオン注入プロセスを少なくとも実行して、前記絶縁体層の一部の厚さを成長する工程と、
を有する請求項１又は２に記載の製造方法。 - メモリスタックを含む半導体装置の製造方法であって、
第１の誘電体層の中に設けられる導電特性を持つワークを提供する工程と、
前記ワークの上方にエッチングストッパ層を堆積する工程と、
前記エッチングストッパ層を貫通して、前記導電特性に接触するコンタクトホールを形成する工程と、
前記エッチングストッパ層及び前記コンタクトホールの上方に底部電極層を堆積する工程と、
前記底部電極層の上方に、前記メモリスタックの複数のエネルギー障壁幅を提供するための欠乏領域を形成する工程と、
前記欠乏領域の上方に非分極層を堆積する工程と、
前記非分極層の上方に分極層を堆積する工程と、
前記分極層の上方に頂部電極層を堆積する工程と、
前記底部電極層、前記欠乏領域、前記非分極層、前記分極層、及び前記頂部電極層をパターン化して前記メモリスタックを形成する工程と、
を有するメモリスタックを含む半導体装置の製造方法。 - 前記欠乏領域は、階段状の輪郭表面を有する請求項６に記載の製造方法。
- 前記ワークは、金属－絶縁体－金属コンデンサを含み、且つ前記導電特性は前記金属－絶縁体－金属コンデンサに結合される請求項６又は７に記載の製造方法。
- 基板に設けられる底部電極と、
前記底部電極に設けられ、異なる厚さを有する複数のセグメントを含む絶縁体層と、
前記絶縁体層に設けられる半導体層と、
前記半導体層に設けられる誘電体層と、
前記誘電体層に設けられる強誘電体層と、
前記強誘電体層に設けられる頂部電極と、
を含む半導体装置。 - 前記誘電体層は非分極材料を含み、且つ前記強誘電体層は分極材料を含む請求項９に記載の半導体装置。
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| US9679893B2 (en) * | 2015-05-15 | 2017-06-13 | Taiwan Semiconductor Manufacturing Company Limited | Semiconductor device and transistor |
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