TW202401800A - 半導體裝置及其製造方法以及包括記憶體堆疊的半導體裝置的製造方法 - Google Patents

半導體裝置及其製造方法以及包括記憶體堆疊的半導體裝置的製造方法 Download PDF

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Abstract

根據本揭露的方法包括在基板上方形成底部電極層，在底部電極層上方形成絕緣體層，在底部電極層上方沉積半導體層，在半導體層上方沉積鐵電層，在鐵電層上方形成頂部電極層，及圖案化底部電極層、絕緣體層、半導體層、鐵電層、及頂部電極層以形成記憶體堆疊。半導體層包括具有不同厚度的複數個部分。

Description

記憶體裝置結構及其製造方法
無
積體電路(integrated circuit，IC)行業已經歷指數式增長。IC材料及設計方面的技術進步已產生一代又一代的積體電路，其中每一代具有比前一代更小、更複雜的電路。在IC的發展過程中，功能密度(即，每一晶片面積上的互連裝置數目)普遍增加，而幾何尺寸(即，可使用製造製程產生的最小組件(或接線))減小。這種規模縮小的過程通常藉由提高生產效率及降低相關成本來提供益處。
舉例而言，許多現代電子裝置含有用以儲存資料的電子記憶體，而電子記憶體的表面資料密度通常受到半導體裝置尺寸縮放能力的限制。在半導體行業中，無論揮發性記憶體裝置或非揮發性記憶體裝置，均不斷需要提高記憶體裝置的表面資料密度。揮發性記憶體裝置一般在通電時儲存資料(即，在電力開啟時儲存資料)，而非揮發性記憶體裝置即使未通電時亦可儲存資料(即，在電力開啟或電力關斷時儲存資料)。基於鐵電的記憶體裝置係下一代非揮發性記憶體技術的一個有希望的候選項，因為其具有優良的電氣性質，諸如高速讀取/寫入時間、高開關耐久性、及/或低功率消耗。儘管現存基於鐵電的記憶體裝置一般而言足以滿足其預期目的，但其並非在所有態樣中完全令人滿意，諸如即使在單獨電晶體變小的速度放緩時亦提供高表面資料密度。
無
本揭露一般係關於記憶體裝置，更具體地，係關於用於基於鐵電的記憶體裝置的鐵電堆疊及其製造方法。
以下揭示內容提供用於實施所提供標的物的不同特徵的許多不同實施例、或實例。下文描述組件及配置的特定實例以簡化本揭露。當然，這些僅為實例且非意欲為限制性的。舉例而言，在以下描述中第一特徵於第二特徵上方或上的形成可包括第一特徵與第二特徵直接接觸地形成的實施例，且亦可包括額外特徵可形成於第一特徵與第二特徵之間使得第一特徵與第二特徵可不直接接觸的實施例。此外，本揭露在各種實例中可重複參考數字及/或字母。此重複係出於簡單及清楚之目的，且本身且不指明所論述之各種實施例及/或組態之間的關係。
此外，為了便於描述，在本文中可使用空間相對術語，諸如「在……下方」、「在……之下」、「下部」、「在……之上」、「上部」及類似者，來描述諸圖中圖示之一個元件或特徵與另一(多個)元件或特徵之關係。空間相對術語意欲涵蓋除了諸圖中所描繪的定向以外的裝置在使用或操作時的不同定向。器件可另外定向(旋轉90度或處於其他定向)，且本文中所使用之空間相對描述符可類似地加以相應解釋。
此外，當用「約」、「大約」、及類似者來描述數目或數目範圍時，考慮到一般技藝人士理解的製造期間固有的變化，該術語旨在涵蓋合理範圍內的數目。舉例而言，數目或數目範圍涵蓋一合理範圍，包括所述數目，諸如在所述數目的+/-10%範圍內，基於與製造具有與數目相關聯特性的特徵相關聯的已知製造容許度。舉例而言，厚度為「約5 nm」的材料層可涵蓋4.5 nm至5.5 nm的尺寸範圍，其中一般技藝人士已知與沉積材料層相關聯的製造容許度為+/-10%。此外，本揭露在各種實例中可重複參考數字及/或字母。此重複係出於簡單及清楚之目的，且本身並不指明所論述之各種實施例及/或組態之間的關係。
基於鐵電的記憶體裝置(或鐵電記憶體裝置)係非揮發性記憶體(即，在沒有電力的情況下可儲存資料的記憶體)。鐵電記憶體裝置，諸如鐵電場效電晶體(ferroelectric field effect transistor，FeFET)、鐵電隨機存取記憶體(FeRAM或FRAM)裝置、或鐵電穿隧接面(ferroelectric tunnel junction，FTJ)記憶體裝置，通常具有鐵電堆疊，包括堆疊於底部電極與頂部電極之間的鐵電開關層(ferroelectric switching layer，FSL)。
第1A圖圖示根據本揭露的各個態樣的鐵電堆疊12的部分或整體的部分橫截面圖。鐵電堆疊12置放於基板10上方。鐵電堆疊12包括設置於底部電極16與頂部電極18之間的FSL堆疊14(即，包括多個層)。在一些實施例中，底部電極16及頂部電極18均係金屬，且鐵電堆疊12亦稱為金屬-鐵電開關層(ferroelectric switching layer，FSL)-金屬(metal-ferroelectric switching layer-metal，MFM)堆疊。鐵電堆疊12可在鐵電記憶體裝置中實施。在一些實施例中，鐵電記憶體裝置包括電晶體，其中鐵電堆疊12整合至電晶體的金屬閘極中或與之組合。此類組態可稱為鐵電場效電晶體(ferroelectric field effect transistor，FeFET)狀記憶體裝置。在一些實施例中，FeFET狀記憶體裝置具有MFM-MIS結構(即，MFM堆疊，諸如鐵電堆疊12，連接至金屬-絕緣體-半導體(metal-insulator-semiconductor，MIS)結構(例如，閘電極-閘極介電質-半導體基板))、MFMIS結構(即，MFM堆疊，諸如鐵電堆疊12，替換電晶體的MIS結構的習知金屬閘極(例如，MFM堆疊-閘極介電質-半導體基板))、或其他適合的FeFET狀記憶體裝置結構。在一些實施例中，鐵電記憶體裝置包括連接至電容器的電晶體，其中鐵電堆疊12實施為電容器，諸如在FeRAM中。在一些實施例中，鐵電堆疊12提供FTJ。FTJ包括薄鐵電層(以奈米量測)，其允許量子力學穿隧。量子力學穿隧產生具有高度可辨別開/關(ON/OFF)電阻的穿隧電阻。
FSL堆疊14包括至少一層鐵電材料，鐵電材料通常係指在對其施加電場時表現出極化並在移除(或減少)電場時繼續表現出極化的材料。因此，鐵電材料亦稱為極化材料。一般而言，鐵電材料具有本質電偶極子，可藉由電場在極化狀態之間，諸如在第一極化狀態與第二極化狀態之間切換。第一極化狀態可對應於第一資料狀態，諸如邏輯「1」(例如，取決於鐵電記憶體裝置的第一電阻或第一電容)。第二極化狀態可對應於第二資料狀態，諸如邏輯「0」(例如，取決於鐵電記憶體裝置的第二電阻或第二電容)。電壓線、字元線、及位元線可與鐵電記憶體裝置電連接，以設定及/或擷取鐵電記憶體裝置的極化狀態，從而自鐵電記憶體裝置寫入及/或讀取資料。為了執行寫入操作，可在鐵電記憶體裝置上施加電場，將FSL堆疊的極化狀態設定為第一極化狀態或第二極化狀態(即，儲存邏輯「1」或邏輯「0」)，舉例而言，藉由分別透過字元線及/或電壓線將諸如程式化電壓及/或抹除電壓的電壓施加至頂部電極及/或底部電極。為了執行讀取操作，可感測鐵電記憶體裝置的電阻或電容。舉例而言，如第2A圖中的電流-電壓(current-voltage，I-V)圖中所示，藉由分別透過字元線及/或電壓線將諸如讀取電壓(read voltage，Vread)的電壓施加至頂部電極及/或底部電極、感測位元線上的電阻(舉例而言，藉由感測電流)來判定FSL堆疊14是否具有第一極化狀態或第二極化狀態，從而判定鐵電記憶體裝置是否儲存邏輯「1」或邏輯「0」，對應於一個資料位元。由於各個FSL堆疊14儲存一個資料位元，與第2A圖中的I-V圖相關聯的鐵電記憶體裝置亦稱為單層單元(single-level cell，SLC)記憶體裝置。
另一方面，若FSL堆疊14可組態為具有兩個以上的電阻值，對應於儲存於記憶體單元中的一個以上資料位元，則鐵電記憶體裝置稱為多層單元(multi-level cell，MLC)記憶體裝置。MLC記憶體裝置提供比SLC記憶體裝置更高的表面資料密度。
第1B圖進一步圖示第1A圖中的FSL堆疊14的實施例，其中FSL堆疊內部的多層的詳細配置允許FSL堆疊14組態為MLC。第1B圖提供根據本揭露的各個態樣的鐵電堆疊12之部分橫截面圖，鐵電堆疊12包括以部分或整體作為MLC的FSL堆疊。
鐵電堆疊12設置於基板10上方。在一些實施例中，鐵電堆疊12直接設置於基板10上，使得底部電極16實體接觸基板10。在一些實施例中，在鐵電堆疊12與基板10之間設置一或多個層。在一些實施例中，鐵電堆疊12電連接但不實體連接至基板10。在所描繪之實施例中，底部電極16與FSL堆疊14的底表面實體接觸，而頂部電極18則與FSL堆疊14的頂表面實體接觸。底部電極16可係金屬層、金屬氮化物層、金屬氧化物層、或半導體層。在一個實例中，底部電極16可包括Al、Ti、Ta、Au、Pt、W、Ni、Ir、其他適合的金屬、其合金(例如，TaN、TiN、及/或其他適合的合金)、或其組合。在另一實例中，底部電極16可包括金屬氧化物，諸如IrO 2。在又另一實例中，底部電極16可包括半導體材料，諸如Si、Ge、SiGe、多晶矽(n型摻雜或p型摻雜)、III-V化合物半導體(例如，包括但不限於InAs、AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlP、GaP、或類似物)、或其組合。頂部電極18可係金屬層、金屬氮化物層、金屬氧化物層、或多晶矽層。在一個實例中，頂部電極18可包括Al、Ti、Ta、Au、Pt、W、Ni、Ir、其他適合的金屬、其合金(例如，TaN、TiN、及/或其他適合的合金)、或其組合。在另一實例中，頂部電極18可包括金屬氧化物，諸如IrO 2。在又另一實例中，頂部電極18可包括多晶矽(n型摻雜或p型摻雜)。在一些實施例中，底部電極16包括半導體材料且頂部電極18係金屬層。在一些實施例中，底部電極16與頂部電極18具有相同的材料組成(例如，相同的金屬材料)。在一些實施例中，底部電極16具有多層結構，諸如第一底部電極層設置於第二底部電極層上方，其中第一底部電極層與第二底部電極層具有不同的組成。在一些實施例中，頂部電極18具有多層結構，諸如第一頂部電極層設置於第二頂部電極層上方，其中第一頂部電極層與第二頂部電極層具有不同的組成。
FSL堆疊14包括具有鐵電性特性的鐵電層20。鐵電層20亦稱為鐵電開關層(ferroelectric switching layer，FSL)。鐵電層20包括鐵電材料(極化材料)。鐵電層20可係單層或多層結構，諸如第一鐵電層設置於第二鐵電層上方，其中第一鐵電層與第二鐵電層具有不同的組成。鐵電材料可係高k介電材料，諸如具有大於約28的介電常數(k)(例如，k≥28)的介電材料，具有正交晶體結構。在一些實施例中，鐵電層20包括金屬氧化物材料、金屬氧氮化物材料、或元素摻雜的金屬氧化物。舉例而言，鐵電層20可包括基於氧化鉿的材料或基於氧化鋯的材料。在進一步的實例中，鐵電層20可包括氧化鉿(例如，Hf xO y)、氧化鉿鋯(例如，Hf xZr zO y)(亦稱為HZO)、氧化鉿鋁(例如，Hf xAl zO y)、氧化鉿鑭(例如，Hf xLa zO y)、氧化鉿鈰(例如，Hf xCe zO y)、氧化鉿矽(Hf xSiO y)、氧化鉿釓(例如，Hf xGd zO y)、其他適合的基於Hf xO y的材料(例如，Hf xSr yO z、Hf xY yO z)、或其組合，其中x、y、z為原子百分數。在另一實例中，鐵電層20可包括基於Zr jO k的材料，其中j、k為原子百分數。在一些實施例中，鐵電層20的厚度小於約10 nm。若鐵電層20的厚度大於約10 nm，則讀取電流可能變得太小而無法感測，及/或邏輯狀態之間的差值可能變得太小而無法辨別。
FSL堆疊14進一步包括鐵電層20下方的介電層22。介電層22包括非極化材料。在一些實施例中，介電層22包括具有小於約28的介電常數(k)(例如，k＜28)的介電材料。介電常數的值並非微不足道的。介電層22的一個功能係產生不同的電阻，從而產生對應於鐵電層20的不同極化方向的不同讀取電流。若介電常數大於約28，則讀取電流可能會變得太小而無法偵測。介電材料可包括具有與鐵電層20的材料不同的結晶特性及/或不同的結晶條件的材料。舉例而言，在鐵電層20包括具有結晶結構的介電材料的情況下，介電層22包括具有非晶結構的介電材料(例如，非晶形式的介電材料(即，具有無序原子結構))。介電層22具有非晶結構，以抑制鐵電層20中的任何額外晶體生長及/或晶粒生長，這些晶體生長及/或晶粒生長會導致晶相改變，從而引起鐵電層20中的非所需鐵電改變。在一些實施例中，介電層22包括與鐵電層20的金屬氧化物材料不同的金屬氧化物材料。舉例而言，介電層22包括Al xO y、Si xO y、Ta xO y、Ti xO y、La xO y、Y xO y、Sr xTiO z、或其組合，其中x、y、z為原子百分數。在一個實例中，介電層22包括Si xN y。介電層22的厚度可小於約2 nm。厚度並非微不足道的。若介電層22的厚度大於約2 nm，則讀取電流可能變得太小而無法感測，及/或邏輯狀態之間的差值可能變得太小而無法辨別。
FSL堆疊14進一步包括絕緣體層26及堆疊於絕緣體層26與介電層22之間的半導體層24。絕緣體層26包括具有小於約9的介電常數(k)(例如，k＜9)的介電材料。介電常數並非微不足道的。若介電常數大於約9，則讀取電流可能變得太小而無法偵測。在一些實施例中，絕緣體層26包括不同於鐵電層20的金屬氧化物材料的金屬氧化物材料。舉例而言，絕緣體層26包括Al xO y、Si xO y、Ta xO y、Ti xO y、La xO y、Y xO y、Sr xTiO z、或其組合，其中x、y、z為原子百分數。在進一步的實施例中，絕緣體層26可包括與介電層22相同的材料組成(例如，相同的金屬氧化物)。或者，絕緣體層26可包括與介電層22不同的材料組成。舉例而言，介電層22可包括約9至約28的介電常數的金屬氧化物，而絕緣體層26可包括小於約9的介電常數的另一金屬氧化物。
仍然參考第1B圖，絕緣體層26不具有均勻的厚度，而係具有幾個離散厚度。在所描繪之實施例中，絕緣體層26具有帶有三個不同厚度的三個部分。自絕緣體層26的一個邊緣至另一邊緣，絕緣體層26的厚度呈階梯狀增加，導致絕緣體層26的頂表面具有階梯狀輪廓。相應地，半導體層24作為堆疊於絕緣體層26與介電層22之間的一層，亦具有帶有三個不同厚度的三個部分，三個不同厚度表示為t1、t2、及t3，其中t1＞t2＞t3。半導體層24包括半導體材料，諸如Si、Ge、SiGe、多晶矽(n型摻雜或p型摻雜)、III-V化合物半導體(例如，包括但不限於InAs、AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlP、GaP、或類似物)、或其組合。半導體層24的一個功能係在介電層22下方產生乏區(多個)。半導體層24的不同厚度導致具有不同高度的多個乏區。換言之，在FSL堆疊14的多個部分中產生多個乏區厚度，因此亦產生多個穿隧能障厚度(及相應的不同穿隧長度)。由於乏區為電子隧穿產生能障，厚度t1、t2、t3亦稱為能障厚度(或能障寬度)t1、t2、t3。能障寬度t1、t2、t3中之各者可不大於約10 nm，諸如自約1 nm至約10 nm。在一些實施例中，能障寬度t1與t2(例如，t1~t2)之間的差值範圍為約1 nm至約10 nm，而能障寬度t2與t3(例如，t2~t3)之間的差值範圍為約1 nm至約10 nm。厚度與厚度之間的差值並非微不足道的。若能障寬度大於約10 nm，則乏區可能變得太寬，電子無法穿隧，讀取電流可能變得太小而無法偵測。若兩個相鄰的能障寬度之間的差值大於約10 nm，則讀取電流可能變得太小而無法偵測。若兩個相鄰能障寬度之間的差值小於約1 nm，則讀取電流之間的差值可能會變得太小而無法辨別。
一個FSL堆疊14中的多個乏區厚度(即多個能障寬度)使得提供多個資料狀態成為可能，因為多個穿隧長度導致FSL堆疊的多個電阻水準。為了執行寫入操作，可在鐵電記憶體裝置上施加不同的電場強度，以便為FSL堆疊設定多個極化狀態中之一者，舉例而言，藉由分別透過字元線及/或電壓線將諸如程式化電壓及/或抹除電壓的電壓施加至頂部電極及/或底部電極。在所描繪之實施例中，三個穿隧長度提供四個可能的極化狀態，即第一極化狀態(即，儲存邏輯「00」)、第二極化狀態(即，儲存邏輯「01」)、第三極化狀態(即，儲存邏輯「10」)、及第四極化狀態(即，儲存邏輯「11」)。為了執行讀取操作，可感測鐵電記憶體裝置的電阻或電容。舉例而言，參考第2B圖中所描繪之電流-電容(current-voltage，I-V)圖，藉由分別透過字元線及/或電壓線將電壓施加至頂部電極及/或底部電極、感測位元線上的電阻(舉例而言，藉由感測電流)來判定FSL堆疊14是否具有第一至第四極化狀態中之一者，從而判定鐵電記憶體裝置是否儲存邏輯「00」、邏輯「01」、邏輯「10」、或邏輯「11」，對應於兩個資料位元。由於各個FSL堆疊14儲存一個以上資料位元，與第2B圖中的實例I-V圖相關聯的鐵電記憶體裝置亦稱為多層單元(multi-level cell，MLC)記憶體裝置。
第1C圖至第1F圖圖示FSL堆疊14內部的多層的允許FSL堆疊14組態為MLC的詳細配置的替代實施例。參考第1C圖及第1D圖，絕緣體層26及半導體層24的階梯狀輪廓不必係單調的。在第1C圖中，半導體層24的最大厚度t1的部分定位於中間。在第1D圖中，半導體層24的最小厚度t3的部分定位於中間。參考第1E圖，半導體層24的最小厚度t3甚至可係零(例如，t3＝0)，使得絕緣體層26的具有最大厚度的部分與介電層22的底表面接觸。參考第1F圖，絕緣體層26及半導體層24可具有三個以上的不同厚度，諸如在所描繪之實施例中的七個厚度t1至t7。第1F圖中的FSL堆疊14可支援八個邏輯狀態，其對應於FSL堆疊中的三個資料位元並達成更高的表面資料密度。
現在參考第3圖。第3圖中圖示根據本揭露的各個態樣的自工件200形成鐵電記憶體裝置的方法100。方法100僅係一實例，且並不意欲為將本揭露限制於申請專利範圍中明確敘述的範圍之外。可在方法100之前、期間、及之後提供額外的操作，且針對方法的額外實施例，可替換、消除、或移動一些所述操作。以下結合第4圖至第18圖描述方法100，這些圖係根據方法100的各種實施例的在不同製造階段的工件200之部分橫截面圖。因為工件200將製造成裝置結構，所以根據上下文的要求，工件200在此可稱為裝置200。為避免疑問，諸圖中的X、Y及Z方向係彼此垂直的。在本揭露中，除非另有明確描述，否則類似的參考數字表示類似的特徵。
本揭露的諸圖中所示的裝置200係簡化的，且並非裝置200中的所有特徵均經詳細圖示或描述。諸圖中所示的裝置200可係IC晶片的一部分、片上系統(system on chip，SoC)、或其一部分，其可包括各種被動及主動微電子裝置，諸如電阻、電容、電感、二極體、p型場效電晶體(p-type field effect transistor，PFET)、n型場效電晶體(n-type field effect transistor，NFET)。金屬氧化物半導體場效電晶體(metal-oxide semiconductor field effect transistor，MOSFET)、互補金屬氧化物半導體(complementary metal-oxide semiconductor，CMOS)電晶體、雙極接面電晶體(bipolar junction transistor，BJT)、側向擴散MOS (laterally diffused MOS，LDMOS)電晶體、高壓電晶體、高頻電晶體、其他適合的組件、或其組合。
參考第3圖及第4圖，方法100包括方塊102，其中提供裝置200。裝置200包括基板202。在實施例中，基板202包括矽(Si)。另外或其他，基板202可包括另一元素半導體，諸如鍺(Ge)；化合物半導體，諸如碳化矽(SiC)、砷化鎵(GaAs)、磷化鎵(GaP)、磷化銦(InP)、砷化銦(InAs)、及/或銻化銦；合金半導體，諸如矽鍺(SiGe)、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、及/或GaInAsP；或其組合。另外，基板202可係絕緣體上半導體基板，諸如絕緣體上矽(silicon-on-insulator，SOI)基板、絕緣體上矽鍺(silicon germanium-on-insulator，SGOI)基板、或絕緣體上鍺(germanium-on-insulator，GeOI)基板。絕緣體上半導體基板可使用分離植入氧氣(separation by implantation of oxygen，SIMOX)、晶圓接合、及/或其他適合的方法來製造。根據裝置200的設計要求，基板202可包括各種摻雜區(未顯示)。在一些實施中，基板202包括摻雜有p型摻雜劑，諸如硼(舉例而言，BF 2)、銦、其他p型摻雜劑、或其組合的p型摻雜區(舉例而言，p型井)。在一些實施例中，基板202包括摻雜有n型摻雜劑，諸如磷(P)、砷(As)、其他n型摻雜劑、或其組合的n型摻雜區(舉例而言，n型井)。在一些實施中，基板202包括用p型摻雜劑與n型摻雜劑之組合形成的摻雜區。各種摻雜區可直接形成於基板202上及/或其中，舉例而言，提供p型井結構、n型井結構、雙井結構、凸起結構、或其組合。可執行離子植入製程、擴散製程、及/或其他適合的摻雜製程以形成各種摻雜區。
在所描繪之實施例中，裝置200包括在基板202上製造的電晶體203。電晶體203可係平面電晶體或多閘極電晶體，諸如鰭狀FET (fin-like FET，FinFET)或閘極全環繞(gate-all-around，GAA)電晶體。GAA電晶體可包括各種形狀的通道區，包括奈米線、奈米棒、或奈米片，其可統稱為奈米結構。GAA電晶體亦可稱為多橋通道(multi-bridge-channel，MBC)電晶體或環繞閘電晶體(surrounding gate transistor，SGT)。第4圖中代表性地顯示的電晶體203係平面裝置，其包括設置於通道區204及源極/汲極區208上方的閘極結構206。雖然電晶體203在第4圖及後續諸圖中顯示為平面裝置，但應理解，電晶體203亦可係FinFET或GAA電晶體。
雖然未明確顯示，但閘極結構206包括與鰭片結構介接的介面層、介面層上方的閘極介電層、及閘極介電層上方的閘電極層。介面層可包括介電材料，諸如氧化矽、矽酸鉿、或氧氮化矽。介面層可藉由化學氧化、熱氧化、原子層沉積(atomic layer deposition，ALD)、化學氣相沉積(chemical vapor deposition，CVD)、及/或其他適合的方法形成。閘極介電層可包括高k介電材料，諸如氧化鉿。或者，閘極介電層可包括其他高k介電材料，諸如氧化鈦(TiO 2)、氧化鉿鋯(HfZrO)、氧化鉭(Ta 2O 5)、氧化鉿矽(HfSiO 4)、二氧化鋯(ZrO 2)、氧化鋯矽(ZrSiO 2)、氧化鑭(La 2O 3)、氧化鋁(Al 2O 3)、氧化鋯(ZrO)、氧化釔(Y 2O 3)、SrTiO 3(STO)、BaTiO 3(BTO)、BaZrO、氧化鉿鑭(HfLaO)、氧化鑭矽(LaSiO)、氧化鋁矽(AlSiO)、氧化鉿鉭(HfTaO)、氧化鉿鈦(HfTiO)、(Ba,Sr)TiO 3(BST)、氮化矽(SiN)、氧氮化矽(SiON)、其組合、或其他適合的材料。閘極介電層可藉由ALD、物理氣相沉積(physical vapor deposition，PVD)、CVD、氧化、及/或其他適合的方法形成。
閘極結構206的閘電極層可包括單層或替代的多層結構，諸如具有被選功函數以增強裝置性能的金屬層(功函數金屬層)、襯裡層、潤濕層、黏附層、金屬合金、或金屬矽化物的各種組合。舉例而言，閘電極層可包括氮化鈦(TiN)、鈦鋁(TiAl)、氮化鈦鋁(TiAlN)、氮化鉭(TaN)、鉭鋁(TaAl)、氮化鉭鋁(TaAlN)、碳化鉭鋁(TaAlC)、碳化鉭鋁(TaAlC)、碳氮化鉭(TaCN)、鋁(Al)、鎢(W)、鎳(Ni)、鈦(Ti)、釕(Ru)、鈷(Co)、鉑(Pt)、碳化鉭(TaC)、氮化鉭矽(TaSiN)、銅(Cu)、其他難熔金屬、或其他適合的金屬材料或其組合。
源極/汲極區208可係摻雜區或使用氣相磊晶(vapor-phase epitaxy，VPE)、超高真空CVD (ultra-high vacuum CVD，UHV-CVD)、分子束磊晶(molecular beam epitaxy，MBE)、及/或其他適合的製程沉積的。當源極/汲極區208係n型時，其可包括摻雜有諸如磷(P)或砷(As)的n型摻雜劑的矽(Si)。當源極/汲極區208係p型時，其可包括摻雜有諸如硼(B)或二氟化硼(BF 2)的p型摻雜劑的矽(SiGe)。在諸圖中未明確顯示的一些替代實施例中，源極/汲極區208可包括多個層。在一個實例中，源極/汲極區208可包括鰭片結構的源極/汲極區上方的輕摻雜第一磊晶層、輕摻雜第一磊晶層上方的重摻雜第二磊晶層、及設置於重摻雜第二磊晶層上方的覆蓋磊晶層。第一磊晶層具有比第二磊晶層更低的摻雜濃度或更小的鍺含量(當存在鍺時)，以減少晶格失配缺陷。第二磊晶層具有最高的摻雜濃度或最高的鍺含量(當存在鍺時)，以減少電阻並增加通道上的應變。覆蓋磊晶層可具有比第二磊晶層更小的摻雜濃度及鍺含量(當存在鍺時)，以增加蝕刻電阻。
儘管在第4圖中未明確顯示，但在基板202上方形成類似於通道區204及源極/汲極區208的多個主動區。主動區可藉由隔離特徵彼此隔離開。在一些實施中，隔離特徵可藉由在基板202中蝕刻溝槽或使用乾式蝕刻製程在基板202上蝕刻磊晶層，並用化學氣相沉積(chemical vapor deposition，CVD)製程、可流動CVD (flowable CVD，FCVD)製程、或旋裝玻璃製程用絕緣體材料填充溝槽來形成。可進行化學機械研磨(chemical mechanical polishing，CMP)製程，以移除多餘的絕緣材料並提供平面表面。在所描繪之實施例中，隔離特徵係在CMP製程之後形成的。當電晶體203係包括鰭片結構或鰭狀結構的多閘電晶體時，絕緣材料可經回蝕以形成隔離特徵，使得鰭片結構或鰭狀結構上升至隔離特徵之上。在一些實施中，隔離特徵可包括多層結構，其包括襯裡介電層及體介電層。隔離特徵可包括氧化矽、氧氮化矽、硼矽玻璃(BSG)或磷矽玻璃(PSG)。儘管諸圖中未明確顯示，但當電晶體203係多閘電晶體時，裝置200亦可包括中工序(middle-end-of-line，MEOL)結構，其可包括源極/汲極觸點及設置於一或多個層間介電(interlayer dielectric，ILD)層中的閘極接觸通孔。ILD層可包括氧化矽、正矽酸乙酯(TEOS)氧化物、無摻雜矽玻璃(USG)、或摻雜矽玻璃，諸如硼磷矽玻璃(BPSG)、熔融矽玻璃(FSG)、磷矽玻璃(PSG)、硼矽玻璃(BSG)、及/或其他適合的介電材料。源極/汲極觸點可包括釕(Ru)、鈷(Co)、鎳(Ni)、或銅(Cu)。閘極接觸通孔可包括鎢(W)、釕(Ru)、鈷(Co)、鎳(Ni)、或銅(Cu)。
在第4圖中所描繪的實施例中，裝置200進一步包括互連結構201的一部分。互連結構201包括多個金屬層，包括圖示的第一金屬層M 1，其中諸點表示高於M 1的金屬層(例如，第4圖中未描繪的M 2、M 3、……、M n-1)。互連結構201的進一步金屬層將形成於第(n-1)個金屬層M n-1上方。在一些實施例中，互連結構可包括約九(9)至約十三(13)個金屬層。互連結構的金屬層中之各者均包括嵌入至少一個金屬間介電(intermetal dielectric，IMD)層中的多個通孔及金屬接線。通孔及金屬接線可由鈦(Ti)、釕(Ru)、鎳(Ni)、鈷(Co)、銅(Cu)、鉬(Mo)、鎢(W)、或鋁(Al)形成。在一個實施例中，其由銅(Cu)形成。IMD層可具有與上述ILD層類似的組成。在所描繪之實施例中，第一金屬層M 1包括電耦合至電晶體203的源極區的通孔214S及設置於通孔214S上的金屬接線216、電耦合至電晶體203的汲極區的通孔214D及設置於通孔214D上的金屬接線216、及電耦合至電晶體203的閘極的通孔214G及設置於通孔214G上的金屬接線216。所有通孔214S/214D/214G及金屬接線216嵌入或設置於第一IMD層212中。
參考第3圖及第5圖，方法100包括方塊104，其中第n個金屬層M n形成於第(n-1)個金屬層M n-1上方。在一些實施例中，n為3且在第一金屬層M 1與第n個金屬層M n之間有額外金屬層。類似於第一金屬層M 1，第n個金屬層M n包括電耦合至通孔214D的通孔224D，從而耦合至電晶體203的汲極區；及電耦合至通孔214G的通孔224G，從而耦合至電晶體203的閘極。金屬接線226分別設置於通孔224D及通孔224G上。通孔224G/224D及金屬接線226嵌入或設置於第n個IMD層222中。
方法100在方塊104處進一步包括形成嵌入或設置於第n個IMD層222中的金屬-絕緣體-金屬(metal-insulator-metal，MIM)電容器218。MIM電容器218包括底部電極220a、中間電極220b、頂部電極220c、及設置於相鄰電極之間的絕緣介電層221。電容形成於底部電極220a與中間電極220b之間、及中間電極220b與頂部電極220c之間。由MIM電容器218提供的總電容大致為形成於各對相鄰電極之間的電容之和。MIM電容器的優點係在相對寬的電壓範圍內具有相對穩定的電容值。MIM電容器亦表現出相對小的寄生電阻。在所描繪之實施例中，通孔224D延伸穿過頂部電極220c及底部電極220a，將頂部電極220c及底部電極220a耦合至電晶體203的汲極區208；通孔224G延伸穿過中間電極220b，將中間電極220b耦合至電晶體203的閘極結構206。因此，MIM電容器218提供跨越電晶體的閘極端子與汲極端子的電容。為了增加總電容，在一些實施例中，MIM電容器218可有一個以上的中間電極，諸如兩個或三個中間電極，以堆疊更多電容。在又另一實施例中，MIM電容器218可僅包括底部電極220a及頂部電極220c。
在一些實施例中，電極220a、220b、及220c包含氮化鈦(TiN)。或者，電極220a、220b、及220c可選地包括氮化鉭(TaN)、氮化鎢(WN)、釕(Ru)、銥(Ir)、鉑(Pt)、及其組合。另外，各個電極可包括兩個或兩個以上層的堆疊，諸如氮化鈦層與鈦層的堆疊或氮化鈦層與鎢層的堆疊。雖然未由本揭露限制，但各個電極可具有自約10 nm至約80 nm的厚度。絕緣介電層221包括高k介電材料，諸如二氧化鋯(ZrO 2)。或者，絕緣介電層221可選地包括一或多個層的二氧化矽(SiO 2)、氮化矽(Si 3N 4)、氧氮化矽(SiON)、氧化鋁(Al 2O 3)、矽酸鉿(HfSiON)、氧化鉭(Ta 2O 5)、氧化鉿(HfO 2)、氧化鈦(TiO 2)、鈦酸鋇(BST)、氧化鈦鍶(STO)、或其組合。相鄰電極之間的絕緣介電層221可具有範圍自約2 nm至約18 nm的厚度。在圖示實施例中，絕緣介電層221包括與IMD層222不同的材料組成。
參考第3圖及第6圖，方法100包括方塊106，其中在裝置200上方沉積蝕刻終止層(etch stop layer，ESL) 230。在一些實施例中，ESL 230包括碳化矽並可使用化學氣相沉積(chemical vapor deposition，CVD)或電漿增強CVD (plasma enhanced CVD，PECVD)來沉積。ESL 230不僅用作蝕刻終止層，且在頂部金屬接線226係由銅或含銅材料形成時用以防止頂部金屬接線226中的金屬電遷移。在一些實施中，ESL 230可具有約200 nm與約350 nm之間的厚度。這一厚度並非微不足道的。當厚度小於200 nm時，ESL 230可能無法充分抑制頂部金屬接線226的電遷移。當厚度大於350 nm時，ESL 230可能需要太多的厚度以防止整個製程執行至具有較小總厚度的金屬層，諸如來自裝置200的前三(3)或前四(4)個金屬層。
參考第3圖及第7圖，方法100包括方塊108，其中穿過ESL 230形成開口232以曝光頂部金屬接線226。開口232可使用光學微影術製程與蝕刻製程之組合穿過ESL 230形成。舉例而言，使用CVD、可流動CVD (flowable CVD，FCVD)、或適合的製程，在ESL 230上方沉積至少一個硬遮罩。接著使用旋裝塗佈在至少一個硬遮罩層上方沉積光阻劑層。沉積之光阻劑層可經歷預曝光烘烤製程，曝光於自光罩反射或經由光罩傳輸的輻射；曝光後烘烤製程；及顯影製程，從而形成經圖案化光阻劑。接著使用經圖案化光阻劑作為蝕刻遮罩來蝕刻至少一個硬遮罩層，以形成經圖案化硬遮罩。接著將經圖案化硬遮罩作為蝕刻遮罩來蝕刻ESL 230，以形成開口232。方塊108處的適當蝕刻製程可係乾式蝕刻製程、濕式蝕刻製程、或其組合。在一些實施例中，方塊108處的蝕刻製程可係乾式蝕刻製程(例如，反應離子蝕刻(reactive ion etching，RIE)製程)，包括使用含氧氣體(例如，O 2)、含氟氣體(例如，SF 6或NF 3)、或含氯氣體(例如，Cl 2及/或BCl 3)。如第7圖中所示，開口232完全延伸穿過ESL 230並曝光耦合至通孔224G及電晶體203的閘極結構206的頂部金屬接線226中之一者。
參考第3圖及第8圖，方法100包括方塊110，其中在開口232中形成接觸通孔234以耦合至頂部金屬接線226。接觸通孔234可包括毯覆沉積於開口232的側壁及底表面上的阻障層234a及填充開口232的剩餘體積的金屬填充層234b。阻障層234a可包括導電金屬氮化物，諸如TiN、TaN、WN、或其組合。亦可使用揭示內容之設想範疇內的其他適合材料。金屬填充層234b可包括鈦(Ti)、釕(Ru)、鉬(Mo)、鎢(W)、銅(Cu)、或鋁(Al)。在一個實施例中，金屬填充層234b由氮化鈦(TiN)形成，因為其傾向於減少下伏頂部金屬接線226中銅的電遷移。在一個實例製程中，首先使用CVD或物理氣相沉積(physical vapor deposition，PVD)在ESL 230及開口232上方沉積接觸通孔234的導電材料(多個)，接著進行平坦化製程，諸如化學機械研磨(chemical mechanical polishing，CMP)製程，以移除ESL 230上方的多餘材料。在另一實施例中，接觸通孔234中的導電材料(多個)可使用由下而上的沉積方法，諸如原子層沉積(atomic layer deposition，ALD)或金屬有機CVD (metal organic CVD，MOCVD)來沉積。在後者的實例中，接觸通孔234可選擇性地沉積於透過開口232曝光的頂部金屬接線226的導電表面上。
參考第1A圖、第1B圖及第9圖，方法100包括方塊112，其中在接觸通孔234及ESL 230上方沉積底部電極層236。底部電極層236中的材料組成基本類似於上述底部電極16(第1A圖及第1B圖)。底部電極236可係金屬層、金屬-氮化物層、金屬-氧化物層、或半導體層。在一個實例中，底部電極236可包括Al、Ti、Ta、Au、Pt、W、Ni、Ir、其他適合的金屬、其合金(例如，TaN、TiN、及/或其他適合的合金)、或其組合。在另一實例中，底部電極236可包括金屬氧化物，諸如IrO 2。在又另一實例中，底部電極236可包括半導體材料，諸如Si、Ge、SiGe、多晶矽(n型摻雜或p型摻雜)、III-V化合物半導體(例如，包括但不限於InAs、AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlP、GaP、或類似物)、或其組合。底部電極層236使用PVD或CVD毯覆沉積於裝置200的頂表面，包括ESL 230及接觸通孔234的頂表面上方。在一些情況下，底部電極層236可具有約10 nm與約20 nm之間的厚度。
參考第3圖及第10A圖至第10D圖，方法100包括方塊114，其中具有階梯狀輪廓頂表面的絕緣體層238及具有與絕緣體層238的頂表面共軛的階梯狀輪廓底表面的半導體層240順序沉積於底部電極層236上。絕緣體層238中的材料組成基本類似於上述絕緣體層26(第1B圖)。在一些實施例中，絕緣體層238包括具有小於約9的介電常數(k)(例如，k＜9)的介電材料。舉例而言，絕緣體層238可包括金屬氧化物，諸如Al xO y、Si xO y、Ta xO y、Ti xO y、La xO y、Y xO y、Sr xTiO z、或其組合，其中x、y、z為原子百分數。
參考第10A圖，絕緣體層238的第一層238a藉由化學氣相沉積(chemical vapor deposition，CVD)、物理氣相沉積(physical vapor deposition，PVD)、原子層沉積(atomic layer deposition，ALD)、高密度電漿CVD (high density plasma CVD，HDPCVD)、金屬有機化學氣相沉積(metal organic CVD，MOCVD)、遠端電漿CVD (remote plasma CVD，RPCVD)、電漿增強CVD (plasma enhanced CVD，PECVD)、低壓CVD (low-pressure CVD，LPCVD)、原子層CVD (atomic layer CVD，ALCVD)、常壓CVD (atmospheric pressure CVD，APCVD)、其他適合的方法、或其組合來沉積。在所描繪之實施例中，第一層238a藉由共形沉積製程形成，使得第一層238a在各種表面上具有基本均勻的厚度。在一些實施例中，形成第一層238a包括沉積介電材料，其中沉積製程的沉積參數(例如，沉積前驅物流動速率、沉積溫度、沉積時間、及/或沉積壓力)經組態(調諧)以控制第一層238a的生長終止於厚度t1'處。厚度t1'經選擇以最佳化性能。在一些實施例中，厚度t1'的範圍為約1 nm至約10 nm。
參考第10B圖，絕緣體層238的第二層238b沉積於第一層238a的一部分之上。在所描繪之實施例中，區域I中的第一層238a的一部分未由第二層238b覆蓋，且第二層238b之沉積限制於區域II及III。第二層238b包括與第一層238a中基本相同的材料。經圖案化遮罩層(未顯示)可形成於裝置200上方，覆蓋區域I中的第一層238a。經圖案化遮罩層可係阻劑層、硬遮罩層、其他適合的圖案化層、或其組合。絕緣體層238的第二層238b藉由CVD、PVD、ALD、FCVD、HDPCVD、MOCVD、RPCVD、PECVD、LPCVD、ALCVD、APCVD、其他適合的方法、或其組合來沉積。在所描繪之實施例中，第二層238b藉由共形沉積製程形成，使得第二層238b在區域II及III中具有基本均勻的厚度。在一些實施例中，形成第二層238b包括沉積介電材料，其中沉積製程的沉積參數(例如，沉積前驅物流動速率、沉積溫度、沉積時間、及/或沉積壓力)經組態(調諧)以控制第二層238b的生長，使得第一層238a與第二層238b的總厚度之和為厚度t2'。厚度t2'經選擇以最佳化性能。在一些實施例中，厚度t2'的範圍為約1 nm至約10 nm，且厚度t2'與t1'之間的差值的範圍為約1 nm至約10 nm。
參考第10C圖，絕緣體層238的第三層238c沉積於第二層238b的一部分之上。在所描繪之實施例中，區域I中的第一層238a的一部分及區域II中的第二層238b的一部分未由第三層238c覆蓋，且第三層238c之沉積限制於區域III。第三層238c包括與第一層238a及第二層238b中基本相同的材料。可在裝置200上方形成經圖案化遮罩層(未顯示)，覆蓋區域I中的第一層238a及區域II中的第二層238b。經圖案化遮罩層可係阻劑層、硬遮罩層、其他適合的圖案化層、或其組合。絕緣體層238的第三層238c藉由CVD、PVD、ALD、FCVD、HDPCVD、MOCVD、RPCVD、PECVD、LPCVD、ALCVD、APCVD、其他適合的方法、或其組合來沉積。在所描繪之實施例中，第三層238c藉由共形沉積製程形成，使得第三層238c在區域III中具有基本均勻的厚度。在一些實施例中，形成第三層238c包括沉積介電材料，其中沉積製程的沉積參數(例如，沉積前驅物流動速率、沉積溫度、沉積時間、及/或沉積壓力)經組態(調諧)以控制第三層238c的生長，使得第一層238a、第二層238b、及第三層238c的總厚度之和為厚度t3'。厚度t3'經選擇以最佳化性能。在一些實施例中，厚度t3'的範圍為約1 nm至約10 nm，且厚度t3'與t2'之間差值的範圍為約1 nm至約10 nm。第一層238a、第二層238b、及第三層238c共同界定在不同部分(例如，區域I、II、III)中具有不同厚度(例如，t1'、t2'、t3')的絕緣體層238，並相應地具有階梯狀輪廓頂表面。作為比較，絕緣體層238的底表面係在一個平面上。在形成絕緣體層238之後，在蝕刻製程中移除經圖案化之遮罩層。
參考第10D圖，在絕緣體層238上沉積具有與絕緣體層238的頂表面共軛的階梯狀輪廓底表面的半導體層240。區域I、II、III中的半導體層240的厚度分別表示為t1、t2、t3。術語「共軛」係指在不同區域中的半導體層240與絕緣體層238的厚度之和係相同的預定值(例如，t1+t1'=t2+t2'=t3+t3')。半導體層240中的材料組成基本類似於上述半導體層24(第1B圖)。在一些實施例中，半導體層240包括半導體材料，諸如Si、Ge、SiGe、多晶矽(n型摻雜或p型摻雜)、III-V化合物半導體(例如，包括但不限於InAs、AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlP、GaP、或類似物)、或其組合。半導體層240藉由CVD、PVD、ALD、FCVD、HDPCVD、MOCVD、RPCVD、PECVD、LPCVD、ALCVD、APCVD、其他適合的方法、或其組合來沉積。可執行平坦化製程，諸如化學機械研磨(chemical mechanical polishing，CMP)製程，以移除多餘的半導體材料，從而提供平面表面。平坦化製程的持續時間經控制，使得厚度t1、t2、及t3最佳化性能。厚度t1、t2、t3中之各者可不大於約10 nm。在一些實施例中，厚度t1與t2(例如，t1~t2)之間的差值的範圍為約1 nm至約10 nm，且厚度t2與t3(例如，t2~t3)之間的差值範圍為約1 nm至約10 nm。厚度t1、t2、t3亦稱為能障寬度，因為半導體層240的一個功能係在FSL堆疊中產生乏區。
現在參考第11A圖至第11D圖，描繪方塊114處的方法100之替代實施例，其中具有階梯狀輪廓頂表面的絕緣體層238及具有與絕緣體層238的頂表面共軛的階梯狀輪廓底表面的半導體層240順序沉積於底部電極層236上。
參考第11A圖，絕緣體層238藉由CVD、PVD、ALD、FCVD、HDPCVD、MOCVD、RPCVD、PECVD、LPCVD、ALCVD、APCVD、其他適合的方法、或其組合來沉積。在所描繪之實施例中，絕緣體層238藉由共形沉積製程形成，使得絕緣體層238在區域I、II、III上方具有基本均勻的厚度。沉積製程的沉積參數(例如，沉積前驅物流動速率、沉積溫度、沉積時間、及/或沉積壓力)經組態(調諧)以控制絕緣體層238的生長終止於厚度t3'處。
參考第11B圖，執行蝕刻製程242a以在區域I及II中使絕緣體層238的一部分凹陷。可在裝置200上方形成經圖案化遮罩層(未顯示)，覆蓋區域III中的絕緣體層238。經圖案化遮罩層可係阻劑層、硬遮罩層、其他適合的圖案化層、或其組合。蝕刻製程242a包括乾式蝕刻製程、濕式蝕刻製程、其他適合的蝕刻製程、或其組合。蝕刻製程242a係選擇性蝕刻製程，從而蝕刻製程使區域I及區域II中的絕緣體層238凹陷而區域III中的經圖案遮罩層及絕緣體層238的其他部分基本保持完整。蝕刻製程242a的蝕刻參數(例如，蝕刻劑流動速率、蝕刻持續時間、及/或蝕刻溫度)經組態(調諧)以控制絕緣體層238的剩餘厚度終止於厚度t2'處。經圖案化遮罩層隨後經移除，諸如藉由蝕刻。
參考第11C圖，執行另一蝕刻製程242b以使區域I中的絕緣體層238的一部分凹陷。可在裝置200上方形成經圖案化遮罩層(未顯示)，覆蓋區域II及III中的絕緣體層238。經圖案化遮罩層可係阻劑層、硬遮罩層、其他適合的圖案化層、或其組合。蝕刻製程242b包括乾式蝕刻製程、濕式蝕刻製程、其他適合的蝕刻製程、或其組合。蝕刻製程242b係選擇性蝕刻製程，從而蝕刻製程使區域I中的絕緣體層238凹陷而區域II及III中的經圖案化遮罩層及絕緣體層238的其他部分基本保持完整。蝕刻製程242b的蝕刻參數(例如，蝕刻劑流動速率、蝕刻持續時間、及/或蝕刻溫度)經組態(調諧)以控制絕緣體層238的剩餘厚度終止於厚度t1'處。經圖案化遮罩層隨後經移除，諸如藉由蝕刻。
參考第11D圖，在絕緣體層238上沉積具有與絕緣體層238的頂表面共軛的階梯狀輪廓底表面的半導體層240。半導體層240藉由CVD、PVD、ALD、FCVD、HDPCVD、MOCVD、RPCVD、PECVD、LPCVD、ALCVD、APCVD、其他適合的方法、或其組合來沉積。可執行平坦化製程，諸如化學機械研磨(chemical mechanical polishing，CMP)製程，以移除多餘的半導體材料，從而提供平面表面。如上文所述，平坦化製程的持續時間經控制，使得厚度t1、t2、及t3最佳化性能。
現在參考第12A圖至第12D圖，描繪方塊112及114處的方法100之替代實施例，其中沉積半導體層並隨後在半導體層中形成具有階梯狀輪廓頂表面的埋入式氧化物層。埋入式氧化物層用作絕緣體層238。絕緣體層238之下的半導體層的部分視為底部電極層236，而絕緣體層238之上的半導體層的另一部分視為半導體層240。在這一替代實施例中，半導體層240及底部電極層236包括相同的材料組成，諸如矽(Si)。
參考第12A圖，在方塊112處方法100在接觸通孔234及ESL 230上方形成半導體層236。在一些實施例中，半導體層236包括半導體材料，諸如Si、Ge、SiGe、多晶矽(n型摻雜或p型摻雜)、III-V化合物半導體(例如，包括但不限於InAs、AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlP、GaP、或類似物)、或其組合。半導體層236藉由CVD、PVD、ALD、FCVD、HDPCVD、MOCVD、RPCVD、PECVD、LPCVD、ALCVD、APCVD、其他適合的方法、或其組合來沉積。可執行平坦化製程，諸如化學機械研磨(chemical mechanical polishing，CMP)製程，以移除多餘的半導體材料，從而提供平面表面。
參考第12B圖，在方塊114處方法100在半導體層236中形成埋入式氧化物層238。舉例而言，埋入式氧化層238可藉由稱為分離植入氧氣(separation by implantation of oxygen，SIMOX)的製程形成。SIMOX技術係基於將高劑量的氧離子離子植入半導體基板中，使得尖峰濃度位於半導體表面下方。在區域I、II、III上方的植入製程244a之後，裝置200經受退火製程，以形成連續化學計量的次表面層的氧化物層(例如，氧化矽)。因此，形成之埋入式氧化物層，亦稱為絕緣體層238，將半導體層236電性地分離成作為底部電極層236的底部部分及半導體層240。植入製程244a參數(例如，離子濃度、植入深度、及/或植入溫度)經組態(調諧)以控制絕緣體層238的深度比半導體層240的頂表面低一距離t1，且絕緣體層238的厚度為t1'。
參考第12C圖，氧離子的離子植入限制於區域II及III，例如藉由植入遮罩(未顯示)，使得區域II及III中的絕緣體層238的厚度繼續增長。植入製程244b參數(例如，離子濃度、植入深度、及/或植入溫度)經組態(調諧)以控制區域II及III中的絕緣體層238的厚度終止於厚度t2'處，且與半導體層240的頂表面的距離為t2。
參考第12D圖，氧離子的離子植入限制於區域III，例如藉由另一植入遮罩(未顯示)，使得區域III中的絕緣體層238的厚度繼續增長。植入製程244c參數(例如，離子濃度、植入深度、及/或植入溫度)經組態(調諧)以控制區域III中的絕緣體層238的厚度終止於厚度t3'處，且與半導體層240的頂表面的距離為t3。
參考第3圖及第13圖，方法100包括方塊116，其中介電層246沉積於半導體層240上。介電層246中的材料組成基本類似於上述介電層22(第1B圖)。介電層246包括非極化材料。在一些實施例中，介電層246包括具有小於約28的介電常數(k)(例如，k＜28)的介電材料。在一些實施例中，介電層246包括金屬氧化物材料。舉例而言，介電層246包括Al xO y、Si xO y、Ta xO y、Ti xO y、La xO y、Y xO y、Sr xTiO z、或其組合，其中x、y、z為原子百分數。在一個實例中，介電層246包括Si xN y。介電層246藉由CVD、PVD、ALD、FCVD、HDPCVD、MOCVD、RPCVD、PECVD、LPCVD、ALCVD、APCVD、其他適合的方法、或其組合來沉積。在所描繪之實施例中，介電層246藉由共形沉積製程形成，使得介電層246在裝置200上方具有基本均勻的厚度。在一些實施例中，形成介電層246包括沉積介電材料，其中沉積製程的沉積參數(例如，沉積前驅物流動速率、沉積溫度、沉積時間、及/或沉積壓力)經組態(調諧)以控制介電層246的生長，使得介電層246的厚度小於約2 nm。
參考第3圖及第14圖，方法100包括方塊118，其中在介電層246上方沉積鐵電層248。鐵電層248中的材料組成基本類似於上述鐵電層20(第1B圖)。鐵電層248包括鐵電材料，亦稱為極化材料。在一些實施例中，鐵電層248包括金屬氧化物材料、金屬氧氮化物材料、或元素摻雜的金屬氧化物。舉例而言，鐵電層248可包括基於氧化鉿的材料或基於氧化鋯的材料。在進一步的實例中，鐵電層248可包括氧化鉿(例如，Hf xO y)、氧化鉿鋯(例如，Hf xZr zO y)(亦稱為HZO)、氧化鉿鋁(例如，Hf xAl zO y)、氧化鉿鑭(例如，Hf xLa zO y)、氧化鉿鈰(例如，Hf xCe zO y)、氧化鉿矽(Hf xSiO y)、氧化鉿釓(例如，Hf xGd zO y)、其他適合的基於Hf xO y的材料(例如，Hf xSr yO z、Hf xY yO z)、或其組合，其中x、y、z為原子百分數。在另一實例中，鐵電層248可包括基於Zr jO k的材料，其中j、k為原子百分數。鐵電層248可藉由CVD、PVD、ALD、FCVD、HDPCVD、MOCVD、RPCVD、PECVD、LPCVD、ALCVD、APCVD、其他適合的方法、或其組合來毯覆沉積。
參考第3圖及第15圖，方法100包括方塊120，其中在鐵電層248上方沉積頂部電極層250。頂部電極層250中的材料組成基本類似於上述頂部電極18(第1A圖及第1B圖)。頂部電極層250可係金屬層、金屬氮化物層、金屬氧化物層、或多晶矽層。頂部電極層250可藉由CVD、PVD、ALD、FCVD、HDPCVD、MOCVD、RPCVD、PECVD、LPCVD、ALCVD、APCVD、其他適合的方法、或其組合來毯覆沉積。在一個實例中，頂部電極層250可包括Al、Ti、Ta、Au、Pt、W、Ni、Ir、其他適合的金屬、其合金(例如，TaN、TiN、及/或其他適合的合金)、或其組合。在另一實例中，頂部電極250可包括金屬氧化物，諸如IrO 2。在又另一實例中，頂部電極250可包括多晶矽(n型摻雜或p型摻雜)。在一些實施例中，底部電極層236包括半導體材料，且頂部電極層250包括金屬層。在一些實施例中，底部電極層236與頂部電極層250具有相同的材料組成(例如，相同的金屬材料)。
參考第3圖及第16圖，方法100包括方塊122，其中圖案化底部電極層236、絕緣體層238、半導體層240、介電層246、鐵電層248、及頂部電極層250以形成鐵電堆疊251。經圖案化絕緣體層238、半導體層240、介電層246、及鐵電層248構成FSL堆疊252。FSL堆疊252基本類似於上述FSL堆疊14(第1A圖及第1B圖)。執行光學微影術製程與蝕刻製程之組合以圖案化底部電極層236、絕緣體層238、半導體層240、介電層246、鐵電層248、及頂部電極層250。在實例製程中，使用CVD在頂部電極層250上方毯覆沉積硬遮罩層254。硬遮罩層254可包括氧化矽、氮化矽、氧氮化矽。需注意，硬遮罩層254的組成不同於ESL 230的組成。接著使用旋裝塗佈在硬遮罩層254上方沉積光阻劑層。沉積之光阻劑層可經歷預曝光烘烤製程，曝光於自光罩反射或經由光罩傳輸的輻射；曝光後烘烤製程；及顯影製程，從而形成經圖案化光阻劑。接著使用經圖案化光阻劑作為蝕刻遮罩來蝕刻硬遮罩層254，以形成經圖案化硬遮罩層254。接著將經圖案化硬遮罩層254施加為蝕刻遮罩來蝕刻底部電極層236、絕緣體層238、半導體層240、介電層246、鐵電層248、及頂部電極層250，以形成鐵電堆疊251。方塊122處的適當蝕刻製程可係乾式蝕刻製程(例如，反應離子蝕刻(reactive ion etching，RIE)製程)，其包括使用含氧氣體(例如，O 2)、含氟氣體(例如，SF 6或NF 3)、含氯氣體(例如，Cl 2及/或BCl 3)、含溴氣體(例如，HBr)、含碘氣體、其他適合的氣體及/或電漿、及/或其組合。
鐵電堆疊251直接設置於接觸通孔234上方，使得接觸通孔234的頂表面與底部電極層236的底表面實體耦合。在所描繪之實施例中，經圖案化硬遮罩層254留在鐵電堆疊251中。在這些實施例中，經圖案化硬遮罩層254留在原處，因為移除其可能會損壞頂部電極250，且其並不實質性地妨礙自鐵電堆疊251上方形成任何接觸結構。區域I中絕緣體層238的一部分及半導體層240的一部分留在FSL堆疊252中；區域III中絕緣體層238的一部分及半導體層240的一部分留在FSL堆疊252中。在FSL堆疊252內部，在一些實施例中，具有不同厚度的絕緣體層238與半導體層240的部分可沿X方向具有基本相同的寬度。或者，具有不同厚度的絕緣體層238與半導體層240的部分可沿x方向具有不同的寬度。舉例而言，接觸通孔234直接之上的中間部分可比兩個邊緣部分寬。
參考第3圖、第17圖、及第18圖，方法100包括執行進一步製程的方塊124。方塊124處的此類進一步製程可包括沿FSL堆疊252的側壁形成間隔物256(如第17圖中顯示)、在FSL堆疊252及間隔物256上方沉積第二ESL 258(如第18圖中顯示)、在第二ESL 258上方沉積緩衝膜260、在緩衝膜260上方沉積第(n+1)個IMD層262(如第18圖中顯示)、及穿過IMD層262、緩衝膜260、第二ESL 258、及經圖案化硬遮罩層254形成第(n+1)個通孔264及第(n+1)個金屬接線266(如第18圖中所示)。
參考第17圖，間隔物256可藉由在裝置200上方(包括FSL堆疊252上方)共形沉積間隔物材料層、接著各向異性地回蝕間隔物材料層來形成。如第17圖中所示，間隔物256僅覆蓋ESL 230的一部分，而ESL 230的大部分在形成間隔物256之後經曝光。在一些實施例中，間隔物256可包括氮化矽。接著，參考第18圖，在ESL 230上方共形沉積第二ESL 258。第二ESL 258由不同於ESL 230的材料形成。在一些實施例中，第二ESL 258包括氮化矽。在沉積第二ESL 258之後，緩衝膜260共形地沉積於第二ESL 258上方。緩衝膜260可例如包括釕、碳、一些其他適合的材料(多個)、或其組合。緩衝膜260的材料的這一選擇並非微不足道的。除了用作經圖案化硬遮罩254以外的保護層之外，緩衝膜260用以在FSL堆疊252上、特別是鐵電層248上施加額外的應力，以穩定鐵電層248的鐵電性。
在沉積緩衝膜260之後，在裝置200上方沉積第(n+1)個IMD層262。IMD層262與下方的IMD層222共用相同的組成，且為了簡潔起見，省略其詳細描述。接著可執行雙重鑲嵌，以形成穿過IMD層262的第(n+1)個通孔264及第(n+1)個金屬接線266，使得第(n+1)個通孔264實體耦合至頂部電極250。第(n+1)個通孔264及第(n+1)個金屬接線266在組成方面可類似於第一通孔214D/214G及金屬接線216，為了簡潔起見，省略其詳細描述。應注意，通孔及金屬接線中之各者可係連續結構，因為其係使用雙重鑲嵌製程形成的。僅為便於理解而顯示通孔與上覆金屬接線之間的線。雖然諸圖中未明確顯示，但可在第(n+1)個金屬層上方形成進一步的金屬層(諸如M n+2、M n+3等)，以完成互連結構201。
在所描繪之實施例中，鐵電層248具有允許量子力學穿隧的厚度，因此FSL堆疊252係FTJ堆疊，且裝置200係FTJ記憶體裝置。頂部金屬接線266耦合至記憶體裝置的位元線(bit line，BL)。設置於通孔214S上的金屬接線216耦合至記憶體裝置的源極線。設置於通孔224D上的金屬接線226耦合至記憶體裝置的字元線(word line，WL)。MIM電容器218跨越電晶體203的閘極及WL，形成自放大單元電流(self-amplified cell current，SACC)電路系統。帶有SACC電路系統的FTJ單元具有更高的感測電流水準及更大的記憶體窗口，適用於MLC應用。當然，所示FTJ記憶體裝置僅係實例，且並非意欲為限制性的。如上所述，支援MLC應用的FSL堆疊可應用於FeFET記憶體裝置、FeRAM記憶體裝置、或FTJ記憶體裝置。
在一個例示性態樣中，本揭露涉及一種方法。方法包括在基板上方形成底部電極層，在底部電極層上方形成絕緣體層，在底部電極層上方沉積半導體層，半導體層包括具有不同厚度的複數個部分，在半導體層上方沉積鐵電層，在鐵電層上方形成頂部電極層，及圖案化底部電極層、絕緣體層、半導體層、鐵電層、及頂部電極層以形成記憶體堆疊。在一些實施例中，方法進一步包括在形成鐵電層之前，在半導體層上方沉積介電層。在一些實施例中，介電層包括非極化材料。在一些實施例中，介電層及絕緣體層包括相同的金屬氧化物。在一些實施例中，形成絕緣體層包括沉積覆蓋底部電極的第一介電層、及沉積部分覆蓋第一介電層的至少一第二介電層。在一些實施例中，形成絕緣體層包括沉積覆蓋底部電極層的介電層，及使介電層的一部分部分凹陷。在一些實施例中，形成絕緣體層包括在基板上方沉積含半導體層，執行第一離子植入製程以鈍化含半導體層的中間部分，從而形成嵌入含半導體層中的絕緣體層，及執行至少一第二離子植入製程以增長絕緣體層的一部分的厚度。在一些實施例中，半導體層的底表面具有階梯狀輪廓。在一些實施例中，半導體層的頂表面係平面的。在一些實施例中，半導體層的複數個部分的厚度範圍為約1 nm至約10 nm。
在另一例示性態樣中，本揭露涉及一種形成包括記憶體堆疊的半導體裝置的方法。方法包括提供包含設置於第一介電層中的導電特徵的工件，在工件上方沉積蝕刻終止層，經由蝕刻終止層形成接觸通孔以接觸導電特徵，在蝕刻終止層及接觸通孔上方沉積底部電極層，在底部電極層之上形成乏區，乏區用以提供記憶體堆疊的多個能障寬度，在乏區上方沉積非極化層，在非極化層上方沉積極化層，在極化層上方沉積頂部電極層，並圖案化底部電極層、乏區、非極化層、極化層、及頂部電極層以形成記憶體堆疊。在一些實施例中，乏區具有階梯狀輪廓表面。在一些實施例中，乏區包括半導體材料。在一些實施例中，多個能障寬度之間的差值不大於約10 nm。在一些實施例中，工件包括金屬-絕緣體-金屬電容器，且導電特徵耦合至金屬-絕緣體-金屬電容器。在一些實施例中，方法進一步包括形成堆疊於底部電極層與乏區之間的絕緣體層。在一些實施例中，絕緣體層的頂表面與乏區的底表面共軛。
在又另一例示性態樣中，本揭露涉及一種半導體裝置。半導體裝置包括設置於基板上的底部電極、設置於底部電極上的絕緣體層(絕緣體層包括具有不同厚度的多個區段)、設置於絕緣體層上的半導體層、設置於半導體層上的介電層、設置於介電層上的鐵電層、及設置於鐵電層上的頂部電極。在一些實施例中，半導體層包括具有不同厚度的多個區段。在一些實施例中，介電層包括非極化材料，而鐵電層包括極化材料。
前述內容概述若干實施例的特徵，使得熟習此項技術者可更佳地理解本揭露的態樣。熟習此項技術者應瞭解，其可易於使用本揭露作為用於設計或修改用於實施本文中引入之實施例之相同目的及/或達成相同優勢之其他製程及結構的基礎。熟習此項技術者亦應認識到，此類等效構造並不偏離本揭露的精神及範疇，且此類等效構造可在本文中進行各種改變、取代、及替代而不偏離本揭露的精神及範疇。
10:基板 12:鐵電堆疊 14:FSL堆疊 16:底部電極 18:頂部電極 20:鐵電層 22:介電層 24:半導體層 26:絕緣體層 100:方法 102~124:方塊 200:工件 201:互連結構 202:基板 203:電晶體 204:通道區 206:閘極結構 208:源極/汲極區 212:第一IMD層 214D:通孔 214G:通孔 214S:通孔 216:金屬接線 218:MIM電容器 220a:底部電極 220b:中間電極 220c:頂部電極 221:絕緣介電層 222:IMD層 224D:通孔 224G:通孔 226:金屬接線 230:ESL 232:開口 234:接觸通孔 234a:阻障層 234b:金屬填充層 236:底部電極層 238:絕緣體層 238a:第一層 238b:第二層 238c:第三層 240:半導體層 242a:蝕刻製程 242b:蝕刻製程 244a:植入製程 244b:植入製程 244c:植入製程 246:介電層 248:鐵電層 250:頂部電極層 251:鐵電堆疊 252:FSL堆疊 254:硬遮罩層 256:間隔物 258:第二ESL 260:緩衝膜 262:IMD層 264:通孔 266:金屬接線 I:區域 II:區域 III:區域 M 1~M n+1:金屬層 t1~t7:厚度 t1'~t3':厚度
本揭露的態樣在與隨附圖式一起研讀時自以下詳細描述內容來最佳地理解。需強調，根據行業中的標準規範，各種特徵未按比例繪製且僅用於說明之目的。實際上，各種特徵的尺寸可為了論述清楚經任意地增大或減小。 第1A圖、第1B圖、第1C圖、第1D圖、第1E圖、第1F圖圖示根據本揭露的各個態樣的鐵電堆疊的一些實施例之部分橫截面圖。 第2A圖及第2B圖分別圖示根據本揭露的各個態樣的單層單元(single-level cell，SLC)記憶體裝置與多層單元(multi-level cell，MLC)記憶體裝置之電流-電壓關係圖。 第3圖係圖示根據本揭露的各個態樣的形成記憶體裝置結構的實例方法之流程圖。 第4圖、第5圖、第6圖、第7圖、第8圖、第9圖、第10A圖、第10B圖、第10C圖、第10D圖、第11A圖、第11B圖、第11C圖、第11D圖、第12A圖、第12B圖、第12C圖、第12D圖、第13圖、第14圖、第15圖、第16圖、第17圖、及第18圖係根據本揭露的各個態樣的經歷第3圖中的實例方法的操作的工件之部分橫截面圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
100:方法
102~124:方塊

Claims (20)

  1. 一種半導體裝置的製造方法，包含以下步驟： 在一基板上方形成一底部電極層； 在該底部電極層上方形成一絕緣體層； 在該底部電極層上方沉積一半導體層，其中該半導體層包括具有不同厚度的複數個部分； 在該半導體層上方沉積一鐵電層； 在該鐵電層上方形成一頂部電極層；及 圖案化該底部電極層、該絕緣體層、該半導體層、該鐵電層、及該頂部電極層以形成一記憶體堆疊。
  2. 如請求項1所述之製造方法，其進一步包含以下步驟： 在形成該鐵電層之前，在該半導體層上方沉積一介電層。
  3. 如請求項2所述之製造方法，其中該介電層包括一非極化材料。
  4. 如請求項2所述之製造方法，其中該介電層與該絕緣體層包括一相同金屬氧化物。
  5. 如請求項1所述之製造方法，其中形成該絕緣體層之步驟包括以下步驟: 沉積覆蓋該底部電極層的一第一介電層；及 沉積部分覆蓋該第一介電層的至少一第二介電層。
  6. 如請求項1所述之製造方法，其中形成該絕緣體層之步驟包括以下步驟： 沉積覆蓋該底部電極層的一介電層；及 使該介電層的一部分部分凹陷。
  7. 如請求項1所述之製造方法，其中形成該絕緣體層之步驟包括以下步驟： 在該基板上方沉積一含半導體層； 執行一第一離子植入製程以固化該含半導體層的一中間部分，從而形成嵌入該含半導體層中的該絕緣體層；及 至少進行一第二離子植入製程，以生長該絕緣體層的一部分的一厚度。
  8. 如請求項1所述之製造方法，其中該半導體層的一底表面具有一階梯狀輪廓。
  9. 如請求項6所述之製造方法，其中該半導體層的一頂表面係平面的。
  10. 如請求項1所述之製造方法，其中該半導體層的該些部分的該些厚度範圍為約1 nm至約10 nm。
  11. 一種包括一記憶體堆疊的一半導體裝置的製造方法，包含以下步驟: 提供包含設置於一第一介電層中的一導電特徵的一工件； 在該工件上方沉積一蝕刻終止層； 穿過該蝕刻終止層形成一接觸通孔，以接觸該導電特徵； 在該蝕刻終止層及該接觸通孔上方沉積一底部電極層； 在該底部電極層上方形成一乏區，其中該乏區用以提供該記憶體堆疊的多個能障寬度； 在該乏區上方沉積一非極化層； 在該非極化層上方沉積一極化層； 在該極化層上方沉積一頂部電極層；及 圖案化該底部電極層、該乏區、該非極化層、該極化層、及該頂部電極層以形成該記憶體堆疊。
  12. 如請求項11所述之製造方法，其中該乏區具有一階梯狀輪廓表面。
  13. 如請求項11所述之製造方法，其中該乏區包括一半導體材料。
  14. 如請求項11所述之製造方法，其中該多個能障寬度之間的一差值不大於約10 nm。
  15. 如請求項11所述之製造方法，其中該工件包括一金屬-絕緣體-金屬電容器，且該導電特徵耦合至該金屬-絕緣體-金屬電容器。
  16. 如請求項11所述之製造方法，其進一步包含以下步驟： 形成堆疊於該底部電極層與該乏區之間的一絕緣體層。
  17. 如請求項16所述之製造方法，其中該絕緣體層的一頂表面與該乏區的一底表面共軛。
  18. 一種半導體裝置，其包含： 設置於一基板上的一底部電極； 設置於該底部電極上的一絕緣體層，其中該絕緣體層包括具有不同厚度的多個區段； 設置於該絕緣體層上的一半導體層； 設置於該半導體層上的一介電層； 設置於該介電層上的一鐵電層；及 設置於該鐵電層上的一頂部電極。
  19. 如請求項18所述之半導體裝置，其中該半導體層包括具有不同厚度的多個區段。
  20. 如請求項18所述之半導體裝置，其中該介電層包括一非極化材料，且該鐵電層包括一極化材料。
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