KR20220007393A - 반도체 메모리 소자 - Google Patents

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KR20220007393A
KR20220007393A KR1020200085543A KR20200085543A KR20220007393A KR 20220007393 A KR20220007393 A KR 20220007393A KR 1020200085543 A KR1020200085543 A KR 1020200085543A KR 20200085543 A KR20200085543 A KR 20200085543A KR 20220007393 A KR20220007393 A KR 20220007393A
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gate line
capacitor
insulating layer
conductive lines
pattern
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KR1020200085543A
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조민희
박현목
송우빈
이민수
이원석
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삼성전자주식회사
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Abstract

반도체 메모리 소자가 제공된다. 반도체 메모리 소자는 기판 상에 제1 방향으로 연장된 하부 게이트 라인, 상기 하부 게이트 라인과 수직적으로 중첩되며, 상기 제1 방향으로 연장된 상부 게이트 라인, 상기 하부 게이트 라인과 상기 상부 게이트 라인 사이의 제1 캐패시터, 상기 하부 게이트 라인과 상기 상부 게이트 라인의 사이에서 상기 제1 캐패시터와 상기 제1 방향으로 이격된 제2 캐패시터, 상기 하부 게이트 라인을 관통하여 상기 제1 캐패시터와 연결된 하부 반도체 패턴, 상기 상부 게이트 라인을 관통하여 상기 제2 캐패시터와 연결된 상부 반도체 패턴 및 상기 제2 캐패시터와 상기 하부 게이트 라인 사이에서 상기 제2 캐패시터의 하면의 전체를 덮는 하부 절연 패턴을 포함할 수 있다.

Description

반도체 메모리 소자{Semiconductor memory device}
본 발명은 반도체 메모리 소자에 관한 것으로서, 보다 상세하게, 전기적 특성 및 신뢰성이 향상된 반도체 메모리 소자에 관한 것이다.
반도체 소자의 고집적화에 따라 모스 전계 효과 트랜지스터들의 크기 축소(scale down)도 점점 가속화되고 있다. 그러나, 최소 선폭(Critical Dimension: CD)의 감소에 따른 배선의 저항 증가와 배선들 간의 정전 용량의 증가로 인해 고속 동작의 구현에 어려움이 있다. 따라서, 반도체 메모리 소자의 고집적화에 따른 한계를 극복하면서 보다 우수한 성능을 갖는 반도체 메모리 소자를 형성하기 위한 다양한 방법이 연구되고 있다.
본원 발명이 해결하고자 하는 과제는 전기적 특성 및 신뢰성이 향상된 반도체 메모리 소자를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 메모리 소자는 기판 상에 제1 방향으로 연장된 하부 게이트 라인; 상기 하부 게이트 라인과 수직적으로 중첩되며, 상기 제1 방향으로 연장된 상부 게이트 라인; 상기 하부 게이트 라인과 상기 상부 게이트 라인 사이의 제1 캐패시터; 상기 하부 게이트 라인과 상기 상부 게이트 라인의 사이에서 상기 제1 캐패시터와 상기 제1 방향으로 이격된 제2 캐패시터; 상기 하부 게이트 라인을 관통하여 상기 제1 캐패시터와 연결된 하부 반도체 패턴; 상기 상부 게이트 라인을 관통하여 상기 제2 캐패시터와 연결된 상부 반도체 패턴; 및 상기 제2 캐패시터와 상기 하부 게이트 라인 사이에서 상기 제2 캐패시터의 하면의 전체를 덮는 하부 절연 패턴을 포함할 수 있다.
해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 메모리 소자는 기판 상에 제1 방향으로 연장된 하부 게이트 라인; 상기 기판과 상기 하부 게이트 라인의 사이에 상기 제1 방향과 수직한 제2 방향으로 연장된 하부 도전 라인들; 상기 하부 게이트 라인과 수직적으로 중첩되며, 상기 제1 방향으로 연장된 상부 게이트 라인; 상기 상부 게이트 라인 상에 상기 제2 방향으로 연장된 상부 도전 라인들; 상기 하부 게이트 라인과 상기 상부 게이트 라인 사이의 제1 캐패시터; 상기 하부 게이트 라인과 상기 상부 게이트 라인의 사이에서 상기 제1 캐패시터와 상기 제1 방향으로 이격된 제2 캐패시터; 상기 제1 캐패시터와 상기 하부 게이트 라인의 사이 및 상기 제2 캐패시터와 상기 하부 게이트 라인의 사이의 하부 절연 패턴들; 상기 제1 캐패시터와 상기 상부 게이트 라인의 사이 및 상기 제2 캐패시터와 상기 상부 게이트 라인의 사이의 상부 절연층; 상기 하부 게이트 라인 및 상기 하부 절연 패턴을 관통하여 상기 제1 캐패시터와 상기 하부 도전 라인들 중 하나를 연결하는 하부 반도체 패턴; 및 상기 상부 게이트 라인 및 상기 상부 절연층을 관통하여 상기 제2 캐패시터와 상기 상부 도전 라인들 중 하나를 연결하는 상부 반도체 패턴을 포함하되, 상기 하부 도전 라인들 중 서로 인접한 두 하부 도전 라인 사이의 간격은 상기 제1 캐패시터와 상기 제2 캐패시터 사이의 간격에 비해 클 수 있다.
해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 메모리 소자는 기판 상에서 제1 방향으로 연장된 하부 게이트 라인; 상기 하부 게이트 라인과 수직적으로 중첩되며 상기 제1 방향으로 연장된 상부 게이트 라인; 상기 하부 게이트 라인과 상기 상부 게이트 라인 사이의 캐패시터로서, 상기 캐패시터는 제1 전극 및 상기 제1 전극 상의 제2 전극을 포함하는 것; 상기 상부 게이트 라인 상에서 상기 제1 방향과 수직한 제2 방향으로 연장된 상부 도전 라인; 상기 상부 게이트 라인을 관통하여 상기 상부 도전 라인과 상기 제2 전극을 연결하는 반도체 패턴; 및 상기 하부 게이트 라인의 상면과 상기 제1 전극의 하면 사이의 하부 절연 패턴을 포함할 수 있다.
해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 메모리 소자는 기판 상에 제1 방향으로 연장된 하부 게이트 라인; 상기 기판과 상기 하부 게이트 라인의 사이에 상기 제1 방향과 수직한 제2 방향으로 연장된 하부 도전 라인들; 상기 하부 게이트 라인과 수직적으로 중첩되며, 상기 제1 방향으로 연장된 상부 게이트 라인; 상기 하부 게이트 라인과 상기 상부 게이트 라인의 사이에서 상기 제1 방향으로 서로 이격되어 배치된 캐패시터들; 상기 기판과 상기 하부 도전 라인들 사이의 제1 부분 및 상기 하부 도전 라인들의 사이의 제2 부분을 포함하는 산화물 반도체 패턴; 상기 산화물 반도체 패턴과 상기 하부 도전 라인들의 사이의 하부 절연 패턴들을 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따르면, 반도체 패턴을 통하여 캐패시터와 연결되는 도전 라인들 간의 간섭이 방지될 수 있고, 이에 따라 전기적 특성 및 신뢰성이 향상될 수 있는 반도체 메모리 소자가 제공될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 소자의 일부를 개략적으로 나타낸 사시도이다.
도 2는 본 발명의 실시예들에 따른 반도체 메모리 소자의 평면도이다.
도 3a 내지 도 3c는 각각 도 2의 의 I-I'선, II-II'선 및 III-III'선에 따른 단면도들이다.
도 4는 본 발명의 실시예들에 따른 반도체 메모리 소자를 설명하기 위한 도면으로, 도 3a의 AA부분 및 BB부분에 대응되는 확대 단면도이다.
도 5, 7, 9, 11, 13, 15, 17, 19 및 21은 본 발명의 실시예들에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 평면도들이다.
도 6a, 8a, 10a, 12a, 14a, 16a, 18a, 20a 및 22a는 각각 도 5, 7, 9, 11, 13, 15, 17, 19 및 21의 I-I'선에 따른 단면도들이다.
도 6b, 8b, 10b, 12b, 14b, 16b, 18b, 20b 및 22b는 각각 도 5, 7, 9, 11, 13, 15, 17, 19 및 21의 II-II'선에 따른 단면도들이다.
도 23은 본 발명의 실시예들에 따른 반도체 메모리 소자를 설명하기 위한 도면으로, 도 3a의 AA부분 및 BB부분에 대응되는 확대 단면도이다.
도 24는 본 발명의 실시예들에 따른 반도체 메모리 소자를 설명하기 위한 도면으로, 도 2의 I-I'부분에 대응되는 단면도이다.
도 25a 내지 도 25c는 본 발명의 실시예들에 따른 반도체 메모리 소자를 설명하기 위한 도면들로 각각, 도 2의 I-I'부분, II-II'부분, III-III'부분에 대응되는 단면도들이다.
도 26은 본 발명의 실시예들에 따른 반도체 메모리 소자를 설명하기 위한 도면으로, 도 2의 I-I'부분과 대응되는 단면도이다.
이하, 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 메모리 소자 및 그 제조 방법에 대해 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 소자의 일부를 개략적으로 나타낸 사시도이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 반도체 메모리 소자는 하부 선택 영역(10), 상부 선택 영역(20) 및 하부 선택 영역(10)과 상부 선택 영역(20) 사이의 정보 저장 영역(30)을 포함할 수 있다.
정보 저장 영역(30)은 복수 개의 캐패시터들(350)을 포함할 수 있다. 캐패시터들(350)은 기판(100)의 상면과 평행한 제1 및 제2 방향(D1, D2)으로 배열될 수 있다. 캐패시터들(350)의 각각은 하부 선택 영역(10) 또는 상부 선택 영역(20)과 함께 단위 메모리 셀을 구성할 수 있다. 캐패시터들(350)의 각각은 하부 선택 영역(10) 또는 상부 선택 영역(20)으로부터 전하를 제공받아 1비트 이상의 데이터를 저장할 수 있다. 캐패시터들(350)의 각각은 전하를 축적할 수 있도록, 제1 전극(354) 및 제1 전극(354)과 인접하게 배치된 제2 전극(352)을 포함할 수 있다.
정보 저장 영역(30)의 아래에 하부 선택 영역(10)이 배치될 수 있다. 하부 선택 영역(10)은 하부 도전 라인(210), 하부 게이트 라인들(220) 및 하부 채널 구조체(310)를 포함할 수 있다. 하부 도전라인(210) 및 하부 게이트 라인들(220)은 일 방향으로 연장되는 바(bar) 형태 또는 기둥 형태를 가질 수 있다. 하부 게이트 라인들(220)은 기판(100)의 상면과 평행한 제1 방향(D1)으로 연장될 수 있다. 하부 도전라인(210)은 하부 게이트 라인들(200)과 기판(100)의 사이에서 기판(100)의 상면과 평행한 제2 방향(D2)으로 연장될 수 있다. 제2 방향(D2)은 제1 방향(D1)과 수직한 방향일 수 있다. 하부 게이트 라인들(220)과 하부 도전 라인(210)은 기판(100)의 상면과 수직한 제3 방향(D3)으로 서로 이격될 수 있다. 평면적 관점에서, 하부 게이트 라인들(220)의 각각은 하부 도전라인(210)과 교차할 수 있다.
하부 채널 구조체들(310)가 하부 도전 라인(210)과 캐패시터들(350)의 사이에 배치될 수 있다. 하나의 하부 채널 구조체(310)는 하부 게이트 라인(220)을 관통하여 하부 도전 라인(210)과 하나의 캐패시터(350)를 연결할 수 있다. 하부 채널 구조체들(310)은 하부 도전 라인(210) 상에서 제2 방향(D2)으로 서로 이격되어 배치될 수 있다. 예컨대, 하부 선택 영역(10)은 하부 채널 구조체(310)를 통하여 복수 개의 캐패시터들(350) 중 제2 방향(D2)으로 배열된 일부 캐패시터들(350)과 연결될 수 있다. 일부 캐패시터들(250)과 제1 방향(D1)으로 이격된 다른 일부 캐패시터들(350)은 하부 선택 영역(10)와 연결되지 않을 수 있다.
구체적으로, 하부 채널 구조체(310)는 하부 반도체 패턴(312) 및 하부 게이트 절연패턴(314)을 포함할 수 있다. 하부 반도체 패턴(312)은 하부 게이트 라인(220)을 관통하여 하부 도전 라인(210)과 제1 전극(354)을 연결할 수 있다. 하부 반도체 패턴(312)은 하부 게이트 라인(220)에 인가되는 전압에 따라, 하부 도전 라인(210)과 제1 전극(354) 사이의 전하 이동 경로를 제공할 수 있다. 하부 반도체 패턴(312)은 기판(100)의 상면과 가까워질수록 좁은 폭을 갖는 원기둥 형상을 가질 수 있다. 하부 반도체 패턴(312)은 도핑된 반도체 물질 또는 산화물 반도체를 포함할 수 있다. 하부 게이트 절연 패턴(314)은 하부 반도체 패턴(312)과 하부 게이트 라인들(220) 사이에 배치될 수 있다. 하부 게이트 절연 패턴(314)은 하부 게이트 라인(220)과 하부 반도체 패턴(312)을 전기적으로 절연시키는 게이트 절연막일 수 있다.
상부 선택 영역(20)이 정보 저장 영역(30)의 위에 배치될 수 있다. 상부 선택 영역(20)은 정보 저장 영역(30)을 사이에 두고 하부 선택 영역(10)과 제3 방향(D3)으로 이격될 수 있다. 상부 선택 영역(20)는 복수 개의 캐패시터들(350) 중 하부 선택 영역(10)과 연결되지 않은 캐패시터들(350)과 연결될 수 있다. 상부 선택 영역(20)은 상부 도전 라인(240), 상부 게이트 라인들(230) 및 상부 채널 구조체(320)를 포함할 수 있다. 상부 도전라인(240) 및 상부 게이트 라인들(230)은 일 방향으로 연장되는 바 형태 또는 기둥 형태를 가질 수 있다.
상부 게이트 라인들(230)은 하부 게이트 라인들(220)과 수직적으로 중첩되어 제1 방향(D1)으로 연장될 수 있다. 상부 도전 라인(240)은 상부 게이트 라인들(230) 상에서 제2 방향(D2)으로 연장될 수 있다. 상부 도전 라인(240)은 하부 도전 라인(210)과 수직적으로 중첩되지 않을 수 있다. 상부 도전 라인(240)은 하부 도전 라인(210)과 제1 방향(D1)으로 서로 이격될 수 있다. 상부 도전라인(240) 및 상부 게이트 라인들(230)은 제3 방향(D3)으로 서로 이격될 수 있다.
상부 채널 구조체들(320)이 상부 도전 라인(240)과 캐패시터(350)의 사이에 배치될 수 있다. 상부 채널 구조체들(320)은 제2 방향(D2)으로 배열될 수 있다. 상부 채널 구조체들(320)은 하부 채널 구조체들(310)과 수직적으로 중첩되지 않으며, 하부 채널 구조체들(310)과 제1 방향(D1)으로 이격될 수 있다. 상부 채널 구조체(320)는 상부 반도체 패턴(322) 및 상부 게이트 절연패턴(324)을 포함할 수 있다. 상부 반도체 패턴(322)은 상부 게이트 라인(230)을 관통하여 상부 도전 라인(240)과 캐패시터(350)를 연결할 수 있다. 상부 반도체 패턴(322)은 상부 게이트 라인(230)에 인가되는 전압에 따라, 상부 도전 라인(240)과 캐패시터(350) 사이의 전하 이동 경로를 제공할 수 있다.
상부 반도체 패턴(322)은 기판(100)의 상면과 가까워질수록 좁은 폭을 갖는 원기둥 형상을 가질 수 있다. 상부 반도체 패턴(322)은 도핑된 반도체 물질 또는 산화물 반도체를 포함할 수 있다. 상부 게이트 절연패턴(324)은 상부 반도체 패턴(322)과 상부 게이트 라인들(230) 사이에 배치될 수 있다. 상부 게이트 절연패턴(324)은 상부 게이트 라인(230)과 상부 반도체 패턴(322)을 전기적으로 절연시키는 게이트 절연막일 수 있다.
실시예들에 따르면, 반도체 메모리 소자의 단위 메모리 셀은 하나의 트랜지스터와 하나의 캐패시터로 구성될 수 있다. 하부 채널 구조체(310)와 하부 게이트 라인(220)은 하부 트랜지스터를 구성할 수 있다. 상부 채널 구조체(320)와 상부 게이트 라인(220)은 상부 트랜지스터를 구성할 수 있다. 정보 저장 영역(30) 내의 캐패시터들(350)은 하부 트랜지스터 및 상부 트랜지스터 중 하나와 선택적으로 연결될 수 있다. 하부 트랜지스터와 연결된 캐패시터(350)는 상부 트랜지스터와 연결되지 않을 수 있고, 상부 트랜지스터와 연결된 캐패시터(350)는 하부 트랜지스터와 연결되지 않을 수 있다.
도 2는 본 발명의 실시예들에 따른 반도체 메모리 소자의 평면도이다. 도 3a 내지 도 3c는 각각 도 2의 의 I-I'선, II-II'선 및 III-III'선에 따른 단면도들이다. 앞서 도 1을 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략될 수 있다.
도 2 및 도 3a 내지 도 3c를 참조하면, 기판(100) 상에 제1 하부 절연층(102) 및 제2 하부 절연층(112)이 배치될 수 있다. 기판(100)은 실리콘 기판, 게르마늄 기판, 및/또는 실리콘-게르마늄 기판 등을 포함할 수 있다. 제1 하부 절연층(102) 및 제2 하부 절연층(112)은 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 산질화막을 포함할 수 있다.
제1 하부 절연층(102) 상에 하부 도전 라인들(210)이 제공될 수 있다. 하부 도전 라인들(210)은 제2 방향(D2)으로 연장되며, 제1 방향(D1)으로 서로 이격될 수 있다. 하부 도전 라인들(210)의 측면들은 제2 하부 절연층(112)에 의해 덮일 수 있다. 하부 도전 라인들(210)의 상면들은 제2 하부 절연층(112)의 상면과 동일한 수직적 레벨에 위치할 수 있다. 하부 도전 라인들(210)은 도전 물질을 포함할 수 있다. 예컨대, 도전 물질은 도핑된 반도체 물질(도핑된 실리콘, 도핑된 게르마늄 등), 도전성 금속질화물(질화티타늄, 질화탄탈륨 등), 금속(텅스텐, 티타늄, 탄탈륨 등), 및 금속-반도체 화합물(텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드 등) 중 어느 하나일 수 있다.
하부 도전 라인들(210)은 캐패시터들(350)에 비해 넓은 간격으로 배열될 수 있다. 구체적으로, 서로 인접한 두 하부 도전 라인들(210)은 제1 방향(D1)을 따라 제1 간격(ds1)으로 서로 이격될 수 있고, 서로 인접한 두 캐패시터들(350)은 제1 방향(D1)을 따라 제2 간격(ds2)으로 서로 이격될 수 있다. 제1 간격(ds1)은 제2 간격(ds2)에 비해 클 수 있다. 예컨대, 제1 간격(ds1)은 제2 간격(ds2)의 두 배 보다 클 수 있다. 또한 제1 간격(ds1)은 캐패시터(350)의 제1 방향(D1)의 폭에 비해 두 배 이상 클 수 있다.
하부 도전 라인들(210)은 도 3b에, 도시된 바와 같이, 제2 방향(D2)으로 배열된 일부 캐패시터들(350)의 아래에 배치될 수 있다. 하부 도전 라인들(210)은 제1 방향(D1)을 따라 배열된 하부 채널 구조체들(310)을 통하여, 하부 도전 라인들(210)과 수직적으로 중첩된 복수 개의 캐패시터들(350)에 공통적으로 연결될 수 있다. 하부 도전 라인들(210)은 도 3d에, 도시된 바와 같이 일부 캐패시터들(350)의 아래에는 배치되지 않을 수 있다.
제3 하부 절연층(132)이 하부 도전 라인들(210) 및 제2 하부 절연층(112) 상에 배치될 수 있다. 제3 하부 절연층(132)은 하부 도전 라인들(210) 및 하부 게이트 라인들(220)의 사이에 배치되어 이들을 전기적으로 절연시킬 수 있다. 제3 하부 절연층(132)은 제1 방향(D1) 및 제2 방향(D2)으로 연장되어 하부 도전라인들(210)의 상면 및 제2 하부 절연층(112)의 상면을 완전히 덮을 수 있다. 제3 하부 절연층(132)은 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 산질화막을 포함할 수 있다.
제4 하부 절연층(142)이 제3 하부 절연층(132) 상에 배치될 수 있다. 제4 하부 절연층(142)은 제1 방향(D1)으로 연장되는 하부 트랜치들(143)을 가질 수 있다. 하부 트랜치들(143)은 제2 방향(D2)으로 배열되어, 캐패시터들(350)의 아래에 위치할 수 있다. 제4 하부 절연층(142)은 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 산질화막을 포함할 수 있다.
제4 하부 절연층(142) 내에 하부 게이트 라인들(220)이 배치될 수 있다. 하부 게이트 라인들(220)은 하부 도전라인(210)과 수직적으로 이격될 수 있다. 하부 게이트 라인들(220)은 하부 트랜치들(143)의 내에 배치되어 제1 방향(D1)으로 연장될 수 있다. 하부 게이트 라인들(220)은 제2 방향(D2)으로 서로 이격되어 배치될 수 있다. 하부 게이트 라인들(220)은 도전 물질을 포함할 수 있다. 예컨대, 도전 물질은 도핑된 반도체 물질(도핑된 실리콘, 도핑된 게르마늄 등), 도전성 금속질화물(질화티타늄, 질화탄탈륨 등), 금속(텅스텐, 티타늄, 탄탈륨 등), 및 금속-반도체 화합물(텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드 등) 중 어느 하나일 수 있다.
하부 게이트 라인들(220)은 하부 도전 라인들(210)에 비해 좁은 간격으로 배열될 수 있다. 구체적으로, 서로 인접한 두 하부 게이트 라인들(220) 사이의 제2 방향(D2)의 간격(ds4)은, 서로 인접한 두 하부 도전 라인들(210) 사이의 제1 방향(D1)의 간격(ds1)에 비해 작을 수 있다. 일 예에 따르면, 하부 게이트 라인들(220)은 모든 캐패시터들(350)의 아래에 배치될 수 있다.
하부 절연 패턴(222)이 하부 게이트 라인들(220) 상에 배치될 수 있다. 하부 절연 패턴(222)은 하부 게이트 라인들(220)과 캐패시터(350)의 제1 전극(354)을 전기적으로 절연 시키기 위하여, 하부 트랜치(143)의 상부에 채워진 캡핑 패턴일 수 있다. 하부 절연 패턴(222)은 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 산질화막을 포함할 수 있다. 하부 캐핑 패턴(222)은 하부 게이트 라인들(220)에 의해 부분적으로 채워진 하부 트랜치들(143)의 잔부를 채울 수 있다. 하부 절연 패턴(222)의 상면은 제4 하부 절연층(142)의 상면과 동일한 수직적 레벨에 위치할 수 있다. 하부 절연 패턴(222)은 제1 방향(D1)으로 연장되며, 제2 방향(D2)으로 배열될 수 있다.
제4 하부 절연층(142) 및 하부 절연 패턴(222) 상에 층간 절연막(150)이 배치될 수 있다. 층간 절연막(150)은 제1 내지 제4 하부 절연막들(102, 132, 142, 222)에 비해 두꺼운 제3 방향(D3)의 두께를 가질 수 있다. 제4 하부 절연층(142)은 그를 상하로 관통하는 수직 홀들(151)을 가질 수 있다. 수직 홀들(151)은 제2 방향(D2) 및 제1 방향(D1)으로 배열될 수 있다.
층간 절연막(150)의 수직 홀들(151)의 내에 캐패시터들(350)이 배치될 수 있다. 캐패시터들(350)은 하부 게이트 라인(220) 및 상부 게이트 라인(230)의 사이에 배치되며, 하부 게이트 라인(220) 및 상부 게이트 라인(230)과 수직적으로 중첩될 수 있다. 캐패시터들(350)은 제2 방향(D2) 및 제1 방향(D1)으로 배열될 수 있으며, 제3 방향(D3)으로 연장될 수 있다. 평면적 관점에서, 캐패시터들(350)은 하부 도전 라인(210)과 하부 게이트 라인(220)의 교차점 또는 상부 도전 라인(240)과 상부 게이트 라인(230)의 교차점 상에 배치될 수 있다. 캐패시터들(350)의 각각은 제1 전극(354), 유전막(354) 및 제2 전극(352)을 포함할 수 있다.
제1 전극(354) 중 일부는 하부 채널 구조체(310)를 통하여 하부 도전 라인(210)과 연결될 수 있다. 제1 전극(354) 중 일부는 하부 채널 구조체(310)의 반도체 패턴(312)을 통하여 하부 도전 라인(210)으로부터 전하를 제공받을 수 있다. 제2 전극(352)은 제1 전극(354)의 내부 공간을 채울 수 있다.
제1 전극(354) 및 제2 전극(352) 각각은, 금속 물질(예를 들면, 티타늄, 탄탈늄, 텅스텐, 구리 또는 알루미늄), 도전성 금속 질화물(예를 들면, 티타늄 질화물 또는 탄탈늄 질화물), 및 도핑된 반도체 물질(예를 들면, 도핑된 실리콘 또는 도핑된 게르마늄) 중 적어도 하나를 포함할 수 있다. 유전막(356)은 고유전율 물질(예를 들어, 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 납 아연 니오브산염 또는 이들의 조합)을 포함할 수 있다.
유전막(356)은 제1 전극(354)의 내벽들 및 상면을 덮을 수 있다. 유전막(356)은 고유전 물질을 포함할 수 있다. 유전막(354)은, 예컨대, 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 및 납 아연 니오브산염 중 적어도 하나를 포함할 수 있다.
층간 절연층(150) 및 캐패시터들(150)을 덮는 제1 상부 절연막(162)이 제공될 수 있다. 제1 상부 절연막(162)은 상부 게이트 라인(230)과 캐패시터들(150)의 사이에 배치되어 이들을 전기적으로 절연시킬 수 있다.
제2 상부 절연막(172)이 제1 상부 절연막(162) 상에 배치될 수 있다. 제2 상부 절연막(172)은 제1 방향(D1)으로 연장된 상부 트랜치들(173)을 포함할 수 있다.
상부 트랜치들(173)의 내에 상부 게이트 라인들(230)이 제공될 수 있다. 상부 게이트 라인들(230)은 제1 방향(D1)으로 서로 이격되어 배치될 수 있고, 제2 방향(D2)으로 연장될 수 있다. 상부 게이트 라인들(230)은 도전 물질을 포함할 수 있다. 예컨대, 도전 물질은 도핑된 반도체 물질(도핑된 실리콘, 도핑된 게르마늄 등), 도전성 금속질화물(질화티타늄, 질화탄탈륨 등), 금속(텅스텐, 티타늄, 탄탈륨 등), 및 금속-반도체 화합물(텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드 등) 중 어느 하나일 수 있다.
상부 절연 패턴(232)이 상부 게이트 라인들(230) 상에 배치될 수 있다. 상부 절연 패턴(232)은 상부 게이트 라인들(230)과 상부 도전 라인(240)을 전기적으로 절연 시키기 위하여, 상부 트랜치(173)의 상부에 채워진 캡핑 패턴일 수 있다. 상부 절연 패턴(232)은 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 산질화막을 포함할 수 있다. 상부 캐핑 패턴(232)은 상부 게이트 라인들(230)에 의해 부분적으로 채워진 상부 트랜치들(173)의 잔부를 채울 수 있다. 상부 절연 패턴(232)의 상면은 제2 상부 절연층(172)의 상면과 동일한 수직적 레벨에 위치할 수 있다. 상부 절연 패턴(232)은 제1 방향(D1)으로 연장되며, 제2 방향(D2)으로 배열될 수 있다.
제3 상부 절연막(182)이 상부 절연 패턴들(232) 및 제2 상부 절연막(172) 상에 제공될 수 있다 제3 상부 절연막(182)은 상부 도전 라인들(240)의 측면들을 덮을 수 있다. 제3 상부 절연막(182) 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 산질화막을 포함할 수 있다.
도 4는 본 발명의 실시예들에 따른 반도체 메모리 소자를 설명하기 위한 도면으로, 도 3a의 AA부분 및 BB부분에 대응되는 확대 단면도이다.
도 3a 및 도 4를 참조하면, 캐패시터들(350)은 하부 채널 구조체(310)와 연결된 제1 캐패시터(3501) 및 상부 채널 구조체(320)와 연결된 제2 캐패시터(3502)를 포함할 수 있다. 제1 캐패시터(3501)와 제2 캐패시터(3502)는 하부 게이트 라인(220) 및 상부 게이트 라인(230)의 사이에 배치될 수 있다. 제1 캐패시터(3501)와 제2 캐패시터(3502)는 하부 게이트 라인(220)이 연장된 방향과 동일한 제1 방향(D1)으로 서로 이격될 수 있다. 제1 캐패시터(3501)와 제2 캐패시터(3502)는 하부 게이트 라인(220) 및 상부 게이트 라인(230)과 수직적으로 중첩될 수 있다.
도 5, 7, 9, 11, 13, 15, 17, 19 및 21은 본 발명의 실시예들에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 평면도들이다. 도 6a, 8a, 10a, 12a, 14a, 16a, 18a, 20a 및 22a는 각각 도 5, 7, 9, 11, 13, 15, 17, 19 및 21의 I-I'선에 따른 단면도들이다. 도 6b, 8b, 10b, 12b, 14b, 16b, 18b, 20b 및 22b는 각각 도 5, 7, 9, 11, 13, 15, 17, 19 및 21의 II-II'선에 따른 단면도들이다.
도 5, 도 6a 및 도 6b를 참조하면, 기판(100) 상에 제1 하부 절연층(102) 및 제1 하부 절연층(102) 상의 하부 도전 패턴들(210)을 형성할 수 있다. 제1 하부 절연층(102)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 탄소 함유 실리콘 산화막, 탄소 함유 실리콘 질화막 및 탄소 함유 실리콘 산화질화막으로 이루어진 군에서 선택될 수 있다. 하부 도전 패턴들(210)을 형성하는 것은 제1 하부 절연층(102)을 덮는 금속막을 형성하는 것 및 금속막을 패터닝하는 것을 포함할 수 있다.
도 7, 도 8a 및 도 8b를 참조하면, 제2 하부 절연층(112), 제3 하부 절연층(132) 및 제4 하부 절연층(142)을 형성할 수 있다. 제2 하부 절연층(122)을 형성하는 것은 하부 도전 라인(210)의 측면들 및 상면들을 덮는 절연막을 형성하고, 절연막의 상면이 하부 도전 라인들(210)의 상면들과 동일 레벨에 위치하도록 절연막의 일부를 제거하는 것을 포함할 수 있다. 제3 하부 절연층(132)은 하부 도전 라인들(210)의 상면 및 제2 절연막(112)의 상면을 덮도록 형성될 수 있다. 제3 하부 절연층(132)은 제2 하부 절연층(112)에 비해 얇은 두께를 갖도록 형성될 수 있다.
제3 하부 절연층(132) 상에 제4 하부 절연층(142)을 형성할 수 있다. 제4 하부 절연층(142)을 형성하는 것은 제3 하부 절연층(132)을 덮는 절연막을 형성하는 것 및 상기 절연막을 패터닝하여 제1 방향(D1)으로 연장된 하부 트랜치들(143)을 형성하는 것을 포함할 수 있다.
이어서, 제4 하부 절연층(142)의 하부 트랜치들(143) 내에 제1 희생 패턴(221)이 형성될 수 있다. 제1 희생 패턴(221)은 제3 하부 절연층(132) 및 제4 하부 절연층(142)에 대해 식각 선택성이 있는 물질을 포함할 수 있다. 일 예로, 제3 하부 절연층(132) 및 제4 하부 절연층(142)은 실리콘 산화물을 포함할 수 있고, 제1 희생 패턴(221)은 실리콘 질화막을 포함할 수 있다.
도 5, 7, 9, 11, 13, 15, 17, 19 및 21은 본 발명의 실시예들에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 평면도들이다. 도 6a, 8a, 10a, 12a, 14a, 16a, 18a, 20a 및 22a는 각각 도 5, 7, 9, 11, 13, 15, 17, 19 및 21의 I-I'선에 따른 단면도들이다. 도 6b, 8b, 10b, 12b, 14b, 16b, 18b, 20b 및 22b는 각각 도 5, 7, 9, 11, 13, 15, 17, 19 및 21의 II-II'선에 따른 단면도들이다.
도 5, 도 6a 및 도 6b를 참조하면, 기판(100) 상에 제1 하부 절연층(102) 및 제1 하부 절연층(102) 상의 하부 도전 패턴들(210)을 형성할 수 있다. 제1 하부 절연층(102)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 탄소 함유 실리콘 산화막, 탄소 함유 실리콘 질화막 및 탄소 함유 실리콘 산화질화막으로 이루어진 군에서 선택될 수 있다. 하부 도전 패턴들(210)을 형성하는 것은 제1 하부 절연층(102)을 덮는 금속막을 형성하는 것 및 금속막을 패터닝하는 것을 포함할 수 있다.
도 7, 도 8a 및 도 8b를 참조하면, 제2 하부 절연층(112), 제3 하부 절연층(132) 및 제4 하부 절연층(142)을 형성할 수 있다. 제2 하부 절연층(122)을 형성하는 것은 하부 도전 라인(210)의 측면들 및 상면들을 덮는 절연막을 형성하고, 절연막의 상면이 하부 도전 라인들(210)의 상면들과 동일 레벨에 위치하도록 절연막의 일부를 제거하는 것을 포함할 수 있다. 제3 하부 절연층(132)은 하부 도전 라인들(210)의 상면 및 제2 절연막(112)의 상면을 덮도록 형성될 수 있다. 제3 하부 절연층(132)은 제2 하부 절연층(112)에 비해 얇은 두께를 갖도록 형성될 수 있다.
제3 하부 절연층(132) 상에 제4 하부 절연층(142)을 형성할 수 있다. 제4 하부 절연층(142)을 형성하는 것은 제3 하부 절연층(132)을 덮는 절연막을 형성하는 것 및 상기 절연막을 패터닝하여 제1 방향(D1)으로 연장된 하부 트랜치들(143)을 형성하는 것을 포함할 수 있다.
이어서, 제4 하부 절연층(142)의 하부 트랜치들(143) 내에 제1 희생 패턴(221)이 형성될 수 있다. 제1 희생 패턴(221)은 제3 하부 절연층(132) 및 제4 하부 절연층(142)에 대해 식각 선택성이 있는 물질을 포함할 수 있다. 일 예로, 제3 하부 절연층(132) 및 제4 하부 절연층(142)은 실리콘 산화물을 포함할 수 있고, 제1 희생 패턴(221)은 실리콘 질화막을 포함할 수 있다.
도 5, 7, 9, 11, 13, 15, 17, 19 및 21은 본 발명의 실시예들에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 평면도들이다. 도 6a, 8a, 10a, 12a, 14a, 16a, 18a, 20a 및 22a는 각각 도 5, 7, 9, 11, 13, 15, 17, 19 및 21의 I-I'선에 따른 단면도들이다. 도 6b, 8b, 10b, 12b, 14b, 16b, 18b, 20b 및 22b는 각각 도 5, 7, 9, 11, 13, 15, 17, 19 및 21의 II-II'선에 따른 단면도들이다.
도 5, 도 6a 및 도 6b를 참조하면, 기판(100) 상에 제1 하부 절연층(102) 및 제1 하부 절연층(102) 상의 하부 도전 패턴들(210)을 형성할 수 있다. 제1 하부 절연층(102)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 탄소 함유 실리콘 산화막, 탄소 함유 실리콘 질화막 및 탄소 함유 실리콘 산화질화막으로 이루어진 군에서 선택될 수 있다. 하부 도전 패턴들(210)을 형성하는 것은 제1 하부 절연층(102)을 덮는 금속막을 형성하는 것 및 금속막을 패터닝하는 것을 포함할 수 있다.
도 7, 도 8a 및 도 8b를 참조하면, 제2 하부 절연층(112), 제3 하부 절연층(132) 및 제4 하부 절연층(142)을 형성할 수 있다. 제2 하부 절연층(122)을 형성하는 것은 하부 도전 라인(210)의 측면들 및 상면들을 덮는 절연막을 형성하고, 절연막의 상면이 하부 도전 라인들(210)의 상면들과 동일 레벨에 위치하도록 절연막의 일부를 제거하는 것을 포함할 수 있다. 제3 하부 절연층(132)은 하부 도전 라인들(210)의 상면 및 제2 절연막(112)의 상면을 덮도록 형성될 수 있다. 제3 하부 절연층(132)은 제2 하부 절연층(112)에 비해 얇은 두께를 갖도록 형성될 수 있다.
제3 하부 절연층(132) 상에 제4 하부 절연층(142)을 형성할 수 있다. 제4 하부 절연층(142)을 형성하는 것은 제3 하부 절연층(132)을 덮는 절연막을 형성하는 것 및 상기 절연막을 패터닝하여 제1 방향(D1)으로 연장된 하부 트랜치들(143)을 형성하는 것을 포함할 수 있다.
이어서, 제4 하부 절연층(142)의 하부 트랜치들(143) 내에 제1 희생 패턴(221)이 형성될 수 있다. 제1 희생 패턴(221)은 제3 하부 절연층(132) 및 제4 하부 절연층(142)에 대해 식각 선택성이 있는 물질을 포함할 수 있다. 일 예로, 제3 하부 절연층(132) 및 제4 하부 절연층(142)은 실리콘 산화물을 포함할 수 있고, 제1 희생 패턴(221)은 실리콘 질화막을 포함할 수 있다.
도 9, 도 10a 및 도 10b를 참조하면, 하부 도전 라인들(210) 상에 제2 희생 패턴들(311)을 형성할 수 있다. 제2 희생 패턴들(311)은 제1 희생 패턴(221) 및 제3 하부 절연층(132)을 관통하여 하부 도전 라인들(210)의 상면과 접촉할 수 있다. 제2 희생 패턴들(311)의 상면들은 제4 하부 절연층(142) 및 제1 희생 패턴들(221)의 상면들과 동일한 수직적 레벨에 위치할 수 있다. 제2 희생 패턴들(311)은 기판(100)의 상면과 가까워질수록 좁은 폭을 갖는 원통의 형상을 가질 수 있다. 제2 희생 패턴들(311)은 제1 희생 패턴(221)과 식각 선택성이 있는 물질을 포함할 수 있다. 일 예로, 제1 희생 패턴(221) 실리콘 질화물을 포함할 수 있고, 제2 희생 패턴(311)은 실리콘 산화물을 포함할 수 있다.
도 11, 도 12a 및 도 12b를 참조하면, 제1 희생 패턴들(221)을 제거할 수 있다. 제1 희생 패턴들(221)이 제거됨에 따라 하부 트랜치(143)의 내측벽들 및 제2 희생 패턴들(311)의 측벽들이 노출될 수 있다.
도 13, 도 14a 및 도 14b를 참조하면, 하부 트랜치 내에 하부 게이트 라인(220) 및 하부 채널 구조체(310)를 형성할 수 있다.
하부 트랜치(143) 내에 하부 게이트 라인(220)을 형성할 수 있다. 하부 게이트 라인(220)을 형성하는 것은 증착 공정을 수행하여 하부 트랜치(143)를 채우는 도전 물질층을 형성하는 것 및 식각 공정을 수행하여 도전 물질층의 일부를 제거하는 것을 포함할 수 있다.
이어서, 제2 희생 패턴들(311)을 제거하여 하부 게이트 라인(220) 및 제3 하부 절연층(142) 내에 하부 채널 홀(313)을 형성할 수 있다. 하부 채널홀(313)은 기판(100)의 상면과 가까워질수록 좁은 폭을 가질 수 있다.
하부 채널 홀(313)의 내측벽을 컨포멀하게 덮는 하부 게이트 절연패턴(314)을 형성하고, 하부 채널 홀(313)의 잔부를 채우는 하부 반도체 패턴(312)을 형성할 수 있다. 하부 반도체 패턴(312)은 증착 공정을 이용하여 형성될 수 있다. 하부 반도체 패턴(312)을 형성하기 위한 증착 공정은, 예컨대, 물리기상증착(PVD), 화학기상증착(CVD) 및 원자층증착(ALD) 중 하나를 포함할 수 있다. 실시예들에 따르면, 하부 반도체 패턴(312)을 형성하기 위한 증착이 수행되는 동안, 불순물 도핑 공정이 함께 수행될 수 있다. 예컨대, 불순물 도핑 공정은 증착 공정과 동일한 챔버 내에서 인시츄(In-situ)로 수행될 수 있다. 실시예들에 따르면, 하부 반도체 패턴(312)은 불순물이 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor)를 포함할 수 있다. 이 경우, 불순물 도핑 공정은 생략될 수 있다.
도 15, 도 16a 및 도 16b를 참조하면, 하부 게이트 라인(220)의 일부를 제거하고, 하부 트랜치(143)의 내에 하부 절연 패턴(222)을 형성할 수 있다. 하부 게이트 라인(220)의 일부가 제거됨에 따라, 하부 게이트 라인(220)의 상면은 제4 하부 절연층(142)의 상면에 비해 낮은 수직적 레벨에 위치할 수 있다. 하부 절연 패턴(222)이 하부 트랜치(143)의 상부에 형성될 수 있다. 하부 절연 패턴(222)은 제1 방향(D1)을 따라 연장되고 제2 방향(D2)을 따라 배열될 수 있다. 하부 절연 패턴(222)은 하부 트랜치(143)의 잔부를 채울 수 있으며, 하부 절연 패턴(222)의 상면은 제4 하부 절연층(142)의 상면과 동일한 수직적 레벨에 위치할 수 있다.
도 17, 도 18a 및 도 18b를 참조하면, 제4 하부 절연층(142) 상에 층간 절연층(150)이 형성될 수 있다. 이어서, 층간 절연층(150) 상에 식각 공정을 수행하여 층간 절연층(150)을 제3 방향(D3)으로 관통하는 수직 홀들(151)을 형성할 수 있다. 수직 홀들(151)은 제2 방향(D2) 및 제1 방향(D1)으로 배열될 수 있다. 하부 도전 라인(210) 상의 수직 홀들(151)은 하부 채널 구조체(310)의 상면을 노출할 수 있다. 하부 도전 라인(210)과 수직적으로 중첩되지 않는 수직 홀들(151)은 캡핑 패턴(222)의 상면을 노출할 수 있다.
도 19, 도 20a 및 도 20b를 참조하면, 수직 홀들(151) 내에 캐패시터들(350)을 형성할 수 있다. 캐패시터들(350)은 수직 홀들(151)의 내측면들을 컨포멀하게 덮는 제1 전극(354), 제1 전극(354)에 삽입된 제2 전극(352) 및 제1 전극(354)과 제2 전극(352) 사이의 유전막(356)을 포함할 수 있다.
도 21, 도 22a 및 도 22b를 참조하면, 캐패시터들(350) 및 층간 절연막(150) 상에 제1 상부 절연막(162)을 형성할 수 있다. 제1 상부 절연막(162)은 캐패시터들(350)의 상면들 및 층간 절연막(150)의 상면을 전면적으로 덮을 수 있다.
이어서, 제2 상부 절연막(172)을 형성하고, 제2 상부 절연막(172) 내에 상부 게이트 라인들(230) 및 상부 채널 구조체(320)를 형성할 수 있다. 상부 게이트 라인들(220) 및 상부 채널 구조체(320)의 형성 공정은 도 7 내지 도 14b를 참조하여 설명한 하부 게이트 라인들(230) 및 하부 채널 구조체(310)의 형성 공정과 동일/유사할 수 있다.
다시 도 2, 도 3a, 도 3b 및 도 3c를 참조하면, 제3 상부 절연막(182) 및 제3 상부 절연막(182) 내의 상부 도전 라인들(240)을 형성할 수 있다. 제3 상부 절연막(182) 및 상부 도전 라인들(240)을 형성하기에 앞서, 상부 게이트 라인들(230) 상에 상부 절연 패턴들(232)을 형성할 수 있다. 상부 절연 패턴들(232)은 상부 트랜치(173)의 상부를 채울 수 있다. 이어서, 상부 절연 패턴들(232)의 상면들 및 제2 상부 절연막(172)의 상면 상에 제3 상부 절연막(182) 및 상부 도전 라인들(240)이 형성될 수 있다. 일 예에 따르면, 상부 절연 패턴들(232)의 상면들 및 제2 상부 절연막(172)의 상면 상에 증착 공정을 수행하여 제3 상부 절연막(182)을 형성할 수 있다. 이어서, 제3 상부 절연막(182)의 내에 상부 도전 라인들(240)을 형성할 수 있다. 다른 예에 따르면, 제3 상부 절연막(182)의 형성에 앞서 상부 도전 라인들(240)이 형성될 수도 있다.
도 23은 본 발명의 실시예들에 따른 반도체 메모리 소자를 설명하기 위한 도면으로, 도 3a의 AA부분 및 BB부분에 대응되는 확대 단면도이다. 앞서 설명된 구성들과 중복된 구성들에 대한 상세한 설명은 생략될 수 있다.
도 23을 참조하면, 하부 반도체 패턴(312)은 실리콘, 게르마늄, 또는 실리콘-게르마늄을 포함할 수 있다. 하부 반도체 패턴(312)은 제1 하부 불순물 영역(316), 제2 하부 불순물 영역(318) 및 하부 채널 영역(317)을 포함할 수 있다. 하부 채널 영역(317)의 하부는 제1 하부 불순물 영역(316)과 연결될 수 있고, 하부 채널 영역(317)의 상부는 제2 하부 불순물 영역(318)과 연결될 수 있다.
제1 하부 불순물 영역(316)은 하부 도전 라인(210)의 상면과 접할 수 있고, 제2 하부 불순물 영역(318)의 상면은 제1 하부 전극(356)의 하면과 접할 수 있다. 제1 하부 불순물 영역(316) 소스 영역 또는 드레인 영역 중 하나일 수 있고, 제2 하부 불순물 영역(318)은 소스 영역 및 드레인 영역 중 제1 하부 불순물 영역(316)과 다른 하나일 수 있다. 제1 하부 불순물 영역(316) 및 제2 하부 불순물 영역(318)은 하부 채널 영역(317)에 비해 높은 불순물 농도를 갖는 영역일 수 있다. 제1 하부 불순물 영역(316) 및 제2 하부 불순물 영역(318)은 n형 또는 p형의 도전형을 가질 수 있다.
상부 반도체 패턴(322)은 실리콘, 게르마늄, 또는 실리콘-게르마늄을 포함할 수 있다. 상부 반도체 패턴(322)은 제1 상부 불순물 영역(326), 제2 상부 불순물 영역(328) 및 상부 채널 영역(327)을 포함할 수 있다. 상부 채널 영역(327)의 상부는 제1 상부 불순물 영역(326)과 연결될 수 있고, 채널 영역(327)의 하부는 제2 상부 불순물 영역(328)과 연결될 수 있다.
제1 상부 불순물 영역(326), 상부 채널 영역(327) 및 제2 상부 불순물 영역(328)은 각각 제1 하부 불순물 영역(316), 하부 채널 영역(317) 및 제2 하부 불순물 영역(318)과 동일한 물질들을 포함할 수 있다.
도 24는 본 발명의 실시예들에 따른 반도체 메모리 소자를 설명하기 위한 도면으로, 도 2의 I-I'부분에 대응되는 단면도이다. 앞서 설명된 구성들과 중복된 구성들에 대한 상세한 설명은 생략될 수 있다.
도 24를 참조하면, 제3 하부 절연층(132)과 기판(100)의 사이에 하부 산화물 반도체 패턴(410)이 제공될 수 있고, 상부 절연 패턴들(232) 상에 상부 산화물 반도체 패턴(420)이 제공될 수 있다. 하부 산화물 반도체 패턴(410) 및 상부 산화물 반도체 패턴(420)은 인듐(In), 갈륨(Ga), 아연(Zn) 및 산소(O) 원소를 포함할 수 있다. 일 예로, 하부 산화물 반도체 패턴(410) 및 상부 산화물 반도체 패턴(420)은 인듐(In), 갈륨(Ga), 아연(Zn) 및 산소(O)를 포함하는 IGZO(indium-gallium-zinc-oxide)일 수 있다. 다른 예로, 하부 산화물 반도체 패턴(410) 및 상부 산화물 반도체 패턴(420)은 산소(O)를 포함하며, 인듐(In), 갈륨(Ga), 아연(Zn), 텅스텐(W), 하프늄(Hf), 주석(Sn) 중 적어도 하나를 더 포함할 수 있다. 하부 산화물 반도체 패턴(410) 및 상부 산화물 반도체 패턴(420)은, 예컨대, ITGO(indium-tin-gallium-oxide), IWO(indium-tungsten-oxide), IGO(indium-gallium-oxide), IZO(indium-zinc-oxide), ITO(indium-tin-oxide), GZO(gallium-zinc-oxide), IGSiZO(gallium-silicon-zinc-oxide), IHZO(indium-hafnium-zinc-oxide), IHGO(indium-hafnium-gallium-oxide) 중 하나를 포함할 수 있다. 하부 산화물 반도체 패턴(410) 및 상부 산화물 반도체 패턴(420)은 비정질(amorphous)이거나, 또는, CAAC, Spinel Bixbyite 타입의 결정질일 수 있다. 하부 산화물 반도체 패턴(410) 및 상부 산화물 반도체 패턴(420)은, 예컨대, 비정질(amorphous) IGZO일 수 있다.
하부 산화물 반도체 패턴(410)은 하부 도전 라인들(210) 사이의 제1 부분들(412) 및 하부 도전 라인들(210)과 기판(100) 사이의 제2 부분(414)을 포함할 수 있다. 제1 부분들(412)은 제2 부분(414)과 연결될 수 있다. 제1 부분들(412)은 제2 부분(414)을 통하여 서로 전기적으로 연결될 수 있다. 상부 산화물 반도체 패턴(420)은 상부 도전 라인들(240) 사이의 제3 부분들(422) 및 제3 부분들(422) 상에 배치되어 제3 부분들(422)과 연결되는 제4 부분(424)을 포함할 수 있다. 제3 부분들(422)은 제4 부분(424)을 통하여 서로 전기적으로 연결될 수 있다.
실시예들에 따르면, 하부 산화물 반도체 패턴(410) 및 상부 산화물 반도체 패턴(420)에 바이어스를 인가하여, 서로 인접한 하부 도전 라인들(210) 및 서로 인접한 상부 도전 라인들(240) 간의 간섭을 방지할 수 있다.
도 25a 내지 도 25c는 본 발명의 실시예들에 따른 반도체 메모리 소자를 설명하기 위한 도면들로 각각, 도 2의 I-I'부분, II-II'부분, III-III'부분에 대응되는 단면도들이다. 앞서 설명된 구성들과 중복된 구성들에 대한 상세한 설명은 생략될 수 있다.
도 25a 내지 도 25c를 참조하면, 하부 도전 라인들(220)의 사이에 더미 하부 도전 라인들(220d)이 배치될 수 있고, 상부 도전 라인들(240)의 사이에 더미 상부 도전 라인들(240d)이 배치될 수 있다.
더미 하부 도전 라인들(220d) 하부 도전 라인들(220)과 동시에 형성될 수 있으며, 동일한 물질을 포함할 수 있다. 더미 상부 도전 라인들(240d)은 상부 도전 라인들(240)과 동시에 형성될 수 있으며, 동일한 물질을 포함할 수 있다. 더미 상부 도전 라인들(240d) 및 더미 상부 도전 라인들(240d)은 전기적으로 플로팅될 수 있다. 달리 말해서, 더미 상부 도전 라인들(240d) 및 더미 상부 도전 라인들(240d)은 반도체 메모리 소자 내의 어떠한 접지 배선과도 연결되지 않을 수 있다. 실시예들에 따르면, 더미 상부 도전 라인들(240d) 및 더미 상부 도전 라인들(240d)의 각각은 절연 물질로 완전히 둘러싸일 수 있다.
도 26은 본 발명의 실시예들에 따른 반도체 메모리 소자를 설명하기 위한 도면으로, 도 2의 I-I'부분과 대응되는 단면도이다. 앞서 설명된 구성들과 중복된 구성들에 대한 상세한 설명은 생략될 수 있다.
도 26을 참조하면, 커패시터들(350) 하부 채널 구조체(310) 및 상부 채널 구조체(320)와 연결될 수 있다. 구체적으로, 커패시터(350)의 제1 전극(354)은 하부 채널 구조체(310)의 하부 반도체 패턴(312)을 통하여 하부 도전 라인(210)과 연결될 수 있다. 커패시터(350)의 제2 전극(352)은 상부 채널 구조체(320)의 상부 반도체 패턴(322)을 통하여 상부 도전 라인(240)과 연결될 수 있다. 하부 채널 구조체(310)와 하부 게이트 라인(220)은 하부 트랜지스터를 구성할 수 있다. 상부 채널 구조체(320)와 상부 게이트 라인(240)은 상부 트랜지스터를 구성할 수 있다. 하나의 캐패시터(350)는 하부 트랜지스터 및 상부 트랜지스터에 연결될 수 있다. 즉, 본 실시예들에 따른 반도체 메모리 소자의 단위 메모리 셀은 두 개의 트랜지스터와 하나의 커패시터를 포함할 수 있다.
하부 도전 라인들(220)의 사이에 하부 산화물 반도체 패턴(410)이 배치될 수 있고, 상부 도전 라인들(240)의 사이에 상부 산화물 반도체 패턴(420)이 배치될 수 있다. 하부 산화물 반도체 패턴(410)의 제1 부분(412)은 하부 도전 라인(220)에 비해 작은 제1 방향(D1)의 폭을 가질 수 있다. 상부 산화물 반도체 패턴(420)의 제3 부분(422)은 상부 도전 라인(240)에 비해 작은 제1 방향(D1)의 폭을 가질 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 기판 상에 제1 방향으로 연장된 하부 게이트 라인(220);
    상기 하부 게이트 라인과 수직적으로 중첩되며, 상기 제1 방향으로 연장된 상부 게이트 라인(230);
    상기 하부 게이트 라인과 상기 상부 게이트 라인 사이의 제1 캐패시터(3501);
    상기 하부 게이트 라인과 상기 상부 게이트 라인의 사이에서 상기 제1 캐패시터와 상기 제1 방향으로 이격된 제2 캐패시터(3502);
    상기 하부 게이트 라인을 관통하여 상기 제1 캐패시터와 연결된 하부 반도체 패턴(312);
    상기 상부 게이트 라인을 관통하여 상기 제2 캐패시터와 연결된 상부 반도체 패턴(322); 및
    상기 제2 캐패시터와 상기 하부 게이트 라인 사이에서 상기 제2 캐패시터의 하면의 전체를 덮는 하부 절연 패턴(222)을 포함하는 반도체 메모리 소자.
  2. 제1 항에 있어서,
    상기 하부 절연 패턴은 상기 하부 게이트 라인에 비해 작은 두께를 갖는 반도체 메모리 소자.
  3. 제1 항에 있어서,
    상기 하부 절연 패턴은 상기 하부 게이트 라인과 동일한 제2 방향의 폭을 갖고, 상기 제2 방향은 상기 제1 방향과 수직한 반도체 메모리 소자.
  4. 제1 항에 있어서,
    하부 반도체 패턴은 상기 하부 절연 패턴을 상하로 관통하는 반도체 메모리 소자.
  5. 제1 항에 있어서,
    상기 기판과 상기 하부 게이트 라인의 사이에 상기 제1 방향과 수직한 제2 방향으로 연장되는 하부 도전 라인을 더 포함하되,
    상기 하부 반도체 패턴의 하면은 상기 하부 도전 라인의 상면과 연결되고, 상기 하부 반도체 패턴의 상면은 상기 제1 캐패시터의 하면과 연결되는 반도체 메모리 소자.
  6. 제1 항에 있어서,
    상기 하부 반도체 패턴은 산화물 반도체를 포함하는 반도체 메모리 소자.
  7. 제1 항에 있어서,
    상기 하부 반도체 패턴은 인듐(In), 갈륨(Ga), 아연(Zn) 및 산소(O) 원소를 포함하는 반도체 메모리 소자.
  8. 제1 항에 있어서,
    상기 기판과 상기 하부 게이트 라인의 사이에서 상기 하부 반도체 패턴과 연결되는 하부 도전 라인 및 상부 게이트 라인 상에서 상기 상부 반도체 패턴과 연결되는 상부 도전 라인을 더 포함하고,
    상기 하부 도전 라인과 상기 상부 도전라인은 상기 제1 방향과 수직한 제2 방향으로 연장되는 반도체 메모리 소자.
  9. 제8 항에 있어서,
    상기 하부 도전 라인 및 상기 상부 도전 라인은 상기 제1 방향으로 서로 이격되는 반도체 메모리 소자.
  10. 제1 항에 있어서,
    상기 제1 캐패시터와 상기 상부 게이트 라인 사이에서 상기 제1 캐패시터의 상면의 전체를 덮는 상부 절연층을 더 포함하는 반도체 메모리 소자.
  11. 제10 항에 있어서,
    상기 상부 절연층은 상기 상부 게이트 라인에 비해 얇은 두께를 갖는 반도체 메모리 소자.
  12. 기판 상에 제1 방향으로 연장된 하부 게이트 라인;
    상기 기판과 상기 하부 게이트 라인의 사이에 상기 제1 방향과 수직한 제2 방향으로 연장된 하부 도전 라인들;
    상기 하부 게이트 라인과 수직적으로 중첩되며, 상기 제1 방향으로 연장된 상부 게이트 라인;
    상기 상부 게이트 라인 상에 상기 제2 방향으로 연장된 상부 도전 라인들;
    상기 하부 게이트 라인과 상기 상부 게이트 라인 사이의 제1 캐패시터;
    상기 하부 게이트 라인과 상기 상부 게이트 라인의 사이에서 상기 제1 캐패시터와 상기 제1 방향으로 이격된 제2 캐패시터;
    상기 제1 캐패시터와 상기 하부 게이트 라인의 사이 및 상기 제2 캐패시터와 상기 하부 게이트 라인의 사이의 하부 절연 패턴들;
    상기 제1 캐패시터와 상기 상부 게이트 라인의 사이 및 상기 제2 캐패시터와 상기 상부 게이트 라인의 사이의 상부 절연층;
    상기 하부 게이트 라인 및 상기 하부 절연 패턴을 관통하여 상기 제1 캐패시터와 상기 하부 도전 라인들 중 하나를 연결하는 하부 반도체 패턴; 및
    상기 상부 게이트 라인 및 상기 상부 절연층을 관통하여 상기 제2 캐패시터와 상기 상부 도전 라인들 중 하나를 연결하는 상부 반도체 패턴을 포함하되,
    상기 하부 도전 라인들 중 서로 인접한 두 하부 도전 라인 사이의 간격은 상기 제1 캐패시터와 상기 제2 캐패시터 사이의 간격에 비해 큰 반도체 메모리 소자.
  13. 제12 항에 있어서,
    상기 제1 캐패시터는 상기 상부 도전 라인들 중 서로 인접한 두 상부 도전 라인들의 사이에 배치되고,
    상기 제2 캐패시터는 상기 하부 도전 라인들 중 서로 인접한 두 하부 도전 라인들의 사이에 배치되는 반도체 메모리 소자.
  14. 제12 항에 있어서,
    상기 하부 도전 라인들과 상기 상부 도전 라인들은 서로 수직적으로 중첩되지 않는 반도체 메모리 소자.
  15. 제12 항에 있어서,
    상기 상부 도전 라인들 중 서로 인접한 두 상부 도전 라인 사이의 간격은 상기 제1 캐패시터와 상기 제2 캐패시터 사이의 간격에 비해 큰 반도체 메모리 소자.
  16. 제12 항에 있어서,
    상기 상부 반도체 패턴은 인듐(In), 갈륨(Ga), 아연(Zn) 및 산소(O) 원소를 포함하는 반도체 메모리 소자.
  17. 기판 상에서 제1 방향으로 연장된 하부 게이트 라인;
    상기 하부 게이트 라인과 수직적으로 중첩되며 상기 제1 방향으로 연장된 상부 게이트 라인;
    상기 하부 게이트 라인과 상기 상부 게이트 라인 사이의 캐패시터로서, 상기 캐패시터는 제1 전극 및 상기 제1 전극 상의 제2 전극을 포함하는 것;
    상기 상부 게이트 라인 상에서 상기 제1 방향과 수직한 제2 방향으로 연장된 상부 도전 라인;
    상기 상부 게이트 라인을 관통하여 상기 상부 도전 라인과 상기 제2 전극을 연결하는 상부 반도체 패턴; 및
    상기 하부 게이트 라인의 상면과 상기 제1 전극의 하면 사이의 하부 절연 패턴을 포함하되,
    상기 상부 반도체 패턴은 산화물 반도체를 포함하는 반도체 메모리 소자.
  18. 제17 항에 있어서,
    상기 하부 절연 패턴은 상기 제1 전극의 하면의 전체를 덮는 반도체 메모리 소자.
  19. 제17 항에 있어서,
    상기 하부 절연 패턴은 상기 하부 게이트 라인과 동일한 상기 제2 방향의 폭을 갖는 반도체 메모리 소자.
  20. 제17 항에 있어서,
    상기 산화물 반도체 패턴은 비정질 IGZO(indium-gallium-zinc-oxide)를 포함하는 반도체 메모리 소자.
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