KR102223551B1 - 메모리 셀 및 메모리 어레이 - Google Patents

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파트마 아르줌 심섹-에게
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Abstract

몇몇 실시예들은 제1 및 제2 트랜지스터들을 가진 메모리 셀, 및 제1 및 제2 트랜지스터들에 대해 수직으로 변위된 커패시터를 포함한다. 커패시터는 제1 트랜지스터의 소스/드레인 영역과 전기적으로 결합된 제1 노드, 제2 트랜지스터의 소스/드레인 영역과 전기적으로 결합된 제2 노드, 및 제1 및 제2 노드들 사이에서의 커패시터 유전체 재료를 갖는다. 몇몇 실시예들은 서로에 대해 수직으로 변위된 제1 및 제2 트랜지스터들을 가진 메모리 셀, 및 제1 및 제2 트랜지스터들 사이에서의 커패시터를 포함한다. 커패시터는 제1 트랜지스터의 소스/드레인 영역과 전기적으로 결합된 제1 노드, 제2 트랜지스터의 소스/드레인 영역과 전기적으로 결합된 제2 노드, 및 제1 및 제2 노드들 사이에서의 커패시터 유전체 재료를 갖는다.

Description

메모리 셀 및 메모리 어레이{MEMORY CELLS AND MEMORY ARRAYS}
두 개의 트랜지스터들 및 하나의 커패시터를 가진 메모리 셀들(즉, 2T-1C 메모리 셀들)과 같은, 메모리 셀들. 2T-1C 메모리 셀들을 포함한 메모리 어레이들.
동적 랜덤 액세스 메모리(DRAM)는 최신 컴퓨팅 아키텍처들에서 이용된다. DRAM은 대안적인 유형들의 메모리와 비교하여 구조적 단순성, 낮은 비용 및 속도의 이점들을 제공할 수 있다.
현재, DRAM은 보통 트랜지스터와 조합하여 하나의 커패시터를 가진 메모리 셀들(소위 1T-1C 메모리 셀들)을 이용하며, 커패시터는 트랜지스터의 소스/드레인 영역과 결합된다. 현재의 1T-1C 구성들의 확장 가능성에 대한 제한들 중 하나는 고집적 아키텍처들로 충분히 높은 정전용량을 가진 커패시터들을 통합하는 것이 어렵다는 것을 입증하는 것이다. 따라서, 고집적 최신 메모리 아키텍처들로의 통합에 적합한 새로운 메모리 셀 구성들을 개발하는 것이 바람직할 것이다. 또 다른 DRAM 셀로서, 2T-1C 메모리 셀 구성이 종래 기술에 따라 도 1에 개략적으로 예시되며, 이것은 두 개의 트랜지스터들 및 하나의 커패시터를 포함한다.
도 1은 2개의 트랜지스터들 및 하나의 커패시터를 가진 종래 기술의 메모리 셀의 개략도이다.
도 2는 2개의 트랜지스터들 및 하나의 커패시터를 가진 메모리 셀들에 대한 예시적인 구성을 도시한 메모리 어레이의 영역의 도식 단면 측면도이다.
도 3은 도 2의 메모리 어레이의 도식 상면도이다.
도 4는 2개의 트랜지스터들 및 하나의 커패시터를 가진 메모리 셀들에 대한 또 다른 예시적인 구성을 도시한 메모리 어레이의 도식 단면 측면도이다.
도 5는 2개의 트랜지스터들 및 하나의 커패시터를 가진 메모리 셀들에 대한 또 다른 예시적인 구성을 도시한 메모리 어레이의 영역의 도식 단면 측면도이다.
도 6은 2개의 트랜지스터들 및 하나의 커패시터를 가진 메모리 셀들에 대한 또 다른 예시적인 구성의 영역의 단면 측면도이다.
도 7은 2개의 트랜지스터들 및 하나의 커패시터를 가진 메모리 셀들에 대한 또 다른 예시적인 구성을 도시한 또 다른 메모리 어레이의 영역의 도식 단면 측면도이다.
도 8은 2개의 트랜지스터들 및 하나의 커패시터를 가진 메모리 셀들에 대한 또 다른 예시적인 구성을 도시한 메모리 어레이의 도식 단면 측면도이다.
도 9 내지 도 13은 이러한 트랜지스터의 예시적인 실시예 구성들을 도시한 2T-1C 메모리 셀의 트랜지스터들 중 하나의 확대 영역들이다.
몇몇 실시예들은 둘 이상의 구성요소들이 집적화를 증가시키기 위해 서로에대해 수직으로 적층되는 2T-1C 구성들을 포함한다. 적층 배열들의 특정 예시적인 실시예들은 도 2 내지 도 13을 참조하여 이하에서 설명된다.
도 1을 다시 참조하면, 예시적인 종래 기술의 2T-1C 메모리 셀 구성(2)은 두 개의 트랜지스터들 및 하나의 커패시터를 포함한다. 두 개의 트랜지스터들은 T1 및 T2로 라벨링되며, 커패시터는 CAP로 라벨링된다.
T1의 소스/드레인 영역은 커패시터(CAP)의 제1 노드와 연결하며, T1의 다른 소스/드레인 영역은 제1 비교 비트라인(BL-1)과 연결한다. T1의 게이트는 워드라인(WL)과 연결한다. T2의 소스/드레인 영역은 커패시터(CAP)의 제2 노드와 연결하며, T2의 다른 소스/드레인 영역은 제2 비교 비트라인(BL-2)과 연결한다. T2의 게이트는 워드라인(WL)과 연결한다.
비교 비트라인들(BL-1 및 BL-2)은 메모리 셀(2)의 메모리 상태를 확인하기 위해 둘의 전기적 속성들(예로서, 전압)을 비교하는 회로(4)로 연장된다. 2T-1C 메모리 셀의 이점은 메모리 상태가 두 개의 비교 비트라인들(BL-1 및 BL-2)의 전기적 속성들을 서로 비교함으로써 확인될 수 있으며, 따라서 종래 기술의 메모리(예를 들면, 1T-1C 메모리)와 연관된 기준 비트라인이 생략될 수 있다는 것이다.
도 1의 2T-1C 구성은 DRAM(동적 랜덤 액세스 메모리) 및/또는 다른 유형들의 메모리에서 이용될 수 있다.
도 2는 예시적인 2T-1C 메모리 셀들을 포함한 메모리 어레이(10)의 영역을 도시한다. 구체적으로, 한 쌍의 인접한 메모리 셀들(12 및 12a)이 예시된다. 파선(13)은 메모리 셀(12)의 대략의 경계를 구분한다. 메모리 셀들(12 및 12a)은 서로 실질적으로 동일하며, 용어("실질적으로 동일한")는 메모리 셀들이 제작 및 측정의 적정한 허용 오차들 내에서 동일하다는 것을 의미한다.
메모리 어레이(10)의 예시된 부분은 베이스(15)에 의해 지지된다. 베이스(15)는 반도체 재료를 포함할 수 있으며; 예를 들면, 단결정 실리콘을 포함하고, 근본적으로 그것으로 이루어지거나, 또는 그것으로 이루어질 수 있다. 베이스는 반도체 기판으로 불리울 수 있다. 용어("반도체 기판")는 이에 제한되지 않지만, 반도체 웨이퍼와 같은 벌크 반도체 재료들(단독으로 또는 다른 재료들을 포함한 집합체들로), 및 반도체 재료 층들(단독으로 또는 다른 재료들을 포함한 집합체들로)을 포함하여, 반도체 재료를 포함한 임의의 구성을 의미한다. 용어("기판")는 이에 제한되지 않지만, 상기 설명된 반도체 기판들을 포함한, 임의의 지지 구조를 나타낸다. 몇몇 애플리케이션들에서, 베이스는 집적 회로 제작과 연관된 하나 이상의 재료들을 포함한 반도체 기판에 대응할 수 있다. 이러한 재료들은, 예를 들면, 내화 금속 재료들, 배리어 재료들, 확산 재료들, 절연체 재료들 등 중 하나 이상을 포함할 수 있다. 베이스(15)는 다른 회로 또는 구성요소들이 어레이(10)와 베이스(15) 사이에 있을 수 있음을 나타내기 위해 어레이(10)의 구성요소들로부터 이격되는 것으로 도시된다. 층간 절연 막(17)은 베이스(15) 및 어레이(10) 사이에 끼어있을 수 있다. 막(17)이 단지 도 2에서만 도시되지만, 그것은 또한 다른 도면들에 도시된 실시예들에서 존재할 수 있다는 것이 이해될 것이다. 막(17)은 예를 들면, 실리콘 이산화물, 실리콘 질화물 등을 포함한, 임의의 적절한 전기적 절연성 재료 또는 절연성 재료들의 조합을 포함할 수 있다.
예시된 실시예에서, 절연 막(17)은 실질적으로 평면 상부 표면을 가지며, 비교 비트라인들(BL-1, BL-2, BL-1a 및 BL-2a)은 이러한 상부 표면상에, 서로 평행하여 배치된다. 용어("실질적으로 평면")는 제작 및 측정의 적정한 허용 오차들 내에서 평면을 의미한다.
메모리 셀(12)은 한 쌍의 비교 비트라인들(BL-1 및 BL-2)을 포함하며, 비트라인들(BL-1 및 BL-2) 위에 각각 트랜지스터들(T1 및 T2)을 포함한다. 유사하게, 메모리 셀(12a)은 한 쌍의 비교 비트라인들(BL-1a 및 BL-2a)을 포함하며, 트랜지스터들(T1a 및 T2a)을 포함한다. 비교 비트라인들(BL-1 및 BL-2)은 비교 비트라인들의 전기적 속성들을 서로 비교하기 위해 도 1을 참조하여 상기 설명된 유형의 회로(4)와 전기적으로 결합되며, 유사하게 비교 비트라인들(BL-1a 및 BL-2a)은 비교 비트라인들의 전기적 속성들을 서로 비교하기 위해 회로(4a)와 전기적으로 결합된다. 각각 감지 증폭기로서 작용하는, 회로(4 및 4a)는 어레이(10)에 대하여 임의의 적절한 위치에 있을 수 있으며, 예를 들면, 어레이(10)와 베이스(15) 사이에 있고, 어레이(10)로부터 측방향 오프셋되는 등일 수 있다. 회로(4 및 4a)는 어레이(10)로부터 또는 그것으로 데이터를 판독하거나 또는 기록하도록 어레이(10)로 액세스하기 위해 사용될 수 있는 다른 전기 회로들과 함께 감지 증폭기로서 베이스(15)로 추가로 통합될 수 있다. 층간 절연 막이 어레이(10) 및 베이스(15) 사이에 끼어있는 애플리케이션들에서, 복수의 비아들은 베이스(15)에 형성될 수 있는, 감지 증폭기들(4 및 4a)과 같은, 회로들에 어레이(10)의 워드라인들(WL) 및 비트라인들(BL)을 전기적으로 연결하기 위해 층간 절연 막에 형성될 수 있다.
예시된 실시예에서, 메모리 셀(12)의 비교 비트라인들(BL-1 및 BL-2)은 서로에 대해 측방향으로 변위되며, 유사하게 트랜지스터들(T1 및 T2)은 서로에 대해 측방향으로 변위된다. 트랜지스터들(T1 및 T2)은 서로 공통 수평 평면에 있는 것으로(즉, 서로 수평으로 동조된다) 도시되지만, 다른 실시예들에서 서로에 대해 수직으로 오프셋될 수 있다.
트랜지스터들(T1 및 T2)은 게이트들(14 및 16)을 포함하며; 유사하게 트랜지스터들(T1a 및 T2a)은 게이트들(14a 및 16a)을 포함한다. 메모리 셀들(12 및 12a)은 메모리 어레이 내에서 서로 공통 로우에 있으며, 따라서 워드라인(WL)은 트랜지스터들(T1, T1a, T2 및 T2a)의 모두에 걸쳐 연장되고, 이러한 트랜지스터들의 게이트들을 포함한다. 워드라인 및 비트라인들은 예를 들면, 다양한 금속들(예로서, 텅스텐, 티타늄 등), 금속-함유 조성물들(예로서, 금속 질화물, 금속 탄화물, 금속 규화물 등), 도전성-도핑 반도체 재료들(예로서, 도전성-도핑 실리콘, 도전성-도핑 게르마늄 등) 등 중 하나 이상을 포함한, 임의의 적절한 도전성 재료를 포함할 수 있다. 워드라인 및 비트라인들은 서로 동일한 조성물을 포함할 수 있거나, 또는 서로에 대해 상이한 조성물들을 포함할 수 있다.
반도체 필러들(18 및 20)은 비교 비트라인들(BL-1 및 BL-2)로부터 위쪽으로 연장된다. 이러한 반도체 필러들은 예를 들면, 실리콘 및 게르마늄 중 하나 또는 양쪽 모두를 포함한 임의의 적절한 반도체 재료들을 포함할 수 있다. 유사한 반도체 필러들(18a 및 20a)은 비교 비트라인들(BL-1a 및 BL-2a)로부터 위쪽으로 연장된다.
트랜지스터 게이트(14)는 게이트 유전체 재료(22)에 의해 반도체 필러(18)로부터 이격되며, 트랜지스터 게이트(16)는 게이트 유전체 재료(24)에 의해 반도체 필러(20)로부터 이격된다. 게이트 유전체 재료들(22 및 24)은; 예를 들면, 실리콘 이산화물, 실리콘 질화물, 하이-K 유전체 재료, 강유전성 재료 등을 포함한 임의의 적절한 조성물들 또는 조성물들을 조합들을 포함할 수 있다. 유사한 게이트 유전체 재료들(22a 및 24a)은 트랜지스터들(T1a 및 T2a) 내에 있다.
트랜지스터(T1)는 필러(18)의 반도체 재료 내에 채널 영역(26)을 포함하며, 채널 영역의 대향 측면들 상에 소스/드레인 영역들(28 및 30)을 포함한다. 소스/드레인 영역들 및 채널 영역은 임의의 적절한 도펀트들로 도핑될 수 있다. 몇몇 실시예들에서, 소스/드레인 영역들은 n-형 다수 도핑될 수 있으며, 다른 실시예들에서 p-형 다수 도핑될 수 있다.
트랜지스터(T2)는 필러(20)의 반도체 재료 내에 채널 영역(32)을 포함하며, 채널 영역의 대향 측면들 상에 소스/드레인 영역들(34 및 36)을 포함한다. 몇몇 실시예들에서, 소스/드레인 영역들(28 및 30)은 각각, 제1 및 제2 소스/드레인 영역들로 불리울 수 있으며; 소스/드레인 영역들(34 및 36)은 각각 제3 및 제4 소스/드레인 영역들로 불리울 수 있다.
트랜지스터들(T1a 및 T2a)은 트랜지스터들(T1 및 T2)을 참조하여 설명된 것들과 유사한 소스/드레인 영역들(28a/30a/34a/36a) 및 채널 영역들(26a/32a)을 포함한다.
메모리 셀(12)은 트랜지스터들(T1 및 T2)에 대해 수직으로 변위되는 커패시터(38)를 포함하며, 예시된 실시예에서 트랜지스터들(T1 및 T2) 위에 있다. 커패시터는 외부 노드(또는 제1 노드)(40), 내부 노드(또는 제2 노드)(42), 및 내부 및 외부 노드들 사이에서의 커패시터 유전체 재료(44)를 포함한다. 도시된 실시예에서, 외부 노드(40)는 컨테이너-형이며, 내부 노드(42) 및 커패시터 유전체 재료(44)는 컨테이너-형 외부 노드로 연장된다. 다른 실시예들에서, 외부 노드는 상이한 구성(예로서, 평면 구성)을 가질 수 있다.
내부 및 외부 노드들(40 및 42)은 예를 들면, 다양한 금속들(예로서, 텅스텐, 티타늄 등), 금속-함유 재료들(예를 들면, 금속 질화물, 금속 규화물, 금속 탄화물 등), 도전성-도핑 반도체 재료들(예를 들면, 도전성-도핑 실리콘, 도전성-도핑 게르마늄 등) 등 중 하나 이상을 포함한, 임의의 적절한 도전성 조성물들 또는 전기적 도전성 조성물들의 조합들을 포함할 수 있다. 내부 및 외부 노드들(40 및 42)은 몇몇 실시예들에서 서로 동일한 조성물을 포함할 수 있으며, 다른 실시예들에서 서로에 대해 상이한 조성물들을 포함할 수 있다.
커패시터 유전체 재료(44)는 임의의 적절한 조성물 또는 조성물들의 조합을 포함할 수 있다. 몇몇 실시예들에서, 커패시터 유전체 재료는 비-강유전성 재료를 포함할 수 있으며, 예를 들면, 실리콘 이산화물, 실리콘 질화물, 알루미늄 산화물, 하프늄 산화물, 지르코늄 산화물 등 중 하나 이상으로 이루어질 수 있다. 몇몇 실시예들에서, 커패시터 유전체 재료는 강유전성 재료를 포함할 수 있다. 예를 들면, 커패시터 유전체 재료는, 전이 금속 산화물, 지르코늄, 지르코늄 산화물, 하프늄, 하프늄 산화물, 납 지르코늄 티타네이트, 탄탈 산화물, 및 바륨 스트론튬 티타네이트로 이루어지며; 실리콘, 알루미늄, 란타넘, 이트륨, 에르븀, 칼슘, 마그네슘, 니오븀, 스트론튬, 및 희토류 원소 중 하나 이상을 포함하는 도펀트를 가진 그룹으로부터 선택된 하나 이상의 재료들을 포함하고, 근본적으로 그것으로 이루어지거나, 또는 그것으로 이루어질 수 있다.
도시된 실시예에서, 외부 전극(40)은 트랜지스터(T1)의 제1 소스/드레인 영역(28)과 전기적으로 결합되며, 내부 전극(42)은 트랜지스터(T2)의 제3 소스/드레인 영역(34)과 전기적으로 결합된다. 트랜지스터(T1)의 제2 소스/드레인 영역(30)은 비교 비트라인(BL-1)과 전기적으로 결합되며 트랜지스터(T2)의 제4 소스/드레인 영역(36)은 비교 비트라인(BL-2)과 전기적으로 결합된다. 트랜지스터들(T1 및 T2)과 함께, 커패시터(38), 및 비교 비트라인들(BL-2 및 BL-2)은 도 1을 참조하여 상기 설명된 유형의 2T-1C 메모리 셀을 형성한다.
내부 전극(42)은 컨테이너-형 외부 전극(40)의 안으로부터 컨테이너-형 외부 전극의 바깥쪽으로 및 소스/드레인 영역(34)과의 전기적 접촉으로 연장되는 단일의 동종 조성물을 갖는 것으로 도시된다. 다른 실시예들에서, 컨테이너-형 외부 전극(40)의 바깥쪽에 있는 내부 전극(42)의 예시된 부분 중 적어도 일부는 내부 전극(42)과 동일한 조성물을 갖거나 또는 갖지 않을 수 있는 전기적 전도성 상호 연결부로 대체될 수 있다.
메모리 셀(12a)은 메모리 셀(12)의 커패시터(30)와 유사한 커패시터(38a)(커패시터(38a)는 제1 노드(40a), 제2 노드(42a) 및 커패시터 유전체 재료(44a)를 포함한다)를 포함하며, 또한 도 1을 참조하여 상기 설명된 유형의 2T-1C 메모리 셀을 포함한다.
절연성 재료(48)는 메모리 셀들(12 및 12a)의 다양한 구성요소들을 둘러싸도록 도시된다. 이러한 절연성 재료는; 예를 들면 실리콘 이산화물, 실리콘 질화물, 보로포스포실리케이트 유리, 스핀-온 유전체 등 중 하나 이상을 포함한, 임의의 적절한 조성물 또는 조성물들의 조합을 포함할 수 있다. 절연성 재료(48)가 단일의 동종 재료로서 도시되지만, 다른 실시예들에서 절연성 재료는 둘 이상의 별개의 절연성 조성물들을 포함할 수 있다.
도 3은 일련의 워드라인들(WL)과 비교 비트라인들(BL-1, BL-2, BL-1a 및 BL-2a) 사이에서의 예시적인 실시예 관계를 도시한 메모리 어레이(10)의 영역의 상면도이다. 도 2의 단면은 도 3의 라인(2-2)을 따른다.
몇몇 실시예들에서, 도 2 및 도 3의 것과 유사한 구성들은 적층된 메모리 어레이 티어(tier)들로 통합될 수 있다. 이러한 실시예들에서, 제2 티어는 제1 티어 위에 있을 수 있으며 비교 비트라인들이 티어들 사이에 공유될 수 있도록 반전될 수 있다. 도 4는 적층된 메모리 어레이 티어들의 예시적인 배열(50)의 영역을 도시하며, 제2 티어(54)는 제1 티어(52) 위에 있다.
제1 티어(52)는 도 2 및 도 3에 설명된 유형의 메모리 셀들(12 및 12a)을 포함한다. 제2 티어(54)는, 제2 메모리 셀들이 제1 메모리 셀들에 대해 반전된다는 점을 제외하고, 유사한 메모리 셀들(12b 및 12c)을 포함한다. 메모리 셀(12b)은 제1 및 제2 트랜지스터들(T1b 및 T2b)을 포함하며, 메모리 셀(12c)은 제1 및 제2 트랜지스터들(T1c 및 T2c)을 포함한다. 메모리 셀들(12b 및 12c)은 각각 커패시터들(38b 및 38c)을 포함한다. 메모리 셀들(12 및 12a)에 걸쳐 연장된 워드라인은 제1 워드라인(WL1)으로 라벨링되며, 메모리 셀들(12b 및 12c)에 걸친 워드 라인은 제2 워드라인(WL2)으로 라벨링된다.
몇몇 실시예들에서, 비교 비트라인들(BL-1, BL-2, BL-1a 및 BL-2a)을 통한 축(53)은 미러 평면을 정의하기 위해 고려될 수 있으며 메모리 셀들(12b 및 12c)은 미러 평면에 걸쳐, 각각 메모리 셀들(12 및 12a)의 실질적으로 미러 이미지들인 것으로 고려될 수 있다. 용어("실질적으로 미러 이미지들")는 표시된 셀들이 제작 및 측정의 적정한 허용 공차들 내에서 서로에 대한 미러 이미지들일 수 있다는 것을 나타내기 위해 이용된다.
몇몇 실시예들에서, 도 2 및 도 3의 구성은 4F2 아키텍처 내에 메모리 셀들을 포함하기 위해 고려될 수 있으며, 도 4의 구성은 8F2 아키텍처 내에 메모리 셀들을 포함하기 위해 고려될 수 있다.
도 2의 실시예는 서로 공통 수평 평면 내에서의(즉, 서로 수평으로 동조되는) 비교 비트라인들(BL-1 및 BL-2)을 도시한다. 다른 실시예들에서, 비교 비트라인들(BL-1 및 BL-2)은, 도 5 내지 도 7을 참조하여 설명된 바와 같이, 서로에 대하여 수직으로 변위될 수 있다.
도 5를 참조하면, 메모리 어레이(100)는 인접한 메모리 셀들(12 및 12a)을 포함한다. 메모리 어레이(100)의 메모리 셀들(12 및 12a)은, 제2 비교 비트라인들(BL-2/BL-2a)이 도 5의 구성에서 제1 비교 비트라인들(BL-1/BL-1a)에 대하여 수직으로 변위된다는 점을 제외하고, 도 2를 참조하여 상기 논의된 메모리 어레이(10)의 메모리 셀들(12 및 12a)과 유사하다. 반대로, 제1 및 제2 비교 비트라인들은 도 2의 구성에서 서로에 대하여 수직으로 변위되지 않는다.
도 5의 구성은 임의의 적절한 방법을 갖고 형성될 수 있다. 몇몇 실시예들에서, 도 5의 구성은 제1 표면들(49) 및 제2 표면들(51)을 가진 재료(48)의 절연성 서브구성요소들을 포함함으로써 형성될 수 있으며, 제1 표면들(49)은 제2 표면들(51) 위에 있다. 재료(48)의 이러한 서브구성요소들은 몇몇 실시예들에서 하나 이상의 절연 막들에 대응할 수 있다.
도 5의 예시된 실시예에서, 제2 비교 비트라인들(BL-2/BL-2a)은 제1 비교 비트라인들(BL-1/BL-1a)보다 깊으며, 따라서 페데스탈들(20/20a)은 메모리 셀들(12/12a) 내에서의 페데스탈들(18/18a)보다 길다. 이러한 실시예에서, 제2 비교 비트라인들(BL-2/BL-2a)과 트랜지스터들(T2/T2a)의 채널 영역들(32/32a) 사이에서의 거리는 도 2의 실시예에 대하여 길어져서, 트랜지스터들(T2/T2a)의 소스/드레인 영역들(36/36a)의 연장을 야기한다. 몇몇 실시예들에서, 전기적 전도성 상호 연결부들(도시되지 않음)은 소스/드레인 영역들(36/36a)의 길이를 감소시키기 위해 BL-2/BL-2a의 상부 표면들을 따라 제공될 수 있다.
제1 비교 비트라인들(BL-1/BL-1a)은 도 5의 실시예에서 메모리 셀들(12/12a)의 각각에 대한 제2 비교 비트라인들(BL-2/BL-2a)에 대하여 전체적으로 측방향으로 변위된다. 도 6은 비교 비트라인들(BL-1 및 BL-2)이 서로 측방향으로 중첩하는 대안적인 실시예를 도시한다. 도 6의 예시된 실시예에서, 페데스탈(20)은 비교 비트라인(BL-2)의 중심으로부터 측방향으로 오프셋된다. 다른 실시예들에서, 페데스탈(20)은 비교 비트라인들(BL-1 및 BL-2)이 측방향으로 중첩할지라도 BL-2의 중심 영역으로 연장될 수 있다. 다른 실시예들에서, 페데스탈(18)은 페데스탈(20)의 비교 비트라인(BL-2)의 중심으로부터 오프셋되는 것 외에, 또는 그것에 대안적으로 비교 비트라인(BL-1)의 중심으로부터 측방향으로 오프셋될 수 있다. 도 6의 실시예에서 비교 비트라인들(BL-1 및 BL-2)의 측방향 중첩은 비교 비트라인들의 보다 작은 치수들을 가진 실시예들에 비교하여 마스크 오정렬을 보다 양호하게 보상할 수 있는 페데스탈들(18 및 20)을 위해 보다 큰 랜딩 패드들을 제공할 수 있다. 예시적인 표면들(49 및 51)은 상부 표면들(49 및 51)을 가진 절연성 재료(48)의 서브구성요소들의 이용을 통해 도 6의 구성을 형성하는 예시적인 방법을 예시하기 위해 도 6에 도식적으로 예시된다.
도 7은 적층된 메모리 셀들을 가진 예시적인 실시예 메모리 어레이(150)의 영역을 도시한다. 구체적으로, 어레이(150)는 메모리 셀들(12 및 12a 내지 12g)을 포함하며, 메모리 셀들(12b, 12, 12f 및 12d(즉, 셀-1, 셀-2, 셀-3 및 셀-4))은 제1 수직 스택에 있으며, 메모리 셀들(12c, 12a, 12g 및 12e(즉, 셀-5, 셀-6, 셀-7 및 셀-8))은 제2 수직 스택에 있다. 제1 수직 스택의 메모리 셀들은 제1 세트의 비교 비트라인들(즉, 비교 비트라인들(BL-1, BL-2, BL-1b 및 BL-2b))과 전기적으로 결합되며; 제2 수직 스택의 메모리 셀들은 제2 세트의 비교 비트라인들(즉, 비교 비트라인들(BL-1a, BL-2a, BL-1c 및 BL-2c))과 전기적으로 결합된다. 제1 감지 증폭기 회로(4)는 제1 세트의 비교 비트라인들과 전기적으로 결합되며, 제2 감지 증폭기 회로(4a)는 제2 세트의 비교 비트라인들과 전기적으로 결합된다.
워드라인들(WL-1, WL-2, WL-3 및 WL-4)은 메모리 어레이(150)의 로우들을 따라 연장된다.
도 2 내지 도 7의 실시예들은 서로로부터 측방향으로 오프셋된 트랜지스터들(예로서, T1 및 T2), 및 이러한 트랜지스터들 양쪽 모두의 위에(또는 아래에) 제공된 커패시터(예로서, 도 2의 38)를 갖는다. 다른 실시예들에서, 2T-1C 메모리 셀의 두 개의 트랜지스터들은 서로에 대해 수직으로 오프셋될 수 있으며, 커패시터는 이러한 트랜지스터들 사이에서 수직으로 제공될 수 있다. 도 8은 2T-1C 메모리 셀들의 커패시터들이 수직으로 변위된 트랜지스터들 사이에 제공되는 예시적인 실시예를 예시한 메모리 어레이(200)의 일 부분을 도시한다.
메모리 어레이(200)의 예시된 영역은 비교 비트라인들(BL-1 및 BL-2)을 포함하며, 이러한 비교 비트라인들은 또 다른 것에 대하여 수직으로 오프셋되고 회로(4)에 연결된다. 한 쌍의 인접한 메모리 셀들(12 및 12a)이 도시되며, 이러한 인접한 메모리 셀들은 메모리 어레이 내에서 서로 공통 컬럼에 있다(즉, 공통 비트라인을 따르고, 이러한 비트라인은 조합한 비교 비트라인들(BL-1 및 BL-2)에 의해 구성된다). 이러한 것은 인접한 메모리 셀들(12 및 12a)이 서로 공통 로우에 있는(즉, 공통 워드라인을 따르는) 도 2, 도 4 및 도 5의 실시예들과 대조적이다. 몇몇 실시예들에서, 메모리 셀들(12 및 12a)은 메모리 어레이의 컬럼을 따라 실질적으로 동일한 메모리 셀들로서 불리울 수 있으며, 용어("실질적으로 동일한")는 메모리 셀들이 제작 및 측정의 적정한 허용 오차들 내에서 서로 동일하다는 것을 의미한다.
하부 비교 비트라인(BL-2)은 베이스(15) 위에 있으며 그것에 의해 지지되는 것으로 도시된다. 이러한 베이스는 도 2를 참조하여 상기 설명된 유형의 반도체 기판일 수 있다.
메모리 셀(12)은 트랜지스터들(T1 및 T2)을 포함하며, 이러한 트랜지스터들은 제1 워드라인(WL1)을 따른다. 인접한 메모리 셀(12a)은 트랜지스터들(T1a 및 T2a)을 포함하며, 이러한 트랜지스터들은 제2 워드라인(WL2)을 따른다.
커패시터(38)는 수직으로 메모리 셀(12)의 트랜지스터들(T1 및 T2) 사이에 있으며, 유사한 커패시터(38a)는 수직으로 메모리 셀(12a)의 트랜지스터들(T1a 및 T2a) 사이에 있다.
커패시터들은 제1 노드들(40/40a), 제2 노드들(42/42a) 및 커패시터 유전체 재료(44/44a)를 포함한다. 제1 노드들(40/40a)이 컨테이너-형인 것으로 도시되며 제2 노드들(42/42a)이 이러한 컨테이너 형태들 내에서 연장되는 것으로 도시되지만, 다른 실시예들에서 제1 및 제2 노드들은 다른 구성들을 가질 수 있다. 예를 들면, 제1 및 제2 노드들은 평면 구성들을 가질 수 있다. 예시된 구성에서, 제1 노드들(40/40a)은 외부 노드들로 불리울 수 있으며 제2 노드들(42/42a)은 내부 노드들로 불리울 수 있다.
필러들(18/18a)은 비교 비트라인(BL-1)으로부터 커패시터들(38/38a)의 외부 노드들(40/40a)까지 연장되며, 필러들(20/20a)은 비교 비트라인(BL-2)으로부터 커패시터들(38/38a)의 내부 노드들(42/42a)까지 연장된다.
트랜지스터들(T1/T1a)은 커패시터들(38/38a)의 외부 노드들(40/40a)로 연장된 제1 소스/드레인 영역들(28/28a)을 가지며, 비교 비트라인(BL-1)으로 연장된 제2 소스/드레인 영역들(30/30a)을 갖는다. 트랜지스터들(T1/T1a)은 또한 제1 및 제2 소스/드레인 영역들 사이에 채널 영역들(26/26a)을 갖는다. 게이트들(14/14a)은 채널 영역들을 따르며 게이트 유전체 재료들(22/22a)에 의해 채널 영역들로부터 오프셋된다.
트랜지스터들(T2/T2a)은 커패시터들(38/38a)의 내부 노드들(42/42a)로 연장된 제3 소스/드레인 영역들(34/34a)을 가지며, 비교 비트라인(BL-2)으로 연장된 제4 소스/드레인 영역들(36/36a)을 갖는다. 트랜지스터들(T2/T2a)은 또한 제3 및 제4 소스/드레인 영역들 사이에 채널 영역들(32/32a)을 갖는다. 게이트들(16/16a)은 채널 영역들을 따르며 게이트 유전체 재료들(24/24a)에 의해 채널 영역들로부터 오프셋된다.
도 8의 실시예는 유리하게는 2T-1C 메모리 셀의 트랜지스터들 및 커패시터가 모두 수직으로 적층될 수 있게 하며, 이것은 메모리 셀들이 높은 레벨들의 집적화로 패킹될 수 있게 할 것이다.
도 8의 예시된 실시예는 지지 기판(15) 위에 BL-2를 및 BL-2 위에 BL-1을 갖는 구성을 포함하지만, 다른 실시예들에서, BL-2 및 BL-1의 상대적인 배향들은 BL-1이 지지 기판 위에 있으며 BL-2가 BL-1 위에 있도록 역전될 수 있다. 이러한 다른 실시예들에서, 예시된 커패시터들(38/38a)은 도시된 구성에 대하여 반전될 것이며 따라서 컨테이너-형 외부 노드들(40)은 아래쪽 대신에 위쪽으로 개방될 것이다.
도 2 내지 도 8을 참조하여 상기 설명된 메모리 어레이들의 다양한 실시예들의 이점은 이러한 실시예들이 메모리 어레이들 전체에 걸쳐 연장된 비교 비트라인들(예로서, BL-1 및 BL-2)에 대하여 대칭 레이아웃들을 가질 수 있으며 이러한 것은 덜 대칭인 레이아웃들에 비교하여 비교 비트라인들 사이에 저항/신호 미스매치들을 감소시킬 수 있다는 것이다.
상기 설명된 실시예들에서 예시된 커패시터들은 다른 실시예들에서 다른 용량성 유닛들로 대체될 수 있다. 예를 들면, 커패시터들 중 임의의 것은 둘 이상의 커패시터들을 조합하여 갖는 용량성 유닛으로 대체될 수 있다.
도 2 내지 도 8의 상기 설명된 실시예들의 트랜지스터들(T1 및 T2)은 임의의 적절한 구성들을 포함할 수 있다. 예를 들면, 예시된 실시예에서 트랜지스터들은 전계 효과 트랜지스터들이지만, 다른 실시예들에서 다른 적절한 트랜지스터들이 트랜지스터들(T1 및 T2) 중 하나 이상으로 대체될 수 있으며; 양극성 접합 트랜지스터들은 전계 효과 트랜지스터들에 대해 대안적으로 사용될 수 있는 트랜지스터 구성의 예이다. 여기에서 설명된 전계 효과 트랜지스터들은 애플리케이션에 의존하여 비-강유전성 재료 및/또는 강유전성 재료를 포함한 게이트 유전체 재료를 이용할 수 있다. 트랜지스터들의 게이트들은 다수의 구성들 중 임의의 것을 가질 수 있으며, 몇몇 예시적인 구성들은 도 9 내지 도 13을 참조하여 설명된다. 도면들은 구체적으로 T1 트랜지스터 게이트들과 관련되지만, 다른 실시예들에서 유사한 구성들이 T2 트랜지스터 게이트들을 위해 이용될 수 있다.
도 9를 참조하면, T1 트랜지스터 게이트(14)는 도 2 및 도 4 내지 도 8의 실시예들에서 이용된 유형의 구성으로 도시된다. 구체적으로, 트랜지스터 게이트는 균일한 폭의 블록이며, 이러한 폭은 채널 영역(26)의 길이("L")와 대략 동일하다. 반대로, 도 10 내지 도 13의 실시예들의 각각은 채널 영역의 길이보다 좁은 게이트를 가지며, 게이트로부터 및 채널 영역을 따라 연장되는 적어도 하나의 확장 영역(90)을 갖는다. 뿐만 아니라, 도 10 내지 도 13의 실시예들의 각각은 게이트(14)가 확장 영역으로 합쳐지는 적어도 하나의 만곡 영역(92)을 갖는다. 도 10의 실시예는 실질적으로 T-형 구성을 형성한 게이트(14) 및 확장 영역들(90)을 도시하고, 도 11의 실시예는 실질적으로 U-형 구성을 함께 형성하는 확장 영역(90) 및 게이트(14)를 도시하며, 도 12 및 도 13의 실시예들은 실질적으로 셸프-형 구성들을 형성하는 게이트(14) 및 확장 영역들(90)을 도시한다(도 13은 확장 영역들(90) 위에서 최상부 셸프로서 게이트(14)를 도시하며 도 12는 영역들(90) 아래에서 최하부 셸프로서 게이트(14)를 도시한다).
도 9의 것에 대하여 도 10 내지 도 13의 실시예들의 이점들은 요구된 액세스 구동 파라미터들에 대한 감소된 게이트 저항 및 연관된 감소된 전류 요건들을 포함할 수 있다.
상기 설명된 구조들 및 아키텍처들은 메모리(예로서, DRAM, SRAM 등)로 통합될 수 있으며 및/또는 그 외 전자 시스템들에서 이용될 수 있다. 이러한 전자 시스템들은, 예를 들면, 시계들, 텔레비전들, 휴대 전화들, 개인용 컴퓨터들, 자동차들, 산업용 제어 시스템들, 항공기 등과 같은, 광범위한 시스템들 중 임의의 것일 수 있다.
달리 특정되지 않는다면, 여기에서 설명된 다양한 재료들, 물질들, 조성물들 등은, 예를 들면, 원자 층 증착(ALD), 화학적 기상 증착(CVD), 물리적 기상 증착(PVD) 등을 포함하여, 현재 알려져 있거나 아직 개발되지 않은, 임의의 적절한 방법론들을 갖고 형성될 수 있다.
용어들("유전체" 및 "전기적 절연성") 양쪽 모두는 절연성 전기 속성들을 가진 재료들을 설명하기 위해 이용될 수 있다. 용어들은 본 개시에서 동의어로 고려된다. 몇몇 인스턴스들에서 용어("유전체") 및 다른 인스턴스들에서 용어("전기적 절연성")의 이용은 이어지는 청구항들 내에서 선행사를 단순화하기 위해 본 개시 내에서 언어 변화를 제공하는 것일 수 있으며 임의의 중요한 화학적 또는 전기적 차이들을 나타내기 위해 이용되지 않는다.
도면들에서 다양한 실시예들의 특정한 배향은 단지 예시 목적을 위한 것이며, 실시예들은 몇몇 애플리케이션들에서 도시된 배향들에 대해 회전될 수 있다. 여기에서 제공된 설명, 및 이어지는 청구항들은, 구조들이 도면들의 특정한 배향에 있는지 또는 이러한 배향에 대해 회전되는지에 관계없이, 다양한 특징들 사이에서 설명된 관계들을 갖는 임의의 구조들과 관련된다.
수반되는 예시들의 단면도들은 단지 단면들의 평면들 내에서의 특징들만을 도시하며, 도면들을 단순화하기 위해 단면들의 평면들 뒤에 있는 재료들을 도시하지 않는다.
구조가 또 다른 구조 "상에" 또는 "에 맞닿아" 있는 것으로 상기 나타내어 지지만, 그것은 다른 구조상에 바로 있을 수 있거나 또는 매개 구조들이 또한 존재할 수 있다. 반대로, 구조가 또 다른 구조 "상에 바로" 또는 "에 바로 맞닿아"로 나타내어질 때, 존재하는 매개 구조들은 없다. 구조가 또 다른 구조에 "연결되는" 또는 "결합되는" 것으로 나타내어질 때, 그것은 다른 구조에 직접 연결되거나 또는 결합될 수 있거나, 또는 매개 구조들이 존재할 수 있다. 반대로, 구조가 또 다른 구조에 "`직접 연결되는" 또는 "직접 결합되는" 것으로 나타내어질 때, 존재하는 매개 구조들은 없다.
몇몇 실시예들은 제1 및 제2 트랜지스터들을 가진 메모리 셀, 및 제1 및 제2 트랜지스터들에 대하여 수직으로 변위된 커패시터를 포함한다. 커패시터는 제1 트랜지스터의 소스/드레인 영역과 전기적으로 결합된 제1 노드, 제2 트랜지스터의 소스/드레인 영역과 전기적으로 결합된 제2 노드, 및 제1 및 제2 노드들 사이에서의 커패시터 유전체 재료를 갖는다.
몇몇 실시예들은 서로에 대하여 측방향으로 변위된 제1 및 제2 트랜지스터들을 가진 메모리 셀, 및 제2 및 제2 트랜지스터들 위의 커패시터를 포함한다. 커패시터는 제1 트랜지스터의 소스/드레인 영역과 전기적으로 결합된 외부 노드, 제2 트랜지스터의 소스/드레인 영역과 전기적으로 결합된 내부 노드, 및 내부 및 외부 노드들 사이에서의 커패시터 유전체 재료를 갖는다.
몇몇 실시예들은 서로에 대해 수직으로 변위된 제1 및 제2 트랜지스터들을 가진 메모리 셀, 및 제1 및 제2 트랜지스터들 사이에서의 커패시터를 포함한다. 커패시터는 제1 트랜지스터의 소스/드레인 영역과 전기적으로 결합된 제1 노드, 제2 트랜지스터의 소스/드레인 영역과 전기적으로 결합된 제2 노드, 및 제1 및 제2 노드들 사이에서의 커패시터 유전체 재료를 갖는다.
몇몇 실시예들은 반도체 베이스, 복수의 메모리 셀들을 포함한 메모리 어레이, 및 반도체 베이스와 복수의 메모리 셀들 사이에 끼어 있는 절연 막을 포함한 장치를 포함한다. 메모리 셀들의 각각은 제1 트랜지스터, 제2 트랜지스터 및 커패시터를 포함하며, 제1 트랜지스터, 제2 트랜지스터 및 커패시터의 각각은 반도체 베이스를 커버하는 절연 막 위에 있다.

Claims (10)

  1. 메모리 어레이에 있어서,
    메모리 셀들의 쌍을 포함하며, 상기 메모리 셀들의 각각은:
    서로에 대해 수평 방향으로 이격된 제1 및 제2 트랜지스터들 - 상기 제1 트랜지스터는 제1 게이트를 완전히 통과하여 연장되는 제1 반도체 필러를 가지며, 상기 제2 트랜지스터는 제2 게이트를 완전히 통과하여 연장되는 제2 반도체 필러를 가짐 - ;
    상기 제1 및 제2 트랜지스터들 위에 있는 커패시터로서, 상기 커패시터는 상기 제1 트랜지스터의 소스/드레인 영역과 전기적으로 결합된 외부 노드를 갖고, 상기 제2 트랜지스터의 소스/드레인 영역과 전기적으로 결합된 내부 노드를 가지며, 상기 내부 노드와 상기 외부 노드 사이에 커패시터 유전체 재료를 갖는, 상기 커패시터를 포함하고,
    상기 제1 트랜지스터는 상기 제1 반도체 필러 내에서 제1 소스/드레인 영역 및 제2 소스/드레인 영역을 가지며, 상기 외부 노드는 상기 제1 소스/드레인 영역과 전기적으로 결합되고;
    상기 제2 트랜지스터는 상기 제2 반도체 필러 내에서 제3 소스/드레인 영역 및 제4 소스/드레인 영역을 갖고, 상기 내부 노드는 상기 제3 소스/드레인 영역과 전기적으로 결합되며,
    상기 메모리 셀들 각각의 상기 제2 소스/드레인 영역들은 제1 비교 비트라인과 전기적으로 결합되고 - 상기 메모리 셀들 각각의 상기 제1 반도체 필러는 상기 외부 노드와 물리적으로 직접 접촉하며 상기 제1 비교 비트라인을 향해 연장되며 상기 제1 비교 비트라인과 물리적으로 직접 접촉함 -;
    상기 메모리 셀들 각각의 상기 제4 소스/드레인 영역들은 제2 비교 비트라인과 전기적으로 결합되고- 상기 메모리 셀들 각각의 상기 제2 반도체 필러는 상기 내부 노드와 물리적으로 직접 접촉하며 상기 제2 비교 비트라인을 향해 연장되며 상기 제2 비교 비트라인과 물리적으로 직접 접촉함 -;
    상기 제1 및 제2 비교 비트라인들은 서로 공통 수평 평면에 있고,
    상기 메모리 셀들은 제1 메모리 셀 및 제2 메모리 셀이고;
    상기 제1 및 제2 비교 비트라인들을 통한 축은 미러 평면을 규정하며;
    상기 제2 메모리 셀은 상기 제1 메모리 셀로부터 상기 미러 평면의 대향 측면 상에 있으며 상기 미러 평면에 걸친 상기 제1 메모리 셀의 미러 이미지인, 메모리 어레이.
  2. 청구항 1에 있어서,
    상기 제1 및 제2 비교 비트라인들은 서로 수평 방향으로 중첩하지 않는, 메모리 어레이.
  3. 메모리 셀에 있어서,
    서로에 대해 수직으로 변위된 제1 및 제2 트랜지스터들; 및
    상기 제1 트랜지스터와 상기 제2 트랜지스터 사이에서 수직이도록 배치된 커패시터로서, 상기 커패시터는 상기 제1 트랜지스터의 소스/드레인 영역과 전기적으로 결합된 제1 노드를 갖고, 상기 제2 트랜지스터의 소스/드레인 영역과 전기적으로 결합된 제2 노드를 가지며, 상기 제1 노드와 상기 제2 노드 사이에 커패시터 유전체 재료를 갖는, 상기 커패시터를 포함하고,
    상기 제2 노드는 수평 방향으로 연장하는 부분 및 상기 수평 방향으로 연장하는 부분으로부터 아래 방향으로 연장하는 2개의 수직으로 연장되는 부분들을 포함하는 형태를 가짐으로써, 상기 수직으로 연장되는 부분들 사이에 개구가 형성되며;
    상기 제1 노드는 상기 제2 노드의 상기 수직으로 연장되는 부분들 사이의 상기 개구 내에서 연장하고,
    상기 제1 트랜지스터는 상기 제1 노드와 제1 비교 비트라인 사이에 전체 거리를 연장하는 제1 반도체 필러를 포함하며,
    상기 제2 트랜지스터는 상기 제2 노드와 제2 비교 비트라인 사이에 전체 거리를 연장하는 제2 반도체 필러를 포함하는, 메모리 셀.
  4. 청구항 3에 있어서,
    상기 제1 트랜지스터는 상기 제1 반도체 필러 내에서 제1 소스/드레인 영역 및 제2 소스/드레인 영역을 가지며, 상기 제1 노드는 상기 제1 소스/드레인 영역과 전기적으로 결합되고;
    상기 제2 트랜지스터는 상기 제2 반도체 필러 내에서 제3 소스/드레인 영역 및 제4 소스/드레인 영역을 갖고, 상기 제2 노드는 상기 제3 소스/드레인 영역과 전기적으로 결합되며;
    상기 제2 및 제4 소스/드레인 영역들은 각각, 상기 제1 및 제2 비교 비트라인들과 전기적으로 결합되는, 메모리 셀.
  5. 청구항 3에 있어서,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터 중 적어도 하나는 적어도 하나의 만곡 영역을 갖도록 구성된 게이트, 및 상기 제1 트랜지스터 및 상기 제2 트랜지스터 중 적어도 하나의 트랜지스터의 채널 영역을 따라 상기 적어도 하나의 만곡 영역으로부터 연장하는 하나 이상의 확장 영역을 가지며;
    상기 게이트와 상기 하나 이상의 확장 영역은 함께 T-형 구성, 셸프-형 구성, 또는 U-형 구성을 형성하는, 메모리 셀.
  6. 장치에 있어서,
    반도체 베이스;
    상기 반도체 베이스 위에 있는 절연 막;
    상기 절연 막에 의해 지지되며, 복수의 메모리 셀들을 포함한 메모리 어레이로서; 상기 메모리 셀들의 각각은:
    제1 트랜지스터, 제2 트랜지스터 및 커패시터를 포함하며; 상기 커패시터는 상기 제1 트랜지스터의 소스/드레인 영역과 결합된 제1 노드를 가지며 상기 제2 트랜지스터의 소스/드레인 영역과 결합된 제2 노드를 갖는, 상기 메모리 어레이;
    복수의 쌍들의 비트라인들;
    복수의 워드라인들로서, 상기 메모리 셀들의 각각은 상기 복수의 쌍들의 비트라인들에 포함되는 연관된 쌍의 비트라인들에 결합되며 상기 복수의 워드라인들에 포함되는 연관된 단일의 워드라인에 결합되고, 상기 복수의 메모리 셀들에 포함되는 제1 메모리 셀은 상기 복수의 쌍들의 비트라인들에 포함되는 제1 쌍의 비트라인에 결합되며 상기 복수의 워드라인들에 포함되는 제1 워드라인에 결합되고, 상기 제1 메모리 셀의 상기 제1 및 제2 트랜지스터들 및 상기 커패시터는 상기 제1 쌍의 비트라인들 사이에서 직렬로 결합되는, 상기 복수의 워드라인들을 포함하고,
    상기 제1 트랜지스터는 상기 제1 노드로부터 상기 복수의 비트라인들에 포함되는 제1 비트라인까지 절연막의 위로 수직으로 연장되는 제1 반도체 포스트를 포함하고, 상기 제1 반도체 포스트들은 상기 제1 트랜지스터들의 소스/드레인 영역들을 포함하며,
    상기 제2 트랜지스터는 상기 제2 노드로부터 상기 복수의 비트라인들에 포함되는 제2 비트라인까지 절연막의 위로 수직으로 연장되는 제2 반도체 포스트를 포함하고, 상기 제2 반도체 포스트들은 상기 제2 트랜지스터들의 소스/드레인 영역들을 포함하는, 장치.
  7. 청구항 6에 있어서,
    상기 절연 막은 평면 표면을 포함하고;
    상기 제1 비트라인들과 상기 제2 비트라인들은 상기 평면 표면 상에 서로 평행하게 배치되는, 장치.
  8. 청구항 6에 있어서,
    상기 절연 막은 제1 표면과 상기 제1 표면과 다른 높이에 있는 제2 표면을 포함하고;
    상기 제1 비트라인들과 상기 제2 비트라인들은 각각 상기 제1 표면 및 상기 제2 표면 상에 있는, 장치.
  9. 청구항 8에 있어서,
    상기 제1 비트라인들과 상기 제2 비트라인들은 서로에 대해 겹쳐지는 부분들을 가지도록 형성되는, 장치.
  10. 청구항 6에 있어서,
    상기 제1 비트라인들과 상기 제2 비트라인들은 서로에 대해 수평 방향으로 이격되며;
    상기 제1 반도체 포스트들 중 하나는 상기 제1 비트라인 위에 배치되며, 상기 제2 반도체 포스트들 중 하나는 상기 제2 비트라인 위에 배치되는, 장치.
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