JP3597185B2 - 強誘電体メモリ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、強誘電体キャパシタの分極を利用してデータを記憶する、強誘電体メモリに関する。
【０００２】
【従来の技術】
従来より、強誘電体キャパシタの分極を利用してデータを記憶するメモリが知られており、強誘電体メモリと称されている。強誘電体を用いることにより、不揮発性で且つランダムアクセスが可能な半導体メモリを得ることができる。
【０００３】
強誘電体メモリ素子の原理を開示する文献としては、例えば、下記の非特許文献１がある。また、強誘電体メモリの回路構成を開示する文献としては、例えば、下記の特許文献１及び非特許文献１がある。
【０００４】
【特許文献１】
特開２００２−１５５６２号公報
【非特許文献１】
「低消費電力，高速ＬＳＩ技術」、株式会社リアライズ社、平成１０年１月３１日、Ｐ２３１−Ｐ２５０
【０００５】
上記特許文献１に示されているように、強誘電体メモリデバイスは、メモリセルアレイを備えている。メモリセルアレイには、１個または複数個のメモリセルブロックが設けられている。それぞれのメモリセルブロックは、マトリクス状に配列された複数の強誘電体メモリセルと、複数のビット線と、複数のワード線と、複数のプレート線とを備えている。
【０００６】
強誘電体メモリセルは、１個または２個のトランジスタと１個または２個の強誘電体キャパシタとを有する。１個のトランジスタと１個の強誘電体キャパシタのみを備える強誘電体メモリセルを、１Ｔ１Ｃ型メモリセルと称する。２個のトランジスタと２個の強誘電体キャパシタとを備える強誘電体メモリセルを、２Ｔ２Ｃ型メモリセルと称する。
【０００７】
ビット線は、強誘電体メモリセルの行方向に沿って設けられる。強誘電体メモリセル内の各トランジスタのドレインは、対応するビット線に共通接続される。
【０００８】
ワード線およびプレート線は、強誘電体メモリセルの列方向に沿って設けられる。ワード線には、対応するトランジスタのゲートに接続される。また、プレート線は、対応するトランジスタのソースに、強誘電体キャパシタを介して接続される。
【０００９】
データを読み出すとき、選択されたワード線およびプレート線の電位が、読み出し電位に設定される。これにより、トランジスタがオンして、記憶データがビット線に出力される。記憶データの値は、強誘電体キャパシタの分極方向によって異なる。
【００１０】
強誘電体メモリでは、データを読み出すことによって、記憶データが破壊される。このため、強誘電体メモリセルからデータを読み出すたびに、同じ値の記憶データが再書き込みされる。
【００１１】
上述したように、ワード線およびプレート線は、ともに列方向に配列されている。このため、データ読み出し時には、同じワード線に接続され且つ同じプレート線に接続された強誘電体メモリセルの全てから、同時にデータが読み出される。例えば、８個の強誘電体メモリセルが同じワード線に接続され且つ同じプレート線に接続されている場合に、これらの強誘電体メモリセルのうちの４個の強誘電体メモリセルのみからデータを読み出すことはできない。このような場合には、８個のデータを読み出して、必要な４個のデータのみがメモリセルアレイから出力される。
【００１２】
【発明が解決しようとする課題】
周知のように、強誘電体キャパシタの特性は、データのアクセス回数に依存して、劣化する。そして、強誘電体キャパシタは、ある程度まで劣化すると、データを記憶することができなくなる。このため、強誘電体メモリには、寿命が短いという欠点がある。
【００１３】
加えて、従来の強誘電体メモリは、上述のように、読み出す必要がないデータまで同時に読み出されるように構成されている。さらに、読み出す必要がないデータについても、読み出し後の再書き込みを行う必要がある。このような再書き込みは、強誘電体メモリの寿命を、実質的に低下させている。
【００１４】
例えば、上述の例、すなわち４ビットのデータを読み出すために８個の強誘電体メモリセルにアクセスする必要がある強誘電体メモリの例では、必要なデータの読み出し頻度と不必要なデータの読み出し頻度とが同じになる。したがって、強誘電体メモリの寿命は、実質的に半分になっていることになる。
【００１５】
強誘電体キャパシタのアクセス耐性を１０１０回であると仮定すると、４ビットのデータを読み出すために８個の強誘電体メモリセルにアクセスする強誘電体メモリでは、平均的なアクセス耐性は５×１０９ である。
【００１６】
強誘電体メモリセルが寿命に達した場合、書き込まれた値と異なる値のデータが読み出されてしまうおそれがあり、データの信頼性が損なわれる。
【００１７】
強誘電体メモリセルに対する必要のないアクセスを減らすためには、メモリセルブロック１個当たりのメモリセル数を減らせばよい。すなわち、メモリセルブロックを小さくすれば、同じワード線に接続され且つ同じプレート線に接続されているメモリセルの個数が少なくなるので、不必要なアクセスの頻度を低減することができる。しかしながら、メモリセルブロックを小さくする場合、ワード線およびプレート線の本数が増加し、したがって、ワード線およびプレート線を制御する回路の規模が増大してしまう。
【００１８】
このような理由から、周辺回路の規模を増大させることなく不必要なアクセスの頻度を低減することができ、記憶データの信頼性が高い強誘電体メモリが、嘱望されていた。
【００１９】
【課題を解決するための手段】
第１の発明に係る強誘電体メモリは、第１選択端子および第２選択端子の電位が読み出し電位のときにデータ端子から記憶値を出力する強誘電体メモリセルをｍ行ｎ列（ｍ、ｎは自然数）に配置してなるメモリセルブロックと、複数の強誘電体メモリセルのデータ端子にそれぞれ共通接続された複数のビット線と、複数の強誘電体メモリセルの第１選択端子にそれぞれ共通接続された複数の第１選択線と、複数の強誘電体メモリセルの第２選択端子にそれぞれ共通接続された複数の第２選択線とを備え、同一の第１選択線および第２選択線に接続された強誘電体メモリの個数がｊ個（ｊはｍの因数）ずつになるように、第１の選択線および第２の選択線が配置された強誘電体メモリであって、第１選択線が、列ごとに設けられ、対応する列の全ての強誘電体メモリセルの第１選択端子にそれぞれ接続されたｎ本のプレート線であり、且つ、第２選択線が、複数の列にまたがって設けられ、対応する各列のｊ個ずつの強誘電体メモリセルの第２選択端子にそれぞれ接続されたｎ本のワード線であることを特徴とする。
また、第２の発明に係る強誘電体メモリは、第１選択端子および第２選択端子の電位が読み出し電位のときにデータ端子から記憶値を出力する強誘電体メモリセルをｍ行ｎ列（ｍ、ｎは自然数）に配置してなるメモリセルブロックと、複数の強誘電体メモリセルのデータ端子にそれぞれ共通接続された、複数のビット線と、複数の強誘電体メモリセルの第１選択端子にそれぞれ共通接続された複数の第１選択線と、複数の強誘電体メモリセルの第２選択端子にそれぞれ共通接続された、複数の第２選択線とを備え、同一の第１選択線および第２選択線に接続された強誘電体メモリの個数がｊ個（ｊはｍの因数）ずつになるように第１の選択線および第２の選択線が配置された強誘電体メモリであって、第１選択線が、列ごとに設けられ、対応する列の全ての強誘電体メモリセルの第１選択端子にそれぞれ接続されたｎ本のワード線であり、且つ、第２選択線が、複数の列にまたがって設けられ、対応する各列のｊ個ずつの強誘電体メモリセルの第２選択端子にそれぞれ接続されたｎ本のプレート線であることを特徴とする。
【００２０】
第１、第２の発明によれば、同一の第１選択線に接続され且つ同一の第２選択線に接続された強誘電体メモリの個数をｊ個（ｊはｍの因数）とすることができる。したがって、第１の発明によれば、本来読み出したい数のデータのみにアクセスされるように、第２選択線を配置することが可能となる。
【００２１】
第３の発明に係る強誘電体メモリは、第１選択端子および第２選択端子の電位が読み出し電位のときにデータ端子から記憶値を出力する記憶用強誘電体メモリセルをｍ行ｎ列（ｍ、ｎは自然数）に配置してなる記憶用メモリセルブロックと、第１選択端子および第２選択端子の電位が読み出し電位のときにデータ端子から記憶値を出力する判定用強誘電体メモリセルを１行ｎ列に配置してなる判定用メモリセルブロックと、記憶用メモリセルブロックの行ごとに設けられ、対応する行の記憶用強誘電体メモリセルのデータ端子にそれぞれ共通接続された複数のビット線と、判定用メモリセルブロックの行ごとに設けられ、対応する行の判定用強誘電体メモリセルのデータ端子にそれぞれ共通接続された判定用ビット線と、記憶用メモリセルブロックおよび判定用メモリセルブロックの列ごとに共通して設けられ、対応する記憶用強誘電体メモリセルおよび判定用強誘電体メモリセルの第１選択端子にそれぞれ共通接続された複数の第１選択線と、記憶用メモリセルブロックの列ごとに複数本ずつ設けられ、対応する列の記憶用強誘電体メモリセルの第２選択端子がそれぞれいずれか１本のみに共通接続された第２選択線と、判定用メモリセルブロックの列ごとに１本ずつ設けられ、対応する列の判定用強誘電体メモリセルの第２選択端子に接続された第３選択線と、読み出すべき記憶用強誘電体メモリが属する列の第１選択線に選択的に読み出し電位を供給する第１選択線制御回路と、読み出すべき記憶用強誘電体メモリが属する列の複数の第２選択線のうち当該読み出すべき記憶用強誘電体メモリが接続された第２選択線のみに選択的に読み出し電位を供給する第２選択線制御回路と、読み出すべき記憶用強誘電体メモリが属する列の第３選択線に選択的に読み出し電位を供給する第３選択線制御回路と、判定用強誘電体メモリセルの記憶値の正誤を判定する判定回路とを備える。
【００２２】
第３の発明によれば、任意の記憶用強誘電体メモリセルから読み出しを行う際に、該当する列のすべての記憶用強誘電体メモリセルがアクセスされるのではなく、当該列の一部の記憶用強誘電体メモリセルのみがアクセスされる。その一方で、当該一部の記憶用強誘電体メモリセルがアクセスされるたびに、当該列に対応する判定用強誘電体メモリセルもアクセスされる。したがって、当該列の各記憶用強誘電体メモリセルに対するアクセス回数よりも、当該列に対応する判定用強誘電体メモリセルへのアクセス回数の方が多くなる。例えば同時にアクセスされる記憶用メモリセルブロックがｍ／２個の場合、判定用強誘電体メモリセルへのアクセス回数の平均は、記憶用強誘電体メモリセルへのアクセス回数の２倍になる。このため、記憶用強誘電体メモリセルが完全に劣化する前に、この記憶用強誘電体メモリセルが判定用回路によって寿命であると判断される。したがって、第３の発明によれば、記憶用強誘電体メモリセルの寿命が近づいていることを、実際に劣化してしまうよりも前に判断することができる。
【００２３】
【発明の実施の形態】
以下、この発明の実施の形態について、図面を用いて説明する。なお、図中、各構成成分の大きさ、形状および配置関係は、本発明が理解できる程度に概略的に示してあるにすぎず、また、以下に説明する数値的条件は単なる例示にすぎない。
【００２４】
第１の実施の形態
第１の発明の一実施形態について、図１〜図３を用いて説明する。
【００２５】
図１は、この実施の形態に係る強誘電体メモリに設けられたメモリセルアレイの要部構成を概略的に示すブロック図である。また、図２は、強誘電体メモリセルの内部構造を示す回路図である。
【００２６】
図１に示されたように、このメモリセルアレイ１００は、メモリセルブロック１１０と、ビット線ＢＬ０〜ＢＬ７，ＢＬｂ０〜ＢＬｂ７と、プレート線ＰＬ０〜ＰＬ７と、ワード線ＷＬ０〜ＷＬ７と、センスアンプＳＡ０〜ＳＡ７とを備えている。
【００２７】
メモリセルブロックは、８行８列の強誘電体メモリセルＭ００〜Ｍ７７を備えている。図２に示したように、強誘電体メモリセルＭ００〜Ｍ７７は、２個のトランジスタＴｒ０，Ｔｒ１と、２個の強誘電体キャパシタＦＣ０，ＦＣ１とを備えている。トランジスタＴｒ０は、ゲートでワード線ＷＬに接続され、ドレインでビット線ＢＬに接続される。同様に、トランジスタＴｒ１は、ゲートでワード線ＷＬに接続され、ドレインでビット線ＢＬｂに接続される。強誘電体キャパシタＦＣ０は、一端でプレート線ＰＬに接続され、他端でトランジスタＴｒ０のソースに接続される。同様に、強誘電体キャパシタＦＣ１は、一端でプレート線ＰＬに接続され、他端でトランジスタＴｒ１のソースに接続される。このような構成によれば、ワード線ＷＬが読み出し電位（ハイレベル）になるとトランジスタＴｒ０，Ｔｒ１がオンし、さらに、プレート線ＰＬが読み出し電位（ハイレベル）になると強誘電体キャパシタＦＣ０，ＦＣ１の端子間に電位差が発生する。これにより、強誘電体キャパシタＦＣ０，ＦＣ１の記憶値が、ビット線ＢＬ，ＢＬｂに出力される。
【００２８】
ビット線ＢＬ０〜ＢＬ７，ＢＬｂ０〜ＢＬｂ７は、強誘電体メモリセルＭ００〜Ｍ７７の行ごとに設けられている。ビット線ＢＬ０〜ＢＬ７は、対応する行に配置されたトランジスタＴｒ０のドレインに共通接続されている（図２参照）。一方、ビット線ＢＬｂ０〜ＢＬｂ７は、対応する行に配置されたトランジスタＴｒ１のドレインに共通接続されている。
【００２９】
プレート線ＰＬ０〜ＰＬ７は、強誘電体メモリセルＭ００〜Ｍ７７の列ごとに設けられている。これらのプレート線ＰＬ０〜ＰＬ７は、対応する列に配置された強誘電体キャパシタＦＣ０，ＦＣ１に、共通接続されている（図２参照）。
【００３０】
ワード線ＷＬ０〜ＷＬ７は、強誘電体メモリセルＭ００〜Ｍ７７の列方向に沿って、設けられている。ワード線ＷＬ０，ＷＬ２，ＷＬ４，ＷＬ６は、対応する列の下段４個の強誘電体メモリセルと、次列の上段４個の強誘電体メモリセルとに、電位を供給する。一方、ワード線ＷＬ１，ＷＬ３，ＷＬ５，ＷＬ７は、対応する列の下段４個の強誘電体メモリセルと、前列の上段４個の強誘電体メモリセルとに、電位を供給する。これにより、同一のワード線に接続される強誘電体メモリの個数は、１列当たり４個になる。それぞれのワード線ＷＬ０〜ＷＬ７は、対応する強誘電体メモリセルに設けられたトランジスタＴｒ０，Ｔｒ１のゲートに接続される（図２参照）。
【００３１】
センスアンプＳＡ０〜ＳＡ７は、ビット線対ＢＬ０〜ＢＬ７，ＢＬｂ０〜ＢＬｂ７に接続される。センスアンプＳＡ０〜ＳＡ７は、対応するビット線対の電位を増幅して、強誘電体メモリの外部に出力する。
【００３２】
図３は、プレート線ＰＬ０〜ＰＬ７およびワード線ＷＬ０〜ＷＬ７の配線レイアウトを概念的に示す平面図である。
【００３３】
プレート線ＰＬ０〜ＰＬ７は、それぞれ、金属で直線上に形成され、列ごとに設けられている。プレート線ＰＬ０〜ＰＬ７は、同じサイズで、等間隔に配置されている。
【００３４】
ワード線ＷＬ０〜ＷＬ７は、ゲート配線パターンＧＬ０〜ＧＬ７と、金属配線パターンＭＬ１，ＭＬ３，ＭＬ５，ＭＬ７とを備えている。ゲート配線パターンＧＬ０〜ＧＬ７は、ゲート配線層に、トランジスタＴｒ０，Ｔｒ１（図２参照）のゲートと同じ材料（例えばポリシリコンなど）によって形成される。金属配線パターンＭＬ０〜ＭＬ７は、金属配線層に、例えばアルミニウムなどによって形成される。ここで、ゲート配線パターンＧＬ０，ＧＬ２，ＧＬ４，ＧＬ６は、階段状に形成され、連続する２列の強誘電体メモリセルを４ビットずつ相互接続している。ゲート配線パターンＧＬ１，ＧＬ３，ＧＬ５，ＧＬ７は、部分ゲート配線パターンＧＬａ１，ＧＬａ３，ＧＬａ５，ＧＬａ７およびＧＬｂ１，ＧＬｂ３，ＧＬｂ５，ＧＬｂ７によって構成されている。これらの部分ゲート配線パターンは、同一列の連続する強誘電体メモリセルを４ビットづつ相互接続している。また、金属配線パターンＭＬ１，ＭＬ３，ＭＬ５，ＭＬ７は、逆階段状に形成され、連続する２列の強誘電体メモリセルを４ビットずつに対応している。それぞれの金属配線パターンＭＬ１，ＭＬ３，ＭＬ５，ＭＬ７は、スルーホールＨ１，Ｈ２，Ｈ３，Ｈ４を介して、部分ゲート配線パターンＧＬｂ１，ＧＬｂ３，ＧＬｂ５，ＧＬｂ７に接続される。
【００３５】
このように、この実施の形態に係る強誘電体メモリでは、プレート線ＰＬ０〜ＰＬ７およびワード線ＷＬ０〜ＷＬ７の形状を、連続する繰り返しパターンで構成することができる。
【００３６】
次に、図１〜図３に示した強誘電体メモリの動作を説明する。以下の説明では、強誘電体メモリセルＭ００〜Ｍ０３の記憶データを同時に読み出す場合を例に採る。
【００３７】
まず、ワード線ＷＬ０の電位が、所定の読み出し電位（ハイレベル）に設定される。これにより、各強誘電体メモリセルＭ００〜Ｍ０３，Ｍ１４〜Ｍ１７に設けられたトランジスタＴｒ０，Ｔｒ１（図２参照）のゲートに、所定の電位が印加される。
【００３８】
次に、プレート線ＰＬ０の電位が、所定の読み出し電位（ハイレベル）に設定される。これにより、各強誘電体メモリセルＭ００〜Ｍ０７に設けられた強誘電体キャパシタＦＣ０，ＦＣ１の端子に、所定の電位が印加される。
【００３９】
ワード線ＷＬ０およびプレート線ＰＬ０に読み出し電位が供給されることにより、強誘電体メモリセルＭ００〜Ｍ０３からビット線ＢＬ０〜ＢＬ３，ＢＬｂ０〜ＢＬｂ３に、微小電位が出力される。上述のように、各強誘電体メモリセルは、一対の強誘電体キャパシタＦＣ０，ＦＣ１を有している（図２参照）。各強誘電体メモリセルにおいて、強誘電体キャパシタＦＣ０には「１」または「０」の一方が記録されており、強誘電体キャパシタＦＣ１には「１」または「０」の他方が記録されている。ビット線ＢＬ０〜ＢＬ３，ＢＬｂ０〜ＢＬｂ３に出力される微小電位の値は、対応する強誘電体キャパシタに記憶された値に応じて、異なる。センスアンプＳＡ０〜ＳＡ３は、対応するビット線の微小電位を増幅して、強誘電体メモリの外部に出力する。
【００４０】
強誘電体メモリセルＭ０４〜Ｍ０７は、プレート線ＰＬ０に接続されているが、ワード線ＷＬ０には接続されていない。したがって、強誘電体キャパシタＦＣ０，ＦＣ１の端子にはハイレベル電位が印加されるが、トランジスタＴｒ０，Ｔｒ１のゲートにはローレベル電位が印加される。このため、強誘電体キャパシタＦＣ０，ＦＣ１からのデータ読み出しは、行われない。したがって、強誘電体メモリセルＭ０４〜Ｍ０７では、強誘電体キャパシタＦＣ０，ＦＣ１の劣化は進行しない。
【００４１】
一方、強誘電体メモリセルＭ１４〜Ｍ１７は、ワード線ＷＬ０に接続されているが、プレート線ＰＬ０には接続されていない。したがって、トランジスタＴｒ０，Ｔｒ１のゲートにはハイレベル電位が印加されるが、強誘電体キャパシタＦＣ０，ＦＣ１の端子にはローレベル電位が印加される。このため、強誘電体キャパシタＦＣ０，ＦＣ１からのデータ読み出しは、行われない。したがって、強誘電体メモリセルＭ１４〜Ｍ１７では、強誘電体キャパシタＦＣ０，ＦＣ１の劣化は進行しない。
【００４２】
このように、この実施の形態では、同一列に８個の強誘電体メモリセルが設けられているにも拘わらず、同時にデータが読み出されるのは４ビットずつである。したがって、４ビットずつデータを読み出す場合に、強誘電体メモリセルＭ００〜Ｍ０７へのアクセス頻度が、平均して、従来の強誘電体メモリの半分になる。加えて、３ビット以下のデータを読み出したい場合のアクセス頻度も、平均して、従来の強誘電体メモリの半分になる。
【００４３】
したがって、この実施の形態に係る強誘電体メモリは、従来の２倍の寿命を期待することができる。
【００４４】
加えて、この実施の形態に係る強誘電体メモリは、強誘電体メモリセルへの無駄なアクセスを減らすことができるので、消費電力を低減することができる。
【００４５】
また、図３に示したようなレイアウト構成を採用することにより、半導体集積回路の回路規模が小さく、且つ、設計が容易である。
【００４６】
第２の実施の形態
第１の発明の他の実施形態について、図４〜図６を用いて説明する。
【００４７】
図４は、この実施の形態に係る強誘電体メモリに設けられたメモリセルアレイの要部構成を概略的に示すブロック図である。
【００４８】
図４に示されたように、この実施の形態に係る強誘電体メモリのメモリセルアレイ２００は、ワード線ＷＬ０〜ＷＬ７のレイアウトが、第１の実施の形態に係る強誘電体メモリと異なる。
【００４９】
ワード線ＷＬ０〜ＷＬ７は、強誘電体メモリセルＭ００〜Ｍ７７の列方向に沿って、設けられている。ワード線ＷＬ０〜ＷＬ３は、第１〜第４列に対応しており、１列につき２個ずつの強誘電体メモリセルに電位を供給する。また、ワード線ＷＬ４〜ＷＬ７は、第５〜第８列に対応しており、１列につき２個ずつの強誘電体メモリセルに電位を供給する。それぞれのワード線ＷＬ０〜ＷＬ７は、対応する強誘電体メモリセルに設けられたトランジスタＴｒ０，Ｔｒ１（図２参照）のゲートに接続される。
【００５０】
図５は、ワード線ＷＬ０〜ＷＬ７の配線レイアウトの一例を概念的に示す平面図である。なお、プレート線ＰＬ０〜ＰＬ７のレイアウト構成は、第１の実施の形態の場合（図３参照）と同様である。
【００５１】
ワード線ＷＬ０〜ＷＬ７は、ゲート配線パターンＧＬ０〜ＧＬ７と、金属配線パターンＭＬ１〜ＭＬ３，ＭＬ５〜ＭＬ７とを備えている。
【００５２】
ゲート配線パターンＧＬ０〜ＧＬ７は、ゲート配線層に、トランジスタＴｒ０，Ｔｒ１（図２参照）のゲートと同じ材料（例えばポリシリコンなど）によって形成されている。ゲート配線パターンＧＬ１〜ＧＬ３は、それぞれ２本ずつの部分的なゲート配線パターンＧＬａ１〜ＧＬａ３，ＧＬｂ１〜ＧＬｂ３を含んでいる。同様に、ゲート配線パターンＧＬ５〜ＧＬ７は、それぞれ２本ずつの部分的なゲート配線パターンＧＬａ５〜ＧＬａ７，ＧＬｂ５〜ＧＬｂ７を含んでいる。図５に示されているように、各ゲート配線パターンは、階段状に形成され、対応する列の強誘電体メモリセルを２ビットずつ相互接続している。
【００５３】
金属配線パターンＭＬ１〜ＭＬ３，ＭＬ５〜ＭＬ７は、金属配線層に、例えばアルミニウムなどによって形成されている。これらの金属配線パターンＭＬ１〜ＭＬ３，ＭＬ５〜ＭＬ７は、連続する２列に対応させて、逆階段状に形成されている。それぞれの金属配線パターンＭＬ１〜ＭＬ３，ＭＬ５〜ＭＬ７は、スルーホールＨ１〜Ｈ３，Ｈ５〜Ｈ７を介して、ゲート配線パターンＧＬ０〜ＧＬ３，ＧＬ５〜ＧＬ７に接続されている。
【００５４】
このように、この実施の形態に係る強誘電体メモリでは、ワード線ＷＬ０〜ＷＬ７の形状を、連続する繰り返しパターンで構成することができる。
【００５５】
図６は、ワード線ＷＬ０〜ＷＬ７の配線レイアウトの他の例を概念的に示す平面図である。なお、プレート線ＰＬ０〜ＰＬ７のレイアウト構成は、第１の実施の形態の場合（図３参照）と同様である。
【００５６】
ワード線ＷＬ０〜ＷＬ７は、ゲート配線パターンＧＬ０〜ＧＬ７と、金属配線パターンＭＬ０〜ＭＬ７とを備えている。
【００５７】
ここで、図６の例では、ゲート配線パターンＧＬ０〜ＧＬ７と強誘電体メモリセル（すなわちトランジスタＴｒ０，Ｔｒ１のゲート）との接続位置が、２個の強誘電体メモリセルごとに半周期ずつずらされている。
【００５８】
ゲート配線パターンＧＬ０〜ＧＬ７は、ゲート配線層に、トランジスタＴｒ０，Ｔｒ１（図２参照）のゲートと同じ材料（例えばポリシリコンなど）によって形成される。ゲート配線パターンＧＬ１〜ＧＬ３は、それぞれ２本ずつの部分的なゲート配線パターンＧＬａ１〜ＧＬａ３，ＧＬｂ１〜ＧＬｂ３を含んでいる。同様に、ゲート配線パターンＧＬ５〜ＧＬ７は、それぞれ２本ずつの部分的なゲート配線パターンＧＬａ５〜ＧＬａ７，ＧＬｂ５〜ＧＬｂ７を含んでいる。図６に示されているように、各ゲート配線パターンは、階段状に形成され、対応する列の強誘電体メモリセルを２ビットずつ相互接続している。
【００５９】
金属配線パターンＭＬ０〜ＭＬ７は、金属配線層に、例えばアルミニウムなどによって形成される。これらの金属配線パターンＭＬ０〜ＭＬ７は、各列に対応させて、直線状に形成されている。それぞれの金属配線パターンＭＬ０〜ＭＬ７は、スルーホールＨ０〜Ｈ７を介して、ゲート配線パターンＧＬ０〜ＧＬ７に接続される。但し、スルーホールＨ０，Ｈ４は、必ずしも設けなくてよい。
【００６０】
次に、この実施の形態に係る強誘電体メモリの動作を説明する。以下の説明では、強誘電体メモリセルＭ００，Ｍ０１の記憶データを同時に読み出す場合を例に採る。
【００６１】
まず、ワード線ＷＬ０の電位が、所定の読み出し電位（ハイレベル）に設定される。これにより、各強誘電体メモリセルＭ００，Ｍ０１に設けられたトランジスタＴｒ０，Ｔｒ１（図２参照）のゲートに、所定の電位が印加される。
【００６２】
次に、プレート線ＰＬ０の電位が、所定の読み出し電位（ハイレベル）に設定される。これにより、各強誘電体メモリセルＭ００，Ｍ０１に設けられた強誘電体キャパシタＦＣ０，ＦＣ１の端子に、所定の電位が印加される。
【００６３】
ワード線ＷＬ０およびプレート線ＰＬ０に読み出し電位が供給されることにより、強誘電体メモリセルＭ００，Ｍ０１からビット線ＢＬ０，ＢＬ１，ＢＬｂ０，ＢＬｂ１に、微小電位が出力される。センスアンプＳＡ０，ＳＡ１は、対応するビット線の微小電位を増幅して、強誘電体メモリの外部に出力する。
【００６４】
一方、強誘電体メモリセルＭ０２〜Ｍ０７は、プレート線ＰＬ０には接続されているが、ワード線ＷＬ０には接続されていない。したがって、これらの強誘電体メモリセルＭ０２〜Ｍ０７では、強誘電体キャパシタＦＣ０，ＦＣ１からのデータ読み出しは行われず、したがって、これらのキャパシタＦＣ０，ＦＣ１の劣化は進行しない。
【００６５】
一方、強誘電体メモリセルＭ１２，Ｍ１３，Ｍ２４，Ｍ２５，Ｍ３６，Ｍ３７は、ワード線ＷＬ０には接続されているが、プレート線ＰＬ０には接続されていない。したがって、これらの強誘電体メモリセルでは、強誘電体キャパシタＦＣ０，ＦＣ１からのデータ読み出しは行われず、したがって、これらのキャパシタＦＣ０，ＦＣ１の劣化は進行しない。
【００６６】
このように、この実施の形態では、同一列に８個の強誘電体メモリセルが設けられているにも拘わらず、同時にデータが読み出されるのは２ビットずつである。したがって、２ビットずつデータを読み出す場合に、強誘電体メモリセルＭ００〜Ｍ０７へのアクセス頻度が、平均して、従来の強誘電体メモリの４分の１になる。加えて、１ビットのデータを読み出したい場合のアクセス頻度も、平均して、従来の強誘電体メモリの４分の１になる。
【００６７】
したがって、この実施の形態に係る強誘電体メモリは、従来の４倍の寿命を期待することができる。
【００６８】
加えて、この実施の形態に係る強誘電体メモリは、強誘電体メモリセルへの無駄なアクセスを減らすことができるので、消費電力を低減することができる。
【００６９】
また、図５または図６に示したようなレイアウト構成を採用することにより、半導体集積回路の回路規模が小さく、且つ、設計が容易である。
【００７０】
第３の実施の形態
第１の発明の第３実施形態について、図７および図８を用いて説明する。
【００７１】
図７は、この実施の形態に係る強誘電体メモリに設けられたメモリセルアレイの要部構成を概略的に示すブロック図である。
【００７２】
図７に示されたように、このメモリセルアレイ７００は、プレート線ＰＬ０〜ＰＬ７およびワード線ＷＬ０〜ＷＬ７のレイアウトが、上述の第１の実施の形態と異なる。
【００７３】
ワード線ＷＬ０〜ＷＬ７は、強誘電体メモリセルＭ００〜Ｍ７７の列ごとに設けられている。ワード線ＷＬ０〜ＷＬ７は、対応する列に配置されたトランジスタＴｒ０，Ｔｒ１のゲートに、共通接続されている（図２参照）。
【００７４】
プレート線ＰＬ０〜ＰＬ７は、それぞれ、強誘電体メモリセルＭ００〜Ｍ７７の２列にまたがって設けられ、対応する各列の４ビットずつの強誘電体メモリセルに電位を供給する。それぞれのプレート線ＰＬ０〜ＰＬ７は、対応する強誘電体メモリセルに設けられた強誘電体キャパシタＦＣ０，ＦＣ１の一端に接続される（図２参照）。
【００７５】
図８は、プレート線ＰＬ０〜ＰＬ７の配線レイアウトを概念的に示す平面図である。なお、ワード線ＷＬ０〜ＷＬ７は、それぞれ、例えば、ゲート配線層に、トランジスタＴｒ０，Ｔｒ１（図２参照）のゲートと同じ材料（例えばポリシリコンなど）によって形成されている。
【００７６】
プレート線ＰＬ０〜ＰＬ７は、第１配線層に形成された矩形の第１配線パターンＰＬａ０〜ＰＬａ７と、第２配線層に形成された直線状の第２配線パターンＰＬｂ０〜ＰＬｂ７とを備えている。図８に示したように、第１配線パターンは２行４列の強誘電体メモリセルごとに設けられ、対応する強誘電体メモリセルに設けられた強誘電体キャパシタＦＣ０，ＦＣ１（図２参照）に接続されている。また、第２配線パターンＰＬｂ０〜ＰＬｂ７は、強誘電体メモリセルの各列に沿って設けられており、スルーホールＨ０〜Ｈ７を介して、対応する第１配線パターンＰＬａ０〜ＰＬａ７に接続されている。
【００７７】
このように、この実施の形態に係る強誘電体メモリでは、プレート線ＰＬ０〜ＰＬ７を、連続する繰り返しパターンで構成することができる。
【００７８】
次に、図７および図８に示した強誘電体メモリの動作を説明する。以下の説明では、強誘電体メモリセルＭ００〜Ｍ０３の記憶データを同時に読み出す場合を例に採る。
【００７９】
まず、ワード線ＷＬ０の電位が、所定の読み出し電位（ハイレベル）に設定される。これにより、各強誘電体メモリセルＭ００〜Ｍ０７に設けられたトランジスタＴｒ０，Ｔｒ１（図２参照）のゲートに、所定の電位が印加される。
【００８０】
次に、プレート線ＰＬ０の電位が、所定の読み出し電位（ハイレベル）に設定される。これにより、各強誘電体メモリセルＭ００〜Ｍ０３，Ｍ１０〜Ｍ１３に設けられた強誘電体キャパシタＦＣ０，ＦＣ１の端子に、所定の電位が印加される。
【００８１】
ワード線ＷＬ０およびプレート線ＰＬ０に読み出し電位が供給されることにより、強誘電体メモリセルＭ００〜Ｍ０３からビット線ＢＬ０〜ＢＬ３，ＢＬｂ０〜ＢＬｂ３に、微小電位が出力される。センスアンプＳＡ０〜ＳＡ３は、対応するビット線の微小電位を増幅して、強誘電体メモリの外部に出力する。
【００８２】
一方、強誘電体メモリセルＭ０４〜Ｍ０７は、ワード線ＷＬ０には接続されているが、プレート線ＰＬ０には接続されていない。したがって、これらの強誘電体メモリセルＭ０４〜Ｍ０７では、強誘電体キャパシタＦＣ０，ＦＣ１からのデータ読み出しは行われず、したがって、これらのキャパシタＦＣ０，ＦＣ１の劣化は進行しない。
【００８３】
一方、強誘電体メモリセルＭ１０〜Ｍ１３は、プレート線ＰＬ０には接続されているが、ワード線ＷＬ０には接続されていない。したがって、これらの強誘電体メモリセルでは、強誘電体キャパシタＦＣ０，ＦＣ１からのデータ読み出しは行われず、したがって、これらのキャパシタＦＣ０，ＦＣ１の劣化は進行しない。
【００８４】
このように、この実施の形態では、同一列に８個の強誘電体メモリセルが設けられているにも拘わらず、同時にデータが読み出されるのは４ビットずつである。したがって、４ビットずつデータを読み出す場合に、強誘電体メモリセルＭ００〜Ｍ０７へのアクセス頻度が、平均して、従来の強誘電体メモリの半分になる。加えて、３ビット以下のデータを読み出したい場合のアクセス頻度も、平均して、従来の強誘電体メモリの半分になる。
【００８５】
したがって、この実施の形態に係る強誘電体メモリは、従来の２倍の寿命を期待することができる。
【００８６】
加えて、この実施の形態に係る強誘電体メモリは、強誘電体メモリセルへの無駄なアクセスを減らすことができるので、消費電力を低減することができる。
【００８７】
また、図８に示したようなレイアウト構成を採用することにより、半導体集積回路の回路規模が小さく、且つ、設計が容易である。
【００８８】
第４の実施の形態
第１の発明の第４実施形態について、図９および図１０を用いて説明する。
【００８９】
図９は、この実施の形態に係る強誘電体メモリに設けられたメモリセルアレイの要部構成を概略的に示すブロック図である。
【００９０】
図９に示されたように、このメモリセルアレイ９００は、プレート線ＰＬ０〜ＰＬ７のレイアウトが、上述の第３の実施の形態と異なる。
【００９１】
プレート線ＰＬ０〜ＰＬ７は、それぞれ、強誘電体メモリセルＭ００〜Ｍ７７の２列にまたがって設けられ、対応する各列の４列の強誘電体メモリセルに電位を供給する。それぞれのプレート線ＰＬ０〜ＰＬ７は、対応する強誘電体メモリセルに設けられた強誘電体キャパシタＦＣ０，ＦＣ１の一端に接続される（図２参照）。
【００９２】
図１０は、プレート線ＰＬ０〜ＰＬ７の配線レイアウトを概念的に示す平面図である。
【００９３】
プレート線ＰＬ０〜ＰＬ７は、第１配線層に形成された矩形状の第１配線パターンＰＬａ０〜ＰＬａ７と、第２配線層に形成された直線状の第２配線パターンＰＬｂ０〜ＰＬｂ７とを備えている。図１０に示したように、第１配線パターンは２行４列の強誘電体メモリセルごとに設けられ、対応する強誘電体メモリセルに設けられた強誘電体キャパシタＦＣ０，ＦＣ１（図２参照）に接続されている。また、第２配線パターンＰＬｂ０〜ＰＬｂ７は、強誘電体メモリセルの各列に沿って設けられており、スルーホールＨ０〜Ｈ７を介して、対応する第１配線パターンＰＬａ０〜ＰＬａ７に接続されている。
【００９４】
このように、この実施の形態に係る強誘電体メモリも、プレート線ＰＬ０〜ＰＬ７を、連続する繰り返しパターンで構成することができる。
【００９５】
次に、図９および図１０に示した強誘電体メモリの動作を説明する。以下の説明では、強誘電体メモリセルＭ００〜Ｍ０３の記憶データを同時に読み出す場合を例に採る。
【００９６】
まず、ワード線ＷＬ０の電位が、所定の読み出し電位（ハイレベル）に設定される。これにより、各強誘電体メモリセルＭ００〜Ｍ０７に設けられたトランジスタＴｒ０，Ｔｒ１（図２参照）のゲートに、所定の電位が印加される。
【００９７】
次に、プレート線ＰＬ０の電位が、所定の読み出し電位（ハイレベル）に設定される。これにより、各強誘電体メモリセルＭ００，Ｍ０１，Ｍ１０，Ｍ１１，Ｍ２０，Ｍ２１，Ｍ３０，Ｍ３１，に設けられた強誘電体キャパシタＦＣ０，ＦＣ１の端子に、所定の電位が印加される。
【００９８】
ワード線ＷＬ０およびプレート線ＰＬ０に読み出し電位が供給されることにより、強誘電体メモリセルＭ００，Ｍ０１からビット線ＢＬ０，ＢＬ１，ＢＬｂ０，ＢＬｂ１に、微小電位が出力される。センスアンプＳＡ０，ＳＡ１は、対応するビット線の微小電位を増幅して、強誘電体メモリの外部に出力する。
【００９９】
一方、強誘電体メモリセルＭ０２〜Ｍ０７は、ワード線ＷＬ０には接続されているが、プレート線ＰＬ０には接続されていない。したがって、これらの強誘電体メモリセルＭ０２〜Ｍ０７では、強誘電体キャパシタＦＣ０，ＦＣ１からのデータ読み出しは行われず、したがって、これらのキャパシタＦＣ０，ＦＣ１の劣化は進行しない。
【０１００】
一方、強誘電体メモリセルＭ１０，Ｍ１１，Ｍ２０，Ｍ２１，Ｍ３０，Ｍ３１は、プレート線ＰＬ０には接続されているが、ワード線ＷＬ０には接続されていない。したがって、これらの強誘電体メモリセルでは、強誘電体キャパシタＦＣ０，ＦＣ１からのデータ読み出しは行われず、したがって、これらのキャパシタＦＣ０，ＦＣ１の劣化は進行しない。
【０１０１】
このように、この実施の形態では、同一列に８個の強誘電体メモリセルが設けられているにも拘わらず、同時にデータが読み出されるのは２ビットずつである。したがって、２ビットずつデータを読み出す場合に、強誘電体メモリセルＭ００〜Ｍ０７へのアクセス頻度が、平均して、従来の強誘電体メモリの４分の１になる。加えて、１ビットのデータを読み出したい場合のアクセス頻度も、平均して、従来の強誘電体メモリの４分の１になる。
【０１０２】
したがって、この実施の形態に係る強誘電体メモリは、従来の４倍の寿命を期待することができる。
【０１０３】
加えて、この実施の形態に係る強誘電体メモリは、強誘電体メモリセルへの無駄なアクセスを減らすことができるので、消費電力を低減することができる。
【０１０４】
また、図１０に示したようなレイアウト構成を採用することにより、半導体集積回路の回路規模が小さく、且つ、設計が容易である。
【０１０５】
第５の実施の形態
第２の発明の一実施形態について、図１１〜図１４を用いて説明する。
【０１０６】
図１１は、この実施の形態に係る強誘電体メモリに設けられたメモリセルアレイの要部構成を概略的に示すブロック図である。
【０１０７】
図１１に示されたように、このメモリセルアレイ１１００は、記憶用メモリセルブロック１１１０と、判定用メモリセルブロック１１２０と、ビット線ＢＬ０〜ＢＬ７，ＢＬｂ０〜ＢＬｂ７と、判定用ビット線ＴＢＬ，ＴＢＬｂと、プレート線ＰＬ０〜ＰＬ１５と、判定用プレート線ＴＰＬ０〜ＴＰＬ７と、ワード線ＷＬ０〜ＷＬ７と、センスアンプＳＡ０〜ＳＡ７と、判定用センスアンプＴＳＡと、プレート線駆動回路１１３０，１１４０と、判定用プレート線駆動回路１１５０と、劣化判定回路１１６０とを備えている。
【０１０８】
記憶用メモリセルブロック１１１０は、８行８列の強誘電体メモリセルＭ００〜Ｍ７７を備えている。各強誘電体メモリセルＭ００〜Ｍ７７の内部構造は、上述の第１〜第４の実施の形態の場合と同様である（図２参照）。
【０１０９】
判定用メモリセルブロック１１２０は、１行８列の強誘電体メモリセルＴＭ０〜ＴＭ７を備えている。各強誘電体メモリセルの内部構造は、強誘電体メモリセルＭ００〜Ｍ７７と同様である。後述するように、判定用メモリセルＴＭ０〜ＴＭ７には、同じ値が格納される。
【０１１０】
ビット線ＢＬ０〜ＢＬ７，ＢＬｂ０〜ＢＬｂ７は、第１〜第４の実施の形態と同様、強誘電体メモリセルＭ００〜Ｍ７７の行ごとに設けられている。そして、ビット線ＢＬ０〜ＢＬ７は、対応する行に配置されたトランジスタＴｒ０のドレインに共通接続されており、ビット線ＢＬｂ０〜ＢＬｂ７は、対応する行に配置されたトランジスタＴｒ１のドレインに共通接続されている（図２参照）。
【０１１１】
判定用ビット線ＴＢＬ，ＴＢＬｂは、判定用のメモリセルＴＭ０〜ＴＭ７に接続されている。すなわち、判定用ビット線ＴＢＬは、判定用のメモリセルＴＭ０〜ＴＭ７に設けられたトランジスタＴｒ０のドレインに共通接続されており、判定用ビット線ＢＬｂは、メモリセルＴＭ０〜ＴＭ７に設けられたトランジスタＴｒ１のドレインに共通接続されている（図２参照）。
【０１１２】
プレート線ＰＬ０〜ＰＬ７は、第１〜第４行の強誘電体メモリセルＭ００〜Ｍ７３の列ごとに設けられている。プレート線ＰＬ８〜ＰＬ１５は、第５〜第８行の強誘電体メモリセルＭ０４〜Ｍ７７の列ごとに設けられている。プレート線ＰＬ０〜ＰＬ１５は、対応する列に配置された強誘電体キャパシタＦＣ０，ＦＣ１に、共通接続されている。
【０１１３】
判定用プレート線ＴＰＬ０〜ＴＰＬ７は、判定用強誘電体メモリセルＴＭ０〜ＴＭ７に、接続される。
【０１１４】
ワード線ＷＬ０〜ＷＬ７は、強誘電体メモリセルＭ００〜Ｍ７７および判定用強誘電体メモリセルＴＭ０〜ＴＭ７の列ごとに設けられている。これらのワード線ＷＬ０〜ＷＬ７には、対応する列の全ての強誘電体メモリセルに、電位を供給する。各ワード線ＷＬ０〜ＷＬ７は、対応する強誘電体メモリセルに設けられたトランジスタＴｒ０，Ｔｒ１のゲートに接続される。
【０１１５】
センスアンプＳＡ０〜ＳＡ７は、対応するビット線の電位を増幅して、強誘電体メモリの外部に出力する。
【０１１６】
判定用センスアンプＴＳＡは、判定用ビット線ＴＢＬ，ＴＢＬｂの電位を増幅する。判定用ビット線ＴＢＬの増幅後の電位は信号ＴＤＴとして、判定用ビット線ＴＢＬｂ増幅後の電位は信号ＴＤＴｂとして、それぞれ出力される。
【０１１７】
プレート線駆動回路１１３０は、プレート線ＰＬ０〜ＰＬ７に電位（ハイレベルまたはローレベル）を供給する。同様に、プレート線駆動回路１１４０は、プレート線ＰＬ８〜ＰＬ１５に電位（ハイレベルまたはローレベル）を供給する。
【０１１８】
判定用プレート線駆動回路１１５０は、判定用プレート線ＴＰＬ０〜ＴＰＬ７に電位（ハイレベルまたはローレベル）を供給する。
【０１１９】
劣化判定回路１１６０は、信号ＴＤＴ，ＴＤＴｂの一方（図１１の例では信号ＴＤＴｂ）を判定信号ＴＲＥＡＤと比較する。この判定の結果は、信号ＴＲＤとして、外部に出力される。
【０１２０】
図１２は、強誘電体キャパシタのヒステリシス特性を示すグラフである。図１２において、縦軸は分極Ｐｒ［Ｃ］、横軸は端子間電圧Ｅ［Ｖ］である。また、図１２において、Ａは初期状態の強誘電体キャパシタにおけるヒステリシス特性の例を示しており、Ｂは劣化した強誘電体キャパシタのヒステリシス特性の例を示している。図１２に示したように、端子間電圧Ｅが零ボルトのときの分極は、Ｐ０またはＰ１のいずれかになる。そして、強誘電体キャパシタの劣化が進行するにつれて、Ｐ０，Ｐ１の絶対値が零に近づく。
【０１２１】
上述のように、強誘電体キャパシタの劣化は、この強誘電体キャパシタへのアクセス回数に依存して進行する。したがって、特定の強誘電体メモリセルに対してアクセスが集中した場合には、その強誘電体メモリセルが早期に劣化することになる。また、強誘電体キャパシタの劣化には、素子間のばらつきがある。したがって、メモリセルアレイ内の一部の強誘電体キャパシタのみ、寿命が短い場合がある。強誘電体キャパシタが完全に劣化すると、記憶データは破壊される。強誘電体メモリの使用中にデータが破壊された場合、この強誘電体メモリを制御するコントローラが破壊データの復旧を行うことは困難である。このため、この実施の形態では、図１１のような構成を採用することにより、データが破壊される前に、強誘電体キャパシタの劣化の進行を判定する。
【０１２２】
以下、図１１に示した強誘電体メモリの動作について、図１３および図１４を用いて説明する。
【０１２３】
上述のように、判定用メモリセルＴＭ０〜ＴＭ７には、同じ値が格納される。以下の例では、すべての判定用メモリセルＴＭ０〜ＴＰＬ７において、強誘電体キャパシタＦＣ０には例えば「０」が格納され且つ強誘電体キャパシタＦＣ１には例えば「１」が格納されることとする。
【０１２４】
読み出しの際には、まず、ワード線ＷＬ０の電位が、所定の読み出し電位（ハイレベル）に設定される。これにより、各強誘電体メモリセルＭ００〜Ｍ０７および判定用強誘電体メモリセルＴＭ０に、ハイレベルが印加される（図１３（Ａ）〜（Ｃ）参照）。
【０１２５】
次に、プレート線駆動回路１１３０が、プレート線ＰＬ０の電位を、ハイレベルに設定する。これにより、各強誘電体メモリセルＭ００〜Ｍ０３に設けられた強誘電体キャパシタＦＣ０，ＦＣ１の端子にハイレベル電位が印加され、ビット線ＢＬ０〜ＢＬ３，ＢＬｂ０〜ＢＬｂ３に微小電位が出力される（図１３（Ａ）参照）。一方、強誘電体メモリセルＭ０４〜Ｍ０７は、プレート線ＰＬ８がローレベルなので、データが読み出されない（図１３（Ｂ）参照）。
【０１２６】
これと同時に、判定用プレート線駆動回路１１５０が、判定用プレート線ＴＰＬ０の電位を、ハイレベルに設定する。これにより、判定用の強誘電体メモリセルＴＭ０に設けられた強誘電体キャパシタＦＣ０，ＦＣ１の端子にハイレベル電位が印加され、判定用ビット線ＴＢＬ，ＴＢＬｂに微小電位が出力される（図１３（Ｃ）参照）。
【０１２７】
センスアンプＳＡ０〜ＳＡ３は、対応するビット線の微小電位を増幅して、強誘電体メモリの外部に出力する。また、判定用センスアンプＴＳＡは、判定用ビット線ＴＢＬ，ＴＢＬｂの値を増幅して、出力する（図１３（Ｄ）参照）。
【０１２８】
劣化判定回路１１６０は、信号ＴＤＴｂを、判定信号ＴＲＥＡＤ（図１３（Ｅ）参照）と比較する。判定信号ＴＲＥＡＤは、図示しない外部コントローラによって、供給される。上述のように、判定用強誘電体キャパシタＦＣ１には常に「１」が格納されており、したがって、判定用強誘電体キャパシタＦＣ１が劣化していなければ信号ＴＤＴｂは「１」のはずである。劣化判定回路１１６０は、信号ＴＤＴｂを判定信号ＴＲＥＡＤと比較することにより、記憶値の正誤を判定する。そして、記憶値が誤りであった場合は、判定用強誘電体メモリセルＴＭ０の強誘電体キャパシタが劣化したと判定する。判定の結果は、信号ＴＲＤとして、外部に出力される（図１３（Ｆ）参照）。
【０１２９】
ここで、判定用プレート線駆動回路１１５０は、プレート線ＰＬ０がハイレベルに設定された場合とプレート線ＰＬ８がハイレベルに設定された場合の両方に、判定用プレート線ＴＰＬ０をハイレベルに設定する（図１４（Ａ）、（Ｃ）参照）。同様に、他の判定用プレート線ＴＰＬ１〜ＴＰＬ７も、対応するプレート線のいずれか一方がハイレベルに設定されたときに、ハイレベルになる（図１４（Ｂ）、（Ｃ）参照）。したがって、判定用強誘電体メモリセルＴＭ０〜ＴＭ７のアクセス頻度は、平均して、記憶用強誘電体メモリセルＭ００〜Ｍ７７の２倍になる。したがって、記憶用強誘電体メモリセルＭ００〜Ｍ７７が完全に劣化する前に、判定用強誘電体メモリセルＴＭ０〜ＴＭ７が劣化していると判定されることが、期待される。このため、この実施の形態によれば、記憶データの破壊を、高い確率で防止することができる。
【０１３０】
また、上述のように、同一列に８個の強誘電体メモリセルが設けられているにも拘わらず、同時にデータが読み出されるのは４ビットずつである。したがって、この実施の形態によれば、従来の２倍の寿命を期待することができ、加えて、消費電力を低減することができる。
【０１３１】
なお、この実施の形態では判定用強誘電体メモリセルを、１本のワード線について１個としたが、２個以上としてもよい。この場合は、一方の判定用強誘電体メモリセルには「１」を格納することとし、他方の判定用強誘電体メモリセルには「０」を格納することとすれば、判定の信頼性をさらに向上させることができる。
【０１３２】
第６の実施の形態
第２の発明の他の実施形態について、図１５および図１６を用いて説明する。
【０１３３】
図１５は、この実施の形態に係る強誘電体メモリに設けられたメモリセルアレイの要部構成を概略的に示すブロック図である。図１５において、図１１と同じ符号を付した構成要素は、それぞれ図１１の場合と同じものを示している。なお、図１５では、第５〜第８行の強誘電体メモリセルＭ０４〜Ｍ０７と、それらの対応する周辺回路（センスアンプＳＡ４〜ＳＡ等）が省略されている。
【０１３４】
この実施の形態に係る強誘電体メモリは、冗長用メモリセルブロック１５１０、冗長用プレート線ＲＰＬ、冗長用ワード線ＲＷＬ、プレート線駆動回路１５２０、ワード線駆動回路１５３０−０〜１５３０−７、冗長用ワード線駆動回路１５４０、アドレス記憶回路１５５０、データシフト回路１５６０および冗長判定回路１５７０を備えている。
【０１３５】
冗長用メモリセルブロック１５１０は、４行１列の強誘電体メモリセルＲＭ０〜ＲＭ７を備えている（ＲＭ４〜ＲＭ７は図示せず）。各強誘電体メモリセルの内部構造は、強誘電体メモリセルＭ００〜Ｍ７７と同様である。後述するように、冗長用強誘電体メモリセルＲＭ０〜ＲＭ７には、劣化したと判定された列の記録用強誘電体メモリセルから、記録データが移動される。
【０１３６】
冗長用プレート線ＲＰＬは、冗長用強誘電体メモリセルＲＭ０〜ＲＭ７に、電位を供給する。この冗長用プレート線ＲＰＬは、冗長用強誘電体メモリセルＲＭ０〜ＲＭ７に設けられた強誘電体キャパシタＦＣ０，ＦＣ１の一端にそれぞれ接続されている。
【０１３７】
冗長用ワード線ＲＷＬは、冗長用強誘電体メモリセルＲＭ０〜ＲＭ７に、電位を供給する。この冗長用ワード線ＲＷＬは、冗長用強誘電体メモリセルＲＭ０〜ＲＭ７に設けられたトランジスタＴｒ０，Ｔｒ１のゲートに接続される。
【０１３８】
プレート線駆動回路１５２０は、プレート線ＰＬ０〜ＰＬ７および冗長用プレート線ＲＰＬに、電位（ハイレベルまたはローレベル）を供給する。
【０１３９】
ワード線駆動回路１５３０−０〜１５３０−７は、ワード線ＷＬ０〜ＷＬ７に、電位（ハイレベルまたはローレベル）を供給する。
【０１４０】
冗長用ワード線駆動回路１５４０は、冗長用ワード線ＲＷＬに、電位（ハイレベルまたはローレベル）を供給する。
【０１４１】
アドレス記憶回路１５５０は、劣化した記憶用強誘電体メモリセルのアドレスを保存する。アドレス記憶回路１５５０としては、例えば不揮発性メモリを使用することができる。
【０１４２】
データシフト回路１５６０は、劣化判定信号ＴＲＤが「劣化」を示しているときに、データシフト信号ＤＳＴを出力する。
【０１４３】
冗長判定回路１５７０は、プレート線駆動回路１５２０、ワード線駆動回路１５３０−０〜１５３０−７および冗長用ワード線駆動回路１５４０を制御する。この冗長判定回路１５７０の制御により、劣化判定信号ＴＲＤが「劣化」を示しているときに、冗長用強誘電体メモリセルＲＭ０〜ＲＭ７へデータが書き込まれる。
【０１４４】
以下、図１５に示した強誘電体メモリの動作について、図１６を用いて説明する。
【０１４５】
上述の第５の実施の形態と同様、判定用メモリセルＴＭ０〜ＴＭ７には、同じ値が格納される。以下の例では、すべての判定用メモリセルＴＭ０〜ＴＭ７において、強誘電体キャパシタＦＣ０には例えば「０」が格納され且つ強誘電体キャパシタＦＣ１には例えば「１」が格納されることとする。
【０１４６】
まず、冗長判定回路１５７０が選択信号ＸＮＥＮをハイレベルに設定し（図１６（Ｈ）参照）、外部から第１行を指定するアドレス信号が入力される。そして、ワード線駆動回路１５３０−１が、ワード線ＷＬ０の電位をハイレベルに設定する。これにより、強誘電体メモリセルＭ００〜Ｍ０３および判定用強誘電体メモリセルＴＭ０にハイレベルが印加される（図１６（Ａ）、（Ｂ）参照）。次に、プレート線ＰＬ０の電位がハイレベルに設定されると、強誘電体メモリセルＭ００〜Ｍ０３からビット線ＢＬ０〜ＢＬ３，ＢＬｂ０〜ＢＬｂ３に微小電位が出力される（図１６（Ａ）参照）。同時に、判定用プレート線ＴＰＬ０の電位がハイレベルに設定されると、判定用強誘電体メモリセルＴＭ０から判定用ビット線ＴＢＬ，ＴＢＬｂに微小電位が出力される（図１６（Ｂ）参照）。判定用センスアンプＴＳＡは、判定用ビット線ＴＢＬ，ＴＢＬｂの値を増幅し、信号ＴＤＴ，ＴＤＴｂとして出力する（図１６（Ｃ）参照）。劣化判定回路１１６０は、信号ＴＤＴｂを、判定信号ＴＲＥＡＤ（図１６（Ｄ）参照）と比較することにより、判定用強誘電体メモリセルＴＭ０の劣化／非劣化を判定する。判定の結果は、信号ＴＲＤとして、アドレス記憶回路１５５０およびデータシフト回路１５６０に出力される（図１６（Ｅ）参照）。
【０１４７】
劣化判定信号ＴＲＤが「劣化」を示しているとき、アドレス記憶回路１５５０は、外部から入力されたアドレスを保存する。そして、このアドレスを、信号ＲＩＸとして冗長判定回路１５７０に送る。また、劣化判定信号ＴＲＤが「劣化」を示しており且つ信号ＦＬＡＧがローレベルのとき、データシフト回路１５６０は、データシフト信号ＤＳＴをハイレベルにする（図１６（Ｇ）参照）。
【０１４８】
信号ＤＳＴがハイレベルのとき、冗長判定回路１５７０は、外部から入力されたアドレス信号と信号ＲＩＸとを比較する。そして、これらの信号が一致するとき、冗長判定回路１５７０は、選択信号ＸＲＥＮをハイレベルにする（図１６（Ｉ）参照）。
【０１４９】
プレート線駆動回路１５２０は、選択信号ＸＲＥＮがハイレベルのとき、冗長用プレート線ＲＰＬをハイレベルにする（図１６（Ｊ）参照）。また、ワード線駆動回路１５３０−１は、選択信号ＸＲＥＮがハイレベルのとき、冗長用ワード線ＲＷＬをハイレベルにする（図１６（Ｊ）参照）。
【０１５０】
センスアンプＳＡ０〜ＳＡ３は、ビット線ＢＬ０〜ＢＬ３，ＢＬｂ０〜ＢＬｂ３に微小電位を増幅する。増幅された電位は、外部に出力されるとともに、ビット線ＢＬ０〜ＢＬ３，ＢＬｂ０〜ＢＬｂ３に再印加される。このとき、冗長用ワード線ＲＷＬ０はハイレベルであり、したがって冗長用強誘電体メモリセルＲＭ０〜ＲＭ３のトランジスタＴｒ０，Ｔｒ１は、オンしている。このため、冗長用プレート線ＲＰＬがローレベルに変化したとき（図１６（Ｊ）参照）、冗長用強誘電体メモリセルＲＭ０〜ＲＭ３の強誘電体キャパシタには、大きい電位差が発生する。これにより、センスアンプＳＡ０〜ＳＡ３で増幅された読み出しデータが、冗長用強誘電体メモリセルＲＭ０〜ＲＭ３に書き込まれる。
【０１５１】
このように、この実施の形態に係る強誘電体メモリによれば、劣化判定回路１１６０で劣化と判断された場合に、その記憶用強誘電体メモリセルから読み出されたデータが冗長用強誘電体メモリセルＲＭ０〜ＲＭ３に書き込まれる。したがって、この実施の形態によれば、強誘電体メモリセルの劣化によるデータの消失を未然に防止して、メモリの信頼性を高めることができる。
【０１５２】
なお、冗長強誘電体メモリセルを１列としたが、２列以上であってもよい。
【０１５３】
以上説明した第１〜第６の実施の形態では、２Ｔ２Ｃ型メモリセルを採用した。但し、この発明を１Ｔ１Ｃ型メモリセルにも適用できることは、明らかである。
【０１５４】
【発明の効果】
以上詳細に説明したように、この発明に係る強誘電体メモリによれば、周辺回路の規模を増大させることなく不必要なアクセスの頻度を低減することができ、したがって、メモリセルの寿命を長くすることができる。さらに、本発明に係る強誘電体メモリによれば、メモリセルの寿命を検出して、記憶データの信頼性を高めることができる。
【図面の簡単な説明】
【図１】第１の実施の形態に係る強誘電体メモリの要部構成を概略的に示すブロック図である。
【図２】強誘電体メモリセルの内部構造を示す回路図である。
【図３】第１の実施の形態におけるプレート線およびワード線の配線レイアウトを概念的に示す平面図である。
【図４】第２の実施の形態に係る強誘電体メモリの要部構成を概略的に示すブロック図である。
【図５】第２の実施の形態におけるプレート線およびワード線の配線レイアウトを概念的に示す平面図である。
【図６】第２の実施の形態におけるプレート線およびワード線の配線レイアウトを概念的に示す平面図である。
【図７】第３の実施の形態に係る強誘電体メモリの要部構成を概略的に示すブロック図である。
【図８】第３の実施の形態におけるプレート線およびワード線の配線レイアウトを概念的に示す平面図である。
【図９】第４の実施の形態に係る強誘電体メモリの要部構成を概略的に示すブロック図である。
【図１０】第４の実施の形態におけるプレート線およびワード線の配線レイアウトを概念的に示す平面図である。
【図１１】第５の実施の形態に係る強誘電体メモリの要部構成を概略的に示すブロック図である。
【図１２】強誘電体キャパシタのヒステリシス特性を示すグラフである。
【図１３】第５の実施の形態に係る強誘電体メモリの動作を説明するためのタイミングチャートである。
【図１４】第５の実施の形態に係る強誘電体メモリの動作を説明するためのタイミングチャートである。
【図１５】第６の実施の形態に係る強誘電体メモリの要部構成を概略的に示すブロック図である。
【図１６】第５の実施の形態に係る強誘電体メモリの動作を説明するためのタイミングチャートである。
【符号の説明】
１００ メモリセルアレイ
１１０ メモリセルブロック
ＢＬ０〜ＢＬ７，ＢＬｂ０〜ＢＬｂ７ ビット線
ＰＬ０〜ＰＬ８ プレート線
ＷＬ０〜ＷＬ７ ワード線
ＳＡ０〜ＳＡ７ センスアンプ
【発明の属する技術分野】
この発明は、強誘電体キャパシタの分極を利用してデータを記憶する、強誘電体メモリに関する。
【０００２】
【従来の技術】
従来より、強誘電体キャパシタの分極を利用してデータを記憶するメモリが知られており、強誘電体メモリと称されている。強誘電体を用いることにより、不揮発性で且つランダムアクセスが可能な半導体メモリを得ることができる。
【０００３】
強誘電体メモリ素子の原理を開示する文献としては、例えば、下記の非特許文献１がある。また、強誘電体メモリの回路構成を開示する文献としては、例えば、下記の特許文献１及び非特許文献１がある。
【０００４】
【特許文献１】
特開２００２−１５５６２号公報
【非特許文献１】
「低消費電力，高速ＬＳＩ技術」、株式会社リアライズ社、平成１０年１月３１日、Ｐ２３１−Ｐ２５０
【０００５】
上記特許文献１に示されているように、強誘電体メモリデバイスは、メモリセルアレイを備えている。メモリセルアレイには、１個または複数個のメモリセルブロックが設けられている。それぞれのメモリセルブロックは、マトリクス状に配列された複数の強誘電体メモリセルと、複数のビット線と、複数のワード線と、複数のプレート線とを備えている。
【０００６】
強誘電体メモリセルは、１個または２個のトランジスタと１個または２個の強誘電体キャパシタとを有する。１個のトランジスタと１個の強誘電体キャパシタのみを備える強誘電体メモリセルを、１Ｔ１Ｃ型メモリセルと称する。２個のトランジスタと２個の強誘電体キャパシタとを備える強誘電体メモリセルを、２Ｔ２Ｃ型メモリセルと称する。
【０００７】
ビット線は、強誘電体メモリセルの行方向に沿って設けられる。強誘電体メモリセル内の各トランジスタのドレインは、対応するビット線に共通接続される。
【０００８】
ワード線およびプレート線は、強誘電体メモリセルの列方向に沿って設けられる。ワード線には、対応するトランジスタのゲートに接続される。また、プレート線は、対応するトランジスタのソースに、強誘電体キャパシタを介して接続される。
【０００９】
データを読み出すとき、選択されたワード線およびプレート線の電位が、読み出し電位に設定される。これにより、トランジスタがオンして、記憶データがビット線に出力される。記憶データの値は、強誘電体キャパシタの分極方向によって異なる。
【００１０】
強誘電体メモリでは、データを読み出すことによって、記憶データが破壊される。このため、強誘電体メモリセルからデータを読み出すたびに、同じ値の記憶データが再書き込みされる。
【００１１】
上述したように、ワード線およびプレート線は、ともに列方向に配列されている。このため、データ読み出し時には、同じワード線に接続され且つ同じプレート線に接続された強誘電体メモリセルの全てから、同時にデータが読み出される。例えば、８個の強誘電体メモリセルが同じワード線に接続され且つ同じプレート線に接続されている場合に、これらの強誘電体メモリセルのうちの４個の強誘電体メモリセルのみからデータを読み出すことはできない。このような場合には、８個のデータを読み出して、必要な４個のデータのみがメモリセルアレイから出力される。
【００１２】
【発明が解決しようとする課題】
周知のように、強誘電体キャパシタの特性は、データのアクセス回数に依存して、劣化する。そして、強誘電体キャパシタは、ある程度まで劣化すると、データを記憶することができなくなる。このため、強誘電体メモリには、寿命が短いという欠点がある。
【００１３】
加えて、従来の強誘電体メモリは、上述のように、読み出す必要がないデータまで同時に読み出されるように構成されている。さらに、読み出す必要がないデータについても、読み出し後の再書き込みを行う必要がある。このような再書き込みは、強誘電体メモリの寿命を、実質的に低下させている。
【００１４】
例えば、上述の例、すなわち４ビットのデータを読み出すために８個の強誘電体メモリセルにアクセスする必要がある強誘電体メモリの例では、必要なデータの読み出し頻度と不必要なデータの読み出し頻度とが同じになる。したがって、強誘電体メモリの寿命は、実質的に半分になっていることになる。
【００１５】
強誘電体キャパシタのアクセス耐性を１０１０回であると仮定すると、４ビットのデータを読み出すために８個の強誘電体メモリセルにアクセスする強誘電体メモリでは、平均的なアクセス耐性は５×１０９ である。
【００１６】
強誘電体メモリセルが寿命に達した場合、書き込まれた値と異なる値のデータが読み出されてしまうおそれがあり、データの信頼性が損なわれる。
【００１７】
強誘電体メモリセルに対する必要のないアクセスを減らすためには、メモリセルブロック１個当たりのメモリセル数を減らせばよい。すなわち、メモリセルブロックを小さくすれば、同じワード線に接続され且つ同じプレート線に接続されているメモリセルの個数が少なくなるので、不必要なアクセスの頻度を低減することができる。しかしながら、メモリセルブロックを小さくする場合、ワード線およびプレート線の本数が増加し、したがって、ワード線およびプレート線を制御する回路の規模が増大してしまう。
【００１８】
このような理由から、周辺回路の規模を増大させることなく不必要なアクセスの頻度を低減することができ、記憶データの信頼性が高い強誘電体メモリが、嘱望されていた。
【００１９】
【課題を解決するための手段】
第１の発明に係る強誘電体メモリは、第１選択端子および第２選択端子の電位が読み出し電位のときにデータ端子から記憶値を出力する強誘電体メモリセルをｍ行ｎ列（ｍ、ｎは自然数）に配置してなるメモリセルブロックと、複数の強誘電体メモリセルのデータ端子にそれぞれ共通接続された複数のビット線と、複数の強誘電体メモリセルの第１選択端子にそれぞれ共通接続された複数の第１選択線と、複数の強誘電体メモリセルの第２選択端子にそれぞれ共通接続された複数の第２選択線とを備え、同一の第１選択線および第２選択線に接続された強誘電体メモリの個数がｊ個（ｊはｍの因数）ずつになるように、第１の選択線および第２の選択線が配置された強誘電体メモリであって、第１選択線が、列ごとに設けられ、対応する列の全ての強誘電体メモリセルの第１選択端子にそれぞれ接続されたｎ本のプレート線であり、且つ、第２選択線が、複数の列にまたがって設けられ、対応する各列のｊ個ずつの強誘電体メモリセルの第２選択端子にそれぞれ接続されたｎ本のワード線であることを特徴とする。
また、第２の発明に係る強誘電体メモリは、第１選択端子および第２選択端子の電位が読み出し電位のときにデータ端子から記憶値を出力する強誘電体メモリセルをｍ行ｎ列（ｍ、ｎは自然数）に配置してなるメモリセルブロックと、複数の強誘電体メモリセルのデータ端子にそれぞれ共通接続された、複数のビット線と、複数の強誘電体メモリセルの第１選択端子にそれぞれ共通接続された複数の第１選択線と、複数の強誘電体メモリセルの第２選択端子にそれぞれ共通接続された、複数の第２選択線とを備え、同一の第１選択線および第２選択線に接続された強誘電体メモリの個数がｊ個（ｊはｍの因数）ずつになるように第１の選択線および第２の選択線が配置された強誘電体メモリであって、第１選択線が、列ごとに設けられ、対応する列の全ての強誘電体メモリセルの第１選択端子にそれぞれ接続されたｎ本のワード線であり、且つ、第２選択線が、複数の列にまたがって設けられ、対応する各列のｊ個ずつの強誘電体メモリセルの第２選択端子にそれぞれ接続されたｎ本のプレート線であることを特徴とする。
【００２０】
第１、第２の発明によれば、同一の第１選択線に接続され且つ同一の第２選択線に接続された強誘電体メモリの個数をｊ個（ｊはｍの因数）とすることができる。したがって、第１の発明によれば、本来読み出したい数のデータのみにアクセスされるように、第２選択線を配置することが可能となる。
【００２１】
第３の発明に係る強誘電体メモリは、第１選択端子および第２選択端子の電位が読み出し電位のときにデータ端子から記憶値を出力する記憶用強誘電体メモリセルをｍ行ｎ列（ｍ、ｎは自然数）に配置してなる記憶用メモリセルブロックと、第１選択端子および第２選択端子の電位が読み出し電位のときにデータ端子から記憶値を出力する判定用強誘電体メモリセルを１行ｎ列に配置してなる判定用メモリセルブロックと、記憶用メモリセルブロックの行ごとに設けられ、対応する行の記憶用強誘電体メモリセルのデータ端子にそれぞれ共通接続された複数のビット線と、判定用メモリセルブロックの行ごとに設けられ、対応する行の判定用強誘電体メモリセルのデータ端子にそれぞれ共通接続された判定用ビット線と、記憶用メモリセルブロックおよび判定用メモリセルブロックの列ごとに共通して設けられ、対応する記憶用強誘電体メモリセルおよび判定用強誘電体メモリセルの第１選択端子にそれぞれ共通接続された複数の第１選択線と、記憶用メモリセルブロックの列ごとに複数本ずつ設けられ、対応する列の記憶用強誘電体メモリセルの第２選択端子がそれぞれいずれか１本のみに共通接続された第２選択線と、判定用メモリセルブロックの列ごとに１本ずつ設けられ、対応する列の判定用強誘電体メモリセルの第２選択端子に接続された第３選択線と、読み出すべき記憶用強誘電体メモリが属する列の第１選択線に選択的に読み出し電位を供給する第１選択線制御回路と、読み出すべき記憶用強誘電体メモリが属する列の複数の第２選択線のうち当該読み出すべき記憶用強誘電体メモリが接続された第２選択線のみに選択的に読み出し電位を供給する第２選択線制御回路と、読み出すべき記憶用強誘電体メモリが属する列の第３選択線に選択的に読み出し電位を供給する第３選択線制御回路と、判定用強誘電体メモリセルの記憶値の正誤を判定する判定回路とを備える。
【００２２】
第３の発明によれば、任意の記憶用強誘電体メモリセルから読み出しを行う際に、該当する列のすべての記憶用強誘電体メモリセルがアクセスされるのではなく、当該列の一部の記憶用強誘電体メモリセルのみがアクセスされる。その一方で、当該一部の記憶用強誘電体メモリセルがアクセスされるたびに、当該列に対応する判定用強誘電体メモリセルもアクセスされる。したがって、当該列の各記憶用強誘電体メモリセルに対するアクセス回数よりも、当該列に対応する判定用強誘電体メモリセルへのアクセス回数の方が多くなる。例えば同時にアクセスされる記憶用メモリセルブロックがｍ／２個の場合、判定用強誘電体メモリセルへのアクセス回数の平均は、記憶用強誘電体メモリセルへのアクセス回数の２倍になる。このため、記憶用強誘電体メモリセルが完全に劣化する前に、この記憶用強誘電体メモリセルが判定用回路によって寿命であると判断される。したがって、第３の発明によれば、記憶用強誘電体メモリセルの寿命が近づいていることを、実際に劣化してしまうよりも前に判断することができる。
【００２３】
【発明の実施の形態】
以下、この発明の実施の形態について、図面を用いて説明する。なお、図中、各構成成分の大きさ、形状および配置関係は、本発明が理解できる程度に概略的に示してあるにすぎず、また、以下に説明する数値的条件は単なる例示にすぎない。
【００２４】
第１の実施の形態
第１の発明の一実施形態について、図１〜図３を用いて説明する。
【００２５】
図１は、この実施の形態に係る強誘電体メモリに設けられたメモリセルアレイの要部構成を概略的に示すブロック図である。また、図２は、強誘電体メモリセルの内部構造を示す回路図である。
【００２６】
図１に示されたように、このメモリセルアレイ１００は、メモリセルブロック１１０と、ビット線ＢＬ０〜ＢＬ７，ＢＬｂ０〜ＢＬｂ７と、プレート線ＰＬ０〜ＰＬ７と、ワード線ＷＬ０〜ＷＬ７と、センスアンプＳＡ０〜ＳＡ７とを備えている。
【００２７】
メモリセルブロックは、８行８列の強誘電体メモリセルＭ００〜Ｍ７７を備えている。図２に示したように、強誘電体メモリセルＭ００〜Ｍ７７は、２個のトランジスタＴｒ０，Ｔｒ１と、２個の強誘電体キャパシタＦＣ０，ＦＣ１とを備えている。トランジスタＴｒ０は、ゲートでワード線ＷＬに接続され、ドレインでビット線ＢＬに接続される。同様に、トランジスタＴｒ１は、ゲートでワード線ＷＬに接続され、ドレインでビット線ＢＬｂに接続される。強誘電体キャパシタＦＣ０は、一端でプレート線ＰＬに接続され、他端でトランジスタＴｒ０のソースに接続される。同様に、強誘電体キャパシタＦＣ１は、一端でプレート線ＰＬに接続され、他端でトランジスタＴｒ１のソースに接続される。このような構成によれば、ワード線ＷＬが読み出し電位（ハイレベル）になるとトランジスタＴｒ０，Ｔｒ１がオンし、さらに、プレート線ＰＬが読み出し電位（ハイレベル）になると強誘電体キャパシタＦＣ０，ＦＣ１の端子間に電位差が発生する。これにより、強誘電体キャパシタＦＣ０，ＦＣ１の記憶値が、ビット線ＢＬ，ＢＬｂに出力される。
【００２８】
ビット線ＢＬ０〜ＢＬ７，ＢＬｂ０〜ＢＬｂ７は、強誘電体メモリセルＭ００〜Ｍ７７の行ごとに設けられている。ビット線ＢＬ０〜ＢＬ７は、対応する行に配置されたトランジスタＴｒ０のドレインに共通接続されている（図２参照）。一方、ビット線ＢＬｂ０〜ＢＬｂ７は、対応する行に配置されたトランジスタＴｒ１のドレインに共通接続されている。
【００２９】
プレート線ＰＬ０〜ＰＬ７は、強誘電体メモリセルＭ００〜Ｍ７７の列ごとに設けられている。これらのプレート線ＰＬ０〜ＰＬ７は、対応する列に配置された強誘電体キャパシタＦＣ０，ＦＣ１に、共通接続されている（図２参照）。
【００３０】
ワード線ＷＬ０〜ＷＬ７は、強誘電体メモリセルＭ００〜Ｍ７７の列方向に沿って、設けられている。ワード線ＷＬ０，ＷＬ２，ＷＬ４，ＷＬ６は、対応する列の下段４個の強誘電体メモリセルと、次列の上段４個の強誘電体メモリセルとに、電位を供給する。一方、ワード線ＷＬ１，ＷＬ３，ＷＬ５，ＷＬ７は、対応する列の下段４個の強誘電体メモリセルと、前列の上段４個の強誘電体メモリセルとに、電位を供給する。これにより、同一のワード線に接続される強誘電体メモリの個数は、１列当たり４個になる。それぞれのワード線ＷＬ０〜ＷＬ７は、対応する強誘電体メモリセルに設けられたトランジスタＴｒ０，Ｔｒ１のゲートに接続される（図２参照）。
【００３１】
センスアンプＳＡ０〜ＳＡ７は、ビット線対ＢＬ０〜ＢＬ７，ＢＬｂ０〜ＢＬｂ７に接続される。センスアンプＳＡ０〜ＳＡ７は、対応するビット線対の電位を増幅して、強誘電体メモリの外部に出力する。
【００３２】
図３は、プレート線ＰＬ０〜ＰＬ７およびワード線ＷＬ０〜ＷＬ７の配線レイアウトを概念的に示す平面図である。
【００３３】
プレート線ＰＬ０〜ＰＬ７は、それぞれ、金属で直線上に形成され、列ごとに設けられている。プレート線ＰＬ０〜ＰＬ７は、同じサイズで、等間隔に配置されている。
【００３４】
ワード線ＷＬ０〜ＷＬ７は、ゲート配線パターンＧＬ０〜ＧＬ７と、金属配線パターンＭＬ１，ＭＬ３，ＭＬ５，ＭＬ７とを備えている。ゲート配線パターンＧＬ０〜ＧＬ７は、ゲート配線層に、トランジスタＴｒ０，Ｔｒ１（図２参照）のゲートと同じ材料（例えばポリシリコンなど）によって形成される。金属配線パターンＭＬ０〜ＭＬ７は、金属配線層に、例えばアルミニウムなどによって形成される。ここで、ゲート配線パターンＧＬ０，ＧＬ２，ＧＬ４，ＧＬ６は、階段状に形成され、連続する２列の強誘電体メモリセルを４ビットずつ相互接続している。ゲート配線パターンＧＬ１，ＧＬ３，ＧＬ５，ＧＬ７は、部分ゲート配線パターンＧＬａ１，ＧＬａ３，ＧＬａ５，ＧＬａ７およびＧＬｂ１，ＧＬｂ３，ＧＬｂ５，ＧＬｂ７によって構成されている。これらの部分ゲート配線パターンは、同一列の連続する強誘電体メモリセルを４ビットづつ相互接続している。また、金属配線パターンＭＬ１，ＭＬ３，ＭＬ５，ＭＬ７は、逆階段状に形成され、連続する２列の強誘電体メモリセルを４ビットずつに対応している。それぞれの金属配線パターンＭＬ１，ＭＬ３，ＭＬ５，ＭＬ７は、スルーホールＨ１，Ｈ２，Ｈ３，Ｈ４を介して、部分ゲート配線パターンＧＬｂ１，ＧＬｂ３，ＧＬｂ５，ＧＬｂ７に接続される。
【００３５】
このように、この実施の形態に係る強誘電体メモリでは、プレート線ＰＬ０〜ＰＬ７およびワード線ＷＬ０〜ＷＬ７の形状を、連続する繰り返しパターンで構成することができる。
【００３６】
次に、図１〜図３に示した強誘電体メモリの動作を説明する。以下の説明では、強誘電体メモリセルＭ００〜Ｍ０３の記憶データを同時に読み出す場合を例に採る。
【００３７】
まず、ワード線ＷＬ０の電位が、所定の読み出し電位（ハイレベル）に設定される。これにより、各強誘電体メモリセルＭ００〜Ｍ０３，Ｍ１４〜Ｍ１７に設けられたトランジスタＴｒ０，Ｔｒ１（図２参照）のゲートに、所定の電位が印加される。
【００３８】
次に、プレート線ＰＬ０の電位が、所定の読み出し電位（ハイレベル）に設定される。これにより、各強誘電体メモリセルＭ００〜Ｍ０７に設けられた強誘電体キャパシタＦＣ０，ＦＣ１の端子に、所定の電位が印加される。
【００３９】
ワード線ＷＬ０およびプレート線ＰＬ０に読み出し電位が供給されることにより、強誘電体メモリセルＭ００〜Ｍ０３からビット線ＢＬ０〜ＢＬ３，ＢＬｂ０〜ＢＬｂ３に、微小電位が出力される。上述のように、各強誘電体メモリセルは、一対の強誘電体キャパシタＦＣ０，ＦＣ１を有している（図２参照）。各強誘電体メモリセルにおいて、強誘電体キャパシタＦＣ０には「１」または「０」の一方が記録されており、強誘電体キャパシタＦＣ１には「１」または「０」の他方が記録されている。ビット線ＢＬ０〜ＢＬ３，ＢＬｂ０〜ＢＬｂ３に出力される微小電位の値は、対応する強誘電体キャパシタに記憶された値に応じて、異なる。センスアンプＳＡ０〜ＳＡ３は、対応するビット線の微小電位を増幅して、強誘電体メモリの外部に出力する。
【００４０】
強誘電体メモリセルＭ０４〜Ｍ０７は、プレート線ＰＬ０に接続されているが、ワード線ＷＬ０には接続されていない。したがって、強誘電体キャパシタＦＣ０，ＦＣ１の端子にはハイレベル電位が印加されるが、トランジスタＴｒ０，Ｔｒ１のゲートにはローレベル電位が印加される。このため、強誘電体キャパシタＦＣ０，ＦＣ１からのデータ読み出しは、行われない。したがって、強誘電体メモリセルＭ０４〜Ｍ０７では、強誘電体キャパシタＦＣ０，ＦＣ１の劣化は進行しない。
【００４１】
一方、強誘電体メモリセルＭ１４〜Ｍ１７は、ワード線ＷＬ０に接続されているが、プレート線ＰＬ０には接続されていない。したがって、トランジスタＴｒ０，Ｔｒ１のゲートにはハイレベル電位が印加されるが、強誘電体キャパシタＦＣ０，ＦＣ１の端子にはローレベル電位が印加される。このため、強誘電体キャパシタＦＣ０，ＦＣ１からのデータ読み出しは、行われない。したがって、強誘電体メモリセルＭ１４〜Ｍ１７では、強誘電体キャパシタＦＣ０，ＦＣ１の劣化は進行しない。
【００４２】
このように、この実施の形態では、同一列に８個の強誘電体メモリセルが設けられているにも拘わらず、同時にデータが読み出されるのは４ビットずつである。したがって、４ビットずつデータを読み出す場合に、強誘電体メモリセルＭ００〜Ｍ０７へのアクセス頻度が、平均して、従来の強誘電体メモリの半分になる。加えて、３ビット以下のデータを読み出したい場合のアクセス頻度も、平均して、従来の強誘電体メモリの半分になる。
【００４３】
したがって、この実施の形態に係る強誘電体メモリは、従来の２倍の寿命を期待することができる。
【００４４】
加えて、この実施の形態に係る強誘電体メモリは、強誘電体メモリセルへの無駄なアクセスを減らすことができるので、消費電力を低減することができる。
【００４５】
また、図３に示したようなレイアウト構成を採用することにより、半導体集積回路の回路規模が小さく、且つ、設計が容易である。
【００４６】
第２の実施の形態
第１の発明の他の実施形態について、図４〜図６を用いて説明する。
【００４７】
図４は、この実施の形態に係る強誘電体メモリに設けられたメモリセルアレイの要部構成を概略的に示すブロック図である。
【００４８】
図４に示されたように、この実施の形態に係る強誘電体メモリのメモリセルアレイ２００は、ワード線ＷＬ０〜ＷＬ７のレイアウトが、第１の実施の形態に係る強誘電体メモリと異なる。
【００４９】
ワード線ＷＬ０〜ＷＬ７は、強誘電体メモリセルＭ００〜Ｍ７７の列方向に沿って、設けられている。ワード線ＷＬ０〜ＷＬ３は、第１〜第４列に対応しており、１列につき２個ずつの強誘電体メモリセルに電位を供給する。また、ワード線ＷＬ４〜ＷＬ７は、第５〜第８列に対応しており、１列につき２個ずつの強誘電体メモリセルに電位を供給する。それぞれのワード線ＷＬ０〜ＷＬ７は、対応する強誘電体メモリセルに設けられたトランジスタＴｒ０，Ｔｒ１（図２参照）のゲートに接続される。
【００５０】
図５は、ワード線ＷＬ０〜ＷＬ７の配線レイアウトの一例を概念的に示す平面図である。なお、プレート線ＰＬ０〜ＰＬ７のレイアウト構成は、第１の実施の形態の場合（図３参照）と同様である。
【００５１】
ワード線ＷＬ０〜ＷＬ７は、ゲート配線パターンＧＬ０〜ＧＬ７と、金属配線パターンＭＬ１〜ＭＬ３，ＭＬ５〜ＭＬ７とを備えている。
【００５２】
ゲート配線パターンＧＬ０〜ＧＬ７は、ゲート配線層に、トランジスタＴｒ０，Ｔｒ１（図２参照）のゲートと同じ材料（例えばポリシリコンなど）によって形成されている。ゲート配線パターンＧＬ１〜ＧＬ３は、それぞれ２本ずつの部分的なゲート配線パターンＧＬａ１〜ＧＬａ３，ＧＬｂ１〜ＧＬｂ３を含んでいる。同様に、ゲート配線パターンＧＬ５〜ＧＬ７は、それぞれ２本ずつの部分的なゲート配線パターンＧＬａ５〜ＧＬａ７，ＧＬｂ５〜ＧＬｂ７を含んでいる。図５に示されているように、各ゲート配線パターンは、階段状に形成され、対応する列の強誘電体メモリセルを２ビットずつ相互接続している。
【００５３】
金属配線パターンＭＬ１〜ＭＬ３，ＭＬ５〜ＭＬ７は、金属配線層に、例えばアルミニウムなどによって形成されている。これらの金属配線パターンＭＬ１〜ＭＬ３，ＭＬ５〜ＭＬ７は、連続する２列に対応させて、逆階段状に形成されている。それぞれの金属配線パターンＭＬ１〜ＭＬ３，ＭＬ５〜ＭＬ７は、スルーホールＨ１〜Ｈ３，Ｈ５〜Ｈ７を介して、ゲート配線パターンＧＬ０〜ＧＬ３，ＧＬ５〜ＧＬ７に接続されている。
【００５４】
このように、この実施の形態に係る強誘電体メモリでは、ワード線ＷＬ０〜ＷＬ７の形状を、連続する繰り返しパターンで構成することができる。
【００５５】
図６は、ワード線ＷＬ０〜ＷＬ７の配線レイアウトの他の例を概念的に示す平面図である。なお、プレート線ＰＬ０〜ＰＬ７のレイアウト構成は、第１の実施の形態の場合（図３参照）と同様である。
【００５６】
ワード線ＷＬ０〜ＷＬ７は、ゲート配線パターンＧＬ０〜ＧＬ７と、金属配線パターンＭＬ０〜ＭＬ７とを備えている。
【００５７】
ここで、図６の例では、ゲート配線パターンＧＬ０〜ＧＬ７と強誘電体メモリセル（すなわちトランジスタＴｒ０，Ｔｒ１のゲート）との接続位置が、２個の強誘電体メモリセルごとに半周期ずつずらされている。
【００５８】
ゲート配線パターンＧＬ０〜ＧＬ７は、ゲート配線層に、トランジスタＴｒ０，Ｔｒ１（図２参照）のゲートと同じ材料（例えばポリシリコンなど）によって形成される。ゲート配線パターンＧＬ１〜ＧＬ３は、それぞれ２本ずつの部分的なゲート配線パターンＧＬａ１〜ＧＬａ３，ＧＬｂ１〜ＧＬｂ３を含んでいる。同様に、ゲート配線パターンＧＬ５〜ＧＬ７は、それぞれ２本ずつの部分的なゲート配線パターンＧＬａ５〜ＧＬａ７，ＧＬｂ５〜ＧＬｂ７を含んでいる。図６に示されているように、各ゲート配線パターンは、階段状に形成され、対応する列の強誘電体メモリセルを２ビットずつ相互接続している。
【００５９】
金属配線パターンＭＬ０〜ＭＬ７は、金属配線層に、例えばアルミニウムなどによって形成される。これらの金属配線パターンＭＬ０〜ＭＬ７は、各列に対応させて、直線状に形成されている。それぞれの金属配線パターンＭＬ０〜ＭＬ７は、スルーホールＨ０〜Ｈ７を介して、ゲート配線パターンＧＬ０〜ＧＬ７に接続される。但し、スルーホールＨ０，Ｈ４は、必ずしも設けなくてよい。
【００６０】
次に、この実施の形態に係る強誘電体メモリの動作を説明する。以下の説明では、強誘電体メモリセルＭ００，Ｍ０１の記憶データを同時に読み出す場合を例に採る。
【００６１】
まず、ワード線ＷＬ０の電位が、所定の読み出し電位（ハイレベル）に設定される。これにより、各強誘電体メモリセルＭ００，Ｍ０１に設けられたトランジスタＴｒ０，Ｔｒ１（図２参照）のゲートに、所定の電位が印加される。
【００６２】
次に、プレート線ＰＬ０の電位が、所定の読み出し電位（ハイレベル）に設定される。これにより、各強誘電体メモリセルＭ００，Ｍ０１に設けられた強誘電体キャパシタＦＣ０，ＦＣ１の端子に、所定の電位が印加される。
【００６３】
ワード線ＷＬ０およびプレート線ＰＬ０に読み出し電位が供給されることにより、強誘電体メモリセルＭ００，Ｍ０１からビット線ＢＬ０，ＢＬ１，ＢＬｂ０，ＢＬｂ１に、微小電位が出力される。センスアンプＳＡ０，ＳＡ１は、対応するビット線の微小電位を増幅して、強誘電体メモリの外部に出力する。
【００６４】
一方、強誘電体メモリセルＭ０２〜Ｍ０７は、プレート線ＰＬ０には接続されているが、ワード線ＷＬ０には接続されていない。したがって、これらの強誘電体メモリセルＭ０２〜Ｍ０７では、強誘電体キャパシタＦＣ０，ＦＣ１からのデータ読み出しは行われず、したがって、これらのキャパシタＦＣ０，ＦＣ１の劣化は進行しない。
【００６５】
一方、強誘電体メモリセルＭ１２，Ｍ１３，Ｍ２４，Ｍ２５，Ｍ３６，Ｍ３７は、ワード線ＷＬ０には接続されているが、プレート線ＰＬ０には接続されていない。したがって、これらの強誘電体メモリセルでは、強誘電体キャパシタＦＣ０，ＦＣ１からのデータ読み出しは行われず、したがって、これらのキャパシタＦＣ０，ＦＣ１の劣化は進行しない。
【００６６】
このように、この実施の形態では、同一列に８個の強誘電体メモリセルが設けられているにも拘わらず、同時にデータが読み出されるのは２ビットずつである。したがって、２ビットずつデータを読み出す場合に、強誘電体メモリセルＭ００〜Ｍ０７へのアクセス頻度が、平均して、従来の強誘電体メモリの４分の１になる。加えて、１ビットのデータを読み出したい場合のアクセス頻度も、平均して、従来の強誘電体メモリの４分の１になる。
【００６７】
したがって、この実施の形態に係る強誘電体メモリは、従来の４倍の寿命を期待することができる。
【００６８】
加えて、この実施の形態に係る強誘電体メモリは、強誘電体メモリセルへの無駄なアクセスを減らすことができるので、消費電力を低減することができる。
【００６９】
また、図５または図６に示したようなレイアウト構成を採用することにより、半導体集積回路の回路規模が小さく、且つ、設計が容易である。
【００７０】
第３の実施の形態
第１の発明の第３実施形態について、図７および図８を用いて説明する。
【００７１】
図７は、この実施の形態に係る強誘電体メモリに設けられたメモリセルアレイの要部構成を概略的に示すブロック図である。
【００７２】
図７に示されたように、このメモリセルアレイ７００は、プレート線ＰＬ０〜ＰＬ７およびワード線ＷＬ０〜ＷＬ７のレイアウトが、上述の第１の実施の形態と異なる。
【００７３】
ワード線ＷＬ０〜ＷＬ７は、強誘電体メモリセルＭ００〜Ｍ７７の列ごとに設けられている。ワード線ＷＬ０〜ＷＬ７は、対応する列に配置されたトランジスタＴｒ０，Ｔｒ１のゲートに、共通接続されている（図２参照）。
【００７４】
プレート線ＰＬ０〜ＰＬ７は、それぞれ、強誘電体メモリセルＭ００〜Ｍ７７の２列にまたがって設けられ、対応する各列の４ビットずつの強誘電体メモリセルに電位を供給する。それぞれのプレート線ＰＬ０〜ＰＬ７は、対応する強誘電体メモリセルに設けられた強誘電体キャパシタＦＣ０，ＦＣ１の一端に接続される（図２参照）。
【００７５】
図８は、プレート線ＰＬ０〜ＰＬ７の配線レイアウトを概念的に示す平面図である。なお、ワード線ＷＬ０〜ＷＬ７は、それぞれ、例えば、ゲート配線層に、トランジスタＴｒ０，Ｔｒ１（図２参照）のゲートと同じ材料（例えばポリシリコンなど）によって形成されている。
【００７６】
プレート線ＰＬ０〜ＰＬ７は、第１配線層に形成された矩形の第１配線パターンＰＬａ０〜ＰＬａ７と、第２配線層に形成された直線状の第２配線パターンＰＬｂ０〜ＰＬｂ７とを備えている。図８に示したように、第１配線パターンは２行４列の強誘電体メモリセルごとに設けられ、対応する強誘電体メモリセルに設けられた強誘電体キャパシタＦＣ０，ＦＣ１（図２参照）に接続されている。また、第２配線パターンＰＬｂ０〜ＰＬｂ７は、強誘電体メモリセルの各列に沿って設けられており、スルーホールＨ０〜Ｈ７を介して、対応する第１配線パターンＰＬａ０〜ＰＬａ７に接続されている。
【００７７】
このように、この実施の形態に係る強誘電体メモリでは、プレート線ＰＬ０〜ＰＬ７を、連続する繰り返しパターンで構成することができる。
【００７８】
次に、図７および図８に示した強誘電体メモリの動作を説明する。以下の説明では、強誘電体メモリセルＭ００〜Ｍ０３の記憶データを同時に読み出す場合を例に採る。
【００７９】
まず、ワード線ＷＬ０の電位が、所定の読み出し電位（ハイレベル）に設定される。これにより、各強誘電体メモリセルＭ００〜Ｍ０７に設けられたトランジスタＴｒ０，Ｔｒ１（図２参照）のゲートに、所定の電位が印加される。
【００８０】
次に、プレート線ＰＬ０の電位が、所定の読み出し電位（ハイレベル）に設定される。これにより、各強誘電体メモリセルＭ００〜Ｍ０３，Ｍ１０〜Ｍ１３に設けられた強誘電体キャパシタＦＣ０，ＦＣ１の端子に、所定の電位が印加される。
【００８１】
ワード線ＷＬ０およびプレート線ＰＬ０に読み出し電位が供給されることにより、強誘電体メモリセルＭ００〜Ｍ０３からビット線ＢＬ０〜ＢＬ３，ＢＬｂ０〜ＢＬｂ３に、微小電位が出力される。センスアンプＳＡ０〜ＳＡ３は、対応するビット線の微小電位を増幅して、強誘電体メモリの外部に出力する。
【００８２】
一方、強誘電体メモリセルＭ０４〜Ｍ０７は、ワード線ＷＬ０には接続されているが、プレート線ＰＬ０には接続されていない。したがって、これらの強誘電体メモリセルＭ０４〜Ｍ０７では、強誘電体キャパシタＦＣ０，ＦＣ１からのデータ読み出しは行われず、したがって、これらのキャパシタＦＣ０，ＦＣ１の劣化は進行しない。
【００８３】
一方、強誘電体メモリセルＭ１０〜Ｍ１３は、プレート線ＰＬ０には接続されているが、ワード線ＷＬ０には接続されていない。したがって、これらの強誘電体メモリセルでは、強誘電体キャパシタＦＣ０，ＦＣ１からのデータ読み出しは行われず、したがって、これらのキャパシタＦＣ０，ＦＣ１の劣化は進行しない。
【００８４】
このように、この実施の形態では、同一列に８個の強誘電体メモリセルが設けられているにも拘わらず、同時にデータが読み出されるのは４ビットずつである。したがって、４ビットずつデータを読み出す場合に、強誘電体メモリセルＭ００〜Ｍ０７へのアクセス頻度が、平均して、従来の強誘電体メモリの半分になる。加えて、３ビット以下のデータを読み出したい場合のアクセス頻度も、平均して、従来の強誘電体メモリの半分になる。
【００８５】
したがって、この実施の形態に係る強誘電体メモリは、従来の２倍の寿命を期待することができる。
【００８６】
加えて、この実施の形態に係る強誘電体メモリは、強誘電体メモリセルへの無駄なアクセスを減らすことができるので、消費電力を低減することができる。
【００８７】
また、図８に示したようなレイアウト構成を採用することにより、半導体集積回路の回路規模が小さく、且つ、設計が容易である。
【００８８】
第４の実施の形態
第１の発明の第４実施形態について、図９および図１０を用いて説明する。
【００８９】
図９は、この実施の形態に係る強誘電体メモリに設けられたメモリセルアレイの要部構成を概略的に示すブロック図である。
【００９０】
図９に示されたように、このメモリセルアレイ９００は、プレート線ＰＬ０〜ＰＬ７のレイアウトが、上述の第３の実施の形態と異なる。
【００９１】
プレート線ＰＬ０〜ＰＬ７は、それぞれ、強誘電体メモリセルＭ００〜Ｍ７７の２列にまたがって設けられ、対応する各列の４列の強誘電体メモリセルに電位を供給する。それぞれのプレート線ＰＬ０〜ＰＬ７は、対応する強誘電体メモリセルに設けられた強誘電体キャパシタＦＣ０，ＦＣ１の一端に接続される（図２参照）。
【００９２】
図１０は、プレート線ＰＬ０〜ＰＬ７の配線レイアウトを概念的に示す平面図である。
【００９３】
プレート線ＰＬ０〜ＰＬ７は、第１配線層に形成された矩形状の第１配線パターンＰＬａ０〜ＰＬａ７と、第２配線層に形成された直線状の第２配線パターンＰＬｂ０〜ＰＬｂ７とを備えている。図１０に示したように、第１配線パターンは２行４列の強誘電体メモリセルごとに設けられ、対応する強誘電体メモリセルに設けられた強誘電体キャパシタＦＣ０，ＦＣ１（図２参照）に接続されている。また、第２配線パターンＰＬｂ０〜ＰＬｂ７は、強誘電体メモリセルの各列に沿って設けられており、スルーホールＨ０〜Ｈ７を介して、対応する第１配線パターンＰＬａ０〜ＰＬａ７に接続されている。
【００９４】
このように、この実施の形態に係る強誘電体メモリも、プレート線ＰＬ０〜ＰＬ７を、連続する繰り返しパターンで構成することができる。
【００９５】
次に、図９および図１０に示した強誘電体メモリの動作を説明する。以下の説明では、強誘電体メモリセルＭ００〜Ｍ０３の記憶データを同時に読み出す場合を例に採る。
【００９６】
まず、ワード線ＷＬ０の電位が、所定の読み出し電位（ハイレベル）に設定される。これにより、各強誘電体メモリセルＭ００〜Ｍ０７に設けられたトランジスタＴｒ０，Ｔｒ１（図２参照）のゲートに、所定の電位が印加される。
【００９７】
次に、プレート線ＰＬ０の電位が、所定の読み出し電位（ハイレベル）に設定される。これにより、各強誘電体メモリセルＭ００，Ｍ０１，Ｍ１０，Ｍ１１，Ｍ２０，Ｍ２１，Ｍ３０，Ｍ３１，に設けられた強誘電体キャパシタＦＣ０，ＦＣ１の端子に、所定の電位が印加される。
【００９８】
ワード線ＷＬ０およびプレート線ＰＬ０に読み出し電位が供給されることにより、強誘電体メモリセルＭ００，Ｍ０１からビット線ＢＬ０，ＢＬ１，ＢＬｂ０，ＢＬｂ１に、微小電位が出力される。センスアンプＳＡ０，ＳＡ１は、対応するビット線の微小電位を増幅して、強誘電体メモリの外部に出力する。
【００９９】
一方、強誘電体メモリセルＭ０２〜Ｍ０７は、ワード線ＷＬ０には接続されているが、プレート線ＰＬ０には接続されていない。したがって、これらの強誘電体メモリセルＭ０２〜Ｍ０７では、強誘電体キャパシタＦＣ０，ＦＣ１からのデータ読み出しは行われず、したがって、これらのキャパシタＦＣ０，ＦＣ１の劣化は進行しない。
【０１００】
一方、強誘電体メモリセルＭ１０，Ｍ１１，Ｍ２０，Ｍ２１，Ｍ３０，Ｍ３１は、プレート線ＰＬ０には接続されているが、ワード線ＷＬ０には接続されていない。したがって、これらの強誘電体メモリセルでは、強誘電体キャパシタＦＣ０，ＦＣ１からのデータ読み出しは行われず、したがって、これらのキャパシタＦＣ０，ＦＣ１の劣化は進行しない。
【０１０１】
このように、この実施の形態では、同一列に８個の強誘電体メモリセルが設けられているにも拘わらず、同時にデータが読み出されるのは２ビットずつである。したがって、２ビットずつデータを読み出す場合に、強誘電体メモリセルＭ００〜Ｍ０７へのアクセス頻度が、平均して、従来の強誘電体メモリの４分の１になる。加えて、１ビットのデータを読み出したい場合のアクセス頻度も、平均して、従来の強誘電体メモリの４分の１になる。
【０１０２】
したがって、この実施の形態に係る強誘電体メモリは、従来の４倍の寿命を期待することができる。
【０１０３】
加えて、この実施の形態に係る強誘電体メモリは、強誘電体メモリセルへの無駄なアクセスを減らすことができるので、消費電力を低減することができる。
【０１０４】
また、図１０に示したようなレイアウト構成を採用することにより、半導体集積回路の回路規模が小さく、且つ、設計が容易である。
【０１０５】
第５の実施の形態
第２の発明の一実施形態について、図１１〜図１４を用いて説明する。
【０１０６】
図１１は、この実施の形態に係る強誘電体メモリに設けられたメモリセルアレイの要部構成を概略的に示すブロック図である。
【０１０７】
図１１に示されたように、このメモリセルアレイ１１００は、記憶用メモリセルブロック１１１０と、判定用メモリセルブロック１１２０と、ビット線ＢＬ０〜ＢＬ７，ＢＬｂ０〜ＢＬｂ７と、判定用ビット線ＴＢＬ，ＴＢＬｂと、プレート線ＰＬ０〜ＰＬ１５と、判定用プレート線ＴＰＬ０〜ＴＰＬ７と、ワード線ＷＬ０〜ＷＬ７と、センスアンプＳＡ０〜ＳＡ７と、判定用センスアンプＴＳＡと、プレート線駆動回路１１３０，１１４０と、判定用プレート線駆動回路１１５０と、劣化判定回路１１６０とを備えている。
【０１０８】
記憶用メモリセルブロック１１１０は、８行８列の強誘電体メモリセルＭ００〜Ｍ７７を備えている。各強誘電体メモリセルＭ００〜Ｍ７７の内部構造は、上述の第１〜第４の実施の形態の場合と同様である（図２参照）。
【０１０９】
判定用メモリセルブロック１１２０は、１行８列の強誘電体メモリセルＴＭ０〜ＴＭ７を備えている。各強誘電体メモリセルの内部構造は、強誘電体メモリセルＭ００〜Ｍ７７と同様である。後述するように、判定用メモリセルＴＭ０〜ＴＭ７には、同じ値が格納される。
【０１１０】
ビット線ＢＬ０〜ＢＬ７，ＢＬｂ０〜ＢＬｂ７は、第１〜第４の実施の形態と同様、強誘電体メモリセルＭ００〜Ｍ７７の行ごとに設けられている。そして、ビット線ＢＬ０〜ＢＬ７は、対応する行に配置されたトランジスタＴｒ０のドレインに共通接続されており、ビット線ＢＬｂ０〜ＢＬｂ７は、対応する行に配置されたトランジスタＴｒ１のドレインに共通接続されている（図２参照）。
【０１１１】
判定用ビット線ＴＢＬ，ＴＢＬｂは、判定用のメモリセルＴＭ０〜ＴＭ７に接続されている。すなわち、判定用ビット線ＴＢＬは、判定用のメモリセルＴＭ０〜ＴＭ７に設けられたトランジスタＴｒ０のドレインに共通接続されており、判定用ビット線ＢＬｂは、メモリセルＴＭ０〜ＴＭ７に設けられたトランジスタＴｒ１のドレインに共通接続されている（図２参照）。
【０１１２】
プレート線ＰＬ０〜ＰＬ７は、第１〜第４行の強誘電体メモリセルＭ００〜Ｍ７３の列ごとに設けられている。プレート線ＰＬ８〜ＰＬ１５は、第５〜第８行の強誘電体メモリセルＭ０４〜Ｍ７７の列ごとに設けられている。プレート線ＰＬ０〜ＰＬ１５は、対応する列に配置された強誘電体キャパシタＦＣ０，ＦＣ１に、共通接続されている。
【０１１３】
判定用プレート線ＴＰＬ０〜ＴＰＬ７は、判定用強誘電体メモリセルＴＭ０〜ＴＭ７に、接続される。
【０１１４】
ワード線ＷＬ０〜ＷＬ７は、強誘電体メモリセルＭ００〜Ｍ７７および判定用強誘電体メモリセルＴＭ０〜ＴＭ７の列ごとに設けられている。これらのワード線ＷＬ０〜ＷＬ７には、対応する列の全ての強誘電体メモリセルに、電位を供給する。各ワード線ＷＬ０〜ＷＬ７は、対応する強誘電体メモリセルに設けられたトランジスタＴｒ０，Ｔｒ１のゲートに接続される。
【０１１５】
センスアンプＳＡ０〜ＳＡ７は、対応するビット線の電位を増幅して、強誘電体メモリの外部に出力する。
【０１１６】
判定用センスアンプＴＳＡは、判定用ビット線ＴＢＬ，ＴＢＬｂの電位を増幅する。判定用ビット線ＴＢＬの増幅後の電位は信号ＴＤＴとして、判定用ビット線ＴＢＬｂ増幅後の電位は信号ＴＤＴｂとして、それぞれ出力される。
【０１１７】
プレート線駆動回路１１３０は、プレート線ＰＬ０〜ＰＬ７に電位（ハイレベルまたはローレベル）を供給する。同様に、プレート線駆動回路１１４０は、プレート線ＰＬ８〜ＰＬ１５に電位（ハイレベルまたはローレベル）を供給する。
【０１１８】
判定用プレート線駆動回路１１５０は、判定用プレート線ＴＰＬ０〜ＴＰＬ７に電位（ハイレベルまたはローレベル）を供給する。
【０１１９】
劣化判定回路１１６０は、信号ＴＤＴ，ＴＤＴｂの一方（図１１の例では信号ＴＤＴｂ）を判定信号ＴＲＥＡＤと比較する。この判定の結果は、信号ＴＲＤとして、外部に出力される。
【０１２０】
図１２は、強誘電体キャパシタのヒステリシス特性を示すグラフである。図１２において、縦軸は分極Ｐｒ［Ｃ］、横軸は端子間電圧Ｅ［Ｖ］である。また、図１２において、Ａは初期状態の強誘電体キャパシタにおけるヒステリシス特性の例を示しており、Ｂは劣化した強誘電体キャパシタのヒステリシス特性の例を示している。図１２に示したように、端子間電圧Ｅが零ボルトのときの分極は、Ｐ０またはＰ１のいずれかになる。そして、強誘電体キャパシタの劣化が進行するにつれて、Ｐ０，Ｐ１の絶対値が零に近づく。
【０１２１】
上述のように、強誘電体キャパシタの劣化は、この強誘電体キャパシタへのアクセス回数に依存して進行する。したがって、特定の強誘電体メモリセルに対してアクセスが集中した場合には、その強誘電体メモリセルが早期に劣化することになる。また、強誘電体キャパシタの劣化には、素子間のばらつきがある。したがって、メモリセルアレイ内の一部の強誘電体キャパシタのみ、寿命が短い場合がある。強誘電体キャパシタが完全に劣化すると、記憶データは破壊される。強誘電体メモリの使用中にデータが破壊された場合、この強誘電体メモリを制御するコントローラが破壊データの復旧を行うことは困難である。このため、この実施の形態では、図１１のような構成を採用することにより、データが破壊される前に、強誘電体キャパシタの劣化の進行を判定する。
【０１２２】
以下、図１１に示した強誘電体メモリの動作について、図１３および図１４を用いて説明する。
【０１２３】
上述のように、判定用メモリセルＴＭ０〜ＴＭ７には、同じ値が格納される。以下の例では、すべての判定用メモリセルＴＭ０〜ＴＰＬ７において、強誘電体キャパシタＦＣ０には例えば「０」が格納され且つ強誘電体キャパシタＦＣ１には例えば「１」が格納されることとする。
【０１２４】
読み出しの際には、まず、ワード線ＷＬ０の電位が、所定の読み出し電位（ハイレベル）に設定される。これにより、各強誘電体メモリセルＭ００〜Ｍ０７および判定用強誘電体メモリセルＴＭ０に、ハイレベルが印加される（図１３（Ａ）〜（Ｃ）参照）。
【０１２５】
次に、プレート線駆動回路１１３０が、プレート線ＰＬ０の電位を、ハイレベルに設定する。これにより、各強誘電体メモリセルＭ００〜Ｍ０３に設けられた強誘電体キャパシタＦＣ０，ＦＣ１の端子にハイレベル電位が印加され、ビット線ＢＬ０〜ＢＬ３，ＢＬｂ０〜ＢＬｂ３に微小電位が出力される（図１３（Ａ）参照）。一方、強誘電体メモリセルＭ０４〜Ｍ０７は、プレート線ＰＬ８がローレベルなので、データが読み出されない（図１３（Ｂ）参照）。
【０１２６】
これと同時に、判定用プレート線駆動回路１１５０が、判定用プレート線ＴＰＬ０の電位を、ハイレベルに設定する。これにより、判定用の強誘電体メモリセルＴＭ０に設けられた強誘電体キャパシタＦＣ０，ＦＣ１の端子にハイレベル電位が印加され、判定用ビット線ＴＢＬ，ＴＢＬｂに微小電位が出力される（図１３（Ｃ）参照）。
【０１２７】
センスアンプＳＡ０〜ＳＡ３は、対応するビット線の微小電位を増幅して、強誘電体メモリの外部に出力する。また、判定用センスアンプＴＳＡは、判定用ビット線ＴＢＬ，ＴＢＬｂの値を増幅して、出力する（図１３（Ｄ）参照）。
【０１２８】
劣化判定回路１１６０は、信号ＴＤＴｂを、判定信号ＴＲＥＡＤ（図１３（Ｅ）参照）と比較する。判定信号ＴＲＥＡＤは、図示しない外部コントローラによって、供給される。上述のように、判定用強誘電体キャパシタＦＣ１には常に「１」が格納されており、したがって、判定用強誘電体キャパシタＦＣ１が劣化していなければ信号ＴＤＴｂは「１」のはずである。劣化判定回路１１６０は、信号ＴＤＴｂを判定信号ＴＲＥＡＤと比較することにより、記憶値の正誤を判定する。そして、記憶値が誤りであった場合は、判定用強誘電体メモリセルＴＭ０の強誘電体キャパシタが劣化したと判定する。判定の結果は、信号ＴＲＤとして、外部に出力される（図１３（Ｆ）参照）。
【０１２９】
ここで、判定用プレート線駆動回路１１５０は、プレート線ＰＬ０がハイレベルに設定された場合とプレート線ＰＬ８がハイレベルに設定された場合の両方に、判定用プレート線ＴＰＬ０をハイレベルに設定する（図１４（Ａ）、（Ｃ）参照）。同様に、他の判定用プレート線ＴＰＬ１〜ＴＰＬ７も、対応するプレート線のいずれか一方がハイレベルに設定されたときに、ハイレベルになる（図１４（Ｂ）、（Ｃ）参照）。したがって、判定用強誘電体メモリセルＴＭ０〜ＴＭ７のアクセス頻度は、平均して、記憶用強誘電体メモリセルＭ００〜Ｍ７７の２倍になる。したがって、記憶用強誘電体メモリセルＭ００〜Ｍ７７が完全に劣化する前に、判定用強誘電体メモリセルＴＭ０〜ＴＭ７が劣化していると判定されることが、期待される。このため、この実施の形態によれば、記憶データの破壊を、高い確率で防止することができる。
【０１３０】
また、上述のように、同一列に８個の強誘電体メモリセルが設けられているにも拘わらず、同時にデータが読み出されるのは４ビットずつである。したがって、この実施の形態によれば、従来の２倍の寿命を期待することができ、加えて、消費電力を低減することができる。
【０１３１】
なお、この実施の形態では判定用強誘電体メモリセルを、１本のワード線について１個としたが、２個以上としてもよい。この場合は、一方の判定用強誘電体メモリセルには「１」を格納することとし、他方の判定用強誘電体メモリセルには「０」を格納することとすれば、判定の信頼性をさらに向上させることができる。
【０１３２】
第６の実施の形態
第２の発明の他の実施形態について、図１５および図１６を用いて説明する。
【０１３３】
図１５は、この実施の形態に係る強誘電体メモリに設けられたメモリセルアレイの要部構成を概略的に示すブロック図である。図１５において、図１１と同じ符号を付した構成要素は、それぞれ図１１の場合と同じものを示している。なお、図１５では、第５〜第８行の強誘電体メモリセルＭ０４〜Ｍ０７と、それらの対応する周辺回路（センスアンプＳＡ４〜ＳＡ等）が省略されている。
【０１３４】
この実施の形態に係る強誘電体メモリは、冗長用メモリセルブロック１５１０、冗長用プレート線ＲＰＬ、冗長用ワード線ＲＷＬ、プレート線駆動回路１５２０、ワード線駆動回路１５３０−０〜１５３０−７、冗長用ワード線駆動回路１５４０、アドレス記憶回路１５５０、データシフト回路１５６０および冗長判定回路１５７０を備えている。
【０１３５】
冗長用メモリセルブロック１５１０は、４行１列の強誘電体メモリセルＲＭ０〜ＲＭ７を備えている（ＲＭ４〜ＲＭ７は図示せず）。各強誘電体メモリセルの内部構造は、強誘電体メモリセルＭ００〜Ｍ７７と同様である。後述するように、冗長用強誘電体メモリセルＲＭ０〜ＲＭ７には、劣化したと判定された列の記録用強誘電体メモリセルから、記録データが移動される。
【０１３６】
冗長用プレート線ＲＰＬは、冗長用強誘電体メモリセルＲＭ０〜ＲＭ７に、電位を供給する。この冗長用プレート線ＲＰＬは、冗長用強誘電体メモリセルＲＭ０〜ＲＭ７に設けられた強誘電体キャパシタＦＣ０，ＦＣ１の一端にそれぞれ接続されている。
【０１３７】
冗長用ワード線ＲＷＬは、冗長用強誘電体メモリセルＲＭ０〜ＲＭ７に、電位を供給する。この冗長用ワード線ＲＷＬは、冗長用強誘電体メモリセルＲＭ０〜ＲＭ７に設けられたトランジスタＴｒ０，Ｔｒ１のゲートに接続される。
【０１３８】
プレート線駆動回路１５２０は、プレート線ＰＬ０〜ＰＬ７および冗長用プレート線ＲＰＬに、電位（ハイレベルまたはローレベル）を供給する。
【０１３９】
ワード線駆動回路１５３０−０〜１５３０−７は、ワード線ＷＬ０〜ＷＬ７に、電位（ハイレベルまたはローレベル）を供給する。
【０１４０】
冗長用ワード線駆動回路１５４０は、冗長用ワード線ＲＷＬに、電位（ハイレベルまたはローレベル）を供給する。
【０１４１】
アドレス記憶回路１５５０は、劣化した記憶用強誘電体メモリセルのアドレスを保存する。アドレス記憶回路１５５０としては、例えば不揮発性メモリを使用することができる。
【０１４２】
データシフト回路１５６０は、劣化判定信号ＴＲＤが「劣化」を示しているときに、データシフト信号ＤＳＴを出力する。
【０１４３】
冗長判定回路１５７０は、プレート線駆動回路１５２０、ワード線駆動回路１５３０−０〜１５３０−７および冗長用ワード線駆動回路１５４０を制御する。この冗長判定回路１５７０の制御により、劣化判定信号ＴＲＤが「劣化」を示しているときに、冗長用強誘電体メモリセルＲＭ０〜ＲＭ７へデータが書き込まれる。
【０１４４】
以下、図１５に示した強誘電体メモリの動作について、図１６を用いて説明する。
【０１４５】
上述の第５の実施の形態と同様、判定用メモリセルＴＭ０〜ＴＭ７には、同じ値が格納される。以下の例では、すべての判定用メモリセルＴＭ０〜ＴＭ７において、強誘電体キャパシタＦＣ０には例えば「０」が格納され且つ強誘電体キャパシタＦＣ１には例えば「１」が格納されることとする。
【０１４６】
まず、冗長判定回路１５７０が選択信号ＸＮＥＮをハイレベルに設定し（図１６（Ｈ）参照）、外部から第１行を指定するアドレス信号が入力される。そして、ワード線駆動回路１５３０−１が、ワード線ＷＬ０の電位をハイレベルに設定する。これにより、強誘電体メモリセルＭ００〜Ｍ０３および判定用強誘電体メモリセルＴＭ０にハイレベルが印加される（図１６（Ａ）、（Ｂ）参照）。次に、プレート線ＰＬ０の電位がハイレベルに設定されると、強誘電体メモリセルＭ００〜Ｍ０３からビット線ＢＬ０〜ＢＬ３，ＢＬｂ０〜ＢＬｂ３に微小電位が出力される（図１６（Ａ）参照）。同時に、判定用プレート線ＴＰＬ０の電位がハイレベルに設定されると、判定用強誘電体メモリセルＴＭ０から判定用ビット線ＴＢＬ，ＴＢＬｂに微小電位が出力される（図１６（Ｂ）参照）。判定用センスアンプＴＳＡは、判定用ビット線ＴＢＬ，ＴＢＬｂの値を増幅し、信号ＴＤＴ，ＴＤＴｂとして出力する（図１６（Ｃ）参照）。劣化判定回路１１６０は、信号ＴＤＴｂを、判定信号ＴＲＥＡＤ（図１６（Ｄ）参照）と比較することにより、判定用強誘電体メモリセルＴＭ０の劣化／非劣化を判定する。判定の結果は、信号ＴＲＤとして、アドレス記憶回路１５５０およびデータシフト回路１５６０に出力される（図１６（Ｅ）参照）。
【０１４７】
劣化判定信号ＴＲＤが「劣化」を示しているとき、アドレス記憶回路１５５０は、外部から入力されたアドレスを保存する。そして、このアドレスを、信号ＲＩＸとして冗長判定回路１５７０に送る。また、劣化判定信号ＴＲＤが「劣化」を示しており且つ信号ＦＬＡＧがローレベルのとき、データシフト回路１５６０は、データシフト信号ＤＳＴをハイレベルにする（図１６（Ｇ）参照）。
【０１４８】
信号ＤＳＴがハイレベルのとき、冗長判定回路１５７０は、外部から入力されたアドレス信号と信号ＲＩＸとを比較する。そして、これらの信号が一致するとき、冗長判定回路１５７０は、選択信号ＸＲＥＮをハイレベルにする（図１６（Ｉ）参照）。
【０１４９】
プレート線駆動回路１５２０は、選択信号ＸＲＥＮがハイレベルのとき、冗長用プレート線ＲＰＬをハイレベルにする（図１６（Ｊ）参照）。また、ワード線駆動回路１５３０−１は、選択信号ＸＲＥＮがハイレベルのとき、冗長用ワード線ＲＷＬをハイレベルにする（図１６（Ｊ）参照）。
【０１５０】
センスアンプＳＡ０〜ＳＡ３は、ビット線ＢＬ０〜ＢＬ３，ＢＬｂ０〜ＢＬｂ３に微小電位を増幅する。増幅された電位は、外部に出力されるとともに、ビット線ＢＬ０〜ＢＬ３，ＢＬｂ０〜ＢＬｂ３に再印加される。このとき、冗長用ワード線ＲＷＬ０はハイレベルであり、したがって冗長用強誘電体メモリセルＲＭ０〜ＲＭ３のトランジスタＴｒ０，Ｔｒ１は、オンしている。このため、冗長用プレート線ＲＰＬがローレベルに変化したとき（図１６（Ｊ）参照）、冗長用強誘電体メモリセルＲＭ０〜ＲＭ３の強誘電体キャパシタには、大きい電位差が発生する。これにより、センスアンプＳＡ０〜ＳＡ３で増幅された読み出しデータが、冗長用強誘電体メモリセルＲＭ０〜ＲＭ３に書き込まれる。
【０１５１】
このように、この実施の形態に係る強誘電体メモリによれば、劣化判定回路１１６０で劣化と判断された場合に、その記憶用強誘電体メモリセルから読み出されたデータが冗長用強誘電体メモリセルＲＭ０〜ＲＭ３に書き込まれる。したがって、この実施の形態によれば、強誘電体メモリセルの劣化によるデータの消失を未然に防止して、メモリの信頼性を高めることができる。
【０１５２】
なお、冗長強誘電体メモリセルを１列としたが、２列以上であってもよい。
【０１５３】
以上説明した第１〜第６の実施の形態では、２Ｔ２Ｃ型メモリセルを採用した。但し、この発明を１Ｔ１Ｃ型メモリセルにも適用できることは、明らかである。
【０１５４】
【発明の効果】
以上詳細に説明したように、この発明に係る強誘電体メモリによれば、周辺回路の規模を増大させることなく不必要なアクセスの頻度を低減することができ、したがって、メモリセルの寿命を長くすることができる。さらに、本発明に係る強誘電体メモリによれば、メモリセルの寿命を検出して、記憶データの信頼性を高めることができる。
【図面の簡単な説明】
【図１】第１の実施の形態に係る強誘電体メモリの要部構成を概略的に示すブロック図である。
【図２】強誘電体メモリセルの内部構造を示す回路図である。
【図３】第１の実施の形態におけるプレート線およびワード線の配線レイアウトを概念的に示す平面図である。
【図４】第２の実施の形態に係る強誘電体メモリの要部構成を概略的に示すブロック図である。
【図５】第２の実施の形態におけるプレート線およびワード線の配線レイアウトを概念的に示す平面図である。
【図６】第２の実施の形態におけるプレート線およびワード線の配線レイアウトを概念的に示す平面図である。
【図７】第３の実施の形態に係る強誘電体メモリの要部構成を概略的に示すブロック図である。
【図８】第３の実施の形態におけるプレート線およびワード線の配線レイアウトを概念的に示す平面図である。
【図９】第４の実施の形態に係る強誘電体メモリの要部構成を概略的に示すブロック図である。
【図１０】第４の実施の形態におけるプレート線およびワード線の配線レイアウトを概念的に示す平面図である。
【図１１】第５の実施の形態に係る強誘電体メモリの要部構成を概略的に示すブロック図である。
【図１２】強誘電体キャパシタのヒステリシス特性を示すグラフである。
【図１３】第５の実施の形態に係る強誘電体メモリの動作を説明するためのタイミングチャートである。
【図１４】第５の実施の形態に係る強誘電体メモリの動作を説明するためのタイミングチャートである。
【図１５】第６の実施の形態に係る強誘電体メモリの要部構成を概略的に示すブロック図である。
【図１６】第５の実施の形態に係る強誘電体メモリの動作を説明するためのタイミングチャートである。
【符号の説明】
１００ メモリセルアレイ
１１０ メモリセルブロック
ＢＬ０〜ＢＬ７，ＢＬｂ０〜ＢＬｂ７ ビット線
ＰＬ０〜ＰＬ８ プレート線
ＷＬ０〜ＷＬ７ ワード線
ＳＡ０〜ＳＡ７ センスアンプ
Claims (7)
- 第１選択端子および第２選択端子の電位が読み出し電位のときにデータ端子から記憶値を出力する強誘電体メモリセルを、ｍ行ｎ列（ｍ、ｎは自然数）に配置してなる、メモリセルブロックと、
複数の前記強誘電体メモリセルの前記データ端子にそれぞれ共通接続された、複数のビット線と、
複数の前記強誘電体メモリセルの前記第１選択端子にそれぞれ共通接続された、複数の第１選択線と、
複数の前記強誘電体メモリセルの前記第２選択端子にそれぞれ共通接続された、複数の第２選択線と、
を備え、
同一の前記第１選択線および前記第２選択線に接続された前記強誘電体メモリの個数がｊ個（ｊはｍの因数）ずつになるように、前記第１の選択線および前記第２の選択線が配置された強誘電体メモリであって、
前記第１選択線が、列ごとに設けられ、対応する列の全ての前記強誘電体メモリセルの前記第１選択端子にそれぞれ接続された、ｎ本のプレート線であり、且つ、
前記第２選択線が、複数の列にまたがって設けられ、対応する各列のｊ個ずつの前記強誘電体メモリセルの前記第２選択端子にそれぞれ接続された、ｎ本のワード線である、
ことを特徴とする強誘電体メモリ。 - 前記ワード線が、
連続する複数列の前記第２選択端子をｊ個ずつ相互接続するために、第１配線層に階段状に形成された、複数の第１配線パターンと、
隣接する複数列のｊ個ずつの前記第２選択端子に対応させて、第２配線層に逆階段状に形成された、複数の第２配線パターンと、
を備えることを特徴とする請求項１に記載の強誘電体メモリ。 - 前記第２選択端子が、ｊ個の前記強誘電体メモリセルごとに、列間隔の２分の１ずつずれるように形成され、
前記ワード線が、連続する複数列の前記第２選択端子をｊ個ずつ相互接続するために第１配線層に階段状に形成された複数の第１配線パターンと、それぞれの列に対応させて第２配線層に直線状に形成された複数の第２配線パターンとを備える、
ことを特徴とする請求項１に記載の強誘電体メモリ。 - 第１選択端子および第２選択端子の電位が読み出し電位のときにデータ端子から記憶値を出力する強誘電体メモリセルを、ｍ行ｎ列（ｍ、ｎは自然数）に配置してなる、メモリセルブロックと、
複数の前記強誘電体メモリセルの前記データ端子にそれぞれ共通接続された、複数のビット線と、
複数の前記強誘電体メモリセルの前記第１選択端子にそれぞれ共通接続された、複数の第１選択線と、
複数の前記強誘電体メモリセルの前記第２選択端子にそれぞれ共通接続された、複数の第２選択線と、
を備え、
同一の前記第１選択線および前記第２選択線に接続された前記強誘電体メモリの個数がｊ個（ｊはｍの因数）ずつになるように、前記第１の選択線および前記第２の選択線が配置された強誘電体メモリであって、
前記第１選択線が、列ごとに設けられ、対応する列の全ての前記強誘電体メモリセルの前記第１選択端子にそれぞれ接続された、ｎ本のワード線であり、且つ、
前記第２選択線が、複数の列にまたがって設けられ、対応する各列のｊ個ずつの前記強誘電体メモリセルの前記第２選択端子にそれぞれ接続された、ｎ本のプレート線である、
ことを特徴とする強誘電体メモリ。 - 前記プレート線が、
連続する複数行且つ複数列の前記第２選択端子を相互接続するために、第１配線層に矩形に形成された、複数の第１配線パターンと、
それぞれの列に対応させて、第２配線層に直線状に形成された、複数の第２配線パターンと、
を備えることを特徴とする請求項４に記載の強誘電体メモリ。 - 第１選択端子および第２選択端子の電位が読み出し電位のときにデータ端子から記憶値を出力する記憶用強誘電体メモリセルをｍ行ｎ列（ｍ、ｎは自然数）に配置してなる記憶用メモリセルブロックと、
第１選択端子および第２選択端子の電位が読み出し電位のときにデータ端子から記憶値を出力する判定用強誘電体メモリセルを１行ｎ列に配置してなる判定用メモリセルブロックと、
前記記憶用メモリセルブロックの行ごとに設けられ、対応する行の前記記憶用強誘電体メモリセルの前記データ端子にそれぞれ共通接続された、複数のビット線と、
前記判定用メモリセルブロックの行ごとに設けられ、対応する行の前記判定用強誘電体メモリセルの前記データ端子にそれぞれ共通接続された判定用ビット線と、
前記記憶用メモリセルブロックおよび前記判定用メモリセルブロックの列ごとに共通して設けられ、対応する前記記憶用強誘電体メモリセルおよび前記判定用強誘電体メモリセルの前記第１選択端子にそれぞれ共通接続された、複数の第１選択線と、
前記記憶用メモリセルブロックの列ごとに複数本ずつ設けられ、対応する列の前記記憶用強誘電体メモリセルの前記第２選択端子がそれぞれいずれか１本のみに共通接続された、第２選択線と、
前記判定用メモリセルブロックの列ごとに１本ずつ設けられ、対応する列の前記判定用強誘電体メモリセルの前記第２選択端子に接続された、第３選択線と、
読み出すべき前記記憶用強誘電体メモリが属する列の前記第１選択線に、選択的に前記読み出し電位を供給する第１選択線制御回路と、
前記読み出すべき記憶用強誘電体メモリが属する列の複数の前記第２選択線のうち、当該読み出すべき記憶用強誘電体メモリが接続された前記第２選択線のみに、選択的に前記読み出し電位を供給する第２選択線制御回路と、
前記読み出すべき記憶用強誘電体メモリが属する列の前記第３選択線に、選択的に前記読み出し電位を供給する第３選択線制御回路と、
前記判定用強誘電体メモリセルの記憶値の正誤を判定する判定回路と、
を備えることを特徴とする強誘電体メモリ。 - 第１選択端子および第２選択端子の電位が読み出し電位のときにデータ端子から記憶値を出力する冗長用強誘電体メモリセルをｍ行１列に配置してなる、少なくとも１個の冗長用メモリセルブロックと、
前記判定回路が記憶値を「偽」と判定したときに、前記記憶用強誘電体メモリセルから読み出された記憶値を前記冗長用強誘電体メモリセルに書き込む、冗長判定回路と、
をさらに備えることを特徴とする請求項６に記載の強誘電体メモリ。
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