JP4935832B2 - 半導体記憶装置 - Google Patents

Description

本発明は半導体記憶装置に関し、さらに詳しくは、強誘電体をキャパシタセルとして用いる強誘電体メモリ（FeRAM）を備えた半導体記憶装置に関するものである。

図１は、従来の強誘電体メモリにおけるセルアレイの第一の構成を示す図である。ここで、図１（ａ）は上記セルアレイの構成を示す平面図であり、図１（ｂ）は図１（ａ）に示されたＩＶ−ＩＶ線における断面の構造を示す断面図である。なお、図１においては、一例として縦４個、横６個で合計２４個の強誘電体メモリセルＦＭＣが格子状に配列された場合が示されている。

図１に示されるように、従来の強誘電体メモリは、強誘電体メモリセルＦＭＣと、ワード線ＷＬ１〜ＷＬ４と、ビット線ＢＬ１〜ＢＬ６と、キャパシタプレート線ＣＰ１〜ＣＰ４とを備える。ここで、ワード線ＷＬ１〜ＷＬ４とキャパシタプレート線ＣＰ１〜ＣＰ４とは、図１（ａ）に示されるようにレイアウト上において互いに並行に配線され、ビット線ＢＬ１〜ＢＬ６は該ワード線ＷＬ１〜ＷＬ４及び該キャパシタプレート線ＣＰ１〜ＣＰ４に対して直交するよう配線される。

また、図１（ｂ）に示されるように、この強誘電体メモリはシリコン基板１上に形成され、該シリコン基板１の表面には拡散領域ＳＤ１，ＳＤ２を有するトランジスタ及びワード線ＷＬ１〜ＷＬ４が形成される。そして、ワード線ＷＬ１，ＷＬ２間及びワード線ＷＬ３，ＷＬ４間に形成された各々の拡散領域ＳＤ１は、ビット線ＢＬ１〜ＢＬ６に対して各々ビット線コンタクトがなされ、拡散領域ＳＤ２上にはキャパシタプレート線ＣＰ１〜ＣＰ４との間に強誘電体メモリセルＦＭＣ，ＦＭＣ１が形成される。

また、上記図１に示された強誘電体メモリにおけるセルアレイの回路図が、図２に示される。ここで図２に示されるように、例えば強誘電体メモリセルＦＭＣ１は、ゲートがワード線ＷＬ１に接続されたＮチャネルＭＯＳトランジスタＮＴとキャパシタプレート線ＣＰ１との間に接続されるため、ワード線ＷＬ１とキャパシタプレート線ＣＰ１とによって駆動される。

そして、ワード線ＷＬ１〜ＷＬ４とキャパシタプレート線ＣＰ１〜ＣＰ４とが平行に配線された上記のような構成を有するセルアレイにおいては、例えばワード線ＷＬ１をハイレベルに活性化して強誘電体メモリセルＦＭＣ１にアクセスする場合、強誘電体メモリセルＦＭＣ１がビット線ＢＬ１に接続されるのみならず、キャパシタプレート線ＣＰ１に接続された強誘電体メモリセルＦＭＣ２〜ＦＭＣ６もそれぞれ対応するビット線ＢＬ２〜ＢＬ６に接続される。

従って、上記のような状態においてキャパシタプレート線ＣＰ１をパルス駆動する場合には、ビット線ＢＬ１〜ＢＬ６による大きな値を有するビット線容量が、強誘電体メモリセルＦＭＣ１〜ＦＭＣ６によるセル容量と直列接続されるため、大容量を駆動する必要が生じて消費電力が増大するという問題がある。

また、上記のような場合には、ワード線ＷＬ１が活性化されることによりビット線ＢＬ１〜ＢＬ６にデータが読み出される全ての強誘電体メモリセルＦＭＣ１〜ＦＭＣ６に対し、データの再書き込みが必要とされるという問題もあった。

図３は、従来の強誘電体メモリにおけるセルアレイの第二の構成を示す図である。図３に示された従来の強誘電体メモリにおけるセルアレイは、図１に示されたセルアレイと同様な構成を有するが、ワード線ＷＬ１〜ＷＬ２とキャパシタプレート線ＣＰ１〜ＣＰ２とが直交して配線される点で相違するものである。

ここで上記と同様に、例えばワード線ＷＬ１をハイレベルに活性化して強誘電体メモリセルＦＭＣ１にアクセスする場合には、キャパシタプレート線ＣＰ１に接続された強誘電体メモリセルＦＭＣ１，ＦＭＣ７，ＦＭＣ８のうちでビット線に接続されるのは強誘電体メモリセルＦＭＣ１のみとなるものの、キャパシタプレート線ＣＰ１に接続された全ての強誘電体メモリセルＦＭＣ１，ＦＭＣ７，ＦＭＣ８を駆動する必要があるという問題がある。

すなわち一般的に、図３においてビット線方向に配置される強誘電体メモリセルの数は、ワード線方向に配置される強誘電体メモリセルの数に対して２倍以上であるため、キャパシタプレート線ＣＰ１，ＣＰ２の容量は大きなものとなる。従って、該キャパシタプレート線ＣＰ１を駆動する際においては消費電力が増大するのみならず、該キャパシタプレート線ＣＰ１に対して用いられる大きな駆動力に起因して、ビット線ＢＬ１や電源電圧（ＶＤＤ）ノード（図示していない。）あるいはセンスアンプ等にノイズを発生させ、場合によっては強誘電体メモリに誤動作を生じさせるという問題がある。

本発明は、上述の問題を解消するためになされたもので、消費電力の低減と動作の高速化を実現する半導体記憶装置を提供することを目的とする。

上記の目的に鑑み、キャパシタプレート線とビット線の間に接続され、ワード線とキャパシタプレート線の電位に応じてデータの読み書きがなされる強誘電体メモリセルが、基板上においてアレイ状に形成された半導体記憶装置において、複数のキャパシタプレート線の内、１のキャパシタプレート線に接続される複数の強誘電体メモリセルが分割されてなる複数のブロックを構成する各ブロックは、上記複数のブロック内の他のブロックと異なるワード線に接続される。あるいは、複数のワード線の内、１のワード線に接続される複数の強誘電体メモリセルが分割されてなる複数のブロックを構成する各ブロックは、上記複数のブロック内の他のブロックと異なるキャパシタプレート線に接続される。そして、上記複数のワード線の１つと上記複数のキャパシタプレート線の１つを駆動することにより、上記複数のワード線の１つと上記複数のキャパシタプレート線の１つの両方に接続されるブロックに属する強誘電体メモリセルが読み出される。このような手段によれば、キャパシタプレート線とワード線とを活性化することにより同時選択される強誘電体メモリセルの数を低減することができる。

なお、上記半導体記憶装置においては、上記ワード線と上記キャパシタプレート線とを共に備えることとしてもよい。

また、アレイ状に配置された強誘電体メモリセルの外周に形成されたダミー強誘電体メモリセルをさらに備えることにより、実際の使用に供する強誘電体メモリセルの品質を高めることができる。そして、アクセス対象とする強誘電体メモリセルの位置を指定するロウアドレスとコラムアドレスとに応じて、キャパシタプレート線及びワード線を選択的に駆動する駆動手段をさらに備えることにより、強誘電体メモリセルに対する高速なデータの読み書きを実現することができる。

また、ワード線及びキャパシタプレート線を駆動することにより同時選択される強誘電体メモリセルの数だけ設けられ、強誘電体メモリセルから読み出されたデータを増幅する増幅手段と、強誘電体メモリセルのうち同時選択された強誘電体メモリセルから読み出されたデータを選択して増幅手段へ供給する選択手段とをさらに備えた半導体記憶装置によれば、必要とされる増幅手段の占有面積を低減することができる。

また、本発明の目的は、ワード線及びキャパシタプレート線を駆動することにより強誘電体メモリセルを選択する半導体記憶装置であって、活性化されたワード線に接続される複数の強誘電体メモリセルと、活性化されたキャパシタプレート線に接続される複数の強誘電体メモリセルとの少なくとも一部が異なるように配線されたワード線及びキャパシタプレート線を備えたことを特徴とする半導体記憶装置を提供することにより達成される。

上述の如く、本発明に係る半導体記憶装置によれば、キャパシタプレート線とワード線とを活性化することにより同時選択される強誘電体メモリセルの数を少なくして消費電力を低減すると共に、動作の高速化を図ることができる。

また、アレイ状に配置された強誘電体メモリセルの外周に形成されたダミー強誘電体メモリセルをさらに備えることにより、実際の使用に供する強誘電体メモリセルの品質を高めることができるため、信頼性の高い半導体記憶装置を得ることができる。

また、同時選択される強誘電体メモリセルの数だけ増幅手段を設ければ足りるため、本発明に係る半導体記憶装置によれば、必要とされる増幅手段の占有面積を減少させ、回路規模を低減することができる。

従来の半導体記憶装置に備えられた強誘電体メモリにおけるセルアレイの第一の構成を示す図である。 図１に示された強誘電体メモリにおけるセルアレイの構成を示す回路図である。 従来の半導体記憶装置に備えられた強誘電体メモリにおけるセルアレイの第二の構成を示す図である。 本発明の実施の形態１に係る半導体記憶装置に備えられた強誘電体メモリにおけるセルアレイの構成を示す図である。 図４に示された強誘電体メモリにおけるセルアレイの構成を示す回路図である。 本発明の実施の形態２に係る半導体記憶装置に備えられた強誘電体メモリにおけるセルアレイの構成を示す図である。 図６に示された強誘電体メモリにおけるセルアレイの構成を示す回路図である。 本発明の実施の形態２に係る半導体記憶装置の構成を示す回路図である。 本発明の実施の形態３に係る半導体記憶装置の構成を示す回路図である。 図９に示された２ビットアダー回路の構成を示す回路図である。 本発明の実施の形態４に係る半導体記憶装置に備えられた強誘電体メモリにおけるセルアレイの構成を示す図である。 本発明の実施の形態５に係る半導体記憶装置に備えられた強誘電体メモリにおけるセルアレイの構成を示す図である。

以下において、本発明の実施の形態を図面を参照して詳しく説明する。なお、図中同一符号は同一又は相当部分を示す。

［実施の形態１］
図４は、本発明の実施の形態１に係る半導体記憶装置に備えられた強誘電体メモリにおけるセルアレイの構成を示す平面図である。なお図４においては、上記図１と同様に、一例として縦（ビット線に沿う方向）４個、横（ビット線と直交する方向）６個で合計２４個の強誘電体メモリセルが配列された場合が示される。

図４に示されるように、本発明の実施の形態１に係る強誘電体メモリは、強誘電体メモリセルＦＭＣ９と、ワード線ＷＬ１〜ＷＬ４と、ビット線ＢＬ１〜ＢＬ６と、キャパシタプレート線ＣＰ１ａ〜ＣＰ４ａ，ＣＰ１ｂ，ＣＰ２ｂとを備える。ここで、図４に示されたセルアレイ構成においては、ワード線ＷＬ１〜ＷＬ４がキャパシタプレート線ＣＰ１ａ〜ＣＰ４ａに平行な部分とビット線ＢＬ１〜ＢＬ６に平行な方向へずれる部分とを含み、セルアレイ上において階段状に配線されている点に特徴がある。なお、図４に示されたキャパシタプレート線ＣＰ１ａとキャパシタプレート線ＣＰ１ｂ、キャパシタプレート線ＣＰ２ａとキャパシタプレート線ＣＰ２ｂは、それぞれ電気的に同電位とされ、又は互いに接続されている。

ここで、図４に示されたセルアレイの回路図は、図５に示される。図５に示されるように、例えばキャパシタプレート線ＣＰ３ａには強誘電体メモリセルＦＭＣ９，ＦＭＣ１０，ＦＭＣ１５，ＦＭＣ１６，ＦＭＣ１７，ＦＭＣ１８が接続される。また、ワード線ＷＬ３が活性化されたときには、強誘電体メモリセルＦＭＣ９がビット線ＢＬ１に接続され、強誘電体メモリセルＦＭＣ１０がビット線ＢＬ２に接続される。また同様に、キャパシタプレート線ＣＰ４ａに接続された強誘電体メモリセルＦＭＣ１１がビット線ＢＬ３に接続され、キャパシタプレート線ＣＰ４ａに接続された強誘電体メモリセルＦＭＣ１２がビット線ＢＬ４に接続される。さらに、キャパシタプレート線ＣＰ１ｂに接続された強誘電体メモリセルＦＭＣ１３がビット線ＢＬ５に接続され、同じくキャパシタプレート線ＣＰ１ｂに接続された強誘電体メモリセルＦＭＣ１４がビット線ＢＬ６に接続される。

また、図４では省略されているが、図５に示されるように、ビット線ＢＬ１，ＢＬ２はゲート回路ＧＴ１を介してそれぞれデータバスＤＢ１，ＤＢ２に接続され、ビット線ＢＬ３，ＢＬ４はゲート回路ＧＴ２を介してそれぞれデータバスＤＢ１，ＤＢ２に接続される。また、センスアンプＳＡ１，ＳＡ２がそれぞれデータバスＤＢ１，ＤＢ２に接続され、選択回路２で生成された選択信号がゲート回路ＧＴ１，ＧＴ２に供給される。

ここで、例えば強誘電体メモリセルＦＭＣ９にアクセスする場合には、上記ワード線ＷＬ３が活性化され、キャパシタプレート線ＣＰ３ａが駆動されるが、上記のように該キャパシタプレート線ＣＰ３ａに接続された強誘電体メモリセルの中で、ワード線ＷＬ３が活性化されることによりビット線と接続されるものは二つの強誘電体メモリセルＦＭＣ９，ＦＭＣ１０に過ぎない。

従って、上記のような状態においてキャパシタプレート線ＣＰ３ａをパルス駆動する場合には、強誘電体メモリセルＦＭＣ９，ＦＭＣ１０，ＦＭＣ１５，ＦＭＣ１６，ＦＭＣ１７，ＦＭＣ１８によるセル容量と、ビット線ＢＬ１，ＢＬ２によるビット線容量とを合わせた容量を駆動すれば足りるため、図１及び図２に示されたセルアレイを備えた従来の半導体記憶装置と比べると、ビット線ＢＬ３〜ＢＬ６によるビット線容量に対応する分だけ消費電力を低減することができる。 また、上記のようにワード線ＷＬ３が活性化されキャパシタプレート線ＣＰ３ａが駆動されることにより強誘電体メモリセルＦＭＣ９，ＦＭＣ１０から読み出されたデータは、ビット線ＢＬ１，ＢＬ２を伝送するが、このとき選択回路２は供給されたアドレスに応じてゲート回路ＧＴ１を選択的に開くため、強誘電体メモリセルＦＭＣ９，ＦＭＣ１０から読み出された該データは、それぞれデータバスＤＢ１，ＤＢ２に伝送される。そして、センスアンプＳＡ１がデータバスＤＢ１を伝送するデータを、センスアンプＳＡ２がデータバスＤＢ２を伝送するデータをそれぞれ増幅することにより、強誘電体メモリセルＦＭＣ９から読み出されたデータをセンスアンプＳＡ１の出力として得ることができる。

ここで、センスアンプは一般的に、同時に選択されるメモリセルの数に対応して（本実施の形態１に係る半導体記憶装置においては２個）設ければ足りるため、本実施の形態１に係る半導体記憶装置によれば、同時選択される強誘電体メモリセルの数を低減することにより、必要なセンスアンプの数を少なくして半導体記憶装置の回路規模を低減することができる。

次に、上記のようなセルアレイ構成による効果を、例えば縦（ビット線に沿った方向）に６４行及び横（ワード線に沿った方向）に３２列の強誘電体メモリセルが配列されたセルアレイにおいて定量的に評価する。なお、上記セルアレイには３２本のビット線と６４本のワード線とが配線され、それぞれビット線の容量Ｃｂを７００ｆＦ、強誘電体メモリセル一つの容量Ｃｆを２００ｆＦとする。また、上記評価は８ビットのアクセスをかける場合について行う。

まず、ワード線ＷＬ１〜ＷＬ４とキャパシタプレート線ＣＰ１〜ＣＰ４とが平行に配線される図１及び図２に示された従来の強誘電体メモリにおいては、３２個の強誘電体メモリセルに同時にアクセスすると共に、該３２個の強誘電体メモリセルが該アクセスによりビット線に接続されるため、キャパシタプレート線はＣｂ×３２＋Ｃｆ×３２により算出される２８．８ｐＦの容量を駆動する必要がある。一方、ワード線ＷＬ１，ＷＬ２とキャパシタプレート線ＣＰ１，ＣＰ２とが直交して配線される図３に示された従来の強誘電体メモリにおいては、一つのビット線に６４個の強誘電体メモリセルが接続されるため、８ビットのアクセスではキャパシタプレート線はＣｂ×８＋Ｃｆ×６４×８により算出される１０８．０ｐＦの容量を駆動する必要がある。

ここで、上記本実施の形態１に係る強誘電体メモリにおいては、上記のように一つのキャパシタプレート線に３２個の強誘電体メモリセルが接続されるが、選択されたワード線が活性化されたときにビット線に接続される強誘電体メモリセルは８ビットのアクセスのおいては８個であるため、キャパシタプレート線はＣｂ×８＋Ｃｆ×３２により算出される１２．０ｐＦの容量を駆動すれば足りることとなる。

以上より、本発明の実施の形態１に係る強誘電体メモリを備えることによって、半導体記憶装置の消費電力を低減することができ、また、キャパシタプレート線の駆動におけるパルス伝達速度を速くできるため、動作の高速化を図ることができる。

［実施の形態２］
図６は、本発明の実施の形態２に係る半導体記憶装置に備えられた強誘電体メモリにおけるセルアレイの構成を示す平面図である。なお図６においては、上記図４と同様に、一例として縦（ビット線に沿う方向）４個、横（ビット線と直交する方向）６個で合計２４個の強誘電体メモリセルＦＭＣが配列された場合が示される。

図６に示されるように、本発明の実施の形態２に係る強誘電体メモリは、強誘電体メモリセルＦＭＣと、ワード線ＷＬ１ａ〜ＷＬ４ａ，ＷＬ１ｂ，ＷＬ２ｂと、ビット線ＢＬ１〜ＢＬ６と、キャパシタプレート線ＣＰ１〜ＣＰ４とを備える。ここで、図６に示されたセルアレイ構成においては、上記ワード線及び上記キャパシタプレート線がシリコン基板１上において階段状に配線されている点に特徴がある。すなわち、ビット線ＢＬ１〜ＢＬ６に直交する方向で隣接する二つの強誘電体メモリセルＦＭＣをそれぞれ一つのセルユニットＵＴ１〜ＵＴ３としたとき、図６に示されるように、キャパシタプレート線ＣＰ１〜ＣＰ４は、ビット線方向にそれぞれ１セル分の距離づつずれたセルユニットＵＴ１〜ＵＴ３に含まれる強誘電体メモリセルＦＭＣを順次接続するよう形成される。

また、上記において、ワード線１ａとワード線１ｂ、ワード線２ａとワード線２ｂはそれぞれ電気的に同電位とされ、又は互いに接続されている。

ここで、図６に示されたセルアレイの回路図は、図７に示される。図７に示されるように、例えばキャパシタプレート線ＣＰ３には強誘電体メモリセルＦＭＣ１９〜ＦＭＣ２４が接続される。また、ワード線ＷＬ３ａが活性化されたときには、強誘電体メモリセルＦＭＣ１９がビット線ＢＬ１に接続され、強誘電体メモリセルＦＭＣ２０がビット線ＢＬ２に接続される。また同様に、キャパシタプレート線ＣＰ２に接続された強誘電体メモリセルＦＭＣ２５がビット線ＢＬ３に接続され、同じくキャパシタプレート線ＣＰ２に接続された強誘電体メモリセルＦＭＣ２６がビット線ＢＬ４に接続される。さらに、キャパシタプレート線ＣＰ１に接続された強誘電体メモリセルＦＭＣ２７がビット線ＢＬ５に接続され、同じくキャパシタプレート線ＣＰ１に接続された強誘電体メモリセルＦＭＣ２８がビット線ＢＬ６に接続される。

ここで、例えば強誘電体メモリセルＦＭＣ１９にアクセスする場合には、上記ワード線ＷＬ３ａが活性化され、キャパシタプレート線ＣＰ３が駆動されるが、上記のように該キャパシタプレート線ＣＰ３に接続された強誘電体メモリセルの中で、ワード線ＷＬ３ａが活性化されることによりビット線と接続されるものは二つの強誘電体メモリセルＦＭＣ１９，ＦＭＣ２０に過ぎない。

従って、上記のような状態においてキャパシタプレート線ＣＰ３をパルス駆動する場合には、強誘電体メモリセルＦＭＣ１９〜ＦＭＣ２４によるセル容量と、ビット線ＢＬ１，ＢＬ２によるビット線容量とを合わせた容量を駆動すれば足りるため、図１及び図２に示されたセルアレイを備えた従来の半導体記憶装置と比べると、ビット線ＢＬ３〜ＢＬ６によるビット線容量に対応する分だけ消費電力を低減することができる。

図８は、本発明の実施の形態２に係る半導体記憶装置の構成を示す回路図である。なお、図８においては一例として、縦（ビット線方向）に４行、横（ワード線方向）に４列で計１６個の強誘電体メモリセルＦＭＣが備えられ、図６に示された各セルユニットＵＴ１〜ＵＴ３は一つの強誘電体メモリセルＦＭＣで構成される強誘電体メモリが示される。また、本強誘電体メモリにおいては、以下に詳しく説明するように、供給されたロウアドレスＡ０，Ａ１とコラムアドレスＡ２，Ａ３とに応じて、同時に一つの強誘電体メモリセルＦＭＣが選択される。

図８に示されるように、本実施の形態２に係る半導体記憶装置に含まれた強誘電体メモリの周辺回路は、ワード線デコーダ３と、プレート線デコーダ５と、プレート線パルス発生回路７と、ワード線パルス発生回路９と、タイミング制御回路１１ａと、センスアンプ１３と、書き込み増幅回路１５と、ＮＯＲ回路２３，４５と、ＡＮＤ回路４１〜４４及びＮチャネルＭＯＳトランジスタＮＴ１〜ＮＴ４とを備える。

ここで、上記ワード線デコーダ３は、各ワード線ＷＬ０ａ〜ＷＬ３ａ，ＷＬ０ｂ〜ＷＬ２ｂに対応して設けられた複数のデコードユニットＤＵ１と、直列接続された反転回路３１〜３３及び反転回路３４〜３６とを含み、供給されたコラムアドレスＡ２，Ａ３に応じてワード線ＷＬ１ａ〜ＷＬ４ａ，ＷＬ１ｂ，ＷＬ２ｂを選択する。

そして、上記の各デコードユニットＤＵ１は、ＯＲ回路１６〜１９と、ＡＮＤ回路２０，２１と、ＮＯＲ回路２２と、反転回路２４とを含む。さらに、ＯＲ回路１６，１８の入力ノードは反転回路３５の出力ノード及び電源電圧ノードＶＤＤに接続され、ＯＲ回路１７の入力ノードは反転回路３４の出力ノード及び電源電圧ノードＶＤＤに接続され、ＯＲ回路１９の入力ノードは反転回路３４の出力ノード及び後述するＮＡＮＤ回路３７の出力ノードに接続される。

また、ＡＮＤ回路２０の入力ノードはＯＲ回路１６，１７の出力ノード及び反転回路３１の出力ノードに接続され、ＡＮＤ回路２１の入力ノードはＯＲ回路１８，１９の出力ノード及び反転回路３２の出力ノードに接続される。また、ＮＯＲ回路２２の入力ノードはＡＮＤ回路２０，２１の出力ノードに接続され、反転回路２４の入力ノードはＮＯＲ回路２２の出力ノードに接続される。ここで、上記のような構成を有するワード線デコーダ３においては、反転回路３６にコラムアドレスＡ２が、反転回路３３にコラムアドレスＡ３が供給される。

なお、出力ノードがワード線ＷＬ２ｂに接続されたＮＯＲ回路２３は、その入力ノードが反転回路２４の出力ノード及びワード線パルス発生回路９に接続される。

一方、プレート線デコーダ５は、ＮＡＮＤ回路３７〜４０と、直列接続された反転回路２５〜２７及び反転回路２８〜３０とを含み、供給されたロウアドレスＡ０，Ａ１に応じてキャパシタプレート線ＣＰ０〜ＣＰ３を選択する。ここで、ＮＡＮＤ回路３７の入力ノードは反転回路２６及び反転回路２９に接続され、ＮＡＮＤ回路３８の入力ノードは反転回路２５及び反転回路２９に接続される。また、ＮＡＮＤ回路３９の入力ノードは反転回路２６及び反転回路２８に接続され、ＮＡＮＤ回路４０の入力ノードは反転回路２５及び反転回路２８に接続される。ここで、上記のような構成を有するプレート線デコーダ５においては、反転回路２７にロウアドレスＡ０が、反転回路３０にロウアドレスＡ１が供給される。

なお、出力ノードがキャパシタプレート線ＣＰ３に接続されたＮＯＲ回路４５の入力ノードは、ＮＡＮＤ回路３７の出力ノード及びプレート線パルス発生回路７に接続される。

また、プレート線パルス発生回路７とワード線パルス発生回路９、及びセンスアンプ１３は、タイミング制御回路１１ａに接続され、書込増幅回路１５はセンスアンプ１３及びタイミング制御回路１１ａに接続される。

また、ＡＮＤ回路４１の入力ノードは反転回路３１，３４の出力ノードに接続され、ＡＮＤ回路４２の入力ノードは反転回路３１，３５の出力ノードに接続される。同様に、ＡＮＤ回路４３の入力ノードは反転回路３２，３４の出力ノードに接続され、ＡＮＤ回路４４の入力ノードは反転回路３２，３５の出力ノードに接続される。

そして、各ＮチャネルＭＯＳトランジスタＮＴ１〜ＮＴ４は、センスアンプ１３及び書込増幅回路１５と対応するビット線ＢＬ１〜ＢＬ４との間に接続されると共に、ＮチャネルＭＯＳトランジスタＮＴ１のゲートはＡＮＤ回路４１の出力ノードに接続され、ＮチャネルＭＯＳトランジスタＮＴ２のゲートはＡＮＤ回路４２の出力ノードに接続される。また、同様にＮチャネルＭＯＳトランジスタＮＴ３のゲートはＡＮＤ回路４３の出力ノードに接続され、ＮチャネルＭＯＳトランジスタＮＴ４のゲートはＡＮＤ回路４４の出力ノードに接続される。

次に、上記のような構成を有する本実施の形態２に係る半導体記憶装置の動作を説明する。例えば、図８に示された強誘電体メモリセルＦＭＣ１９からデータを読み出す場合には、ワード線デコーダ３に供給されたコラムアドレスＡ２，Ａ３に応じてワード線ＷＬ３ａに接続されたＮＯＲ回路２３へ選択信号が供給される。このとき該ＮＯＲ回路２３は、ワード線パルス発生回路９から供給される所定期間ロウレベルのパルス信号に応じて、該ロウ期間ワード線ＷＬ３ａをハイレベルに活性化させる。これにより、該期間において強誘電体メモリセルＦＭＣ１９とビット線ＢＬ１との間に接続されたＮチャネルＭＯＳトランジスタＮＴがオンする。

そしてこのとき、キャパシタプレート線ＣＰ３に接続されたＮＯＲ回路４５には、プレート線デコーダ５に含まれたＮＡＮＤ回路３７から、ロウアドレスＡ０，Ａ１に応じた選択信号が供給される。このとき該ＮＯＲ回路４５は、プレート線パルス発生回路７から供給されるパルス信号に応じて、キャパシタプレート線ＣＰ３を駆動する。

これにより、強誘電体メモリセルＦＭＣ１９からビット線ＢＬ１へデータが読み出され、センスアンプ１３で増幅されてデータDoutとして出力される。なお、以上はデータ読み出し動作の説明であるが、データ書き込みの場合には、書き込みデータDinが書込増幅回路１５へ供給され、上記と同様に選択された強誘電体メモリセルへ該書き込みデータDinが書き込まれる。

また、上記において、プレート線パルス発生回路７とワード線パルス発生回路９、センスアンプ１３、及び書込増幅回路１５は、クロック信号ＣＫとライトイネーブル信号ＷＥが供給されるタイミング制御回路１１ａによってそれぞれ動作タイミングが制御される。

以上より、本発明の実施の形態２に係る強誘電体メモリを備えた半導体記憶装置によれば、上記実施の形態１に係る半導体記憶装置と同様に、消費電力を低減することができると共に、強誘電体メモリセルＦＭＣに対するデータの読み書きを高速化することができる。

なお、上記のような図８に示された強誘電体メモリの周辺回路は、図４及び図５に示された上記実施の形態１に係る強誘電体メモリセルのセルアレイと組み合わせることにより、本実施の形態２に係る半導体記憶装置と同様な効果を得ることができることはいうまでもない。

［実施の形態３］
図９は、本発明の実施の形態３に係る半導体記憶装置の構成を示す回路図である。図９に示されるように、本実施の形態３に係る半導体記憶装置は、図８に示された実施の形態２に係る半導体記憶装置と同様な構成を有するが、ワード線デコーダ３及びプレート線デコーダ５の構成が相違する。

すなわち、図９に示されるように、本実施の形態３に係るロウデコーダ４６はＮＡＮＤ回路３７〜４３と、反転回路２５〜３０と、２ビットアダー回路６１とを含む。ここで、ＮＡＮＤ回路３７〜４３はワード線ＷＬ０ａ〜ＷＬ３ａ，ＷＬ０ｂ〜ＷＬ２ｂに１対１に対応するよう設けられ、ＮＡＮＤ回路４３の入力ノードは反転回路２５及び２ビットアダー回路６１に接続され、ＮＡＮＤ回路４２の入力ノードは反転回路２８及び２ビットアダー回路６１に接続される。

また同様に、ＮＡＮＤ回路４１の入力ノードは反転回路２５，２８に接続され、ＮＡＮＤ回路３７の入力ノードは２ビットアダー回路６１に接続され、ＮＡＮＤ回路３７の入力ノードは２ビットアダー回路６１に接続される。また、ＮＡＮＤ回路３８の入力ノードは反転回路２５と２ビットアダー回路６１に接続され、ＮＡＮＤ回路３９の入力ノードは反転回路２８と２ビットアダー回路６１に接続され、ＮＡＮＤ回路４０の入力ノードは反転回路２５，２８に接続される。

図１０は、図９に示された２ビットアダー回路６１の構成を示す回路図である。図１０に示されるように、この２ビットアダー回路６１は、ＡＮＤ回路６２，６３と、排他的ＯＲ回路６４，６５と、反転回路６６とを含む。ここで、ＡＮＤ回路６２の入力ノードはノードＮａ，Ｎｃに接続され、ＡＮＤ回路６３の入力ノードはＡＮＤ回路６２の出力ノードと反転回路６６の出力ノードとに接続され、出力ノードはノードＮｆに接続される。また、排他的ＯＲ回路６４の入力ノードはノードＮａとノードＮｃに接続され、出力ノードはノードＮｅに接続される。さらには、排他的ＯＲ回路６５の入力ノードはノードＮｂとノードＮｄに接続され、反転回路６６の入力ノードは排他的ＯＲ回路６５の出力ノードに接続される。

ここで、上記ノードＮａは反転回路２６の出力ノードに接続され、ノードＮｂは反転回路２９の出力ノードに接続され、ノードＮｃはＡＮＤ回路６０の出力ノードに接続され、ノードＮｄはＡＮＤ回路５９の出力ノードに接続される。また、ノードＮｅは反転回路２５の入力ノードに接続され、ノードＮｆは反転回路２８の入力ノードに接続される。

また、図９に示されるように、本実施の形態に係る半導体記憶装置においては、キャパシタプレート線ＣＰ０〜ＣＰ３に１対１に対応して、出力ノードがＮＯＲ回路４５に接続されたデコードユニットＤＵ２が設けられる。ここで、各デコードユニットＤＵ２は同様な構成を有し、ＮＡＮＤ回路５１〜５４と反転回路５５とを含む。そして、ＮＡＮＤ回路５１の入力ノードはＮＡＮＤ回路３７の出力ノード及び反転回路５６の出力ノードに接続され、ＮＡＮＤ回路５２の入力ノードはＮＡＮＤ回路５１の出力ノードとＮＡＮＤ回路５４の出力ノードに接続され、出力ノードはＮＯＲ回路４５の入力ノードに接続される。

また、ＮＡＮＤ回路５３の入力ノードは反転回路５５の出力ノード及び反転回路５６の出力ノードに接続され、ＮＡＮＤ回路５４の入力ノードはＮＡＮＤ回路５２の出力ノードとＮＡＮＤ回路５３の出力ノードに接続され、出力ノードは上記のようにＮＡＮＤ回路５２の入力ノードに接続される。さらには、ＡＮＤ回路５５の入力ノードはＮＡＮＤ回路３７の出力ノードに接続され、出力ノードはＮＡＮＤ回路５３の入力ノードに接続される。

また、タイミング制御回路１１ｂには直列接続された反転回路５７，５８と反転回路５６とが接続される。さらには、ＡＮＤ回路５９の入力ノードは反転回路５７の出力ノード及び反転回路３２の出力ノードに接続され、ＡＮＤ回路６０の入力ノードは反転回路５７の出力ノード及び反転回路３５の出力ノードに接続される。

次に、上記のような構成を有する本実施の形態３に係る半導体記憶装置の動作を、図９に示された強誘電体メモリセルＦＭＣ１９からデータを読み出す場合を例に説明する。まず、タイミング制御回路１１ｂからロウレベルの信号が反転回路５８に供給されると、この期間において外部から供給されたロウアドレスＡ０，Ａ１に応じて、ロウデコーダ４６に含まれたＮＡＮＤ回路３７はキャパシタプレート線ＣＰ３を選択するＣＰアドレス信号をデコードユニットＤＵ２へ供給する。そして、該デコードユニットＤＵ２は上記ＣＰアドレス信号をラッチすると共に、キャパシタプレート線ＣＰ３に接続されたＮＯＲ回路４５へ供給する。

これにより該ＮＯＲ回路４５は、プレート線パルス発生回路７から供給されるパルス信号に応じて、キャパシタプレート線ＣＰ３を駆動する。

次に、タイミング制御回路１１ｂが反転回路５８にハイレベルの信号を供給することにより、２ビットアダー回路６１は外部から供給されたロウアドレスＡ０，Ａ１に２ビットのコラムアドレスＡ２，Ａ３を加算してワード線選択信号を生成する。そして、ロウデコーダ４６は該ワード線選択信号に応じてワード線ＷＬ３ａを選択する。

すなわち、ロウデコーダ４６に含まれたＮＡＮＤ回路３７からワード線ＷＬ３ａに接続されたＮＯＲ回路２３へ、該ワード線ＷＬ３ａを選択する信号が供給される。このとき該ＮＯＲ回路２３は、ワード線パルス発生回路９から供給されるパルス信号に応じて、ワード線ＷＬ３ａをハイレベルに活性化させる。これにより、強誘電体メモリセルＦＭＣ１９とビット線ＢＬ１との間に接続されたＮチャネルＭＯＳトランジスタＮＴがオンする。

これにより、強誘電体メモリセルＦＭＣ１９からビット線ＢＬ１へデータが読み出され、センスアンプ１３で増幅されてデータDoutとして出力される。なお、以上はデータ読み出し動作の説明であるが、データ書き込みの場合には、書き込みデータDinが書込増幅回路１５へ供給され、上記と同様に選択された強誘電体メモリセルへ該書き込みデータDinが書き込まれる。

また、上記において、プレート線パルス発生回路７とワード線パルス発生回路９、センスアンプ１３、書込増幅回路１５、及び２ビットアダー回路６１は、クロック信号ＣＫとライトイネーブル信号ＷＥが供給されるタイミング制御回路１１ｂによってそれぞれ動作タイミングが制御される。

以上より、本発明の実施の形態３に係る強誘電体メモリを備えた半導体記憶装置によれば、上記実施の形態１及び２に係る半導体記憶装置と同様に、消費電力を低減することができると共に、強誘電体メモリセルＦＭＣに対するデータの読み書きを高速化することができる。

［実施の形態４］
図１１は、本発明の実施の形態４に係る半導体記憶装置に備えられた強誘電体メモリにおけるセルアレイの構成を示す平面図である。図１１に示されるように、本実施の形態４に係る強誘電体メモリにおけるセルアレイは、図６に示された実施の形態２に係る強誘電体メモリにおけるセルアレイと同様な構成を有するが、セルユニットＵＴ１〜ＵＴ３相互のビット線ＢＬ１〜ＢＬ６方向におけるずれが、強誘電体メモリセルＦＭＣの１／２に相当する距離とされる点で相違するものである。なお、図１１に示されたセルアレイは、図７に示された回路図により表すことができる。

そして、このような本実施の形態４に係る半導体記憶装置によれば、シリコン基板１上に形成される強誘電体メモリセルのセルアレイを全体として長方形状とすることができるため、上記実施の形態２に係る半導体記憶装置と同様な効果を得ることができると共に、該セルアレイの占有面積を小さくすることによって半導体記憶装置の回路面積をより低減することができる。

［実施の形態５］
図１２は、本発明の実施の形態５に係る半導体記憶装置に備えられた強誘電体メモリにおけるセルアレイの構成を示す平面図である。図１２に示されるように、本実施の形態５に係る強誘電体メモリにおけるセルアレイは、図１１に示された実施の形態４に係る強誘電体メモリにおけるセルアレイと同様な構成を有するが、図１１に示されたセルアレイを実メモリセルアレイＲＭＣＡとして、その周囲にビット線コンタクトをしないダミー強誘電体メモリセルＤＦＭＣを備える点で相違するものである。

すなわち、本実施の形態５に係る強誘電体メモリにおけるセルアレイにおいては、図１２に示されるように、実メモリセルアレイＲＭＣＡの周囲にダミーワード線ＤＷＬ０，ＤＷＬ１と、ダミーキャパシタプレート線ＤＣＰ１〜ＤＣＰ３と、ダミービット線ＤＢＬ１〜ＤＢＬ４とが形成され、さらにビット線コンタクトがなされないダミー強誘電体メモリセルＤＦＭＣが形成される。

以上のような構成を有する本実施の形態５に係る半導体記憶装置によれば、上記実施の形態４に係る半導体記憶装置と同様な効果を得ることができると共に、上記実施の形態４に係る強誘電体メモリにおけるセルアレイをシリコン基板１上に形成する際に、該基板の周辺部に生じる露光不良の影響を回避することができる。

すなわち、本実施の形態５に係る上記セルアレイ構成によれば、図１２に示された実メモリセルアレイＲＭＣＡとして品質の高い強誘電体メモリのセルアレイを得ることができるため、さらに信頼性の高い半導体記憶装置を得ることができる。

１ シリコン基板
２ 選択回路
３ ワード線デコーダ
５ プレート線デコーダ
７ プレート線パルス発生回路
９ ワード線パルス発生回路
１１ａ，１１ｂ タイミング制御回路
１３ センスアンプ
１５ 書き込み増幅回路
１６〜１９ ＯＲ回路
２０，２１，４１〜４４，５９，６０，６２，６３ ＡＮＤ回路
２２，２３，４５ ＮＯＲ回路
２４〜３６，５０，６６ 反転回路
３７〜４３，５１〜５８ ＮＡＮＤ回路
４６ ロウデコーダ
６１ ２ビットアダー回路
６４，６５ 排他的ＯＲ回路
ＦＭＣ，ＦＭＣ１〜ＦＭＣ２８ 強誘電体メモリセル
ＤＦＭＣ ダミー強誘電体メモリセル
ＳＤ１，ＳＤ２ 拡散領域
ＷＬ１〜ＷＬ４，ＷＬ０ａ〜ＷＬ４ａ，ＷＬ０ｂ〜ＷＬ２ｂ ワード線
ＤＷＬ０，ＤＷＬ１ ダミーワード線
ＢＬ１〜ＢＬ６ ビット線
ＤＢＬ１〜ＤＢＬ４ ダミービット線
ＣＰ０〜ＣＰ４，ＣＰ０ａ〜ＣＰ４ａ，ＣＰ１ｂ，ＣＰ２ｂ キャパシタプレート線
ＤＣＰ０〜ＤＣＰ３ ダミーキャパシタプレート線
ＧＴ１〜ＧＴ２ ゲート回路
ＳＡ１，ＳＡ２ センスアンプ
ＤＢ１，ＤＢ２ データバス
ＵＴ１〜ＵＴ３ セルユニット
ＤＵ１，ＤＵ２ デコードユニット
ＮＴ，ＮＴ１〜ＮＴ４ ＮチャネルＭＯＳトランジスタ
ＲＭＣＡ 実メモリセルアレイ
ＶＤＤ 電源電圧ノード
Ｎａ〜Ｎｆ ノード

Claims (5)

1. キャパシタプレート線とビット線の間に接続され、ワード線とキャパシタプレート線の電位に応じてデータの読み書きがなされる複数の強誘電体メモリセルが、基板上においてアレイ状に形成される半導体記憶装置であって、
   前記アレイに対して設けられる、ワード線デコーダとキャパシタプレート線デコーダと、
   前記ワード線デコーダに接続される複数のワード線と、
   前記キャパシタプレート線デコーダに接続される複数のキャパシタプレート線と、
   をそれぞれ有し、
   前記複数のキャパシタプレート線の内、１のキャパシタプレート線に接続される複数の強誘電体メモリセルが分割されてなる複数のブロックを構成する各ブロックは、前記複数のブロック内の他のブロックと異なるワード線に接続され、
   前記複数のワード線の１つと前記複数のキャパシタプレート線の１つを駆動することにより、前記複数のワード線の１つと前記複数のキャパシタプレート線の１つの両方に接続される前記ブロックに属する強誘電体メモリセルが読み出され、
   前記ワード線は、前記強誘電体メモリセルがアレイ状に形成された基板上に、異なるキャパシタプレート線に接続されている複数の前記ブロックに接続されるよう階段状に配置されている、
   ことを特徴とする半導体記憶装置。
2. キャパシタプレート線とビット線の間に接続され、ワード線とキャパシタプレート線の電位に応じてデータの読み書きがなされる複数の強誘電体メモリセルが、基板上においてアレイ状に形成される半導体記憶装置であって、
   前記アレイに対して設けられる、ワード線デコーダとキャパシタプレート線デコーダと、
   前記ワード線デコーダに接続される複数のワード線と、
   前記キャパシタプレート線デコーダに接続される複数のキャパシタプレート線と、
   をそれぞれ有し、
   前記複数のワード線の内、１のワード線に接続される複数の強誘電体メモリセルが分割されてなる複数のブロックを構成する各ブロックは、前記複数のブロック内の他のブロックと異なるキャパシタプレート線に接続され、
   前記複数のワード線の１つと前記複数のキャパシタプレート線の１つを駆動することにより、前記複数のワード線の１つと前記複数のキャパシタプレート線の１つの両方に接続される前記ブロックに属する強誘電体メモリセルが読み出され、
   前記キャパシタプレート線は、前記強誘電体メモリセルがアレイ状に形成された基板上に、異なるワード線に接続されている複数の前記ブロックに接続されるよう階段状に配置されている、
   ことを特徴とする半導体記憶装置。
3. アレイ状に配置された前記強誘電体メモリセルの外周に形成されたダミー強誘電体メモリセルをさらに備えた請求項１または２に記載の半導体記憶装置。
4. アクセス対象とする前記強誘電体メモリセルの位置を指定するロウアドレスとコラムアドレスとに応じて、前記キャパシタプレート線及び前記ワード線を選択的に駆動する駆動手段をさらに備えた請求項１または２に記載の半導体記憶装置。
5. 前記ワード線及び前記キャパシタプレート線を駆動することにより同時選択される前記強誘電体メモリセルの数だけ設けられ、前記強誘電体メモリセルから読み出された前記データを増幅する増幅手段と、
   前記強誘電体メモリセルのうち同時選択される前記強誘電体メモリセルから読み出された前記データを選択して前記増幅手段へ供給する選択手段とをさらに備えた請求項１または２に記載の半導体記憶装置。

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