JP4908562B2 - 強誘電体メモリ装置 - Google Patents

Description

この発明は、複数のビット線が平行に並んで配置された強誘電体メモリ（ＦｅＲＡＭ：ｆｅｒｒｏ−ｅｌｅｃｔｒｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）装置に関する。

近年、不揮発性半導体メモリの一つとして、強誘電体キャパシタを用いた強誘電体メモリ（ＦｅＲＡＭ）装置が注目されている。

従来の強誘電体メモリの書き込み動作時には、強誘電体キャパシタにビット線の振幅と同じ振幅の電源電位Ｖａａを印加することができる。しかし、該強誘電体メモリの読み出し動作時には、電源電位Ｖａａよりも小さい電圧しか強誘電体キャパシタに印加されない。

したがって、該強誘電体メモリの低電圧動作時には、強誘電体キャパシタの分極が十分に反転せず読み出しマージンの劣化につながる。

このような読み出しマージンの劣化に対して、従来の強誘電体メモリには、一端が電源電位Ｖａａにプリジャージされており、他端が信号が読み出されるビット線に接続されているカップリング用キャパシタに対して、片方の電源電位Ｖａａを接地電位Ｖｓｓに落とすものがある。これにより、より高い電圧を強誘電体キャパシタに印加し、分極反転に伴う電荷をより多くビット線に読み出す（例えば、特許文献１、２参照。）。

このように、上記従来の強誘電体メモリでは、低電圧動作時の読み出しマージンを確保することが可能になる。以下では、この方式を「旧オーバードライブ方式」と呼ぶ。

一方、この旧オーバードライブ方式では、旧来の強誘電体メモリに対し、新たにカップリング用キャパシタを付け加えなくてはならない。これにより、以下の２つの問題がある。
（１）カップリング用キャパシタＣの追加に伴い回路面積が増大する。
（２）ビット線容量Ｃｂにカップリング用のキャパシタの容量Ｃｏが加えられる。これにより、実効的なビット線容量Ｃｂ’が、Ｃｂ’＝Ｃｂ＋Ｃｏとなる。この実質的なビット線容量Ｃｂ’の増加は、セル信号量マージンの低下につながる。このため、旧オーバードライブ方式による効果が低下する。

特開２００１−３１９４７２号公報 特開２００９−９９２３５号公報

本発明は、回路面積の増大を抑えつつ、セル信号量の利得を増加させることが可能な強誘電体メモリ装置を提供することを目的とする。

本発明の一態様に係る強誘電体メモリ装置は、
強誘電体キャパシタとトランジスタとからなるメモリセルが複数配列され、前記メモリセルを選択するワード線、前記メモリセルの前記強誘電体キャパシタの一端に電圧を印加するためのプレート線及び、前記メモリセルの前記強誘電体キャパシタの他端からセルデータが読み出されるビット線が配置されたメモリセルアレイと、
前記強誘電体キャパシタから前記ビット線に読み出される信号をセンスし増幅するセンスアンプと、
データ読み出し時、前記センスアンプの動作前に、信号が読み出される選択ビット線に隣接する隣接ビット線の電圧を引き下げる制御を行うビット線電位制御回路と、を備える。

本発明の一態様に係る強誘電体メモリ装置によれば、回路面積の増大を抑えつつ、セル信号量の利得を増加させることができる。

比較例の強誘電体メモリ装置の強誘電体キャパシタのヒステリシス特性の一例を示す図である。 強誘電体メモリ装置のセル信号量とビット線容量との関係を示す図である。 本発明の実施例１に係る強誘電体メモリ装置１００の構成の一例を示す回路図である。 図３に示す強誘電体メモリ装置１００の第１の強誘電体キャパシタＣ１に対するデータの読み出し動作のサイクルにおける各信号線の電位および各信号の電位の波形のタイミングチャートを示す図である。 本発明の実施例２に係る強誘電体メモリ装置２００の構成の一例を示す回路図である。 図５に示す強誘電体メモリ装置２００の第１の強誘電体キャパシタＣ１に対するデータの読み出し動作のサイクルにおける各信号線の電位および各信号の電位の波形のタイミングチャートを示す図である。 本発明の実施例３に係る強誘電体メモリ装置３００の構成の一例を示す回路図である。 図７に示す強誘電体メモリ装置３００の第１の強誘電体キャパシタＣ１に対するデータの読み出し動作のサイクルにおける各信号線の電位および各信号の電位の波形のタイミングチャートを示す図である。 本発明の実施例４に係る強誘電体メモリ装置４００の構成の一例を示す回路図である。 図９に示す強誘電体メモリ装置４００の第１の強誘電体キャパシタＣ１に対するデータの読み出し動作のサイクルにおける各信号線の電位および各信号の電位の波形のタイミングチャートを示す図である。 本発明の実施例５に係る強誘電体メモリ装置５００の構成の一例を示す回路図である。 本発明の実施例６に係る強誘電体メモリ装置６００の構成の一例を示す回路図である。

（比較例）
ここで、比較例として従来の強誘電体メモリ装置の読み出し動作時の特性について検討する。

図１は、比較例の強誘電体メモリ装置の強誘電体キャパシタのヒステリシス特性の一例を示す図である。また、図２は、強誘電体メモリ装置のセル信号量とビット線容量との関係を示す図である。

図１に示すように、既述の旧オーバードライブ方式では、強誘電体キャパシタに印加される電圧を増大させることにより、データ“０”とデータ“１”のそれぞれの動作点におけるビット線電位の差（すなわち信号量Ｖｓｉｇｗｉｎ）が増大する。

上記動作点の定義は、ヒステリシス曲線と、点（Ｘ＝−Ｖａａ−（Ｃｏ／２Ｃｂ）＊Ｖａａ、 Ｙ＝“０”または“１”の残留分極）を通り、且つ傾きが−Ｃｂ´＝−（Ｃｂ+Ｃｏ）である直線との交点（Ｘｏｐ０、Ｙｏｐ０）、（Ｘｏｐ１、Ｙｏｐ１）である。

これらの動作点のビット線電位Ｖｓｉｇ０、Ｖｓｉｇ１は、それぞれ、Ｖｓｉｇ０＝Ｖａａ−Ｘｏｐ０、Ｖｓｉｇ１＝Ｖａａ−Ｘｏｐ１として、求められる。

したがって、信号量Ｖｓｉｇｗｉｎは、Ｖｓｉｇｗｉｎ＝Ｖｓｉｇ１−Ｖｓｉｇ０となる。

このように、旧オーバードライブ方式は、強誘電体キャパシタに印加される電圧を増大させることで、信号量Ｖｓｉｇｗｉｎの利得を増加させるものである。

ここで、既述の旧オーバードライブ方式では、実効的なビット線容量Ｃｂ´＝Ｃｂ+Ｃｏは、カップリング用のキャパシタの容量Ｃｏだけ増大している。一方で、実効的なビット線容量Ｃｂ´の増加は、ビット線電位の絶対値Ｖｓｉｇ０、Ｖｓｉｇ１の低下につながり、結果的に信号量Ｖｓｉｇｗｉｎが低下することになる。すなわち、旧オーバードライブ方式では、オーバードライブによる強誘電体キャパシタに印加される電圧の増大による信号量増大効果と、オーバードライブキャパシタによるビット線容量の増大による信号量低下効果のトレードオフになっている。つまり、既述の旧オーバードライブ方式では、強誘電体キャパシタに印加される電圧の増大効果が十分に発揮されていない（図２）。

そこで、本発明では、カップリング用のキャパシタを追加しない方式を提案し、ビット線容量増加による信号量Ｖｓｉｇｗｉｎの損失を抑制する（図２）。

以下、本発明を適用した各実施例について図面を参照しながら説明する。

図３は、本発明の実施例１に係る強誘電体メモリ装置１００の構成の一例を示す回路図である。

図３に示すように、強誘電体メモリ装置１００は、ドライバ回路１と、インバータ２と、セルブロック３と、センスアンプＳＡと、第１ないし第４のビット線／ＢＬ０、ＢＬ０、／ＢＬ１、ＢＬ１と、選択線ＢＳ０、ＢＳ１と、第１ないし第４のプレート線／ＰＬ０、ＰＬ０、／ＰＬ１、ＰＬ１と、第１および第２のセンスアンプビット線／ＢＬＳＡ、ＢＬＳＡと、ワード線ＷＬ０〜ＷＬ７と、切替線Ｅｑｌ０、Ｅｑｌ１と、センス切替線Ｔｒｓ０、Ｔｒｓ１と、第１ないし第４のセンス切替ＭＯＳトランジスタＴＳ１〜ＴＳ４と、第１ないし第４のドライブMOSトランジスタＴＤ１〜ＴＤ４と、を備える。

ドライバ回路１は、ビット線電位制御信号ＯＤＲＥＮを出力するようになっている。

インバータ２は、ビット線電位制御信号ＯＤＲＥＮを反転して出力するようになっている。このインバータ２は、図３に示すように、例えば、ｐＭＯＳトランジスタ２ａと、ｎＭＯＳトランジスタ２ｂと、信号端子２ｃと、を含む。

ｐＭＯＳトランジスタ２ａは、電源電位Ｖａａにソースが接続され、信号端子２ｃにドレインが接続され、ドライバ回路１の出力にゲートが接続されている。

また、ｎＭＯＳトランジスタ２ｂは、信号端子２ｃと接地電位Ｖｓｓとの間に接続され、ドライバ回路１の出力にゲートが接続されている。

ビット線電位制御信号ＯＤＲＥＮがｐＭＯＳトランジスタ２ａおよびｎＭＯＳトランジスタ２ｂのゲートに入力され、信号端子２ｃからビット線電位制御信号ＯＤＲＥＮの論理を反転した信号を出力される。

第１のビット線乃至第４のビット線は、第１のビット線／ＢＬ０、第３のビット線／ＢＬ１、第２のビット線ＢＬ０、第４のビット線ＢＬ１の順に互いに平行に配置されており、第１のビット線／ＢＬ０の片側には第３のビット線／ＢＬ１が隣接して平行に配置され、第２のビット線ＢＬ０の両側にはそれぞれ第３のビット線／ＢＬ１と第４のビット線ＢＬ１とが隣接して並行に配置されている。

なお、図３では、簡単のため、１つのセルブロック３のみを表している。強誘電体メモリ装置１００は、例えば、図３の縦方向に並んだ複数のセルブロックを、備えている。したがって、強誘電体メモリ装置１００は、複数のセルブロックに対応した複数のビット線が平行に並んで配置されている。すなわち、これらの隣接するビット線間には、容量結合が発生するようになっている。

第１のドライブMOSトランジスタＴＤ１は、第１のビット線／ＢＬ０と信号端子２ｃとの間に接続されている。この第１のドライブMOSトランジスタＴＤ１のゲートには、切替線Ｅｑｌ０が接続されている。

第２のドライブMOSトランジスタＴＤ２は、第２のビット線ＢＬ０と信号端子２ｃとの間に接続されている。この第２のドライブMOSトランジスタＴＤ２のゲートには、切替線Ｅｑｌ０が接続されている。

第３のドライブMOSトランジスタＴＤ３は、第３のビット線／ＢＬ１と信号端子２ｃとの間に接続されている。この第３のドライブMOSトランジスタＴＤ３のゲートには、切替線Ｅｑｌ１が接続されている。

第４のドライブMOSトランジスタＴＤ４は、第４のビット線ＢＬ１と信号端子２ｃとの間に接続されている。この第４のドライブMOSトランジスタＴＤ４のゲートには、切替線Ｅｑｌ１が接続されている。

ここで、例えば、切替線Ｅｑ１０、Ｅｑｉ１の電位を制御することにより、第３、第４のドライブMOSトランジスタＴＤ３、ＴＤ４をオンしたまま、第１および第２のドライブMOSトランジスタＴＤ１、ＴＤ２をオフする。これにより、第３、第４のビット線／ＢＬ１、ＢＬ１とインバータ２の出力とが導通したまま、第１、第２のビット線／ＢＬ０、ＢＬ０とインバータ２の出力との間が絶縁されることになる。そして、例えば、ドライブ回路１が出力したビット線電位制御信号ＯＤＲＥＮに応じて、第３および第４のビット線／ＢＬ１、ＢＬ１の電位のみを接地電位（第２の電位）Ｖｓｓに制御することができる。

また、セルブロック３は、第１ないし第４の選択ＭＯＳトランジスタＴ１〜Ｔ４と、第１の強誘電体キャパシタＣ１、Ｃ１−１、Ｃ１−２、・・・Ｃ１−７と、第２の強誘電体キャパシタＣ２、Ｃ２−１、Ｃ２−２、・・・Ｃ２−７と、第３の強誘電体キャパシタＣ３、Ｃ３−１、Ｃ３−２、・・・Ｃ３−７と、第４の強誘電体キャパシタＣ４、Ｃ４−１、Ｃ４−２、・・・Ｃ４−７と、ＭＯＳトランジスタＴＣ１、ＴＣ１−１、ＴＣ１−２、・・・ＴＣ１−７、ＴＣ２、ＴＣ２−１、ＴＣ２−２、・・・ＴＣ２−７、ＴＣ３、ＴＣ３−１、ＴＣ３−２、・・・ＴＣ３−７、ＴＣ４、ＴＣ４−１、ＴＣ４−２、・・・ＴＣ４−７と、を含む。

なお、後述のメモリセルアレイは、このセルブロック３と、第１ないし第４のビット線／ＢＬ０、ＢＬ０、／ＢＬ１、ＢＬ１と、選択線ＢＳ０、ＢＳ１と、第１ないし第４のプレート線／ＰＬ０、ＰＬ０、／ＰＬ１、ＰＬ１と、ワード線ＷＬ０〜ＷＬ７と、を含む。

第１の選択ＭＯＳトランジスタＴ１は、第１のビット線／ＢＬ０と第１の強誘電体キャパシタＣ１との間に接続されている。この第１の選択ＭＯＳトランジスタＴ１のゲートが選択線ＢＳ０に接続されている。

第２の選択ＭＯＳトランジスタＴ２は、第２のビット線ＢＬ０と第２の強誘電体キャパシタＣ２との間に接続されている。この第２の選択ＭＯＳトランジスタＴ２のゲートが選択線ＢＳ１に接続されている。

第３の選択ＭＯＳトランジスタＴ３は、第３のビット線／ＢＬ１と第３の強誘電体キャパシタＣ３との間に接続されている。この第３の選択ＭＯＳトランジスタＴ３のゲートが第１の選択ＭＯＳトランジスタＴ１のゲートに接続されている（すなわち、選択線ＢＳ０が、第１、第３の選択ＭＯＳトランジスタＴ１、Ｔ３のゲートに接続されている）。

第４の選択ＭＯＳトランジスタＴ４は、第４のビット線ＢＬ１と第４の強誘電体キャパシタＣ４との間に接続されている。この第４の選択ＭＯＳトランジスタＴ４は、ゲートが第２の選択ＭＯＳトランジスタＴ２のゲートに接続されている（すなわち、選択線ＢＳ１が、第２、第４の選択ＭＯＳトランジスタＴ２、Ｔ４のゲートに接続されている）。

第１の強誘電体キャパシタＣ１、Ｃ１−１、Ｃ１−２、・・・Ｃ１−７は、第１のビット線／ＢＬ０と第１のプレート線／ＰＬ０との間に、直列に接続されている。また、各第１の強誘電体キャパシタＣ１、Ｃ１−１、Ｃ１−２、・・・Ｃ１−７は、ＭＯＳトランジスタＴＣ１、ＴＣ１−１、ＴＣ１−２、・・・ＴＣ１−７と、それぞれ並列に接続されている。例えば、第１の強誘電体キャパシタＣ１の一方の電極は、第１の選択ＭＯＳトランジスタＴ１を介して、第１のビット線／ＢＬ０に接続されている。さらに、この第１の強誘電体キャパシタＣ１の他方の電極は、ＭＯＳトランジスタＴＣ１−１、ＴＣ１−２、・・・ＴＣ１−７を介して、第１のプレート線／ＰＬ０に接続されている。

なお、例えば、第１の強誘電体キャパシタＣ１とＭＯＳトランジスタＴＣ１（ここでは、第１の強誘電体キャパシタと並列に接続されている）とが１つのメモリセルを構成する（他の強誘電体キャパシタも同様にそれぞれメモリセルを構成する）。

また、第２の強誘電体キャパシタＣ２、Ｃ２−１、Ｃ２−２、・・・Ｃ２−７は、第２のビット線ＢＬ０と第２のプレート線ＰＬ０との間に、直列に接続されている。また、各第２の強誘電体キャパシタＣ２、Ｃ２−１、Ｃ２−２、・・・Ｃ２−７は、ＭＯＳトランジスタＴＣ２、ＴＣ２−１、ＴＣ２−２、・・・ＴＣ２−７と、それぞれ並列に接続されている。例えば、第２の強誘電体キャパシタＣ２の一方の電極は、第２の選択ＭＯＳトランジスタＴ２を介して、第２のビット線ＢＬ０に接続されている。さらに、この第２の強誘電体キャパシタＣ２の他方の電極は、ＭＯＳトランジスタＴＣ２−１、ＴＣ２−２、・・・ＴＣ２−７を介して、第２のプレート線ＰＬ０に接続されている。

また、第３の強誘電体キャパシタＣ３、Ｃ３−１、Ｃ３−２、・・・Ｃ３−７は、第３のビット線／ＢＬ１と第３のプレート線／ＰＬ１との間に、直列に接続されている。また、各第３の強誘電体キャパシタＣ３、Ｃ３−１、Ｃ３−２、・・・Ｃ３−７は、ＭＯＳトランジスタＴＣ３、ＴＣ３−１、ＴＣ３−２、・・・ＴＣ３−７と、それぞれ並列に接続されている。例えば、第３の強誘電体キャパシタＣ３の一方の電極は、第３の選択ＭＯＳトランジスタＴ３を介して、第３のビット線／ＢＬ１に接続されている。さらに、この第３の強誘電体キャパシタＣ３の他方の電極は、ＭＯＳトランジスタＴＣ３−１、ＴＣ３−２、・・・ＴＣ３−７を介して、第３のプレート線／ＰＬ１に接続されている。

また、第４の強誘電体キャパシタＣ４、Ｃ４−１、Ｃ４−２、・・・Ｃ４−７は、第４のビット線ＢＬ１と第４のプレート線ＰＬ１との間に、直列に接続されている。また、各第４の強誘電体キャパシタＣ４、Ｃ４−１、Ｃ４−２、・・・Ｃ４−７は、ＭＯＳトランジスタＴＣ４、ＴＣ４−１、ＴＣ４−２、・・・ＴＣ４−７と、それぞれ並列に接続されている。例えば、第４の強誘電体キャパシタＣ４の一方の電極は、第４の選択ＭＯＳトランジスタＴ４を介して、第４のビット線ＢＬ１に接続されている。さらに、この第４の強誘電体キャパシタＣ４の他方の電極は、ＭＯＳトランジスタＴＣ４−１、ＴＣ４−２、・・・ＴＣ４−７を介して、第４のプレート線ＰＬ１に接続されている。

各第１ないし第４の強誘電体キャパシタＣ１、Ｃ１−１、Ｃ１−２、・・・Ｃ１−７Ｃ２、Ｃ２−１、Ｃ２−２、・・・Ｃ２−７、Ｃ３、Ｃ３−１、Ｃ３−２、・・・Ｃ３−７、Ｃ４、Ｃ４−１、Ｃ４−２、・・・Ｃ４−７は、２つの電極間に印加された電圧とその電圧の極性とによる分極状態に応じて、データを記憶するようになっている。

ここで、例えば、選択線ＢＳ０の電位を“Ｈｉｇｈ”レベル、ワード線ＷＬ０の電位を“Ｌｏｗ”レベル、ワード線ＷＬ１〜ＷＬ７の電位を“Ｈｉｇｈ”レベルにすることにより、第１の選択ＭＯＳトランジスタＴ１、ＭＯＳトランジスタＴＣ１−１、ＴＣ１−２、・・・ＴＣ１−７がオンし、ＭＯＳトランジスタＴＣ１がオフする。これにより、第１のビット線／ＢＬ０と第１の強誘電体キャパシタＣ１の該一方の電極とが電気的に導通するとともに、第１のプレート線／ＰＬ０と第１の強誘電体キャパシタＣ１の該他方の電極とが電気的に導通する。この状態で、第１のプレート線／ＰＬ０の電位を制御することにより、第１のビット線／ＢＬ０に第１の強誘電体キャパシタＣ１に記憶されたデータに応じた電位が印加される。

第１のセンス切替ＭＯＳトランジスタＴＳ１は、第１のセンスアンプビット線／ＢＬＳＡと第１のビット線／ＢＬ０との間に接続されている。この第１のセンス切替ＭＯＳトランジスタＴＳ１のゲートには、センス切替線Ｔｒｓ０が接続されている。

第２のセンス切替ＭＯＳトランジスタＴＳ２は、第２のセンスアンプビット線ＢＬＳＡと第２のビット線ＢＬ０との間に接続されている。この第２のセンス切替ＭＯＳトランジスタＴＳ２のゲートには、センス切替線Ｔｒｓ０が接続されている。

第３のセンス切替ＭＯＳトランジスタＴＳ３は、第１のセンスアンプビット線／ＢＬＳＡと第３のビット線／ＢＬ１との間に接続されている。この第３のセンス切替ＭＯＳトランジスタＴＳ３のゲートには、センス切替線Ｔｒｓ１が接続されている。

第４のセンス切替ＭＯＳトランジスタＴＳ４は、第２のセンスアンプビット線ＢＬＳＡと第４のビット線ＢＬ１との間に接続されている。この第４のセンス切替ＭＯＳトランジスタＴＳ４のゲートには、センス切替線Ｔｒｓ１が接続されている。

センスアンプＳＡは、第１のセンスアンプビット線／ＢＬＳＡと第２のセンスアンプビット線ＢＬＳＡとの間に接続されている。このセンスアンプＳＡは、センスアンプ駆動信号ＳＥＮに応じて動作するようになっている。このセンスアンプＳＡは、例えば、センスアンプ駆動信号ＳＥＮが“Ｈｉｇｈ”レベル（電源電位Ｖａａ）のとき、活性化される。一方、このセンスアンプＳＡは、例えば、センスアンプ駆動信号ＳＥＮが“Ｌｏｗ”レベル（接地電位Ｖｓｓ）のとき、非活性化される。

そして、センスアンプＳＡは、活性化されると、第１のセンスアンプビット線／ＢＬＳＡと第２のセンスアンプビット線ＢＬＳＡとの間の電位差（セルデータが読み出されるビット線の信号）を増幅するようになっている。この増幅された電位差が読み出し回路（図示せず）により取得され、この電位差に応じた論理のデータが該読み出し回路により読み出されることになる。

例えば、第１の強誘電体キャパシタＣ１に記憶されたデータを読み出すためにプレート線／ＰＬ０の電位が制御され、第１の強誘電体キャパシタＣ１に記憶されたデータが第１のビット線／ＢＬ０に読み出される。また、第２のビット線／ＢＬ０の電位が参照電位として用いられ、第１、第２のビット線／ＢＬ０、ＢＬ０の電位がセンスアンプＳＡでセンスされ増幅される。

なお、後述の１Ｔ１Ｃ動作の際には、ダミーセル（図示せず）または参照電位生成電源（図示せず）から供給された電位が、第２のビット線ＢＬ０に読み出され、参照電位（固定電位）として固定される。

一方、２Ｔ２Ｃ動作の際には、例えば、第１の強誘電体キャパシタＣ１に対して反転データを書き込まれた対応する第２の強誘電体キャパシタＣ２からデータが第２のビット線ＢＬ０に読み出され、これが参照電位として用いられる。この２Ｔ２Ｃ動作では、選択線ＢＳ０だけでなく選択線ＢＳ１にも電位Ｖｐｐが印加され、それらに接続された各ＭＯＳトランジスタがオンになっている必要がある。

なお、図３において、セルブロック３を構成するＭＯＳトランジスタ、ドライブMOSトランジスタ、および、センス切替ＭＯＳトランジスタは、ここではｎ型のＭＯＳトランジスタである。しかし、必要に応じて、回路の極性を考慮して、これらのＭＯＳトランジスタをｐ型のＭＯＳトランジスタにすることも可能である。

なお、既述のドライバ回路１、インバータ２、第１ないし第４のドライブMOSトランジスタＴＤ１〜ＴＤ４は、ビット線電位制御回路を構成する。このビット線電位制御回路は、後述のように、データ読み出し時、センスアンプの動作前に、信号が読み出されるビット線に隣接するビット線の電圧を引き下げる制御を行う。このビット線電位制御回路は、メモリセルアレイとセンスアンプとの間に配置されている。

次に、以上のような構成を有する強誘電体キャパシタ１００に本発明に係る方式を適用した読み出し動作について説明する。

以下では、一例として、１つの強誘電体キャパシタ（セル）に１ビットのデータを保持する１Ｔ１Ｃ動作を例に説明する。特に、一例として、第１の強誘電体キャパシタＣ１のデータが読み出される場合について説明する。この例では、シールド線となる第３、第４のビット線／ＢＬ１、 ＢＬ１と、データが読み出される第１、第２のビット線／ＢＬ０、ＢＬ０と、の間の寄生容量を用いることになる。

例えば、第１、第２の強誘電体キャパシタＣ１、Ｃ２に記憶されたデータが読み出されるときは、第１、第２のビット線／ＢＬ０、ＢＬ０にデータが読み出され、第３、第４のビット線／ＢＬ１、ＢＬ１がシールド線として用いられる。一方、第３、第４の強誘電体キャパシタＣ３、Ｃ４に記憶されたデータが読み出されるときには、第３、第４のビット線／ＢＬ１、ＢＬ１にデータが読み出され、第１、第２のビット線／ＢＬ０、ＢＬ０がシールド線として用いられる。

ここで、既述のシールド線とは、読み出しデータを蓄えるビット線間の寄生容量に起因するノイズを防ぐためのものである。このシールド線の動作原理は、例えば、K. Hoya, et al., "A 64Mb chain FeRAM with Quad-BL Architecture and 200MB/s Burst Mode", ISSCC Dig. Tech. Papers, pp. 459-466, Feb. 2006.に開示されている。

なお、２Ｔ２Ｃ動作に対しても、本発明に係る方式の原理は同様に適用される。この２Ｔ２Ｃ動作の場合、例えば、第１、第２の強誘電体キャパシタＣ１、Ｃ２の２つを用いて１ビットのデータを保持するようになり、第２の強誘電体キャパシタＣ２には第１の強誘電体キャパシタＣ１に保持されたデータの反転データが書き込まれることになる。

ここで、図４は、図３に示す強誘電体メモリ装置１００の第１の強誘電体キャパシタＣ１に対するデータの読み出し動作のサイクルにおける各信号線の電位および各信号の電位の波形のタイミングチャートを示す図である。

図４に示すように、時刻ｔ０以前の待機状態（書き込み完了後の状態）では、ビット線電位制御信号ＯＤＲＥＮのレベルは、接地電位（第２の電位）Ｖｓｓに制御されており、ワード線ＷＬ０〜ＷＬ７、および、切替線Ｅｑｌ０、Ｅｑｌ１、センス切替線Ｔｒｓ０、 Ｔｒｓ１は、電位Ｖｐｐにプリチャージされている。

これにより、ＭＯＳトランジスタＴＣ１、ＴＣ１−１、ＴＣ１−２、・・・ＴＣ１−７、ＴＣ２、ＴＣ２−１、ＴＣ２−２、・・・ＴＣ２−７、ＴＣ３、ＴＣ３−１、ＴＣ３−２、・・・ＴＣ３−７、ＴＣ４、ＴＣ４−１、ＴＣ４−２、・・・ＴＣ４−７、第１ないし第４のドライブMOSトランジスタＴＤ１〜ＴＤ４、第１ないし第４のセンス切替ＭＯＳトランジスタＴＳ１〜ＴＳ４は、オンしている。

また、選択線ＢＳ０、ＢＳ１は、接地電位Ｖｓｓに制御されている。これにより、該待機状態では、第１ないし第４の選択ＭＯＳトランジスタＴ１〜Ｔ４がオフになっている。

さらに、第１ないし第４のビット線／ＢＬ０、ＢＬ０、／ＢＬ１、ＢＬ１、第１および第２のセンスアンプビット線／ＢＬＳＡ、ＢＬＳＡ、第１ないし第４のプレート線／ＰＬ０、ＰＬ０、／ＰＬ１、ＰＬ１は、全て電源電位（第１の電位）Ｖａａにプリチャージされている。
次に、第１の強誘電体キャパシタＣ１を読み出す場合、時刻ｔ０において、切替線Ｅｑｌ０の電位が接地電位Ｖｓｓに制御される。これにより、第１、第２のビット線／ＢＬ０、ＢＬ０が、インバータ２の出力端子２ｃから絶縁される。

このとき、センス切替線Ｔｒｓ１が接地電位Ｖｓｓにディスチャージされ、第３、第４のセンス切替ＭＯＳトランジスタＴＳ３、ＴＳ４がオフする。これにより、第３、第４のビット線／ＢＬ１、ＢＬ１が、第１、第２のセンスアンプビット線／ＢＬＳＡ、ＢＬＳＡ、および第１、第２のビット線／ＢＬ０、ＢＬ０から、それぞれ絶縁される。

さらに、第１のプレート線／ＰＬ０の電位を電源電位Ｖａａから接地電位Ｖｓｓに制御する。さらに、センスアンプＳＡにより、第１、第２のセンスアンプビット線／ＢＬＳＡ、ＢＬＳＡが接地電位Ｖｓｓにディスチャージされる。

次に、時刻ｔ１において、ワード線ＷＬ０が接地電位Ｖｓｓに制御されることにより、ＭＯＳトランジスタＴＣ１がオフする。すなわち、第１の強誘電体キャパシタＣ１の列が選択される。

さらに、この時刻ｔ１において、選択線ＢＳ０が電位Ｖｐｐにチャージされると、第１、第３の選択ＭＯＳトランジスタＴ１、Ｔ３がオンする。さらに、第１のプレート線／ＰＬ０を電源電位Ｖａａに制御する。これにより、第１の強誘電体キャパシタＣ１に記憶されたデータが第１のビット線／ＢＬ０に読み出される。このとき、第１、第２のセンス切替ＭＯＳトランジスタＴＳ１、ＴＳ２はオンしたままなので、第１のビット線／ＢＬ０と第１のセンスアンプビット線／ＢＬＳＡとは導通している。すなわち、第１の強誘電体キャパシタＣ１に記憶されたデータに応じて、第１のセンスアンプビット線／ＢＬＳＡの電位が変化する（時刻ｔ１以降）。

次に、時刻ｔ２において、ドライブ回路１によりビット線電位制御信号ＯＤＲＥＮのレベルを電源電位Ｖａａに制御する（すなわち、インバータ２の信号端子２ｃの電位が接地電位Ｖｓｓに制御される）。

これにより、シールド線として機能している第３および第４のビット線／ＢＬ１、ＢＬ１の電位を接地電位Ｖｓｓに変化させる。

このように、ビット線電位制御信号ＯＤＲＥＮに応じて、シールド線として機能している第３および第４のビット線／ＢＬ１、ＢＬ１の電位を接地電位Ｖｓｓに変化させる。

これにより、隣接するビット線間の容量結合により、第１のビット線／ＢＬ０の電位が低下（下方にキック）することになる。

したがって、第１のプレート線／ＰＬ０と第１のビット線／ＢＬ０の間の電位差が増加することなる。すなわち、第１の強誘電体キャパシタＣ１の電極間に印加される電圧が増加し、第１の強誘電体キャパシタＣ１におけるより多くの電荷がビット線／ＢＬ０に読み出されることで、結果として、強誘電体メモリ装置１００の既述の信号量Ｖｓｉｇｗｉｎが増大することとなる。

なお、この時刻ｔ２において、ビット線電位制御信号ＯＤＲＥＮの電位だけでなく第３のプレート線／ＰＬ１の電位も制御する。すなわち、第３、第４のビット線／ＢＬ１、ＢＬ１の電位を電源電位Ｖａａから接地電位Ｖｓｓに変化させるときに、第３のプレート線／ＰＬ１の電位を接地電位Ｖｓｓに変化させる。既述のように、選択線ＢＳ０が電位Ｖｐｐになっているので、選択線ＢＳ０がゲートに接続された第３の選択ＭＯＳトランジスタＴ３がオンになっている。これにより、第３のビット線／ＢＬ１の電位と第３のプレート線／ＰＬ１の電位が等しくなる。これにより、第３の強誘電体キャパシタＣ３にバイアス電位が印加され第３の強誘電体キャパシタＣ３のデータが書き換わるのが抑制される。すなわち、読み出し対象でない第３の強誘電体キャパシタＣ３へのデータ誤書き込みを防ぐことができる。

その後、時刻ｔ３において、センスアンプ駆動信号ＳＥＮの電位が電源電位Ｖａａに制御されることで、センスアンプＳＡが起動（活性化）する。そして、センスアンプＳＡによりセンスされた第１のセンスアンプビット線／ＢＬＳＡ（第１のビット線／ＢＬ０）の電位は、第１の強誘電体キャパシタＣ１がデータ“０”を記憶していたときは接地電位Ｖｓｓに増幅され、第１の強誘電体キャパシタＣ１がデータ“１”を記憶していたときは電源電位Ｖａａに増幅される。

この時刻ｔ３から、第１のプレート線／ＰＬ０の電位が接地電位Ｖｓｓに制御される時刻ｔ４までは、センスアンプＳＡを駆動した状態であり、第１の強誘電体キャパシタＣ１がデータ“０”を記憶していた場合に、この第１の強誘電体キャパシタＣ１に対する“０”再書き込みの期間である。

この“０”再書き込み期間では、ビット線電位制御信号ＯＤＲＥＮのレベルを接地電位Ｖｓｓに制御し、さらに、第３のプレート線／ＰＬ１を電源電位Ｖａａにチャージする。その後、時刻ｔ４において、第１のプレート線／ＰＬ０を接地電位Ｖｓｓにディスチャージすることで、“０”再書き込みの期間が終了する。

この時刻ｔ４において、センスアンプＳＡは駆動した状態であり、第１のプレート線／ＰＬ０の電位を接地電位Ｖｓｓに落とすと、第１の強誘電体キャパシタＣ１がデータ“１”を記憶していた場合に、この第１の強誘電体キャパシタＣ１に対して“１”再書き込みが始まる（時間ｔ４〜）。そして、センスアンプ駆動信号ＳＥＮの電位が接地電位ＶｓｓになりセンスアンプＳＡが非活性化されるまで、この“１”再書き込みが続く（〜時間ｔ５）。

以上の動作により、強誘電体メモリ装置１００の第１の強誘電体キャパシタＣ１に対するデータの読み出し動作のサイクルが終了する。

ここで、既述の比較例の旧オーバードライブ方式では、カップリング用のキャパシタを追加しているため、カップリング容量により実効的なビット線容量Ｃｂ´が増大する。このため、既述のように、強誘電体メモリ装置の信号量が低下し、旧オーバードライブ方式の効果が低下してしまう問題があった。さらに、カップリング容量の面積コストが発生する問題点があった。

一方、本実施例では、既述のように、カップリング用のキャパシタを追加しない方式を提案する。これにより、ビット線容量は増加しないため、既述の比較例よりも信号量の低下させずに強誘電体キャパシタを制御することができ、より大きな信号量を得ることができる（図２）。さらに、カップリング用のキャパシタを追加しないため、既述の比較例と比較して、回路面積の増大を抑制することができる。

以上のように、本実施例に係る強誘電体メモリ装置によれば、回路面積の増大を抑えつつ、セル信号量の利得を増加させることができる。

実施例１では、回路面積を縮小するため、１つの選択線で２つの選択ＭＯＳトランジスタを制御する構成について説明した。

しかし、１つの選択線で１つの選択ＭＯＳトランジスタを制御するようにしてもよい。

そこで、本実施例２では、１つの選択線で１つの選択ＭＯＳトランジスタを制御する強誘電体メモリ装置の例について説明する。

図５は、本発明の実施例２に係る強誘電体メモリ装置２００の構成の一例を示す回路図である。なお、図５では、簡単のため、１つのセルブロック２０３のみを表している。強誘電体メモリ装置２００は、例えば、図５の縦方向に並んだ複数のセルブロック２０３を、備えている。また、図５において、図３に示す構成と同様の符号が付された構成は、実施例１の強誘電体メモリ装置１００の構成と同様の構成である。

図５に示すように、強誘電体メモリ装置２００は、ドライバ回路１と、インバータ２と、セルブロック２０３と、センスアンプＳＡと、第１ないし第４のビット線／ＢＬ０、ＢＬ０、／ＢＬ１、ＢＬ１と、選択線／ＢＳ０、ＢＳ０、／ＢＳ１、ＢＳ１と、第１ないし第４のプレート線／ＰＬ０、ＰＬ０、／ＰＬ１、ＰＬ１と、第１および第２のセンスアンプビット線／ＢＬＳＡ、ＢＬＳＡと、ワード線ＷＬ０〜ＷＬ７と、切替線Ｅｑｌ０、Ｅｑｌ１と、センス切替線Ｔｒｓ０、Ｔｒｓ１と、第１ないし第４のセンス切替ＭＯＳトランジスタＴＳ１〜ＴＳ４と、第１ないし第４のドライブMOSトランジスタＴＤ１〜ＴＤ４と、を備える。

ここで、セルブロック２０３は、第１ないし第４の選択ＭＯＳトランジスタＴ１〜Ｔ４と、第１の強誘電体キャパシタＣ１、Ｃ１−１、Ｃ１−２、・・・Ｃ１−７と、第２の強誘電体キャパシタＣ２、Ｃ２−１、Ｃ２−２、・・・Ｃ２−７と、第３の強誘電体キャパシタＣ３、Ｃ３−１、Ｃ３−２、・・・Ｃ３−７と、第４の強誘電体キャパシタＣ４、Ｃ４−１、Ｃ４−２、・・・Ｃ４−７と、ＭＯＳトランジスタＴＣ１、ＴＣ１−１、ＴＣ１−２、・・・ＴＣ１−７、ＴＣ２、ＴＣ２−１、ＴＣ２−２、・・・ＴＣ２−７、ＴＣ３、ＴＣ３−１、ＴＣ３−２、・・・ＴＣ３−７、ＴＣ４、ＴＣ４−１、ＴＣ４−２、・・・ＴＣ４−７と、を含む。

第１の選択ＭＯＳトランジスタＴ１は、第１のビット線／ＢＬ０と第１の強誘電体キャパシタＣ１との間に接続されている。この第１の選択ＭＯＳトランジスタＴ１のゲートが選択線／ＢＳ０に接続されている。

第２の選択ＭＯＳトランジスタＴ２は、第２のビット線ＢＬ０と第２の強誘電体キャパシタＣ２との間に接続されている。この第２の選択ＭＯＳトランジスタＴ２のゲートが選択線ＢＳ０に接続されている。

第３の選択ＭＯＳトランジスタＴ３は、第３のビット線／ＢＬ１と第３の強誘電体キャパシタＣ３との間に接続されている。この第３の選択ＭＯＳトランジスタＴ３のゲートが選択線／ＢＳ１に接続されている。

第４の選択ＭＯＳトランジスタＴ４は、第４のビット線ＢＬ１と第４の強誘電体キャパシタＣ４との間に接続されている。この第４の選択ＭＯＳトランジスタＴ４のゲートが選択線ＢＳ１に接続されている。

このように、強誘電体メモリ装置２００は、実施例１の強誘電体メモリ装置１００と比較して、４つの選択線／ＢＳ０、ＢＳ０、／ＢＳ１、ＢＳ１を備える点が異なる。これらの４つの選択線／ＢＳ０、ＢＳ０、／ＢＳ１、ＢＳ１により、第１ないし第４の選択ＭＯＳトランジスタＴ１〜Ｔ４がそれぞれ制御される。

強誘電体メモリ装置２００は、その他の構成については、実施例１の強誘電体メモリ装置１００と同様である。

次に、以上のような構成を有する強誘電体キャパシタ２００に本発明に係る方式を適用した読み出し動作について説明する。

以下では、実施例１と同様に、一例として、１つの強誘電体キャパシタ（セル）に１ビットのデータを保持する１Ｔ１Ｃ動作を例に説明する。特に、一例として、第１の強誘電体キャパシタＣ１のデータが読み出される場合について説明する。

ここで、図６は、図５に示す強誘電体メモリ装置２００の第１の強誘電体キャパシタＣ１に対するデータの読み出し動作のサイクルにおける各信号線の電位および各信号の電位の波形のタイミングチャートを示す図である。

図６に示すように、時刻ｔ０以前の待機状態（書き込み完了後の状態）では、ビット線電位制御信号ＯＤＲＥＮのレベルは、接地電位（第２の電位）Ｖｓｓに制御されており、ワード線ＷＬ０〜ＷＬ７、切替線Ｅｑｌ０、Ｅｑｌ１、センス切替線Ｔｒｓ０、 Ｔｒｓ１は、電位Ｖｐｐにプリチャージされている。

これにより、ＭＯＳトランジスタＴＣ１、ＴＣ１−１、ＴＣ１−２、・・・ＴＣ１−７、ＴＣ２、ＴＣ２−１、ＴＣ２−２、・・・ＴＣ２−７、ＴＣ３、ＴＣ３−１、ＴＣ３−２、・・・ＴＣ３−７、ＴＣ４、ＴＣ４−１、ＴＣ４−２、・・・ＴＣ４−７、第１ないし第４のドライブMOSトランジスタＴＤ１〜ＴＤ４、第１ないし第４のセンス切替ＭＯＳトランジスタＴＳ１〜ＴＳ４は、オンしている。

また、選択線／ＢＳ０、ＢＳ０、／ＢＳ１、ＢＳ１は、接地電位Ｖｓｓに制御されている。これにより、該待機状態では、第１ないし第４の選択ＭＯＳトランジスタＴ１〜Ｔ４がオフになっている。

さらに、第１ないし第４のビット線／ＢＬ０、ＢＬ０、／ＢＬ１、ＢＬ１、第１、第２のセンスアンプビット線／ＢＬＳＡ、ＢＬＳＡ、第１ないし第４のプレート線／ＰＬ０、ＰＬ０、／ＰＬ１、ＰＬ１は、全て電源電位（第１の電位）Ｖａａにプリチャージされている。

次に、第１の強誘電体キャパシタＣ１を読み出す場合、時刻ｔ０において、切替線Ｅｑｌ０が接地電位Ｖｓｓに制御される。これにより、第１、第２のビット線／ＢＬ０、ＢＬ０が、インバータ２の出力端子２ｃから絶縁される。

このとき、センス切替線Ｔｒｓ１が接地電位Ｖｓｓにディスチャージされ、第３、第４のセンス切替ＭＯＳトランジスタＴＳ３、ＴＳ４がオフする。これにより、第３、第４のビット線／ＢＬ１、ＢＬ１が、第１、第２のセンスアンプビット線／ＢＬＳＡ、ＢＬＳＡ、および第１、第２のビット線／ＢＬ０、ＢＬ０から、それぞれ絶縁される。

さらに、第１のプレート線／ＰＬ０の電位を電源電位Ｖａａから接地電位Ｖｓｓに制御する。さらに、センスアンプSAにより、第１、第２のセンスアンプビット線／ＢＬＳＡ、ＢＬＳＡが接地電位Ｖｓｓにディスチャージされる。

次に、時刻ｔ１において、ワード線ＷＬ０が接地電位Ｖｓｓに制御されることにより、ＭＯＳトランジスタＴＣ１がオフする。すなわち、第１の強誘電体キャパシタＣ１の列が選択される。

さらに、この時刻ｔ１において、選択線／ＢＳ０が電位Ｖｐｐにチャージされると、第１の選択ＭＯＳトランジスタＴ１のみがオンする。さらに、第１のプレート線／ＰＬ０を電源電位Ｖａａに制御する。これにより、第１の強誘電体キャパシタＣ１に記憶されたデータが第１のビット線／ＢＬ０に読み出される。このとき、第１、第２のセンス切替ＭＯＳトランジスタＴＳ１、ＴＳ２はオンしたままなので、第１のビット線／ＢＬ０と第１のセンスアンプビット線／ＢＬＳＡとは導通している。すなわち、第１の強誘電体キャパシタＣ１に記憶されたデータに応じて、第１のセンスアンプビット線／ＢＬＳＡの電位が変化する（時刻ｔ１以降）。

次に、時刻ｔ２において、ドライブ回路１によりビット線電位制御信号ＯＤＲＥＮのレベルを電源電位Ｖａａに制御する（すなわち、インバータ２の信号端子２ｃの電位が接地電位Ｖｓｓに制御される）。これにより、シールド線として機能している第３および第４のビット線／ＢＬ１、ＢＬ１の電位を接地電位Ｖｓｓに変化させる。

このように、ビット線電位制御信号ＯＤＲＥＮに応じて、シールド線として機能している第３および第４のビット線／ＢＬ１、ＢＬ１の電位を接地電位Ｖｓｓに変化させる。

これにより、隣接するビット線間の容量結合により、第１のビット線／ＢＬ０の電位が低下（下方にキック）することになる。

したがって、第１のプレート線／ＰＬ０と第１のビット線／ＢＬ０の間の電位差が増加することなる。すなわち、第１の強誘電体キャパシタＣ１の電極間に印加される電圧が増加し、結果として、強誘電体メモリ装置２００の既述の信号量Ｖｓｉｇｗｉｎが増大することとなる。

その後、時刻ｔ３において、センスアンプ駆動信号ＳＥＮの電位が電源電位Ｖａａに制御されることで、センスアンプＳＡが起動（活性化）する。そして、センスアンプＳＡによりセンスされた第１のセンスアンプビット線／ＢＬＳＡ（第１のビット線／ＢＬ０）の電位は、第１の強誘電体キャパシタＣ１がデータ“０”を記憶していたときは接地電位Ｖｓｓに増幅され、第１の強誘電体キャパシタＣ１がデータ“１”を記憶していたときは電源電位Ｖａａに増幅される。

この時刻ｔ３から、第１のプレート線／ＰＬ０の電位が接地電位Ｖｓｓに制御される時刻ｔ４までは、センスアンプＳＡを駆動した状態であり、第１の強誘電体キャパシタＣ１がデータ“０”を記憶していた場合に、この第１の強誘電体キャパシタＣ１に対する“０”再書き込みの期間である。

この“０”再書き込み期間では、ビット線電位制御信号ＯＤＲＥＮのレベルを接地電位Ｖｓｓに制御する。その後、時刻ｔ４において、第１のプレート線／ＰＬ０を接地電位Ｖｓｓにディスチャージすることで、“０”再書き込みの期間が終了する。

この時刻ｔ４において、センスアンプＳＡは駆動した状態であり、第１のプレート線／ＰＬ０の電位を接地電位Ｖｓｓに落とすと、第１の強誘電体キャパシタＣ１がデータ“１”を記憶していた場合に、この第１の強誘電体キャパシタＣ１に対して“１”再書き込みが始まる（時間ｔ４〜）。そして、センスアンプ駆動信号ＳＥＮの電位が接地電位ＶｓｓになりセンスアンプＳＡが非活性化されるまで、この“１”再書き込みが続く（〜時間ｔ５）。

以上の動作により、強誘電体メモリ装置２００の第１の強誘電体キャパシタＣ１に対するデータの読み出し動作のサイクルが終了する。

なお、既述のように、実施例１では、第１、第３の強誘電体キャパシタＣ１、Ｃ３それぞれに対応する第１、第３の選択ＭＯＳトランジスタＴ１、Ｔ３が選択線ＢＳ０に接続されている（図３）。

このため、例えば、第３の強誘電体キャパシタＣ３のデータの誤書き込みを防ぐために、既述の図４の時刻ｔ２で、ビット線電位制御信号ＯＤＲＥＮ以外に第３のプレート線／ＰＬ１を制御する必要がある。

一方、本実施例２では、第１ないし第４の強誘電体キャパシタＣ１〜Ｃ４のそれぞれに対応する第１ないし第４の選択ＭＯＳトランジスタＴ１〜Ｔ４に対し、選択線／ＢＳ０、／ＢＳ１、ＢＳ０、ＢＳ１がそれぞれ接続されている（図５）。すなわち、４つの選択線／ＢＳ０、ＢＳ０、／ＢＳ１、ＢＳ１により、第１ないし第４の選択ＭＯＳトランジスタＴ１〜Ｔ４がそれぞれ個別に制御可能である。

これより、図６に示すように、時刻ｔ２において、第３のプレート線／ＰＬ１を電源電位Ｖａａにプリチャージされた状態に保持できる。すなわち、時刻ｔ２において、第３のプレート線／ＰＬ１の電位を強制的に制御する必要がない。

また、実施例１と同様に、本実施例２では、既述のように、カップリング用のキャパシタを追加しない方式を提案する。これにより、ビット線容量は増加しないため、既述の比較例よりも信号量の低下させずに強誘電体キャパシタを制御することができ、より大きな信号量を得ることができる（図２）。さらに、カップリング用のキャパシタを追加しないため、既述の比較例と比較して、回路面積の増大を抑制することができる。

以上のように、本実施例に係る強誘電体メモリ装置によれば、回路面積の増大を抑えつつ、セル信号量の利得を増加させることができる。

既述の実施例１、２においては、強誘電体キャパシタとＭＯＳトランジスタとが並列に接続されてセル単位が構成され、このセル単位が複数直列に接続されたチェーン状の構成を備えた強誘電体メモリ装置について説明した。

本実施例３では、この第１、第２の実施例と異なる構成のセルブロックを備えた強誘電体メモリ装置の一例について説明する。

図７は、本発明の実施例３に係る強誘電体メモリ装置３００の構成の一例を示す回路図である。なお、図７において、図５に示す構成と同様の符号が付された構成は、実施例２の強誘電体メモリ装置２００の構成と同様の構成である。

図７に示すように、強誘電体メモリ装置３００は、ドライバ回路１と、インバータ２と、セルブロック３０３と、センスアンプＳＡと、第１ないし第４のビット線／ＢＬ０、ＢＬ０、／ＢＬ１、ＢＬ１と、選択線／ＢＳ０、ＢＳ０、／ＢＳ１、ＢＳ１と、第１ないし第４のプレート線／ＰＬ０、ＰＬ０、／ＰＬ１、ＰＬ１と、第１、第２のセンスアンプビット線／ＢＬＳＡ、ＢＬＳＡと、切替線Ｅｑｌ０、Ｅｑｌ１と、センス切替線Ｔｒｓ０、Ｔｒｓ１と、第１ないし第４のセンス切替ＭＯＳトランジスタＴＳ１〜ＴＳ４と、第１ないし第４のドライブMOSトランジスタＴＤ１〜ＴＤ４と、を備える。

第１のビット線／ＢＬ０は、第４のビット線ＢＬ１と平行に、第４のビット線ＢＬ１と同じ直線上に配置されている。

第２のビット線ＢＬ０は、第１、第３のビット線／ＢＬ０、／ＢＬ１と平行に、第３のビット線／ＢＬ１と同じ直線上に配置されている。

第３のビット線／ＢＬ１は、第１のビット線／ＢＬ０と隣接して平行に配置されている。

第４のビット線ＢＬ１は、第２のビット線ＢＬ０と隣接して平行に配置されている。

なお、図７では、簡単のため、１つのセルブロック３０３のみを表している。強誘電体メモリ装置３００は、例えば、図７の縦方向に並んだ複数のセルブロック３０３を、備えている。したがって、強誘電体メモリ装置３００は、複数のセルブロックに対応した複数のビット線が平行に並んで配置されている。すなわち、これらの隣接するビット線間には、容量結合が発生するようになっている。

ここで、セルブロック３０３は、第１ないし第４の選択ＭＯＳトランジスタＴ１〜Ｔ４と、第１の強誘電体キャパシタＣ１と、第２の強誘電体キャパシタＣ２と、第３の強誘電体キャパシタＣ３と、第４の強誘電体キャパシタＣ４と、を含む。

このセルブロック３０３においては、第１のプレート線／ＰＬ０と第１のビット線／ＢＬ０との間には、１つの第１の強誘電体キャパシタＣ１と第１の選択ＭＯＳトランジスタＴ１とが直列に接続されている。

同様に、第２のプレート線ＰＬ０と第２のビット線ＢＬ０との間には、１つの第２の強誘電体キャパシタＣ２と第２の選択ＭＯＳトランジスタＴ２とが直列に接続されている。

同様に、第３のプレート線／ＰＬ１と第３のビット線／ＢＬ１との間には、１つの第３の強誘電体キャパシタＣ３と第３の選択ＭＯＳトランジスタＴ３とが直列に接続されている。

同様に、第４のプレート線ＰＬ１と第４のビット線ＢＬ１との間には、１つの第４の強誘電体キャパシタＣ４と第４の選択ＭＯＳトランジスタＴ４とが直列に接続されている。

このように、強誘電体メモリ装置３００は、ビット線とプレート線の１つの組に対して、１つの強誘電体キャパシタが接続されている。

強誘電体メモリ装置３００は、その他の構成については、実施例２の強誘電体メモリ装置２００と同様である。

次に、以上のような構成を有する強誘電体キャパシタ３００に本発明に係る方式を適用した読み出し動作について説明する。

以下では、実施例１と同様に、一例として、１つの強誘電体キャパシタ（セル）に１ビットのデータを保持する１Ｔ１Ｃ動作を例に説明する。特に、一例として、第１の強誘電体キャパシタＣ１のデータが読み出される場合について説明する。

ここで、図８は、図７に示す強誘電体メモリ装置３００の第１の強誘電体キャパシタＣ１に対するデータの読み出し動作のサイクルにおける各信号線の電位および各信号の電位の波形のタイミングチャートを示す図である。

図８に示すように、時刻ｔ０以前の待機状態（書き込み完了後の状態）では、ビット線電位制御信号ＯＤＲＥＮのレベルは、電源電位Ｖａａに制御されており、切替線Ｅｑｌ０、Ｅｑｌ１、センス切替線Ｔｒｓ０、Ｔｒｓ１は、電位Ｖｐｐにプリチャージされている。

これにより、第１ないし第４のドライブMOSトランジスタＴＤ１〜ＴＤ４、第１ないし第４のセンス切替ＭＯＳトランジスタＴＳ１〜ＴＳ４は、オンしている。

したがって、第１ないし第４のビット線／ＢＬ０、ＢＬ０、／ＢＬ１、ＢＬ１、第１、第２のセンスアンプビット線／ＢＬＳＡ、ＢＬＳＡは、接地電位（第２の電位）Ｖｓｓにディスチャージされている。

また、選択線／ＢＳ０、ＢＳ０、／ＢＳ１、ＢＳ１は、接地電位Ｖｓｓに制御されている。これにより、該待機状態では、第１ないし第４の選択ＭＯＳトランジスタＴ１〜Ｔ４がオフになっている。

さらに、第１ないし第４のプレート線／ＰＬ０、ＰＬ０、／ＰＬ１、ＰＬ１は、接地電位Ｖｓｓにディスチャージされている。

次に、第１の強誘電体キャパシタＣ１を読み出す場合、時刻ｔ０において、切替線Ｅｑｌ０が接地電位Ｖｓｓに制御される。これにより、第１、第２のビット線／ＢＬ０、ＢＬ０が、インバータ２の出力端子２ｃから絶縁される。

このとき、センス切替線Ｔｒｓ１が接地電位Ｖｓｓにディスチャージされ、第３、第４のセンス切替ＭＯＳトランジスタＴＳ３、ＴＳ４がオフする。これにより、第３、第４のビット線／ＢＬ１、ＢＬ１が、第１、第２のセンスアンプビット線／ＢＬＳＡ、ＢＬＳＡ、および第１、第２のビット線／ＢＬ０、ＢＬ０から、それぞれ絶縁される。

なお、第３、第４のドライブMOSトランジスタＴＤ３、ＴＤ４がオンしているので、ビット線電位制御信号ＯＤＲＥＮのレベルを接地電位Ｖｓｓに制御することにより、シールド線になる第３、第４のビット線／ＢＬ１、ＢＬ１が接地電位Ｖｓｓにディスチャージされる。

さらに、センスアンプSAにより、第１、第２のセンスアンプビット線／ＢＬＳＡ、ＢＬＳＡが接地電位Ｖｓｓにディスチャージされる。

次に、時刻ｔ１において、選択線／ＢＳ０が電位Ｖｐｐにチャージされると、第１の選択ＭＯＳトランジスタＴ１のみがオンする。さらに、第１のプレート線／ＰＬ０を電源電位Ｖａａに制御する。これにより、第１の強誘電体キャパシタＣ１に記憶されたデータが第１のビット線／ＢＬ０に読み出される。このとき、第１、第２のセンス切替ＭＯＳトランジスタＴＳ１、ＴＳ２はオンしたままなので、第１のビット線／ＢＬ０と第１のセンスアンプビット線／ＢＬＳＡとは導通している。すなわち、第１の強誘電体キャパシタＣ１に記憶されたデータに応じて、第１のセンスアンプビット線／ＢＬＳＡの電位が変化する（時刻ｔ１以降）。

次に、時刻ｔ２において、ドライブ回路１によりビット線電位制御信号ＯＤＲＥＮのレベルを電源電位Ｖａａに制御する（すなわち、インバータ２の信号端子２ｃの電位が接地電位Ｖｓｓに制御される）。これにより、シールド線として機能している第３および第４のビット線／ＢＬ１、ＢＬ１の電位を接地電位Ｖｓｓに変化させる。

このように、ビット線電位制御信号ＯＤＲＥＮに応じて、シールド線として機能している第３および第４のビット線／ＢＬ１、ＢＬ１の電位を接地電位Ｖｓｓに変化させる。

これにより、隣接するビット線間の容量結合により、第１のビット線／ＢＬ０の電位が低下（下方にキック）することになる。

したがって、第１のプレート線／ＰＬ０と第１のビット線／ＢＬ０の間の電位差が増加することなる。すなわち、第１の強誘電体キャパシタＣ１の電極間に印加される電圧が増加し、結果として、強誘電体メモリ装置３００の既述の信号量Ｖｓｉｇｗｉｎが増大することとなる。

その後、時刻ｔ３において、センスアンプ駆動信号ＳＥＮの電位が電源電位Ｖａａに制御されることで、センスアンプＳＡが起動（活性化）する。そして、センスアンプＳＡによりセンスされた第１のセンスアンプビット線／ＢＬＳＡ（第１のビット線／ＢＬ０）の電位は、第１の強誘電体キャパシタＣ１がデータ“０”を記憶していたときは接地電位Ｖｓｓに増幅され、第１の強誘電体キャパシタＣ１がデータ“１”を記憶していたときは電源電位Ｖａａに増幅される。

この時刻ｔ３から、第１のプレート線／ＰＬ０の電位が接地電位Ｖｓｓに制御される時刻ｔ４までは、センスアンプＳＡを駆動した状態であり、第１の強誘電体キャパシタＣ１がデータ“０”を記憶していた場合に、この第１の強誘電体キャパシタＣ１に対する“０”再書き込みの期間である。

この“０”再書き込み期間では、ビット線電位制御信号ＯＤＲＥＮのレベルを接地電位Ｖｓｓに制御する。その後、時刻ｔ４において、第１のプレート線／ＰＬ０を接地電位Ｖｓｓにディスチャージすることで、“０”再書き込みの期間が終了する。

この時刻ｔ４において、センスアンプＳＡは駆動した状態であり、第１のプレート線／ＰＬ０の電位を接地電位Ｖｓｓに落とすと、第１の強誘電体キャパシタＣ１がデータ“１”を記憶していた場合に、この第１の強誘電体キャパシタＣ１に対して“１”再書き込みが始まる（時間ｔ４〜）。そして、センスアンプ駆動信号ＳＥＮの電位が接地電位ＶｓｓになりセンスアンプＳＡが非活性化されるまで、この“１”再書き込みが続く（〜時間ｔ５）。

以上の動作により、強誘電体メモリ装置３００の第１の強誘電体キャパシタＣ１に対するデータの読み出し動作のサイクルが終了する。

なお、本実施例３では、実施例２と同様に、第１ないし第４の強誘電体キャパシタＣ１〜Ｃ４のそれぞれに対応する第１ないし第４の選択ＭＯＳトランジスタＴ１〜Ｔ４に対し、選択線／ＢＳ０、／ＢＳ１、ＢＳ０、ＢＳ１がそれぞれ接続されている（図７）。すなわち、４つの選択線／ＢＳ０、ＢＳ０、／ＢＳ１、ＢＳ１により、第１ないし第４の選択ＭＯＳトランジスタＴ１〜Ｔ４がそれぞれ個別に制御可能である。

これより、図８に示すように、時刻ｔ２において、第３のプレート線／ＰＬ１を電源電位Ｖａａにプリチャージされた状態に保持できる。すなわち、時刻ｔ２において、第３のプレート線／ＰＬ１の電位を強制的に制御する必要がない。

また、実施例１、２と同様に、本実施例３では、既述のように、カップリング用のキャパシタを追加しない方式を提案する。これにより、ビット線容量は増加しないため、既述の比較例よりも信号量の低下させずに強誘電体キャパシタを制御することができ、より大きな信号量を得ることができる（図２）。さらに、カップリング用のキャパシタを追加しないため、既述の比較例と比較して、回路面積の増大を抑制することができる。

以上のように、本実施例に係る強誘電体メモリ装置によれば、回路面積の増大を抑えつつ、セル信号量の利得を増加させることができる。

既述の実施例１、２では、複数の強誘電体キャパシタが直列に（チェーン状）接続された構成について説明した。

本実施例４では、複数の強誘電体キャパシタが並列に（ラダー状）接続された構成について説明する。

図９は、本発明の実施例４に係る強誘電体メモリ装置４００の構成の一例を示す回路図である。なお、図９において、図５に示す構成と同様の符号が付された構成は、実施例２の強誘電体メモリ装置２００の構成と同様の構成である。

図９に示すように、強誘電体メモリ装置４００は、ドライバ回路１と、インバータ２と、セルブロック４０３と、センスアンプＳＡと、第１ないし第４のビット線／ＢＬ０、ＢＬ０、／ＢＬ１、ＢＬ１と、選択線／ＢＳ０、ＢＳ０、／ＢＳ１、ＢＳ１と、ワード線ＷＬ０〜ＷＬ７、／ＷＬ０〜／ＷＬ７と、選択ワード線／ＲＳＴ０、ＲＳＴ０、／ＲＳＴ１、ＲＳＴ１と、ローカルビット線／ＳＢＬ０、ＳＢＬ０、／ＳＢＬ１、ＳＢＬ１と、第１、第２のプレート線／ＰＬ、ＰＬと、第１、第２のセンスアンプビット線／ＢＬＳＡ、ＢＬＳＡと、切替線Ｅｑｌ０、Ｅｑｌ１と、センス切替線Ｔｒｓ０、Ｔｒｓ１と、第１ないし第４のセンス切替ＭＯＳトランジスタＴＳ１〜ＴＳ４と、第１ないし第４のドライブMOSトランジスタＴＤ１〜ＴＤ４と、を備える。

第１のビット線／ＢＬ０は、第４のビット線ＢＬ１と平行に、第４のビット線ＢＬ１と同じ直線上に配置されている。

第２のビット線ＢＬ０は、第１、第３のビット線／ＢＬ０、／ＢＬ１と平行に、第３のビット線／ＢＬ１と同じ直線上に配置されている。

第３のビット線／ＢＬ１は、第１のビット線／ＢＬ０と隣接して平行に配置されている。

第４のビット線ＢＬ１は、第２のビット線ＢＬ０と隣接して平行に配置されている。

なお、図９では、簡単のため、１つのセルブロック４０３のみを表している。強誘電体メモリ装置４００は、例えば、図９の縦方向に並んだ複数のセルブロック４０３を、備えている。したがって、強誘電体メモリ装置４００は、複数のセルブロックに対応した複数のビット線が平行に並んで配置されている。すなわち、これらの隣接するビット線間には、容量結合が発生するようになっている。

ここで、セルブロック４０３は、第１ないし第４の選択ＭＯＳトランジスタＴ１〜Ｔ４と、第１の強誘電体キャパシタＣ１、Ｃ１−１、Ｃ１−２、・・・Ｃ１−７と、第２の強誘電体キャパシタＣ２、Ｃ２−１、Ｃ２−２、・・・Ｃ２−７と、第３の強誘電体キャパシタＣ３、Ｃ３−１、Ｃ３−２、・・・Ｃ３−７と、第４の強誘電体キャパシタＣ４、Ｃ４−１、Ｃ４−２、・・・Ｃ４−７と、ＭＯＳトランジスタＴＣ１、ＴＣ１−１、ＴＣ１−２、・・・ＴＣ１−７、ＴＣ２、ＴＣ２−１、ＴＣ２−２、・・・ＴＣ２−７、ＴＣ３、ＴＣ３−１、ＴＣ３−２、・・・ＴＣ３−７、ＴＣ４、ＴＣ４−１、ＴＣ４−２、・・・ＴＣ４−７と、第１ないし第４のローカルＭＯＳトランジスタＴＲＳ１〜ＴＲＳ４と、を含む。

第１の選択ＭＯＳトランジスタＴ１は、第１のビット線／ＢＬ０に一端が接続されている。この第１の選択ＭＯＳトランジスタＴ１のゲートが選択線／ＢＳ０に接続されている。第１のローカルビット線／ＳＢＬ０は、第１の選択ＭＯＳトランジスタＴ１の他端に一端が接続されている。

第２の選択ＭＯＳトランジスタＴ２は、第２のビット線ＢＬ０に一端が接続されている。この第２の選択ＭＯＳトランジスタＴ２のゲートが選択線ＢＳ０に接続されている。第２のローカルビット線ＳＢＬ０は、第２の選択ＭＯＳトランジスタＴ２の他端に一端が接続されている。

第３の選択ＭＯＳトランジスタＴ３は、第３のビット線／ＢＬ０に一端が接続されている。この第３の選択ＭＯＳトランジスタＴ３のゲートが選択線／ＢＳ１に接続されている。第３のローカルビット線／ＳＢＬ１は、第３の選択ＭＯＳトランジスタＴ３の他端に一端が接続されている。

第４の選択ＭＯＳトランジスタＴ４は、第４のビット線ＢＬ０に一端が接続されている。この第４の選択ＭＯＳトランジスタＴ４のゲートが選択線ＢＳ１に接続されている。第４のローカルビット線ＳＢＬ１は、第４の選択ＭＯＳトランジスタＴ４の他端に一端が接続されている。

これらの４つの選択線／ＢＳ０、ＢＳ０、／ＢＳ１、ＢＳ１により、第１ないし第４の選択ＭＯＳトランジスタＴ１〜Ｔ４がそれぞれ制御される。

第１のローカルＭＯＳトランジスタＴＲＳ１は、第１のローカルビット線／ＳＢＬ０の他端と第１のプレート線／ＰＬとの間に接続されている。この第１のローカルＭＯＳトランジスタＴＲＳ１のゲートが選択ワード線／ＲＳＴ０に接続されている。

第２のローカルＭＯＳトランジスタＴＲＳ２は、第２のローカルビット線ＳＢＬ０の他端と第２のプレート線ＰＬとの間に接続されている。この第２のローカルＭＯＳトランジスタＴＲＳ２のゲートが選択ワード線ＲＳＴ０に接続されている。

第３のローカルＭＯＳトランジスタＴＲＳ３は、第３のローカルビット線／ＳＢＬ１の他端と第１のプレート線／ＰＬとの間に接続されている。この第３のローカルＭＯＳトランジスタＴＲＳ３のゲートが選択ワード線／ＲＳＴ１に接続されている。

第４のローカルＭＯＳトランジスタＴＲＳ４は、第４のローカルビット線ＳＢＬ１の他端と第２のプレート線ＰＬとの間に接続されている。この第４のローカルＭＯＳトランジスタＴＲＳ４のゲートが選択ワード線ＲＳＴ１に接続されている。

また、第１の強誘電体キャパシタＣ１、Ｃ１−１、Ｃ１−２、・・・Ｃ１−７は、それぞれ、第１のローカルビット線／ＳＢＬ０と第１のプレート線／ＰＬとの間で、並列に接続されている。

また、各第１の強誘電体キャパシタＣ１、Ｃ１−１、Ｃ１−２、・・・Ｃ１−７は、第１のローカルビット線／ＳＢＬ０と第１のプレート線／ＰＬとの間で、対応する各ＭＯＳトランジスタＴＣ１、ＴＣ１−１、ＴＣ１−２、・・・ＴＣ１−７と、それぞれ直列に接続されている。各ＭＯＳトランジスタＴＣ１、ＴＣ１−１、ＴＣ１−２、・・・ＴＣ１−７のゲートは、それぞれワード線ＷＬ０〜ＷＬ７に接続されている。

例えば、第１の強誘電体キャパシタＣ１の一方の電極は、ＭＯＳトランジスタＴＣ１を介して、第１のローカルビット線／ＳＢＬ０に接続されている。さらに、この第１の強誘電体キャパシタＣ１の他方の電極は、第１のプレート線／ＰＬ０に接続されている。

また、第２の強誘電体キャパシタＣ２、Ｃ２−１、Ｃ２−２、・・・Ｃ２−７は、それぞれ、第２のローカルビット線／ＳＢＬ０と第２のプレート線ＰＬとの間で、並列に接続されている。

また、各第２の強誘電体キャパシタＣ２、Ｃ２−１、Ｃ２−２、・・・Ｃ２−７は、第２のローカルビット線ＳＢＬ０と第２のプレート線ＰＬとの間で、対応する各ＭＯＳトランジスタＴＣ２、ＴＣ２−１、ＴＣ２−２、・・・ＴＣ２−７と、それぞれ直列に接続されている。各ＭＯＳトランジスタＴＣ２、ＴＣ２−１、ＴＣ２−２、・・・ＴＣ２−７のゲートは、それぞれワード線／ＷＬ０〜／ＷＬ７に接続されている。

例えば、第２の強誘電体キャパシタＣ２の一方の電極は、ＭＯＳトランジスタＴＣ２を介して、第２のローカルビット線ＳＢＬ０に接続されている。さらに、この第２の強誘電体キャパシタＣ２の他方の電極は、第２のプレート線ＰＬに接続されている。

また、第３の強誘電体キャパシタＣ３、Ｃ３−１、Ｃ３−２、・・・Ｃ３−７は、それぞれ、第３のローカルビット線／ＳＢＬ１と第１のプレート線／ＰＬとの間で、並列に接続されている。

また、各第３の強誘電体キャパシタＣ３、Ｃ３−１、Ｃ３−２、・・・Ｃ３−７は、第３のローカルビット線／ＳＢＬ１と第１のプレート線／ＰＬとの間で、対応する各ＭＯＳトランジスタＴＣ３、ＴＣ３−１、ＴＣ３−２、・・・ＴＣ３−７と、それぞれ直列に接続されている。各ＭＯＳトランジスタＴＣ３、ＴＣ３−１、ＴＣ３−２、・・・ＴＣ３−７のゲートは、それぞれワード線ＷＬ０〜ＷＬ７に接続されている。

例えば、第３の強誘電体キャパシタＣ３の一方の電極は、ＭＯＳトランジスタＴＣ３を介して、第３のローカルビット線／ＳＢＬ１に接続されている。さらに、この第３の強誘電体キャパシタＣ３の他方の電極は、第１のプレート線／ＰＬに接続されている。

また、第４の強誘電体キャパシタＣ４、Ｃ４−１、Ｃ４−２、・・・Ｃ４−７は、それぞれ、第４のローカルビット線／ＳＢＬ１と第２のプレート線ＰＬとの間で、並列に接続されている。

また、各第４の強誘電体キャパシタＣ４、Ｃ４−１、Ｃ４−２、・・・Ｃ４−７は、第４のローカルビット線ＳＢＬ１と第２のプレート線ＰＬとの間で、対応する各ＭＯＳトランジスタＴＣ４、ＴＣ４−１、ＴＣ４−２、・・・ＴＣ４−７と、それぞれ直列に接続されている。各ＭＯＳトランジスタＴＣ４、ＴＣ４−１、ＴＣ４−２、・・・ＴＣ４−７のゲートは、それぞれワード線／ＷＬ０〜／ＷＬ７に接続されている。

例えば、第４の強誘電体キャパシタＣ４の一方の電極は、ＭＯＳトランジスタＴＣ４を介して、第４のローカルビット線ＳＢＬ１に接続されている。さらに、この第４の強誘電体キャパシタＣ４の他方の電極は、第２のプレート線ＰＬに接続されている。

各第１ないし第４の強誘電体キャパシタＣ１、Ｃ１−１、Ｃ１−２、・・・Ｃ１−７Ｃ２、Ｃ２−１、Ｃ２−２、・・・Ｃ２−７、Ｃ３、Ｃ３−１、Ｃ３−２、・・・Ｃ３−７、Ｃ４、Ｃ４−１、Ｃ４−２、・・・Ｃ４−７は、２つの電極間に印加された電圧とその電圧の極性とによる分極状態に応じて、データを記憶するようになっている。

ここで、例えば、選択線ＢＳ０の電位を“Ｈｉｇｈ”レベル、ワード線ＷＬ０の電位を“Ｈｉｇｈ”レベル、ワード線ＷＬ１〜ＷＬ７の電位を“Ｌｏｗ”レベルにすることにより、第１の選択ＭＯＳトランジスタＴ１、ＭＯＳトランジスタＴＣ１がオンし、ＭＯＳトランジスタＴＣ１−１、ＴＣ１−２、・・・ＴＣ１−７がオフする。これにより、第１のビット線／ＢＬ０と第１の強誘電体キャパシタＣ１の該一方の電極とが電気的に導通するとともに、第１のプレート線／ＰＬ０と第１の強誘電体キャパシタＣ１の該他方の電極とが電気的に導通する。この状態で、第１のプレート線／ＰＬ０の電位を制御することにより、第１のビット線／ＢＬ０に第１の強誘電体キャパシタＣ１に記憶されたデータに応じた電位が印加される。

なお、強誘電体メモリ装置４００は、その他の構成については、実施例２の強誘電体メモリ装置２００と同様である。

次に、以上のような構成を有する強誘電体キャパシタ４００に本発明に係る方式を適用した読み出し動作について説明する。

以下では、実施例２と同様に、一例として、１つの強誘電体キャパシタ（セル）に１ビットのデータを保持する１Ｔ１Ｃ動作を例に説明する。特に、一例として、第１の強誘電体キャパシタＣ１のデータが読み出される場合について説明する。

ここで、図１０は、図９に示す強誘電体メモリ装置４００の第１の強誘電体キャパシタＣ１に対するデータの読み出し動作のサイクルにおける各信号線の電位および各信号の電位の波形のタイミングチャートを示す図である。

図１０に示すように、時刻ｔ０以前の待機状態（書き込み完了後の状態）では、ビット線電位制御信号ＯＤＲＥＮのレベルは、接地電位（第２の電位）Ｖｓｓに制御されており、ワード線ＷＬ０〜ＷＬ７、／ＷＬ０〜／ＷＬ７、選択ワード線／ＲＳＴ０、ＲＳＴ０、／ＲＳＴ１、ＲＳＴ１、切替線Ｅｑｌ０、Ｅｑｌ１、センス切替線Ｔｒｓ０、 Ｔｒｓ１は、電位Ｖｐｐにプリチャージされている。

これにより、ＭＯＳトランジスタＴＣ１、ＴＣ１−１、ＴＣ１−２、・・・ＴＣ１−７、ＴＣ２、ＴＣ２−１、ＴＣ２−２、・・・ＴＣ２−７、ＴＣ３、ＴＣ３−１、ＴＣ３−２、・・・ＴＣ３−７、ＴＣ４、ＴＣ４−１、ＴＣ４−２、・・・ＴＣ４−７、第１ないし第４のドライブMOSトランジスタＴＤ１〜ＴＤ４、第１ないし第４のローカルＭＯＳトランジスタＴＲＳ１〜ＴＲＳ４、第１ないし第４のセンス切替ＭＯＳトランジスタＴＳ１〜ＴＳ４は、オンしている。

また、選択線／ＢＳ０、ＢＳ０、／ＢＳ１、ＢＳ１は、接地電位Ｖｓｓに制御されている。これにより、該待機状態では、第１ないし第４の選択ＭＯＳトランジスタＴ１〜Ｔ４がオフになっている。

さらに、第１ないし第４のビット線／ＢＬ０、ＢＬ０、／ＢＬ１、ＢＬ１、第１、第２のセンスアンプビット線／ＢＬＳＡ、ＢＬＳＡ、第１、第２のプレート線／ＰＬ、ＰＬは、全て電源電位（第１の電位）Ｖａａにプリチャージされている。

次に、第１の強誘電体キャパシタＣ１を読み出す場合、時刻ｔ０において、切替線Ｅｑｌ０が接地電位Ｖｓｓに制御される。これにより、第１、第２のビット線／ＢＬ０、ＢＬ０が、インバータ２の出力端子２ｃから絶縁される。

このとき、センス切替線Ｔｒｓ１が接地電位Ｖｓｓにディスチャージされ、第３、第４のセンス切替ＭＯＳトランジスタＴＳ３、ＴＳ４がオフする。これにより、第３、第４のビット線／ＢＬ１、ＢＬ１が、第１、第２のセンスアンプビット線／ＢＬＳＡ、ＢＬＳＡ、および第１、第２のビット線／ＢＬ０、ＢＬ０から、それぞれ絶縁される。

さらに、第１のプレート線／ＰＬの電位を電源電位Ｖａａから接地電位Ｖｓｓに制御する。さらに、センスアンプSAにより、第１、第２のセンスアンプビット線／ＢＬＳＡ、ＢＬＳＡが接地電位Ｖｓｓにディスチャージされる。

さらに、ワード線ＷＬ１〜ＷＬ７、／ＷＬ０〜／ＷＬ７、選択ワード線／ＲＳＴ０が接地電位Ｖｓｓにディスチャージされる。これにより、ＭＯＳトランジスタＴＣ１−１、ＴＣ１−２、・・・ＴＣ１−７、ＴＣ２、ＴＣ２−１、ＴＣ２−２、・・・ＴＣ２−７、ＴＣ３−１、ＴＣ３−２、・・・ＴＣ３−７、ＴＣ４、ＴＣ４−１、ＴＣ４−２、・・・ＴＣ４−７、第１のローカルＭＯＳトランジスタＴＲＳ１がオフする。これにより、第１のプレート線／ＰＬと第１のローカルビット線／ＳＢＬ０とが絶縁される。この時点で、第１の強誘電体キャパシタＣ１の列が選択されていることになる。

さらに、この時刻ｔ１において、選択線／ＢＳ０が電位Ｖｐｐにチャージされると、第１の選択ＭＯＳトランジスタＴ１のみがオンする。さらに、第１のプレート線／ＰＬを電源電位Ｖａａに制御する。これにより、第１の強誘電体キャパシタＣ１に記憶されたデータが第１のビット線／ＢＬ０に読み出される。このとき、第１、第２のセンス切替ＭＯＳトランジスタＴＳ１、ＴＳ２はオンしたままなので、第１のビット線／ＢＬ０と第１のセンスアンプビット線／ＢＬＳＡとは導通している。すなわち、第１の強誘電体キャパシタＣ１に記憶されたデータに応じて、第１のセンスアンプビット線／ＢＬＳＡの電位が変化する（時刻ｔ１以降）。

次に、時刻ｔ２において、ドライブ回路１によりビット線電位制御信号ＯＤＲＥＮのレベルを電源電位Ｖａａに制御する（すなわち、インバータ２の信号端子２ｃの電位が接地電位Ｖｓｓに制御される）。これにより、シールド線として機能している第３および第４のビット線／ＢＬ１、ＢＬ１の電位を接地電位Ｖｓｓに変化させる。

このように、ビット線電位制御信号ＯＤＲＥＮに応じて、シールド線として機能している第３および第４のビット線／ＢＬ１、ＢＬ１の電位を接地電位Ｖｓｓに変化させる。

これにより、隣接するビット線間の容量結合により、第１のビット線／ＢＬ０の電位が低下（下方にキック）することになる。

したがって、第１のプレート線／ＰＬ０と第１のビット線／ＢＬ０の間の電位差が増加することなる。すなわち、第１の強誘電体キャパシタＣ１の電極間に印加される電圧が増加し、結果として、強誘電体メモリ装置４００の既述の信号量Ｖｓｉｇｗｉｎが増大することとなる。

その後、時刻ｔ３において、センスアンプ駆動信号ＳＥＮの電位が電源電位Ｖａａに制御されることで、センスアンプＳＡが起動（活性化）する。そして、センスアンプＳＡによりセンスされた第１のセンスアンプビット線／ＢＬＳＡ（第１のビット線／ＢＬ０）の電位は、第１の強誘電体キャパシタＣ１がデータ“０”を記憶していたときは接地電位Ｖｓｓに増幅され、第１の強誘電体キャパシタＣ１がデータ“１”を記憶していたときは電源電位Ｖａａに増幅される。

この時刻ｔ３から、第１のプレート線／ＰＬの電位が接地電位Ｖｓｓに制御される時刻ｔ４までは、センスアンプＳＡを駆動した状態であり、第１の強誘電体キャパシタＣ１がデータ“０”を記憶していた場合に、この第１の強誘電体キャパシタＣ１に対する“０”再書き込みの期間である。

この“０”再書き込み期間では、ビット線電位制御信号ＯＤＲＥＮのレベルを接地電位Ｖｓｓに制御する。その後、時刻ｔ４において、第１のプレート線／ＰＬを接地電位Ｖｓｓにディスチャージすることで、“０”再書き込みの期間が終了する。

この時刻ｔ４において、センスアンプＳＡは駆動した状態であり、第１のプレート線／ＰＬの電位を接地電位Ｖｓｓに落とすと、第１の強誘電体キャパシタＣ１がデータ“１”を記憶していた場合に、この第１の強誘電体キャパシタＣ１に対して“１”再書き込みが始まる（時間ｔ４〜）。そして、センスアンプ駆動信号ＳＥＮの電位が接地電位ＶｓｓになりセンスアンプＳＡが非活性化されるまで、この“１”再書き込みが続く（〜時間ｔ５）。

以上の動作により、強誘電体メモリ装置４００の第１の強誘電体キャパシタＣ１に対するデータの読み出し動作のサイクルが終了する。

実施例２と同様に、本実施例４では、既述のように、カップリング用のキャパシタを追加しない方式を提案する。これにより、ビット線容量は増加しないため、既述の比較例よりも信号量の低下させずに強誘電体キャパシタを制御することができ、より大きな信号量を得ることができる（図２）。さらに、カップリング用のキャパシタを追加しないため、既述の比較例と比較して、回路面積の増大を抑制することができる。

以上のように、本実施例に係る強誘電体メモリ装置によれば、回路面積の増大を抑えつつ、セル信号量の利得を増加させることができる。

実施例４では、複数の強誘電体キャパシタが並列に（ラダー状）接続された構成について説明した。

本実施例５では、複数の強誘電体キャパシタが並列に（ラダー状）接続された他の構成について説明する。

図１１は、本発明の実施例５に係る強誘電体メモリ装置５００の構成の一例を示す回路図である。なお、図１１において、図９に示す構成と同様の符号が付された構成は、実施例４の強誘電体メモリ装置４００の構成と同様の構成である。

図１１に示すように、強誘電体メモリ装置５００は、実施例４の強誘電体メモリ装置４００と比較して、セルブロック５０３の構成のみが異なる。すなわち、セルブロック５０３を構成する強誘電体キャパシタとＭＯＳトランジスタとの接続関係が、実施例４と異なる。

このセルブロック５０３は、第１ないし第４の選択ＭＯＳトランジスタＴ１〜Ｔ４と、第１の強誘電体キャパシタＣ１、Ｃ１−１、Ｃ１−２、・・・Ｃ１−７と、第２の強誘電体キャパシタＣ２、Ｃ２−１、Ｃ２−２、・・・Ｃ２−７と、第３の強誘電体キャパシタＣ３、Ｃ３−１、Ｃ３−２、・・・Ｃ３−７と、第４の強誘電体キャパシタＣ４、Ｃ４−１、Ｃ４−２、・・・Ｃ４−７と、ＭＯＳトランジスタＴＣ１、ＴＣ１−１、ＴＣ１−２、・・・ＴＣ１−７、ＴＣ２、ＴＣ２−１、ＴＣ２−２、・・・ＴＣ２−７、ＴＣ３、ＴＣ３−１、ＴＣ３−２、・・・ＴＣ３−７、ＴＣ４、ＴＣ４−１、ＴＣ４−２、・・・ＴＣ４−７と、第１ないし第４のローカルＭＯＳトランジスタＴＲＳ１〜ＴＲＳ４と、を含む。

各第１の強誘電体キャパシタＣ１、Ｃ１−１、Ｃ１−２、・・・Ｃ１−７は、第１のローカルビット線／ＳＢＬ０と第１のプレート線／ＰＬとの間で、対応する各ＭＯＳトランジスタＴＣ１、ＴＣ１−１、ＴＣ１−２、・・・ＴＣ１−７と、それぞれ直列に接続されている。特に、第１の強誘電体キャパシタＣ１、Ｃ１−１、Ｃ１−２、・・・Ｃ１−７が第１のローカルビット線／ＳＢＬ０側に接続され、ＭＯＳトランジスタＴＣ１、ＴＣ１−１、ＴＣ１−２、・・・ＴＣ１−７が第１のプレート線／ＰＬ側に接続されている。

また、各第２の強誘電体キャパシタＣ２、Ｃ２−１、Ｃ２−２、・・・Ｃ２−７は、第２のローカルビット線ＳＢＬ０と第２のプレート線ＰＬとの間で、対応する各ＭＯＳトランジスタＴＣ２、ＴＣ２−１、ＴＣ２−２、・・・ＴＣ２−７と、それぞれ直列に接続されている。特に、第２の強誘電体キャパシタＣ２、Ｃ２−１、Ｃ２−２、・・・Ｃ２−７が第２のローカルビット線ＳＢＬ０側に接続され、ＭＯＳトランジスタＴＣ２、ＴＣ２−１、ＴＣ２−２、・・・ＴＣ２−７が第２のプレート線ＰＬ側に接続されている。

また、各第３の強誘電体キャパシタＣ３、Ｃ３−１、Ｃ３−２、・・・Ｃ３−７は、第３のローカルビット線／ＳＢＬ１と第１のプレート線／ＰＬとの間で、対応する各ＭＯＳトランジスタＴＣ３、ＴＣ３−１、ＴＣ３−２、・・・ＴＣ３−７と、それぞれ直列に接続されている。特に、第３の強誘電体キャパシタＣ３、Ｃ３−１、Ｃ３−２、・・・Ｃ３−７が第３のローカルビット線／ＳＢＬ１側に接続され、ＭＯＳトランジスタＴＣ３、ＴＣ３−１、ＴＣ３−２、・・・ＴＣ３−７が第１のプレート線／ＰＬ側に接続されている。

また、各第４の強誘電体キャパシタＣ４、Ｃ４−１、Ｃ４−２、・・・Ｃ４−７は、第４のローカルビット線ＳＢＬ１と第２のプレート線ＰＬとの間で、対応する各ＭＯＳトランジスタＴＣ４、ＴＣ４−１、ＴＣ４−２、・・・ＴＣ４−７と、それぞれ直列に接続されている。特に、第４の強誘電体キャパシタＣ４、Ｃ４−１、Ｃ４−２、・・・Ｃ４−７が第４のローカルビット線ＳＢＬ１側に接続され、ＭＯＳトランジスタＴＣ４、ＴＣ４−１、ＴＣ４−２、・・・ＴＣ４−７が第２のプレート線ＰＬ側に接続されている。

なお、強誘電体メモリ装置５００は、その他の構成については、実施例４の強誘電体メモリ装置４００と同様である。

また、以上のような構成を有する強誘電体キャパシタ５００に本発明に係る方式を適用した読み出し動作については、実施例４と同様である。

実施例４と同様に、本実施例５では、既述のように、カップリング用のキャパシタを追加しない方式を提案する。これにより、ビット線容量は増加しないため、既述の比較例よりも信号量の低下させずに強誘電体キャパシタを制御することができ、より大きな信号量を得ることができる（図２）。さらに、カップリング用のキャパシタを追加しないため、既述の比較例と比較して、回路面積の増大を抑制することができる。

以上のように、本実施例に係る強誘電体メモリ装置によれば、回路面積の増大を抑えつつ、セル信号量の利得を増加させることができる。

既述の実施例１ないし５において、センスアンプ、セルブロック、およびそれに付随する４本または２本のビット線は、カラムの最小単位である。実際の強誘電体メモリ装置のメモリセルアレイでは、この最小単位を、各実施例の図の上下方向に繰り返したものとなる。

例えば、既述のように、図３に示す第１の実施例の強誘電体メモリ装置１００において、第１のビット線／ＢＬ０にデータが読み出された場合、第３、第４のビット線／ＢＬ１、ＢＬ１と等価なビット線の計２本のビット線が／ＢＬ０の隣接するシールドビット線となる。この２本のビット線によって第１のビット線／ＢＬ０が駆動される。

第１のビット線／ＢＬ０がメモリセルアレイ端に位置する場合、この第１のビット線／ＢＬ０に隣接するシールド線となるビット線は、第３のビット線／ＢＬ１の１本のみである。

そこで、本実施例６では、メモリセルアレイ上の全てのセルに対する読み出し動作を等価にするため、メモリセルアレイ端にダミービット線を設ける構成について説明する。なお、この実施例６では、一例として実施例１の構成に適用した場合について説明する。

図１２は、本発明の実施例６に係る強誘電体メモリ装置６００の構成の一例を示す回路図である。なお、図１２において、図３に示す構成と同様の符号が付された構成は、実施例１の強誘電体メモリ装置１００の構成と同様の構成である。

図１２に示すように、強誘電体メモリ装置６００は、実施例１の強誘電体メモリ装置１００と比較して、ダミービット線ＤＢＬと、ダミードライブMOSトランジスタＤＴＤと、ダミーセンス切替ＭＯＳトランジスタＤＴＳと、ダミー選択ＭＯＳトランジスタＴＤと、ダミー強誘電体キャパシタＤＣと、ダミーＭＯＳトランジスタＤＴＣと、をさらに備える。ここでは、既述のビット線電位制御回路には、ダミードライブMOSトランジスタＤＴＤがさらに含まれる。

ダミービット線ＤＢＬは、第３のビット線／ＢＬ１との間に第１のビット線／ＢＬ０が配置されるように、第１のビット線／ＢＬ０と隣接して平行に配置されている。

ダミードライブMOSトランジスタＤＴＤは、インバータ２の信号端子２ｃとダミービット線ＤＢＬとの間に接続されている。このダミードライブMOSトランジスタＤＴＤは、ゲートに電位Ｖｐｐが印加されており、オンしている。

ダミーセンス切替ＭＯＳトランジスタＤＴＳは、電源電位Ｖａａとダミービット線ＤＢＬとの間に接続されている。このダミーセンス切替ＭＯＳトランジスタＤＴＳは、ゲートに接地電位Ｖｓｓが印加されており、オフしている。

ダミービット線ＤＢＬと第４のプレート線ＰＬ１との間には、直列に接続されたダミー強誘電体キャパシタＤＣとダミー選択ＭＯＳトランジスタＤＴとが直列に接続されている。

各ダミー強誘電体キャパシタＤＣには、それぞれ、ダミーＭＯＳトランジスタＤＴＣが並列に接続されている。このダミーＭＯＳトランジスタＤＴＣのゲートには、それぞれ、ワード線ＷＬ１〜ＷＬ７が接続されている。

これにより、メモリセルアレイ端に位置する第１のビット線／ＢＬ０を駆動するビット線を、第３のビット線／ＢＬ１とダミービット線ＤＢＬの計２本にしている。

なお、ダミー切替ＭＯＳトランジスタＤＴＳは、第１ないし第４のセンス切替ＭＯＳトランジスタと同サイズを有する。これにより、ダミービット線ＤＢＬの容量を、セルブロック３のビット線の容量と等価にすることができる。

以上のような構成を有する強誘電体メモリ装置６００の読み出し動作は、実施例１と同様である。

すなわち、第１の強誘電体キャパシタＣ１に対するデータの読み出し時において、第３、第４のビット線／ＢＬ１、ＢＬ１の電位を電源電位Ｖａａから接地電位Ｖｓｓに変化させるとき、ダミービット線ＤＢＬの電位を電源電位Ｖａａから接地電位Ｖｓｓに変化させる。

これにより、メモリセルアレイ端に位置する第１のビット線／ＢＬ０に、実施例１と全く同じ動作波形を用いて、メモリセルアレイ上の他のビット線と等価な条件で、データを読み出すことが可能になる。

なお、既述の第２ないし５の実施例に係る強誘電体メモリ装置２００〜５００に対しても、第６の実施例と同様に、メモリセルアレイ端にダミービット線を設けてもよい。

これにより、第２ないし５の実施例に係る強誘電体メモリ装置についても、メモリセルアレイ上の全てのセルを同じ動作で等価に読み出し動作を行うことができる。

１ ドライバ回路
２ インバータ
３、２０３、３０３、４０３、５０３ セルブロック
ＳＡ センスアンプ
／ＢＬ０、ＢＬ０、／ＢＬ１、ＢＬ１ 第１ないし第４のビット線
／ＢＳ０、ＢＳ０、／ＢＳ１、ＢＳ１ 選択線
／ＰＬ０、ＰＬ０、／ＰＬ１、ＰＬ１ 第１ないし第４のプレート線
／ＢＬＳＡ、ＢＬＳＡ 第１、第２のセンスアンプビット線
ＷＬ０〜ＷＬ７ ワード線
Ｅｑｌ０、Ｅｑｌ１ 切替線
Ｔｒｓ０、Ｔｒｓ１ センス切替線
Ｔ１〜Ｔ４ 第１ないし第４の選択ＭＯＳトランジスタ
ＴＳ１〜ＴＳ４ 第１ないし第４のセンス切替ＭＯＳトランジスタ
ＴＤ１〜ＴＤ４ 第１ないし第４のドライブMOSトランジスタ
１００、２００、３００、４００、５００、６００ 強誘電体メモリ装置

Claims (7)

1. 強誘電体キャパシタとトランジスタとからなるメモリセルが複数配列され、前記メモリセルを選択するワード線、前記メモリセルの前記強誘電体キャパシタの一端に電圧を印加するためのプレート線及び、前記メモリセルの前記強誘電体キャパシタの他端からセルデータが読み出されるビット線が配置されたメモリセルアレイと、
   前記強誘電体キャパシタから前記ビット線に読み出される信号をセンスし増幅するセンスアンプと、
   データ読み出し時、前記センスアンプの動作前に、信号が読み出される選択ビット線に隣接する隣接ビット線の電圧を引き下げる制御を行うビット線電位制御回路と、を備える
   ことを特徴とする強誘電体メモリ装置。
2. 前記データ読み出し時、信号が読み出される前記選択ビット線と、前記選択ビット線に隣接した前記隣接ビット線とのビット線容量結合により前記選択ビット線の電位引き下げを行うために、前記隣接ビット線の電位をプリチャージ電位から接地電位に引き下げる
   ことを特徴とする請求項１に記載の強誘電体メモリ装置。
3. 前記メモリセルアレイの端部に配置された前記選択ビット線と隣接して配置されたダミービット線をさらに備え、
   データ読み出し時、信号が読み出される前記選択ビット線と、前記選択ビット線に隣接した前記ダミービット線とのビット線容量結合により前記選択ビット線の電位引き下げを行うために、前記ダミービット線の電位をプリチャージ電位から接地電位に引き下げる
   ことを特徴とする請求項１または２に記載の強誘電体メモリ装置。
4. ビット線電位制御回路は、ビット線電位制御信号を出力するドライバ回路を備え、
   前記ビット線電位制御信号に応じて、前記隣接ビット線の電位を引き下げる制御を行うことを特徴とする請求項３に記載の強誘電体メモリ装置。
5. 前記ビット線電位制御信号を反転して出力するインバータをさらに備えることを特徴とする請求項１ないし４の何れかに記載の強誘電体メモリ装置。
6. 前記強誘電体キャパシタと前記トランジスタとは直列に接続されていることを特徴とする請求項１ないし５の何れかに記載の強誘電体メモリ装置。
7. 前記強誘電体キャパシタと前記トランジスタとは並列に接続されていることを特徴とする請求項１ないし５の何れかに記載の強誘電体メモリ装置。

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