JP2007149287A - 半導体記憶装置 - Google Patents

Abstract

【課題】直接にはメモリ機能に寄与しないシールド線を配置することなく、隣接ビット線間のカップリングノイズを低減できるようにした半導体記憶装置を提供する。
【解決手段】コラム部４６_j（ｊ＝１、２、…、６）のメモリセル列に対応させてビット線ＢＬｊ_O、ＢＬｊ_Eを設け、図上、左側から見て奇数番目のビット線ＢＬｊ_OはメモリセルＭ_1j等、奇数行ｊ列のメモリセルに接続し、偶数番目のビット線ＢＬｊ_EはメモリセルＭ_2j等、偶数行ｊ列のメモリセルに接続する。読み出し時、奇数行のメモリセルが選択される時は、セレクタＳＥＬｊは、ビット線ＢＬｊ_Oを選択し、ビット線ＢＬｊ_Eを接地し、ビット線ＢＬｋ_Eをシールド線として機能させる。これに対して、偶数行のメモリセルが選択される時は、セレクタＳＥＬｊは、ビット線ＢＬｊ_Eを選択し、ビット線ＢＬｊ_Oを接地し、ビット線ＢＬｋ_Oをシールド線として機能させる。
【選択図】図１

Description

本発明は、隣接ビット線間の容量結合による干渉ノイズ（カップリングノイズ）を低減する手段を備える半導体記憶装置に関する。

近年、半導体集積回路においては、配線の幅、間隔が微細化され、従来では問題とならなかった隣接信号線間のカップリングノイズが動作上無視できないレベルとなってきている。特に、半導体記憶装置においては、微細信号を扱うビット線は、隣接するビット線とのカップリングの影響を受けやすく、隣接ビット線間のカップリングノイズが動作不良の原因となる場合が多くなってきている。

従来、半導体記憶装置において、隣接ビット線間のカップリングノイズを低減する方法として、例えば、ビット線対の２本のビット線を数箇所でクロスさせてカップリングの影響を相殺する方法が提案されている。しかし、この方法は、ビット線対が存在する方式の半導体記憶装置でしか使用できない。そこでまた、隣接ビット線間に、接地電位にクランプしたシールド線を配置し、隣接ビット線間をシールドする方法が提案されている。

図８は隣接ビット線間にシールド線を配置した従来の強誘電体メモリの一例の一部分の回路図である。図８中、１はメモリセルアレイ部、２はセンスアンプ部であり、図８では６個のコラム部３₁〜３₆の構成の一部分を示している。

メモリセルアレイ部１において、Ｍ₁₁〜Ｍ₁₆、Ｍ₂₁〜Ｍ₂₆、Ｍ₃₁〜Ｍ₃₆、Ｍ₄₁〜Ｍ₄₆はメモリセル、ＷＬ１〜ＷＬ４はワード線、ＰＬ１〜ＰＬ４はプレート線、ＢＬ１〜ＢＬ６はビット線、ＳＨＬ１〜ＳＨＬ５は接地されたシールド線である。シールド線ＳＨＬｋ（但し、ｋ＝１、２、…、５であり、以下、同様である。）は、隣接ビット線ＢＬｋ、ＢＬ（ｋ＋１）間をシールドするものである。

センスアンプ部２において、ＳＡ１〜ＳＡ６はセンスアンプ、４はセンスアンプＳＡ１〜ＳＡ６にリファレンス電位Ｖrefを供給するリファレンス電位線であり、センスアンプＳＡｊ（但し、ｊ＝１、２、…、６であり、以下、同様である。）は、ビット線ＢＬｊの電位とリファレンス電位Ｖrefとの電位差を増幅することにより、コラム部３_jのメモリセルからビット線ＢＬｊに読み出されたデータを検出するセンスアンプである。

図９はコラム部３_jの一部分の具体的回路図である。図９中、メモリセルＭ_1jにおいて、Ｆ_1jは記憶媒体をなす強誘電体キャパシタ、Ｎ_1jは強誘電体キャパシタＦ_1jとビット線ＢＬｊとの接続を図るＮＭＯＳトランジスタからなるセレクト・トランジスタであり、セレクト・トランジスタＮ_1jはワード線ＷＬ１を介してオン、オフが制御される。

また、メモリセルＭ_2jにおいて、Ｆ_2jは記憶媒体をなす強誘電体キャパシタ、Ｎ_2jは強誘電体キャパシタＦ_2jとビット線ＢＬｊとの接続を図るＮＭＯＳトランジスタからなるセレクト・トランジスタであり、セレクト・トランジスタＮ_2jはワード線ＷＬ２を介してオン、オフが制御される。

また、センスアンプＳＡｊにおいて、５は電源電位ＶＤＤを供給する電源線、６_jはセンスアンプ制御信号／ＳＡＣによりオン、オフが制御されるＰＭＯＳトランジスタ、７_j、８_jはラッチ増幅動作を行うＰＭＯＳトランジスタ、９は接地電位０Ｖを供給する接地線、１０_jはセンスアンプ制御信号ＳＡＣによりオン、オフが制御されるＮＭＯＳトランジスタ、１１_j、１２_jはラッチ増幅動作を行うＮＭＯＳトランジスタである。

図１０はメモリセルアレイ部１の一部分の概略的平面構成図、図１１はコラム部３ｊの一部分の概略的平面構成図である。図１１中、１３_j、１４_jは同一層上の金属層である。金属層１３_jは強誘電体キャパシタＦ_1jとセレクト・トランジスタＮ_1jのドレインとの接続を図るためのものであり、１５_j、１６_jはコンタクト部である。金属層１４_jは強誘電体キャパシタＦ_2jとセレクト・トランジスタＮ_2jのドレインとの接続を図るためのものであり、１７_j、１８_jはコンタクト部である。

また、１９_jはビット線ＢＬｊとセレクト・トランジスタＮ_1jのソースとの接続を図るためのコンタクト部、２０_jはビット線ＢＬｊとセレクト・トランジスタＮ_2jのソースとの接続を図るためのコンタクト部である。

図１２は図１１のＸ１−Ｘ１線に沿った概略的断面図である。図１２中、２１はＰ形シリコン基板、２２はフィールド酸化膜、２３〜２６は絶縁層であり、強誘電体キャパシタＦ_1j、Ｆ_2jは絶縁層２３上に形成されている。

強誘電体キャパシタＦ_1jにおいて、２７_1jは上部電極、２８_1jは強誘電体、２９_1jは下部電極である。強誘電体キャパシタＦ_2jにおいて、２７_2jは上部電極、２８_2jは強誘電体、２９_2jは下部電極である。

また、３０_1j、３１_1jはＮ形拡散層、３２_1jはゲート酸化膜、３３_1j、３４_1jは絶縁体からなるサイドウォールであり、Ｐ形シリコン基板２１とＮ形拡散層３０_1j、３１_1jとゲート酸化膜３２_1jとサイドウォール３３_1j、３４_1jとワード線ＷＬ１とでセレクト・トランジスタＮ_1jが構成されている。

また、３０_2j、３１_2jはＮ形拡散層、３２_2jはゲート酸化膜、３３_2j、３４_2jは絶縁体からなるサイドウォールであり、Ｐ形シリコン基板２１とＮ形拡散層３０_2j、３１_2jとゲート酸化膜３２_2jとサイドウォール３３_2j、３４_2jとワード線ＷＬ２とでセレクト・トランジスタＮ_2jが構成されている。

コンタクト部１６_jにおいて、３５_jは金属層１３_jとＮ形拡散層３０_1j（ＮＭＯＳトランジスタＮ_1jのドレイン）とを接続するコンタクト層である。コンタクト部１８_jにおいて、３６_jは金属層１４_jとＮ形拡散層３０_2j（ＮＭＯＳトランジスタＮ_2jのドレイン）とを接続するコンタクト層である。

コンタクト部１９_jにおいて、３７_jは金属層、３８_jはＮ形拡散層３１_1j（ＮＭＯＳトランジスタＮ_1jのソース）と金属層３７_jを接続するコンタクト層、３９_jは金属層３７_jとビット線ＢＬｊとを接続するコンタクト層である。

コンタクト部２０_jにおいて、４０_jは金属層、４１_jはＮ形拡散層３１_2j（ＮＭＯＳトランジスタＮ_2jのソース）と金属層４０_jを接続するコンタクト層、４２_jは金属層４０_jとビット線ＢＬｊとを接続するコンタクト層である。

このように構成された半導体記憶装置においては、選択された行のメモリセルの強誘電体キャパシタから記憶データに応じた電位がビット線ＢＬｊに与えられ、センスアンプＳＡｊにおいては、ビット線ＢＬｊの電位とリファレンス電位Ｖrefとの電位差を増幅することにより、ビット線ＢＬｊに読み出されたデータが検出される。
特開２００４−２５３１３５号公報 特開２００２−３７３４９１号公報 特開２０００−２０８７３９号公報

図８に示す従来の半導体記憶装置においては、隣接ビット線ＢＬｋ、ＢＬ（ｋ＋１）間にシールド線ＳＨＬｋが配置されているので、隣接ビット線ＢＬｋ、ＢＬ（ｋ＋１）間のカップリングノイズを低減することができるが、直接にはメモリ機能に寄与しないシールド線ＳＨＬｋによりチップ面積が増大するという問題点がある。

本発明は、かかる点に鑑み、隣接ビット線間に、直接にはメモリ機能に寄与しないシールド線を配置することなく、隣接ビット線間のカップリングノイズを低減することができるようにした半導体記憶装置を提供することを目的とする。

本発明の半導体記憶装置は、メモリセルを行列状に配列し、各メモリセル列に対応させて一方及び他方のビット線を配列し、前記一方のビット線を奇数行のメモリセルに接続し、前記他方のビット線を偶数行のメモリセルに接続しているメモリセルアレイ部と、前記奇数行のメモリセルの選択時は、前記一方のビット線を信号路として選択し、前記他方のビット線を接地し、前記偶数行のメモリセルの選択時は、前記他方のビット線を信号路として選択し、前記一方のビット線を接地するセレクタ部を有するものである。

本発明によれば、前記奇数行のメモリセルの選択時は、前記一方のビット線が信号路として選択され、前記他方のビット線は接地されるので、前記他方のビット線は前記一方のビット線間においてシールド線として機能する。また、前記偶数行のメモリセルの選択時は、前記他方のビット線が信号路として選択され、前記一方のビット線は接地されるので、前記一方のビット線は前記他方のビット線間においてシールド線として機能する。したがって、隣接ビット線間に、直接にはメモリ機能に寄与しないシールド線を配置することなく、隣接ビット線間のカップリングノイズを低減することができる。

図１は本発明の一実施形態の一部分の回路図であり、本発明の一実施形態は本発明を強誘電体メモリに適用した場合の一例である。図１中、４３はメモリセルアレイ部、４４はセレクタ部、４５はセンスアンプ部であり、図１では６個のコラム部４６₁〜４６₆の構成の一部分を示している。

メモリセルアレイ部４３は、図８に示すメモリセルアレイ部１と同様のメモリセルＭ₁₁〜Ｍ₁₆、Ｍ₂₁〜Ｍ₂₆、Ｍ₃₁〜Ｍ₃₆、Ｍ₄₁〜Ｍ₄₆、ワード線ＷＬ１〜ＷＬ４、プレート線ＰＬ１〜ＰＬ４を設け、ビット線については、図８に示すメモリセルアレイ部１が備えるビット線ＢＬ１〜ＢＬ６とは構成の異なるビット線ＢＬ１_O〜ＢＬ６_O、ＢＬ１_E〜ＢＬ６_Eを設けている。

ビット線ＢＬｊ_O、ＢＬｊ_Eは、コラム部４６_jのメモリセル列に対応させて設けられており、図上、左側から見て奇数番目のビット線ＢＬｊ_Oは、メモリセルＭ_1j、Ｍ_3j等、奇数行ｊ列のメモリセルに接続されている。また、偶数番目のビット線ＢＬｊ_Eは、メモリセルＭ_2j、Ｍ_4j等、偶数行ｊ列のメモリセルに接続されている。

セレクタ部４４において、ＳＥＬ１〜ＳＥＬ６はセレクタであり、セレクタＳＥＬｊは、ビット線ＢＬｊ_O又はビット線ＢＬｊ_Eの選択を行うと共に、非選択としたビット線を接地するものである。

センスアンプ部４５は、図８に示すセンスアンプ部２と同様に、センスアンプＳＡ１〜ＳＡ６とリファレンス電位線４を有し、センスアンプＳＡｊは、セレクタＳＥＬｊが選択したビット線ＢＬｊ_O又はビット線ＢＬｊ_Eの電位とリファレンス電位Ｖrefとの電位差を増幅することにより、メモリセルから読み出されたデータの検出を行うように構成されている。

図２はコラム部４６_jの一部分の具体的回路図である。本発明の一実施形態においては、奇数番目のビット線ＢＬｊ_Oは、メモリセルＭ_1jのセレクト・トランジスタＮ_1j等、奇数行ｊ列のメモリセルのセレクト・トランジスタのソースに接続されている。また、偶数番目のビット線ＢＬｊ_Eは、メモリセルＭ_2jのセレクト・トランジスタＮ_2j等、偶数行ｊ列のメモリセルのセレクト・トランジスタのソースに接続されている。

セレクタＳＥＬｊにおいて、４７_jは選択制御信号ＳＣが与えられる選択制御信号入力端子、４８_jは選択制御信号ＳＣと逆相関係にある選択制御信号／ＳＣが与えられる選択制御信号入力端子、４９_j〜５２_jはＮＭＯＳトランジスタ、５３_j、５４_jはインバータである。なお、選択制御信号ＳＣ、／ＳＣはアドレス信号から生成される。

ＮＭＯＳトランジスタ４９_jは、ドレインをビット線ＢＬｊ_Oに接続し、ソースをセンスアンプＳＡｊに接続している。ＮＭＯＳトランジスタ５０_jは、ドレインをビット線ＢＬｊ_Eに接続し、ソースをセンスアンプＳＡｊに接続している。ＮＭＯＳトランジスタ５１_jは、ドレインをビット線ＢＬｊ_Oに接続し、ソースを接地している。ＮＭＯＳトランジスタ５２_jは、ドレインをビット線ＢＬｊ_Eに接続し、ソースを接地している。

選択制御信号入力端子４７_jは、ＮＭＯＳトランジスタ４９_jのゲート及びインバータ５３_jの入力端子に接続され、インバータ５３_jの出力端子は、ＮＭＯＳトランジスタ５１_jのゲートに接続されている。選択制御信号入力端子４８_jは、ＮＭＯＳトランジスタ５０_jのゲート及びインバータ５４_jの入力端子に接続され、インバータ５４_jの出力端子は、ＮＭＯＳトランジスタ５２_jのゲートに接続されている。

このように構成されたコラム部４６_jでは、選択制御信号ＳＣ＝Ｈレベル（ＶＤＤ）、／ＳＣ＝Ｌレベル（０Ｖ）とされる場合は、ＮＭＯＳトランジスタ４９_j＝ＯＮ、ＮＭＯＳトランジスタ５０_j＝ＯＦＦ、ＮＭＯＳトランジスタ５１_j＝ＯＦＦ、ＮＭＯＳトランジスタ５２_j＝ＯＮとなる。この結果、ビット線ＢＬｊ_Oが信号線として選択され、ビット線ＢＬｊ_Eは接地される。

これに対して、選択制御信号ＳＣ＝Ｌレベル、／ＳＣ＝Ｈレベルとされる場合は、ＮＭＯＳトランジスタ４９_j＝ＯＦＦ、ＮＭＯＳトランジスタ５０_j＝ＯＮ、ＮＭＯＳトランジスタ５１_j＝ＯＮ、ＮＭＯＳトランジスタ５２_j＝ＯＦＦとなる。この結果、ビット線ＢＬｊ_Eが信号線として選択され、ビット線ＢＬｊ_Oは接地される。

図３はメモリセルアレイ部４３の一部分の概略的平面構成図、図４はコラム部４６_jの一部分の概略的平面構成図である。本発明の一実施形態においては、ビット線ＢＬｊ_O、ＢＬｊ_Eは、コラム部４６_jのメモリセル列の上方に、メモリセル列に沿って設けられている。

なお、図４中、５５_jはビット線ＢＬｊ_Oとセレクト・トランジスタＮ_1jのソースとのコンタクト部、５６_jはビット線ＢＬｊ_Eとセレクト・トランジスタＮ_2jのソースとのコンタクト部である。その他については、図８に示す従来の強誘電体メモリと同様に構成されている。

図５は図４のＸ２−Ｘ２線に沿った概略的断面図、図６は図４のＸ３−Ｘ３線に沿った概略的断面図、図７は図４のＸ４−Ｘ４線に沿った概略的断面図である。図５中、コンタクト部５５_jにおいて、５７_jは金属層、５８_jはＮ形拡散層３１_1j（ＮＭＯＳトランジスタＮ_1jのソース）と金属層５７_jを接続するコンタクト層、５９_jは金属層５７_jとビット線ＢＬｊとを接続するコンタクト層である。

図７中、コンタクト部５６_jにおいて、６０_jは金属層、６１_jはＮ形拡散層３１_2j（ＮＭＯＳトランジスタＮ_2jのソース）と金属層６０_jを接続するコンタクト層、６２_jは金属層６０_jとビット線ＢＬｊとを接続するコンタクト層である。

このように構成された本発明の一実施形態においては、データ読み出し時、メモリセルＭ₁₁〜Ｍ₁₆等、奇数行のメモリセルが選択されるときは、セレクタＳＥＬ１〜ＳＥＬ６により、ビット線ＢＬ１_O〜ＢＬ６_Oが信号路として選択されてセンスアンプＳＡ１〜ＳＡ６に接続され、ビット線ＢＬ１_E〜ＢＬ６_Eは接地される。この結果、ビット線ＢＬｋ_Eは、ビット線ＢＬｋ_O、ＢＬ（ｋ＋１）_O間においてシールド線として機能する。

これに対して、メモリセルＭ₂₁〜Ｍ₂₆等、偶数行のメモリセルが選択されるときは、セレクタＳＥＬ１〜ＳＥＬ６により、ビット線ＢＬ１_E〜ＢＬ６_Eが信号路として選択されてセンスアンプＳＡ１〜ＳＡ６に接続され、ビット線ＢＬ１_O〜ＢＬ６_Oは接地される。この結果、ビット線ＢＬ（ｋ＋１）_Oは、ビット線ＢＬｋ_E、ＢＬ（ｋ＋１）_E間においてシールド線として機能する。

したがって、本発明の一実施形態によれば、隣接ビット線間に、直接にはメモリ機能に寄与しないシールド線を配置することなく、隣接ビット線間のカップリングノイズを低減することができる。

なお、本発明の一実施形態においては、本発明を強誘電体メモリに適用した場合について説明したが、本発明は、これに限らず、ビット線を有する半導体記憶装置に広く適用することができる。

本発明の一実施形態の一部分の回路図である。 本発明の一実施形態が備えるコラム部の一部分の具体的回路図である。 本発明の一実施形態が備えるメモリセルアレイ部の一部分の概略的平面構成図である。 本発明の一実施形態が備えるコラム部の一部分の概略的平面構成図である。 図４のＸ２−Ｘ２線に沿った概略的断面図である。 図４のＸ３−Ｘ３線に沿った概略的断面図である。 図４のＸ４−Ｘ４線に沿った概略的断面図である。 従来の強誘電体メモリの一例の一部分の回路図である。 図８に示す従来の強誘電体メモリが備えるコラム部の一部分の具体的回路図である。 図８に示す従来の強誘電体メモリが備えるメモリセルアレイ部の一部分の概略的平面構成図である。 図８に示す従来の強誘電体メモリが備えるコラム部の一部分の概略的平面構成図である。 図１１のＸ１−Ｘ１線に沿った概略的断面図である。

符号の説明

１…メモリセルアレイ部
２…センスアンプ部
３₁〜３₆…コラム部
４…リファレンス電位線
５…電源線
６_j〜８_j…ＰＭＯＳトランジスタ
９…接地線
１０_j〜１２_j…ＮＭＯＳトランジスタ
１３_j、１４_j…金属層
１５_j〜２０_j…コンタクト部
２１…Ｐ形シリコン基板
２２…フィールド酸化膜
２３〜２６…絶縁層
２７_1j、２７_2j…上部電極
２８_1j、２８_2j…強誘電体
２９_1j、２９_2j…下部電極
３０_1j、３１_1j、３０_2j、３１_2j…Ｎ形拡散層
３２_1j、３２_2j…ゲート酸化膜
３３_1j、３４_1j、３３_2j、３４_2j…サイドウォール
３５_j、３６_j…コンタクト層
３７_j…金属層
３８_j、３９_j…コンタクト層
４０_j…金属層
４１_j、４２_j…コンタクト層
４３…メモリセルアレイ部
４４…セレクタ部
４５…センスアンプ部
４６₁〜４６₆…コラム部
４７_j、４８_j…選択制御信号入力端子
４９_j〜５２_j…ＮＭＯＳトランジスタ
５３_j、５４_j…インバータ
５５_j、５６_j…コンタクト部
５７_j…金属層
５８_j、５９_j…コンタクト層
６０_j…金属層
６１_j、６２_j…コンタクト層
Ｍ₁₁〜Ｍ₁₆、Ｍ₂₁〜Ｍ₂₆、Ｍ₃₁〜Ｍ₃₆、Ｍ₄₁〜Ｍ₄₆…メモリセル
ＷＬ１〜ＷＬ４…ワード線
ＰＬ１〜ＰＬ４…プレート線
ＢＬ１〜ＢＬ６、ＢＬ１_O〜ＢＬ６_O、ＢＬ１_E〜ＢＬ６_E…ビット線
ＳＨＬ１〜ＳＨＬ５…シールド線

Claims (1)

1. メモリセルを行列状に配列し、各メモリセル列に対応させて一方及び他方のビット線を配列し、前記一方のビット線を奇数行のメモリセルに接続し、前記他方のビット線を偶数行のメモリセルに接続しているメモリセルアレイ部と、
   前記奇数行のメモリセルの選択時は、前記一方のビット線を信号路として選択し、前記他方のビット線を接地し、前記偶数行のメモリセルの選択時は、前記他方のビット線を信号路として選択し、前記一方のビット線を接地するセレクタ部
   を有することを特徴とする半導体記憶装置。
   
   

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