JP2002313100A - 強誘電体メモリ及びそのテスト方法 - Google Patents
強誘電体メモリ及びそのテスト方法Info
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- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【課題】疲労特性を短時間に評価する事が出来る強誘電
体メモリ及びそのテスト方法を提供することを目的とし
ている。 【解決手段】ＴＣ並列ユニット直列接続型強誘電体メモ
リにおいて、ワード線ＷＬ＜０＞〜ＷＬ＜７＞のうち選
択されるメモリセルＭ０に接続されたワード線ＷＬ＜０
＞の電位を下降させ、非選択のメモリセルに接続された
ワード線ＷＬ＜１＞〜ＷＬ＜７＞の電位を上昇させた状
態で、プレート線ＰＬ＜０＞、ＰＬ＜１＞の電位を上昇
させ、一定値を保った後下降させる。この動作を一回乃
至複数回繰り返した後に、メモリセルＭ０のデータを読
み出す事により、強誘電体キャパシタＣ０の分極量の減
衰を調べる事を特徴としている。非選択セルにディスタ
ーブをかける事なく繰り返し高速にパルスを加えて分極
反転をさせるので、純粋な疲労特性を短時間に評価出来
る。
体メモリ及びそのテスト方法を提供することを目的とし
ている。 【解決手段】ＴＣ並列ユニット直列接続型強誘電体メモ
リにおいて、ワード線ＷＬ＜０＞〜ＷＬ＜７＞のうち選
択されるメモリセルＭ０に接続されたワード線ＷＬ＜０
＞の電位を下降させ、非選択のメモリセルに接続された
ワード線ＷＬ＜１＞〜ＷＬ＜７＞の電位を上昇させた状
態で、プレート線ＰＬ＜０＞、ＰＬ＜１＞の電位を上昇
させ、一定値を保った後下降させる。この動作を一回乃
至複数回繰り返した後に、メモリセルＭ０のデータを読
み出す事により、強誘電体キャパシタＣ０の分極量の減
衰を調べる事を特徴としている。非選択セルにディスタ
ーブをかける事なく繰り返し高速にパルスを加えて分極
反転をさせるので、純粋な疲労特性を短時間に評価出来
る。
Description
【０００１】
【発明の属する技術分野】この発明は、強誘電体メモリ
及びそのテスト方法に関し、特にセルトランジスタ
（Ｔ）のソース、ドレイン間にキャパシタ（Ｃ）の両端
をそれぞれ接続し、これをユニットセルとし、このユニ
ットセルを複数直列に接続したＴＣ並列ユニット直列接
続型強誘電体メモリに適用されるものである。
及びそのテスト方法に関し、特にセルトランジスタ
（Ｔ）のソース、ドレイン間にキャパシタ（Ｃ）の両端
をそれぞれ接続し、これをユニットセルとし、このユニ
ットセルを複数直列に接続したＴＣ並列ユニット直列接
続型強誘電体メモリに適用されるものである。
【０００２】
【従来の技術】近年、強誘電体メモリの開発が急ピッチ
で行われている。このメモリは不揮発性でありながら同
じ不揮発性デバイスであるフラッシュメモリ（Flash Me
mory）に比べて書き換え回数が多い、書き込み時間が短
い、また低電圧／低消費電力動作が可能であるといった
利点がある。一方、このデバイスをＤＲＡＭと比較した
場合、フォールデッド（Folded）ビット線構成をとるた
めに８Ｆ２（Ｆはデザインルールの最小線幅）以下には
できない事や、容量の重いプレート線を駆動するため
に、動作速度がＤＲＡＭよりは遅いという問題があっ
た。
で行われている。このメモリは不揮発性でありながら同
じ不揮発性デバイスであるフラッシュメモリ（Flash Me
mory）に比べて書き換え回数が多い、書き込み時間が短
い、また低電圧／低消費電力動作が可能であるといった
利点がある。一方、このデバイスをＤＲＡＭと比較した
場合、フォールデッド（Folded）ビット線構成をとるた
めに８Ｆ２（Ｆはデザインルールの最小線幅）以下には
できない事や、容量の重いプレート線を駆動するため
に、動作速度がＤＲＡＭよりは遅いという問題があっ
た。
【０００３】そこで、これらの問題を解決するために、
VLSI Circuit Sympo.1997 pp.83-84“High-Density Cha
in Ferroelectric Random Access Memory(CFRAM)”及び
ISSCC Tech.Dig.Papers,pp.102-103,Feb.1999“A Sub-4
0ns Random-Access Chain FRAM Architecture with 7ns
Cell-Plate-Line Drive”にて「ＴＣ並列ユニット直列
接続型強誘電体メモリ」が提案されている。これらの報
告によれば、セルサイズは１／２、ビット線容量は１／
４となるので、従来から知られているＦｅＲＡＭに比べ
て高速化と高集積化が図れるとある。
VLSI Circuit Sympo.1997 pp.83-84“High-Density Cha
in Ferroelectric Random Access Memory(CFRAM)”及び
ISSCC Tech.Dig.Papers,pp.102-103,Feb.1999“A Sub-4
0ns Random-Access Chain FRAM Architecture with 7ns
Cell-Plate-Line Drive”にて「ＴＣ並列ユニット直列
接続型強誘電体メモリ」が提案されている。これらの報
告によれば、セルサイズは１／２、ビット線容量は１／
４となるので、従来から知られているＦｅＲＡＭに比べ
て高速化と高集積化が図れるとある。
【０００４】しかしながら、上記ＴＣ並列ユニット直列
接続型強誘電体メモリは、下表１に示すような動作を行
った時には、各メモリセルキャパシタの両端に電位差、
即ちディスターブ（Disturb）が発生し、蓄積分極量を
減少させるという問題があった。
接続型強誘電体メモリは、下表１に示すような動作を行
った時には、各メモリセルキャパシタの両端に電位差、
即ちディスターブ（Disturb）が発生し、蓄積分極量を
減少させるという問題があった。
【０００５】
【表１】
【０００６】図１４は、この問題に対し、本発明者等に
よる先願（特開２０００−３３９９７３号公報）によっ
て解決策が示される以前のＴＣ並列ユニット直列接続型
強誘電体メモリを示す概略構成図である。この図１４で
は、メモリセルアレイ及び周辺回路の一部を抽出して示
している。
よる先願（特開２０００−３３９９７３号公報）によっ
て解決策が示される以前のＴＣ並列ユニット直列接続型
強誘電体メモリを示す概略構成図である。この図１４で
は、メモリセルアレイ及び周辺回路の一部を抽出して示
している。
【０００７】即ち、図１４において、メモリセル領域に
は、メモリセルユニットが行列状に配列されている。こ
のメモリセルユニットは、強誘電体キャパシタの両電極
をそれぞれエンハンスメント型（Ｅタイプ）のＮチャネ
ル型ＭＩＳトランジスタのソース及びドレインに接続し
てなるメモリセルを複数個直列に接続してなる。
は、メモリセルユニットが行列状に配列されている。こ
のメモリセルユニットは、強誘電体キャパシタの両電極
をそれぞれエンハンスメント型（Ｅタイプ）のＮチャネ
ル型ＭＩＳトランジスタのソース及びドレインに接続し
てなるメモリセルを複数個直列に接続してなる。
【０００８】本例では、例えば８個のメモリセルＭ０〜
Ｍ７、ＢＭ０〜ＢＭ７が直列に接続されたメモリセルユ
ニットを代表的に示しており、前記セルＭ０〜Ｍ７のト
ランジスタをＴｒ０〜Ｔｒ７、キャパシタをＣ０〜Ｃ
７、セルＢＭ０〜ＢＭ７のトランジスタをＢＴｒ０〜Ｂ
Ｔｒ７、キャパシタをＢＣ０〜ＢＣ７で示している。
Ｍ７、ＢＭ０〜ＢＭ７が直列に接続されたメモリセルユ
ニットを代表的に示しており、前記セルＭ０〜Ｍ７のト
ランジスタをＴｒ０〜Ｔｒ７、キャパシタをＣ０〜Ｃ
７、セルＢＭ０〜ＢＭ７のトランジスタをＢＴｒ０〜Ｂ
Ｔｒ７、キャパシタをＢＣ０〜ＢＣ７で示している。
【０００９】前記各トランジスタＴｒ０〜Ｔｒ７、ＢＴ
ｒ０〜ＢＴｒ７のゲートは、対応してワード線ＷＬ＜０
＞〜ＷＬ＜７＞に接続されている。また、上記メモリセ
ルユニットの一端はプレート線ＰＬ＜０＞あるいはＰＬ
＜１＞に接続されており、他端はブロック選択用のＭＩ
Ｓトランジスタ（ブロックセレクタ）ＱＢ０あるいはＱ
Ｂ１を介してビット線ＢＬあるいはこれに相補的なビッ
ト線ＢＢＬに接続されている。
ｒ０〜ＢＴｒ７のゲートは、対応してワード線ＷＬ＜０
＞〜ＷＬ＜７＞に接続されている。また、上記メモリセ
ルユニットの一端はプレート線ＰＬ＜０＞あるいはＰＬ
＜１＞に接続されており、他端はブロック選択用のＭＩ
Ｓトランジスタ（ブロックセレクタ）ＱＢ０あるいはＱ
Ｂ１を介してビット線ＢＬあるいはこれに相補的なビッ
ト線ＢＢＬに接続されている。
【００１０】更に、前記ビット線対ＢＬ、ＢＢＬには、
センスアンプ領域１０が接続されている。このセンスア
ンプ領域１０には、イコライズ回路ＥＱ、フリップフロ
ップタイプのセンスアンプＳＡ、カラム選択ゲートＣＧ
等が設けられている。
センスアンプ領域１０が接続されている。このセンスア
ンプ領域１０には、イコライズ回路ＥＱ、フリップフロ
ップタイプのセンスアンプＳＡ、カラム選択ゲートＣＧ
等が設けられている。
【００１１】なお、前記ブロック選択用のＭＩＳトラン
ジスタＱＢ０、ＱＢ１は、対応してブロック選択信号Ｖ
（ＢＳ＜０＞）、Ｖ（ＢＳ＜１＞）により制御され、前
記イコライズ回路ＥＱはイコライズ制御信号Ｖ（ＢＥＱ
Ｌ）により制御され、前記センスアンプＳＡはセンスア
ンプ活性化制御信号Ｖ（ＳＥＮ）、Ｖ（ＢＳＥＰ）によ
り制御され、前記カラム選択ゲートＣＧはカラム選択信
号Ｖ（ＣＳＬ）により制御される。
ジスタＱＢ０、ＱＢ１は、対応してブロック選択信号Ｖ
（ＢＳ＜０＞）、Ｖ（ＢＳ＜１＞）により制御され、前
記イコライズ回路ＥＱはイコライズ制御信号Ｖ（ＢＥＱ
Ｌ）により制御され、前記センスアンプＳＡはセンスア
ンプ活性化制御信号Ｖ（ＳＥＮ）、Ｖ（ＢＳＥＰ）によ
り制御され、前記カラム選択ゲートＣＧはカラム選択信
号Ｖ（ＣＳＬ）により制御される。
【００１２】図１５のタイミングチャートは、上記図１
４によって示された構成において、２トランジスタ−２
キャパシタ（２Ｔ２Ｃ）でシングルプレートパルス（Si
nglePlate Pulse）方式をとり、ワード線としてはＷＬ
＜０＞を選択してメモリセルＭ０を選択し、データ
“０”を読んだ後、データ“１”をチップ外部から書き
込む従来例としての動作を示す。
４によって示された構成において、２トランジスタ−２
キャパシタ（２Ｔ２Ｃ）でシングルプレートパルス（Si
nglePlate Pulse）方式をとり、ワード線としてはＷＬ
＜０＞を選択してメモリセルＭ０を選択し、データ
“０”を読んだ後、データ“１”をチップ外部から書き
込む従来例としての動作を示す。
【００１３】具体的に見て行くと、まず、イコライズ制
御信号Ｖ（ＢＥＱＬ）を下げてビット線対ＢＬ、ＢＢＬ
のイコライズ（Equalize）を解除した後、ワード線ＷＬ
＜０＞の駆動電位Ｖ（ＷＬ＜０＞）を低下させて０番目
のワード線を選択する（動作の最後には、このワード線
駆動電位Ｖ（ＷＬ＜０＞）を上昇させる）。続いて、プ
レート線ＰＬ＜０＞、ＰＬ＜１＞を昇圧してプレート線
電位Ｖ（ＰＬ０，ＰＬ１）を上昇させ、ビット線対Ｂ
Ｌ、ＢＢＬにメモリセルの分極を電荷の形で読み出す。
次に、センスアンプ活性化制御信号Ｖ（ＳＥＮ）をハイ
レベル、Ｖ（ＢＳＥＰ）をロウレベルとしてセンスアン
プＳＡを活性化し、ビット線対ＢＬ、ＢＢＬに発生した
電位差を比較増幅する。この時、メモリセルＭ０にスト
ア（Store）されている分極データは、プレート線ＰＬ
＜０＞からセンスアンプＳＡ方向、即ち“０”なので、
比較増幅の結果、ノードＮ＜１＞からＮ＜７＞まではプ
レート線の昇圧電位だが、ノードＮ＜０＞は０Ｖとな
る。この後、センスアンプＳＡが活性化されたままの状
態でカラム選択線ＣＳＬが選択され、データ線対ＤＱ、
ＢＤＱからＤＱゲートＱＧを通じて“１”データが書き
込まれる。すると、ワード線の昇圧電位が低い場合、図
１６に示す様に、ノードＮ＜１＞からＮ＜７＞までは大
きくブート（Boot）されるとともに ノードＮ＜７＞とノードＮ＜６＞の間 ノードＮ＜６＞とノードＮ＜５＞の間 ノードＮ＜５＞とノードＮ＜４＞の間 ノードＮ＜４＞とノードＮ＜３＞の間 ノードＮ＜３＞とノードＮ＜２＞の間 ノードＮ＜２＞とノードＮ＜１＞の間 にはそれぞれ電位差が発生する。以下に理由を説明す
る。
御信号Ｖ（ＢＥＱＬ）を下げてビット線対ＢＬ、ＢＢＬ
のイコライズ（Equalize）を解除した後、ワード線ＷＬ
＜０＞の駆動電位Ｖ（ＷＬ＜０＞）を低下させて０番目
のワード線を選択する（動作の最後には、このワード線
駆動電位Ｖ（ＷＬ＜０＞）を上昇させる）。続いて、プ
レート線ＰＬ＜０＞、ＰＬ＜１＞を昇圧してプレート線
電位Ｖ（ＰＬ０，ＰＬ１）を上昇させ、ビット線対Ｂ
Ｌ、ＢＢＬにメモリセルの分極を電荷の形で読み出す。
次に、センスアンプ活性化制御信号Ｖ（ＳＥＮ）をハイ
レベル、Ｖ（ＢＳＥＰ）をロウレベルとしてセンスアン
プＳＡを活性化し、ビット線対ＢＬ、ＢＢＬに発生した
電位差を比較増幅する。この時、メモリセルＭ０にスト
ア（Store）されている分極データは、プレート線ＰＬ
＜０＞からセンスアンプＳＡ方向、即ち“０”なので、
比較増幅の結果、ノードＮ＜１＞からＮ＜７＞まではプ
レート線の昇圧電位だが、ノードＮ＜０＞は０Ｖとな
る。この後、センスアンプＳＡが活性化されたままの状
態でカラム選択線ＣＳＬが選択され、データ線対ＤＱ、
ＢＤＱからＤＱゲートＱＧを通じて“１”データが書き
込まれる。すると、ワード線の昇圧電位が低い場合、図
１６に示す様に、ノードＮ＜１＞からＮ＜７＞までは大
きくブート（Boot）されるとともに ノードＮ＜７＞とノードＮ＜６＞の間 ノードＮ＜６＞とノードＮ＜５＞の間 ノードＮ＜５＞とノードＮ＜４＞の間 ノードＮ＜４＞とノードＮ＜３＞の間 ノードＮ＜３＞とノードＮ＜２＞の間 ノードＮ＜２＞とノードＮ＜１＞の間 にはそれぞれ電位差が発生する。以下に理由を説明す
る。
【００１４】プレート線の昇圧電位から更にセンスアン
プＳＡによってブートされるので、基板バイアス効果に
よるしきい値の上昇によってセルトランスファゲート
（CellTransfer Gate）Ｔｒ０〜Ｔｒ７がオフする。一
旦オフになった状態で更にセンスアンプＳＡによって増
幅されるので、オフした後に増幅された分はセンスアン
プＳＡとオフしたセルトランスファゲートの間に連なる
容量成分で容量分割されるため、結果として各セルトラ
ンスファゲートの両端に電位差が発生し、蓄積分極量が
減少するディスターブとなる。
プＳＡによってブートされるので、基板バイアス効果に
よるしきい値の上昇によってセルトランスファゲート
（CellTransfer Gate）Ｔｒ０〜Ｔｒ７がオフする。一
旦オフになった状態で更にセンスアンプＳＡによって増
幅されるので、オフした後に増幅された分はセンスアン
プＳＡとオフしたセルトランスファゲートの間に連なる
容量成分で容量分割されるため、結果として各セルトラ
ンスファゲートの両端に電位差が発生し、蓄積分極量が
減少するディスターブとなる。
【００１５】図１６の波形図によれば、特にノードＮ＜
２＞とＮ＜１＞との間に大きな電位差（ディスターブ）
がかかることが分かる。この時、非選択メモリセルＭ１
にストアされている分極の向きがプレート線ＰＬ＜１＞
からセンスアンプＳＡ向き、即ち“０”の場合は、この
蓄積分極を減らす電場がかかる事になる。以上のような
動作以外にも、下表２及び下表３の様な場合にディスタ
ーブがかかる事が上記先願（特開２０００−３３９９７
３号公報）で詳述されている。
２＞とＮ＜１＞との間に大きな電位差（ディスターブ）
がかかることが分かる。この時、非選択メモリセルＭ１
にストアされている分極の向きがプレート線ＰＬ＜１＞
からセンスアンプＳＡ向き、即ち“０”の場合は、この
蓄積分極を減らす電場がかかる事になる。以上のような
動作以外にも、下表２及び下表３の様な場合にディスタ
ーブがかかる事が上記先願（特開２０００−３３９９７
３号公報）で詳述されている。
【００１６】
【表２】
【００１７】
【表３】 上記のような問題に対して、先願では以下に述べるよう
な対策を提案した。
な対策を提案した。
【００１８】図１７は、上記問題を解決するための「Ｔ
Ｃ並列ユニット直列接続型強誘電体メモリ」の概略構成
を示す回路図である。図１８はシングルプレートパルス
方式でのリード及びチップ外部からの書き込みの一連の
動作を示すタイミングチャート、及びこの動作の際にお
ける図１７のメモリセル領域に示した各ノードの電位の
詳細な推移を示す波形図である。
Ｃ並列ユニット直列接続型強誘電体メモリ」の概略構成
を示す回路図である。図１８はシングルプレートパルス
方式でのリード及びチップ外部からの書き込みの一連の
動作を示すタイミングチャート、及びこの動作の際にお
ける図１７のメモリセル領域に示した各ノードの電位の
詳細な推移を示す波形図である。
【００１９】ここでは２トランジスタ−２キャパシタ方
式でワード線ＷＬ＜０＞を選択する場合を考える。今、
ワード線によって選択されるセルのうち、ビット線ＢＬ
側のセルＭ０にはプレート線ＰＬ＜０＞からビット線Ｂ
Ｌ向きの分極、即ち“０”、ビット線ＢＢＬ側のセルＢ
Ｍ０にはビット線ＢＢＬからプレート線ＰＬ＜１＞向き
の分極、即ち“１”が書き込まれているとする。ここで
はメモリセルＭ０からデータ“０”を読み出し、続いて
チップ外部よりデータ“１”を書き込む例を見て行く。
式でワード線ＷＬ＜０＞を選択する場合を考える。今、
ワード線によって選択されるセルのうち、ビット線ＢＬ
側のセルＭ０にはプレート線ＰＬ＜０＞からビット線Ｂ
Ｌ向きの分極、即ち“０”、ビット線ＢＢＬ側のセルＢ
Ｍ０にはビット線ＢＢＬからプレート線ＰＬ＜１＞向き
の分極、即ち“１”が書き込まれているとする。ここで
はメモリセルＭ０からデータ“０”を読み出し、続いて
チップ外部よりデータ“１”を書き込む例を見て行く。
【００２０】図１８を参照しながら以下に上記回路の動
作について具体的に説明する。まず、イコライズ制御信
号Ｖ（ＢＥＱＬ）をロウレベルに低下させてビット線対
ＢＬ、ＢＢＬのイコライズを解除し、ビット線にデータ
を読み出す準備をする。次に、ワード線ＷＬ＜０＞をハ
イレベル（ＶＰＰ）からロウレベル（０Ｖ）に低下させ
てセルの両端に電位差をかける準備をする。続いて、ブ
ロック選択信号Ｖ（ＢＳ＜０＞）、Ｖ（ＢＳ＜１＞）を
ロウレベル（０Ｖ）からハイレベル（ＶＰＰ）に上昇さ
せ、プレート線（ＰＬ＜０＞、ＰＬ＜１＞）をロウレベ
ルからハイレベルに上昇させる事によってビット線対Ｂ
Ｌ、ＢＢＬにデータを読み出す。
作について具体的に説明する。まず、イコライズ制御信
号Ｖ（ＢＥＱＬ）をロウレベルに低下させてビット線対
ＢＬ、ＢＢＬのイコライズを解除し、ビット線にデータ
を読み出す準備をする。次に、ワード線ＷＬ＜０＞をハ
イレベル（ＶＰＰ）からロウレベル（０Ｖ）に低下させ
てセルの両端に電位差をかける準備をする。続いて、ブ
ロック選択信号Ｖ（ＢＳ＜０＞）、Ｖ（ＢＳ＜１＞）を
ロウレベル（０Ｖ）からハイレベル（ＶＰＰ）に上昇さ
せ、プレート線（ＰＬ＜０＞、ＰＬ＜１＞）をロウレベ
ルからハイレベルに上昇させる事によってビット線対Ｂ
Ｌ、ＢＢＬにデータを読み出す。
【００２１】次に、分離制御信号φｔをハイレベル（Ｖ
ＰＰ）からロウレベル（０Ｖ）にすることにより、φｔ
ゲート（分離用トランジスタ）ＱＳをオフしてビット線
対ＢＬ、ＢＢＬをメモリセルアレイ領域とセンスアンプ
領域とで切り離し、センスアンプ活性化制御信号Ｖ（Ｓ
ＡＮ）をハイレベル、Ｖ（ＢＳＡＰ）をロウレベルとし
てセンス増幅する。この切り離しが行われているうちに
カラム選択線ＣＳＬの電位Ｖ（ＣＳＬ）を立ち上げ、デ
ータのチップ外への読み出しやチップ外からの書き込み
を行う。
ＰＰ）からロウレベル（０Ｖ）にすることにより、φｔ
ゲート（分離用トランジスタ）ＱＳをオフしてビット線
対ＢＬ、ＢＢＬをメモリセルアレイ領域とセンスアンプ
領域とで切り離し、センスアンプ活性化制御信号Ｖ（Ｓ
ＡＮ）をハイレベル、Ｖ（ＢＳＡＰ）をロウレベルとし
てセンス増幅する。この切り離しが行われているうちに
カラム選択線ＣＳＬの電位Ｖ（ＣＳＬ）を立ち上げ、デ
ータのチップ外への読み出しやチップ外からの書き込み
を行う。
【００２２】一方、φｔゲートＱＳをオフした後にビッ
ト線対ＢＬ、ＢＢＬを０Ｖにイコライズする事で、まず
は２つのメモリセルＭ０とＢＭ０の両方に“０”デー
タ、即ちプレート線からビット線向きの分極を書き込
む。続いて、プレート線電位Ｖ（ＰＬ＜０＞）、Ｖ（Ｐ
Ｌ＜０＞）を０Ｖにし、イコライズを解除して再びビッ
ト線対ＢＬ、ＢＢＬをフローティング（Floating）にし
た後に、φｔゲートＱＳをオンする事でビット線対Ｂ
Ｌ、ＢＢＬにセンスアンプＳＡにてラッチ（Latch）さ
れているデータを書き込む。この時、センスアンプ領域
１０中のビット線ＢＬ側がハイレベルであればビット線
からプレート線向きの分極が改めて書き込まれる事にな
るが、ロウレベルであれば最初に書き込まれたプレート
線からビット線向きのデータがそのまま書かれ続けられ
る事になる。本例では、メモリセルＭ０にはビット線か
らプレート線向きの分極が書かれ、ＢＭ０にはプレート
線からビット線向きのデータがそのまま書かれ続けられ
る事になる。従って、プレート線とビット線の両方がハ
イレベルになる事はなく、前述した様な問題は発生しな
い。また、φｔゲートＱＳをオフした後にセンス増幅す
る事によってセル容量の不均衡（Imbalance）が見えな
くなるという効果もある。
ト線対ＢＬ、ＢＢＬを０Ｖにイコライズする事で、まず
は２つのメモリセルＭ０とＢＭ０の両方に“０”デー
タ、即ちプレート線からビット線向きの分極を書き込
む。続いて、プレート線電位Ｖ（ＰＬ＜０＞）、Ｖ（Ｐ
Ｌ＜０＞）を０Ｖにし、イコライズを解除して再びビッ
ト線対ＢＬ、ＢＢＬをフローティング（Floating）にし
た後に、φｔゲートＱＳをオンする事でビット線対Ｂ
Ｌ、ＢＢＬにセンスアンプＳＡにてラッチ（Latch）さ
れているデータを書き込む。この時、センスアンプ領域
１０中のビット線ＢＬ側がハイレベルであればビット線
からプレート線向きの分極が改めて書き込まれる事にな
るが、ロウレベルであれば最初に書き込まれたプレート
線からビット線向きのデータがそのまま書かれ続けられ
る事になる。本例では、メモリセルＭ０にはビット線か
らプレート線向きの分極が書かれ、ＢＭ０にはプレート
線からビット線向きのデータがそのまま書かれ続けられ
る事になる。従って、プレート線とビット線の両方がハ
イレベルになる事はなく、前述した様な問題は発生しな
い。また、φｔゲートＱＳをオフした後にセンス増幅す
る事によってセル容量の不均衡（Imbalance）が見えな
くなるという効果もある。
【００２３】上記の説明は２トランジスタ−２キャパシ
タの場合を示したが、１トランジスタ−１キャパシタ
（１Ｔ１Ｃ）動作の場合もプレート線ＰＬ＜０＞あるい
はＰＬ＜１＞、ブロック選択信号Ｖ（ＢＳ＜０＞）ある
いはＶ（ＢＳ＜１＞）を活性化し、参照電位を別途作る
事で容易に実現出来る。表２及び表３の動作に対しても
先願では対策が詳述されている。
タの場合を示したが、１トランジスタ−１キャパシタ
（１Ｔ１Ｃ）動作の場合もプレート線ＰＬ＜０＞あるい
はＰＬ＜１＞、ブロック選択信号Ｖ（ＢＳ＜０＞）ある
いはＶ（ＢＳ＜１＞）を活性化し、参照電位を別途作る
事で容易に実現出来る。表２及び表３の動作に対しても
先願では対策が詳述されている。
【００２４】しかしながら、上記先願によって示された
「ＴＣ並列ユニット直列接続型強誘電体メモリ」にも以
下に述べるような幾つかの改良の余地があった。
「ＴＣ並列ユニット直列接続型強誘電体メモリ」にも以
下に述べるような幾つかの改良の余地があった。
【００２５】（その１）セルの強誘電体キャパシタに対
する疲労（Fatigue）試験のために、上述したように読
み出し／逆データ書き込み動作を繰り返すのでは、セン
スアンプ及びφｔゲートの制御等に時間がかかり、短時
間に評価が出来ない。
する疲労（Fatigue）試験のために、上述したように読
み出し／逆データ書き込み動作を繰り返すのでは、セン
スアンプ及びφｔゲートの制御等に時間がかかり、短時
間に評価が出来ない。
【００２６】（その２）非選択セルに一回乃至複数回か
かるディスターブによる分極量の減少を試験する場合
も、φｔゲートをオンのまま上記読み出し／逆データ書
き込み動作を繰り返すのでは、センスアンプの制御等に
時間がかかり、短時間に評価が出来ない。
かるディスターブによる分極量の減少を試験する場合
も、φｔゲートをオンのまま上記読み出し／逆データ書
き込み動作を繰り返すのでは、センスアンプの制御等に
時間がかかり、短時間に評価が出来ない。
【００２７】（その３）動作開始時にワード線ＷＬ＜０
＞の電位を下降させ、動作終了時に上昇させるが、ワー
ド線ＷＬ＜０＞と非選択セルＭ１またはＢＭ１のプレー
ト線に近い側の電極とのカップリング（Coupling）によ
り、非選択セルＭ１またはＢＭ１の強誘電体キャパシタ
には、図１８中にΔＣで示すように、動作開始時にプレ
ート線からビット線向きの電場が生じ、また、ΔＤで示
すように、動作終了時にビット線からプレート線向きの
電場が生じる。非選択セルＭ１、ＢＭ１にはそれぞれ予
めプレート線からビット線向きの分極、ビット線からプ
レート線向きの分極が書かれているとすると、セルＢＭ
１には動作開始時に、Ｍ１には動作時にディスターブが
かかり分極量の減少が起こる可能性がある。
＞の電位を下降させ、動作終了時に上昇させるが、ワー
ド線ＷＬ＜０＞と非選択セルＭ１またはＢＭ１のプレー
ト線に近い側の電極とのカップリング（Coupling）によ
り、非選択セルＭ１またはＢＭ１の強誘電体キャパシタ
には、図１８中にΔＣで示すように、動作開始時にプレ
ート線からビット線向きの電場が生じ、また、ΔＤで示
すように、動作終了時にビット線からプレート線向きの
電場が生じる。非選択セルＭ１、ＢＭ１にはそれぞれ予
めプレート線からビット線向きの分極、ビット線からプ
レート線向きの分極が書かれているとすると、セルＢＭ
１には動作開始時に、Ｍ１には動作時にディスターブが
かかり分極量の減少が起こる可能性がある。
【００２８】しかも、上記読み出し書き込み動作を一回
乃至複数回行っていたのでは、ワード線ＷＬ＜０＞の電
位の下降／上昇による隣接セルＭ１またはＢＭ１へのデ
ィスターブを短時間に評価することが出来ない。
乃至複数回行っていたのでは、ワード線ＷＬ＜０＞の電
位の下降／上昇による隣接セルＭ１またはＢＭ１へのデ
ィスターブを短時間に評価することが出来ない。
【００２９】（その４）ワード線ＷＬ＜０＞を選択する
場合を考える。図１８は、ワード線ＷＬ＜０＞を選択し
た場合の図１７に対応するタイミングチャート及び波形
図である。セルＢＭ１には予めビット線からプレート線
向きの分極、即ち“１”が書き込まれているとする。上
記読み出し動作時においてワード線ＷＬ＜０＞の電位を
下降させた後、プレート線ＰＬ＜０＞、ＰＬ＜１＞をロ
ウレベルからハイレベルに上昇させる際に、セルトラン
ジスタＢＴｒ１のオン抵抗及びセルＢＭ１からＢＭ７ま
での容量成分の存在により、セルＢＭ１の強誘電体キャ
パシタの両電極間に電位差が発生し、予め書き込まれて
いたビット線からプレート線向きの分極、即ち“１”に
対するディスターブが発生し、これを減少させる可能性
がある。
場合を考える。図１８は、ワード線ＷＬ＜０＞を選択し
た場合の図１７に対応するタイミングチャート及び波形
図である。セルＢＭ１には予めビット線からプレート線
向きの分極、即ち“１”が書き込まれているとする。上
記読み出し動作時においてワード線ＷＬ＜０＞の電位を
下降させた後、プレート線ＰＬ＜０＞、ＰＬ＜１＞をロ
ウレベルからハイレベルに上昇させる際に、セルトラン
ジスタＢＴｒ１のオン抵抗及びセルＢＭ１からＢＭ７ま
での容量成分の存在により、セルＢＭ１の強誘電体キャ
パシタの両電極間に電位差が発生し、予め書き込まれて
いたビット線からプレート線向きの分極、即ち“１”に
対するディスターブが発生し、これを減少させる可能性
がある。
【００３０】また、上記読み出し書き込み動作を一回乃
至複数回行っていたのでは、プレート線ＰＬ＜０＞、Ｐ
Ｌ＜１＞をロウレベルからハイレベルへと上昇させる際
に加わるセルＢＭ１へのディスターブによる分極量の減
少を短時間に評価が出来ない。
至複数回行っていたのでは、プレート線ＰＬ＜０＞、Ｐ
Ｌ＜１＞をロウレベルからハイレベルへと上昇させる際
に加わるセルＢＭ１へのディスターブによる分極量の減
少を短時間に評価が出来ない。
【００３１】（その５）ワード線ＷＬ＜７＞を選択する
場合を考える。セルＭ６にはプレート線からビット線向
きの分極、即ち“０”が書き込まれているとする。上記
読み出し動作時においてワード線ＷＬ＜７＞を下降させ
た後、ビット線をロウレベルからハイレベルに上昇させ
る際に、セルトランジスタＴｒ６のオン抵抗及びセルＭ
０からＭ６までの容量成分の存在により、セルＭ６の強
誘電体キャパシタの両電極間に電位差が発生し、予め書
き込まれていたプレート線からビット線向きの分極、即
ち“０”に対するディスターブが発生し、これを減少さ
せる可能性がある（図１８のΔＡ、ΔＢ参照）。
場合を考える。セルＭ６にはプレート線からビット線向
きの分極、即ち“０”が書き込まれているとする。上記
読み出し動作時においてワード線ＷＬ＜７＞を下降させ
た後、ビット線をロウレベルからハイレベルに上昇させ
る際に、セルトランジスタＴｒ６のオン抵抗及びセルＭ
０からＭ６までの容量成分の存在により、セルＭ６の強
誘電体キャパシタの両電極間に電位差が発生し、予め書
き込まれていたプレート線からビット線向きの分極、即
ち“０”に対するディスターブが発生し、これを減少さ
せる可能性がある（図１８のΔＡ、ΔＢ参照）。
【００３２】しかも、上記読み出し書き込み動作を一回
乃至複数回行っていたのでは前記ビット線をロウレベル
からハイレベルと上昇させる際に加わるセルＭ６へのデ
ィスターブによる分極量の減少を短時間に評価すること
が出来ない。
乃至複数回行っていたのでは前記ビット線をロウレベル
からハイレベルと上昇させる際に加わるセルＭ６へのデ
ィスターブによる分極量の減少を短時間に評価すること
が出来ない。
【００３３】
【発明が解決しようとする課題】上記のように従来の強
誘電体メモリ及びそのテスト方法は、センスアンプやφ
ｔゲートの制御等に時間がかかり、短時間に評価が出来
ないという問題があった。
誘電体メモリ及びそのテスト方法は、センスアンプやφ
ｔゲートの制御等に時間がかかり、短時間に評価が出来
ないという問題があった。
【００３４】また、プレート線をロウレベルからハイレ
ベルへと上昇させる際に加わるセルへのディスターブに
よる分極量の減少を短時間に評価が出来ないという問題
があった。
ベルへと上昇させる際に加わるセルへのディスターブに
よる分極量の減少を短時間に評価が出来ないという問題
があった。
【００３５】更に、ビット線をロウレベルからハイレベ
ルと上昇させる際に加わるセルへのディスターブによる
分極量の減少を短時間に評価が出来ないという問題があ
った。
ルと上昇させる際に加わるセルへのディスターブによる
分極量の減少を短時間に評価が出来ないという問題があ
った。
【００３６】この発明は上記のような事情に鑑みてなさ
れたもので、その目的とするところは、非選択セルにデ
ィスターブをかける事なく繰り返し高速にパルスを加え
て分極反転をさせ、純粋な疲労特性を短時間に評価する
事が出来る強誘電体メモリ及びそのテスト方法を提供す
ることにある。
れたもので、その目的とするところは、非選択セルにデ
ィスターブをかける事なく繰り返し高速にパルスを加え
て分極反転をさせ、純粋な疲労特性を短時間に評価する
事が出来る強誘電体メモリ及びそのテスト方法を提供す
ることにある。
【００３７】また、この発明の目的は、非選択セルに繰
り返し高速にディスターブをかけ、分極量の減衰を短時
間に評価する事が出来る強誘電体メモリ及びそのテスト
方法を提供することにある。
り返し高速にディスターブをかけ、分極量の減衰を短時
間に評価する事が出来る強誘電体メモリ及びそのテスト
方法を提供することにある。
【００３８】この発明の更に他の目的は、ワード線の立
ち上げと下降を高速に行う事で、ワード線と隣接セルキ
ャパシタの電極とのカップリングに起因する非選択セル
に対するディスターブを高速にかけ、分極量の減衰を短
時間に評価する事が出来る強誘電体メモリ及びそのテス
ト方法を提供することにある。
ち上げと下降を高速に行う事で、ワード線と隣接セルキ
ャパシタの電極とのカップリングに起因する非選択セル
に対するディスターブを高速にかけ、分極量の減衰を短
時間に評価する事が出来る強誘電体メモリ及びそのテス
ト方法を提供することにある。
【００３９】この発明の別の目的は、プレート線または
ビット線を高速に駆動し、非選択セルのトランジスタの
オン抵抗及び容量成分の存在に起因するディスターブを
高速に繰り返しかけ、これを短時間に評価する事が出来
る強誘電体メモリ及びそのテスト方法を提供することに
ある。
ビット線を高速に駆動し、非選択セルのトランジスタの
オン抵抗及び容量成分の存在に起因するディスターブを
高速に繰り返しかけ、これを短時間に評価する事が出来
る強誘電体メモリ及びそのテスト方法を提供することに
ある。
【００４０】
【課題を解決するための手段】この発明に係る強誘電体
メモリの第１のテスト方法は、強誘電体キャパシタの両
電極をそれぞれ第１のＭＩＳトランジスタのソースとド
レインに接続し、この第１のＭＩＳトランジスタのゲー
トはワード線に接続してなるメモリセル複数個を直列に
接続し、この直列接続の一方の端はプレート線に、他方
の端はブロック選択用の第２のＭＩＳトランジスタを介
してビット線に接続する構成を有し、前記ビット線とこ
れと相補的なビット線の電位とを比較増幅するセンスア
ンプを備えた強誘電体メモリのテスト方法であって、前
記ワード線のうち選択されるメモリセルに接続されたワ
ード線の電位を下降させ、非選択のメモリセルに接続さ
れたワード線の電位を上昇させた状態で、前記プレート
線の電位を上昇させる第１のステップと、前記プレート
線の電位を、一定値を保った後下降させる第２のステッ
プと、前記第１及び第２のステップの動作を一回乃至複
数回繰り返した後に、前記メモリセルのデータを読み出
す事により、前記強誘電体キャパシタの分極量の減衰を
調べる第３のステップとを具備し、前記プレート線の電
位が下降した後に、前記ビット線の電位が上昇するまで
の時間をτＰＢ、前記ビット線の電位が下降した後に、
前記プレート線の電位が上昇するまでの時間をτＢＰと
すると、τＰＢ＞０且つτＢＰ＞０である事を特徴とし
ている。
メモリの第１のテスト方法は、強誘電体キャパシタの両
電極をそれぞれ第１のＭＩＳトランジスタのソースとド
レインに接続し、この第１のＭＩＳトランジスタのゲー
トはワード線に接続してなるメモリセル複数個を直列に
接続し、この直列接続の一方の端はプレート線に、他方
の端はブロック選択用の第２のＭＩＳトランジスタを介
してビット線に接続する構成を有し、前記ビット線とこ
れと相補的なビット線の電位とを比較増幅するセンスア
ンプを備えた強誘電体メモリのテスト方法であって、前
記ワード線のうち選択されるメモリセルに接続されたワ
ード線の電位を下降させ、非選択のメモリセルに接続さ
れたワード線の電位を上昇させた状態で、前記プレート
線の電位を上昇させる第１のステップと、前記プレート
線の電位を、一定値を保った後下降させる第２のステッ
プと、前記第１及び第２のステップの動作を一回乃至複
数回繰り返した後に、前記メモリセルのデータを読み出
す事により、前記強誘電体キャパシタの分極量の減衰を
調べる第３のステップとを具備し、前記プレート線の電
位が下降した後に、前記ビット線の電位が上昇するまで
の時間をτＰＢ、前記ビット線の電位が下降した後に、
前記プレート線の電位が上昇するまでの時間をτＢＰと
すると、τＰＢ＞０且つτＢＰ＞０である事を特徴とし
ている。
【００４１】また、この発明に係る強誘電体メモリの第
２のテスト方法は、強誘電体キャパシタの両電極をそれ
ぞれ第１のＭＩＳトランジスタのソースとドレインに接
続し、この第１のＭＩＳトランジスタのゲートはワード
線に接続してなるメモリセル複数個を直列に接続し、こ
の直列接続の一方の端はプレート線に、他方の端はブロ
ック選択用の第２のＭＩＳトランジスタを介してビット
線に接続する構成を有し、前記ビット線とこれと相補的
なビット線の電位とを比較増幅するセンスアンプを備え
た強誘電体メモリのテスト方法であって、前記ワード線
のうち選択されるメモリセルに接続されたワード線の電
位を下降させ、非選択のメモリセルに接続されたワード
線の電位を上昇させた状態で、前記プレート線の電位を
上昇させる第１のステップと、前記プレート線の電位
を、一定値を保った後下降させる第２のステップと、前
記第１及び第２のステップの動作を一回乃至複数回繰り
返した後に、前記メモリセルのデータを読み出す事によ
り、前記強誘電体キャパシタの分極量の減衰を調べる第
３のステップとを具備し、前記プレート線の電位と前記
ビット線の電位がともにハイレベルを保っている時間を
τＢＯＴＨとすると、τＢＯＴＨ＞０である事を特徴と
している。
２のテスト方法は、強誘電体キャパシタの両電極をそれ
ぞれ第１のＭＩＳトランジスタのソースとドレインに接
続し、この第１のＭＩＳトランジスタのゲートはワード
線に接続してなるメモリセル複数個を直列に接続し、こ
の直列接続の一方の端はプレート線に、他方の端はブロ
ック選択用の第２のＭＩＳトランジスタを介してビット
線に接続する構成を有し、前記ビット線とこれと相補的
なビット線の電位とを比較増幅するセンスアンプを備え
た強誘電体メモリのテスト方法であって、前記ワード線
のうち選択されるメモリセルに接続されたワード線の電
位を下降させ、非選択のメモリセルに接続されたワード
線の電位を上昇させた状態で、前記プレート線の電位を
上昇させる第１のステップと、前記プレート線の電位
を、一定値を保った後下降させる第２のステップと、前
記第１及び第２のステップの動作を一回乃至複数回繰り
返した後に、前記メモリセルのデータを読み出す事によ
り、前記強誘電体キャパシタの分極量の減衰を調べる第
３のステップとを具備し、前記プレート線の電位と前記
ビット線の電位がともにハイレベルを保っている時間を
τＢＯＴＨとすると、τＢＯＴＨ＞０である事を特徴と
している。
【００４２】更に、この発明に係る強誘電体メモリの第
３のテスト方法は、強誘電体キャパシタの両電極をそれ
ぞれ第１のＭＩＳトランジスタのソースとドレインに接
続し、この第１のＭＩＳトランジスタのゲートはワード
線に接続してなるメモリセル複数個を直列に接続し、こ
の直列接続の一方の端はプレート線に、他方の端はブロ
ック選択用の第２のＭＩＳトランジスタを介してビット
線に接続する構成を有し、前記ビット線とこれと相補的
なビット線の電位とを比較増幅するセンスアンプを備え
た強誘電体メモリのテスト方法であって、前記ワード線
の選択／非選択動作を一回乃至複数回繰り返した後に、
前記メモリセルのデータを読み出す事により、前記強誘
電体キャパシタの分極量の減衰を調べる事を特徴として
いる。
３のテスト方法は、強誘電体キャパシタの両電極をそれ
ぞれ第１のＭＩＳトランジスタのソースとドレインに接
続し、この第１のＭＩＳトランジスタのゲートはワード
線に接続してなるメモリセル複数個を直列に接続し、こ
の直列接続の一方の端はプレート線に、他方の端はブロ
ック選択用の第２のＭＩＳトランジスタを介してビット
線に接続する構成を有し、前記ビット線とこれと相補的
なビット線の電位とを比較増幅するセンスアンプを備え
た強誘電体メモリのテスト方法であって、前記ワード線
の選択／非選択動作を一回乃至複数回繰り返した後に、
前記メモリセルのデータを読み出す事により、前記強誘
電体キャパシタの分極量の減衰を調べる事を特徴として
いる。
【００４３】この発明に係る強誘電体メモリの第４のテ
スト方法は、強誘電体キャパシタの両電極をそれぞれ第
１のＭＩＳトランジスタのソースとドレインに接続し、
この第１のＭＩＳトランジスタのゲートはワード線に接
続してなるメモリセル複数個を直列に接続し、この直列
接続の一方の端はプレート線に、他方の端はブロック選
択用の第２のＭＩＳトランジスタを介してビット線に接
続する構成を有し、前記ビット線とこれと相補的なビッ
ト線の電位とを比較増幅するセンスアンプを備えた強誘
電体メモリのテスト方法であって、前記ワード線を選択
後、前記ビット線の電位を一定に保った状態で前記プレ
ート線の電位の上昇／下降動作を一回乃至複数回行った
後に、前記メモリセルのデータを読み出す事により、前
記強誘電体キャパシタの分極量の減衰を調べる事を特徴
としている。
スト方法は、強誘電体キャパシタの両電極をそれぞれ第
１のＭＩＳトランジスタのソースとドレインに接続し、
この第１のＭＩＳトランジスタのゲートはワード線に接
続してなるメモリセル複数個を直列に接続し、この直列
接続の一方の端はプレート線に、他方の端はブロック選
択用の第２のＭＩＳトランジスタを介してビット線に接
続する構成を有し、前記ビット線とこれと相補的なビッ
ト線の電位とを比較増幅するセンスアンプを備えた強誘
電体メモリのテスト方法であって、前記ワード線を選択
後、前記ビット線の電位を一定に保った状態で前記プレ
ート線の電位の上昇／下降動作を一回乃至複数回行った
後に、前記メモリセルのデータを読み出す事により、前
記強誘電体キャパシタの分極量の減衰を調べる事を特徴
としている。
【００４４】また、この発明に係る強誘電体メモリの第
５のテスト方法は、強誘電体キャパシタの両電極をそれ
ぞれ第１のＭＩＳトランジスタのソースとドレインに接
続し、この第１のＭＩＳトランジスタのゲートはワード
線に接続してなるメモリセル複数個を直列に接続し、こ
の直列接続の一方の端はプレート線に、他方の端はブロ
ック選択用の第２のＭＩＳトランジスタを介してビット
線に接続する構成を有し、前記ビット線とこれと相補的
なビット線の電位とを比較増幅するセンスアンプを備え
た強誘電体メモリのテスト方法であって、前記ワード線
を選択後、前記プレート線の電位を一定に保った状態で
前記ビット線の電位の上昇／下降動作を一回乃至複数回
行った後に、前記メモリセルのデータを読み出す事によ
り、前記強誘電体キャパシタの分極量の減衰を調べ事を
特徴としている。
５のテスト方法は、強誘電体キャパシタの両電極をそれ
ぞれ第１のＭＩＳトランジスタのソースとドレインに接
続し、この第１のＭＩＳトランジスタのゲートはワード
線に接続してなるメモリセル複数個を直列に接続し、こ
の直列接続の一方の端はプレート線に、他方の端はブロ
ック選択用の第２のＭＩＳトランジスタを介してビット
線に接続する構成を有し、前記ビット線とこれと相補的
なビット線の電位とを比較増幅するセンスアンプを備え
た強誘電体メモリのテスト方法であって、前記ワード線
を選択後、前記プレート線の電位を一定に保った状態で
前記ビット線の電位の上昇／下降動作を一回乃至複数回
行った後に、前記メモリセルのデータを読み出す事によ
り、前記強誘電体キャパシタの分極量の減衰を調べ事を
特徴としている。
【００４５】この発明の強誘電体メモリは、強誘電体キ
ャパシタの両電極をそれぞれ第１のＭＩＳトランジスタ
のソース及びドレインに接続してなるメモリセルを複数
個直列に接続したメモリセルユニットと、前記メモリセ
ルユニットの各第１のＭＩＳトランジスタのゲートにそ
れぞれ対応して接続された複数本のワード線と、前記メ
モリセルユニットの一端に接続されたプレート線と、通
常動作時に前記プレート線に固定電位を印加し、テスト
モード時にパルス駆動するプレートドライバと、前記メ
モリセルユニットの他端にブロック選択用スイッチ素子
を介して接続された第１のビット線と、前記第１のビッ
ト線及びこれと相補的な第２のビット線の電位差を比較
増幅するセンスアンプと、通常動作時に前記第１及び第
２のビット線に固定電位を印加し、テストモード時にパ
ルス駆動するビット線ドライバと、前記ブロック選択用
スイッチ素子とセンスアンプとの間に挿入された第２の
ＭＩＳトランジスタとを具備する事を特徴としている。
ャパシタの両電極をそれぞれ第１のＭＩＳトランジスタ
のソース及びドレインに接続してなるメモリセルを複数
個直列に接続したメモリセルユニットと、前記メモリセ
ルユニットの各第１のＭＩＳトランジスタのゲートにそ
れぞれ対応して接続された複数本のワード線と、前記メ
モリセルユニットの一端に接続されたプレート線と、通
常動作時に前記プレート線に固定電位を印加し、テスト
モード時にパルス駆動するプレートドライバと、前記メ
モリセルユニットの他端にブロック選択用スイッチ素子
を介して接続された第１のビット線と、前記第１のビッ
ト線及びこれと相補的な第２のビット線の電位差を比較
増幅するセンスアンプと、通常動作時に前記第１及び第
２のビット線に固定電位を印加し、テストモード時にパ
ルス駆動するビット線ドライバと、前記ブロック選択用
スイッチ素子とセンスアンプとの間に挿入された第２の
ＭＩＳトランジスタとを具備する事を特徴としている。
【００４６】上記第１のテスト方法によれば、プレート
線とビット線が共にハイレベルとなり、第１のＭＩＳト
ランジスタ（セルトランスファゲート）が基板バイアス
効果によるしきい値の上昇によってオフして両端に電位
差が発生し、非選択セルの分極を弱める電場となるディ
スターブの発生を低減することが出来るため、純粋に分
極反転によるセルキャパシタの強誘電体薄膜の疲労特性
を評価出来る。
線とビット線が共にハイレベルとなり、第１のＭＩＳト
ランジスタ（セルトランスファゲート）が基板バイアス
効果によるしきい値の上昇によってオフして両端に電位
差が発生し、非選択セルの分極を弱める電場となるディ
スターブの発生を低減することが出来るため、純粋に分
極反転によるセルキャパシタの強誘電体薄膜の疲労特性
を評価出来る。
【００４７】上記第２のテスト方法によれば、非選択セ
ルにディスターブをかける事で、ディスターブによる分
極量の減少を評価出来る。
ルにディスターブをかける事で、ディスターブによる分
極量の減少を評価出来る。
【００４８】上記第３のテスト方法によれば、動作の最
後に選択セルのワード線を選択する事による隣接するセ
ルにかかるディスターブの影響を評価出来る。
後に選択セルのワード線を選択する事による隣接するセ
ルにかかるディスターブの影響を評価出来る。
【００４９】上記第４のテスト方法によれば、読み出し
時にプレート線を駆動した際に、非選択セルトランジス
タのオン抵抗及び容量成分の存在に起因するディスター
ブの影響を評価出来る。
時にプレート線を駆動した際に、非選択セルトランジス
タのオン抵抗及び容量成分の存在に起因するディスター
ブの影響を評価出来る。
【００５０】上記第５のテスト方法によれば、選択セル
に対する“１”データの再書き込み時に、ビット線電位
がハイレベルで、プレート線の電位をロウレベルに落と
した際に、非選択セルトランジスタのオン抵抗及び容量
成分の存在に起因するディスターブの影響を評価出来
る。
に対する“１”データの再書き込み時に、ビット線電位
がハイレベルで、プレート線の電位をロウレベルに落と
した際に、非選択セルトランジスタのオン抵抗及び容量
成分の存在に起因するディスターブの影響を評価出来
る。
【００５１】上記構成の強誘電体メモリによれば、非選
択セルにディスターブをかける事なく繰り返し高速にパ
ルスを加えて分極反転をさせ、純粋な疲労特性を短時間
に評価する事が出来る。
択セルにディスターブをかける事なく繰り返し高速にパ
ルスを加えて分極反転をさせ、純粋な疲労特性を短時間
に評価する事が出来る。
【００５２】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。 ［第１の実施の形態］図１は、この発明の第１の実施の
形態に係る強誘電体メモリについて説明するためのもの
で、「ＴＣ並列ユニット直列接続型強誘電体メモリ」の
概略構成を示し、特にメモリセルアレイ及び周辺回路の
一部を抽出して示している。この図１に示す回路は、メ
モリセルアレイ領域とセンスアンプ領域の間にφｔゲー
ト（φｔクロッキングゲート：Clocking Gate）を設け
た従来の回路に、テストモード用のプレートドライバ
（Plate Driver：ＰＬＤＲＶ）とビット線ドライバ（Bi
tLine Driver：ＶＢＬＤＲＶ）を付加した構成になって
いる。図２はこの発明の第１の実施の形態に係る強誘電
体メモリのテスト方法について説明するためのもので、
テストモードの一連の動作を示すタイミングチャートで
ある。図３及び図４はそれぞれ、上記テストモード動作
の際の、図１のメモリセル領域に示した各ノードの電位
の詳細な推移を示す波形図である。
いて図面を参照して説明する。 ［第１の実施の形態］図１は、この発明の第１の実施の
形態に係る強誘電体メモリについて説明するためのもの
で、「ＴＣ並列ユニット直列接続型強誘電体メモリ」の
概略構成を示し、特にメモリセルアレイ及び周辺回路の
一部を抽出して示している。この図１に示す回路は、メ
モリセルアレイ領域とセンスアンプ領域の間にφｔゲー
ト（φｔクロッキングゲート：Clocking Gate）を設け
た従来の回路に、テストモード用のプレートドライバ
（Plate Driver：ＰＬＤＲＶ）とビット線ドライバ（Bi
tLine Driver：ＶＢＬＤＲＶ）を付加した構成になって
いる。図２はこの発明の第１の実施の形態に係る強誘電
体メモリのテスト方法について説明するためのもので、
テストモードの一連の動作を示すタイミングチャートで
ある。図３及び図４はそれぞれ、上記テストモード動作
の際の、図１のメモリセル領域に示した各ノードの電位
の詳細な推移を示す波形図である。
【００５３】図１において、メモリセル領域にはメモリ
セルユニットが行列状に配列されている。このメモリセ
ルユニットは、強誘電体キャパシタの両電極をそれぞれ
ＥタイプのＮチャネル型ＭＩＳトランジスタ（例えばＮ
チャネル型ＭＯＳトランジスタ）のソース及びドレイン
に接続してなるメモリセルを複数個直列に接続してな
る。
セルユニットが行列状に配列されている。このメモリセ
ルユニットは、強誘電体キャパシタの両電極をそれぞれ
ＥタイプのＮチャネル型ＭＩＳトランジスタ（例えばＮ
チャネル型ＭＯＳトランジスタ）のソース及びドレイン
に接続してなるメモリセルを複数個直列に接続してな
る。
【００５４】ここでは、例えば８個のセルＭ０〜Ｍ７あ
るいはＢＭ０〜ＢＭ７からなる２個のメモリセルユニッ
トを代表的に示しており、セルＭ０〜Ｍ７のトランジス
タ及びキャパシタをＴｒ０〜Ｔｒ７及びＣ０〜Ｃ７、セ
ルＢＭ０〜ＢＭ７のトランジスタ及びキャパシタをＢＴ
ｒ０〜ＢＴｒ７及びＢＣ０〜ＢＣ７で示している。
るいはＢＭ０〜ＢＭ７からなる２個のメモリセルユニッ
トを代表的に示しており、セルＭ０〜Ｍ７のトランジス
タ及びキャパシタをＴｒ０〜Ｔｒ７及びＣ０〜Ｃ７、セ
ルＢＭ０〜ＢＭ７のトランジスタ及びキャパシタをＢＴ
ｒ０〜ＢＴｒ７及びＢＣ０〜ＢＣ７で示している。
【００５５】前記各トランジスタＴｒ０〜Ｔｒ７、ＢＴ
ｒ０〜ＢＴｒ７のゲートは、対応してワード線ＷＬ＜０
＞〜ＷＬ＜７＞に接続されており、上記メモリセルユニ
ットの一端はプレート線ＰＬ＜０＞、ＰＬ＜１＞のうち
の１本に接続されており、他端はブロック選択用のＭＩ
Ｓトランジスタ（ブロックセレクタ）ＱＢ０あるいはＱ
Ｂ１を介して相補的な一対のビット線ＢＬ、ＢＢＬのう
ちの１本に接続されている。
ｒ０〜ＢＴｒ７のゲートは、対応してワード線ＷＬ＜０
＞〜ＷＬ＜７＞に接続されており、上記メモリセルユニ
ットの一端はプレート線ＰＬ＜０＞、ＰＬ＜１＞のうち
の１本に接続されており、他端はブロック選択用のＭＩ
Ｓトランジスタ（ブロックセレクタ）ＱＢ０あるいはＱ
Ｂ１を介して相補的な一対のビット線ＢＬ、ＢＢＬのう
ちの１本に接続されている。
【００５６】前記ワード線ＷＬ＜０＞〜ＷＬ＜７＞は、
アドレス信号に基づいてワード線選択回路（図示せず）
により１本のワード線が選択されてワード線駆動電位Ｖ
（ＷＬ＜０＞）〜Ｖ（ＷＬ＜７＞）が供給される。
アドレス信号に基づいてワード線選択回路（図示せず）
により１本のワード線が選択されてワード線駆動電位Ｖ
（ＷＬ＜０＞）〜Ｖ（ＷＬ＜７＞）が供給される。
【００５７】また、前記プレート線ＰＬ＜０＞、ＰＬ＜
１＞には、テストモード用のプレートドライバ１３とカ
ウンタ１４が接続されている。上記プレートドライバ１
３は、通常動作時にはアドレス信号に基づいてプレート
線選択回路（図示せず）によりプレート線ＰＬ＜０＞、
ＰＬ＜１＞を駆動する。一方、テストモード時には、テ
スト信号ＴＳＴがカウンタ１４に供給され、このカウン
タ１４の計数値に基づいてプレートドライバ１３に供給
されるプレート線駆動信号（ＰＬＤＲＶ信号：図２参
照）が制御され、テストモード時のＰＬＤＲＶ信号のパ
ルス幅とパルス数が設定される。
１＞には、テストモード用のプレートドライバ１３とカ
ウンタ１４が接続されている。上記プレートドライバ１
３は、通常動作時にはアドレス信号に基づいてプレート
線選択回路（図示せず）によりプレート線ＰＬ＜０＞、
ＰＬ＜１＞を駆動する。一方、テストモード時には、テ
スト信号ＴＳＴがカウンタ１４に供給され、このカウン
タ１４の計数値に基づいてプレートドライバ１３に供給
されるプレート線駆動信号（ＰＬＤＲＶ信号：図２参
照）が制御され、テストモード時のＰＬＤＲＶ信号のパ
ルス幅とパルス数が設定される。
【００５８】また、前記ブロック選択用のＭＩＳトラン
ジスタＱＢ０、ＱＢ１は、対応してブロック選択信号Ｖ
（ＢＳ＜０＞）、Ｖ（ＢＳ＜１＞）により制御される。
ジスタＱＢ０、ＱＢ１は、対応してブロック選択信号Ｖ
（ＢＳ＜０＞）、Ｖ（ＢＳ＜１＞）により制御される。
【００５９】更に、前記ビット線対ＢＬ、ＢＢＬには、
センスアンプ領域１０が接続されている。このセンスア
ンプ領域１０には、ビット線対ＢＬ、ＢＢＬをイコライ
ズするためのイコライズ回路ＥＱと、ビット線対ＢＬ、
ＢＢＬの電位を比較増幅するセンスアンプＳＡと、カラ
ム選択ゲートＣＧが含まれている。
センスアンプ領域１０が接続されている。このセンスア
ンプ領域１０には、ビット線対ＢＬ、ＢＢＬをイコライ
ズするためのイコライズ回路ＥＱと、ビット線対ＢＬ、
ＢＢＬの電位を比較増幅するセンスアンプＳＡと、カラ
ム選択ゲートＣＧが含まれている。
【００６０】前記イコライズ回路ＥＱとセンスアンプＳ
Ａとの間には、前記ビット線対ＢＬ、ＢＢＬにそれぞれ
直列にＮＭＩＳトランジスタ（φｔゲート）ＱＳが挿入
され、このトランジスタＱＳのゲートに印加される分離
制御信号φｔによってイコライズ回路ＥＱとセンスアン
プＳＡとの選択的な接続／切り離しが行われる。
Ａとの間には、前記ビット線対ＢＬ、ＢＢＬにそれぞれ
直列にＮＭＩＳトランジスタ（φｔゲート）ＱＳが挿入
され、このトランジスタＱＳのゲートに印加される分離
制御信号φｔによってイコライズ回路ＥＱとセンスアン
プＳＡとの選択的な接続／切り離しが行われる。
【００６１】前記イコライズ回路ＥＱは、ビット線ドラ
イバ１１の出力ノードとビット線対ＢＬ、ＢＢＬとの間
にそれぞれ接続されたＮＭＩＳトランジスタＱＮと、上
記ビット線対ＢＬ、ＢＢＬ間に接続されたＮＭＩＳトラ
ンジスタＱＥとを有し、イコライズ制御信号Ｖ（ＢＥＱ
Ｌ）により制御される。上記ビット線ドライバ１１に
は、ビット線駆動信号（ＶＢＬＤＲＶ信号：図２参照）
とカウンタ１２の出力信号が供給される。上記カウンタ
１２にはテスト信号ＴＳＴが供給され、このカウンタ１
２の出力信号で上記ビット線ドライバ１１の動作が制御
される。このビット線ドライバ１１の出力は、通常動作
時には接地電位ＶＳＳに設定される。一方、テストモー
ド時には、カウンタ１２の計数値がビット線ドライバ１
１に供給されて、ＶＢＬＤＲＶ信号のパルス幅とパルス
数が設定される。
イバ１１の出力ノードとビット線対ＢＬ、ＢＢＬとの間
にそれぞれ接続されたＮＭＩＳトランジスタＱＮと、上
記ビット線対ＢＬ、ＢＢＬ間に接続されたＮＭＩＳトラ
ンジスタＱＥとを有し、イコライズ制御信号Ｖ（ＢＥＱ
Ｌ）により制御される。上記ビット線ドライバ１１に
は、ビット線駆動信号（ＶＢＬＤＲＶ信号：図２参照）
とカウンタ１２の出力信号が供給される。上記カウンタ
１２にはテスト信号ＴＳＴが供給され、このカウンタ１
２の出力信号で上記ビット線ドライバ１１の動作が制御
される。このビット線ドライバ１１の出力は、通常動作
時には接地電位ＶＳＳに設定される。一方、テストモー
ド時には、カウンタ１２の計数値がビット線ドライバ１
１に供給されて、ＶＢＬＤＲＶ信号のパルス幅とパルス
数が設定される。
【００６２】前記センスアンプＳＡは、ビット線対Ｂ
Ｌ、ＢＢＬに一対のセンスノードが接続され、センスア
ンプ活性化信号Ｖ（ＳＥＮ）により活性／非活性状態が
制御されるＮチャネル型ＭＩＳトランジスタ部（ＮＭＩ
Ｓ部）と、ビット線対ＢＬ、ＢＢＬに一対のセンスノー
ドが接続され、センスアンプ活性化信号Ｖ（ＢＳＥＰ）
により活性／非活性状態が制御されるＰチャネル型ＭＩ
Ｓトランジスタ部（ＰＭＩＳ部）とからなる。
Ｌ、ＢＢＬに一対のセンスノードが接続され、センスア
ンプ活性化信号Ｖ（ＳＥＮ）により活性／非活性状態が
制御されるＮチャネル型ＭＩＳトランジスタ部（ＮＭＩ
Ｓ部）と、ビット線対ＢＬ、ＢＢＬに一対のセンスノー
ドが接続され、センスアンプ活性化信号Ｖ（ＢＳＥＰ）
により活性／非活性状態が制御されるＰチャネル型ＭＩ
Ｓトランジスタ部（ＰＭＩＳ部）とからなる。
【００６３】上記ＮＭＩＳ部は、従来と同様に、ビット
線対ＢＬ、ＢＢＬに対応して各ドレインが接続され、且
つこれらビット線対ＢＢＬ、ＢＬに対応して各ゲートが
接続された２個のＮＭＩＳトランジスタと、この２個の
ＮＭＩＳトランジスタの各ソースとセンスアンプＳＡの
低電位（“Ｌ”）側電位ＶＳＳとの間に共通に接続さ
れ、ゲートにセンスアンプ活性化信号Ｖ（ＳＥＮ）が印
加される１個のＮＭＩＳトランジスタとからなる。
線対ＢＬ、ＢＢＬに対応して各ドレインが接続され、且
つこれらビット線対ＢＢＬ、ＢＬに対応して各ゲートが
接続された２個のＮＭＩＳトランジスタと、この２個の
ＮＭＩＳトランジスタの各ソースとセンスアンプＳＡの
低電位（“Ｌ”）側電位ＶＳＳとの間に共通に接続さ
れ、ゲートにセンスアンプ活性化信号Ｖ（ＳＥＮ）が印
加される１個のＮＭＩＳトランジスタとからなる。
【００６４】前記ＰＭＩＳ部は、従来と同様に、ビット
線対ＢＬ、ＢＢＬに対応して各ドレインが接続され、ビ
ット線対ＢＢＬ、ＢＬに対応して各ゲートが接続された
２個のＰＭＩＳトランジスタと、これら２個のＰＭＩＳ
トランジスタの各ソースとセンスアンプの高電位
（“Ｈ”）側電位ＶＳＡＨとの間に共通に接続され、ゲ
ートにセンスアンプ活性化信号Ｖ（ＢＳＥＰ）が印加さ
れる１個のＰＭＩＳトランジスタとからなる。
線対ＢＬ、ＢＢＬに対応して各ドレインが接続され、ビ
ット線対ＢＢＬ、ＢＬに対応して各ゲートが接続された
２個のＰＭＩＳトランジスタと、これら２個のＰＭＩＳ
トランジスタの各ソースとセンスアンプの高電位
（“Ｈ”）側電位ＶＳＡＨとの間に共通に接続され、ゲ
ートにセンスアンプ活性化信号Ｖ（ＢＳＥＰ）が印加さ
れる１個のＰＭＩＳトランジスタとからなる。
【００６５】前記カラム選択ゲートＣＧは、従来と同様
に、複数のカラム（即ち、複数のビット線対ＢＬ、ＢＢ
Ｌ）に対して共通に設けられたデータ線対ＤＱ、ＢＤＱ
との間にそれぞれ接続されたＮＭＩＳトランジスタＱＧ
からなり、所望のカラムのビット線対ＢＬ、ＢＢＬを選
択するためのカラム選択線ＣＳＬによりスイッチ制御さ
れ、対応するカラムのセンスアンプＳＡにより比較増幅
した後のビット線対ＢＬ、ＢＢＬのデータをデータ線対
ＤＱ、ＢＤＱに転送する、またはチップ外部より入力さ
れたデータを所望のビット線対ＢＬ、ＢＢＬに書き込む
ためのものである。
に、複数のカラム（即ち、複数のビット線対ＢＬ、ＢＢ
Ｌ）に対して共通に設けられたデータ線対ＤＱ、ＢＤＱ
との間にそれぞれ接続されたＮＭＩＳトランジスタＱＧ
からなり、所望のカラムのビット線対ＢＬ、ＢＢＬを選
択するためのカラム選択線ＣＳＬによりスイッチ制御さ
れ、対応するカラムのセンスアンプＳＡにより比較増幅
した後のビット線対ＢＬ、ＢＢＬのデータをデータ線対
ＤＱ、ＢＤＱに転送する、またはチップ外部より入力さ
れたデータを所望のビット線対ＢＬ、ＢＢＬに書き込む
ためのものである。
【００６６】次に、図２乃至図４を参照しながらメモリ
セルＭ０及びＢＭ０の分極を繰り返し反転させて、セル
キャパシタにおける強誘電体薄膜の純粋な疲労による分
極量の減少を調べる動作を具体的に説明する。ここで
は、ワード線ＷＬ＜０＞を選択する場合を考える。この
ワード線ＷＬ＜０＞によって選択されるセルのうち、ビ
ット線ＢＬ側のセルＭ０にはプレート線ＰＬ＜０＞から
ビット線ＢＬ向きの分極、即ち“０”、ビット線ＢＢＬ
側のセルＢＭ０にはビット線ＢＢＬからプレート線ＰＬ
＜１＞向きの分極、即ち“１”が書き込まれているとす
る。ブロック選択信号Ｖ（ＢＳ＜０＞）、Ｖ（ＢＳ＜１
＞）及びイコライズ制御信号Ｖ（ＢＥＱＬ）は共にハイ
レベルとなっている。また、ビット線対ＢＬ、ＢＢＬは
ＶＢＬＤＲＶ信号により０Ｖにイコライズされている。
セルＭ０及びＢＭ０の分極を繰り返し反転させて、セル
キャパシタにおける強誘電体薄膜の純粋な疲労による分
極量の減少を調べる動作を具体的に説明する。ここで
は、ワード線ＷＬ＜０＞を選択する場合を考える。この
ワード線ＷＬ＜０＞によって選択されるセルのうち、ビ
ット線ＢＬ側のセルＭ０にはプレート線ＰＬ＜０＞から
ビット線ＢＬ向きの分極、即ち“０”、ビット線ＢＢＬ
側のセルＢＭ０にはビット線ＢＢＬからプレート線ＰＬ
＜１＞向きの分極、即ち“１”が書き込まれているとす
る。ブロック選択信号Ｖ（ＢＳ＜０＞）、Ｖ（ＢＳ＜１
＞）及びイコライズ制御信号Ｖ（ＢＥＱＬ）は共にハイ
レベルとなっている。また、ビット線対ＢＬ、ＢＢＬは
ＶＢＬＤＲＶ信号により０Ｖにイコライズされている。
【００６７】次に、ワード線ＷＬ＜０＞をハイレベルか
らロウレベルに落としてセルの両端に電位差をかける準
備をする。続いて、ＰＬＤＲＶ信号をロウレベルからハ
イレベル、ハイレベルからロウレベルと変化させる。続
いて、プレート線ＰＬ＜１＞を０ＶにしたままＶＢＬＤ
ＲＶ信号をロウレベルからハイレベル、ハイレベルから
ロウレベルと変化させる。
らロウレベルに落としてセルの両端に電位差をかける準
備をする。続いて、ＰＬＤＲＶ信号をロウレベルからハ
イレベル、ハイレベルからロウレベルと変化させる。続
いて、プレート線ＰＬ＜１＞を０ＶにしたままＶＢＬＤ
ＲＶ信号をロウレベルからハイレベル、ハイレベルから
ロウレベルと変化させる。
【００６８】この際、図２に示すように、上記プレート
線ＰＬ＜０＞の電位が下降した後に、ビット線ＢＬの電
位が上昇するまでの時間をτＰＢ、上記ビット線の電位
が下降した後に、プレート線の電位が上昇するまでの時
間をτＢＰとすると、τＰＢ＞０且つτＢＰ＞０であ
る。
線ＰＬ＜０＞の電位が下降した後に、ビット線ＢＬの電
位が上昇するまでの時間をτＰＢ、上記ビット線の電位
が下降した後に、プレート線の電位が上昇するまでの時
間をτＢＰとすると、τＰＢ＞０且つτＢＰ＞０であ
る。
【００６９】また、上記テストモード動作時における図
１のメモリセル領域に示した各ノードの電位の詳細な推
移を図３及び図４に示す。図３は図２における時刻ｔ０
からｔ１までの推移であり、図４は図２における時刻ｔ
１からｔ２までの推移である。
１のメモリセル領域に示した各ノードの電位の詳細な推
移を図３及び図４に示す。図３は図２における時刻ｔ０
からｔ１までの推移であり、図４は図２における時刻ｔ
１からｔ２までの推移である。
【００７０】上記のような構成並びにテスト方法によれ
ば、プレート線ＰＬ＜０＞、ＰＬ＜１＞とビット線Ｂ
Ｌ、ＢＢＬが共にハイレベルとならないため、セルトラ
ンスファゲートＴｒ０〜Ｔｒ７、ＢＴｒ０〜ＢＴｒ７が
基板バイアス効果によるしきい値の上昇によってオフし
て両端に電位差が発生し、非選択セルの分極を弱める電
場となるディスターブの発生をおさえる事が出来る。ま
た、上記動作を繰り返し行った後、セルＭ０及びＢＭ０
を１Ｔ１Ｃ動作によって読み出す事によって純粋に強誘
電体薄膜の疲労の効果を短時間に評価する事が出来る。
ば、プレート線ＰＬ＜０＞、ＰＬ＜１＞とビット線Ｂ
Ｌ、ＢＢＬが共にハイレベルとならないため、セルトラ
ンスファゲートＴｒ０〜Ｔｒ７、ＢＴｒ０〜ＢＴｒ７が
基板バイアス効果によるしきい値の上昇によってオフし
て両端に電位差が発生し、非選択セルの分極を弱める電
場となるディスターブの発生をおさえる事が出来る。ま
た、上記動作を繰り返し行った後、セルＭ０及びＢＭ０
を１Ｔ１Ｃ動作によって読み出す事によって純粋に強誘
電体薄膜の疲労の効果を短時間に評価する事が出来る。
【００７１】［第２の実施の形態］図５は、この発明の
第２の実施の形態に係る強誘電体メモリ及びそのテスト
方法について説明するためのもので、テストモードとし
ての一連の動作を示すタイミングチャートである。図６
は本実施の形態におけるテストモード動作の際の、図１
のメモリセル領域に示した各ノードの電位の詳細な推移
を示す波形図である。図５と図６を参照しながらメモリ
セルＭ１の強誘電体キャパシタに対するディスターブに
よる分極量の減少を調べる動作を具体的に説明する。
第２の実施の形態に係る強誘電体メモリ及びそのテスト
方法について説明するためのもので、テストモードとし
ての一連の動作を示すタイミングチャートである。図６
は本実施の形態におけるテストモード動作の際の、図１
のメモリセル領域に示した各ノードの電位の詳細な推移
を示す波形図である。図５と図６を参照しながらメモリ
セルＭ１の強誘電体キャパシタに対するディスターブに
よる分極量の減少を調べる動作を具体的に説明する。
【００７２】ここでは、ワード線ＷＬ＜０＞を選択する
場合を考える。このワード線ＷＬ＜０＞によって選択さ
れるセルＭ０の隣接セルＭ１にはプレート線ＰＬ＜０＞
からビット線ＢＬ向きの分極、即ち“０”が書き込まれ
ているとする。ブロック選択信号Ｖ（ＢＳ＜０＞）、Ｖ
（ＢＳ＜１＞）及びイコライズ制御信号Ｖ（ＢＥＱＬ）
はハイレベルとなっている。また、ビット線対ＢＬ、Ｂ
ＢＬはＶＢＬＤＲＶ信号より０Ｖにイコライズされてい
る。
場合を考える。このワード線ＷＬ＜０＞によって選択さ
れるセルＭ０の隣接セルＭ１にはプレート線ＰＬ＜０＞
からビット線ＢＬ向きの分極、即ち“０”が書き込まれ
ているとする。ブロック選択信号Ｖ（ＢＳ＜０＞）、Ｖ
（ＢＳ＜１＞）及びイコライズ制御信号Ｖ（ＢＥＱＬ）
はハイレベルとなっている。また、ビット線対ＢＬ、Ｂ
ＢＬはＶＢＬＤＲＶ信号より０Ｖにイコライズされてい
る。
【００７３】次に、ワード線ＷＬ＜０＞をハイレベルか
らロウレベルに落としてセルの両端に電位差がかかる準
備をする。続いて、ＰＬＤＲＶ信号とＶＢＬＤＲＶ信号
を図５に示すようにハイレベルの部分がオーバーラップ
する様に動作させる。即ち、プレート線ＰＬ＜０＞の電
位を上昇させた後にビット線ＢＬの電位を上昇させ、ビ
ット線ＢＬの電位を下降させた後にプレート線ＰＬ＜０
＞の電位を下降させる。よって、上記プレート線ＰＬ＜
０＞の電位と上記ビット線ＢＬの電位がともにハイレベ
ルを保っている時間をτＢＯＴＨとすると、τＢＯＴＨ
＞０である。
らロウレベルに落としてセルの両端に電位差がかかる準
備をする。続いて、ＰＬＤＲＶ信号とＶＢＬＤＲＶ信号
を図５に示すようにハイレベルの部分がオーバーラップ
する様に動作させる。即ち、プレート線ＰＬ＜０＞の電
位を上昇させた後にビット線ＢＬの電位を上昇させ、ビ
ット線ＢＬの電位を下降させた後にプレート線ＰＬ＜０
＞の電位を下降させる。よって、上記プレート線ＰＬ＜
０＞の電位と上記ビット線ＢＬの電位がともにハイレベ
ルを保っている時間をτＢＯＴＨとすると、τＢＯＴＨ
＞０である。
【００７４】上記のようなテスト方法では、プレート線
ＰＬ＜０＞とビット線ＢＬが共にハイレベルとなるた
め、セルトランスファゲートＴｒ０〜Ｔｒ７が基板バイ
アス効果によるしきい値の上昇によってオフして両端に
電位差が発生し、非選択セルＭ１の分極を弱める電場と
なるディスターブの発生を高速に起こす事が出来る。上
記動作を繰り返し行った後、セルＭ１を１Ｔ１Ｃ動作に
よって読み出す事によってセルの強誘電体キャパシタに
対するディスターブによる分極量の減少を短時間に評価
する事が出来る。
ＰＬ＜０＞とビット線ＢＬが共にハイレベルとなるた
め、セルトランスファゲートＴｒ０〜Ｔｒ７が基板バイ
アス効果によるしきい値の上昇によってオフして両端に
電位差が発生し、非選択セルＭ１の分極を弱める電場と
なるディスターブの発生を高速に起こす事が出来る。上
記動作を繰り返し行った後、セルＭ１を１Ｔ１Ｃ動作に
よって読み出す事によってセルの強誘電体キャパシタに
対するディスターブによる分極量の減少を短時間に評価
する事が出来る。
【００７５】［第３の実施の形態］図７は、この発明の
第３の実施の形態に係る強誘電体メモリ及びそのテスト
方法について説明するためのもので、テストモードとし
ての一連の動作を示すタイミングチャートである。図８
は本実施の形態におけるテストモード動作の際の、図１
のメモリセル領域に示した各ノードの電位の詳細な推移
を示す。図７と図８を参照しながらメモリセルＢＭ６の
強誘電体キャパシタに対するディスターブによる分極量
の減少を調べる本実施の形態の動作を具体的に説明す
る。
第３の実施の形態に係る強誘電体メモリ及びそのテスト
方法について説明するためのもので、テストモードとし
ての一連の動作を示すタイミングチャートである。図８
は本実施の形態におけるテストモード動作の際の、図１
のメモリセル領域に示した各ノードの電位の詳細な推移
を示す。図７と図８を参照しながらメモリセルＢＭ６の
強誘電体キャパシタに対するディスターブによる分極量
の減少を調べる本実施の形態の動作を具体的に説明す
る。
【００７６】ここでは、ワード線ＷＬ＜７＞を選択する
場合を考える。このワード線ＷＬ＜７＞によって選択さ
れるセルＢＭ７の隣接セルＢＭ６にはビット線ＢＢＬか
らプレート線ＰＬ＜１＞向きの分極、即ち“１”が書き
込まれているとする。ブロック選択信号Ｖ（ＢＳ＜０
＞）、Ｖ（ＢＳ＜１＞）及びイコライズ制御信号Ｖ（Ｂ
ＥＱＬ）はハイレベルとなっている。プレート線対ＰＬ
＜０＞、ＰＬ＜１＞はＰＬＤＲＶ信号より０Ｖにされて
いる。
場合を考える。このワード線ＷＬ＜７＞によって選択さ
れるセルＢＭ７の隣接セルＢＭ６にはビット線ＢＢＬか
らプレート線ＰＬ＜１＞向きの分極、即ち“１”が書き
込まれているとする。ブロック選択信号Ｖ（ＢＳ＜０
＞）、Ｖ（ＢＳ＜１＞）及びイコライズ制御信号Ｖ（Ｂ
ＥＱＬ）はハイレベルとなっている。プレート線対ＰＬ
＜０＞、ＰＬ＜１＞はＰＬＤＲＶ信号より０Ｖにされて
いる。
【００７７】次に、ワード線ＷＬ＜０＞をハイレベルか
らロウレベルに落としてセルの両端に電位差がかかる準
備をする。続いて、ＰＬＤＲＶ信号とＶＢＬＤＲＶ信号
を図７に示すようにハイレベルの部分がオーバーラップ
する様に動作させる。即ち、ビット線ＢＢＬの電位を上
昇させた後にプレート線ＰＬ＜１＞の電位を上昇させ、
プレート線ＰＬ＜１＞の電位を下降させた後にビット線
ＢＢＬの電位を下降させる。よって、上記プレート線Ｐ
Ｌ＜１＞の電位と上記ビット線ＢＢＬの電位がともにハ
イレベルを保っている時間をτＢＯＴＨとすると、τＢ
ＯＴＨ＞０である。
らロウレベルに落としてセルの両端に電位差がかかる準
備をする。続いて、ＰＬＤＲＶ信号とＶＢＬＤＲＶ信号
を図７に示すようにハイレベルの部分がオーバーラップ
する様に動作させる。即ち、ビット線ＢＢＬの電位を上
昇させた後にプレート線ＰＬ＜１＞の電位を上昇させ、
プレート線ＰＬ＜１＞の電位を下降させた後にビット線
ＢＢＬの電位を下降させる。よって、上記プレート線Ｐ
Ｌ＜１＞の電位と上記ビット線ＢＢＬの電位がともにハ
イレベルを保っている時間をτＢＯＴＨとすると、τＢ
ＯＴＨ＞０である。
【００７８】上記のようなテスト方法によれば、プレー
ト線ＰＬ＜１＞とビット線ＢＢＬが共にハイレベルとな
るため、セルトランスファゲートＢＴｒ０〜ＢＴｒ７が
基板バイアス効果によるしきい値の上昇によってオフし
て両端に電位差が発生し、非選択セルＢＭ６の分極を弱
める電場となるディスターブの発生を高速に起こす事が
出来る。上記動作を繰り返し行った後、セルＢＭ６を１
Ｔ１Ｃ動作によって読み出す事によってセルの強誘電体
キャパシタに対するディスターブによる分極量の減少を
短時間に評価する事が出来る。
ト線ＰＬ＜１＞とビット線ＢＢＬが共にハイレベルとな
るため、セルトランスファゲートＢＴｒ０〜ＢＴｒ７が
基板バイアス効果によるしきい値の上昇によってオフし
て両端に電位差が発生し、非選択セルＢＭ６の分極を弱
める電場となるディスターブの発生を高速に起こす事が
出来る。上記動作を繰り返し行った後、セルＢＭ６を１
Ｔ１Ｃ動作によって読み出す事によってセルの強誘電体
キャパシタに対するディスターブによる分極量の減少を
短時間に評価する事が出来る。
【００７９】［第４の実施の形態］図９は、この発明の
第４の実施の形態に係る強誘電体メモリ及びそのテスト
方法について説明するためのもので、テストモードとし
ての一連の動作を示すタイミングチャート及び図１のメ
モリセル領域に示した各ノードの電位の詳細な推移を示
す波形図である。ここでは、ワード線ＷＬ＜０＞を選択
する場合を考える。このワード線ＷＬ＜０＞に隣接する
セルＭ１及びＢＭ１にはそれぞれプレート線からビット
線向きの分極、即ち“０”及びビット線からプレート線
向きの分極、即ち“１”が書き込まれているとする。
第４の実施の形態に係る強誘電体メモリ及びそのテスト
方法について説明するためのもので、テストモードとし
ての一連の動作を示すタイミングチャート及び図１のメ
モリセル領域に示した各ノードの電位の詳細な推移を示
す波形図である。ここでは、ワード線ＷＬ＜０＞を選択
する場合を考える。このワード線ＷＬ＜０＞に隣接する
セルＭ１及びＢＭ１にはそれぞれプレート線からビット
線向きの分極、即ち“０”及びビット線からプレート線
向きの分極、即ち“１”が書き込まれているとする。
【００８０】図９を参照しながらワード線ＷＬ＜０＞を
繰り返しオン／オフ（選択／非選択）させ、メモリセル
Ｍ１及びＢＭ１の分極に対してディスターブを起こし、
その効果を調べる本実施の形態の動作を具体的に説明す
る。ブロック選択信号Ｖ（ＢＳ＜０＞）、Ｖ（ＢＳ＜１
＞）はハイレベル、イコライズ制御信号Ｖ（ＢＥＱＬ）
もハイレベルとなっている。ビット線対及びプレート線
対はそれぞれＶＢＬＤＲＶ信号とＰＬＤＲＶ信号より０
Ｖにされている。
繰り返しオン／オフ（選択／非選択）させ、メモリセル
Ｍ１及びＢＭ１の分極に対してディスターブを起こし、
その効果を調べる本実施の形態の動作を具体的に説明す
る。ブロック選択信号Ｖ（ＢＳ＜０＞）、Ｖ（ＢＳ＜１
＞）はハイレベル、イコライズ制御信号Ｖ（ＢＥＱＬ）
もハイレベルとなっている。ビット線対及びプレート線
対はそれぞれＶＢＬＤＲＶ信号とＰＬＤＲＶ信号より０
Ｖにされている。
【００８１】次に、ワード線ＷＬ＜０＞をロウレベルか
らハイレベル、ハイレベルからロウレベルと一回乃至複
数回動作させる。上記ワード線ＷＬ＜０＞と非選択メモ
リセルＭ１及びＢＭ１のビット線ＢＬ側の電極とのカッ
プリングにより前記セルの強誘電体薄膜電極間に電位差
が発生し、非選択セルの分極を弱める電場となるディス
ターブの発生を高速に起こす事が出来る。また、上記動
作を一回乃至複数回行った後セルＭ１及びＢＭ１を読み
出す事によってディスターブによる分極量の減少を短時
間に評価する事が出来る。
らハイレベル、ハイレベルからロウレベルと一回乃至複
数回動作させる。上記ワード線ＷＬ＜０＞と非選択メモ
リセルＭ１及びＢＭ１のビット線ＢＬ側の電極とのカッ
プリングにより前記セルの強誘電体薄膜電極間に電位差
が発生し、非選択セルの分極を弱める電場となるディス
ターブの発生を高速に起こす事が出来る。また、上記動
作を一回乃至複数回行った後セルＭ１及びＢＭ１を読み
出す事によってディスターブによる分極量の減少を短時
間に評価する事が出来る。
【００８２】［第５の実施の形態］図１０は、この発明
の第５の実施の形態に係る強誘電体メモリ及びそのテス
ト方法について説明するためのもので、テストモードと
しての一連の動作を示すタイミングチャートである。図
１１は本実施の形態におけるテストモード動作の際の、
図１のメモリセル領域に示した各ノードの電位の詳細な
推移を示す波形図である。ここでは、ワード線ＷＬ＜０
＞を選択する場合を考える。セルＢＭ７にはビット線Ｂ
ＢＬからプレート線ＰＬ＜１＞向きの分極、即ち“１”
が書き込まれているとする。
の第５の実施の形態に係る強誘電体メモリ及びそのテス
ト方法について説明するためのもので、テストモードと
しての一連の動作を示すタイミングチャートである。図
１１は本実施の形態におけるテストモード動作の際の、
図１のメモリセル領域に示した各ノードの電位の詳細な
推移を示す波形図である。ここでは、ワード線ＷＬ＜０
＞を選択する場合を考える。セルＢＭ７にはビット線Ｂ
ＢＬからプレート線ＰＬ＜１＞向きの分極、即ち“１”
が書き込まれているとする。
【００８３】図１０及び図１１を参照しながらＰＬＤＲ
Ｖ信号をロウレベルからハイレベル、ハイレベルからロ
ウレベルと変化させ、メモリセルＢＭ７の分極に対して
ディスターブを起こし、その効果を調べる本実施の形態
の動作を具体的に説明する。ブロック選択信号Ｖ（ＢＳ
＜０＞）、Ｖ（ＢＳ＜１＞）及びイコライズ制御信号Ｖ
（ＢＥＱＬ）はハイレベルとなっている。ビット線対Ｂ
Ｌ、ＢＢＬはＶＢＬＤＲＶ信号より０Ｖにイコライズさ
れている。
Ｖ信号をロウレベルからハイレベル、ハイレベルからロ
ウレベルと変化させ、メモリセルＢＭ７の分極に対して
ディスターブを起こし、その効果を調べる本実施の形態
の動作を具体的に説明する。ブロック選択信号Ｖ（ＢＳ
＜０＞）、Ｖ（ＢＳ＜１＞）及びイコライズ制御信号Ｖ
（ＢＥＱＬ）はハイレベルとなっている。ビット線対Ｂ
Ｌ、ＢＢＬはＶＢＬＤＲＶ信号より０Ｖにイコライズさ
れている。
【００８４】次に、ワード線ＷＬ＜０＞をハイレベルか
らロウレベルに落としてセルＢＭ０の両端に電位差をか
ける準備をする。続いて、ＰＬＤＲＶ信号をロウレベル
からハイレベル、ハイレベルからロウレベルと一回乃至
複数回動作させる。セルＢＭ０からＢＭ６までのオン抵
抗及び容量成分の存在により、セルＢＭ７の強誘電体キ
ャパシタ電極間に電位差を発生させ、ひいては分極に対
するディスターブの発生を高速に起こす事が出来る。ま
た、上記動作を一回乃至複数回行った後セルＢＭ７を１
Ｔ１Ｃ動作によって読み出す事によってセルのディスタ
ーブの発生による分極量の減少を短時間に評価する事が
出来る。
らロウレベルに落としてセルＢＭ０の両端に電位差をか
ける準備をする。続いて、ＰＬＤＲＶ信号をロウレベル
からハイレベル、ハイレベルからロウレベルと一回乃至
複数回動作させる。セルＢＭ０からＢＭ６までのオン抵
抗及び容量成分の存在により、セルＢＭ７の強誘電体キ
ャパシタ電極間に電位差を発生させ、ひいては分極に対
するディスターブの発生を高速に起こす事が出来る。ま
た、上記動作を一回乃至複数回行った後セルＢＭ７を１
Ｔ１Ｃ動作によって読み出す事によってセルのディスタ
ーブの発生による分極量の減少を短時間に評価する事が
出来る。
【００８５】［第６の実施の形態］図１２は、この発明
の第６の実施の形態に係る強誘電体メモリ及びそのテス
ト方法について説明するためのもので、テストモードと
しての一連の動作を示すタイミングチャートである。図
１３は本実施の形態におけるテストモード動作の際の、
図１のメモリセル領域に示した各ノードの電位の詳細な
推移を示す波形図である。ここでは、ワード線ＷＬ＜７
＞を選択する場合を考える。セルＭ０にはプレート線Ｐ
Ｌ＜０＞からビット線ＢＬ向きの分極、即ち“０”が書
き込まれているとする。
の第６の実施の形態に係る強誘電体メモリ及びそのテス
ト方法について説明するためのもので、テストモードと
しての一連の動作を示すタイミングチャートである。図
１３は本実施の形態におけるテストモード動作の際の、
図１のメモリセル領域に示した各ノードの電位の詳細な
推移を示す波形図である。ここでは、ワード線ＷＬ＜７
＞を選択する場合を考える。セルＭ０にはプレート線Ｐ
Ｌ＜０＞からビット線ＢＬ向きの分極、即ち“０”が書
き込まれているとする。
【００８６】図１２及び図１３を参照しながらＶＢＬＤ
ＲＶ信号をロウレベルからハイレベル、ハイレベルから
ロウレベルと動作させ、メモリセルＭ０の分極に対して
ディスターブを起こし、その効果を調べる本実施の形態
の動作を具体的に説明する。ブロック選択信号Ｖ（ＢＳ
＜０＞）、Ｖ（ＢＳ＜１＞）及びイコライズ制御信号Ｖ
（ＢＥＱＬ）はハイレベルとなっている。ビット線対Ｂ
Ｌ、ＢＢＬはＶＢＬＤＲＶ信号より０Ｖにイコライズさ
れている。次に、ワード線ＷＬ＜７＞をハイレベルから
ロウレベルに落としてセルＭ７の両端に電位差をかける
準備をする。続いて、ＶＢＬＤＲＶ信号をロウレベルか
らハイレベル、ハイレベルからロウレベルと一回乃至複
数回動作させる。セルＭ１からＭ７までのオン抵抗及び
容量成分の存在により、セルＭ０の強誘電体キャパシタ
両電極間に電位差を発生させ、ひいては分極に対するデ
ィスターブの発生を高速に起こす事が出来る。また、上
記動作を一回乃至複数回行った後セルＭ０を１Ｔ１Ｃ動
作によって読み出す事によってセルのディスターブの発
生による分極量の減少を高速に評価する事が出来る。
ＲＶ信号をロウレベルからハイレベル、ハイレベルから
ロウレベルと動作させ、メモリセルＭ０の分極に対して
ディスターブを起こし、その効果を調べる本実施の形態
の動作を具体的に説明する。ブロック選択信号Ｖ（ＢＳ
＜０＞）、Ｖ（ＢＳ＜１＞）及びイコライズ制御信号Ｖ
（ＢＥＱＬ）はハイレベルとなっている。ビット線対Ｂ
Ｌ、ＢＢＬはＶＢＬＤＲＶ信号より０Ｖにイコライズさ
れている。次に、ワード線ＷＬ＜７＞をハイレベルから
ロウレベルに落としてセルＭ７の両端に電位差をかける
準備をする。続いて、ＶＢＬＤＲＶ信号をロウレベルか
らハイレベル、ハイレベルからロウレベルと一回乃至複
数回動作させる。セルＭ１からＭ７までのオン抵抗及び
容量成分の存在により、セルＭ０の強誘電体キャパシタ
両電極間に電位差を発生させ、ひいては分極に対するデ
ィスターブの発生を高速に起こす事が出来る。また、上
記動作を一回乃至複数回行った後セルＭ０を１Ｔ１Ｃ動
作によって読み出す事によってセルのディスターブの発
生による分極量の減少を高速に評価する事が出来る。
【００８７】なお、上記第１乃至第６の実施の形態で
は、テストモード用のプレートドライバ１３とビット線
ドライバ１１にそれぞれカウンタ１４、１２を設け、テ
ストモード時にこれらカウンタ１４、１２でプレートド
ライバ１３とビット線ドライバ１１を制御するようにし
たが、同様な機能を有する論理回路を設けても良いのは
勿論である。
は、テストモード用のプレートドライバ１３とビット線
ドライバ１１にそれぞれカウンタ１４、１２を設け、テ
ストモード時にこれらカウンタ１４、１２でプレートド
ライバ１３とビット線ドライバ１１を制御するようにし
たが、同様な機能を有する論理回路を設けても良いのは
勿論である。
【００８８】また、カウンタ１４、１２をテスト信号Ｔ
ＳＴで制御するようにしたが、異なる信号で独立に制御
するようにしても良い。
ＳＴで制御するようにしたが、異なる信号で独立に制御
するようにしても良い。
【００８９】更に、テストモード用のプレートドライバ
１３とビット線ドライバ１１を設けるのではなく、テス
タから同様な信号を供給すれば、これらの回路は不要に
なる。
１３とビット線ドライバ１１を設けるのではなく、テス
タから同様な信号を供給すれば、これらの回路は不要に
なる。
【００９０】以上第１乃至第６の実施の形態を用いてこ
の発明の説明を行ったが、この発明は上記各実施の形態
に限定されるものではなく、実施段階ではその要旨を逸
脱しない範囲で種々に変形することが可能である。ま
た、上記各実施の形態には種々の段階の発明が含まれて
おり、開示される複数の構成要件の適宜な組み合わせに
より種々の発明が抽出され得る。例えば各実施の形態に
示される全構成要件からいくつかの構成要件が削除され
ても、発明が解決しようとする課題の欄で述べた課題の
少なくとも１つが解決でき、発明の効果の欄で述べられ
ている効果の少なくとも１つが得られる場合には、この
構成要件が削除された構成が発明として抽出され得る。
の発明の説明を行ったが、この発明は上記各実施の形態
に限定されるものではなく、実施段階ではその要旨を逸
脱しない範囲で種々に変形することが可能である。ま
た、上記各実施の形態には種々の段階の発明が含まれて
おり、開示される複数の構成要件の適宜な組み合わせに
より種々の発明が抽出され得る。例えば各実施の形態に
示される全構成要件からいくつかの構成要件が削除され
ても、発明が解決しようとする課題の欄で述べた課題の
少なくとも１つが解決でき、発明の効果の欄で述べられ
ている効果の少なくとも１つが得られる場合には、この
構成要件が削除された構成が発明として抽出され得る。
【００９１】
【発明の効果】以上説明したように、この発明によれ
ば、非選択セルにディスターブをかける事なく繰り返し
高速にパルスを加えて分極反転をさせ、純粋な疲労特性
を短時間に評価する事が出来る強誘電体メモリ及びその
テスト方法が得られる。
ば、非選択セルにディスターブをかける事なく繰り返し
高速にパルスを加えて分極反転をさせ、純粋な疲労特性
を短時間に評価する事が出来る強誘電体メモリ及びその
テスト方法が得られる。
【００９２】また、非選択セルに繰り返し高速にディス
ターブをかけ、分極量の減衰を短時間に評価する事が出
来る強誘電体メモリ及びそのテスト方法が得られる。
ターブをかけ、分極量の減衰を短時間に評価する事が出
来る強誘電体メモリ及びそのテスト方法が得られる。
【００９３】更に、ワード線の立ち上げと下降を高速に
行う事で、ワード線と隣接セルキャパシタの電極とのカ
ップリングに起因する非選択セルに対するディスターブ
を高速にかけ、分極量の減衰を短時間に評価する事が出
来る強誘電体メモリ及びそのテスト方法が得られる。
行う事で、ワード線と隣接セルキャパシタの電極とのカ
ップリングに起因する非選択セルに対するディスターブ
を高速にかけ、分極量の減衰を短時間に評価する事が出
来る強誘電体メモリ及びそのテスト方法が得られる。
【００９４】更にまた、プレート線またはビット線を高
速に駆動し、非選択セルのトランジスタのオン抵抗及び
容量成分の存在に起因するディスターブを高速に繰り返
しかけ、これを短時間に評価する事が出来る強誘電体メ
モリ及びそのテスト方法が得られる。
速に駆動し、非選択セルのトランジスタのオン抵抗及び
容量成分の存在に起因するディスターブを高速に繰り返
しかけ、これを短時間に評価する事が出来る強誘電体メ
モリ及びそのテスト方法が得られる。
【図１】この発明の第１の実施の形態に係る強誘電体メ
モリ及びそのテスト方法について説明するためのもの
で、ＴＣ並列ユニット直列接続型強誘電体メモリの概略
構成を示す回路図。
モリ及びそのテスト方法について説明するためのもの
で、ＴＣ並列ユニット直列接続型強誘電体メモリの概略
構成を示す回路図。
【図２】図１に示した回路のテストモードにおける一連
の動作を示すタイミングチャート。
の動作を示すタイミングチャート。
【図３】図１のメモリセル領域に示した各ノードの、図
２における時刻ｔ０からｔ１までの電位の詳細な推移を
示す波形図。
２における時刻ｔ０からｔ１までの電位の詳細な推移を
示す波形図。
【図４】図１のメモリセル領域に示した各ノードの、図
２における時刻ｔ１からｔ２までの電位の詳細な推移を
示す波形図。
２における時刻ｔ１からｔ２までの電位の詳細な推移を
示す波形図。
【図５】この発明の第２の実施の形態に係る強誘電体メ
モリ及びそのテスト方法について説明するためのもの
で、テストモードとしての一連の動作を示すタイミング
チャート。
モリ及びそのテスト方法について説明するためのもの
で、テストモードとしての一連の動作を示すタイミング
チャート。
【図６】図１のメモリセル領域に示したノードＮ＜０＞
からＮ＜７＞の、図５における時刻ｔ３からｔ４までの
電位の詳細な推移を示す波形図。
からＮ＜７＞の、図５における時刻ｔ３からｔ４までの
電位の詳細な推移を示す波形図。
【図７】この発明の第３の実施の形態に係る強誘電体メ
モリ及びそのテスト方法について説明するためのもの
で、テストモードとしての一連の動作を示すタイミング
チャート。
モリ及びそのテスト方法について説明するためのもの
で、テストモードとしての一連の動作を示すタイミング
チャート。
【図８】図１のメモリセル領域に示したノードＢＮ＜０
＞からＢＮ＜７＞の、図７における時刻ｔ５からｔ６ま
での電位の詳細な推移を示す波形図。
＞からＢＮ＜７＞の、図７における時刻ｔ５からｔ６ま
での電位の詳細な推移を示す波形図。
【図９】この発明の第４の実施の形態に係る強誘電体メ
モリ及びそのテスト方法について説明するためのもの
で、テストモードとしての一連の動作を示すタイミング
チャート及び図１のメモリセル領域に示した各ノードの
電位の詳細な推移を示す波形図。
モリ及びそのテスト方法について説明するためのもの
で、テストモードとしての一連の動作を示すタイミング
チャート及び図１のメモリセル領域に示した各ノードの
電位の詳細な推移を示す波形図。
【図１０】この発明の第５の実施の形態に係る強誘電体
メモリ及びそのテスト方法について説明するためのもの
で、テストモードとしての一連の動作を示すタイミング
チャート。
メモリ及びそのテスト方法について説明するためのもの
で、テストモードとしての一連の動作を示すタイミング
チャート。
【図１１】図１のメモリセル領域に示したノードＢＮ＜
０＞からＢＮ＜７＞の、図１０における時刻ｔ７からｔ
８までの電位の詳細な推移を示す波形図。
０＞からＢＮ＜７＞の、図１０における時刻ｔ７からｔ
８までの電位の詳細な推移を示す波形図。
【図１２】この発明の第６の実施の形態に係る強誘電体
メモリ及びそのテスト方法について説明するためのもの
で、テストモードとしての一連の動作を示すタイミング
チャート。
メモリ及びそのテスト方法について説明するためのもの
で、テストモードとしての一連の動作を示すタイミング
チャート。
【図１３】図１のメモリセル領域に示したノードＮ＜０
＞からＮ＜７＞の、図１２における時刻ｔ９からｔ１０
までの電位の詳細な推移を示す波形図。
＞からＮ＜７＞の、図１２における時刻ｔ９からｔ１０
までの電位の詳細な推移を示す波形図。
【図１４】従来の強誘電体メモリ及びそのテスト方法に
ついて説明するためのもので、ＴＣ並列ユニット直列接
続型強誘電体メモリの概略構成を示す回路図。
ついて説明するためのもので、ＴＣ並列ユニット直列接
続型強誘電体メモリの概略構成を示す回路図。
【図１５】図１４によって示された構成において、２ト
ランジスタ−２キャパシタでシングルプレートパルス方
式をとり、ワード線としてはＷＬ＜０＞を選択してメモ
リセルＭ０を選択し、データ“０”を読んだ後、データ
“１”をチップ外部から書き込む従来例としての動作を
示すタイミングチャート。
ランジスタ−２キャパシタでシングルプレートパルス方
式をとり、ワード線としてはＷＬ＜０＞を選択してメモ
リセルＭ０を選択し、データ“０”を読んだ後、データ
“１”をチップ外部から書き込む従来例としての動作を
示すタイミングチャート。
【図１６】図１５の動作において、メモリセル領域の各
ノードの電位の推移を詳細に示す波形図。
ノードの電位の推移を詳細に示す波形図。
【図１７】従来の強誘電体メモリ及びそのテスト方法に
ついて説明するためのもので、メモリセルアレイ領域と
センスアンプ領域の間にφｔクロッキングゲートを設け
る事でディスターブを解決したＴＣ並列ユニット直列接
続型強誘電体メモリの概略構成を示す回路図。
ついて説明するためのもので、メモリセルアレイ領域と
センスアンプ領域の間にφｔクロッキングゲートを設け
る事でディスターブを解決したＴＣ並列ユニット直列接
続型強誘電体メモリの概略構成を示す回路図。
【図１８】図１７の構成でシングルプレートパルス動作
をとる場合、ワード線としてＷＬ＜０＞を選択し、メモ
リセルＭ０から“０”データを読み出した後にチップ外
部から“１”を書き込む場合の主要ノードのタイミング
チャート及び各ノードの電位の詳細な推移を示す波形
図。
をとる場合、ワード線としてＷＬ＜０＞を選択し、メモ
リセルＭ０から“０”データを読み出した後にチップ外
部から“１”を書き込む場合の主要ノードのタイミング
チャート及び各ノードの電位の詳細な推移を示す波形
図。
Ｍ０〜Ｍ７、ＢＭ０〜ＢＭ７…メモリセル、 Ｔｒ０〜Ｔｒ７、ＢＴｒ０〜ＢＴｒ７…セルトランジス
タ、 Ｃ０〜Ｃ７…セルキャパシタ、 Ｎ＜０＞〜Ｎ＜７＞、ＢＮ＜０＞〜ＢＮ＜７＞…ノー
ド、 ＷＬ＜０＞〜ＷＬ＜７＞…ワード線、 ＢＬ、ＢＢＬ…ビット線、 ＰＬ＜０＞、ＰＬ＜１＞…プレート線、 ＱＢ０、ＱＢ１…ブロック選択用のＭＩＳトランジス
タ、 １０…センスアンプ領域、 ＥＱ…イコライズ回路、 ＳＡ…センスアンプ、 ＣＧ…カラム選択ゲート、 ＱＳ…φｔゲート（分離用トランジスタ）、 Ｖ（ＢＳ＜０＞）、Ｖ（ＢＳ＜１＞）…ブロック選択信
号、 Ｖ（ＢＥＱＬ）…イコライズ制御信号、 Ｖ（ＳＥＮ）、Ｖ（ＢＳＥＰ）…センスアンプ活性化制
御信号、 Ｖ（ＣＳＬ）…カラム選択信号、 Ｖ（ＷＬ＜０＞）…ワード線駆動電位、 Ｖ（ＰＬ０，ＰＬ１）…プレート線電位。
タ、 Ｃ０〜Ｃ７…セルキャパシタ、 Ｎ＜０＞〜Ｎ＜７＞、ＢＮ＜０＞〜ＢＮ＜７＞…ノー
ド、 ＷＬ＜０＞〜ＷＬ＜７＞…ワード線、 ＢＬ、ＢＢＬ…ビット線、 ＰＬ＜０＞、ＰＬ＜１＞…プレート線、 ＱＢ０、ＱＢ１…ブロック選択用のＭＩＳトランジス
タ、 １０…センスアンプ領域、 ＥＱ…イコライズ回路、 ＳＡ…センスアンプ、 ＣＧ…カラム選択ゲート、 ＱＳ…φｔゲート（分離用トランジスタ）、 Ｖ（ＢＳ＜０＞）、Ｖ（ＢＳ＜１＞）…ブロック選択信
号、 Ｖ（ＢＥＱＬ）…イコライズ制御信号、 Ｖ（ＳＥＮ）、Ｖ（ＢＳＥＰ）…センスアンプ活性化制
御信号、 Ｖ（ＣＳＬ）…カラム選択信号、 Ｖ（ＷＬ＜０＞）…ワード線駆動電位、 Ｖ（ＰＬ０，ＰＬ１）…プレート線電位。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 高島 大三郎 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 (72)発明者 大脇 幸人 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 (72)発明者 穂谷 克彦 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 (72)発明者 渡辺 健 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 Ｆターム(参考） 2G132 AA08 AD01 AD02 AK07 AL09 5L106 AA01 DD03 DD12 GG07
Claims (23)
- 【請求項１】 強誘電体キャパシタの両電極をそれぞれ
第１のＭＩＳトランジスタのソースとドレインに接続
し、この第１のＭＩＳトランジスタのゲートはワード線
に接続してなるメモリセル複数個を直列に接続し、この
直列接続の一方の端はプレート線に、他方の端はブロッ
ク選択用の第２のＭＩＳトランジスタを介してビット線
に接続する構成を有し、前記ビット線とこれと相補的な
ビット線の電位とを比較増幅するセンスアンプを備えた
強誘電体メモリのテスト方法であって、 前記ワード線のうち選択されるメモリセルに接続された
ワード線の電位を下降させ、非選択のメモリセルに接続
されたワード線の電位を上昇させた状態で、前記プレー
ト線の電位を上昇させる第１のステップと、 前記プレート線の電位を、一定値を保った後下降させる
第２のステップと、 前記第１及び第２のステップの動作を一回乃至複数回繰
り返した後に、前記メモリセルのデータを読み出す事に
より、前記強誘電体キャパシタの分極量の減衰を調べる
第３のステップとを具備し、 前記プレート線の電位が下降した後に、前記ビット線の
電位が上昇するまでの時間をτＰＢ、前記ビット線の電
位が下降した後に、前記プレート線の電位が上昇するま
での時間をτＢＰとすると、τＰＢ＞０且つτＢＰ＞０
である事を特徴とする強誘電体メモリのテスト方法。 - 【請求項２】 強誘電体キャパシタの両電極をそれぞれ
第１のＭＩＳトランジスタのソースとドレインに接続
し、この第１のＭＩＳトランジスタのゲートはワード線
に接続してなるメモリセル複数個を直列に接続し、この
直列接続の一方の端はプレート線に、他方の端はブロッ
ク選択用の第２のＭＩＳトランジスタを介してビット線
に接続する構成を有し、前記ビット線とこれと相補的な
ビット線の電位とを比較増幅するセンスアンプを備えた
強誘電体メモリのテスト方法であって、 前記ワード線のうち選択されるメモリセルに接続された
ワード線の電位を下降させ、非選択のメモリセルに接続
されたワード線の電位を上昇させた状態で、前記プレー
ト線の電位を上昇させる第１のステップと、 前記プレート線の電位を、一定値を保った後下降させる
第２のステップと、 前記第１及び第２のステップの動作を一回乃至複数回繰
り返した後に、前記メモリセルのデータを読み出す事に
より、前記強誘電体キャパシタの分極量の減衰を調べる
第３のステップとを具備し、 前記プレート線の電位と前記ビット線の電位がともにハ
イレベルを保っている時間をτＢＯＴＨとすると、τＢ
ＯＴＨ＞０である事を特徴とする強誘電体メモリのテス
ト方法。 - 【請求項３】 前記プレート線の電位を上昇させた後に
前記ビット線の電位を上昇させ、前記ビット線の電位を
下降させた後に前記プレート線の電位を下降させるか、
前記ビット線の電位を上昇させた後に前記プレート線の
電位を上昇させ、前記プレート線の電位を下降させた後
に前記ビット線の電位を下降させる事を特徴とする請求
項２記載の強誘電体メモリのテスト方法。 - 【請求項４】 強誘電体キャパシタの両電極をそれぞれ
第１のＭＩＳトランジスタのソースとドレインに接続
し、この第１のＭＩＳトランジスタのゲートはワード線
に接続してなるメモリセル複数個を直列に接続し、この
直列接続の一方の端はプレート線に、他方の端はブロッ
ク選択用の第２のＭＩＳトランジスタを介してビット線
に接続する構成を有し、前記ビット線とこれと相補的な
ビット線の電位とを比較増幅するセンスアンプを備えた
強誘電体メモリのテスト方法であって、 前記ワード線の選択／非選択動作を一回乃至複数回繰り
返した後に、前記メモリセルのデータを読み出す事によ
り、前記強誘電体キャパシタの分極量の減衰を調べる事
を特徴とする強誘電体メモリのテスト方法。 - 【請求項５】 読み出しの対象となる前記メモリセルに
は、プレート線からビット線に向かう分極が予め書き込
まれている事を特徴とする請求項４記載の強誘電体メモ
リのテスト方法。 - 【請求項６】 前記選択されるワード線は、前記プレー
ト線から最も遠いか、または前記ビット線から最も遠い
事を特徴とする請求項４記載の強誘電体メモリのテスト
方法。 - 【請求項７】 前記読み出しの対象となるメモリセル
は、前記選択されるワード線に接続されているメモリセ
ルに隣接している事を特徴とする請求項４記載の強誘電
体メモリのテスト方法。 - 【請求項８】 強誘電体キャパシタの両電極をそれぞれ
第１のＭＩＳトランジスタのソースとドレインに接続
し、この第１のＭＩＳトランジスタのゲートはワード線
に接続してなるメモリセル複数個を直列に接続し、この
直列接続の一方の端はプレート線に、他方の端はブロッ
ク選択用の第２のＭＩＳトランジスタを介してビット線
に接続する構成を有し、前記ビット線とこれと相補的な
ビット線の電位とを比較増幅するセンスアンプを備えた
強誘電体メモリのテスト方法であって、 前記ワード線を選択後、前記ビット線の電位を一定に保
った状態で前記プレート線の電位の上昇／下降動作を一
回乃至複数回行った後に、前記メモリセルのデータを読
み出す事により、前記強誘電体キャパシタの分極量の減
衰を調べる事を特徴とする強誘電体メモリのテスト方
法。 - 【請求項９】 前記ビット線の電位は、０Ｖ一定に保た
れている事を特徴とする請求項８記載の強誘電体メモリ
のテスト方法。 - 【請求項１０】 前記読み出しの対象となるメモリセル
には、前記ビット線から前記プレート線に向かう分極が
予め書き込まれている事を特徴とする請求項８記載の強
誘電体メモリのテスト方法。 - 【請求項１１】 前記選択されるワード線は、前記プレ
ート線から最も遠い事を特徴とする請求項８記載の強誘
電体メモリのテスト方法。 - 【請求項１２】 前記読み出しの対象となるメモリセル
は、前記選択されたワード線に接続されたメモリセルに
隣接している事を特徴とする請求項８記載の強誘電体メ
モリのテスト方法。 - 【請求項１３】 強誘電体キャパシタの両電極をそれぞ
れ第１のＭＩＳトランジスタのソースとドレインに接続
し、この第１のＭＩＳトランジスタのゲートはワード線
に接続してなるメモリセル複数個を直列に接続し、この
直列接続の一方の端はプレート線に、他方の端はブロッ
ク選択用の第２のＭＩＳトランジスタを介してビット線
に接続する構成を有し、前記ビット線とこれと相補的な
ビット線の電位とを比較増幅するセンスアンプを備えた
強誘電体メモリのテスト方法であって、 前記ワード線を選択後、前記プレート線の電位を一定に
保った状態で前記ビット線の電位の上昇／下降動作を一
回乃至複数回行った後に、前記メモリセルのデータを読
み出す事により、前記強誘電体キャパシタの分極量の減
衰を調べ事を特徴とする強誘電体メモリのテスト方法。 - 【請求項１４】 前記プレート線の電位は、０Ｖ一定に
保たれている事を特徴とする請求項１３記載のテスト方
法。 - 【請求項１５】 読み出しの対象となる前記メモリセル
には、前記プレート線から前記ビット線に向かう分極が
予め書き込まれている事を特徴とする請求項１３記載の
強誘電体メモリのテスト方法。 - 【請求項１６】 前記選択されるワード線は、前記ビッ
ト線から最も遠い事を特徴とする請求項１３記載の強誘
電体メモリのテスト方法。 - 【請求項１７】 読み出しの対象となる前記メモリセル
は、前記選択されるワード線に接続されたメモリセルに
隣接している事を特徴とする請求項１３記載の強誘電体
メモリのテスト方法。 - 【請求項１８】 強誘電体キャパシタの両電極をそれぞ
れ第１のＭＩＳトランジスタのソース及びドレインに接
続してなるメモリセルを複数個直列に接続したメモリセ
ルユニットと、 前記メモリセルユニットの各第１のＭＩＳトランジスタ
のゲートにそれぞれ対応して接続された複数本のワード
線と、 前記メモリセルユニットの一端に接続されたプレート線
と、 通常動作時に前記プレート線に固定電位を印加し、テス
トモード時にパルス駆動するプレートドライバと、 前記メモリセルユニットの他端にブロック選択用スイッ
チ素子を介して接続された第１のビット線と、 前記第１のビット線及びこれと相補的な第２のビット線
の電位差を比較増幅するセンスアンプと、 通常動作時に前記第１及び第２のビット線に固定電位を
印加し、テストモード時にパルス駆動するビット線ドラ
イバと、 前記ブロック選択用スイッチ素子とセンスアンプとの間
に挿入された第２のＭＩＳトランジスタとを具備する事
を特徴とする強誘電体メモリ。 - 【請求項１９】 テスト信号に応答して前記プレートド
ライバを制御する第１のカウンタと、前記テスト信号に
応答して前記ビット線ドライバを制御する第２のカウン
タとを更に具備し、前記第１のカウンタと前記第２のカ
ウンタの計数値に基づいて前記テストモード時のパルス
幅とパルス数が設定される事を特徴とする請求項１８記
載の強誘電体メモリ。 - 【請求項２０】 前記プレートドライバ及び前記ビット
線ドライバはそれぞれ、テスタからの制御信号により制
御される事を特徴とする請求項１８記載の強誘電体メモ
リ。 - 【請求項２１】 テスト信号に応答して前記プレートド
ライバを制御する第１の論理回路と、前記テスト信号に
応答して前記ビット線ドライバを制御する第２の論理回
路とを更に具備し、前記第１の論理回路と前記第２の論
理回路の論理演算結果に基づいて前記テストモード時の
パルス幅とパルス数が設定される事を特徴とする請求項
１８記載の強誘電体メモリ。 - 【請求項２２】 前記プレートドライバと前記ビット線
ドライバはそれぞれ、共通のテスト信号に応答して動作
する事を特徴とする請求項１８記載の強誘電体メモリ。 - 【請求項２３】 前記プレートドライバと前記ビット線
ドライバはそれぞれ、独立して動作する事を特徴とする
請求項１８記載の強誘電体メモリ。
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