JP4057736B2 - 強誘電体メモリ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は強誘電体メモリ全般に係り、特に低消費電力化を目指した強誘電体メモリの読み出し動作において、非選択メモリセルへの誤書き込みを評価する機能を備えた強誘電体メモリに関するものである。
【０００２】
【従来の技術】
従来開発された強誘電体メモリとして、例えば 1998 年のVLSI Circuit Symposiumにおける“A 42.5mm2 1Mb Nonvolatile Ferroelectric Memory Utilizing Advanced Architecture for Enhanced Reliability ”(VLSI Circuit Sympo. Digest of Technical Papers, pp.242-245,1998）と題する発表がある。この文献では、低消費電力化を目指した１メガビットの強誘電体メモリの構成と性能が示されている。
【０００３】
図１７（ａ）に示すように、この１メガビット強誘電体メモリはメモリセルアレイが３２個のメモリセルブロック５０に分割される。図１７（ａ）では片側の１６個のメモリセルブロック５０のみを示しているが、実際には破線で矢示した方向に折り返すように、メモリセルアレイが拡張されている。
【０００４】
図１７（ａ）に示す強誘電体メモリのパターンレイアウトは、チップの中央部に横に長いカラムデコーダが形成され、センスアンプを介してその両側にメモリセルブロック５０が配置される。また、長手方向がカラムデコーダと直角になるように、その両側にロウデコーダとプレートドライバが形成され、
図１７（ｂ）に示すメモリセルは、ＭＯＳトランジスタ１からなるスイッチと、ＰＺＴ（ＰｂＺｒ(Ｔｉ)Ｏ3）等の強誘電体を誘電膜とするセルキャパシタ２と、ワード線ＷＬと、プレート線ＰＬと、ビット線ＢＬとから構成される。
【０００５】
なお、図１７（ｂ）では、１個のＭＯＳトランジスタと１個のセルキャパシタからなる１トランジスタ−１キャパシタ型（以下１Ｔ−１Ｃ型と呼ぶ）のメモリセルを示しているが、高集積化のため実際には隣接する２個のメモリセルがプレート線ＰＬを共通にして折り返すように形成される。
【０００６】
後に説明するように、プレート線ＰＬに接続されるセルキャパシタ２の電極はシリコン基板側に配置されるので下部電極と呼び、ＭＯＳトランジスタ１のソースに接続されるセルキャパシタ２の電極を上部電極と呼ぶ。
【０００７】
図１７（ａ）に示すように、１本のワード線ＷＬが複数のメモリセルブロック５０を横断して選択されるが、プレート線ＰＬは図にハッチで示す選択ブロック５０に属するものだけが駆動され、センスアンプは選択カラムに属するものだけが活性化される。この文献では次の２点が成立することを前提としている。
【０００８】
（１）複数の非選択ブロックを横断して１本のワード線が選択されるが、プレート線とセンスアンプが駆動または活性化されなければ、オンしたワード線に連なるセルのデータは破壊されない。
（２）２本のワード線で１本のプレート線を共有しているので、一方の選択されたワード線をオンし、プレート線を駆動してセルキャパシタ２に記憶されたデータを読み出せば、他方の非選択ワード線側のセルキャパシタも共通のプレート線により駆動されるが、この時オフした非選択ワード線は低レベルであるためこれに連なるＭＯＳトランジスタはオフとなり、したがってここに直列接続された非選択セルキャパシタの記憶データは破壊されない。
【０００９】
しかし、この文献に示されたデバイス構造について発明者が３次元容量シミュレータＤＩＡＭＯＮＤ及び回路シミュレータＳＡＰＰＨＩＲＥを用いて数値解析を行った結果、これらの前提条件は必ずしも成立しないことが明らかになった。
【００１０】
すなわち、読み出し動作時における配線及び電極間のカップリングにより、非選択セルの記憶データが減少するリードディスターブを生じることが明らかになった。
【００１１】
前記（１）項、（２）項に対応してこの問題を示せば次のとおりである。
（１）非選択ブロックにおいて、ワード線とビット線、及びワード線と上部電極とのカップリングにより分極量として蓄えられた記憶データが減少する。
（２）非選択ワード線側のセルキャパシタのプレート線を駆動すれば、セルキャパシタと直列に接続されたトランジスタがオフ状態であっても、セルキャパシタの上部電極と下部電極との間にカップリングによる過度的な電位差が発生するため、分極量として非選択ワード線側のメモリセルに書き込まれた記憶データが選択されたメモリセルの読み出し動作により減少する。
【００１２】
次に図１８乃至図２２を用いて解析結果を詳細に説明する。ここでは読み出そうとするメモリセルにプレート線からビット線向きの分極が書き込まれている場合を検討する。前記の文献ではメモリセルの構造の詳細は明らかにされていないが、ＦＲＡＭ（Ferroelectric Random Access Memory の略称）のセル構造が図１８及び図１９のような上面図と断面図を有するものと想定して解析を行った。
【００１３】
図１８に示すＦＲＡＭセルの平面構造は、２層目のアルミ配線からなるビット線５１と、これと直交するように下部に配置されるワード線５２と、ワード線５２に沿ってビット線５１及びワード線５２の間に配置され、セルキャパシタの下部電極となる幅の広いプレート線５３と、その上部電極５４と、シリコン基板上に形成されたＭＯＳトランジスタのソース／ドレイン拡散層と、１層目のアルミ配線（図で１Ａｌと記載）を介してこれらを相互に接続する５５乃至５８のコンタクトから構成される。
【００１４】
前記ＦＲＡＭセルの断面構造を図１９に示す。図１８と対応する構成要素に同一の参照番号を付して、詳細な説明を省略する。なお、図１９ではさらに強誘電体膜５５ａと、シリコン基板５９と、ＭＯＳトランジスタのソース／ドレイン拡散層６０と、アイソプレーナ型の素子分離絶縁膜６１が示されている。その他の太いハッチで示した部分はＳｉＯ2 からなる層間絶縁膜である。
【００１５】
図１９の断面構造から、プレート線５３が強誘電体膜５５ａを備えるセルキャパシタの下部電極をなすこと、また、ワード線５２の一部がＭＯＳトランジスタのゲ−ト電極を兼ねることがわかる。
【００１６】
３次元容量シミュレータＤＩＡＭＯＮＤを用いて、前記ＦＲＡＭのセル構造につき、配線及び電極間の容量シミュレーションを実施し、次に示すような結果が得られた。
【００１７】
ワード線とビット線との交差部における両者の容量 ：１．６８ｆＦ
ワード線と上部電極間の容量 ：１．２８ｆＦ
基板にコンタクトを接続している方のビット線容量 ：６．１３９ｆＦ
基板にコンタクトを接続していない方のビット線容量：０．９９ｆＦ
なおワード線５２とビット線５１との交差部における両者の容量を計算する時には、ワード線５２のゲートポリシリコンの下にソース／ドレイン拡散層６０のｎ+ 領域が、横方向拡散により片側０．１７５μｍだけ食い込んでいるものと仮定した。
【００１８】
ここで１対のビット線５１が、５１２本のワード線をまたぐとすれば、ビット線の寄生容量は一本当たり、
（６．１３９＋０．９９１）×５１２／４＝９１２．６４ｆＦ
となる。
【００１９】
また、基板上のｎ+ 拡散層にコンタクトを接続しているビット線の、前記ｎ+ 拡散層の接合容量は、面積項を０．４ｆＦ／μｍ2 、周辺項を０．３７ｆＦ／μｍ2 として計算すれば、ビット線１本当たり、
（１．６４＋３．１０８）×５１２／４＝６０７．７４４ｆＦ
となる。
両者を合計すれば、ビット線１本当たりの寄生容量は１５２０．３８４ｆＦとなる。
【００２０】
以上の結果をＦＲＡＭの等価回路に入力し、容量結合によるカップリングの発生状況を求めた。なお、ここで用いた等価回路では、センスアンプに隣接して１対のビット線を接地するイコライザが配置され、ワード線及びプレート線はこれと反対側の端に位置するものが選択される場合について検討した。またビット線のＲ＊Ｃ遅延については、Π型等価回路を用いて評価した。
【００２１】
この等価回路を用いてシミュレーションを実施した結果、図２０（ａ）に示すようにワード線１本のみを立ち上げた場合、セルキャパシタの上部電極とビット線の電位がカップリングにより図２０（ｂ）、図２０（ｃ）に示すよう変化することがわかった。
【００２２】
すなわち、上部電極はワード線の立ち上げ時に２０ｍＶ上昇し、立ち下げ時に３０ｍＶ下降する。またビット線は、ワード線の立ち上げ時に１４ｍＶ上昇し、立ち下げ時に１２ｍＶ下降する。
【００２３】
このとき、シミュレーションにおける分極の向きは、プレート線（下部電極）からビット線側（上部電極）に向かう方向となっている。したがって図２２に示すように、ヒステリシス曲線の微分係数は、ＶPL−ＶBL（プレート線ＰＬとビット線ＢＬとの電位差）が負の方向に変化する方が正の方向に変化するよりも大きい。このように同一ワード線が何度も選択されて、これと交差する非選択ブロックのビット線にカップリングによる電位が伝わり、強誘電体キャパシタの両端に何度もパルス状の微小な電位差が加わることが十分考えられる。
【００２４】
このような場合、図２２のヒステリシス曲線に太く矢示したように、加えられたパルスの回数に応じて分極Ｐが減少する。すなわち、非選択メモリセルに分極Ｐとして書き込まれた記憶データが消失することになる。
【００２５】
以上、プレート線が駆動される前の段階でオンした、高レベル状態のワード線に連なる、非選択ブロックのセルキャパシタに加わるディスターブについて説明したが、次にプレート線を駆動した場合の問題についてのべる。プレート線を立ち上げた時に、オフしている低レベル状態のワード線に連なるセルキャパシタに加えられるディスターブを図２１に示す。
【００２６】
図２１（ａ）はプレート線駆動によるプレート線電位の変化を示すタイミングチャート、図２１（ｂ）はこのとき生じる下部電極と上部電極の電位差を示す拡大図である。
【００２７】
図２１（ｂ）に示すように、プレート線の駆動により下部電極と上部電極の間に６０ｍＶもの電位差が生じている。先にのべたように、ＦＲＡＭの読み出し動作において同一のプレート線が何度も選択され、その結果、オフしている低レベルのワード線に連なる非選択の強誘電体セルキャパシタの両端に、何度もパルス状の電位差が加わることが十分考えられる。このような場合にも、図２２のヒステリシス曲線に太く矢示したように、加えられたパルスの回数に応じて分極Ｐの減少を生じることになる。
【００２８】
以上、従来の１Ｔ−１Ｃ型強誘電体メモリについて問題点を説明したが、このほか、強誘電体薄膜を用いたセルキャパシタ２個とＭＯＳトランジスタ２個から１メモリセルを構成し、これに分極の向きという形でデータを蓄積する２トランジスタ−２キャパシタ型（以下２Ｔ−２Ｃ型と略称する）強誘電体メモリが提案されてきた。
【００２９】
このメモリは不揮発性で読み出しが高速に行えるという特徴があるため、近年研究開発が活発に行われるようになってきた。２Ｔ−２Ｃ型ＦＲＡＭのセル構造の特徴は、先に図１８、図１９を用いて説明したように、ビット線を２層目のアルミ配線で形成し、強誘電体キャパシタの上部電極を１層目のアルミ配線で形成することである。両者の間には絶縁用の酸化膜が介在するのみであるため、両者のカップリング容量が無視できない状況になっている。
【００３０】
３次元容量シミュレータ、ＤＩＡＭＯＮＤによってこれらの容量値を求めたところ、上部電極の容量そのものは０．２４９ｐＦ、これとビット線との間のカップリング容量は０．４２４ｆＦとなり、ビット線に振幅３．３Ｖの信号電圧が加われば、上部電極は５．６ｍＶのディスターブを受けることが明らかになった。また、２Ｔ−２Ｃ型ＦＲＡＭのほかに、１個の強誘電体キャパシタを２個のＭＯＳトランジスタではさんだ２Ｔ−１Ｃ型の構造が提案されてきた。
【００３１】
(U.S.P.4,888,733)。
【００３２】
このＦＲＡＭは、記憶データを強誘電体キャパシタの分極の方向として書き込み、不揮発性であることについては、現在製品化されている２Ｔ−２Ｃ型ＦＲＡＭや研究開発途上の１Ｔ−１Ｃ型ＦＲＡＭと同様である。
【００３３】
先にのべた２Ｔ−２Ｃ型では、ビット線ＢＬ及び相補ビット線／ＢＬに連なる強誘電体キャパシタに反対向きの分極を書き込んで読み出しを行うため、参照電位を作る必要がないという利点がある反面、１個のセルを２個の強誘電体キャパシタと２個のＭＯＳトランジスタで作るために高集積化には不利である。
【００３４】
一方１Ｔ−１Ｃ型では、集積度の点では２Ｔ−２Ｃ型よりも有利であるが、参照電位を作るのが難しいという問題があった。また、両者に共通の問題点として、図１８に示すように、プレート線５３はワード線５２と平行に走っており、読み出し時には多くの強誘電体キャパシタを一斉に昇圧しなければならず、このためプレートドライバが非常に大きくなり、かつ昇圧そのものに時間を要するという欠点があった。次に図２３を用いて、２Ｔ−１Ｃ型ＦＲＡＭの回路構成を説明する。
【００３５】
図２３に示す２Ｔ−１Ｃ型ＦＲＡＭのメモリセル領域は、２個のトランスファーゲートＭＯＳトランジスタ１の間に、それぞれ接続されたＣi0〜Ｃij（ｉ、ｊは自然数）からなる強誘電体キャパシタ２と、ＭＯＳトランジスタ１のゲートに接続されるワード線ＷＬi と、前記ＭＯＳトランジスタ１のソース／ドレインにそれぞれ接続されるＢＬ0 、／ＢＬ0 〜ＢＬj 、／ＢＬj からなるビット線から構成される。これらのビット線はＢＤ0 、／ＢＤ0 〜ＢＤj 、／ＢＤj からなるビット線及び相補ビット線ドライバ１６を介して駆動される。
【００３６】
イコライザは、ＭＯＳトランジスタ３のゲートにイコライズ信号ＶEQを与えることにより、ＢＬj 、／ＢＬj 等からなる１対のビット線を互いに接続し０Ｖに接地することによりＦＲＡＭの高速読み出しを可能にする。
【００３７】
ＭＯＳトランジスタ１７からなる分離用ゲートは、信号Ｖφt0 、Ｖφt1 により、前記メモリセル領域のブロック選択を行い、センスアンプ１８は、信号電圧Ｖ/SAP、ＶSAN により活性化され、前記１対のビット線から出力される記憶データを比較増幅する。
【００３８】
ＭＯＳトランジスタ８からなるＤＱ（Data Quest）ゲートは、ＣＳＬ0 〜ＣＳＬj のカラムセレクト信号により、１対のビット線からなるメモリセルのカラムを選択し、ＤＱ線対に記憶データを入出力する。
【００３９】
図２３に示すように、２Ｔ−１Ｃ型では強誘電体キャパシタＣij（ｉ、ｊは自然数）は、ワード線に垂直な１対のビット線を通じて駆動されるので、ファーストページ、ＥＤＯ（Enhanced Data Output）、ＥＤＯバースト等のように、ワード線を選択してこれに連なるメモリセルのデータを一斉に出力することはできない。
【００４０】
しかし、ビット線を通じて駆動されるのは選択された１個の強誘電体キャパシタと１対のビット線に連なるトランスファーゲートＭＯＳトランジスタ１のソース・ドレイン拡散層容量だけであり、ビット線ドライバ１６も小さくてよい上に、プレート線も存在しないので、その昇圧に時間を要することもない。
【００４１】
ここでＥＤＯとは、ファーストページモードをさらに高速化したもので、ハイパーページモードとよばれる。ファーストページモードでは、ワード線を選択した後アドレス遷移検出回路を用いて列アドレスの切り替えを検知し、ＣＡＳの立ち上がりを待たずにアクセスを開始することによりページモードでの読み出しを高速化している。
【００４２】
ファーストページモードで動作サイクルを高速化すれば、データ出力期間が短くなりタイミング設計が困難になる。ＥＤＯではＣＡＳの立ち下がりエッジでデータの出力を止めるのではなくて、次のＣＡＳの立ち上がりエッジまでデータの出力が延長される。
【００４３】
また、ＥＤＯをさらに高速化しようとすれば、アドレスを外部から高速に切り替える必要を生じ、再びタイミング設計が困難になる。これを解決するために、ＥＤＯバーストでは、アドレスを外部から切り替えるのではなくて、内部でアドレスを発生させることによりさらに高速化を図ることができる。
【００４４】
２Ｔ−１Ｃ型ＦＲＡＭは、集積化という点では少なくとも２Ｔ−２Ｃ型ＦＲＡＭよりは有利であり、また、参照電位を作る必要がないという利点がある。この２Ｔ−１Ｃ型ＦＲＡＭ技術は、特許 (U.S.P.4,888,733)としてラムトロン社より提案があったのみでその後研究がなされておらず、低消費電力化等の技術開発も全くなされていなかった。
【００４５】
２Ｔ−１Ｃ型ＦＲＡＭのセル構造に対しては平面図や断面図は示されておらず、したがって、ＤＩＡＭＯＮＤの計算結果もなされていないが、先にのべた１Ｔ−１Ｃ型又は２Ｔ−２Ｃ型ＦＲＡＭのように、記憶データをセンスアンプにより比較増幅する際、ビット線からセルキャパシタの上部電極に同様なディスターブを生じる問題を回避することができない。
【００４６】
このように２Ｔ−１Ｃ型ＦＲＡＭでは、ビット線と強誘電体キャパシタの上部電極との間のカップリング容量が無視できない構成に付随する問題を解決しなければならないが、この問題は必ずしも２Ｔ−１Ｃ型に限定されるものではなく、一般にビット線と強誘電体キャパシタの上部電極との間のカップリング容量が無視できない構成に付随するものである。また、ＦＲＡＭの構成を２Ｔ−１Ｃ型に限定すれば、このカップリング容量が無視できる場合でも、ビット線の振幅がセルキャパシタにディスターブを及ぼすことが考えられる。
【００４７】
次に、従来ＦＲＡＭの低消費電力化についてなされた技術開発に関連して、２Ｔ−１Ｃ型ＦＲＡＭに特徴的な、ビット線と強誘電体キャパシタの上部電極とのカップリング容量とは無関係なディスターブについて説明する。
【００４８】
先に図１７の１Ｔ−１Ｃ型ＦＲＡＭについてのべたように、セルアレイを３２個のブロックに分割し、ワード線はブロックを横断して選択されるが、プレート線は選択されたブロックに属するものだけを駆動し、センスアンプは選択カラムに属するもの１個だけを活性化すれば低消費電力化を図ることができる。
【００４９】
このとき、ワード線は非選択ブロックを横断して選択されても、プレート線とセンスアンプさえ駆動又は活性化されなければ、非選択ブロック及び非選択カラムに連なるセルの記憶データは破壊されない。
【００５０】
この考え方を従来の２Ｔ−１Ｃ型ＦＲＡＭに拡張すれば、データの読み出し方式としてカラムアドレスをデコードすることによりビット線対を選択的にイコライズ解除してドライブし、センスアンプをカラムごとに活性化して比較増幅すれば読み出すカラムのみが充放電されるため低消費電力化に役立つと考えられる。この間の事情を説明するために、まず２Ｔ−１Ｃ型のＦＲＡＭの基本的な読み出し動作についてのべる。
【００５１】
先に図２３を用いて説明した従来の２Ｔ−１Ｃ型ＦＲＡＭの回路構成について、図２６のタイミングチャートを参考に、擬似ＳＲＡＭ(pseudo-Static Random Access Memory ) モードによる通常の読み出し動作を説明する。
【００５２】
（１）動作の開始にあたり、全てのワード線電圧ＶWLi は０Ｖになっており、ビット線はイコライズ電圧ＶEQを高レベル（以下“Ｈ”とよぶ）にすることにより、全て０Ｖにイコライズされている。
（２）／ＲＡＳ( ＲＡＳ; Row Adress Strobe と相補な信号) を下降させ、／ＣＡＳ（ＣＡＳ; Column Adress Strobeと相補な信号）をこれと同期して立ち上げる
。／ＲＡＳの下降エッジでロウアドレスＲＡ0 を、／ＣＡＳの上昇エッジでカラムアドレスＣＡ0 を取り込む。
（３）次にロウアドレスＲＡ0 をデコードして選択的にワード線電圧ＶWLiを立ち上げ、カラムアドレスＣＡ0 をデコードして選択的にビット線対のイコライズ電圧ＶEQ00を“Ｌ”とし、イコライズを解除する。ワード線電圧ＶWLi の立ち上げと同時に一方の分離用ゲート電圧Ｖφt1 を昇圧し、／ＢＬ0 に出力する記憶データをセンスアンプに入力するよう準備する。
（４）次に、イコライズを解除したビット線対において、一方のビット線ＢＬ0 を０ＶからＶccに昇圧し、再び０Ｖに戻す。その後Ｖφt1 を０Ｖに戻して／ＢＬ0 側のＭＯＳトランジスタ１７をオフすることにより、出力データをセンスアンプＳ／Ａの一方のノード１＊に保持する。
【００５３】
最初にＢＬ0 から／ＢＬ0 の向き（正方向）の分極がセルキャパシタに“０”データとして書き込まれていた場合、分極Ｐとセルキャパシタの端子電庄との関係は、図２４（ａ）のヒステリシス曲線上に示した軌跡を描く。一方逆向き（負方向）の分極Ｐが“１”データとして書き込まれていた場合、図２４（ｂ）のヒステリシス曲線上に示した軌跡を描く。両図において、▲１▼は分極Ｐの初期状態、▲２▼はビット線ドライバ／ＢＤ0 を通じて／ＢＬ0 をＶccに昇圧した状態、▲３▼は／ＢＤ0 を再び０Ｖに戻した状態である。
【００５４】
ここで重要なことは、両図の▲１▼と▲３▼の破線に矢示したように、負方向の分極Ｐが書き込まれていた場合には、正方向の分極Ｐが書き込まれていた場合に比べて、／ＢＬ0 に残る電位が大きいことである。
【００５５】
（５）続いてＶφt0 を用いてＢＬ0 側のＭＯＳトランジスタ１７をオンした後にＢＬ0 をＶccまで昇圧し再び０Ｖに戻すことによってＢＬ0 に電荷を読み出す。
【００５６】
最初に正方向の分極Ｐが書き込まれていた場合、分極Ｐとセルキャパシタの端子電庄との関係は図２４（ａ）のヒステリシス曲線の続きに示した軌跡を描く。一方負方向の分極Ｐが書き込まれていた場合は図２４（ｂ）のヒステリシス曲線の続きに示した軌跡を描く。両図において▲４▼はビット線ドライバＢＤ0 を通じてＢＬ０をＶccに昇圧したものである。また▲５▼はＢＬ0 を再び０Ｖ戻したものである。
【００５７】
続いてＢＬ0 側のＭＯＳトランジスタ１７をオフし、書き込みデータをセンスアンプＳ／Ａの他方のノード０＊に保持し、センスアンプＳ／Ａによる比較増幅の後にカラムセレクトラインＣＳＬ0 を選択してＤＱ線対を通じて書き込みデータをチップ外部に読み出す。
【００５８】
ここで重要なことは、最初に正方向の分極が書き込まれていた場合には、／ＢＬ0 の電位は最初のパルス駆動の後あまり上昇せず、そのため次のパルス駆動によって電位が十分に上昇する余地があるために、ＢＬ0 側に高い電位が出るということである。
【００５９】
一方、最初に負方向の分極が書かれていた場合は、／ＢＬ0 の電位は最初のパルス駆動の後高い電位に上昇し、そのため次のパルス駆動によって十分に電位が上昇する余地は少なく、結局ＢＬo 側に低い電位が出るということである。
【００６０】
この動作においては、ビット線対イコライザの解除、プレート線の駆動、センスアンプによる比較増幅、カラムセレクト線ＣＬＳの選択等をカラムアドレスをデコードして行っている。したがって非選択カラムは全く動作せず、消費電力を低減することができる。
【００６１】
（６）最後に分離用ゲート電圧Ｖφt0 、Ｖφt1 を“Ｈ”としてビット線対のＭＯＳトランジスタ１７を共にオンとし、メモリセルに再書き込みを行った後、ワード線を閉じ、センスアンプを非活性にし、ビット線をイコライズすることにより読み出し動作を終了する。
【００６２】
図２５の回路構成は図２３を発展させたもので、選択されたカラムのビット線対のみイコライズを解除してドライブすることにより、セルキャパシタのデータを読み出し、他は非選択のままイコライズしておくことで低消費電力化をはかったものである。
【００６３】
図２５と図２３を比較した場合、メモリセル及びセルアレイの構成は全く同一であるがビット線ドライバ、イコライズ回路、及びセンスアンプ活性化信号、及びＤＱゲートを、カラムアドレスをデコードした信号ＣＡj（ｊは自然数）と、ＡＮＤゲート２２、２６、２８、３０により１カラムごとに制御できる点が異なっている。この構成は従来発表されたものではなく、前述のVLSI Circuit symposiumの発表に基づき、発明者が発展的に２Ｔ−１Ｃ型ＦＲＡＭに適用したものである。これに対し、図２３のように従来提案された２Ｔ−１Ｃ型ＦＲＡＭでは、ビット線ドライバ、イコライズ回路、及びセンスアンプ活性化信号は、カラムアドレスをデコードした信号によってーつーつ制御されるのではなく、オンしたワード線に連なるものは全て動作する。
【００６４】
したがって、チップ外部に読み出すデータではなくとも、オンしたワード線に連なるセルデータは全て一旦は読み出され再書き込みされる。図２５ではチップ外部に読み出すカラムのみ読み出しと再書き込みを行い、それ以外はイコライズを解除しないことにより消費電力を下げることができる。しかし、このＦＲＡＭ回路の問題点として、上記の読み出し方法には次のような問題点が含まれる。
【００６５】
例えば図２７に示すように、カラムアドレスＣＡj 〜ＣＡj+3 を交互に“Ｈ”、“Ｌ”として、選択カラムと非選択カラムが交互に隣接する場合、すなわち選択されたｊ番のカラムとｊ＋２番のカラムの間に、ｊ＋１番のカラムが挟まれるように位置し、分極Ｐの方向及びセンス増幅の結果が図２７に示すようになる場合、ワード線はオンしているために、ｊ番及びｊ＋２番のカラムのセンス増幅の際、隣り合うビット線を通じたカップリングによりｊ＋１番のカラムに属するセルキャパシタＣi j+1の両電極間に電位差が発生し、分極Ｐが減少する可能性がある。
【００６６】
このとき、非選択のカラムはイコライズされているが、ビット線対を０Ｖにしているイコライザからの距離に応じて、前記隣り合うビット線を通じたカップリングによる電位差が発生し、読み出し動作の繰り返しにより、図２２で説明した機構に基づくリードディスターブが発生すると考えられる。
【００６７】
【発明が解決しようとする課題】
上記したように、従来の１Ｔ−１Ｃ型及び２Ｔ−２Ｃ型ＦＲＡＭ回路は非選択ブロックにおいて、ワード線とビット線とのカップリングによりワード線がオンした時にビット線を介して強誘電体キャパシタの両電極間の電位差がわずかに上下し、記憶データとして書き込まれた分極量が減少するという問題があった。 また高集積化のために、２本のワード線で１本のプレート線を共有する回路構成とすれば、非選択側のワード線に接続されたセルキャパシタは、プレート線が駆動するごとに強誘電体キャパシタの両電極間の電位差がわずかに上下し、記憶データとして書き込まれた分極量が減少するという問題があった。
【００６８】
また、従来の２Ｔ−１Ｃ型ＦＲＡＭ回路の発展形態として発明者が検討した低消費電力型の回路構成では、非選択カラムの両側に選択カラムが隣接する場合に、ビット線間のカップリングにより非選択カラムの強誘電体キャパシタの両電極間の電位差がわずかに上下し、記憶データとして書き込まれた分極量が減少するという問題があった。
【００６９】
本発明は上記の問題点を解決すべくなされたものであり、１Ｔ−１Ｃ型及び２Ｔ−２Ｃ型ＦＲＡＭにおいて、ワード線のオン／オフ、またはプレート線を共有する構成においてはプレート線のオン／オフを連続的に行ってから読み出し動作をすることにより、記憶データとして書き込まれた分極量の減少を高速に評価するテストモードを提供することを第１の目的とする。
【００７０】
また、特に低消費電力用に改良された２Ｔ−１Ｃ型ＦＲＡＭのほか、一般にビット線からのディスターブの影響をみるために、ビット線のオン、オフを連続的に行ってから読み出し動作をすることにより、記憶データとして書き込まれた分極の減少を高速に評価するテストモードを提供することを第２の目的とする。
【００７１】
【課題を解決するための手段】
本発明のＦＲＡＭは、特に記憶データの読み出し動作において、非選択の強誘電体キャパシタに書き込まれた分極の減少を高速に評価するテスト回路とテストモードを具備することを特徴とする。
【００７２】
【課題を解決するための手段】
具体的には、本発明の強誘電体メモリの第１の態様は、少なくとも１つの強誘電体膜を有するメモリセルキャパシタと、前記メモリセルキャパシタの一方の電極に一方の電流端子が接続されたスイッチと、前記メモリセルキャパシタの他方の電極に接続されたプレート線と、前記スイッチの他方の電流端子に接続されたビット線と、前記スイッチのオン／オフを制御するゲート端子に接続されたワード線と、からなる複数のメモリセルを備え、前記ワード線の電位を上昇した後、元の電位に戻す動作を複数回行うことにより、前記メモリセルキャパシタの一方の電極と他方の電極との間に前記強誘電体膜の分極を減少する方向の電位差が複数回加わるようにし、しかる後前記強誘電体膜に記憶情報として書き込まれた分極の通常の読み出し動作を行うテストモードを具備することを特徴とする。
【００７８】
本発明の強誘電体メモリの第２の態様は、少なくとも１つの強誘電体膜を有するメモリセルキャパシタと、前記メモリセルキャパシタの一方の電極に一方の電流端子が接続されたスイッチと、前記メモリセルキャパシタの他方の電極に接続されたプレート線と、前記スイッチの他方の電流端子に接続されたビット線と、前記スイッチのオン／オフを制御するゲート端子に接続されたワード線と、からなる複数のメモリセルを備え、前記ワード線により前記スイッチをオフした状態で前記ビット線をパルス駆動することにより、前記ビット線と前記メモリセルキャパシタの一方の電極とのカップリングによって前記メモリセルキャパシタの一方の電極の電位を変動させ、前記メモリセルキャパシタの一方の電極と他方の電極との間に分極を減少する方向の電位差が加わるようにした後、前記メモリセルキャパシタの強誘電体膜に記憶情報として書き込まれた分極の通常の読み出し動作を行うテストモードを具備することを特徴とする。
【００７９】
本発明の強誘電体メモリの第３の態様は、少なくとも１つの強誘電体膜を有するメモリセルキャパシタと、前記メモリセルキャパシタの一方の電極に一方の電流端子が接続された第１のスイッチと、前記メモリセルキャパシタの他方の電極に一方の電流端子が接続された第２のスイッチと、前記第１のスイッチの他方の電流端子に接続されたビット線と、前記第２のスイッチの他方の電流端子に接続された相補ビット線と、前記第１及び第２のスイッチをオン／オフ制御するゲート端子に共通に接続されたワード線からなる複数のメモリセルを備え、前記ワード線により前記第１及び第２のスイッチをオフした状態で少なくとも前記ビット線及び前記相補ビット線のいずれかをパルス駆動することにより、前記ビット線と前記メモリセルキャパシタの一方の電極とのカップリングによって前記メモリセルキャパシタの一方の電極の電位を変動させ、前記メモリセルキャパシタの一方の電極と他方の電極との間に分極を減少する方向の電位差が加わるようにした後、前記メモリセルキャパシタの強誘電体膜に記憶情報として書き込まれた分極の通常の読み出し動作を行うテストモードを具備することを特徴とする。
【００８４】
本発明の強誘電体メモリの第４の態様は、少なくとも１つの強誘電体膜を有するメモリセルキャパシタと、前記メモリセルキャパシタの一方の電極に一方の電流端子が接続された第１のスイッチと、前記メモリセルキャパシタの他方の電極に一方の電流端子が接続された第２のスイッチと、前記第１のスイッチの他方の電流端子に接続された第１のビット線と、前記第２のスイッチの他方の電流端子に接続された前記第１のビット線と相補の第２のビット線と、前記第１及び第２のスイッチをオン／オフ制御するゲート端子に共通に接続されたワード線からなるメモリセルと、前記第１のビット線と前記第２のビット線に読み出されたデータを比較増幅するセンスアンプと、前記第１のビット線を駆動するビット線ドライバと、前記第２のビット線を駆動する相補ビット線ドライバと、前記メモリセル領域の前記第１のビット線と前記センスアンプ領域の前記第１のビット線との間の選択的な接続と切り離しを行う第３のスイッチと、前記メモリセル領域の前記第２のビット線と前記センスアンプ領域の前記第２のビット線との間の選択的な接続と切り離しを行う第４のスイッチと、前記第３、第４のスイッチをオン／オフ制御する制御線と、前記第１のビット線と前記第２のビット線とをイコライズするイコライズ回路と、からなる第１のカラムと、少なくとも前記第１のカラムに隣接し、前記第１のカラムと同一の回路構成を有する第２のカラムとを備え、前記ワード線をオンした状態で、第１のカラムのメモリセルに対し、前記第１のカラムから前記第２のカラムに向かう分極を書き込み、前記第２のカラムの第１のカラムに隣接するビット線を少なくとも１回パルス駆動することにより、前記第１のカラムの第１又は第２のビット線と隣接する前記第２のカラムのビット線とのカップリングによって、前記メモリセルキャパシタの一方の電極の電位を変動させ、前記メモリセルキャパシタの一方の電極と他方の電極との間に分極を減少する方向の電位差が加わるようにした後、前記メモリセルキャパシタの強誘電体膜に記憶情報として書き込まれた分極の通常の読み出し動作を行うテストモードを具備することを特徴とする。
【００９１】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００９２】
図１は本発明の第１の実施の形態に係るＦＲＡＭの回路構成を示す図である。ＦＲＡＭ本体のセルアレイ構成は、前述の1998 VLSI Symposium で発表された１Ｔ−１Ｃ型１メガビットＦＲＡＭと同様のものを用いる。本実施の形態のＦＲＡＭは２Ｔ−２Ｃ型のセル構造を採用するためメモリサイズは５１２キロビットとなる。
【００９３】
図１に示す第１の実施の形態のＦＲＡＭの主要部は、ＮＭＯＳ１と強誘電体キャパシタ２からなる２個のメモリセルが、ＢＬj 及び／ＢＬj からなる１対のビット線と２本のワード線ＷＬi と２本のプレート線ＰＬi に接続されたマトリックス状のメモリセル領域と、イコライズ信号ＶEQにより１対のビット線を接地するＮＭＯＳ３からなるイコライザ回路と、ＰＭＯＳ４とＮＭＯＳ５及び信号電圧Ｖ/SAP、ＶSAN からなるセンスアンプ活性化部と、ＰＭＯＳ６とＮＭＯＳ７からなるセンスアンプと、ＮＭＯＳ８とカラムセレクト線ＣＳＬj からなるＤＱゲートと、ＤＱ線対から構成される。なお、ＳＮij、／ＳＮijは強誘電体キャパシタ２の蓄積ノード(上部電極）である。
【００９４】
このほか周辺回路として、カラムデコーダ９と、ロウデコーダ１０と、プレートドライバ１１が含まれる。また、第１の実施の形態のＦＲＡＭは、テストパッド１２と、カウンタ１３と、２個のＯＲゲート１４、１５からなるテスト回路をチップ上に備えている。このテスト回路によりテストパッド１２に加えられたテスト信号がカウンタ１に入力し、カウンタ１の出力が２本のワード線ＷＬi に入力される。
【００９５】
本第１の実施の形態では、上記VLSI Sympo.で発表されたようなプレート線ＰＬi を２本のロウ（２本のワード線ＷＬi ）で共有するセル構成を用いなかったが、このセル構成を用いても、同様に第１の実施の形態のテスト回路を用いることができる。
【００９６】
以下図２のタイミングチャートを参照して本発明のテスト回路の動作を具体的に説明する。
【００９７】
（１）図２に示すテストモードの開始に先立って、後に読み出す所望のデータパターンをメモリセルに書き込む。例えばオール“１”をテストするのであれば、ビット線ＢＬj 側の全メモリセルのセルキャパシタにはビット線ＢＬjからプレート線ＰＬiに向かう分極Ｐを、相補ビット線／ＢＬj 側の全メモリセル（ダミー側）にはその逆方向の分極Ｐを書き込む。
（２）テストモードにエントリするために、図２に示すようにテスト信号ＴＥＳＴを入力し、テストパッド１２を高レベル（以下高レベルを“Ｈ”、低レベルを“Ｌ”と書く）とする。
（３）テストモード動作の開始の際、イコライズ信号ＶEQを全て“Ｈ”とし、ビット線対ＢＬj 、／ＢＬj はイコライズされ“Ｌ”（０Ｖ）になっている。またワード線ＷＬi とプレート線ＰＬi は“Ｌ”（０Ｖ）に固定されている。
（４）図２に示すように、前記テスト信号ＴＥＳＴの立上がりでカウンタ１３が起動し、その出力はワード線昇圧回路（図示せず）に入力され、全ワード線ＷＬi が通常の読み出し電圧ＶPPと０Ｖとの間で一斉に連続的にオン／オフされる。消費電力の問題で全ワード線を一斉にオン／オフするのが困難であれば分割して行ってもよい。この間プレート線ＰＬi は“Ｌ”に固定されたままである。
【００９８】
上記のテストモード期間に、カウンタによって複数回（例えば１０3 〜１０4 回）連続的に２本のワード線ＷＬi がパルス駆動される。本実施の形態のＦＲＡＭはワード線２本を駆動する２Ｔ−２Ｃ型であるため、このとき、図１に示すセルキャパシタの蓄積ノードＳＮij と／ＳＮijの両方に、図２に小さく矢示したようなカップリングによるディスターブが現れる。
【００９９】
図１に示すように、ビット線ＢＬj 側のメモリセルにはビット線からプレート線に向かう分極Ｐを、相補ビット線／ＢＬj 側のメモリセルにはその逆方向の分極Ｐが書き込まれているため、図２の下部に示すように、ＢＬjと／ＢＬjとの間にカップリングによる電位の上がり方と下がり方の大きさに差が出ている。すなわち、ＢＬjでは、上がる電位＞下がる電位、となっているが、／ＢＬjでは分極の向きが逆であるため、上がる電位＜下がる電位、となっている。
【０１００】
先に図２２を用いて説明したように、このように微小なパルス状の電位差が、繰り返しＦＲＡＭのセルキャパシタに加わえられることにより、前記（１）項でセルキャパシタに書き込まれた分極量が減少する。したがって、図２のテストモードに引き続き行われる読み出しモードにおいて、当初書き込まれたテストパターンの変化を読みだせば、本実施の形態のＦＲＡＭに生じるディスターブの大きさを評価することができる。
【０１０１】
ＦＲＡＭの記憶データを読み出す実際の読み出し動作では、ワード線を選択してセンスアンプによる増幅を行い、読み出しデータをＤＱ(Data Quest)線対に送り出した後、再度ビット線対をイコライズする。
【０１０２】
しかし、前記テストモードに引き続き行われる読み出しモードでは、ワード線を複数回、連続的にオン／オフさせて、ＦＲＡＭセルに書き込まれた分極のカップリングによる変化を求めるだけであるから、ワード線のパルス駆動のたびごとに、書き込みデータをチップ外部に読み出す必要はない。したがって、複数回のパルス駆動を終了した後に、通常の読み出し動作を行えばよいので、高速なテスト動作が可能になる。
【０１０３】
次に図２の後半に示す読み出しモードについて説明する。テストモードに引き続き行われる読み出しモードは、通常の読み出し動作と同様である。
（５）ＶEQを“Ｌ”として、イコライザを解除し、入力されたロウアドレスをデコードして／ＲＡＳ信号により選択的にワード線ＷＬi を立ち上げ、続いてプレート線ＰＬi を０Ｖ−Ｖcc−０Ｖとパルス駆動する。
（６）次にビット線ＢＬj 、相補ビット線／ＢＬj に読みだされた記憶データをセンスアンプで比較増幅する。
（７）センス動作によって、読み出しデータの“Ｈ”又は“Ｌ”が確定した後に、プレート線ＰＬi を再びパルス駆動することによってセルキャパシタに分極電荷を再書き込みする。
（８）以上の動作が終了した後ワード線ＷＬi を立ち下げ、センスアンプを不活性にし、再度ビット線対をイコライズして読み出しモードを終了する。次にフェイルマップを作成し、フェイルの分布等を調べることによりディスターブの影響の評価を終了する。
【０１０４】
次に図３、図４に基づき本発明の第２の実施の形態のＦＲＡＭについて説明する。第２の実施の形態においても、先に図１７で説明したフロアプランを用いる。図３に、第２の実施の形態のＦＲＡＭについて、回路構成の主要部を示す。以下図４のタイミングチャートを参照して、第２の実施の形態におけるＦＲＡＭの具体的な動作について説明する。
【０１０５】
第１の実施の形態では、２Ｔ−２Ｃ型ＦＲＡＭについてのべたが、ここでは１Ｔ−１Ｃ型ＦＲＡＭについて説明する。図３に示すように、参照電位発生用のＮＭＯＳ１ａとダミーキャパシタ２ａからなるダミーセルと、ダミーワード線ＷＬ0 、ＷＬ1 と、ダミープレート線ＤＰＬと、ダミーワード線ドライバ１０ａと、ダミープレートドライバ１１ａが付加されている。なお、第２の実施の形態では、プレート線が２つのロウで共有される方式を用いなかったが、共有される方式を用いても同様に動作することができる。
【０１０６】
（１）図４に示すテストモードの開始に先立って、例えばオール“０”データすなわちプレート線からビット線に向かう分極を全メモリセルに書き込む。
（２）テストモードにエントリするために、図４に示すようにテスト信号ＴＥＳＴを入力し、テストパッド１２を“Ｈ”とする。
（３）テストモード動作の開始に当たり、イコライザ信号ＶEQをすべて“Ｈ”とし、ビット線対ＢＬj 、／ＢＬj 間はイコライズされている。また、ワード線ＷＬi とプレート線ＰＬi は“Ｌ”（０Ｖ）に固定されている。
（４）次にプレート線は“Ｌ”に固定したまま、前記テスト信号ＴＥＳＴによりカウンタ１３を起動し、全ワード線を複数回（例えば１０３〜１０４）０ＶとＶPPの間で一斉に連続的にパルス駆動する。消費電力の問題で全ワード線を一斉にオン／オフするのが困難であれば分割して行ってもよい。
（５）引き続き前記ディスターブ後の読み出しモードに移る。読み出しモードの動作は、１Ｔ−１Ｃ型ＦＲＡＭの通常の読み出し動作と同様である。すなわち、ＶEQを“Ｌ”としてイコライザを解除し、入力されたロウアドレスをデコードして／ＲＡＳ信号により選択的にワード線ＷＬi を立ち上げ、続いてプレート線ＰＬi を０Ｖ−Ｖcc−ＯＶとパルス駆動する。またダミープレート線ＤＰＬは０Ｖ−Ｖccに昇圧する。１Ｔ−１Ｃ型ＦＲＡＭにおいては、ダミープレート線ＤＰＬを用いてダミーキャパシタ２ａを駆動することにより／ＳＮij側に参照電位が発生する。
（６）次にＶ/SAP及びＶSAN でセンスアンプを活性化し、ＢＬj 側に読み出された書き込みデータと、／ＢＬj 側の参照電位とを比較増幅する。その後ダミープレート線ＤＰＬをさげる。
（７）センス動作によって読み出しデータと参照電位の“Ｈ”と“Ｌ”が確定した後、プレート線を再びパルス駆動することによってメモリセルに分極電荷を再書き込みする。
（８）以上の動作が終了した後、ワード線を立ち下げ、センス増幅を終了し、再度ビット線対をイコライズすることで読み出しモードを終了する。
【０１０７】
前記（５）項の過程で、ダミープレート線ＤＰＬを通じてダミーキャパシタ２ａを駆動することにより参照電位を発生させるのであるが、この時ダミープレート線ＤＰＬを駆動する電位を種々に変化することにより参照電位を変化することができる。
【０１０８】
１つの参照電位で上記のテスト動作を行った後、ダミープレート線を駆動する電位を変えて同様なテスト動作を繰り返せば、セルキャパシタに書き込まれた分極電荷のワード線を複数回駆動する前後における変化量を、実際に測定することができる。
【０１０９】
次に、本発明の第３の実施の形態について説明する。第３の実施の形態は、第２の実施の形態の変形例であり、特に参照電位を変化させることにより、ワード線を複数回駆動する前後におけるＦＲＡＭのセルキャパシタに書き込まれた分極電荷の変化量をテストする場合に、テスト時間の短縮を図るものである。
【０１１０】
先にのべた第１、第２の実施の形態では、全メモリセルへのテストパターンの書き込みを行った後に、イコライザ回路からもっとも遠いワード線を介してテスト用のカウンタからパルス信号を入力することにより、ＦＲＡＭセルにディスターブを与えてフェイルマップを作成し、強誘電体キャパシタに乗るディスターブを評価した。したがってこの評価を実施するためには、全メモリセルへのテストパターンの書き込みと読み出しを行う必要があった。
【０１１１】
また、第１、第２の実施の形態では、ＦＲＡＭのディスターブに対する良否判定がフェイルマップによりなされるために、分極電荷の変化量が一定のしきい値の範囲内で生じた場合にはその変化が見過ごされるという欠点があった。
【０１１２】
第２の実施の形態の説明において、最後にのべた参照電位を変化させる方法を用いれば、分極電荷の変化量を実際に測定することができるので、前記の欠点を除去することができる。しかし、参照電位を変化しつつ繰り返し分極電荷の変化量を測定するには長時間を要する。
【０１１３】
第３の実施の形態では、ビット線対を０Ｖにするイコライザ回路から一番遠い所にあるロウ（ワード線に連なるメモリセル）のみで試験を行うことにより、テスト時間の短縮を図った。次に、ダミーセルを備える１Ｔ−１Ｃ型ＦＲＡＭを例として、第３の実施の形態のテストモードの動作を具体的に説明する。
【０１１４】
（１）テストモード動作の開始に先立って、例えば“０”データすなわちプレート線からビット線に向かう分極を、イコライザ回路からもっとも遠い１本のワード線に連なるメモリセルにのみ書きむ。
（２）テストモードにエントリするためにテスト信号を入力し、テストパッドを“Ｈ”とする。
（３）テストモード動作の開始に当たり、ビット線対はイコライズされ、また、ワード線とプレート線は０Ｖに固定されている。
（４）プレート線を０Ｖに固定したまま、テスト信号によりカウンタを起動し、イコライザ回路から１番遠い前記１本のワード線を複数回（例えば１０3 〜１０4 ）連続的に０ＶとＶPPとの間でパルス駆動する。
（５）次に読み出しモード動作に移り、前記１本のワード線を再び立ち上げ、続いてプレート線及びダミープレート線も０Ｖ−Ｖcc−０Ｖとパルス駆動する。１Ｔ−１Ｃ型ＦＲＡＭの動作においては、このダミープレート線を通じたダミーキャパシタの駆動により相補ビット線／ＢＬj側に参照電位が出力する。
（６）次にセンスアンプを活性化し、ビット線に読み出された書き込みデータと相補ビット線の参照電位を比較増幅するセンス動作を行う。
（７）センス動作によって読み出しデータと参照電位の“Ｈ”と“Ｌ”が確定した後、プレート線を再びパルス駆動することによってメモリセルに分極電荷を再書き込みする。
（８）以上の動作が終了した後、ワード線ＷＬiを立ち下げ、センス動作を終了し、再度ビット線対をイコライズして読み出しモードを終了する。
【０１１５】
ここで、ダミープレート線を通じてダミーキャパシタを駆動することにより参照電位を発生させるのであるが、この時ダミープレート線を駆動する電位を種々に変化させることにより参照電位を変化することができる。
【０１１６】
１つの参照電位で上記のテストモード動作を行った後、ダミープレート線を駆動する電位を変えて同様なテストモード動作を繰り返せば、ワード線を複数回駆動した前後でセルキャパシタの分極電荷量が実際に減ったか否かを測定することができる。参照電位を少しずつ変化させ、そのたびごとにテストを繰り返す場合、この一本のロウのみでテストを行うことによりテスト時間の短縮を図ることができる。
【０１１７】
次に本発明の第４の実施の形態について説明する。第４の実施の形態は第１ないし第３の実施の形態の変形例である。前記第１ないし第３の実施の形態では、テストモード動作におけるワード線の昇圧電位は、通常の読み出し電位ＶPPがそのまま用いられたが、ＦＲＡＭの読み出し動作マージンを見込む場合には、これよりも高い電位でテストすることが考えられる。
【０１１８】
第４の実施の形態では、カウンタによりイコライザ回路からもっとも遠いワード線を複数回連続的にパルス駆動する場合、通常の読み出し電位ＶPPよりも高い例えば５．５Ｖと０Ｖとの間で前記ワード線をパルス駆動し、ビット線へのディスターブ量を増加させることができる。
【０１１９】
第４の実施の形態におけるその他のテストモード動作、及び読み出しモード動作は、前記第１ないし第３の実施の形態と同様であるため説明を省略する。なお、第４の実施の形態では、先に第３の実施の形態で説明した参照電位を少しづつ変化して、分極電荷のディスターブによる変化を測定する方法に加えて、ダミープレート線を駆動する電位を固定し、ワード線を昇圧する電位ＶPPを変化させ、強誘電体キャパシタにかかるディスターブを増加させることができる。このとき、第３の実施の形態で説明した１本のロウのみでテストを行えば、テスト時間の短縮が図られることはいうまでもない。
【０１２０】
次に、図５に基づき本発明の第５の実施の形態について説明する。図５に第５の実施の形態における主要部の回路構成を示す。図１及び図３との相違は、プレート線ＰＬi が２個のロウで共有されている点である。テスト回路としてテストパッド１２からテスト信号ＴＥＳＴを入力し、これを受けたカウンタ１３の出力がＯＲゲート１４を介してプレート線駆動回路（図示せず）に入力される。図６のタイミングチャートを参照して、第５の実施の形態におけるＦＲＡＭのテストモード動作について、具体的に説明する。
【０１２１】
（１）動作の開始に先立ち、後に読み出す所望のテストパターンをメモリセルに書き込む。例えばオール“１”を読み出すのであれば、ビット線ＢＬj 側の全メモリセルにはビット線からプレート線に向かう分極を、相補ビット線／ＢＬj 側の全メモリセルにはその逆を書き込む。
（２）テストモードにエントリするために、テスト信号ＴＥＳＴを入力しテストパッドを“Ｈ”とする。
（３）テストモード動作の開始に当たっては、ＶEQによりビット線対ＢＬj 、／ＢＬj の間はイコライズされている。ワード線ＷＬi とプレート線ＰＬi は０Ｖに固定されている。
（４）前記テスト信号ＴＥＳＴはカウンタ１３に入力され、これを受けたカウンタ１３の出力がＯＲゲート１４を介してプレート線駆動回路（図示せず）に入力され、プレート線ＰＬi が連続的にパルス駆動される。次にワード線ＷＬi は０Ｖに固定したまま、イコライザ回路からもっとも遠いロウの１本のプレート線を、前記カウンタにより複数回（例えば１０3 〜１０4 ）連続的に０ＶとＶccの間でパルス駆動する。
【０１２２】
ここで注意すべきことは、駆動しているプレート線電位と、これに伴い昇圧される上部電極の電位との間に、図２１（ｂ）で述べたような電位差が発生することである。この電位差が繰り返し加わることにより、図２２のヒステリシス曲線に示すようなセルキャパシタの分極の減少を生じる。
【０１２３】
（５）引き続き通常の読み出しモードに移行する。入力されたロウアドレスをデコードして選択的にワード線ＷＬi を立ち上げ、続いてプレート線ＰＬi を０Ｖ−Ｖcc−０Ｖとパルス駆動する。ダミーセル側でも同様な動作が行われる。
（６）次にセンス動作をする。
（７）センス動作によって“Ｈ”と“Ｌ”が確定した後、プレート線ＰＬi を再びパルス駆動することによってメモリセルに分極電荷を再書き込みする。
（８）動作終了後ワード線を立ち下げ、センス増幅を終了し、再度ビット線対をイコライズすることで読み出しモードを終了する。フェイルマップを作成し、フェイル分布等を調べる。
【０１２４】
次に図７、図８に基づき本発明の第６の実施の形態について説明する。図７に第６の実施の形態におけるＦＲＡＭの主要部の回路構成を示す。第６の実施の形態では、第１の実施の形態と同様、５１２キロビットの２Ｔ−２Ｃ型ＦＲＡＭを対象としてテストモードを説明する。
【０１２５】
第１の実施の形態では、テストパッドに入力されたテスト信号を受けたカウンタの出力が、ワード線昇圧回路に入力される場合について説明したが、本第６の実施の形態では、前記カウンタの出力がビット線ドライバに入力され、ビット線とＦＲＡＭセルキャパシタの上部電極とのカップリングによるディスターブをテストすることが前記第１の実施の形態と異なる。以下図８に示すタイミングチャートを参照して第６の実施の形態のテストモードについて具体的に説明する。
【０１２６】
（１）動作の開始に先立って、後に読み出す所望のテストパターンが書き込まれる。本実施の形態で問題となるのは、ビット線が正電位側に振れた場合に、ＦＲＡＭキャパシタの上部電極に誘起するカップリングによるディスターブであるから、注目する分極の向きは下部電極（プレート線）から上部電極（ビット線）の方向、すなわちデータ“０”である。
【０１２７】
ここではオール“０”のテストをする場合を考える。ビット線ＢＬj （図７にはｊ＝０、１の部分が示されている）側の全メモリセルにはプレート線ＰＬj からビット線ＢＬj に向かう分極が、相補ビット線／ＢＬj 側の全メモリセルにはその逆が書き込まれる。このビット線ＢＬj 側にのみ正のパルスを連続的に加える。
【０１２８】
また、例えばオール“１”をテストするのであれば、相補ビット線／ＢＬj 側の全メモリセルにはプレート線ＰＬj から相補ビット線／ＢＬj に向かう分極が、ビット線ＢＬj 側の全メモリセルにはその逆が書き込まれる。この場合には相補ビット線／ＢＬj 側にのみ正のパルスを連続的に加える。以下オール“０”をテストする場合についてのみ説明するが、オール“１”をテストする場合には、ビット線ＢＬj を相補ビット線／ＢＬj に置き換えれば全く同様である。
【０１２９】
（２）テストモード動作の開始に当たり、イコライズ信号ＶEQは全てオンのままで、ビット線対ＢＬj 、／ＢＬj の間はイコライズされている。又ワード線ＷＬ0 とプレート線ＰＬ0 （以下イコライザからもっとも遠いワード線ＷＬi とプレート線ＰＬi をＷＬ0 、ＰＬ0 と書く）も０Ｖに固定されている。
（３）テストモードにエントリするために０番のテストパッド（以下テストパッド０等と呼ぶ）に高レベル“Ｈ”を入力する。このテスト信号とカウンタ１３からの信号とがＡＮＤ回路１５ａを介してビット線ドライバ１６に入力され、ワード線ＷＬ0 とプレート線ＰＬ0 は０Ｖに固定したまま、ビット線ＢＬj 側のみが全て複数回、例えば１０3 〜１０4 回、連続的に０ＶとＶcc（電源電圧）との間でパルス駆動される。
【０１３０】
テストパッド１を選択した場合には、相補ビット線／ＢＬj 側のみが全て複数回、例えば１０3 〜１０4 回連続的に０ＶとＶccとの間でパルス駆動される。先にのべたように、テストモード動作では、実際の読み出し動作とは異なり、ビット線対のパルス駆動のたびごとに書き込みデータをチップ外部に読み出す必要はなく、強誘電体キャパシタの分極の両端に複数回のカップリングによる電位差が加えられた効果を知ればよいので、ビット線対を複数回パルス駆動した後に通常の読み出し動作を行えば、高速にテストを行うことができる。
【０１３１】
（４）引き続き通常の２Ｔ−２Ｃ型での読み出しモードに移行する。入力されたロウアドレスをデコードして選択的にワード線ＷＬi を立ち上げ、続いてプレート線ＰＬi を０Ｖ−Ｖcc−０Ｖとパルス駆動する。
（５）次にセンス動作をする。
（６）センス動作によって高レベル“Ｈ”と低レベル“Ｌ”が確定した後、プレート線を再びパルス駆動することによりメモリセルに分極電荷を再書き込みする。
（７）以上の動作が終了した後、ワード線を下降させ、センス増幅を終わり、再度ビット線対をイコライズすることでサイクルを終了する。フェイルマップを作成し、フェイルの分布等を調べる。
【０１３２】
次に、図９、図１０に基づき本発明の第７の実施の形態について説明する。図９に第７の実施の形態におけるＦＲＡＭの主要部の回路構成を示す。本実施の形態では、１メガビット１Ｔ−１Ｃ型ＦＲＡＭを例として、テストパッド１２から入力されたテスト信号ＴＥＳＴとカウンタ１３の出力が、ＡＮＤ回路１５ａを介してビット線ドライバ１６に入力するテスト回路のテストモード動作について、図１０のタイミングチャートを参照しながら具体的に説明する。
【０１３３】
（１）動作の開始に先立ち、後に読み出す所望のテストパターンをメモリセルに書き込む。第６の実施の形態でのべた２Ｔー２Ｃ型ＦＲＡＭでは、ビット線ＢＬj 側と相補ビット線／ＢＬj 側には反対方向の分極Ｐを書き込まなければならなかったが、本実施の形態の１Ｔ−１Ｃ型ＦＲＡＭでは、分極Ｐの向きは各セルで独立に定めることができる。ここで問題となるのは、ビット線が正電位の側に振れた時カップリングにより上部電極に誘起するディスターブなので、注目する分極Ｐの向きは下部電極（プレート線）から上部電極（ビット線）方向である。したがって、全メモリセルにはオール“０”、すなわちプレート線からビット線に向かう分極Ｐが書き込まれる。
（２）テストモードの開始に当たり、ＶEQは全てオンしたままでビット線対はイコライズされている。ワード線とプレート線も０Ｖに固定されている。
（３）テストモードにエントリするために、テスト信号ＴＥＳＴを“Ｈ”とし、テスト信号ＴＥＳＴとカウンタの出力とがＡＮＤ回路１５ａを介してビット線ドライバ１６に入力され、全てのビット線ＢＬj 及び相補ビット線／ＢＬj が複数回、例えば１０3 〜１０4 回、連続的に０ＶとＶccとの間でパルス駆動される。
【０１３４】
パルス駆動のカップリングによる書き込みデータの変化は、先にのべたようにビット線対を連続的に複数回パルス駆動した後、通常の続み出し動作を行えばテストを高速に行うことができる。
【０１３５】
読み出しモードは、先に説明した図８のタイミングチャートと同様に行われるため説明を省略する。読み出し動作を終了した後、当初メモリセルに書き込まれたテストデータパターンのフェイルマップを作成し評価する。
【０１３６】
次に図１１、図１２に基づき本発明の第８の実施の形態について説明する。図１１に、第８の実施の形態に係る２Ｔ−１Ｃ型ＦＲＡＭの主要部の回路構成を示す。第８の実施の形態では第６、第７の実施の形態と同様、ビット線対を比較増幅する際に、隣り合うビット線と相補ビット線とのカップリングにより、非選択セルに誘起するディスターブによる分極Ｐの減少を高速に評価するテストモードを提供する。
【０１３７】
後にのべる第９の実施の形態と異なる点は、本実施の形態ではカラムの部分的な活性化は行われないという点である。すなわち、１本のワード線をオンした場合、それに連なるセルが接続されるカラムは全て活性化され、センス増幅の後にセルデータが再書き込みされる。
【０１３８】
ここで問題となるのは、ビット線に正電位側の振れを加えた時にカップリングにより強誘電体キャパシタの上部電極に誘起するディスターブであるから、これを高速にテストするテストモードについて説明する。
【０１３９】
テストモードの動作を開始する前に、上記ディスターブを評価するため、テストパターンとしてあらかじめビット線対の強誘電体キャパシタに分極Ｐを書き込むための、書き込み動作について説明する。なお、図１２において、書き込み動作の詳細なタイミングチャートは記載されていない。
【０１４０】
（１）書き込み動作の開始に当たり、全てのワード線ＷＬj は“Ｌ”（０Ｖ）になっており、ビット線対は全て０Ｖにイコライズされている。／ＲＡＳは“Ｈ”固定、／ＣＡＳは“Ｌ”固定となっており、ロウとカラムには共にアドレスは入力されない。
（２）次にイコライズを解除し、全てのワード線をオンし、ビット線ドライバ１６を通じてビット線対に“Ｈ”と“Ｌ”を書き込む準備を行う。
（３）次に、ビット線ドライバ１６を通じて全てのカラムに対し、図１１に示すように、相補ビット線／ＢＬj 側からビット線ＢＬj 側に向いた分極Ｐを書き込む。
（４）次に、全てのビット線対をイコライズして０Ｖに引き下げ、全ワード線をオフする。
【０１４１】
以上の動作で、テストモードに移る前に、テストパターンとして全てのカラムへの／ＢＬj からＢＬj に向いた分極Ｐの書き込みと、引き続き行われるテストモード動作に対する準備が終了する。テスト信号の入力により引き続きテストモード動作が開始される。
（５）図１２のタイミングチャートに示すように、テストパッド０にテスト信号ＴＥＳＴ0 が入力した後、続いて再度イコライズを解除し、ビット線ＢＬj 側のビット線ドライバ１６によって全てのＢＬj に０Ｖ−Ｖcc−０Ｖのパルスを複数回、連続的に加える。
（６）最後に通常の読み出しモードで、アドレス信号ＡＤj を用いて１ビットづつ読み出せば、ディスターブの影響を評価することができる。
【０１４２】
第８の実施の形態では、相補ビット線／ＢＬj 側からビット線ＢＬj 側に向いた分極Ｐを書き込み、ＢＬj 側に０Ｖ−Ｖcc−０Ｖのパルスを複数回連続的に加えたが、分極Ｐを逆方向に書き込み、図１１に示すテストパッド１の側からテスト信号ＴＥＳＴ１を加えることにより、／ＢＬj 側にパルスを複数回連続的に加えて同様なテストを実施することができる。
【０１４３】
次に図１３、図１４に基づき、本発明の第９の実施の形態に係るＦＲＡＭについて説明する。第９の実施の形態における２Ｔ−１Ｃ型ＦＲＡＭの主要部における回路構成を図１３に示す。本実施の形態の回路構成は、基本的には図１１に示す第８の実施の形態と同様であるが、ビット線を駆動するビット線ドライバ１６と、ビット線対のイコライザ回路及びセンスアンプ活性化信号が、カラムアドレスとテストモード信号によって制御されることが第８の実施の形態と異なる。
【０１４４】
先に図２７において、従来の２Ｔ−１Ｃ型ＦＲＡＭの発展形態として発明者により検討された低消費電力の２Ｔ−１Ｃ型ＦＲＡＭの回路構成について説明したが、このとき低消費電力化は書き込み、読み出し動作をカラムごとに行い、センスアンプ等をカラムごとに活性化することによりなされた。
【０１４５】
図１３に示す第９の実施の形態は、この低消費電力ＦＲＡＭで問題点とされた、隣り合うビット線と相補ビット線とのカップリングによる選択カラムと非選択カラムとの間に生じるディスターブの評価を高速に行うものである。
【０１４６】
すなわち、低消費電力ＦＲＡＭのテストモードにおいて、カラムアドレスによって選択されたカラムのみビット線対のイコライズが解除され、ドライバによって交互に駆動されセンス増幅が行われる。また、カラムセレクト線ＣＳＬもカラムアドレスをデコードした信号により選択され、データはＤＱ線対を通じてチップ外部に出力される。
【０１４７】
これらの動作を実現するために、ＯＲ回路１９ａを用いてカラムアドレスＣＡj をテストアドレスＴＡj で制御し、その出力とビットドライブ信号ＢＤj をＡＮＤ回路１９に入力してビットドライバ１６を駆動し、さらにＡＮＤ回路２２でイコライザ回路を、ＮＡＮＤ回路２６とＡＮＤ回路２８でセンスアンプを、ＡＮＤ回路３０でＤＱゲートをそれぞれ制御する。なお、２０ないし２９のＯＲ回路により、ロウ方向の制御信号と共に対応するテスト信号を入力し、さらに各カラムに属する回路要素の選択・制御を可能にしている。
【０１４８】
先に図２７において、低消費電力２Ｔ−１Ｃ型ＦＲＡＭでビット線対の間のカップリングにより生じる選択カラムと非選択カラムとの間のディスターブをわかり易く説明するために、選択・非選択カラムとメモリセルの分極の方向を強調して描いたが、図１３に示す第９の実施の形態の回路構成でも、この図を参照することができる。また図１４には第９の実施の形態におけるＦＲＡＭのテストモード動作を示すタイミングチャートが示されている。次に、図１３、図１４を用いて本実施の形態の動作について説明する。
【０１４９】
（１）動作の開始に当たり、全てのワード線は０Ｖ、全てのビット線は０Ｖにイコライズされている。テスト信号ＴＥＳＴによりテストモードとしての動作が開始する。／ＲＡＳは“Ｈ”固定、／ＣＡＳは“Ｌ”固定となっており、ロウとカラムには共にアドレスは入力されない。テストアドレスＴＡj が入力され、カラムアドレスＣＡj(j:偶数) はテストモード動作の間“Ｈ”、ＣＡj （j:奇数）は最初にデータをビット線対に書き込む時のみ“Ｈ”であるがその後“Ｌ”となり奇数カラムは非選択となる。
（２）テスト信号ＴＥＳＴが入力された後、イコライズＥＱj を解除し、全てのワード線ＷＬi をオンし、ビット線ドライバ１６のドライブ信号ＢＤj 、／ＢＤj でビット線対に“Ｈ”と“Ｌ”を書き込む準備をする。
（３）次に、ビット線のドライブ信号ＢＤj 、／ＢＤj によって、全てのカラムに対しビット線ＢＬj 側に“０”を、相補ビット線／ＢＬj 側に“１”をテストパターンとして書き込む。
（４）次に全てのビット線対をイコライザＥＱj によって０Ｖにする。
（５）次に１カラムごとにイコライザＥＱj （ｊ：偶数）をオフにする。
（６）続いて／ＢＤj （ｊ：偶数）により相補ビット線／ＢＬj に０Ｖ−Ｖcc−０Ｖのパルスをｌ回又は複数回加える。
（７）その後ワード線ＷＬi をオフにし、全イコライズＥＱj をオンにし、テストモード動作を終了する。
（８）最後に非選択カラムへの書き込みデータを通常の読み出しモードで１ビットごとに読み出し、カップリングによるディスターブで当初書き込まれたテストパターンが変化したか否かを評価する。
【０１５０】
本実施の形態では奇数カラムを非選択として説明したが、通常は奇数カラムと偶数カラムを入れ替えて引き続き同様なテストモード動作を行い、全カラムのテストを終了する。また分極の向きを右から左としたが、左から右の方向に対しても同様なテストを行う。このとき選択カラムにおいて、相補ビット線／ＢＬj は０Ｖ固定とし、ビット線ＢＬj に０Ｖ−Ｖcc−０Ｖのパルスを加えればよい。
【０１５１】
次に図１５に基づき、本発明の第１０の実施の形態について説明する。図１５は図２７に対応し、第１０の実施の形態における２Ｔ−１Ｃ型ＦＲＡＭのセルアレイの一部を示す。本実施の形態では、選択カラム／非選択カラム／選択カラムという３カラム１組みが並んで配置されている。
【０１５２】
本実施の形態では、選択カラムでのパルス駆動の回数が左から１回、２回、３回…と異なるようにしている。このように、選択カラムにおけるビット線の駆動回数を変化させれば、駆動回数とディスターブによる誤動作との相関を同時に求めることができる。
【０１５３】
上記の説明では偶数カラムを非選択としたが、通常、引き続き奇数カラムを非選択として同様な動作を行い、全カラムのテストを終了する。また、非選択カラムの分極の向きを右から左としたが、左から右の方向に対しても同様なテストを行う。このとき、選択カラムにおいて左側のビット線は０Ｖ固定とし、左側のビット線には０Ｖ−Ｖcc−ＯＶのパルスを加える。
【０１５４】
次に図１６に基づき、本発明の第１１の実施の形態について説明する。図１６は図２７に対応し、第１０の実施の形態における２Ｔ−１Ｃ型ＦＲＡＭの回路の一部を示している。第６、第７の実施の形態等はセルアレイ全体に及ぶテストであったが、先に１Ｔ−１Ｃ型ＦＲＡＭについてのべたようにこれを部分的に行うこともできる。図１１は２Ｔ−１Ｃ型ＦＲＡＭにおいて、イコライザ回路３２からもっとも遠いロウのみを用いてテストを行う例である。
【０１５５】
なお本発明は上記の実施の形態に限定されることはない。
【０１５６】
【発明の効果】
上述したように本発明の強誘電体メモリのテストモードによれば、読み出し等の強誘電体メモリの動作時に、パルス又はステップ状に変化するワード線、ビット線、プレート線等の電圧変化が、これらの配線とメモリセルを構成する強誘電体キャパシタの電極との間の容量結合を介して、非選択の強誘電体キャパシタに書き込まれた分極を変化させるディスターブの大きさを高速に評価し、デバイス設計やデバイス仕様の設定にフィードバックすることができる。これらのディスターブは、必ずしも容量結合を介して直接高誘電体キャパシタの電極に誘起されるものばかりでなく、例えばビット線対の間の容量結合を介して非選択の強誘電体キャパシタに書き込まれた分極を変化させる場合もあるが、本発明の強誘電体メモリのテストモードによれば、キャパシタ電極との直接的カップリングによるディスターブ、又は配線間の容量結合を介してキャパシタ電極に加わるディスターブのいずれであっても、各種の回路構成の強誘電体メモリについて高速なディスターブの評価を行うことが可能になる。
【図面の簡単な説明】
【図１】第１の実施の形態に係る強誘電体メモリの回路構成を示す図。
【図２】第１の実施の形態に係る強誘電体メモリのタイミング波形図。
【図３】第２の実施の形態に係る強誘電体メモリの回路構成を示す図。
【図４】第２の実施の形態に係る強誘電体メモリのタイミング波形図。
【図５】第５の実施の形態に係る強誘電体メモリの回路構成を示す図。
【図６】第５の実施の形態に係る強誘電体メモリのタイミング波形図。
【図７】第６の実施の形態に係る強誘電体メモリの回路構成を示す図。
【図８】第６の実施の形態に係る強誘電体メモリのタイミング波形図。
【図９】第７の実施の形態に係る強誘電体メモリの回路構成を示す図。
【図１０】第７の実施の形態に係る強誘電体メモリのタイミング波形図。
【図１１】第８の実施の形態に係る強誘電体メモリの回路構成を示す図。
【図１２】第７の実施の形態に係る強誘電体メモリのタイミング波形図。
【図１３】第９の実施の形態に係る強誘電体メモリの回路構成を示す図。
【図１４】第９の実施の形態に係る強誘電体メモリのタイミング波形図。
【図１５】第１０の実施の形態における１本のワード線に連なる強誘電体メモリのセル構造を示す図。
【図１６】第１１の実施の形態における１本のワード線に連なる強誘電体メモリのセル構造を示す図。
【図１７】従来の１メガビット強誘電体メモリの構造を示す図であって、
（ａ）はフロアプランを示す図。
（ｂ）はメモリセルの回路構成を示す図。
【図１８】従来の１メガビット強誘電体メモリの上面図。
【図１９】従来の１メガビット強誘電体メモリの各部の断面図。
【図２０】ワード線を駆動した時の主要ノードの波形を示す図であって、
（ａ）はワード線の駆動電圧を示す図。
（ｂ）は強誘電体キャパシタの上部電極電位の拡大図。
（ｃ）はビット線電位の拡大図。
【図２１】プレート線を駆動した時の主要ノードの波形を示す図であって、
（ａ）はプレート線の駆動電圧を示す図。
（ｂ）は強誘電体キャパシタの電極電位の拡大図。
【図２２】強誘電体キャパシタの電極電位差と分極Ｐのヒステリシス特性を示す図。
【図２３】従来の２Ｔ−１Ｃ型強誘電体メモリの回路構成を示す図。
【図２４】従来の２Ｔ−１Ｃ型セルキャパシタの読み出しにおけるプレート線、ビット線間の電位差と分極Ｐの関係をヒステリシス特性上に示す図であって、
（ａ）は“０”読み出しを示す図。
（ｂ）は“１”読み出しを示す図。
【図２５】従来の２Ｔ−１Ｃ型強誘電体メモリの発展形態として検討された低消費電力の２Ｔ−１Ｃ型強誘電体メモリを示す図。
【図２６】従来の２Ｔ−１Ｃ型強誘電体メモリのタイミング波形図。
【図２７】従来の２Ｔ−１Ｃ型強誘電体メモリの回路構成において、選択、非選択カラムの分極Ｐの向きとビット線間のディスターブの関係を示す図。
【符号の説明】
１…メモリセルのＮＭＯＳトランジスタ
１ａ…ダミーセルのＮＭＯＳトランジスタ
２…強誘電体キャパシタ
２ａ…ダミーセルキャパシタ
３…イコライザ回路のＮＭＯＳトランジスタ
４…センスアンプ活性化用ＰＭＯＳトランジスタ
５…センスアンプ活性化用ＮＭＯＳトランジスタ
６…センスアンプのＰＭＯＳトランジスタ
７…センスアンプのＮＭＯＳトランジスタ
８…ＤＱゲートＮＭＯＳトランジスタ
９…カラムデコーダ
１０…ロウデコーダ
１０ａ…ダミーワード線ドライバ
１１…プレートドライバ
１１ａ…ダミープレートドライバ
１２…テストパッド
１３…カウンタ
１４、１５…ＯＲ回路
１５ａ…ＡＮＤ回路
１６…ビット線ドライバ
１７…分離用ゲートＮＭＯＳトランジスタ
１８…センスアンプ
１９…ＡＮＤ回路
１９ａ…ＯＲ回路
２０、２１…ＯＲ回路
２２…ＮＡＮＤ回路
２３〜２５…ＯＲ回路
２６…ＮＡＮＤ回路
２７…ＯＲ回路
２８…ＡＮＤ回路
２９…ＯＲ回路
３０…ＡＮＤ回路
３１…ビット線ドライバ
３２…イコライザ
５０…メモリセルブロック
５１…ビット線
５２…ワード線
５３…プレート線
５４…強誘電体キャパシタ上部電極
５５…ビット線／１Ａｌ・コンタクト
５５ａ…強誘電体膜
５６…１Ａｌ／ドレイン・コンタクト
５７…１Ａｌ／ソース・コンタクト
５８…１Ａｌ／上部電極・コンタクト
５９…シリコン基板
６０…ソース／ドレイン拡散層
６１…素子分離絶縁膜
【発明の属する技術分野】
本発明は強誘電体メモリ全般に係り、特に低消費電力化を目指した強誘電体メモリの読み出し動作において、非選択メモリセルへの誤書き込みを評価する機能を備えた強誘電体メモリに関するものである。
【０００２】
【従来の技術】
従来開発された強誘電体メモリとして、例えば 1998 年のVLSI Circuit Symposiumにおける“A 42.5mm2 1Mb Nonvolatile Ferroelectric Memory Utilizing Advanced Architecture for Enhanced Reliability ”(VLSI Circuit Sympo. Digest of Technical Papers, pp.242-245,1998）と題する発表がある。この文献では、低消費電力化を目指した１メガビットの強誘電体メモリの構成と性能が示されている。
【０００３】
図１７（ａ）に示すように、この１メガビット強誘電体メモリはメモリセルアレイが３２個のメモリセルブロック５０に分割される。図１７（ａ）では片側の１６個のメモリセルブロック５０のみを示しているが、実際には破線で矢示した方向に折り返すように、メモリセルアレイが拡張されている。
【０００４】
図１７（ａ）に示す強誘電体メモリのパターンレイアウトは、チップの中央部に横に長いカラムデコーダが形成され、センスアンプを介してその両側にメモリセルブロック５０が配置される。また、長手方向がカラムデコーダと直角になるように、その両側にロウデコーダとプレートドライバが形成され、
図１７（ｂ）に示すメモリセルは、ＭＯＳトランジスタ１からなるスイッチと、ＰＺＴ（ＰｂＺｒ(Ｔｉ)Ｏ3）等の強誘電体を誘電膜とするセルキャパシタ２と、ワード線ＷＬと、プレート線ＰＬと、ビット線ＢＬとから構成される。
【０００５】
なお、図１７（ｂ）では、１個のＭＯＳトランジスタと１個のセルキャパシタからなる１トランジスタ−１キャパシタ型（以下１Ｔ−１Ｃ型と呼ぶ）のメモリセルを示しているが、高集積化のため実際には隣接する２個のメモリセルがプレート線ＰＬを共通にして折り返すように形成される。
【０００６】
後に説明するように、プレート線ＰＬに接続されるセルキャパシタ２の電極はシリコン基板側に配置されるので下部電極と呼び、ＭＯＳトランジスタ１のソースに接続されるセルキャパシタ２の電極を上部電極と呼ぶ。
【０００７】
図１７（ａ）に示すように、１本のワード線ＷＬが複数のメモリセルブロック５０を横断して選択されるが、プレート線ＰＬは図にハッチで示す選択ブロック５０に属するものだけが駆動され、センスアンプは選択カラムに属するものだけが活性化される。この文献では次の２点が成立することを前提としている。
【０００８】
（１）複数の非選択ブロックを横断して１本のワード線が選択されるが、プレート線とセンスアンプが駆動または活性化されなければ、オンしたワード線に連なるセルのデータは破壊されない。
（２）２本のワード線で１本のプレート線を共有しているので、一方の選択されたワード線をオンし、プレート線を駆動してセルキャパシタ２に記憶されたデータを読み出せば、他方の非選択ワード線側のセルキャパシタも共通のプレート線により駆動されるが、この時オフした非選択ワード線は低レベルであるためこれに連なるＭＯＳトランジスタはオフとなり、したがってここに直列接続された非選択セルキャパシタの記憶データは破壊されない。
【０００９】
しかし、この文献に示されたデバイス構造について発明者が３次元容量シミュレータＤＩＡＭＯＮＤ及び回路シミュレータＳＡＰＰＨＩＲＥを用いて数値解析を行った結果、これらの前提条件は必ずしも成立しないことが明らかになった。
【００１０】
すなわち、読み出し動作時における配線及び電極間のカップリングにより、非選択セルの記憶データが減少するリードディスターブを生じることが明らかになった。
【００１１】
前記（１）項、（２）項に対応してこの問題を示せば次のとおりである。
（１）非選択ブロックにおいて、ワード線とビット線、及びワード線と上部電極とのカップリングにより分極量として蓄えられた記憶データが減少する。
（２）非選択ワード線側のセルキャパシタのプレート線を駆動すれば、セルキャパシタと直列に接続されたトランジスタがオフ状態であっても、セルキャパシタの上部電極と下部電極との間にカップリングによる過度的な電位差が発生するため、分極量として非選択ワード線側のメモリセルに書き込まれた記憶データが選択されたメモリセルの読み出し動作により減少する。
【００１２】
次に図１８乃至図２２を用いて解析結果を詳細に説明する。ここでは読み出そうとするメモリセルにプレート線からビット線向きの分極が書き込まれている場合を検討する。前記の文献ではメモリセルの構造の詳細は明らかにされていないが、ＦＲＡＭ（Ferroelectric Random Access Memory の略称）のセル構造が図１８及び図１９のような上面図と断面図を有するものと想定して解析を行った。
【００１３】
図１８に示すＦＲＡＭセルの平面構造は、２層目のアルミ配線からなるビット線５１と、これと直交するように下部に配置されるワード線５２と、ワード線５２に沿ってビット線５１及びワード線５２の間に配置され、セルキャパシタの下部電極となる幅の広いプレート線５３と、その上部電極５４と、シリコン基板上に形成されたＭＯＳトランジスタのソース／ドレイン拡散層と、１層目のアルミ配線（図で１Ａｌと記載）を介してこれらを相互に接続する５５乃至５８のコンタクトから構成される。
【００１４】
前記ＦＲＡＭセルの断面構造を図１９に示す。図１８と対応する構成要素に同一の参照番号を付して、詳細な説明を省略する。なお、図１９ではさらに強誘電体膜５５ａと、シリコン基板５９と、ＭＯＳトランジスタのソース／ドレイン拡散層６０と、アイソプレーナ型の素子分離絶縁膜６１が示されている。その他の太いハッチで示した部分はＳｉＯ2 からなる層間絶縁膜である。
【００１５】
図１９の断面構造から、プレート線５３が強誘電体膜５５ａを備えるセルキャパシタの下部電極をなすこと、また、ワード線５２の一部がＭＯＳトランジスタのゲ−ト電極を兼ねることがわかる。
【００１６】
３次元容量シミュレータＤＩＡＭＯＮＤを用いて、前記ＦＲＡＭのセル構造につき、配線及び電極間の容量シミュレーションを実施し、次に示すような結果が得られた。
【００１７】
ワード線とビット線との交差部における両者の容量 ：１．６８ｆＦ
ワード線と上部電極間の容量 ：１．２８ｆＦ
基板にコンタクトを接続している方のビット線容量 ：６．１３９ｆＦ
基板にコンタクトを接続していない方のビット線容量：０．９９ｆＦ
なおワード線５２とビット線５１との交差部における両者の容量を計算する時には、ワード線５２のゲートポリシリコンの下にソース／ドレイン拡散層６０のｎ+ 領域が、横方向拡散により片側０．１７５μｍだけ食い込んでいるものと仮定した。
【００１８】
ここで１対のビット線５１が、５１２本のワード線をまたぐとすれば、ビット線の寄生容量は一本当たり、
（６．１３９＋０．９９１）×５１２／４＝９１２．６４ｆＦ
となる。
【００１９】
また、基板上のｎ+ 拡散層にコンタクトを接続しているビット線の、前記ｎ+ 拡散層の接合容量は、面積項を０．４ｆＦ／μｍ2 、周辺項を０．３７ｆＦ／μｍ2 として計算すれば、ビット線１本当たり、
（１．６４＋３．１０８）×５１２／４＝６０７．７４４ｆＦ
となる。
両者を合計すれば、ビット線１本当たりの寄生容量は１５２０．３８４ｆＦとなる。
【００２０】
以上の結果をＦＲＡＭの等価回路に入力し、容量結合によるカップリングの発生状況を求めた。なお、ここで用いた等価回路では、センスアンプに隣接して１対のビット線を接地するイコライザが配置され、ワード線及びプレート線はこれと反対側の端に位置するものが選択される場合について検討した。またビット線のＲ＊Ｃ遅延については、Π型等価回路を用いて評価した。
【００２１】
この等価回路を用いてシミュレーションを実施した結果、図２０（ａ）に示すようにワード線１本のみを立ち上げた場合、セルキャパシタの上部電極とビット線の電位がカップリングにより図２０（ｂ）、図２０（ｃ）に示すよう変化することがわかった。
【００２２】
すなわち、上部電極はワード線の立ち上げ時に２０ｍＶ上昇し、立ち下げ時に３０ｍＶ下降する。またビット線は、ワード線の立ち上げ時に１４ｍＶ上昇し、立ち下げ時に１２ｍＶ下降する。
【００２３】
このとき、シミュレーションにおける分極の向きは、プレート線（下部電極）からビット線側（上部電極）に向かう方向となっている。したがって図２２に示すように、ヒステリシス曲線の微分係数は、ＶPL−ＶBL（プレート線ＰＬとビット線ＢＬとの電位差）が負の方向に変化する方が正の方向に変化するよりも大きい。このように同一ワード線が何度も選択されて、これと交差する非選択ブロックのビット線にカップリングによる電位が伝わり、強誘電体キャパシタの両端に何度もパルス状の微小な電位差が加わることが十分考えられる。
【００２４】
このような場合、図２２のヒステリシス曲線に太く矢示したように、加えられたパルスの回数に応じて分極Ｐが減少する。すなわち、非選択メモリセルに分極Ｐとして書き込まれた記憶データが消失することになる。
【００２５】
以上、プレート線が駆動される前の段階でオンした、高レベル状態のワード線に連なる、非選択ブロックのセルキャパシタに加わるディスターブについて説明したが、次にプレート線を駆動した場合の問題についてのべる。プレート線を立ち上げた時に、オフしている低レベル状態のワード線に連なるセルキャパシタに加えられるディスターブを図２１に示す。
【００２６】
図２１（ａ）はプレート線駆動によるプレート線電位の変化を示すタイミングチャート、図２１（ｂ）はこのとき生じる下部電極と上部電極の電位差を示す拡大図である。
【００２７】
図２１（ｂ）に示すように、プレート線の駆動により下部電極と上部電極の間に６０ｍＶもの電位差が生じている。先にのべたように、ＦＲＡＭの読み出し動作において同一のプレート線が何度も選択され、その結果、オフしている低レベルのワード線に連なる非選択の強誘電体セルキャパシタの両端に、何度もパルス状の電位差が加わることが十分考えられる。このような場合にも、図２２のヒステリシス曲線に太く矢示したように、加えられたパルスの回数に応じて分極Ｐの減少を生じることになる。
【００２８】
以上、従来の１Ｔ−１Ｃ型強誘電体メモリについて問題点を説明したが、このほか、強誘電体薄膜を用いたセルキャパシタ２個とＭＯＳトランジスタ２個から１メモリセルを構成し、これに分極の向きという形でデータを蓄積する２トランジスタ−２キャパシタ型（以下２Ｔ−２Ｃ型と略称する）強誘電体メモリが提案されてきた。
【００２９】
このメモリは不揮発性で読み出しが高速に行えるという特徴があるため、近年研究開発が活発に行われるようになってきた。２Ｔ−２Ｃ型ＦＲＡＭのセル構造の特徴は、先に図１８、図１９を用いて説明したように、ビット線を２層目のアルミ配線で形成し、強誘電体キャパシタの上部電極を１層目のアルミ配線で形成することである。両者の間には絶縁用の酸化膜が介在するのみであるため、両者のカップリング容量が無視できない状況になっている。
【００３０】
３次元容量シミュレータ、ＤＩＡＭＯＮＤによってこれらの容量値を求めたところ、上部電極の容量そのものは０．２４９ｐＦ、これとビット線との間のカップリング容量は０．４２４ｆＦとなり、ビット線に振幅３．３Ｖの信号電圧が加われば、上部電極は５．６ｍＶのディスターブを受けることが明らかになった。また、２Ｔ−２Ｃ型ＦＲＡＭのほかに、１個の強誘電体キャパシタを２個のＭＯＳトランジスタではさんだ２Ｔ−１Ｃ型の構造が提案されてきた。
【００３１】
(U.S.P.4,888,733)。
【００３２】
このＦＲＡＭは、記憶データを強誘電体キャパシタの分極の方向として書き込み、不揮発性であることについては、現在製品化されている２Ｔ−２Ｃ型ＦＲＡＭや研究開発途上の１Ｔ−１Ｃ型ＦＲＡＭと同様である。
【００３３】
先にのべた２Ｔ−２Ｃ型では、ビット線ＢＬ及び相補ビット線／ＢＬに連なる強誘電体キャパシタに反対向きの分極を書き込んで読み出しを行うため、参照電位を作る必要がないという利点がある反面、１個のセルを２個の強誘電体キャパシタと２個のＭＯＳトランジスタで作るために高集積化には不利である。
【００３４】
一方１Ｔ−１Ｃ型では、集積度の点では２Ｔ−２Ｃ型よりも有利であるが、参照電位を作るのが難しいという問題があった。また、両者に共通の問題点として、図１８に示すように、プレート線５３はワード線５２と平行に走っており、読み出し時には多くの強誘電体キャパシタを一斉に昇圧しなければならず、このためプレートドライバが非常に大きくなり、かつ昇圧そのものに時間を要するという欠点があった。次に図２３を用いて、２Ｔ−１Ｃ型ＦＲＡＭの回路構成を説明する。
【００３５】
図２３に示す２Ｔ−１Ｃ型ＦＲＡＭのメモリセル領域は、２個のトランスファーゲートＭＯＳトランジスタ１の間に、それぞれ接続されたＣi0〜Ｃij（ｉ、ｊは自然数）からなる強誘電体キャパシタ２と、ＭＯＳトランジスタ１のゲートに接続されるワード線ＷＬi と、前記ＭＯＳトランジスタ１のソース／ドレインにそれぞれ接続されるＢＬ0 、／ＢＬ0 〜ＢＬj 、／ＢＬj からなるビット線から構成される。これらのビット線はＢＤ0 、／ＢＤ0 〜ＢＤj 、／ＢＤj からなるビット線及び相補ビット線ドライバ１６を介して駆動される。
【００３６】
イコライザは、ＭＯＳトランジスタ３のゲートにイコライズ信号ＶEQを与えることにより、ＢＬj 、／ＢＬj 等からなる１対のビット線を互いに接続し０Ｖに接地することによりＦＲＡＭの高速読み出しを可能にする。
【００３７】
ＭＯＳトランジスタ１７からなる分離用ゲートは、信号Ｖφt0 、Ｖφt1 により、前記メモリセル領域のブロック選択を行い、センスアンプ１８は、信号電圧Ｖ/SAP、ＶSAN により活性化され、前記１対のビット線から出力される記憶データを比較増幅する。
【００３８】
ＭＯＳトランジスタ８からなるＤＱ（Data Quest）ゲートは、ＣＳＬ0 〜ＣＳＬj のカラムセレクト信号により、１対のビット線からなるメモリセルのカラムを選択し、ＤＱ線対に記憶データを入出力する。
【００３９】
図２３に示すように、２Ｔ−１Ｃ型では強誘電体キャパシタＣij（ｉ、ｊは自然数）は、ワード線に垂直な１対のビット線を通じて駆動されるので、ファーストページ、ＥＤＯ（Enhanced Data Output）、ＥＤＯバースト等のように、ワード線を選択してこれに連なるメモリセルのデータを一斉に出力することはできない。
【００４０】
しかし、ビット線を通じて駆動されるのは選択された１個の強誘電体キャパシタと１対のビット線に連なるトランスファーゲートＭＯＳトランジスタ１のソース・ドレイン拡散層容量だけであり、ビット線ドライバ１６も小さくてよい上に、プレート線も存在しないので、その昇圧に時間を要することもない。
【００４１】
ここでＥＤＯとは、ファーストページモードをさらに高速化したもので、ハイパーページモードとよばれる。ファーストページモードでは、ワード線を選択した後アドレス遷移検出回路を用いて列アドレスの切り替えを検知し、ＣＡＳの立ち上がりを待たずにアクセスを開始することによりページモードでの読み出しを高速化している。
【００４２】
ファーストページモードで動作サイクルを高速化すれば、データ出力期間が短くなりタイミング設計が困難になる。ＥＤＯではＣＡＳの立ち下がりエッジでデータの出力を止めるのではなくて、次のＣＡＳの立ち上がりエッジまでデータの出力が延長される。
【００４３】
また、ＥＤＯをさらに高速化しようとすれば、アドレスを外部から高速に切り替える必要を生じ、再びタイミング設計が困難になる。これを解決するために、ＥＤＯバーストでは、アドレスを外部から切り替えるのではなくて、内部でアドレスを発生させることによりさらに高速化を図ることができる。
【００４４】
２Ｔ−１Ｃ型ＦＲＡＭは、集積化という点では少なくとも２Ｔ−２Ｃ型ＦＲＡＭよりは有利であり、また、参照電位を作る必要がないという利点がある。この２Ｔ−１Ｃ型ＦＲＡＭ技術は、特許 (U.S.P.4,888,733)としてラムトロン社より提案があったのみでその後研究がなされておらず、低消費電力化等の技術開発も全くなされていなかった。
【００４５】
２Ｔ−１Ｃ型ＦＲＡＭのセル構造に対しては平面図や断面図は示されておらず、したがって、ＤＩＡＭＯＮＤの計算結果もなされていないが、先にのべた１Ｔ−１Ｃ型又は２Ｔ−２Ｃ型ＦＲＡＭのように、記憶データをセンスアンプにより比較増幅する際、ビット線からセルキャパシタの上部電極に同様なディスターブを生じる問題を回避することができない。
【００４６】
このように２Ｔ−１Ｃ型ＦＲＡＭでは、ビット線と強誘電体キャパシタの上部電極との間のカップリング容量が無視できない構成に付随する問題を解決しなければならないが、この問題は必ずしも２Ｔ−１Ｃ型に限定されるものではなく、一般にビット線と強誘電体キャパシタの上部電極との間のカップリング容量が無視できない構成に付随するものである。また、ＦＲＡＭの構成を２Ｔ−１Ｃ型に限定すれば、このカップリング容量が無視できる場合でも、ビット線の振幅がセルキャパシタにディスターブを及ぼすことが考えられる。
【００４７】
次に、従来ＦＲＡＭの低消費電力化についてなされた技術開発に関連して、２Ｔ−１Ｃ型ＦＲＡＭに特徴的な、ビット線と強誘電体キャパシタの上部電極とのカップリング容量とは無関係なディスターブについて説明する。
【００４８】
先に図１７の１Ｔ−１Ｃ型ＦＲＡＭについてのべたように、セルアレイを３２個のブロックに分割し、ワード線はブロックを横断して選択されるが、プレート線は選択されたブロックに属するものだけを駆動し、センスアンプは選択カラムに属するもの１個だけを活性化すれば低消費電力化を図ることができる。
【００４９】
このとき、ワード線は非選択ブロックを横断して選択されても、プレート線とセンスアンプさえ駆動又は活性化されなければ、非選択ブロック及び非選択カラムに連なるセルの記憶データは破壊されない。
【００５０】
この考え方を従来の２Ｔ−１Ｃ型ＦＲＡＭに拡張すれば、データの読み出し方式としてカラムアドレスをデコードすることによりビット線対を選択的にイコライズ解除してドライブし、センスアンプをカラムごとに活性化して比較増幅すれば読み出すカラムのみが充放電されるため低消費電力化に役立つと考えられる。この間の事情を説明するために、まず２Ｔ−１Ｃ型のＦＲＡＭの基本的な読み出し動作についてのべる。
【００５１】
先に図２３を用いて説明した従来の２Ｔ−１Ｃ型ＦＲＡＭの回路構成について、図２６のタイミングチャートを参考に、擬似ＳＲＡＭ(pseudo-Static Random Access Memory ) モードによる通常の読み出し動作を説明する。
【００５２】
（１）動作の開始にあたり、全てのワード線電圧ＶWLi は０Ｖになっており、ビット線はイコライズ電圧ＶEQを高レベル（以下“Ｈ”とよぶ）にすることにより、全て０Ｖにイコライズされている。
（２）／ＲＡＳ( ＲＡＳ; Row Adress Strobe と相補な信号) を下降させ、／ＣＡＳ（ＣＡＳ; Column Adress Strobeと相補な信号）をこれと同期して立ち上げる
。／ＲＡＳの下降エッジでロウアドレスＲＡ0 を、／ＣＡＳの上昇エッジでカラムアドレスＣＡ0 を取り込む。
（３）次にロウアドレスＲＡ0 をデコードして選択的にワード線電圧ＶWLiを立ち上げ、カラムアドレスＣＡ0 をデコードして選択的にビット線対のイコライズ電圧ＶEQ00を“Ｌ”とし、イコライズを解除する。ワード線電圧ＶWLi の立ち上げと同時に一方の分離用ゲート電圧Ｖφt1 を昇圧し、／ＢＬ0 に出力する記憶データをセンスアンプに入力するよう準備する。
（４）次に、イコライズを解除したビット線対において、一方のビット線ＢＬ0 を０ＶからＶccに昇圧し、再び０Ｖに戻す。その後Ｖφt1 を０Ｖに戻して／ＢＬ0 側のＭＯＳトランジスタ１７をオフすることにより、出力データをセンスアンプＳ／Ａの一方のノード１＊に保持する。
【００５３】
最初にＢＬ0 から／ＢＬ0 の向き（正方向）の分極がセルキャパシタに“０”データとして書き込まれていた場合、分極Ｐとセルキャパシタの端子電庄との関係は、図２４（ａ）のヒステリシス曲線上に示した軌跡を描く。一方逆向き（負方向）の分極Ｐが“１”データとして書き込まれていた場合、図２４（ｂ）のヒステリシス曲線上に示した軌跡を描く。両図において、▲１▼は分極Ｐの初期状態、▲２▼はビット線ドライバ／ＢＤ0 を通じて／ＢＬ0 をＶccに昇圧した状態、▲３▼は／ＢＤ0 を再び０Ｖに戻した状態である。
【００５４】
ここで重要なことは、両図の▲１▼と▲３▼の破線に矢示したように、負方向の分極Ｐが書き込まれていた場合には、正方向の分極Ｐが書き込まれていた場合に比べて、／ＢＬ0 に残る電位が大きいことである。
【００５５】
（５）続いてＶφt0 を用いてＢＬ0 側のＭＯＳトランジスタ１７をオンした後にＢＬ0 をＶccまで昇圧し再び０Ｖに戻すことによってＢＬ0 に電荷を読み出す。
【００５６】
最初に正方向の分極Ｐが書き込まれていた場合、分極Ｐとセルキャパシタの端子電庄との関係は図２４（ａ）のヒステリシス曲線の続きに示した軌跡を描く。一方負方向の分極Ｐが書き込まれていた場合は図２４（ｂ）のヒステリシス曲線の続きに示した軌跡を描く。両図において▲４▼はビット線ドライバＢＤ0 を通じてＢＬ０をＶccに昇圧したものである。また▲５▼はＢＬ0 を再び０Ｖ戻したものである。
【００５７】
続いてＢＬ0 側のＭＯＳトランジスタ１７をオフし、書き込みデータをセンスアンプＳ／Ａの他方のノード０＊に保持し、センスアンプＳ／Ａによる比較増幅の後にカラムセレクトラインＣＳＬ0 を選択してＤＱ線対を通じて書き込みデータをチップ外部に読み出す。
【００５８】
ここで重要なことは、最初に正方向の分極が書き込まれていた場合には、／ＢＬ0 の電位は最初のパルス駆動の後あまり上昇せず、そのため次のパルス駆動によって電位が十分に上昇する余地があるために、ＢＬ0 側に高い電位が出るということである。
【００５９】
一方、最初に負方向の分極が書かれていた場合は、／ＢＬ0 の電位は最初のパルス駆動の後高い電位に上昇し、そのため次のパルス駆動によって十分に電位が上昇する余地は少なく、結局ＢＬo 側に低い電位が出るということである。
【００６０】
この動作においては、ビット線対イコライザの解除、プレート線の駆動、センスアンプによる比較増幅、カラムセレクト線ＣＬＳの選択等をカラムアドレスをデコードして行っている。したがって非選択カラムは全く動作せず、消費電力を低減することができる。
【００６１】
（６）最後に分離用ゲート電圧Ｖφt0 、Ｖφt1 を“Ｈ”としてビット線対のＭＯＳトランジスタ１７を共にオンとし、メモリセルに再書き込みを行った後、ワード線を閉じ、センスアンプを非活性にし、ビット線をイコライズすることにより読み出し動作を終了する。
【００６２】
図２５の回路構成は図２３を発展させたもので、選択されたカラムのビット線対のみイコライズを解除してドライブすることにより、セルキャパシタのデータを読み出し、他は非選択のままイコライズしておくことで低消費電力化をはかったものである。
【００６３】
図２５と図２３を比較した場合、メモリセル及びセルアレイの構成は全く同一であるがビット線ドライバ、イコライズ回路、及びセンスアンプ活性化信号、及びＤＱゲートを、カラムアドレスをデコードした信号ＣＡj（ｊは自然数）と、ＡＮＤゲート２２、２６、２８、３０により１カラムごとに制御できる点が異なっている。この構成は従来発表されたものではなく、前述のVLSI Circuit symposiumの発表に基づき、発明者が発展的に２Ｔ−１Ｃ型ＦＲＡＭに適用したものである。これに対し、図２３のように従来提案された２Ｔ−１Ｃ型ＦＲＡＭでは、ビット線ドライバ、イコライズ回路、及びセンスアンプ活性化信号は、カラムアドレスをデコードした信号によってーつーつ制御されるのではなく、オンしたワード線に連なるものは全て動作する。
【００６４】
したがって、チップ外部に読み出すデータではなくとも、オンしたワード線に連なるセルデータは全て一旦は読み出され再書き込みされる。図２５ではチップ外部に読み出すカラムのみ読み出しと再書き込みを行い、それ以外はイコライズを解除しないことにより消費電力を下げることができる。しかし、このＦＲＡＭ回路の問題点として、上記の読み出し方法には次のような問題点が含まれる。
【００６５】
例えば図２７に示すように、カラムアドレスＣＡj 〜ＣＡj+3 を交互に“Ｈ”、“Ｌ”として、選択カラムと非選択カラムが交互に隣接する場合、すなわち選択されたｊ番のカラムとｊ＋２番のカラムの間に、ｊ＋１番のカラムが挟まれるように位置し、分極Ｐの方向及びセンス増幅の結果が図２７に示すようになる場合、ワード線はオンしているために、ｊ番及びｊ＋２番のカラムのセンス増幅の際、隣り合うビット線を通じたカップリングによりｊ＋１番のカラムに属するセルキャパシタＣi j+1の両電極間に電位差が発生し、分極Ｐが減少する可能性がある。
【００６６】
このとき、非選択のカラムはイコライズされているが、ビット線対を０Ｖにしているイコライザからの距離に応じて、前記隣り合うビット線を通じたカップリングによる電位差が発生し、読み出し動作の繰り返しにより、図２２で説明した機構に基づくリードディスターブが発生すると考えられる。
【００６７】
【発明が解決しようとする課題】
上記したように、従来の１Ｔ−１Ｃ型及び２Ｔ−２Ｃ型ＦＲＡＭ回路は非選択ブロックにおいて、ワード線とビット線とのカップリングによりワード線がオンした時にビット線を介して強誘電体キャパシタの両電極間の電位差がわずかに上下し、記憶データとして書き込まれた分極量が減少するという問題があった。 また高集積化のために、２本のワード線で１本のプレート線を共有する回路構成とすれば、非選択側のワード線に接続されたセルキャパシタは、プレート線が駆動するごとに強誘電体キャパシタの両電極間の電位差がわずかに上下し、記憶データとして書き込まれた分極量が減少するという問題があった。
【００６８】
また、従来の２Ｔ−１Ｃ型ＦＲＡＭ回路の発展形態として発明者が検討した低消費電力型の回路構成では、非選択カラムの両側に選択カラムが隣接する場合に、ビット線間のカップリングにより非選択カラムの強誘電体キャパシタの両電極間の電位差がわずかに上下し、記憶データとして書き込まれた分極量が減少するという問題があった。
【００６９】
本発明は上記の問題点を解決すべくなされたものであり、１Ｔ−１Ｃ型及び２Ｔ−２Ｃ型ＦＲＡＭにおいて、ワード線のオン／オフ、またはプレート線を共有する構成においてはプレート線のオン／オフを連続的に行ってから読み出し動作をすることにより、記憶データとして書き込まれた分極量の減少を高速に評価するテストモードを提供することを第１の目的とする。
【００７０】
また、特に低消費電力用に改良された２Ｔ−１Ｃ型ＦＲＡＭのほか、一般にビット線からのディスターブの影響をみるために、ビット線のオン、オフを連続的に行ってから読み出し動作をすることにより、記憶データとして書き込まれた分極の減少を高速に評価するテストモードを提供することを第２の目的とする。
【００７１】
【課題を解決するための手段】
本発明のＦＲＡＭは、特に記憶データの読み出し動作において、非選択の強誘電体キャパシタに書き込まれた分極の減少を高速に評価するテスト回路とテストモードを具備することを特徴とする。
【００７２】
【課題を解決するための手段】
具体的には、本発明の強誘電体メモリの第１の態様は、少なくとも１つの強誘電体膜を有するメモリセルキャパシタと、前記メモリセルキャパシタの一方の電極に一方の電流端子が接続されたスイッチと、前記メモリセルキャパシタの他方の電極に接続されたプレート線と、前記スイッチの他方の電流端子に接続されたビット線と、前記スイッチのオン／オフを制御するゲート端子に接続されたワード線と、からなる複数のメモリセルを備え、前記ワード線の電位を上昇した後、元の電位に戻す動作を複数回行うことにより、前記メモリセルキャパシタの一方の電極と他方の電極との間に前記強誘電体膜の分極を減少する方向の電位差が複数回加わるようにし、しかる後前記強誘電体膜に記憶情報として書き込まれた分極の通常の読み出し動作を行うテストモードを具備することを特徴とする。
【００７８】
本発明の強誘電体メモリの第２の態様は、少なくとも１つの強誘電体膜を有するメモリセルキャパシタと、前記メモリセルキャパシタの一方の電極に一方の電流端子が接続されたスイッチと、前記メモリセルキャパシタの他方の電極に接続されたプレート線と、前記スイッチの他方の電流端子に接続されたビット線と、前記スイッチのオン／オフを制御するゲート端子に接続されたワード線と、からなる複数のメモリセルを備え、前記ワード線により前記スイッチをオフした状態で前記ビット線をパルス駆動することにより、前記ビット線と前記メモリセルキャパシタの一方の電極とのカップリングによって前記メモリセルキャパシタの一方の電極の電位を変動させ、前記メモリセルキャパシタの一方の電極と他方の電極との間に分極を減少する方向の電位差が加わるようにした後、前記メモリセルキャパシタの強誘電体膜に記憶情報として書き込まれた分極の通常の読み出し動作を行うテストモードを具備することを特徴とする。
【００７９】
本発明の強誘電体メモリの第３の態様は、少なくとも１つの強誘電体膜を有するメモリセルキャパシタと、前記メモリセルキャパシタの一方の電極に一方の電流端子が接続された第１のスイッチと、前記メモリセルキャパシタの他方の電極に一方の電流端子が接続された第２のスイッチと、前記第１のスイッチの他方の電流端子に接続されたビット線と、前記第２のスイッチの他方の電流端子に接続された相補ビット線と、前記第１及び第２のスイッチをオン／オフ制御するゲート端子に共通に接続されたワード線からなる複数のメモリセルを備え、前記ワード線により前記第１及び第２のスイッチをオフした状態で少なくとも前記ビット線及び前記相補ビット線のいずれかをパルス駆動することにより、前記ビット線と前記メモリセルキャパシタの一方の電極とのカップリングによって前記メモリセルキャパシタの一方の電極の電位を変動させ、前記メモリセルキャパシタの一方の電極と他方の電極との間に分極を減少する方向の電位差が加わるようにした後、前記メモリセルキャパシタの強誘電体膜に記憶情報として書き込まれた分極の通常の読み出し動作を行うテストモードを具備することを特徴とする。
【００８４】
本発明の強誘電体メモリの第４の態様は、少なくとも１つの強誘電体膜を有するメモリセルキャパシタと、前記メモリセルキャパシタの一方の電極に一方の電流端子が接続された第１のスイッチと、前記メモリセルキャパシタの他方の電極に一方の電流端子が接続された第２のスイッチと、前記第１のスイッチの他方の電流端子に接続された第１のビット線と、前記第２のスイッチの他方の電流端子に接続された前記第１のビット線と相補の第２のビット線と、前記第１及び第２のスイッチをオン／オフ制御するゲート端子に共通に接続されたワード線からなるメモリセルと、前記第１のビット線と前記第２のビット線に読み出されたデータを比較増幅するセンスアンプと、前記第１のビット線を駆動するビット線ドライバと、前記第２のビット線を駆動する相補ビット線ドライバと、前記メモリセル領域の前記第１のビット線と前記センスアンプ領域の前記第１のビット線との間の選択的な接続と切り離しを行う第３のスイッチと、前記メモリセル領域の前記第２のビット線と前記センスアンプ領域の前記第２のビット線との間の選択的な接続と切り離しを行う第４のスイッチと、前記第３、第４のスイッチをオン／オフ制御する制御線と、前記第１のビット線と前記第２のビット線とをイコライズするイコライズ回路と、からなる第１のカラムと、少なくとも前記第１のカラムに隣接し、前記第１のカラムと同一の回路構成を有する第２のカラムとを備え、前記ワード線をオンした状態で、第１のカラムのメモリセルに対し、前記第１のカラムから前記第２のカラムに向かう分極を書き込み、前記第２のカラムの第１のカラムに隣接するビット線を少なくとも１回パルス駆動することにより、前記第１のカラムの第１又は第２のビット線と隣接する前記第２のカラムのビット線とのカップリングによって、前記メモリセルキャパシタの一方の電極の電位を変動させ、前記メモリセルキャパシタの一方の電極と他方の電極との間に分極を減少する方向の電位差が加わるようにした後、前記メモリセルキャパシタの強誘電体膜に記憶情報として書き込まれた分極の通常の読み出し動作を行うテストモードを具備することを特徴とする。
【００９１】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００９２】
図１は本発明の第１の実施の形態に係るＦＲＡＭの回路構成を示す図である。ＦＲＡＭ本体のセルアレイ構成は、前述の1998 VLSI Symposium で発表された１Ｔ−１Ｃ型１メガビットＦＲＡＭと同様のものを用いる。本実施の形態のＦＲＡＭは２Ｔ−２Ｃ型のセル構造を採用するためメモリサイズは５１２キロビットとなる。
【００９３】
図１に示す第１の実施の形態のＦＲＡＭの主要部は、ＮＭＯＳ１と強誘電体キャパシタ２からなる２個のメモリセルが、ＢＬj 及び／ＢＬj からなる１対のビット線と２本のワード線ＷＬi と２本のプレート線ＰＬi に接続されたマトリックス状のメモリセル領域と、イコライズ信号ＶEQにより１対のビット線を接地するＮＭＯＳ３からなるイコライザ回路と、ＰＭＯＳ４とＮＭＯＳ５及び信号電圧Ｖ/SAP、ＶSAN からなるセンスアンプ活性化部と、ＰＭＯＳ６とＮＭＯＳ７からなるセンスアンプと、ＮＭＯＳ８とカラムセレクト線ＣＳＬj からなるＤＱゲートと、ＤＱ線対から構成される。なお、ＳＮij、／ＳＮijは強誘電体キャパシタ２の蓄積ノード(上部電極）である。
【００９４】
このほか周辺回路として、カラムデコーダ９と、ロウデコーダ１０と、プレートドライバ１１が含まれる。また、第１の実施の形態のＦＲＡＭは、テストパッド１２と、カウンタ１３と、２個のＯＲゲート１４、１５からなるテスト回路をチップ上に備えている。このテスト回路によりテストパッド１２に加えられたテスト信号がカウンタ１に入力し、カウンタ１の出力が２本のワード線ＷＬi に入力される。
【００９５】
本第１の実施の形態では、上記VLSI Sympo.で発表されたようなプレート線ＰＬi を２本のロウ（２本のワード線ＷＬi ）で共有するセル構成を用いなかったが、このセル構成を用いても、同様に第１の実施の形態のテスト回路を用いることができる。
【００９６】
以下図２のタイミングチャートを参照して本発明のテスト回路の動作を具体的に説明する。
【００９７】
（１）図２に示すテストモードの開始に先立って、後に読み出す所望のデータパターンをメモリセルに書き込む。例えばオール“１”をテストするのであれば、ビット線ＢＬj 側の全メモリセルのセルキャパシタにはビット線ＢＬjからプレート線ＰＬiに向かう分極Ｐを、相補ビット線／ＢＬj 側の全メモリセル（ダミー側）にはその逆方向の分極Ｐを書き込む。
（２）テストモードにエントリするために、図２に示すようにテスト信号ＴＥＳＴを入力し、テストパッド１２を高レベル（以下高レベルを“Ｈ”、低レベルを“Ｌ”と書く）とする。
（３）テストモード動作の開始の際、イコライズ信号ＶEQを全て“Ｈ”とし、ビット線対ＢＬj 、／ＢＬj はイコライズされ“Ｌ”（０Ｖ）になっている。またワード線ＷＬi とプレート線ＰＬi は“Ｌ”（０Ｖ）に固定されている。
（４）図２に示すように、前記テスト信号ＴＥＳＴの立上がりでカウンタ１３が起動し、その出力はワード線昇圧回路（図示せず）に入力され、全ワード線ＷＬi が通常の読み出し電圧ＶPPと０Ｖとの間で一斉に連続的にオン／オフされる。消費電力の問題で全ワード線を一斉にオン／オフするのが困難であれば分割して行ってもよい。この間プレート線ＰＬi は“Ｌ”に固定されたままである。
【００９８】
上記のテストモード期間に、カウンタによって複数回（例えば１０3 〜１０4 回）連続的に２本のワード線ＷＬi がパルス駆動される。本実施の形態のＦＲＡＭはワード線２本を駆動する２Ｔ−２Ｃ型であるため、このとき、図１に示すセルキャパシタの蓄積ノードＳＮij と／ＳＮijの両方に、図２に小さく矢示したようなカップリングによるディスターブが現れる。
【００９９】
図１に示すように、ビット線ＢＬj 側のメモリセルにはビット線からプレート線に向かう分極Ｐを、相補ビット線／ＢＬj 側のメモリセルにはその逆方向の分極Ｐが書き込まれているため、図２の下部に示すように、ＢＬjと／ＢＬjとの間にカップリングによる電位の上がり方と下がり方の大きさに差が出ている。すなわち、ＢＬjでは、上がる電位＞下がる電位、となっているが、／ＢＬjでは分極の向きが逆であるため、上がる電位＜下がる電位、となっている。
【０１００】
先に図２２を用いて説明したように、このように微小なパルス状の電位差が、繰り返しＦＲＡＭのセルキャパシタに加わえられることにより、前記（１）項でセルキャパシタに書き込まれた分極量が減少する。したがって、図２のテストモードに引き続き行われる読み出しモードにおいて、当初書き込まれたテストパターンの変化を読みだせば、本実施の形態のＦＲＡＭに生じるディスターブの大きさを評価することができる。
【０１０１】
ＦＲＡＭの記憶データを読み出す実際の読み出し動作では、ワード線を選択してセンスアンプによる増幅を行い、読み出しデータをＤＱ(Data Quest)線対に送り出した後、再度ビット線対をイコライズする。
【０１０２】
しかし、前記テストモードに引き続き行われる読み出しモードでは、ワード線を複数回、連続的にオン／オフさせて、ＦＲＡＭセルに書き込まれた分極のカップリングによる変化を求めるだけであるから、ワード線のパルス駆動のたびごとに、書き込みデータをチップ外部に読み出す必要はない。したがって、複数回のパルス駆動を終了した後に、通常の読み出し動作を行えばよいので、高速なテスト動作が可能になる。
【０１０３】
次に図２の後半に示す読み出しモードについて説明する。テストモードに引き続き行われる読み出しモードは、通常の読み出し動作と同様である。
（５）ＶEQを“Ｌ”として、イコライザを解除し、入力されたロウアドレスをデコードして／ＲＡＳ信号により選択的にワード線ＷＬi を立ち上げ、続いてプレート線ＰＬi を０Ｖ−Ｖcc−０Ｖとパルス駆動する。
（６）次にビット線ＢＬj 、相補ビット線／ＢＬj に読みだされた記憶データをセンスアンプで比較増幅する。
（７）センス動作によって、読み出しデータの“Ｈ”又は“Ｌ”が確定した後に、プレート線ＰＬi を再びパルス駆動することによってセルキャパシタに分極電荷を再書き込みする。
（８）以上の動作が終了した後ワード線ＷＬi を立ち下げ、センスアンプを不活性にし、再度ビット線対をイコライズして読み出しモードを終了する。次にフェイルマップを作成し、フェイルの分布等を調べることによりディスターブの影響の評価を終了する。
【０１０４】
次に図３、図４に基づき本発明の第２の実施の形態のＦＲＡＭについて説明する。第２の実施の形態においても、先に図１７で説明したフロアプランを用いる。図３に、第２の実施の形態のＦＲＡＭについて、回路構成の主要部を示す。以下図４のタイミングチャートを参照して、第２の実施の形態におけるＦＲＡＭの具体的な動作について説明する。
【０１０５】
第１の実施の形態では、２Ｔ−２Ｃ型ＦＲＡＭについてのべたが、ここでは１Ｔ−１Ｃ型ＦＲＡＭについて説明する。図３に示すように、参照電位発生用のＮＭＯＳ１ａとダミーキャパシタ２ａからなるダミーセルと、ダミーワード線ＷＬ0 、ＷＬ1 と、ダミープレート線ＤＰＬと、ダミーワード線ドライバ１０ａと、ダミープレートドライバ１１ａが付加されている。なお、第２の実施の形態では、プレート線が２つのロウで共有される方式を用いなかったが、共有される方式を用いても同様に動作することができる。
【０１０６】
（１）図４に示すテストモードの開始に先立って、例えばオール“０”データすなわちプレート線からビット線に向かう分極を全メモリセルに書き込む。
（２）テストモードにエントリするために、図４に示すようにテスト信号ＴＥＳＴを入力し、テストパッド１２を“Ｈ”とする。
（３）テストモード動作の開始に当たり、イコライザ信号ＶEQをすべて“Ｈ”とし、ビット線対ＢＬj 、／ＢＬj 間はイコライズされている。また、ワード線ＷＬi とプレート線ＰＬi は“Ｌ”（０Ｖ）に固定されている。
（４）次にプレート線は“Ｌ”に固定したまま、前記テスト信号ＴＥＳＴによりカウンタ１３を起動し、全ワード線を複数回（例えば１０３〜１０４）０ＶとＶPPの間で一斉に連続的にパルス駆動する。消費電力の問題で全ワード線を一斉にオン／オフするのが困難であれば分割して行ってもよい。
（５）引き続き前記ディスターブ後の読み出しモードに移る。読み出しモードの動作は、１Ｔ−１Ｃ型ＦＲＡＭの通常の読み出し動作と同様である。すなわち、ＶEQを“Ｌ”としてイコライザを解除し、入力されたロウアドレスをデコードして／ＲＡＳ信号により選択的にワード線ＷＬi を立ち上げ、続いてプレート線ＰＬi を０Ｖ−Ｖcc−ＯＶとパルス駆動する。またダミープレート線ＤＰＬは０Ｖ−Ｖccに昇圧する。１Ｔ−１Ｃ型ＦＲＡＭにおいては、ダミープレート線ＤＰＬを用いてダミーキャパシタ２ａを駆動することにより／ＳＮij側に参照電位が発生する。
（６）次にＶ/SAP及びＶSAN でセンスアンプを活性化し、ＢＬj 側に読み出された書き込みデータと、／ＢＬj 側の参照電位とを比較増幅する。その後ダミープレート線ＤＰＬをさげる。
（７）センス動作によって読み出しデータと参照電位の“Ｈ”と“Ｌ”が確定した後、プレート線を再びパルス駆動することによってメモリセルに分極電荷を再書き込みする。
（８）以上の動作が終了した後、ワード線を立ち下げ、センス増幅を終了し、再度ビット線対をイコライズすることで読み出しモードを終了する。
【０１０７】
前記（５）項の過程で、ダミープレート線ＤＰＬを通じてダミーキャパシタ２ａを駆動することにより参照電位を発生させるのであるが、この時ダミープレート線ＤＰＬを駆動する電位を種々に変化することにより参照電位を変化することができる。
【０１０８】
１つの参照電位で上記のテスト動作を行った後、ダミープレート線を駆動する電位を変えて同様なテスト動作を繰り返せば、セルキャパシタに書き込まれた分極電荷のワード線を複数回駆動する前後における変化量を、実際に測定することができる。
【０１０９】
次に、本発明の第３の実施の形態について説明する。第３の実施の形態は、第２の実施の形態の変形例であり、特に参照電位を変化させることにより、ワード線を複数回駆動する前後におけるＦＲＡＭのセルキャパシタに書き込まれた分極電荷の変化量をテストする場合に、テスト時間の短縮を図るものである。
【０１１０】
先にのべた第１、第２の実施の形態では、全メモリセルへのテストパターンの書き込みを行った後に、イコライザ回路からもっとも遠いワード線を介してテスト用のカウンタからパルス信号を入力することにより、ＦＲＡＭセルにディスターブを与えてフェイルマップを作成し、強誘電体キャパシタに乗るディスターブを評価した。したがってこの評価を実施するためには、全メモリセルへのテストパターンの書き込みと読み出しを行う必要があった。
【０１１１】
また、第１、第２の実施の形態では、ＦＲＡＭのディスターブに対する良否判定がフェイルマップによりなされるために、分極電荷の変化量が一定のしきい値の範囲内で生じた場合にはその変化が見過ごされるという欠点があった。
【０１１２】
第２の実施の形態の説明において、最後にのべた参照電位を変化させる方法を用いれば、分極電荷の変化量を実際に測定することができるので、前記の欠点を除去することができる。しかし、参照電位を変化しつつ繰り返し分極電荷の変化量を測定するには長時間を要する。
【０１１３】
第３の実施の形態では、ビット線対を０Ｖにするイコライザ回路から一番遠い所にあるロウ（ワード線に連なるメモリセル）のみで試験を行うことにより、テスト時間の短縮を図った。次に、ダミーセルを備える１Ｔ−１Ｃ型ＦＲＡＭを例として、第３の実施の形態のテストモードの動作を具体的に説明する。
【０１１４】
（１）テストモード動作の開始に先立って、例えば“０”データすなわちプレート線からビット線に向かう分極を、イコライザ回路からもっとも遠い１本のワード線に連なるメモリセルにのみ書きむ。
（２）テストモードにエントリするためにテスト信号を入力し、テストパッドを“Ｈ”とする。
（３）テストモード動作の開始に当たり、ビット線対はイコライズされ、また、ワード線とプレート線は０Ｖに固定されている。
（４）プレート線を０Ｖに固定したまま、テスト信号によりカウンタを起動し、イコライザ回路から１番遠い前記１本のワード線を複数回（例えば１０3 〜１０4 ）連続的に０ＶとＶPPとの間でパルス駆動する。
（５）次に読み出しモード動作に移り、前記１本のワード線を再び立ち上げ、続いてプレート線及びダミープレート線も０Ｖ−Ｖcc−０Ｖとパルス駆動する。１Ｔ−１Ｃ型ＦＲＡＭの動作においては、このダミープレート線を通じたダミーキャパシタの駆動により相補ビット線／ＢＬj側に参照電位が出力する。
（６）次にセンスアンプを活性化し、ビット線に読み出された書き込みデータと相補ビット線の参照電位を比較増幅するセンス動作を行う。
（７）センス動作によって読み出しデータと参照電位の“Ｈ”と“Ｌ”が確定した後、プレート線を再びパルス駆動することによってメモリセルに分極電荷を再書き込みする。
（８）以上の動作が終了した後、ワード線ＷＬiを立ち下げ、センス動作を終了し、再度ビット線対をイコライズして読み出しモードを終了する。
【０１１５】
ここで、ダミープレート線を通じてダミーキャパシタを駆動することにより参照電位を発生させるのであるが、この時ダミープレート線を駆動する電位を種々に変化させることにより参照電位を変化することができる。
【０１１６】
１つの参照電位で上記のテストモード動作を行った後、ダミープレート線を駆動する電位を変えて同様なテストモード動作を繰り返せば、ワード線を複数回駆動した前後でセルキャパシタの分極電荷量が実際に減ったか否かを測定することができる。参照電位を少しずつ変化させ、そのたびごとにテストを繰り返す場合、この一本のロウのみでテストを行うことによりテスト時間の短縮を図ることができる。
【０１１７】
次に本発明の第４の実施の形態について説明する。第４の実施の形態は第１ないし第３の実施の形態の変形例である。前記第１ないし第３の実施の形態では、テストモード動作におけるワード線の昇圧電位は、通常の読み出し電位ＶPPがそのまま用いられたが、ＦＲＡＭの読み出し動作マージンを見込む場合には、これよりも高い電位でテストすることが考えられる。
【０１１８】
第４の実施の形態では、カウンタによりイコライザ回路からもっとも遠いワード線を複数回連続的にパルス駆動する場合、通常の読み出し電位ＶPPよりも高い例えば５．５Ｖと０Ｖとの間で前記ワード線をパルス駆動し、ビット線へのディスターブ量を増加させることができる。
【０１１９】
第４の実施の形態におけるその他のテストモード動作、及び読み出しモード動作は、前記第１ないし第３の実施の形態と同様であるため説明を省略する。なお、第４の実施の形態では、先に第３の実施の形態で説明した参照電位を少しづつ変化して、分極電荷のディスターブによる変化を測定する方法に加えて、ダミープレート線を駆動する電位を固定し、ワード線を昇圧する電位ＶPPを変化させ、強誘電体キャパシタにかかるディスターブを増加させることができる。このとき、第３の実施の形態で説明した１本のロウのみでテストを行えば、テスト時間の短縮が図られることはいうまでもない。
【０１２０】
次に、図５に基づき本発明の第５の実施の形態について説明する。図５に第５の実施の形態における主要部の回路構成を示す。図１及び図３との相違は、プレート線ＰＬi が２個のロウで共有されている点である。テスト回路としてテストパッド１２からテスト信号ＴＥＳＴを入力し、これを受けたカウンタ１３の出力がＯＲゲート１４を介してプレート線駆動回路（図示せず）に入力される。図６のタイミングチャートを参照して、第５の実施の形態におけるＦＲＡＭのテストモード動作について、具体的に説明する。
【０１２１】
（１）動作の開始に先立ち、後に読み出す所望のテストパターンをメモリセルに書き込む。例えばオール“１”を読み出すのであれば、ビット線ＢＬj 側の全メモリセルにはビット線からプレート線に向かう分極を、相補ビット線／ＢＬj 側の全メモリセルにはその逆を書き込む。
（２）テストモードにエントリするために、テスト信号ＴＥＳＴを入力しテストパッドを“Ｈ”とする。
（３）テストモード動作の開始に当たっては、ＶEQによりビット線対ＢＬj 、／ＢＬj の間はイコライズされている。ワード線ＷＬi とプレート線ＰＬi は０Ｖに固定されている。
（４）前記テスト信号ＴＥＳＴはカウンタ１３に入力され、これを受けたカウンタ１３の出力がＯＲゲート１４を介してプレート線駆動回路（図示せず）に入力され、プレート線ＰＬi が連続的にパルス駆動される。次にワード線ＷＬi は０Ｖに固定したまま、イコライザ回路からもっとも遠いロウの１本のプレート線を、前記カウンタにより複数回（例えば１０3 〜１０4 ）連続的に０ＶとＶccの間でパルス駆動する。
【０１２２】
ここで注意すべきことは、駆動しているプレート線電位と、これに伴い昇圧される上部電極の電位との間に、図２１（ｂ）で述べたような電位差が発生することである。この電位差が繰り返し加わることにより、図２２のヒステリシス曲線に示すようなセルキャパシタの分極の減少を生じる。
【０１２３】
（５）引き続き通常の読み出しモードに移行する。入力されたロウアドレスをデコードして選択的にワード線ＷＬi を立ち上げ、続いてプレート線ＰＬi を０Ｖ−Ｖcc−０Ｖとパルス駆動する。ダミーセル側でも同様な動作が行われる。
（６）次にセンス動作をする。
（７）センス動作によって“Ｈ”と“Ｌ”が確定した後、プレート線ＰＬi を再びパルス駆動することによってメモリセルに分極電荷を再書き込みする。
（８）動作終了後ワード線を立ち下げ、センス増幅を終了し、再度ビット線対をイコライズすることで読み出しモードを終了する。フェイルマップを作成し、フェイル分布等を調べる。
【０１２４】
次に図７、図８に基づき本発明の第６の実施の形態について説明する。図７に第６の実施の形態におけるＦＲＡＭの主要部の回路構成を示す。第６の実施の形態では、第１の実施の形態と同様、５１２キロビットの２Ｔ−２Ｃ型ＦＲＡＭを対象としてテストモードを説明する。
【０１２５】
第１の実施の形態では、テストパッドに入力されたテスト信号を受けたカウンタの出力が、ワード線昇圧回路に入力される場合について説明したが、本第６の実施の形態では、前記カウンタの出力がビット線ドライバに入力され、ビット線とＦＲＡＭセルキャパシタの上部電極とのカップリングによるディスターブをテストすることが前記第１の実施の形態と異なる。以下図８に示すタイミングチャートを参照して第６の実施の形態のテストモードについて具体的に説明する。
【０１２６】
（１）動作の開始に先立って、後に読み出す所望のテストパターンが書き込まれる。本実施の形態で問題となるのは、ビット線が正電位側に振れた場合に、ＦＲＡＭキャパシタの上部電極に誘起するカップリングによるディスターブであるから、注目する分極の向きは下部電極（プレート線）から上部電極（ビット線）の方向、すなわちデータ“０”である。
【０１２７】
ここではオール“０”のテストをする場合を考える。ビット線ＢＬj （図７にはｊ＝０、１の部分が示されている）側の全メモリセルにはプレート線ＰＬj からビット線ＢＬj に向かう分極が、相補ビット線／ＢＬj 側の全メモリセルにはその逆が書き込まれる。このビット線ＢＬj 側にのみ正のパルスを連続的に加える。
【０１２８】
また、例えばオール“１”をテストするのであれば、相補ビット線／ＢＬj 側の全メモリセルにはプレート線ＰＬj から相補ビット線／ＢＬj に向かう分極が、ビット線ＢＬj 側の全メモリセルにはその逆が書き込まれる。この場合には相補ビット線／ＢＬj 側にのみ正のパルスを連続的に加える。以下オール“０”をテストする場合についてのみ説明するが、オール“１”をテストする場合には、ビット線ＢＬj を相補ビット線／ＢＬj に置き換えれば全く同様である。
【０１２９】
（２）テストモード動作の開始に当たり、イコライズ信号ＶEQは全てオンのままで、ビット線対ＢＬj 、／ＢＬj の間はイコライズされている。又ワード線ＷＬ0 とプレート線ＰＬ0 （以下イコライザからもっとも遠いワード線ＷＬi とプレート線ＰＬi をＷＬ0 、ＰＬ0 と書く）も０Ｖに固定されている。
（３）テストモードにエントリするために０番のテストパッド（以下テストパッド０等と呼ぶ）に高レベル“Ｈ”を入力する。このテスト信号とカウンタ１３からの信号とがＡＮＤ回路１５ａを介してビット線ドライバ１６に入力され、ワード線ＷＬ0 とプレート線ＰＬ0 は０Ｖに固定したまま、ビット線ＢＬj 側のみが全て複数回、例えば１０3 〜１０4 回、連続的に０ＶとＶcc（電源電圧）との間でパルス駆動される。
【０１３０】
テストパッド１を選択した場合には、相補ビット線／ＢＬj 側のみが全て複数回、例えば１０3 〜１０4 回連続的に０ＶとＶccとの間でパルス駆動される。先にのべたように、テストモード動作では、実際の読み出し動作とは異なり、ビット線対のパルス駆動のたびごとに書き込みデータをチップ外部に読み出す必要はなく、強誘電体キャパシタの分極の両端に複数回のカップリングによる電位差が加えられた効果を知ればよいので、ビット線対を複数回パルス駆動した後に通常の読み出し動作を行えば、高速にテストを行うことができる。
【０１３１】
（４）引き続き通常の２Ｔ−２Ｃ型での読み出しモードに移行する。入力されたロウアドレスをデコードして選択的にワード線ＷＬi を立ち上げ、続いてプレート線ＰＬi を０Ｖ−Ｖcc−０Ｖとパルス駆動する。
（５）次にセンス動作をする。
（６）センス動作によって高レベル“Ｈ”と低レベル“Ｌ”が確定した後、プレート線を再びパルス駆動することによりメモリセルに分極電荷を再書き込みする。
（７）以上の動作が終了した後、ワード線を下降させ、センス増幅を終わり、再度ビット線対をイコライズすることでサイクルを終了する。フェイルマップを作成し、フェイルの分布等を調べる。
【０１３２】
次に、図９、図１０に基づき本発明の第７の実施の形態について説明する。図９に第７の実施の形態におけるＦＲＡＭの主要部の回路構成を示す。本実施の形態では、１メガビット１Ｔ−１Ｃ型ＦＲＡＭを例として、テストパッド１２から入力されたテスト信号ＴＥＳＴとカウンタ１３の出力が、ＡＮＤ回路１５ａを介してビット線ドライバ１６に入力するテスト回路のテストモード動作について、図１０のタイミングチャートを参照しながら具体的に説明する。
【０１３３】
（１）動作の開始に先立ち、後に読み出す所望のテストパターンをメモリセルに書き込む。第６の実施の形態でのべた２Ｔー２Ｃ型ＦＲＡＭでは、ビット線ＢＬj 側と相補ビット線／ＢＬj 側には反対方向の分極Ｐを書き込まなければならなかったが、本実施の形態の１Ｔ−１Ｃ型ＦＲＡＭでは、分極Ｐの向きは各セルで独立に定めることができる。ここで問題となるのは、ビット線が正電位の側に振れた時カップリングにより上部電極に誘起するディスターブなので、注目する分極Ｐの向きは下部電極（プレート線）から上部電極（ビット線）方向である。したがって、全メモリセルにはオール“０”、すなわちプレート線からビット線に向かう分極Ｐが書き込まれる。
（２）テストモードの開始に当たり、ＶEQは全てオンしたままでビット線対はイコライズされている。ワード線とプレート線も０Ｖに固定されている。
（３）テストモードにエントリするために、テスト信号ＴＥＳＴを“Ｈ”とし、テスト信号ＴＥＳＴとカウンタの出力とがＡＮＤ回路１５ａを介してビット線ドライバ１６に入力され、全てのビット線ＢＬj 及び相補ビット線／ＢＬj が複数回、例えば１０3 〜１０4 回、連続的に０ＶとＶccとの間でパルス駆動される。
【０１３４】
パルス駆動のカップリングによる書き込みデータの変化は、先にのべたようにビット線対を連続的に複数回パルス駆動した後、通常の続み出し動作を行えばテストを高速に行うことができる。
【０１３５】
読み出しモードは、先に説明した図８のタイミングチャートと同様に行われるため説明を省略する。読み出し動作を終了した後、当初メモリセルに書き込まれたテストデータパターンのフェイルマップを作成し評価する。
【０１３６】
次に図１１、図１２に基づき本発明の第８の実施の形態について説明する。図１１に、第８の実施の形態に係る２Ｔ−１Ｃ型ＦＲＡＭの主要部の回路構成を示す。第８の実施の形態では第６、第７の実施の形態と同様、ビット線対を比較増幅する際に、隣り合うビット線と相補ビット線とのカップリングにより、非選択セルに誘起するディスターブによる分極Ｐの減少を高速に評価するテストモードを提供する。
【０１３７】
後にのべる第９の実施の形態と異なる点は、本実施の形態ではカラムの部分的な活性化は行われないという点である。すなわち、１本のワード線をオンした場合、それに連なるセルが接続されるカラムは全て活性化され、センス増幅の後にセルデータが再書き込みされる。
【０１３８】
ここで問題となるのは、ビット線に正電位側の振れを加えた時にカップリングにより強誘電体キャパシタの上部電極に誘起するディスターブであるから、これを高速にテストするテストモードについて説明する。
【０１３９】
テストモードの動作を開始する前に、上記ディスターブを評価するため、テストパターンとしてあらかじめビット線対の強誘電体キャパシタに分極Ｐを書き込むための、書き込み動作について説明する。なお、図１２において、書き込み動作の詳細なタイミングチャートは記載されていない。
【０１４０】
（１）書き込み動作の開始に当たり、全てのワード線ＷＬj は“Ｌ”（０Ｖ）になっており、ビット線対は全て０Ｖにイコライズされている。／ＲＡＳは“Ｈ”固定、／ＣＡＳは“Ｌ”固定となっており、ロウとカラムには共にアドレスは入力されない。
（２）次にイコライズを解除し、全てのワード線をオンし、ビット線ドライバ１６を通じてビット線対に“Ｈ”と“Ｌ”を書き込む準備を行う。
（３）次に、ビット線ドライバ１６を通じて全てのカラムに対し、図１１に示すように、相補ビット線／ＢＬj 側からビット線ＢＬj 側に向いた分極Ｐを書き込む。
（４）次に、全てのビット線対をイコライズして０Ｖに引き下げ、全ワード線をオフする。
【０１４１】
以上の動作で、テストモードに移る前に、テストパターンとして全てのカラムへの／ＢＬj からＢＬj に向いた分極Ｐの書き込みと、引き続き行われるテストモード動作に対する準備が終了する。テスト信号の入力により引き続きテストモード動作が開始される。
（５）図１２のタイミングチャートに示すように、テストパッド０にテスト信号ＴＥＳＴ0 が入力した後、続いて再度イコライズを解除し、ビット線ＢＬj 側のビット線ドライバ１６によって全てのＢＬj に０Ｖ−Ｖcc−０Ｖのパルスを複数回、連続的に加える。
（６）最後に通常の読み出しモードで、アドレス信号ＡＤj を用いて１ビットづつ読み出せば、ディスターブの影響を評価することができる。
【０１４２】
第８の実施の形態では、相補ビット線／ＢＬj 側からビット線ＢＬj 側に向いた分極Ｐを書き込み、ＢＬj 側に０Ｖ−Ｖcc−０Ｖのパルスを複数回連続的に加えたが、分極Ｐを逆方向に書き込み、図１１に示すテストパッド１の側からテスト信号ＴＥＳＴ１を加えることにより、／ＢＬj 側にパルスを複数回連続的に加えて同様なテストを実施することができる。
【０１４３】
次に図１３、図１４に基づき、本発明の第９の実施の形態に係るＦＲＡＭについて説明する。第９の実施の形態における２Ｔ−１Ｃ型ＦＲＡＭの主要部における回路構成を図１３に示す。本実施の形態の回路構成は、基本的には図１１に示す第８の実施の形態と同様であるが、ビット線を駆動するビット線ドライバ１６と、ビット線対のイコライザ回路及びセンスアンプ活性化信号が、カラムアドレスとテストモード信号によって制御されることが第８の実施の形態と異なる。
【０１４４】
先に図２７において、従来の２Ｔ−１Ｃ型ＦＲＡＭの発展形態として発明者により検討された低消費電力の２Ｔ−１Ｃ型ＦＲＡＭの回路構成について説明したが、このとき低消費電力化は書き込み、読み出し動作をカラムごとに行い、センスアンプ等をカラムごとに活性化することによりなされた。
【０１４５】
図１３に示す第９の実施の形態は、この低消費電力ＦＲＡＭで問題点とされた、隣り合うビット線と相補ビット線とのカップリングによる選択カラムと非選択カラムとの間に生じるディスターブの評価を高速に行うものである。
【０１４６】
すなわち、低消費電力ＦＲＡＭのテストモードにおいて、カラムアドレスによって選択されたカラムのみビット線対のイコライズが解除され、ドライバによって交互に駆動されセンス増幅が行われる。また、カラムセレクト線ＣＳＬもカラムアドレスをデコードした信号により選択され、データはＤＱ線対を通じてチップ外部に出力される。
【０１４７】
これらの動作を実現するために、ＯＲ回路１９ａを用いてカラムアドレスＣＡj をテストアドレスＴＡj で制御し、その出力とビットドライブ信号ＢＤj をＡＮＤ回路１９に入力してビットドライバ１６を駆動し、さらにＡＮＤ回路２２でイコライザ回路を、ＮＡＮＤ回路２６とＡＮＤ回路２８でセンスアンプを、ＡＮＤ回路３０でＤＱゲートをそれぞれ制御する。なお、２０ないし２９のＯＲ回路により、ロウ方向の制御信号と共に対応するテスト信号を入力し、さらに各カラムに属する回路要素の選択・制御を可能にしている。
【０１４８】
先に図２７において、低消費電力２Ｔ−１Ｃ型ＦＲＡＭでビット線対の間のカップリングにより生じる選択カラムと非選択カラムとの間のディスターブをわかり易く説明するために、選択・非選択カラムとメモリセルの分極の方向を強調して描いたが、図１３に示す第９の実施の形態の回路構成でも、この図を参照することができる。また図１４には第９の実施の形態におけるＦＲＡＭのテストモード動作を示すタイミングチャートが示されている。次に、図１３、図１４を用いて本実施の形態の動作について説明する。
【０１４９】
（１）動作の開始に当たり、全てのワード線は０Ｖ、全てのビット線は０Ｖにイコライズされている。テスト信号ＴＥＳＴによりテストモードとしての動作が開始する。／ＲＡＳは“Ｈ”固定、／ＣＡＳは“Ｌ”固定となっており、ロウとカラムには共にアドレスは入力されない。テストアドレスＴＡj が入力され、カラムアドレスＣＡj(j:偶数) はテストモード動作の間“Ｈ”、ＣＡj （j:奇数）は最初にデータをビット線対に書き込む時のみ“Ｈ”であるがその後“Ｌ”となり奇数カラムは非選択となる。
（２）テスト信号ＴＥＳＴが入力された後、イコライズＥＱj を解除し、全てのワード線ＷＬi をオンし、ビット線ドライバ１６のドライブ信号ＢＤj 、／ＢＤj でビット線対に“Ｈ”と“Ｌ”を書き込む準備をする。
（３）次に、ビット線のドライブ信号ＢＤj 、／ＢＤj によって、全てのカラムに対しビット線ＢＬj 側に“０”を、相補ビット線／ＢＬj 側に“１”をテストパターンとして書き込む。
（４）次に全てのビット線対をイコライザＥＱj によって０Ｖにする。
（５）次に１カラムごとにイコライザＥＱj （ｊ：偶数）をオフにする。
（６）続いて／ＢＤj （ｊ：偶数）により相補ビット線／ＢＬj に０Ｖ−Ｖcc−０Ｖのパルスをｌ回又は複数回加える。
（７）その後ワード線ＷＬi をオフにし、全イコライズＥＱj をオンにし、テストモード動作を終了する。
（８）最後に非選択カラムへの書き込みデータを通常の読み出しモードで１ビットごとに読み出し、カップリングによるディスターブで当初書き込まれたテストパターンが変化したか否かを評価する。
【０１５０】
本実施の形態では奇数カラムを非選択として説明したが、通常は奇数カラムと偶数カラムを入れ替えて引き続き同様なテストモード動作を行い、全カラムのテストを終了する。また分極の向きを右から左としたが、左から右の方向に対しても同様なテストを行う。このとき選択カラムにおいて、相補ビット線／ＢＬj は０Ｖ固定とし、ビット線ＢＬj に０Ｖ−Ｖcc−０Ｖのパルスを加えればよい。
【０１５１】
次に図１５に基づき、本発明の第１０の実施の形態について説明する。図１５は図２７に対応し、第１０の実施の形態における２Ｔ−１Ｃ型ＦＲＡＭのセルアレイの一部を示す。本実施の形態では、選択カラム／非選択カラム／選択カラムという３カラム１組みが並んで配置されている。
【０１５２】
本実施の形態では、選択カラムでのパルス駆動の回数が左から１回、２回、３回…と異なるようにしている。このように、選択カラムにおけるビット線の駆動回数を変化させれば、駆動回数とディスターブによる誤動作との相関を同時に求めることができる。
【０１５３】
上記の説明では偶数カラムを非選択としたが、通常、引き続き奇数カラムを非選択として同様な動作を行い、全カラムのテストを終了する。また、非選択カラムの分極の向きを右から左としたが、左から右の方向に対しても同様なテストを行う。このとき、選択カラムにおいて左側のビット線は０Ｖ固定とし、左側のビット線には０Ｖ−Ｖcc−ＯＶのパルスを加える。
【０１５４】
次に図１６に基づき、本発明の第１１の実施の形態について説明する。図１６は図２７に対応し、第１０の実施の形態における２Ｔ−１Ｃ型ＦＲＡＭの回路の一部を示している。第６、第７の実施の形態等はセルアレイ全体に及ぶテストであったが、先に１Ｔ−１Ｃ型ＦＲＡＭについてのべたようにこれを部分的に行うこともできる。図１１は２Ｔ−１Ｃ型ＦＲＡＭにおいて、イコライザ回路３２からもっとも遠いロウのみを用いてテストを行う例である。
【０１５５】
なお本発明は上記の実施の形態に限定されることはない。
【０１５６】
【発明の効果】
上述したように本発明の強誘電体メモリのテストモードによれば、読み出し等の強誘電体メモリの動作時に、パルス又はステップ状に変化するワード線、ビット線、プレート線等の電圧変化が、これらの配線とメモリセルを構成する強誘電体キャパシタの電極との間の容量結合を介して、非選択の強誘電体キャパシタに書き込まれた分極を変化させるディスターブの大きさを高速に評価し、デバイス設計やデバイス仕様の設定にフィードバックすることができる。これらのディスターブは、必ずしも容量結合を介して直接高誘電体キャパシタの電極に誘起されるものばかりでなく、例えばビット線対の間の容量結合を介して非選択の強誘電体キャパシタに書き込まれた分極を変化させる場合もあるが、本発明の強誘電体メモリのテストモードによれば、キャパシタ電極との直接的カップリングによるディスターブ、又は配線間の容量結合を介してキャパシタ電極に加わるディスターブのいずれであっても、各種の回路構成の強誘電体メモリについて高速なディスターブの評価を行うことが可能になる。
【図面の簡単な説明】
【図１】第１の実施の形態に係る強誘電体メモリの回路構成を示す図。
【図２】第１の実施の形態に係る強誘電体メモリのタイミング波形図。
【図３】第２の実施の形態に係る強誘電体メモリの回路構成を示す図。
【図４】第２の実施の形態に係る強誘電体メモリのタイミング波形図。
【図５】第５の実施の形態に係る強誘電体メモリの回路構成を示す図。
【図６】第５の実施の形態に係る強誘電体メモリのタイミング波形図。
【図７】第６の実施の形態に係る強誘電体メモリの回路構成を示す図。
【図８】第６の実施の形態に係る強誘電体メモリのタイミング波形図。
【図９】第７の実施の形態に係る強誘電体メモリの回路構成を示す図。
【図１０】第７の実施の形態に係る強誘電体メモリのタイミング波形図。
【図１１】第８の実施の形態に係る強誘電体メモリの回路構成を示す図。
【図１２】第７の実施の形態に係る強誘電体メモリのタイミング波形図。
【図１３】第９の実施の形態に係る強誘電体メモリの回路構成を示す図。
【図１４】第９の実施の形態に係る強誘電体メモリのタイミング波形図。
【図１５】第１０の実施の形態における１本のワード線に連なる強誘電体メモリのセル構造を示す図。
【図１６】第１１の実施の形態における１本のワード線に連なる強誘電体メモリのセル構造を示す図。
【図１７】従来の１メガビット強誘電体メモリの構造を示す図であって、
（ａ）はフロアプランを示す図。
（ｂ）はメモリセルの回路構成を示す図。
【図１８】従来の１メガビット強誘電体メモリの上面図。
【図１９】従来の１メガビット強誘電体メモリの各部の断面図。
【図２０】ワード線を駆動した時の主要ノードの波形を示す図であって、
（ａ）はワード線の駆動電圧を示す図。
（ｂ）は強誘電体キャパシタの上部電極電位の拡大図。
（ｃ）はビット線電位の拡大図。
【図２１】プレート線を駆動した時の主要ノードの波形を示す図であって、
（ａ）はプレート線の駆動電圧を示す図。
（ｂ）は強誘電体キャパシタの電極電位の拡大図。
【図２２】強誘電体キャパシタの電極電位差と分極Ｐのヒステリシス特性を示す図。
【図２３】従来の２Ｔ−１Ｃ型強誘電体メモリの回路構成を示す図。
【図２４】従来の２Ｔ−１Ｃ型セルキャパシタの読み出しにおけるプレート線、ビット線間の電位差と分極Ｐの関係をヒステリシス特性上に示す図であって、
（ａ）は“０”読み出しを示す図。
（ｂ）は“１”読み出しを示す図。
【図２５】従来の２Ｔ−１Ｃ型強誘電体メモリの発展形態として検討された低消費電力の２Ｔ−１Ｃ型強誘電体メモリを示す図。
【図２６】従来の２Ｔ−１Ｃ型強誘電体メモリのタイミング波形図。
【図２７】従来の２Ｔ−１Ｃ型強誘電体メモリの回路構成において、選択、非選択カラムの分極Ｐの向きとビット線間のディスターブの関係を示す図。
【符号の説明】
１…メモリセルのＮＭＯＳトランジスタ
１ａ…ダミーセルのＮＭＯＳトランジスタ
２…強誘電体キャパシタ
２ａ…ダミーセルキャパシタ
３…イコライザ回路のＮＭＯＳトランジスタ
４…センスアンプ活性化用ＰＭＯＳトランジスタ
５…センスアンプ活性化用ＮＭＯＳトランジスタ
６…センスアンプのＰＭＯＳトランジスタ
７…センスアンプのＮＭＯＳトランジスタ
８…ＤＱゲートＮＭＯＳトランジスタ
９…カラムデコーダ
１０…ロウデコーダ
１０ａ…ダミーワード線ドライバ
１１…プレートドライバ
１１ａ…ダミープレートドライバ
１２…テストパッド
１３…カウンタ
１４、１５…ＯＲ回路
１５ａ…ＡＮＤ回路
１６…ビット線ドライバ
１７…分離用ゲートＮＭＯＳトランジスタ
１８…センスアンプ
１９…ＡＮＤ回路
１９ａ…ＯＲ回路
２０、２１…ＯＲ回路
２２…ＮＡＮＤ回路
２３〜２５…ＯＲ回路
２６…ＮＡＮＤ回路
２７…ＯＲ回路
２８…ＡＮＤ回路
２９…ＯＲ回路
３０…ＡＮＤ回路
３１…ビット線ドライバ
３２…イコライザ
５０…メモリセルブロック
５１…ビット線
５２…ワード線
５３…プレート線
５４…強誘電体キャパシタ上部電極
５５…ビット線／１Ａｌ・コンタクト
５５ａ…強誘電体膜
５６…１Ａｌ／ドレイン・コンタクト
５７…１Ａｌ／ソース・コンタクト
５８…１Ａｌ／上部電極・コンタクト
５９…シリコン基板
６０…ソース／ドレイン拡散層
６１…素子分離絶縁膜
Claims (9)
- 少なくとも１つの強誘電体膜を有するメモリセルキャパシタと、
前記メモリセルキャパシタの一方の電極に一方の電流端子が接続されたスイッチと、
前記メモリセルキャパシタの他方の電極に接続されたプレート線と、
前記スイッチの他方の電流端子に接続されたビット線と、
前記スイッチのオン／オフを制御するゲート端子に接続されたワード線と、
からなる複数のメモリセルを備え、
前記ワード線の電位を上昇した後、元の電位に戻す動作を複数回行うことにより、前記メモリセルキャパシタの一方の電極と他方の電極との間に前記強誘電体膜の分極を減少する方向の電位差が複数回加わるようにし、しかる後前記強誘電体膜に記憶情報として書き込まれた分極の通常の読み出し動作を行うテストモードを具備することを特徴とする強誘電体メモリ。 - 前記上昇させるワード線の電位は、通常の続み出し動作における前記ワード線電位よりも高いことを特徴とする請求項１記載の強誘電体メモリ。
- 前記分極を減少する方向の電位差は、微細なパルス状の電位差であることを特徴とする請求項１に記載の強誘電体メモリ。
- 前記ワード線は、前記ビット線の電位を０Ｖとするドライバ又はイコライザからもっとも離れた位置にあることを特徴とする請求項１乃至３のいずれか１つに記載の強誘電体メモリ。
- 前記一方の電極と他方の電極との間に分極を減少する方向の電位差が加えられる前記メモリセルキャパシタは、このメモリセルキャパシタの他方の電極に接続されたプレート線を０Ｖに固定する回路から最も離れた位置にあることを特徴とする請求項１乃至４のいずれか１つに記載の強誘電体メモリ。
- 少なくとも１つの強誘電体膜を有するメモリセルキャパシタと、
前記メモリセルキャパシタの一方の電極に一方の電流端子が接続されたスイッチと、
前記メモリセルキャパシタの他方の電極に接続されたプレート線と、
前記スイッチの他方の電流端子に接続されたビット線と、
前記スイッチのオン／オフを制御するゲート端子に接続されたワード線と、
からなる複数のメモリセルを備え、
前記ワード線により前記スイッチをオフした状態で前記ビット線をパルス駆動することにより、前記ビット線と前記メモリセルキャパシタの一方の電極とのカップリングによって前記メモリセルキャパシタの一方の電極の電位を変動させ、前記メモリセルキャパシタの一方の電極と他方の電極との間に分極を減少する方向の電位差が加わるようにした後、前記メモリセルキャパシタの強誘電体膜に記憶情報として書き込まれた分極の通常の読み出し動作を行うテストモードを具備することを特徴とする強誘電体メモリ。 - 少なくとも１つの強誘電体膜を有するメモリセルキャパシタと、
前記メモリセルキャパシタの一方の電極に一方の電流端子が接続された第１のスイッチと、
前記メモリセルキャパシタの他方の電極に一方の電流端子が接続された第２のスイッチと、
前記第１のスイッチの他方の電流端子に接続されたビット線と、
前記第２のスイッチの他方の電流端子に接続された相補ビット線と、
前記第１及び第２のスイッチをオン／オフ制御するゲート端子に共通に接続されたワード線からなる複数のメモリセルを備え、
前記ワード線により前記第１及び第２のスイッチをオフした状態で少なくとも前記ビット線及び前記相補ビット線のいずれかをパルス駆動することにより、前記ビット線と前記メモリセルキャパシタの一方の電極とのカップリングによって前記メモリセルキャパシタの一方の電極の電位を変動させ、前記メモリセルキャパシタの一方の電極と他方の電極との間に分極を減少する方向の電位差が加わるようにした後、前記メモリセルキャパシタの強誘電体膜に記憶情報として書き込まれた分極の通常の読み出し動作を行うテストモードを具備することを特徴とする強誘電体メモリ。 - 少なくとも１つの強誘電体膜を有するメモリセルキャパシタと、
前記メモリセルキャパシタの一方の電極に一方の電流端子が接続された第１のスイッチと、
前記メモリセルキャパシタの他方の電極に一方の電流端子が接続された第２のスイッチと、
前記第１のスイッチの他方の電流端子に接続された第１のビット線と、
前記第２のスイッチの他方の電流端子に接続された前記第１のビット線と相補の第２のビット線と、
前記第１及び第２のスイッチをオン／オフ制御するゲート端子に共通に接続されたワード線からなるメモリセルと、
前記第１のビット線と前記第２のビット線に読み出されたデータを比較増幅するセンスアンプと、
前記第１のビット線を駆動するビット線ドライバと、
前記第２のビット線を駆動する相補ビット線ドライバと、
前記メモリセル領域の前記第１のビット線と前記センスアンプ領域の前記第１のビット線との間の選択的な接続と切り離しを行う第３のスイッチと、
前記メモリセル領域の前記第２のビット線と前記センスアンプ領域の前記第２のビット線との間の選択的な接続と切り離しを行う第４のスイッチと、
前記第３、第４のスイッチをオン／オフ制御する制御線と、前記第１のビット線と前記第２のビット線とをイコライズするイコライズ回路と、からなる第１のカラムと、
少なくとも前記第１のカラムに隣接し、前記第１のカラムと同一の回路構成を有する第２のカラムとを備え、
前記ワード線をオンした状態で、第１のカラムのメモリセルに対し、前記第１のカラムから前記第２のカラムに向かう分極を書き込み、前記第２のカラムの第１のカラムに隣接するビット線を少なくとも１回パルス駆動することにより、前記第１のカラムの前記第１又は第２のビット線と隣接する前記第２のカラムのビット線とのカップリングによって、前記メモリセルキャパシタの一方の電極の電位を変動させ、前記メモリセルキャパシタの一方の電極と他方の電極との間に分極を減少する方向の電位差が加わるようにした後、前記メモリセルキャパシタの強誘電体膜に記憶情報として書き込まれた分極の通常の読み出し動作を行うテストモードを具備することを特徴とする強誘電体メモリ。 - 前記第１のカラムが奇数番のカラムに割り当てられ、前記第２のカラムが偶数番のカラムに割り当てられ、メモリセルアレイの一部又は全部が同時にテストされることを特徴とする請求項８記載の強誘電体メモリ。
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