JP2000268599A - 強誘電体メモリ - Google Patents

Abstract

(57)【要約】 【課題】強誘電体メモリの動作中における電極及び配線
間の容量結合等による非選択メモリセルでの分極の減少
を高速に評価するテスト回路を提供する。 【解決手段】読み出し等の強誘電体メモリの動作時にパ
ルス状に変化するワード線、プレート線、ビット線等の
電圧変化が、容量結合等を介して繰り返し非選択の強誘
電体キャパシタに書き込まれた分極に微小なディスター
ブ電圧を与え、分極を減少させる。この減少量を評価す
るためテスト信号を用いてチップ上のカウンタを動作さ
せ、複数のテストパルスをワード線、プレート線、また
はビット線等のいずれかに入力することにより、非選択
の強誘電体キャパシタにディスターブを与える。あらか
じめセルアレイに書き込まれたテストパターンがディス
ターブにより変化する状況をフェイルマップ等を用いて
調べれば、強誘電体メモリにおけるディスターブの大き
さを高速に評価することが可能になる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は強誘電体メモリ全般
に係り、特に低消費電力化を目指した強誘電体メモリの
読み出し動作において、非選択メモリセルへの誤書き込
みを評価する機能を備えた強誘電体メモリに関するもの
である。

【０００２】

【従来の技術】従来開発された強誘電体メモリとして、
例えば 1998 年のVLSI Circuit Symposiumにおける“A
42.5mm² 1Mb Nonvolatile Ferroelectric Memory Utili
zing Advanced Architecture for Enhanced Reliabilit
y ”(VLSI Circuit Sympo. Digest of Technical Paper
s, pp.242-245,1998）と題する発表がある。この文献で
は、低消費電力化を目指した１メガビットの強誘電体メ
モリの構成と性能が示されている。

【０００３】図１７（ａ）に示すように、この１メガビ
ット強誘電体メモリはメモリセルアレイが３２個のメモ
リセルブロック５０に分割される。図１７（ａ）では片
側の１６個のメモリセルブロック５０のみを示している
が、実際には破線で矢示した方向に折り返すように、メ
モリセルアレイが拡張されている。

【０００４】図１７（ａ）に示す強誘電体メモリのパタ
ーンレイアウトは、チップの中央部に横に長いカラムデ
コーダが形成され、センスアンプを介してその両側にメ
モリセルブロック５０が配置される。また、長手方向が
カラムデコーダと直角になるように、その両側にロウデ
コーダとプレートドライバが形成され、図１７（ｂ）に
示すメモリセルは、ＭＯＳトランジスタ１からなるスイ
ッチと、ＰＺＴ（ＰｂＺｒ(Ｔｉ)Ｏ₃）等の強誘電体を
誘電膜とするセルキャパシタ２と、ワード線ＷＬと、プ
レート線ＰＬと、ビット線ＢＬとから構成される。

【０００５】なお、図１７（ｂ）では、１個のＭＯＳト
ランジスタと１個のセルキャパシタからなる１トランジ
スタ−１キャパシタ型（以下１Ｔ−１Ｃ型と呼ぶ）のメ
モリセルを示しているが、高集積化のため実際には隣接
する２個のメモリセルがプレート線ＰＬを共通にして折
り返すように形成される。

【０００６】後に説明するように、プレート線ＰＬに接
続されるセルキャパシタ２の電極はシリコン基板側に配
置されるので下部電極と呼び、ＭＯＳトランジスタ１の
ソースに接続されるセルキャパシタ２の電極を上部電極
と呼ぶ。

【０００７】図１７（ａ）に示すように、１本のワード
線ＷＬが複数のメモリセルブロック５０を横断して選択
されるが、プレート線ＰＬは図にハッチで示す選択ブロ
ック５０に属するものだけが駆動され、センスアンプは
選択カラムに属するものだけが活性化される。この文献
では次の２点が成立することを前提としている。

【０００８】（１）複数の非選択ブロックを横断して１
本のワード線が選択されるが、プレート線とセンスアン
プが駆動または活性化されなければ、オンしたワード線
に連なるセルのデータは破壊されない。 （２）２本のワード線で１本のプレート線を共有してい
るので、一方の選択されたワード線をオンし、プレート
線を駆動してセルキャパシタ２に記憶されたデータを読
み出せば、他方の非選択ワード線側のセルキャパシタも
共通のプレート線により駆動されるが、この時オフした
非選択ワード線は低レベルであるためこれに連なるＭＯ
Ｓトランジスタはオフとなり、したがってここに直列接
続された非選択セルキャパシタの記憶データは破壊され
ない。

【０００９】しかし、この文献に示されたデバイス構造
について発明者が３次元容量シミュレータＤＩＡＭＯＮ
Ｄ及び回路シミュレータＳＡＰＰＨＩＲＥを用いて数値
解析を行った結果、これらの前提条件は必ずしも成立し
ないことが明らかになった。

【００１０】すなわち、読み出し動作時における配線及
び電極間のカップリングにより、非選択セルの記憶デー
タが減少するリードディスターブを生じることが明らか
になった。

【００１１】前記（１）項、（２）項に対応してこの問
題を示せば次のとおりである。 （１）非選択ブロックにおいて、ワード線とビット線、
及びワード線と上部電極とのカップリングにより分極量
として蓄えられた記憶データが減少する。 （２）非選択ワード線側のセルキャパシタのプレート線
を駆動すれば、セルキャパシタと直列に接続されたトラ
ンジスタがオフ状態であっても、セルキャパシタの上部
電極と下部電極との間にカップリングによる過度的な電
位差が発生するため、分極量として非選択ワード線側の
メモリセルに書き込まれた記憶データが選択されたメモ
リセルの読み出し動作により減少する。

【００１２】次に図１８乃至図２２を用いて解析結果を
詳細に説明する。ここでは読み出そうとするメモリセル
にプレート線からビット線向きの分極が書き込まれてい
る場合を検討する。前記の文献ではメモリセルの構造の
詳細は明らかにされていないが、ＦＲＡＭ（Ferroelect
ric Random Access Memory の略称）のセル構造が図１
８及び図１９のような上面図と断面図を有するものと想
定して解析を行った。

【００１３】図１８に示すＦＲＡＭセルの平面構造は、
２層目のアルミ配線からなるビット線５１と、これと直
交するように下部に配置されるワード線５２と、ワード
線５２に沿ってビット線５１及びワード線５２の間に配
置され、セルキャパシタの下部電極となる幅の広いプレ
ート線５３と、その上部電極５４と、シリコン基板上に
形成されたＭＯＳトランジスタのソース／ドレイン拡散
層と、１層目のアルミ配線（図で１Ａｌと記載）を介し
てこれらを相互に接続する５５乃至５８のコンタクトか
ら構成される。

【００１４】前記ＦＲＡＭセルの断面構造を図１９に示
す。図１８と対応する構成要素に同一の参照番号を付し
て、詳細な説明を省略する。なお、図１９ではさらに強
誘電体膜５５ａと、シリコン基板５９と、ＭＯＳトラン
ジスタのソース／ドレイン拡散層６０と、アイソプレー
ナ型の素子分離絶縁膜６１が示されている。その他の太
いハッチで示した部分はＳｉＯ₂ からなる層間絶縁膜で
ある。

【００１５】図１９の断面構造から、プレート線５３が
強誘電体膜５５ａを備えるセルキャパシタの下部電極を
なすこと、また、ワード線５２の一部がＭＯＳトランジ
スタのゲ−ト電極を兼ねることがわかる。

【００１６】３次元容量シミュレータＤＩＡＭＯＮＤを
用いて、前記ＦＲＡＭのセル構造につき、配線及び電極
間の容量シミュレーションを実施し、次に示すような結
果が得られた。

【００１７】 ワード線とビット線との交差部における両者の容量 ：１．６８ｆＦ ワード線と上部電極間の容量 ：１．２８ｆＦ 基板にコンタクトを接続している方のビット線容量 ：６．１３９ｆＦ 基板にコンタクトを接続していない方のビット線容量：０．９９ｆＦ なおワード線５２とビット線５１との交差部における両
者の容量を計算する時には、ワード線５２のゲートポリ
シリコンの下にソース／ドレイン拡散層６０のｎ⁺ 領域
が、横方向拡散により片側０．１７５μｍだけ食い込ん
でいるものと仮定した。

【００１８】ここで１対のビット線５１が、５１２本の
ワード線をまたぐとすれば、ビット線の寄生容量は一本
当たり、 （６．１３９＋０．９９１）×５１２／４＝９１２．６
４ｆＦ となる。

【００１９】また、基板上のｎ⁺ 拡散層にコンタクトを
接続しているビット線の、前記ｎ⁺拡散層の接合容量
は、面積項を０．４ｆＦ／μｍ² 、周辺項を０．３７ｆ
Ｆ／μｍ² として計算すれば、ビット線１本当たり、 （１．６４＋３．１０８）×５１２／４＝６０７．７４
４ｆＦ となる。両者を合計すれば、ビット線１本当たりの寄生
容量は１５２０．３８４ｆＦとなる。

【００２０】以上の結果をＦＲＡＭの等価回路に入力
し、容量結合によるカップリングの発生状況を求めた。
なお、ここで用いた等価回路では、センスアンプに隣接
して１対のビット線を接地するイコライザが配置され、
ワード線及びプレート線はこれと反対側の端に位置する
ものが選択される場合について検討した。またビット線
のＲ＊Ｃ遅延については、Π型等価回路を用いて評価し
た。

【００２１】この等価回路を用いてシミュレーションを
実施した結果、図２０（ａ）に示すようにワード線１本
のみを立ち上げた場合、セルキャパシタの上部電極とビ
ット線の電位がカップリングにより図２０（ｂ）、図２
０（ｃ）に示すよう変化することがわかった。

【００２２】すなわち、上部電極はワード線の立ち上げ
時に２０ｍＶ上昇し、立ち下げ時に３０ｍＶ下降する。
またビット線は、ワード線の立ち上げ時に１４ｍＶ上昇
し、立ち下げ時に１２ｍＶ下降する。

【００２３】このとき、シミュレーションにおける分極
の向きは、プレート線（下部電極）からビット線側（上
部電極）に向かう方向となっている。したがって図２２
に示すように、ヒステリシス曲線の微分係数は、ＶPL−
ＶBL（プレート線ＰＬとビット線ＢＬとの電位差）が負
の方向に変化する方が正の方向に変化するよりも大き
い。このように同一ワード線が何度も選択されて、これ
と交差する非選択ブロックのビット線にカップリングに
よる電位が伝わり、強誘電体キャパシタの両端に何度も
パルス状の微小な電位差が加わることが十分考えられ
る。

【００２４】このような場合、図２２のヒステリシス曲
線に太く矢示したように、加えられたパルスの回数に応
じて分極Ｐが減少する。すなわち、非選択メモリセルに
分極Ｐとして書き込まれた記憶データが消失することに
なる。

【００２５】以上、プレート線が駆動される前の段階で
オンした、高レベル状態のワード線に連なる、非選択ブ
ロックのセルキャパシタに加わるディスターブについて
説明したが、次にプレート線を駆動した場合の問題につ
いてのべる。プレート線を立ち上げた時に、オフしてい
る低レベル状態のワード線に連なるセルキャパシタに加
えられるディスターブを図２１に示す。

【００２６】図２１（ａ）はプレート線駆動によるプレ
ート線電位の変化を示すタイミングチャート、図２１
（ｂ）はこのとき生じる下部電極と上部電極の電位差を
示す拡大図である。

【００２７】図２１（ｂ）に示すように、プレート線の
駆動により下部電極と上部電極の間に６０ｍＶもの電位
差が生じている。先にのべたように、ＦＲＡＭの読み出
し動作において同一のプレート線が何度も選択され、そ
の結果、オフしている低レベルのワード線に連なる非選
択の強誘電体セルキャパシタの両端に、何度もパルス状
の電位差が加わることが十分考えられる。このような場
合にも、図２２のヒステリシス曲線に太く矢示したよう
に、加えられたパルスの回数に応じて分極Ｐの減少を生
じることになる。

【００２８】以上、従来の１Ｔ−１Ｃ型強誘電体メモリ
について問題点を説明したが、このほか、強誘電体薄膜
を用いたセルキャパシタ２個とＭＯＳトランジスタ２個
からｌメモリセルを構成し、これに分極の向きという形
でデータを蓄積する２トランジスタ−２キャパシタ型
（以下２Ｔ−２Ｃ型と略称する）強誘電体メモリが提案
されてきた。

【００２９】このメモリは不揮発性で読み出しが高速に
行えるという特徴があるため、近年研究開発が活発に行
われるようになってきた。２Ｔ−２Ｃ型ＦＲＡＭのセル
構造の特徴は、先に図１８、図１９を用いて説明したよ
うに、ビット線を２層目のアルミ配線で形成し、強誘電
体キャパシタの上部電極を１層目のアルミ配線で形成す
ることである。両者の間には絶縁用の酸化膜が介在する
のみであるため、両者のカップリング容量が無視できな
い状況になっている。

【００３０】３次元容量シミュレータ、ＤＩＡＭＯＮＤ
によってこれらの容量値を求めたところ、上部電極の容
量そのものは０．２４９ｐＦ、これとビット線との間の
カップリング容量は０．４２４ｆＦとなり、ビット線に
振幅３．３Ｖの信号電圧が加われば、上部電極は５．６
ｍＶのディスターブを受けることが明らかになった。ま
た、２Ｔ−２Ｃ型ＦＲＡＭのほかに、１個の強誘電体キ
ャパシタを２個のＭＯＳトランジスタではさんだ２Ｔ−
１Ｃ型の構造が提案されてきた。

【００３１】(U.S.P.4,888,733)。

【００３２】このＦＲＡＭは、記憶データを強誘電体キ
ャパシタの分極の方向として書き込み、不揮発性である
ことについては、現在製品化されている２Ｔ−２Ｃ型Ｆ
ＲＡＭや研究開発途上の１Ｔ−１Ｃ型ＦＲＡＭと同様で
ある。

【００３３】先にのべた２Ｔ−２Ｃ型では、ビット線Ｂ
Ｌ及び相補ビット線／ＢＬに連なる強誘電体キャパシタ
に反対向きの分極を書き込んで読み出しを行うため、参
照電位を作る必要がないという利点がある反面、１個の
セルを２個の強誘電体キャパシタと２個のＭＯＳトラン
ジスタで作るために高集積化には不利である。

【００３４】一方１Ｔ−１Ｃ型では、集積度の点では２
−２Ｃ型よりも有利であるが、参照電位を作るのが難し
いという問題があった。また、両者に共通の問題点とし
て、図１８に示すように、プレート線５３はワード線５
２と平行に走っており、読み出し時には多くの強誘電体
キャパシタを一斉に昇圧しなければならず、このためプ
レートドライバが非常に大きくなり、かつ昇圧そのもの
に時間を要するという欠点があった。次に図２３を用い
て、２Ｔ−１Ｃ型ＦＲＡＭの回路構成を説明する。

【００３５】図２３に示す２Ｔ−１Ｃ型ＦＲＡＭのメモ
リセル領域は、２個のトランスファーゲートＭＯＳトラ
ンジスタ１の間に、それぞれ接続されたＣi0〜Ｃij
（ｉ、ｊは自然数）からなる強誘電体キャパシタ２と、
ＭＯＳトランジスタ１のゲートに接続されるワード線Ｗ
Ｌi と、前記ＭＯＳトランジスタ１のソース／ドレイン
にそれぞれ接続されるＢＬ0 、／ＢＬ0 〜ＢＬj 、／Ｂ
Ｌj からなるビット線から構成される。これらのビット
線はＢＤ0 、／ＢＤ0 〜ＢＤj 、／ＢＤj からなるビッ
ト線及び相補ビット線ドライバ１６を介して駆動され
る。

【００３６】イコライザは、ＭＯＳトランジスタ３のゲ
ートにイコライズ信号ＶEQを与えることにより、ＢＬj
、／ＢＬj 等からなる１対のビット線を互いに接続し
０Ｖに接地することによりＦＲＡＭの高速読み出しを可
能にする。

【００３７】ＭＯＳトランジスタ１７からなる分離用ゲ
ートは、信号Ｖφt0 、Ｖφt1 により、前記メモリセル
領域のブロック選択を行い、センスアンプ１８は、信号
電圧Ｖ/SAP、ＶSAN により活性化され、前記１対のビッ
ト線から出力される記憶データを比較増幅する。

【００３８】ＭＯＳトランジスタ８からなるＤＱ（Data
Quest）ゲートは、ＣＳＬ0 〜ＣＳＬj のカラムセレク
ト信号により、１対のビット線からなるメモリセルのカ
ラムを選択し、ＤＱ線対に記憶データを入出力する。

【００３９】図２３に示すように、２Ｔ−１Ｃ型では強
誘電体キャパシタＣij（ｉ、ｊは自然数）は、ワード線
に垂直な１対のビット線を通じて駆動されるので、ファ
ーストページ、ＥＤＯ（Enhanced Data Output）、ＥＤ
Ｏバースト等のように、ワード線を選択してこれに連な
るメモリセルのデータを一斉に出力することはできな
い。

【００４０】しかし、ビット線を通じて駆動されるのは
選択された１個の強誘電体キャパシタと１対のビット線
に連なるトランスファーゲートＭＯＳトランジスタ１の
ソース・ドレイン拡散層容量だけであり、ビット線ドラ
イバ１６も小さくてよい上に、プレート線も存在しない
ので、その昇圧に時間を要することもない。

【００４１】ここでＥＤＯとは、ファーストページモー
ドをさらに高速化したもので、ハイパーページモードと
よばれる。ファーストページモードでは、ワード線を選
択した後アドレス遷移検出回路を用いて列アドレスの切
り替えを検知し、ＣＡＳの立ち上がりを待たずにアクセ
スを開始するこによりページモードでの読み出しを高速
化している。

【００４２】ファーストページモードで動作サイクルを
高速化すれば、データ出力期間が短くなりタイミング設
計が困難になる。ＥＤＯではＣＡＳの立ち下がりエッジ
でデータの出力を止めるのではなくて、次のＣＡＳの立
ち上がりエッジまでデータの出力が延長される。

【００４３】また、ＥＤＯをさらに高速化しようとすれ
ば、アドレスを外部から高速に切り替える必要を生じ、
再びタイミング設計が困難になる。これを解決するため
に、ＥＤＯバーストでは、アドレスを外部から切り替え
るのではなくて、内部でアドレスを発生させることによ
りさらに高速化を図ることができる。

【００４４】２Ｔ−１Ｃ型ＦＲＡＭは、集積化という点
では少なくとも２Ｔ−２Ｃ型ＦＲＡＭよりは有利であ
り、また、参照電位を作る必要がないという利点があ
る。この２Ｔ−１Ｃ型ＦＲＡＭ技術は、特許 (U.S.P.4,
888,733)としてラムトロン社より提案があったのみでそ
の後研究がなされておらず、低消費電力化等の技術開発
も全くなされていなかった。

【００４５】２Ｔ−１Ｃ型ＦＲＡＭのセル構造に対して
は平面図や断面図は示されておらず、したがって、ＤＩ
ＡＭＯＮＤの計算結果もなされていないが、先にのべた
１Ｔ−１Ｃ型又は２Ｔ−２Ｃ型ＦＲＡＭのように、記憶
データをセンスアンプにより比較増幅する際、ビット線
からセルキャパシタの上部電極に同様なディスターブを
生じる問題を回避することができない。

【００４６】このように２Ｔ−１Ｃ型ＦＲＡＭでは、ビ
ット線と強誘電体キャパシタの上部電極との間のカップ
リング容量が無視できない構成に付随する問題を解決し
なければならないが、この問題は必ずしも２Ｔ−１Ｃ型
に限定されるものではなく、一般にビット線と強誘電体
キャパシタの上部電極との間のカップリング容量が無視
できない構成に付随するものである。また、ＦＲＡＭの
構成を２Ｔ−１Ｃ型に限定すれば、このカップリング容
量が無視できる場合でも、ビット線の振幅がセルキャパ
シタにディスターブを及ぼすことが考えられる。

【００４７】次に、従来ＦＲＡＭの低消費電力化につい
てなされた技術開発に関連して、２Ｔ−１Ｃ型ＦＲＡＭ
に特徴的な、ビット線と強誘電体キャパシタの上部電極
とのカップリング容量とは無関係なディスターブについ
て説明する。

【００４８】先に図１７の１Ｔ−１Ｃ型ＦＲＡＭについ
てのべたように、セルアレイを３２個のブロックに分割
し、ワード線はブロックを横断して選択されるが、プレ
ート線は選択されたブロックに属するものだけを駆動
し、センスアンプは選択カラムに属するもの１個だけを
活性化すれば低消費電力化を図ることができる。

【００４９】このとき、ワード線は非選択ブロックを横
断して選択されても、プレート線とセンスアンプさえ駆
動又は活性化されなければ、非選択ブロック及び非選択
カラムに連なるセルの記憶データは破壊されない。

【００５０】この考え方を従来の２Ｔ−１Ｃ型ＦＲＡＭ
に拡張すれば、データの読み出し方式としてカラムアド
レスをデコードすることによりビット線対を選択的にイ
コライズ解除してドライブし、センスアンプをカラムご
とに活性化して比較増幅すれば読み出すカラムのみが充
放電されるため低消費電力化に役立つと考えられる。こ
の間の事情を説明するために、まず２Ｔ−１Ｃ型のＦＲ
ＡＭの基本的な読み出し動作についてのべる。

【００５１】先に図２３を用いて説明した従来の２Ｔ−
１Ｃ型ＦＲＡＭの回路構成について、図２６のタイミン
グチャートを参考に、擬似ＳＲＡＭ(pseudo-Static Ran
domAccess Memory ) モードによる通常の読み出し動作
を説明する。

【００５２】（１）動作の開始にあたり、全てのワード
線電圧ＶWLi は０Ｖになっており、ビット線はイコライ
ズ電圧ＶEQを高レベル（以下“Ｈ”とよぶ）にすること
により、全て０Ｖにイコライズされている。 （２）／ＲＡＳ( ＲＡＳ; Row Adress Strobe と相補な
信号) を下降させ、／ＣＡＳ（ＣＡＳ; Column Adress
Strobeと相補な信号）をこれと同期して立ち上げる。／
ＲＡＳの下降エッジでロウアドレスＲＡ0 を、／ＣＡＳ
の上昇エッジでカラムアドレスＣＡ0 を取り込む。 （３）次にロウアドレスＲＡ0 をデコードして選択的に
ワード線電圧ＶWLiを立ち上げ、カラムアドレスＣＡ0
をデコードして選択的にビット線対のイコライズ電圧Ｖ
EQ00を“Ｌ”とし、イコライズを解除する。ワード線電
圧ＶWLi の立ち上げと同時に一方の分離用ゲート電圧Ｖ
φt1 を昇圧し、／ＢＬ0 に出力する記憶データをセン
スアンプに入力するよう準備する。 （４）次に、イコライズを解除したビット線対におい
て、一方のビット線ＢＬ0 を０ＶからＶccに昇圧し、再
び０Ｖに戻す。その後Ｖφt1 を０Ｖに戻して／ＢＬ0
側のＭＯＳトランジスタ１７をオフすることにより、出
力データをセンスアンプＳ／Ａの一方のノード１^＊に保
持する。

【００５３】最初にＢＬ0 から／ＢＬ0 の向き（正方
向）の分極がセルキャパシタに“０”データとして書き
込まれていた場合、分極Ｐとセルキャパシタの端子電庄
との関係は、図２４（ａ）のヒステリシス曲線上に示し
た軌跡を描く。一方逆向き（負方向）の分極Ｐが“１”
データとして書き込まれていた場合、図２４（ｂ）のヒ
ステリシス曲線上に示した軌跡を描く。両図において、
は分極Ｐの初期状態、はビット線ドライバ／ＢＤ0
を通じて／ＢＬ0 をＶccに昇圧した状態、は／ＢＤ0
を再び０Ｖに戻した状態である。

【００５４】ここで重要なことは、両図のとの破線
に矢示したように、負方向の分極Ｐが書き込まれていた
場合には、正方向の分極Ｐが書き込まれていた場合に比
べて、／ＢＬ0 に残る電位が大きいことである。

【００５５】（５）続いてＶφt0 を用いてＢＬ0 側の
ＭＯＳトランジスタ１７をオンした後にＢＬ0 をＶccま
で昇圧し再び０Ｖに戻すことによってＢＬ0 に電荷を読
み出す。

【００５６】最初に正方向の分極Ｐが書き込まれていた
場合、分極Ｐとセルキャパシタの端子電庄との関係は図
２４（ａ）のヒステリシス曲線の続きに示した軌跡を描
く。一方負方向の分極Ｐが書き込まれていた場合は図２
４（ｂ）のヒステリシス曲線の続きに示した軌跡を描
く。両図においてはビット線ドライバＢＤ0 を通じて
ＢＬ０をＶccに昇圧したものである。またはＢＬ0 を
再び０Ｖ戻したものである。

【００５７】続いてＢＬ0 側のＭＯＳトランジスタ１７
をオフし、書き込みデータをセンスアンプＳ／Ａの他方
のノード０^＊に保持し、センスアンプＳ／Ａによる比較
増幅の後にカラムセレクトラインＣＳＬ0 を選択してＤ
Ｑ線対を通じて書き込みデータをチップ外部に読み出
す。

【００５８】ここで重要なことは、最初に正方向の分極
が書き込まれていた場合には、／ＢＬ0 の電位は最初の
パルス駆動の後あまり上昇せず、そのため次のパルス駆
動によつて電位が十分に上昇する余地があるために、Ｂ
Ｌ0 側に高い電位が出るということである。

【００５９】一方、最初に負方向の分極が書かれていた
場合は、／ＢＬ0 の電位は最初のパルス駆動の後高い電
位に上昇し、そのため次のパルス駆動によって十分に電
位が上昇する余地は少なく、結局ＢＬo 側に低い電位が
出るということである。

【００６０】この動作においては、ビット線対イコライ
ザの解除、プレート線の駆動、センスアンプによる比較
増幅、カラムセレクト線ＣＬＳの選択等をカラムアドレ
スをデコードして行っている。したがって非選択カラム
は全く動作せず、消費電力を低減することができる。

【００６１】（６）最後に分離用ゲート電圧Ｖφt0 、
Ｖφt1 を“Ｈ”としてビット線対のＭＯＳトランジス
タ１７を共にオンとし、メモリセルに再書き込みを行っ
た後、ワード線を閉じ、センスアンプをを非活性にし、
ビット線をイコライズすることにより読み出し動作を終
了する。

【００６２】図２５の回路構成は図２２を発展させたも
ので、選択されたカラムのビット線対のみイコライズを
解除してドライブすることにより、セルキャパシタのデ
ータを読み出し、他は非選択のままイコライズしておく
ことで低消費電力化をはかったものである。

【００６３】図２５と図２２を比較した場合、メモリセ
ル及びセルアレイの構成は全く同一であるがビット線ド
ライバ、イコライズ回路、及びセンスアンプ活性化信
号、及びＤＱゲートを、カラムアドレスをデコードした
信号ＣＡj （ｊは自然数）と、ＡＮＤゲート２２、２
６、２８、３０により１カラムごとに制御できる点が異
なっている。この構成は従来発表されたものではなく、
前述のVLSI Circuit symposiumの発表に基づき、発明者
が発展的に２Ｔ−１Ｃ型ＦＲＡＭに適用したものであ
る。 これに対し、図２２のように従来提案された２Ｔ
−１Ｃ型ＦＲＡＭでは、ビット線ドライバ、イコライズ
回路、及びセンスアンプ活性化信号は、カラムアドレス
をデコードした信号によってーつーつ制御されるのでは
なく、オンしたワード線に連なるものは全て動作する。

【００６４】したがって、チップ外部に読み出すデータ
ではなくとも、オンしたワード線に連なるセルデータは
全て一旦は読み出され再書き込みされる。図２５ではチ
ップ外部に読み出すカラムのみ読み出しと再書き込みを
行い、それ以外はイコライズを解除しないことにより消
費電力を下げることができる。しかし、このＦＲＡＭ回
路の問題点として、上記の読み出し方法には次のような
問題点が含まれる。

【００６５】例えば図２７に示すように、カラムアドレ
スＣＡj 〜ＣＡj+3 を交互に“Ｈ”、“Ｌ”として、選
択カラムと非選択カラムが交互に隣接する場合、すなわ
ち選択されたｊ番のカラムとｊ＋２番のカラムの間に、
ｊ＋１番のカラムが挟まれるように位置し、分極Ｐの方
向及びセンス増幅の結果が図２７に示すようになる場
合、ワード線はオンしているために、ｊ番及びｊ＋２番
のカラムのセンス増幅の際、隣り合うビット線を通じた
カップリングによりｊ＋１番のカラムに属するセルキャ
パシタＣi j+1の両電極間に電位差が発生し、分極Ｐが
減少する可能性がある。

【００６６】このとき、非選択のカラムはイコライズさ
れているが、ビット線対を０Ｖにしているイコライザか
らの距離に応じて、前記隣り合うビット線を通じたカッ
プリングによる電位差が発生し、読み出し動作の繰り返
しにより、図２２で説明した機構に基づくリードディス
ターブが発生すると考えられる。

【００６７】

【発明が解決しようとする課題】上記したように、従来
の１Ｔ−１Ｃ型及び２Ｔ−２Ｃ型ＦＲＡＭ回路は非選択
ブロックにおいて、ワード線とビット線とのカップリン
グによりワード線がオンした時にビット線を介して強誘
電体キャパシタの両電極間の電位差がわずかに上下し、
記憶データとして書き込まれた分極量が減少するという
問題があった。また高集積化のために、２本のワード線
で１本のプレート線を共有する回路構成とすれば、非選
択側のワード線に接続されたセルキャパシタは、プレー
ト線が駆動するごとに強誘電体キャパシタの両電極間の
電位差がわずかに上下し、記憶データとして書き込まれ
た分極量が減少するという問題があった。

【００６８】また、従来の２Ｔ−１Ｃ型ＦＲＡＭ回路の
発展形態として発明者が検討した低消費電力型の回路構
成では、非選択カラムの両側に選択カラムが隣接する場
合に、ビット線間のカップリングにより非選択カラムの
強誘電体キャパシタの両電極間の電位差がわずかに上下
し、記憶データとして書き込まれた分極量が減少すると
いう問題があった。

【００６９】本発明は上記の問題点を解決すべくなされ
たものであり、１Ｔ−１Ｃ型及び２Ｔ−２Ｃ型ＦＲＡＭ
において、ワード線のオン／オフ、またはプレート線を
共有する構成においてはプレート線のオン／オフを連続
的に行ってから読み出し動作をすることにより、記憶デ
ータとして書き込まれた分極量の減少を高速に評価する
テストモードを提供することを第１の目的とする。

【００７０】また、特に低消費電力用に改良された２Ｔ
−１Ｃ型ＦＲＡＭのほか、一般にビット線からのディス
ターブの影響をみるために、ビット線のオン、オフを連
続的に行ってから読み出し動作をすることにより、記憶
データとして書き込まれた分極の減少を高速に評価する
テストモードを提供することを第２の目的とする。

【００７１】

【課題を解決するための手段】本発明のＦＲＡＭは、特
に記憶データの読み出し動作において、非選択の強誘電
体キャパシタに書き込まれた分極の減少を高速に評価す
るテスト回路とテストモードを具備することを特徴とす
る。

【００７２】具体的には本発明のＦＲＡＭは半導体基板
と、少なくとも１つの強誘電体膜を有するメモリセルキ
ャパシタと、前記メモリセルキャパシタの一方の電極に
一方の電流端子が接続されたスイッチと、前記メモリセ
ルキャパシタの他方の電極に接続されたプレート線と、
前記スイッチの他方の電流端子に接続されたビット線
と、前記スイッチのオン／オフを制御するゲート端子に
接続されたワード線と、からなる複数のメモリセルを備
え、前記ワード線又は前記半導体基板の電位を上昇した
後、元の電位に戻す動作を少なくとも１回行うことによ
り、前記メモリセルキャパシタの一方の電極と他方の電
極との間に前記強誘電体膜の飽和電圧未満の電位差が少
なくとも１回加わるようにし、しかる後、前記強誘電体
膜に記憶情報として書き込まれた分極の通常の読み出し
動作を行うテストモードを具備することを特徴とする。

【００７３】好ましくは前記上昇させるワード線の電位
は、通常の続み出し動作における前記ワード線電位より
も高いことを特徴とする。

【００７４】また好ましくは、前記メモリセルキャパシ
タの一方の電極と他方の電極との間に加える飽和電圧未
満の電位差は、前記強誘電体膜の分極により前記メモリ
セルキャパシタの一方の電極と他方の電極との間に生じ
る電位差と逆符号であることを特徴とする。

【００７５】また好ましくは前記ワード線は、前記ビッ
ト線の電位を０Ｖとするドライバ又はイコライザからも
っとも離れた位置にあることを特徴とする。

【００７６】また好ましくは、前記一方の電極と他方の
電極との間に飽和電圧未満の電位差が加えられる前記メ
モリセルキャパシタは、このメモリセルキャパシタの他
方の電極に接続されたプレート線を０Ｖに固定する回路
から最も離れた位置にあることを特徴とする。

【００７７】また本発明のＦＲＡＭは、少なくとも１つ
の強誘電体膜を有する第１のメモリセルキャパシタと、
前記第１のメモリセルキャパシタの一方の電極に一方の
電流端子が接続された第１のスイッチと、前記第１のメ
モリセルキャパシタの他方の電極に接続された第１のプ
レート線と、前記第１のスイッチの他方の電流端子に接
続されたビット線と、前記第１のスイッチのオン／オフ
を制御するゲート端子に接続された第１のワード線と、
少なくとも１つの強誘電体膜を有する第２のメモリセル
キャパシタと、前記第２のメモリセルキャパシタの一方
の電極に一方の電流端子が接続された第２のスイッチ
と、前記第２のメモリセルキャパシタの他方の電極に接
続された第２のプレート線と、前記第２のスイッチの他
方の電流端子に接続された相補ビット線と、前記第２の
スイッチのオン／オフを制御するゲート端子に接続され
た第２のワード線と、からなる複数のメモリセルを備
え、前記第１、第２のワード線の少なくともいずれかも
１つを低レベルにして、前記第１、第２のプレート線の
少なくともいずれか１つをパルス駆動した後、前記第
１、第２のメモリセルキャパシタの強誘電体膜に記憶情
報としてそれぞれ書き込まれた分極の通常の読み出し動
作を行うテストモードを具備することを特徴とする。こ
のとき前記第１、第２のワード線は共に低レベルである
ことが望ましい。

【００７８】また本発明のＦＲＡＭは、少なくともｌつ
の強誘電体膜を有するメモリセルキャパシタと、前記メ
モリセルキャパシタの一方の電極に一方の電流端子が接
続されたスイッチと、前記メモリセルキャパシタの他方
の電極に接続されたプレート線と、前記スイッチの他方
の電流端子に接続されたビット線と、前記スイッチのオ
ン／オフを制御するゲート端子に接続されたワード線と
からなる複数のメモリセルを備え、前記ワード線により
前記スイッチをオフした状態で前記ビット線をパルス駆
動することにより前記強誘電体キャパシタの一方の電極
と他方の電極との間に飽和電圧未満の電位差が加わるよ
うにした後、前記メモリセルキャパシタの強誘電体膜に
記憶情報として書き込まれた分極の通常の読み出し動作
を行うテストモードを具備することを特徴とする。

【００７９】また本発明のＦＲＡＭは、少なくとも１つ
の強誘電体膜を有するメモリセルキャパシタと、前記メ
モリセルキャパシタの一方の電極に一方の電流端子が接
続された第１のスイッチと、前記メモリセルキャパシタ
の他方の電極に一方の電流端子が接続された第２のスイ
ッチと、前記第１のスイッチの他方の電流端子に接続さ
れたビット線と、前記第２のスイッチの他方の電流端子
に接続された相補ビット線と、前記第１及び第２のスイ
ッチをオン／オフ制御するゲート端子に共通に接続され
たワード線からなる複数のメモリセルを備え、前記ワー
ド線により前記第１及び第２のスイッチをオフした状態
で少なくとも前記ビット線及び前記相補ビット線のいず
れかをパルス駆動することにより前記強誘電体キャパシ
タの一方の電極と他方の電極との間に飽和電圧未満の電
位差が加わるようにした後、前記メモリセルキャパシタ
の強誘電体膜に記憶情報として書き込まれた分極の通常
の読み出し動作を行うテストモードを具備することを特
徴とする。

【００８０】また好ましくは、前記メモリセルキャパシ
タの一方の電極と他方の電極との間に加える飽和電圧未
満の電位差は、前記強誘電体膜の分極により前記メモリ
セルキャパシタの一方の電極と他方の電極との間に生じ
る電位差と逆符号であることを特徴とする。

【００８１】また好ましくは、前記強誘電体膜への分極
の書き込み方向は、前記ビット線及び前記相補ビット線
からの半導体基板と垂直方向の距離が、遠い方から近い
方に向かう方向であることを特徴とする。

【００８２】また好ましくは、ビット線及び相補ビット
線のパルス駆動は、全てのビット線及び相補ビット線に
対して一斉に行われることを特徴とする。

【００８３】また好ましくは、ビット線及び相補ビット
線のパルス駆動は、全てのビット線又は相補ビット線の
いずれかに対して一斉に行われることを特徴とする。

【００８４】また本発明のＦＲＡＭは、少なくとも１つ
の強誘電体膜を有するキャパシタと、前記メモリセルキ
ャパシタの一方の電極に一方の電流端子が接続された第
１のスイッチと、前記メモリセルキャパシタの他方の電
極に一方の電流端子が接続された第２のスイッチと、前
記第１のスイッチの他方の電流端子に接続されたビット
線と、前記第２のスイッチの他方の電流端子に接続され
た相補ビット線と、前記第１及び第２のスイッチをオン
／オフ制御するゲート端子に共通に接続されたワード線
からなるメモリセルと、前記ビット線と相補ビット線に
読み出されたデータを比較増幅するセンスアンプと、前
記第１のビット線を駆動するビット線ドライバと、前記
第２のビット線を駆動する相補ビット線ドライバと、前
記メモリセル領域の前記ビット線と前記センスアンプ領
域の前記ビット線との間の選択的な接続と切り離しを行
う第３のスイッチと、前記メモリセル領域の前記相補ビ
ット線と前記センスアンプ領域の前記相補ビット線との
間の選択的な接続と切り離しを行う第４のスイッチと、
前記第３、第４のスイッチをオン／オフ制御する制御線
と、前記ビット線と相補ビット線とをイコライズするイ
コライズ回路とからなる第１のカラムと、少なくとも前
記第１のカラムに隣接し前記第１のカラムと同一の回路
構成を有する第２のカラムとを備え、前記ワード線をオ
ンした（高レベルとした）状態で、第１のカラムのメモ
リセルに対し、前記第１のカラムから前記第２のカラム
に向かう分極を書き込み、前記第２のカラムの第１のカ
ラムに隣接するビット線を少なくとも１回パルス駆動し
た後、通常の読み出し動作を行うテストモードを具備す
ることを特徴とする。

【００８５】また本発明のＦＲＡＭは、前記第１のカラ
ムが奇数番のカラムに割り当てられ、前記第２のカラム
が偶数番のカラムに割り当てられ、メモリセルアレイの
一部又は全部が同時にテストされることを特徴とする。

【００８６】好ましくは前記第２のカラムの前記第１の
カラムに隣接するビット線をパルス駆動する回数を場所
により変化することを特徴とする。

【００８７】また好ましくは、前記第２のカラムの前記
第１のカラムに隣接するビット線をパルス駆動する回数
を、隣りのカラムに移るごとに１回ずつ増加することを
特徴とする。

【００８８】また好ましくは、前記テストモード動作
は、ビット線及び相補ビット線を０Ｖにする回路から最
も遠いワード線においてのみなされることを特徴とす
る。

【００８９】また好ましくは、前記ビット線又は相補ビ
ット線のパルス駆動は、複数回連続して行われ、前記パ
ルス駆動電圧は、０Ｖと前記ＦＲＡＭの電源電圧以上の
電圧との間であることを特徴とする。

【００９０】上記のように極めて簡易なテスト回路とテ
ストモードをＦＲＡＭのチップ上に備えることにより、
開発されたＦＲＡＭの回路構成上の問題点や、仕様上の
問題点を早期に把握し、有効な対策を施すことができ
る。

【００９１】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。

【００９２】図１は本発明の第１の実施の形態に係るＦ
ＲＡＭの回路構成を示す図である。ＦＲＡＭ本体のセル
アレイ構成は、前述の1998 VLSI Symposium で発表され
た１Ｔ−１Ｃ型１メガビットＦＲＡＭと同様のものを用
いる。本実施の形態のＦＲＡＭは２Ｔ−２Ｃ型のセル構
造を採用するためメモリサイズは５１２キロビットとな
る。

【００９３】図１に示す第１の実施の形態のＦＲＡＭの
主要部は、ＮＭＯＳ１と強誘電体キャパシタ２からなる
２個のメモリセルが、ＢＬj 及び／ＢＬj からなる１対
のビット線と２本のワード線ＷＬi と２本のプレート線
ＰＬi に接続されたマトリックス状のメモリセル領域
と、イコライズ信号ＶEQにより１対のビット線を接地す
るＮＭＯＳ３からなるイコライザ回路と、ＰＭＯＳ４と
ＮＭＯＳ５及び信号電圧Ｖ/SAP、ＶSAN からなるセンス
アンプ活性化部と、ＰＭＯＳ６とＮＭＯＳ７からなるセ
ンスアンプと、ＮＭＯＳ８とカラムセレクト線ＣＳＬj
からなるＤＱゲートと、ＤＱ線対から構成される。な
お、ＳＮij、／ＳＮijは強誘電体キャパシタ２の蓄積ノ
ード(上部電極）である。

【００９４】このほか周辺回路として、カラムデコーダ
９と、ロウデコーダ１０と、プレートドライバ１１が含
まれる。また、第１の実施の形態のＦＲＡＭは、テスト
パッド１２と、カウンタ１３と、２個のＯＲゲート１
４、１５からなるテスト回路をチップ上に備えている。
このテスト回路によりテストパッド１２に加えられたテ
スト信号がカウンタ１に入力し、カウンタ１の出力が２
本のワード線ＷＬi に入力される。

【００９５】本第１の実施の形態では、上記VLSI Symp
o.で発表されたようなプレート線ＰＬi を２本のロウ
（２本のワード線ＷＬi ）で共有するセル構成を用いな
かったが、このセル構成を用いても、同様に第１の実施
の形態のテスト回路を用いることができる。

【００９６】以下図２のタイミングチャートを参照して
本発明のテスト回路の動作を具体的に説明する。

【００９７】（１）図２に示すテストモードの開始に先
立って、後に読み出す所望のデータパターンをメモリセ
ルに書き込む。例えばオール“１”をテストするのであ
れば、ビット線ＢＬj 側の全メモリセルのセルキャパシ
タにはビット線ＢＬjからプレート線ＰＬiに向かう分極
Ｐを、相補ビット線／ＢＬj 側の全メモリセル（ダミー
側）にはその逆方向の分極Ｐを書き込む。 （２）テストモードにエントリするために、図２に示す
ようにテスト信号ＴＥＳＴを入力し、テストパッド１２
を高レベル（以下高レベルを“Ｈ”、低レベルを“Ｌ”
と書く）とする。 （３）テストモード動作の開始の際、イコライズ信号Ｖ
EQを全て“Ｈ”とし、ビット線対ＢＬj 、／ＢＬj はイ
コライズされ“Ｌ”（０Ｖ）になっている。またワード
線ＷＬi とプレート線ＰＬi は“Ｌ”（０Ｖ）に固定さ
れている。 （４）図２に示すように、前記テスト信号ＴＥＳＴの立
上がりでカウンタ１３が起動し、その出力はワード線昇
圧回路（図示せず）に入力され、全ワード線ＷＬi が通
常の読み出し電圧ＶPPと０Ｖとの間で一斉に連続的にオ
ン／オフされる。消費電力の問題で全ワード線を一斉に
オン／オフするのが困難であれば分割して行ってもよ
い。この間プレート線ＰＬi は“Ｌ”に固定されたまま
である。

【００９８】上記のテストモード期間に、カウンタによ
って複数回（例えば１０³ 〜１０⁴回）連続的に２本の
ワード線ＷＬi がパルス駆動される。本実施の形態のＦ
ＲＡＭはワード線２本を駆動する２Ｔ−２Ｃ型であるた
め、このとき、図１に示すセルキャパシタの蓄積ノード
ＳＮij と／ＳＮijの両方に、図２に小さく矢示したよ
うなカップリングによるディスターブが現れる。

【００９９】図１に示すように、ビット線ＢＬj 側のメ
モリセルにはビット線からプレート線に向かう分極Ｐ
を、相補ビット線／ＢＬj 側のメモリセルにはその逆方
向の分極Ｐが書き込まれているため、図２の下部に示す
ように、ＢＬjと／ＢＬjとの間にカップリングによる電
位の上がり方と下がり方の大きさに差が出ている。すな
わち、ＢＬjでは、上がる電位＞下がる電位、となって
いるが、／ＢＬjでは分極の向きが逆であるため、上が
る電位＜下がる電位、となっている。

【０１００】先に図２２を用いて説明したように、この
ように微小なパルス状の電位差が、繰り返しＦＲＡＭの
セルキャパシタに加わえられることにより、前記（１）
項でセルキャパシタに書き込まれた分極量が減少する。
したがって、図２のテストモードに引き続き行われる読
み出しモードにおいて、当初書き込まれたテストパター
ンの変化を読みだせば、本実施の形態のＦＲＡＭに生じ
るディスターブの大きさを評価することができる。

【０１０１】ＦＲＡＭの記憶データを読み出す実際の読
み出し動作では、ワード線を選択してセンスアンプによ
る増幅を行い、読み出しデータをＤＱ(Data Quest)線対
に送り出した後、再度ビット線対をイコライズする。

【０１０２】しかし、前記テストモードに引き続き行わ
れる読み出しモードでは、ワード線を複数回、連続的に
オン／オフさせて、ＦＲＡＭセルに書き込まれた分極の
カップリングによる変化を求めるだけであるから、ワー
ド線のパルス駆動のたびごとに、書き込みデータをチッ
プ外部に読み出す必要はない。したがって、複数回のパ
ルス駆動を終了した後に、通常の読み出し動作を行えば
よいので、高速なテスト動作が可能になる。

【０１０３】次に図２の後半に示す読み出しモードにつ
いて説明する。テストモードに引き続き行われる読み出
しモードは、通常の読み出し動作と同様である。 （５）ＶEQを“Ｌ”として、イコライザを解除し、入力
されたロウアドレスをデコードして／ＲＡＳ信号により
選択的にワード線ＷＬi を立ち上げ、続いてプレート線
ＰＬi を０Ｖ−Ｖcc−０Ｖとパルス駆動する。 （６）次にビット線ＢＬj 、相補ビット線／ＢＬj に読
みだされた記憶データをセンスアンプで比較増幅する。 （７）センス動作によって、読み出しデータの“Ｈ”又
は“Ｌ”が確定した後に、プレート線ＰＬi を再びパル
ス駆動することによってセルキャパシタに分極電荷を再
書き込みする。 （８）以上の動作が終了した後ワード線ＷＬi を立ち下
げ、センスアンプを不活性にし、再度ビット線対をイコ
ライズして読み出しモードを終了する。次にフェイルマ
ップを作成し、フェイルの分布等を調べることによりデ
ィスターブの影響の評価を終了する。

【０１０４】次に図３、図４に基づき本発明の第２の実
施の形態のＦＲＡＭについて説明する。第２の実施の形
態ににおいても、先に図１７で説明したフロアプランを
用いる。図３に、第２の実施の形態のＦＲＡＭについ
て、回路構成の主要部を示す。以下図４のタイミングチ
ャートを参照して、第２の実施の形態におけるＦＲＡＭ
の具体的な動作について説明する。

【０１０５】第１の実施の形態では、２Ｔ−２Ｃ型ＦＲ
ＡＭについてのべたが、ここでは１Ｔ−１Ｃ型ＦＲＡＭ
について説明する。図３に示すように、参照電位発生用
のＮＭＯＳ１ａとダミーキャパシタ２ａからなるダミー
セルと、ダミーワード線ＷＬ0 、ＷＬ1 と、ダミープレ
ート線ＤＰＬと、ダミーワード線ドライバ１０ａと、ダ
ミープレートドライバ１１ａが付加されている。なお、
第２の実施の形態では、プレート線が２つのロウで共有
される方式を用いなかったが、共有される方式を用いて
も同様に動作することができる。

【０１０６】（１）図４に示すテストモードの開始に先
立つて、例えばオール“０”データすなわちプレート線
からビット線に向かう分極を全メモリセルに書き込む。 （２）テストモードにエントリするために、図４に示す
ようにテスト信号ＴＥＳＴを入力し、テストパッド１２
を“Ｈ”とする。 （３）テストモード動作の開始に当たり、イコライザ信
号ＶEQをすべて“Ｈ”とし、ビット線対ＢＬj 、／ＢＬ
j 間はイコライズされている。また、ワード線ＷＬi と
プレート線ＰＬi は“Ｌ”（０Ｖ）に固定されている。 （４）次にプレート線は“Ｌ”に固定したまま、前記テ
スト信号ＴＥＳＴによりカウンタ１３を起動し、全ワー
ド線を複数回（例えば１０³ 〜１０⁴ ）０ＶとＶPPの間
で一斉に連続的にパルス駆動する。消費電力の問題で全
ワード線を一斉にオン／オフするのが困難であれば分割
して行ってもよい。 （５）引き続き前記ディスターブ後の読み出しモードに
移る。読み出しモードの動作は、１Ｔ−１Ｃ型ＦＲＡＭ
の通常の読み出し動作と同様である。すなわち、ＶEQを
“Ｌ”としてイコライザを解除し、入力されたロウアド
レスをデコードして／ＲＡＳ信号により選択的にワード
線ＷＬi を立ち上げ、続いてプレート線ＰＬi を０Ｖ−
Ｖcc−ＯＶとパルス駆動する。またダミープレート線Ｄ
ＰＬは０Ｖ−Ｖccに昇圧する。１Ｔ−１Ｃ型ＦＲＡＭに
おいては、ダミープレート線ＤＰＬを用いてダミーキャ
パシタ２ａを駆動することにより／ＳＮij側に参照電位
が発生する。 （６）次にＶ/SAP及びＶSAN でセンスアンプを活性化
し、ＢＬj 側に読み出された書き込みデータと、／ＢＬ
j 側の参照電位とを比較増幅する。その後ダミープレー
ト線ＤＰＬをさげる。 （７）センス動作によって読み出しデータと参照電位の
“Ｈ”と“Ｌ”が確定した後、プレート線を再びパルス
駆動することによってメモリセルに分極電荷を再書き込
みする。 （８）以上の動作が終了した後、ワード線を立ち下げ、
センス増幅を終了し、再度ビット線対をイコライズする
ことで読み出しモードを終了する。

【０１０７】前記（５）項の過程で、ダミープレート線
ＤＰＬを通じてダミーキャパシタ２ａを駆動することに
より参照電位を発生させるのであるが、この時ダミープ
レート線ＤＰＬを駆動する電位を種々に変化することに
より参照電位を変化することができる。

【０１０８】１つの参照電位で上記のテスト動作を行っ
た後、ダミープレート線を駆動する電位を変えて同様な
テスト動作を繰り返せば、セルキャパシタに書き込まれ
た分極電荷のワード線を複数回駆動する前後における変
化量を、実際に測定することができる。

【０１０９】次に、本発明の第３の実施の形態について
説明する。第３の実施の形態は、第２の実施の形態の変
形例であり、特に参照電位を変化させることにより、ワ
ード線を複数回駆動する前後におけるＦＲＡＭのセルキ
ャパシタに書き込まれた分極電荷の変化量をテストする
場合に、テスト時間を短縮を図るものである。

【０１１０】先にのべた第１、第２の実施の形態では、
全メモリセルへのテストパターンの書き込みを行った後
に、イコライザ回路からもっとも遠いワード線を介して
テスト用のカウンタからパルス信号を入力することによ
り、ＦＲＡＭセルにディスターブを与えてフェイルマッ
プを作成し、強誘電体キャパシタに乗るディスターブを
評価した。したがってこの評価を実施するためには、全
メモリセルへのテストパターンの書き込みと読み出しを
行う必要があった。

【０１１１】また、第１、第２の実施の形態では、ＦＲ
ＡＭのディスターブに対する良否判定がフェイルマップ
によりなされるために、分極電荷の変化量が一定のしき
い値の範囲内で生じた場合にはその変化が見過ごされる
という欠点があった。

【０１１２】第２の実施の形態の説明において、最後に
のべた参照電位を変化させる方法を用いれば、分極電荷
の変化量を実際に測定することができるので、前記の欠
点を除去することができる。しかし、参照電位を変化し
つつ繰り返し分極電荷の変化量を測定するには長時間を
要する。

【０１１３】第３の実施の形態では、ビット線対を０Ｖ
にするイコライザ回路から一番遠い所にあるロウ（ワー
ド線に連なるメモリセル）のみで試験を行うことによ
り、テスト時間の短縮を図つた。次に、ダミーセルを備
える１Ｔ−１Ｃ型ＦＲＡＭを例として、第３の実施の形
態のテストモードの動作を具体的に説明する。

【０１１４】（１）テストモード動作の開始に先立っ
て、例えば“０”データすなわちプレート線からビット
線に向かう分極を、イコライザ回路からもっとも遠い１
本のワード線に連なるメモリセルにのみ書きむ。 （２）テストモードにエントリするためにテスト信号を
入力し、テストパッドを“Ｈ”とする。 （３）テストモード動作の開始に当たり、ビット線対は
イコライズされ、また、ワード線とプレート線は０Ｖに
固定されている。 （４）プレート線を０Ｖに固定したまま、テスト信号に
よりカウンタを起動し、イコライザ回路から１番遠い前
記１本のワード線を複数回（例えば１０³ 〜１０⁴ ）連
続的に０ＶとＶPPとの間でパルス駆動する。 （５）次に読み出しモード動作に移り、前記１本のワー
ド線を再び立ち上げ、続いてプレート線及びダミープレ
ート線も０Ｖ−Ｖcc−０Ｖとパルス駆動する。１Ｔ−１
Ｃ型ＦＲＡＭの動作においては、このダミープレート線
を通じたダミーキャパシタの駆動により相補ビット線／
ＢＬj側に参照電位が出力する。 （６）次にセンスアンプを活性化し、ビット線に読み出
された書き込みデータと相補ビット線の参照電位を比較
増幅するセンス動作を行う。 （７）センス動作によって読み出しデータと参照電位の
“Ｈ”と“Ｌ”が確定した後、プレート線を再びパルス
駆動することによってメモリセルに分極電荷を再書き込
みする。 （８）以上の動作が終了した後、ワード線ＷＬiを立ち
下げ、センス動作を終了し、再度ビット線対をイコライ
ズして読み出しモードを終了する。

【０１１５】ここで、ダミープレート線を通じてダミー
キャパシタを駆動することにより参照電位を発生させる
のであるが、この時ダミープレート線を駆動する電位を
種々に変化させることにより参照電位を変化することが
できる。

【０１１６】１つの参照電位で上記のテストモード動作
を行った後、ダミープレート線を駆動する電位を変えて
同様なテストモード動作を繰り返せば、ワード線を複数
回駆動した前後でセルキャパシタの分極電荷量が実際に
減ったか否かを測定することができる。参照電位を少し
ずつ変化させ、そのたびごとにテストを繰り返す場合、
この一本のロウのみでテストを行うことによりテスト時
間の短縮を図ることができる。

【０１１７】次に本発明の第４の実施の形態について説
明する。第４の実施の形態は第１ないし第３の実施の形
態の変形例である。前記第１ないし第３の実施の形態で
は、テストモード動作におけるワード線の昇圧電位は、
通常の読み出し電位ＶPPがそのまま用いられたが、ＦＲ
ＡＭの読み出し動作マージンを見込む場合には、これよ
りも高い電位でテストすることが考えられる。

【０１１８】第４の実施の形態では、カウンタによりイ
コライザ回路からもっとも遠いワード線を複数回連続的
にパルス駆動する場合、通常の読み出し電位ＶPPよりも
高い例えば５．５Ｖと０Ｖとの間で前記ワード線をパル
ス駆動し、ビット線へのディスターブ量を増加させるこ
とができる。

【０１１９】第４の実施の形態におけるその他のテスト
モード動作、及び読み出しモード動作は、前記第１ない
し第３の実施の形態と同様であるため説明を省略する。
なお、第４の実施の形態では、先に第３の実施の形態で
説明した参照電位を少しづつ変化して、分極電荷のディ
スターブによる変化を測定する方法に加えて、ダミープ
レート線を駆動する電位を固定し、ワード線を昇圧する
電位ＶPPを変化させ、強誘電体キャパシタにかかるディ
スターブを増加させることができる。このとき、第３の
実施の形態で説明した１本のロウのみでテストを行え
ば、テスト時間の短縮が図られることはいうまでもな
い。

【０１２０】次に、図５に基づき本発明の第５の実施の
形態について説明する。図５に第５の実施の形態におけ
る主要部の回路構成を示す。図１及び図３との相違は、
プレート線ＰＬi が２個のロウで共有されている点であ
る。テスト回路としてテストパッド１２からテスト信号
ＴＥＳＴを入力し、これを受けたカウンタ１３の出力が
ＯＲゲート１４を介してプレート線駆動回路（図示せ
ず）に入力される。図６のタイミングチャートを参照し
て、第５の実施の形態におけるＦＲＡＭのテストモード
動作について、具体的に説明する。

【０１２１】（１）動作の開始に先立ち、後に読み出す
所望のテストパターンをメモリセルに書き込む。例えば
オール“１”を読み出すのであれば、ビット線ＢＬj 側
の全メモリセルにはビット線からプレート線に向かう分
極を、相補ビット線／ＢＬj側の全メモリセルにはその
逆を書き込む。 （２）テストモードにエントリするために、テスト信号
ＴＥＳＴを入力しテストパッドを“Ｈ”とする。 （３）テストモード動作の開始に当たっては、ＶEQによ
りビット線対ＢＬj 、／ＢＬj の間はイコライズされて
いる。ワード線ＷＬi とプレート線ＰＬi は０Ｖに固定
されている。 （４）前記テスト信号ＴＥＳＴはカウンタ１３に入力さ
れ、これを受けたカウンタ１３の出力がＯＲゲート１４
を介してプレート線駆動回路（図示せず）に入力され、
プレート線ＰＬi が連続的にパルス駆動される。次にワ
ード線ＷＬi は０Ｖに固定したまま、イコライザ回路か
らもっとも遠いロウの１本のプレート線を、前記カウン
タにより複数回（例えば１０³ 〜１０⁴ ）連続的に０Ｖ
とＶccの間でパルス駆動する。

【０１２２】ここで注意すべきことは、駆動しているプ
レート線電位と、これに伴い昇圧される上部電極の電位
との間に、図２１（ｂ）で述べたような電位差が発生す
ることである。この電位差が繰り返し加わることによ
り、図２２のヒステリシス曲線に示すようなセルキャパ
シタの分極の減少を生じる。

【０１２３】（５）引き続き通常の読み出しモードに移
行する。入力されたロウアドレスをデコードして選択的
にワード線ＷＬi を立ち上げ、続いてプレート線ＰＬi
を０Ｖ−Ｖcc−０Ｖとパルス駆動する。ダミーセル側で
も同様な動作が行われる。 （６）次にセンス動作をする。 （７）センス動作によって“Ｈ”と“Ｌ”が確定した
後、プレート線ＰＬi を再びパルス駆動することによっ
てメモリセルに分極電荷を再書き込みする。 （８）動作終了後ワード線を立ち下げ、センス増幅を終
了し、再度ビット線対をイコライズすることで読み出し
モードを終了する。フェイルマップを作成し、フェイル
分布等を調べる。

【０１２４】次に図７、図８に基づき本発明の第６の実
施の形態について説明する。図７に第６の実施の形態に
おけるＦＲＡＭの主要部の回路構成を示す。第６の実施
の形態では、第１の実施の形態と同様、５１２キロビッ
トの２Ｔ−２Ｃ型ＦＲＡＭを対象としてテストモードを
説明する。

【０１２５】第１の実施の形態では、テストパッドに入
力されたテスト信号を受けたカウンタの出力が、ワード
線昇圧回路に入力される場合について説明したが、本第
６の実施の形態では、前記カウンタの出力がビット線ド
ライバに入力され、ビット線とＦＲＡＭセルキャパシタ
の上部電極とのカップリングによるディスターブをテス
トすることが前記第１の実施の形態と異なる。以下図８
に示すタイミングチャートを参照して第６の実施の形態
のテストモードについて具体的に説明する。

【０１２６】（１）動作の開始に先立って、後に読み出
す所望のテストパターンが書き込まれる。本実施の形態
で問題となるのは、ビット線が正電位側に振れた場合
に、ＦＲＡＭキャパシタの上部電極に誘起するカップリ
ングによるディスターブであるから、注目する分極の向
きは下部電極（プレート線）から上部電極（ビット線）
の方向、すなわちデータ“０”である。

【０１２７】ここではオール“０”のテストをする場合
を考える。ビット線ＢＬj （図７にはｊ＝０、１の部分
が示されている）側の全メモリセルにはプレート線ＰＬ
j からビット線ＢＬj に向かう分極が、相補ビット線／
ＢＬj 側の全メモリセルにはその逆が書き込まれる。こ
のビット線ＢＬj 側にのみ正のパルスを連続的に加え
る。

【０１２８】また、例えばオール“１”をテストするの
であれば、相補ビット線／ＢＬj 側の全メモリセルには
プレート線ＰＬj から相補ビット線／ＢＬj に向かう分
極が、ビット線ＢＬj 側の全メモリセルにはその逆が書
き込まれる。この場合には相補ビット線／ＢＬj 側にの
み正のパルスを連続的に加える。以下オール“０”をテ
ストする場合についてのみ説明するが、オール“１”を
テストする場合には、ビット線ＢＬj を相補ビット線／
ＢＬj に置き換えれば全く同様である。

【０１２９】（２）テストモード動作の開始に当たり、
イコライズ信号ＶEQは全てオンのままで、ビット線対Ｂ
Ｌj 、／ＢＬj の間はイコライズされている。又ワード
線ＷＬ0 とプレート線ＰＬ0 （以下イコライザからもっ
とも遠いワード線ＷＬi とプレート線ＰＬi をＷＬ0 、
ＰＬ0 と書く）も０Ｖに固定されている。 （３）テストモードにエントリするために０番のテスト
パッド（以下テストパッド０等と呼ぶ）に高レベル
“Ｈ”を入力する。このテスト信号とカウンタ１３から
の信号とがＡＮＤ回路１５ａを介してビット線ドライバ
１６に入力され、ワード線ＷＬ0 とプレート線ＰＬ0 は
０Ｖに固定したまま、ビット線ＢＬj 側のみが全て複数
回、例えば１０³ 〜１０⁴ 回、連続的に０ＶとＶcc（電
源電圧）との間でパルス駆動される。

【０１３０】テストパッド１を選択した場合には、相補
ビット線／ＢＬj 側のみが全て複数回、例えば１０³ 〜
１０⁴ 回連続的に０ＶとＶccとの間でパルス駆動され
る。先にのべたように、テストモード動作では、実際の
読み出し動作とは異なり、ビット線対のパルス駆動のた
びごとに書き込みデータをチップ外部に読み出す必要は
なく、強誘電体キャパシタの分極の両端に複数回のカッ
プリングによる電位差が加えられた効果を知ればよいの
で、ビット線対を複数回パルス駆動した後に通常の読み
出し動作を行えば、高速にテストを行うことができる。

【０１３１】（４）引き続き通常の２Ｔ−２Ｃ型での読
み出しモードに移行する。入力されたロウアドレスをデ
コードして選択的にワード線ＷＬi を立ち上げ、続いて
プレート線ＰＬi を０Ｖ−Ｖcc−０Ｖとパルス駆動す
る。 （５）次にセンス動作をする。 （６）センス動作によって高レベル“Ｈ”と低レベル
“Ｌ”が確定した後、プレート線を再びパルス駆動する
ことによりメモリセルに分極電荷を再書き込みする。 （７）以上の動作が終了した後、ワード線を下降させ、
センス増幅を終わり、再度ビット線対をイコライズする
ことでサイクルを終了する。フェイルマップを作成し、
フェイルの分布等を調べる。

【０１３２】次に、図９、図１０に基づき本発明の第７
の実施の形態について説明する。図９に第７の実施の形
態におけるＦＲＡＭの主要部の回路構成を示す。本実施
の形態では、１メガビット１Ｔ−１Ｃ型ＦＲＡＭを例と
して、テストパッド１２から入力されたテスト信号ＴＥ
ＳＴとカウンタ１３の出力が、ＡＮＤ回路１５ａを介し
てビット線ドライバ１６に入力するテスト回路のテスト
モード動作について、図１０のタイミングチャートを参
照しながら具体的に説明する。

【０１３３】（１）動作の開始に先立ち、後に読み出す
所望のテストパターンをメモリセルに書き込む。第６の
実施の形態でのべた２Ｔー２Ｃ型ＦＲＡＭでは、ビット
線ＢＬj 側と相補ビット線／ＢＬj 側には反対方向の分
極Ｐを書き込まなければならなかったが、本実施の形態
の１Ｔ−１Ｃ型ＦＲＡＭでは、分極Ｐの向きは各セルで
独立に定めることができる。ここで問題となるのは、ビ
ット線が正電位の側に振れた時カップリングにより上部
電極に誘起するディスターブなので、注目する分極Ｐの
向きは下部電極（プレート線）から上部電極（ビット
線）方向である。したがって、全メモリセルにはオール
“０”、すなわちプレート線からビット線に向かう分極
Ｐが書き込まれる。 （２）テストモードの開始に当たり、ＶEQは全てオンし
たままでビット線対はイコライズされている。ワード線
とプレート線も０Ｖに固定されている。 （３）テストモードにエントリするために、テスト信号
ＴＥＳＴを“Ｈ”とし、テスト信号ＴＥＳＴとカウンタ
の出力とがＡＮＤ回路１５ａを介してビット線ドライバ
１６に入力され、全てのビット線ＢＬj 及び相補ビット
線／ＢＬj が複数回、例えば１０³ 〜１０⁴ 回、連続的
に０ＶとＶccとの間でパルス駆動される。

【０１３４】パルス駆動のカップリングによる書き込み
データの変化は、先にのべたようにビット線対を連続的
に複数回パルス駆動した後、通常の続み出し動作を行え
ばテストを高速に行うことができる。

【０１３５】読み出しモードは、先に説明した図８のタ
イミングチャートと同様に行われるため説明を省略す
る。読み出し動作を終了した後、当初メモリセルに書き
込まれたテストデータパターンのフェイルマップを作成
し評価する。

【０１３６】次に図１１、図１２に基づき本発明の第８
の実施の形態について説明する。図１１に、第８の実施
の形態に係る２Ｔ−１Ｃ型ＦＲＡＭの主要部の回路構成
を示す。第８の実施の形態では第６、第７の実施の形態
と同様、ビット線対を比較増幅する際に、隣り合うビッ
ト線と相補ビット線とのカップリングにより、非選択セ
ルに誘起するディスターブによる分極Ｐの減少を高速に
評価するテストモードを提供する。

【０１３７】後にのべる第９の実施の形態と異なる点
は、本実施の形態ではカラムの部分的な活性化は行われ
ないという点である。すなわち、１本のワード線をオン
した場合、それに連なるセルが接続されるカラムは全て
活性化され、センス増幅の後にセルデータが再書き込み
される。

【０１３８】ここで問題となるのは、ビット線に正電位
側の振れを加えた時にカップリングにより強誘電体キャ
パシタの上部電極に誘起するディスターブであるから、
これを高速にテストするテストモードについて説明す
る。

【０１３９】テストモードの動作を開始する前に、上記
ディスターブを評価するため、テストパターンとしてあ
らかじめビット線対の強誘電体キャパシタに分極Ｐを書
き込むための、書き込み動作について説明する。なお、
図１２において、書き込み動作の詳細なタイミングチャ
ートは記載されていない。

【０１４０】（１）書き込み動作の開始に当たり、全て
のワード線ＷＬj は“Ｌ”（０Ｖ）になっており、ビッ
ト線対は全て０Ｖにイコライズされている。／ＲＡＳは
“Ｈ”固定、／ＣＡＳは“Ｌ”固定となっており、ロウ
とカラムには共にアドレスは入力されない。 （２）次にイコライズを解除し、全てのワード線をオン
し、ビット線ドライバ１６を通じてビット線対に“Ｈ”
と“Ｌ”を書き込む準備を行う。 （３）次に、ビット線ドライバ１６を通じて全てのカラ
ムに対し、図１１に示すように、相補ビット線／ＢＬj
側からビット線ＢＬj 側に向いた分極Ｐを書き込む。 （４）次に、全てのビット線対をイコライズして０Ｖに
引き下げ、全ワード線をオフする。

【０１４１】以上の動作で、テストモードに移る前に、
テストパターンとして全てのカラムへの／ＢＬj からＢ
Ｌj に向いた分極Ｐの書き込みと、引き続き行われるテ
ストモード動作に対する準備が終了する。テスト信号の
入力により引き続きテストモード動作が開始される。 （５）図１２のタイミングチャートに示すように、テス
トパッド０にテスト信号ＴＥＳＴ0 が入力した後、続い
て再度イコライズを解除し、ビット線ＢＬj 側のビット
線ドライバ１６によって全てのＢＬj に０Ｖ−Ｖcc−０
Ｖのパルスを複数回、連続的に加える。 （６）最後に通常の読み出しモードで、アドレス信号Ａ
Ｄj を用いて１ビットづつ読み出せば、ディスターブの
影響を評価することができる。

【０１４２】第８の実施の形態では、相補ビット線／Ｂ
Ｌj 側からビット線ＢＬj 側に向いた分極Ｐを書き込
み、ＢＬj 側に０Ｖ−Ｖcc−０Ｖのパルスを複数回連続
的に加えたが、分極Ｐを逆方向に書き込み、図１１に示
すテストパッド１の側からテスト信号ＴＥＳＴ１を加え
ることにより、／ＢＬj 側にパルスを複数回連続的に加
えて同様なテストを実施することができる。

【０１４３】次に図１３、図１４に基づき、本発明の第
９の実施の形態に係るＦＲＡＭについて説明する。第９
の実施の形態における２Ｔ−１Ｃ型ＦＲＡＭの主要部に
おける回路構成を図１３に示す。本実施の形態の回路構
成は、基本的には図１１に示す第８の実施の形態と同様
であるが、ビット線を駆動するビット線ドライバ１６
と、ビット線対のイコライザ回路及びセンスアンプ活性
化信号が、カラムアドレスとテストモード信号によって
制御されることが第８の実施の形態と異なる。

【０１４４】先に図２７において、従来の２Ｔ−１Ｃ型
ＦＲＡＭの発展形態として発明者により検討された低消
費電力の２Ｔ−１Ｃ型ＦＲＡＭの回路構成について説明
したが、このとき低消費電力化は書き込み、読み出し動
作をカラムごとに行い、センスアンプ等をカラムごとに
活性化することによりなされた。

【０１４５】図１３に示す第９の実施の形態は、この低
消費電力ＦＲＡＭで問題点とされた、隣り合うビット線
と相補ビット線とのカップリングによる選択カラムと非
選択カラムとの間に生じるディスターブの評価を高速に
行うものである。

【０１４６】すなわち、低消費電力ＦＲＡＭのテストモ
ードにおいて、カラムアドレスによって選択されたカラ
ムのみビット線対のイコライズが解除され、ドライバに
よって交互に駆動されセンス増幅が行われる。また、カ
ラムセレクト線ＣＳＬもカラムアドレスをデコードした
信号により選択され、データはＤＱ線対を通じてチップ
外部に出力される。

【０１４７】これらの動作を実現するために、ＯＲ回路
１９ａを用いてカラムアドレスＣＡj をテストアドレス
ＴＡj で制御し、その出力とビットドライブ信号ＢＤj
をＡＮＤ回路１９に入力してビットドライバ１６を駆動
し、さらにＡＮＤ回路２２でイコライザ回路を、ＮＡＮ
Ｄ回路２６とＡＮＤ回路２８でセンスアンプを、ＡＮＤ
回路３０でＤＱゲートをそれぞれ制御する。なお、２０
ないし２９のＯＲ回路により、ロウ方向の制御信号と共
に対応するテスト信号を入力し、さらに各カラムに属す
る回路要素の選択・制御を可能にしている。

【０１４８】先に図２７において、低消費電力２Ｔ−１
Ｃ型ＦＲＡＭでビット線対の間のカップリングにより生
じる選択カラムと非選択カラムとの間のディスターブを
わかり易く説明するために、選択・非選択カラムとメモ
リセルの分極の方向を強調して描いたが、図１３に示す
第９の実施の形態の回路構成でも、この図を参照するこ
とができる。また図１４には第９の実施の形態における
ＦＲＡＭのテストモード動作を示すタイミングチャート
が示されている。次に、図１３、図１４を用いて本実施
の形態の動作について説明する。

【０１４９】（１）動作の開始に当たり、全てのワード
線は０Ｖ、全てのビット線は０Ｖにイコライズされてい
る。テスト信号ＴＥＳＴによりテストモードとしての動
作が開始する。／ＲＡＳは“Ｈ”固定、／ＣＡＳは
“Ｌ”固定となっており、ロウとカラムには共にアドレ
スは入力されない。テストアドレスＴＡj が入力され、
カラムアドレスＣＡj(j:偶数) はテストモード動作の間
“Ｈ”、ＣＡj （j:奇数）は最初にデータをビット線対
に書き込む時のみ“Ｈ”であるがその後“Ｌ”となり奇
数カラムは非選択となる。 （２）テスト信号ＴＥＳＴが入力された後、イコライズ
ＥＱj を解除し、全てのワード線ＷＬi をオンし、ビッ
ト線ドライバ１６のドライブ信号ＢＤj 、／ＢＤj でビ
ット線対に“Ｈ”と“Ｌ”を書き込む準備をする。 （３）次に、ビット線のドライブ信号ＢＤj 、／ＢＤj
によって、全てのカラムに対しビット線ＢＬj 側に
“０”を、相補ビット線／ＢＬj 側に“１”をテストパ
ターンとして書き込む。 （４）次に全てのビット線対をイコライザＥＱj によっ
て０Ｖにする。 （５）次に１カラムごとにイコライザＥＱj （ｊ：偶
数）をオフにする。 （６）続いて／ＢＤj （ｊ：偶数）により相補ビット線
／ＢＬj に０Ｖ−Ｖcc−０Ｖのパルスをｌ回又は複数回
加える。 （７）その後ワード線ＷＬi をオフにし、全イコライズ
ＥＱj をオンにし、テストモード動作を終了する。 （８）最後に非選択カラムへの書き込みデータを通常の
読み出しモードで１ビットごとに読み出し、カップリン
グによるディスターブで当初書き込まれたテストパター
ンが変化したか否かを評価する。

【０１５０】本実施の形態では奇数カラムを非選択とし
て説明したが、通常は奇数カラムと偶数カラムを入れ替
えて引き続き同様なテストモード動作を行い、全カラム
のテストを終了する。また分極の向きを右から左とした
が、左から右の方向に対しても同様なテストを行う。こ
のとき選択カラムにおいて、相補ビット線／ＢＬj は０
Ｖ固定とし、ビット線ＢＬj に０Ｖ−Ｖcc−０Ｖのパル
スを加えればよい。

【０１５１】次に図１５に基づき、本発明の第１０の実
施の形態について説明する。図１５は図２７に対応し、
第１０の実施の形態における２Ｔ−１Ｃ型ＦＲＡＭのセ
ルアレイの一部を示す。本実施の形態では、選択カラム
／非選択カラム／選択カラムという３カラム１組みが並
んで配置されている。

【０１５２】本実施の形態では、選択カラムでのパルス
駆動の回数が左から１回、２回、３回…と異なるように
している。このように、選択カラムにおけるビット線の
駆動回数を変化させれば、駆動回数とディスターブによ
る誤動作との相関を同時に求めることができる。

【０１５３】上記の説明では偶数カラムを非選択とした
が、通常、引き続き奇数カラムを非選択として同様な動
作を行い、全カラムのテストを終了する。また、非選択
カラムの分極の向きを右から左としたが、左から右の方
向に対しても同様なテストを行う。このとき、選択カラ
ムにおいて左側のビット線は０Ｖ固定とし、左側のビッ
ト線には０Ｖ−Ｖcc−ＯＶのパルスを加える。

【０１５４】次に図１６に基づき、本発明の第１１の実
施の形態について説明する。図１６は図２７に対応し、
第１０の実施の形態における２Ｔ−１Ｃ型ＦＲＡＭの回
路の一部を示している。第６、第７の実施の形態等はセ
ルアレイ全体に及ぶテストであったが、先に１Ｔ−１Ｃ
型ＦＲＡＭについてのべたようにこれを部分的に行うこ
ともできる。図１１は２Ｔ−１Ｃ型ＦＲＡＭにおいて、
イコライザ回路３２からもっとも遠いロウのみを用いて
テストを行う例である。

【０１５５】なお本発明は上記の実施の形態に限定され
ることはない。以上の実施の形態ではワード線、プレー
ト線、またはビット線の電位を上昇した後、元の電位に
戻すテストモード動作について説明したが、同様なテス
トモード動作は、半導体基板の電位を上昇した後、元の
電位に戻すことにより同様に実施することができる。そ
の他本発明の要旨を逸脱しない範囲で、種々変形して実
施することができる。

【０１５６】

【発明の効果】上述したように本発明の強誘電体メモリ
のテストモードによれば、読み出し等の強誘電体メモリ
の動作時に、パルス又はステップ状に変化するワード
線、ビット線、プレート線等の電圧変化が、これらの配
線とメモリセルを構成する強誘電体キャパシタの電極と
の間の容量結合を介して、非選択の強誘電体キャパシタ
に書き込まれた分極を変化させるディスターブの大きさ
を高速に評価し、デバイス設計やデバイス仕様の設定に
フィードバックすることができる。これらのディスター
ブは、必ずしも容量結合を介して直接高誘電体キャパシ
タの電極に誘起されるものばかりでなく、例えばビット
線対の間の容量結合を介して非選択の強誘電体キャパシ
タに書き込まれた分極を変化させる場合もあるが、本発
明の強誘電体メモリのテストモードによれば、キャパシ
タ電極との直接的カップリングによるディスターブ、又
は配線間の容量結合を介してキャパシタ電極に加わるデ
ィスターブのいずれであっても、各種の回路構成の強誘
電体メモリについて高速なディスターブの評価を行うこ
とがが可能になる。

【図面の簡単な説明】

【図１】第１の実施の形態に係る強誘電体メモリの回路
構成を示す図。

【図２】第１の実施の形態に係る強誘電体メモリのタイ
ミング波形図。

【図３】第２の実施の形態に係る強誘電体メモリの回路
構成を示す図。

【図４】第２の実施の形態に係る強誘電体メモリのタイ
ミング波形図。

【図５】第５の実施の形態に係る強誘電体メモリの回路
構成を示す図。

【図６】第５の実施の形態に係る強誘電体メモリのタイ
ミング波形図。

【図７】第６の実施の形態に係る強誘電体メモリの回路
構成を示す図。

【図８】第６の実施の形態に係る強誘電体メモリのタイ
ミング波形図。

【図９】第７の実施の形態に係る強誘電体メモリの回路
構成を示す図。

【図１０】第７の実施の形態に係る強誘電体メモリのタ
イミング波形図。

【図１１】第８の実施の形態に係る強誘電体メモリの回
路構成を示す図。

【図１２】第７の実施の形態に係る強誘電体メモリのタ
イミング波形図。

【図１３】第９の実施の形態に係る強誘電体メモリの回
路構成を示す図。

【図１４】第９の実施の形態に係る強誘電体メモリのタ
イミング波形図。

【図１５】第１０の実施の形態における１本のワード線
に連なる強誘電体メモリのセル構造を示す図。

【図１６】第１１の実施の形態における１本のワード線
に連なる強誘電体メモリのセル構造を示す図。

【図１７】従来の１メガビット強誘電体メモリの構造を
示す図であって、（ａ）はフロアプランを示す図。
（ｂ）はメモリセルの回路構成を示す図。

【図１８】従来の１メガビット強誘電体メモリの上面
図。

【図１９】従来の１メガビット強誘電体メモリの各部の
断面図。

【図２０】ワード線を駆動した時の主要ノードの波形を
示す図であって、（ａ）はワード線の駆動電圧を示す
図。（ｂ）は強誘電体キャパシタの上部電極電位の拡大
図。（ｃ）はビット線電位の拡大図。

【図２１】プレート線を駆動した時の主要ノードの波形
を示す図であって、（ａ）はプレート線の駆動電圧を示
す図。（ｂ）は強誘電体キャパシタの電極電位の拡大
図。

【図２２】強誘電体キャパシタの電極電位差と分極Ｐの
ヒステリシス特性を示す図。

【図２３】従来の２Ｔ−１Ｃ型強誘電体メモリの回路構
成を示す図。

【図２４】従来の２Ｔ−１Ｃ型セルキャパシタの読み出
しにおけるプレート線、ビット線間の電位差と分極Ｐの
関係をヒステリシス特性上に示す図であって、（ａ）は
“０”読み出しを示す図。（ｂ）は“１”読み出しを示
す図。

【図２５】従来の２Ｔ−１Ｃ型強誘電体メモリの発展形
態として検討された低消費電力の２Ｔ−１Ｃ型強誘電体
メモリを示す図。

【図２６】従来の２Ｔ−１Ｃ型強誘電体メモリのタイミ
ング波形図。

【図２７】従来の２Ｔ−１Ｃ型強誘電体メモリの回路構
成において、選択、非選択カラムの分極Ｐの向きとビッ
ト線間のディスターブの関係を示す図。

【符号の説明】

１…メモリセルのＮＭＯＳトランジスタ １ａ…ダミーセルのＮＭＯＳトランジスタ ２…強誘電体キャパシタ ２ａ…ダミーセルキャパシタ ３…イコライザ回路のＮＭＯＳトランジスタ ４…センスアンプ活性化用ＰＭＯＳトランジスタ ５…センスアンプ活性化用ＮＭＯＳトランジスタ ６…センスアンプのＰＭＯＳトランジスタ ７…センスアンプのＮＭＯＳトランジスタ ８…ＤＱゲートＮＭＯＳトランジスタ ９…カラムデコーダ １０…ロウデコーダ １０ａ…ダミーワード線ドライバ １１…プレートドライバ １１ａ…ダミープレートドライバ １２…テストパッド １３…カウンタ １４、１５…ＯＲ回路 １５ａ…ＡＮＤ回路 １６…ビット線ドライバ １７…分離用ゲートＮＭＯＳトランジスタ １８…センスアンプ １９…ＡＮＤ回路 １９ａ…ＯＲ回路 ２０、２１…ＯＲ回路 ２２…ＮＡＮＤ回路 ２３〜２５…ＯＲ回路 ２６…ＮＡＮＤ回路 ２７…ＯＲ回路 ２８…ＡＮＤ回路 ２９…ＯＲ回路 ３０…ＡＮＤ回路 ３１…ビット線ドライバ ３２…イコライザ ５０…メモリセルブロック ５１…ビット線 ５２…ワード線 ５３…プレート線 ５４…強誘電体キャパシタ上部電極 ５５…ビット線／１Ａｌ・コンタクト ５５ａ…強誘電体膜 ５６…１Ａｌ／ドレイン・コンタクト ５７…１Ａｌ／ソース・コンタクト ５８…１Ａｌ／上部電極・コンタクト ５９…シリコン基板 ６０…ソース／ドレイン拡散層 ６１…素子分離絶縁膜

フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/8242 Ｈ０１Ｌ 27/10 ６５１ 21/8247 29/78 ３７１ 29/788 29/792 Ｆターム(参考） 5B024 AA15 BA02 BA05 BA13 CA07 CA15 CA25 CA27 EA02 EA03 EA04 5F083 AD21 FR01 FR02 GA30 JA15 LA10 LA12 LA16 LA19 LA25 MA06 MA17 ZA20 5L106 AA01 DD01 DD23 DD25 FF05

Claims (10)

【特許請求の範囲】
1. 【請求項１】 半導体基板と、 少なくとも１つの強誘電体膜を有するメモリセルキャパ
   シタと、 前記メモリセルキャパシタの一方の電極に一方の電流端
   子が接続されたスイッチと、 前記メモリセルキャパシタの他方の電極に接続されたプ
   レート線と、 前記スイッチの他方の電流端子に接続されたビット線
   と、 前記スイッチのオン／オフを制御するゲート端子に接続
   されたワード線と、 からなる複数のメモリセルを備え、 前記ワード線又は前記半導体基板の電位を上昇した後、
   元の電位に戻す動作を少なくとも１回行うことにより、
   前記メモリセルキャパシタの一方の電極と他方の電極と
   の間に前記強誘電体膜の飽和電圧未満の電位差が少なく
   とも１回加わるようにし、しかる後前記強誘電体膜に記
   憶情報として書き込まれた分極の通常の読み出し動作を
   行うテストモードを具備することを特徴とする強誘電体
   メモリ。
2. 【請求項２】 前記上昇させるワード線の電位は、通常
   の続み出し動作における前記ワード線電位よりも高いこ
   とを特徴とする請求項１記載の強誘電体メモリ。
3. 【請求項３】 前記メモリセルキャパシタの一方の電極
   と他方の電極との間に加える飽和電圧未満の電位差は、
   前記強誘電体膜の分極により前記メモリセルキャパシタ
   の一方の電極と他方の電極との間に生じる電位差と逆符
   号であることを特徴とする請求項１、２のいずれか１つ
   に記載の強誘電体メモリ。
4. 【請求項４】 前記ワード線は、前記ビット線の電位を
   ０Ｖとするドライバ又はイコライザからもっとも離れた
   位置にあることを特徴とする請求項１乃至３のいずれか
   １つに記載の強誘電体メモリ。
5. 【請求項５】 前記一方の電極と他方の電極との間に飽
   和電圧未満の電位差が加えられる前記メモリセルキャパ
   シタは、このメモリセルキャパシタの他方の電極に接続
   されたプレート線を０Ｖに固定する回路から最も離れた
   位置にあることを特徴とする請求項１乃至４のいずれか
   １つに記載の強誘電体メモリ。
6. 【請求項６】 少なくとも１つの強誘電体膜を有する第
   １のメモリセルキャパシタと、 前記第１のメモリセルキャパシタの一方の電極に一方の
   電流端子が接続された第１のスイッチと、 前記第１のメモリセルキャパシタの他方の電極に接続さ
   れた第１のプレート線と、 前記第１のスイッチの他方の電流端子に接続されたビッ
   ト線と、 前記第１のスイッチのオン／オフを制御するゲート端子
   に接続された第１のワード線と、 少なくとも１つの強誘電体膜を有する第２のメモリセル
   キャパシタと、 前記第２のメモリセルキャパシタの一方の電極に一方の
   電流端子が接続された第２のスイッチと、 前記第２のメモリセルキャパシタの他方の電極に接続さ
   れた第２のプレート線と、 前記第２のスイッチの他方の電流端子に接続された相補
   ビット線と、 前記第２のスイッチのオン／オフを制御するゲート端子
   に接続された第２のワード線と、 からなる複数のメモリセルを備え、 前記第１、第２のワード線の少なくともいずれかも１つ
   を低レベルにして、前記第１、第２のプレート線の少な
   くともいずれか１つをパルス駆動した後、前記第１、第
   ２のメモリセルキャパシタの強誘電体膜に記憶情報とし
   てそれぞれ書き込まれた分極の通常の読み出しを行うテ
   ストモードを具備することを特徴とする強誘電体メモ
   リ。
7. 【請求項７】 少なくともｌつの強誘電体膜を有するメ
   モリセルキャパシタと、 前記メモリセルキャパシタの一方の電極に一方の電流端
   子が接続されたスイッチと、 前記メモリセルキャパシタの他方の電極に接続されたプ
   レート線と、 前記スイッチの他方の電流端子に接続されたビット線
   と、 前記スイッチのオン／オフを制御するゲート端子に接続
   されたワード線と、からなる複数のメモリセルを備え、
   前記ワード線により前記スイッチをオフした状態で前記
   ビット線をパルス駆動することにより前記強誘電体キャ
   パシタの一方の電極と他方の電極との間に飽和電圧未満
   の電位差が加わるようにした後、前記メモリセルキャパ
   シタの強誘電体膜に記憶情報として書き込まれた分極の
   通常の読み出し動作を行うテストモードを具備すること
   を特徴とする強誘電体メモリ。
8. 【請求項８】 少なくとも１つの強誘電体膜を有するメ
   モリセルキャパシタと、 前記メモリセルキャパシタの一方の電極に一方の電流端
   子が接続された第１のスイッチと、 前記メモリセルキャパシタの他方の電極に一方の電流端
   子が接続された第２のスイッチと、 前記第１のスイッチの他方の電流端子に接続されたビッ
   ト線と、 前記第２のスイッチの他方の電流端子に接続された相補
   ビット線と、 前記第１及び第２のスイッチをオン／オフ制御するゲー
   ト端子に共通に接続されたワード線からなる複数のメモ
   リセルを備え、前記ワード線により前記第１及び第２の
   スイッチをオフした状態で少なくとも前記ビット線及び
   前記相補ビット線のいずれかをパルス駆動することによ
   り前記強誘電体キャパシタの一方の電極と他方の電極と
   の間に飽和電圧未満の電位差が加わるようにした後、前
   記メモリセルキャパシタの強誘電体膜に記憶情報として
   書き込まれた分極の通常の読み出し動作を行うテストモ
   ードを具備することを特徴とする強誘電体メモリ。
9. 【請求項９】 少なくとも１つの強誘電体膜を有するキ
   ャパシタと、前記メモリセルキャパシタの一方の電極に
   一方の電流端子が接続された第１のスイッチと、 前記メモリセルキャパシタの他方の電極に一方の電流端
   子が接続された第２のスイッチと、 前記第１のスイッチの他方の電流端子に接続されたビッ
   ト線と、 前記第２のスイッチの他方の電流端子に接続された相補
   ビット線と、 前記第１及び第２のスイッチをオン／オフ制御するゲー
   ト端子に共通に接続されたワード線からなるメモリセル
   と、 前記ビット線と相補ビット線に読み出されたデータを比
   較増幅するセンスアンプと、 前記第１のビット線を駆動するビット線ドライバと、 前記第２のビット線を駆動する相補ビット線ドライバ
   と、 前記メモリセル領域の前記ビット線と前記センスアンプ
   領域の前記ビット線との間の選択的な接続と切り離しを
   行う第３のスイッチと、 前記メモリセル領域の前記相補ビット線と前記センスア
   ンプ領域の前記相補ビット線との間の選択的な接続と切
   り離しを行う第４のスイッチと、 前記第３、第４のスイッチをオン／オフ制御する制御線
   と、 前記ビット線と相補ビット線とをイコライズするイコラ
   イズ回路と、からなる第１のカラムと、 少なくとも前記第１のカラムに隣接し、前記第１のカラ
   ムと同一の回路構成を有する第２のカラムとを備え、 前記ワード線をオンした状態で、第１のカラムのメモリ
   セルに対し、前記第１のカラムから前記第２のカラムに
   向かう分極を書き込み、 前記第２のカラムの第１のカラムに隣接するビット線を
   少なくとも１回パルス駆動した後、通常の読み出し動作
   を行うテストモードを具備することを特徴とする強誘電
   体メモリ。
10. 【請求項１０】 前記第１のカラムが奇数番のカラムに
    割り当てられ、前記第２のカラムが偶数番のカラムに割
    り当てられ、メモリセルアレイの一部又は全部が同時に
    テストされることを特徴とする請求項９記載の強誘電体
    メモリ。