JP2006277889A - 半導体記憶装置 - Google Patents

Abstract

【課題】 キャパシタプレート線に対してワード線が階段状に配線された強誘電体メモリを備えた半導体記憶装置の回路面積を縮小させる。
【解決手段】 キャパシタプレート線が互いに平行に配線され、かつワード線が階段状に配線されるとともに、ワード線及びキャパシタプレート線を駆動することで選択される強誘電体キャパシタを用いたメモリセルが、アレイ状に配置された半導体記憶装置にて、分離されているワード線同士が同一の選択アドレスで駆動されるように接続するようにして、そのワード線を駆動するための余分な配線及び駆動回路を削減できるようにする。
【選択図】 図１

Description

本発明は、半導体記憶装置に関し、詳しくはメモリセルに強誘電体キャパシタを用いる強誘電体メモリを備えた半導体記憶装置に関する。

従来、メモリセルに強誘電体キャパシタを用い、かつキャパシタプレート線とビット線との間に接続されるメモリセルをアレイ状に配置して構成された半導体記憶装置がある。この半導体記憶装置においては、ワード線とキャパシタプレート線を駆動することによりメモリセルを選択して、データの読み書きを行う。

このような従来の強誘電体メモリセルを用いた半導体記憶装置において、平行に配線されたキャパシタプレート線に対してワード線を階段状に配線することにより、ワード線とキャパシタプレート線を駆動した場合に同時選択されるメモリセルの数を少なくして負荷を軽減し、消費電力の低減及び動作の高速化を図ったものがある（例えば、特許文献１参照。）。なお、本明細書において、「階段状」という場合には、半導体記憶装置が形成される基板の法線方向から（基板上方から）見た２次元面で階段状であることをいう。

図５は、キャパシタプレート線が平行に配線され、それに対してワード線が階段状に配線された強誘電体メモリを備えた半導体記憶装置の構成を示す図である。

図５において、５１はワード線及びキャパシタプレート線をそれぞれ選択的に駆動するための駆動回路である。５２、５３は、強誘電体キャパシタを用いたメモリセルがアレイ状に配置され構成されたメモリブロックである。図５においては、中央に駆動回路５１を配置し、その左右にメモリブロック５２、５３を配置した半導体記憶装置を一例として示している。

ＷＡ０、ＷＡ１、…、ＷＡｎ−１、ＷＡｎ、…ＷＡＮは、左側に配置されたメモリブロック５２を駆動するためのワード線である。同様に、ＷＣ０、ＷＣ１、…、ＷＣｎ−１、ＷＣｎ、…ＷＣＮは、右側に配置されたメモリブロック５３を駆動するためのワード線である。ここで、ｎはワードアドレスサイズで、ＮはｍをコラムアドレスサイズとするとＮ＝（ｎ−１＋ｍ−１）で表される。

図６は、メモリブロック５２、５３にそれぞれ相当する、キャパシタプレート線を平行に配線し、かつワード線を階段状に配線した強誘電体メモリの回路構成を説明するための図である。

図６において、ＷＬ１〜ＷＬ６はワード線、ＰＬ１〜ＰＬ４はキャパシタプレート線、ＢＬ１〜ＢＬ６はビット線である。図６に示したように、キャパシタプレート線ＰＬ１〜ＰＬ４は、互いに平行に配線され、ビット線ＢＬ１〜ＢＬ６は、キャパシタプレート線ＰＬ１〜ＰＬ４に対して直交するように配線される。ワード線ＷＬ１〜ＷＬ６は、キャパシタプレート線ＰＬ１〜ＰＬ４に平行な部分とビット線ＢＬ１〜ＢＬ６に平行な方向へずれる部分とを含み、図示したようにセルアレイ上においてキャパシタプレート線ＰＬ１〜ＰＬ４に対して階段状に配置されている。なお、ワード線ＷＬ１〜ＷＬ６がビット線ＢＬ１〜ＢＬ６に平行な方向へずれるピッチ（図６においては２）がＩＯ（入出力）数に相当する。

また、メモリセルとしての強誘電体キャパシタが、キャパシタプレート線ＰＬ１〜ＰＬ４とビット線ＢＬ１〜ＢＬ６とのそれぞれの交差部に配置される。各強誘電体キャパシタは、その一方の電極がキャパシタプレート線ＰＬ１〜ＰＬ４に接続され、他方の電極がゲートにワード線ＷＬ１〜ＷＬ６が接続されたトランジスタを介してビット線ＢＬ１〜ＢＬ６に接続されている。

例えば、キャパシタプレート線ＰＬ３には、メモリセルＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４、ＭＣ５、及びＭＣ６が接続される。また、例えばワード線ＷＬ３が活性化（駆動）されたときには、メモリセルＭＣ１、ＭＣ２がビット線ＢＬ１、ＢＬ２にそれぞれ接続されるとともに、キャパシタプレート線ＰＬ２に接続されたメモリセルＭＣ７、ＭＣ８がビット線ＢＬ３、ＢＬ４にそれぞれ接続され、キャパシタプレート線ＰＬ１に接続されたメモリセルＭＣ９、ＭＣ１０がビット線ＢＬ５、ＢＬ６にそれぞれ接続される。

図６に示した構成において、ワード線ＷＬ３とキャパシタプレート線ＰＬ３を駆動した場合には、同時選択されるメモリセルはＭＣ１、ＭＣ２の２つだけになる。それに対して、図示しないが仮に従来のようにワード線ＷＬ１〜ＷＬ６とキャパシタプレート線ＰＬ１〜ＰＬ４をともに平行に配置した場合には、メモリセルＭＣ１〜ＭＣ６の６つのメモリセルが同時選択される。したがって、図６に示したようにワード線ＷＬ１〜ＷＬ６を階段状に配線することにより、ワード線とキャパシタプレート線を駆動した場合に同時選択されるメモリセルの数が少なくなり負荷が軽減されている。

図５に戻り、５４はアドレス選択回路やセンスアンプ等の周辺回路であり、５５、５６は外部に対して信号を入出力するためのパッド（ＰＡＤ）である。
図７は、図５に示す半導体記憶装置に適用されるアドレス選択回路７０の構成を示す図である。このアドレス選択回路は、上述したように周辺回路５４内に設けられ、キャパシタプレート線及びワード線をそれぞれ選択するための選択アドレスを発生させるものである。なお、図７に示す各信号のビット数は一例であり、これに限定されるものではない。

アドレス選択回路７０は、図７に示すようにＡＤＤＥＲ（アダー：加算）回路７１を用いて構成されるとともに、ロウアドレス信号ＲＯＷＡ、コラムアドレス信号ＣＯＬＡ、及び左右ブロック選択信号ＢＬＳが供給される。キャパシタプレート線を選択するためのプレート線選択アドレス信号ＰＬＳＡは、ロウアドレス信号ＲＯＷＡをそのまま使用する。また、ワード線がＩＯ（入出力）数毎に１段分だけ変化するように配線されているので、ワード線を選択するためのワード線選択アドレス信号ＷＬＳＡは、ＡＤＤＥＲ回路７１にてロウアドレス信号ＲＯＷＡとコラムアドレス信号ＣＯＬＡを加え、その結果を使用する。なお、左右ブロック選択信号ＢＬＳはそのまま使用する。

ここで、図５に示した半導体記憶装置において、メモリブロック５２、５３は、メモリブロック全体にメモリセルが形成されているが、領域５２Ａ、５３Ａの部分のみがメモリ（記憶領域）として実際に使用される。

領域５２Ｂ、５３Ｂの部分は、ワード線ＷＡｎ〜ＷＡＮ、ＷＣｎ〜ＷＣＮを領域５２Ａ、５３Ａ内に配線するための領域であり、これら領域５２Ｂ、５３Ｂ内に形成されたメモリセルはメモリとして使用されない。また、これらワード線ＷＡｎ〜ＷＡＮ、ＷＣｎ〜ＷＣＮを駆動するために、それらに対応するように部分５１Ｂを加えた形で駆動回路５１が構成される。なお、同様に図５に示す５２Ｃ、５３Ｃの部分もワード線を配線するための領域であるが、これらの部分はメモリセル及び配線を削除しても不都合が生じない領域であるため、実際のチップでは削除している。

特開２００１−３５８３１２

上述したように、キャパシタプレート線を平行に配線し、ワード線を階段状に配線した強誘電体メモリを備えた半導体記憶装置においては、図５に示したようにメモリブロック５２、５３の一部（図５においては上部）に、領域５２Ａ、５３Ａにワード線を配線するために設けられる三角形状の無駄な領域５２Ｂ、５３Ｂが存在する。また、その領域５２Ｂ、５３Ｂに含まれるワード線を駆動するための領域５２Ｂ、５３Ｂに対応した駆動回路５１Ｂが必要となる。したがって、領域５２Ｂ、５３Ｂ及び駆動回路５１Ｂにより回路面積が増大してしまうという問題がある。

本発明は、平行に配線したキャパシタプレート線に対してワード線が階段状に配線された強誘電体メモリを備えた半導体記憶装置にて、回路面積を縮小させることを目的とする。

本発明の半導体記憶装置は、ワード線及びキャパシタプレート線を駆動することで選択される強誘電体キャパシタを用いたメモリセルが、アレイ状に配置された半導体記憶装置にて、当該半導体記憶装置が形成される基板法線方向から見て、キャパシタプレート線が互いに平行に配線され、かつワード線が階段状に配線されるともに、同一の選択アドレスで駆動されるように、分離されている上記ワード線同士を接続する。

本発明によれば、ワード線が階段状に配線された強誘電体メモリを備える半導体記憶装置であっても、分離されているワード線同士を接続することで、そのワード線を駆動するための余分な配線及び駆動回路を削減でき、回路面積を縮小させることができる。

以下、本発明の実施形態を図面に基づいて説明する。

（第１の実施形態）
図１は、本発明の第１の実施形態による半導体記憶装置の構成例を示す図である。第１の実施形態による半導体記憶装置は、キャパシタプレート線が平行に配線され、ワード線が階段状に配線された強誘電体メモリを備えている。言い換えれば、キャパシタプレート線に直交するように配線されるビット線の方向における位置が異なる少なくとも２つのメモリセルに接続されるようにワード線が配線されている。

図１においては、中央に駆動回路１１を配置し、その左右にメモリブロック１２、１３を配置した半導体記憶装置を一例として示している。また、第１の実施形態では、説明の便宜上、半導体記憶装置は１Ｍｂｉｔ（ロウアドレス１０２４、コラムアドレス３２、ブロック数２、ＩＯ（入出力）数１６）のメモリであると仮定して説明する。なお、半導体記憶装置の記憶容量は、これに限定されるものではなく、アドレスやブロック数に合わせてそれらに係る回路構成を適宜変更すれば良く、記憶容量は任意である。

駆動回路１１は、ワード線及びキャパシタプレート線をそれぞれ選択的に駆動するためのものである。メモリブロック１２、１３は、強誘電体キャパシタを用いたメモリセルがアレイ状に配置され構成されている。また、メモリブロック１２、１３においては、キャパシタプレート線が平行に配線され、ワード線が階段状に配線されている。すなわち、メモリブロック１２、１３は、図６に示した回路構成と同様にして構成されている。

ＷＡ０、ＷＡ１、…、ＷＡｎ−１、及びＷＢ０、ＷＢ１、…ＷＢ３０は、左側に配置されたメモリブロック１２を駆動するためのワード線である。同様に、ＷＣ０、ＷＣ１、…、ＷＣｎ−１、及びＷＤ０、ＷＤ１、…、ＷＤ３０は、右側に配置されたメモリブロック１３を駆動するためのワード線である。ここで、ｎはワードアドレスサイズ（本実施形態では１０２４）である。なお、上述したように本実施形態ではコラムアドレスサイズは３２である。

１４はアドレス選択回路やセンスアンプ等の周辺回路であり、駆動回路１１を制御するための制御信号を駆動回路１１に供給したり、メモリブロック１２、１３からの出力をセンスアンプ等で増幅して外部に出力したりする。１５、１６は外部に対して信号を入出力するためのパッド（ＰＡＤ）である。

次に、本実施形態におけるメモリブロック１２、１３の構成について説明する。
図２は、本実施形態におけるメモリブロックの構成を示す図であり、図２においては駆動回路１１の左側に配置されたメモリブロック１２を一例として示している。

ここで、第１の実施形態においては、キャパシタプレート線は、コラムアドレスにかかわらずロウアドレスに対して平行に（コラムアドレスにかかわらずキャパシタプレート線とロウアドレスの対応が変わらないように）配線され、階段状に配線されるワード線は、コラムアドレスが増加する毎にロウアドレスが低くなる方向にシフトするように配線されるとする。つまり、メモリブロック１１のキャパシタプレート線及びワード線は図２（Ａ）、（Ｂ）に示すように配線されているとする。

なお、図２（Ｂ）に示したように、メモリブロック１２において、０以下のロウアドレスに対応する部分にはメモリセルが存在しないので、その部分にはワード線は配線されていない。したがって、図２（Ｂ）に示すメモリブロック１２の下部領域では、３１本のワード線ＷＡ０〜ＷＡ３０は、他のワード線（但し、ＷＡ３１〜ＷＡ１０２３）に比べて長さが短くなり、ワード線選択アドレスが低いほどワード線長は短くなる。なお、キャパシタプレート線ＰＬ０〜ＰＬ１０２３は、ロウアドレス（プレート線選択アドレス）にかかわらず、すべて同じ長さである。

一方、図２（Ａ）に示すメモリブロック１２の上部領域に注目すると、ワード線ＷＢ０〜ＷＢ３０を配線する（駆動する）ためには、従来の方法と同様に行うと、余分なワード線（メモリブロック１２の外部に点線により図示）と駆動回路が必要となる。必要となるワード線数は、（コラムアドレス−１）、すなわち本実施形態では３１本である。

そこで、本実施形態では、メモリブロック１２の外部に点線により図示した配線は設けずに、図２（Ａ）、（Ｂ）に図示したように、下部領域の途中で切れている（ワード線長が短い）ワード線ＷＡ０〜ＷＡ３０と上部領域のワード線ＷＢ０〜ＷＢ３０とを配線ＷＥ０〜ＷＥ３０により接続する。具体的には、ｉを０〜３０の整数として、分離されている下部領域のワード線ＷＡｉと上部領域のワード線ＷＢｉとを配線ＷＥｉによりそれぞれ接続する。これにより、各ワード線に接続されているメモリセルの数が等しくなる。また、余分な駆動回路が不要となり回路面積（チップ面積）を縮小することが可能となる。

これらワード線ＷＡ０〜ＷＡ３０とワード線ＷＢ０〜ＷＢ３０を接続する配線ＷＥ０〜ＷＥ３０は、例えばメモリセル上の多層配線を利用する。なお、配線ＷＥ０〜ＷＥ３０は、メモリブロック１２の外部、すなわちメモリセルが配置される領域とは異なる領域に形成するようにしても良い。
メモリブロック１３についても、同様にしてワード線ＷＣ０〜ＷＣ３０とワード線ＷＤ０〜ＷＤ３０を配線により接続する。

上述にようにメモリブロック１２、１３が構成された本実施形態による半導体記憶装置でのキャパシタプレート線及びワード線に係るアドレス選択は、図５に示した半導体記憶装置と同様にして実現できるので、図７に示した従来のアドレス選択回路を変更することなくそのまま適用できる。すなわち、キャパシタプレート線を選択するためのプレート線選択アドレス信号ＰＬＳＡは、ロウアドレス信号ＲＯＷＡをそのまま使用し、左右ブロック選択信号ＢＬＳもそのまま使用し、ワード線を選択するためのワード線選択アドレス信号ＷＬＳＡは、ロウアドレス信号ＲＯＷＡとコラムアドレス信号ＣＯＬＡを加えたものを使用することで、メモリブロック１２、１３内の任意のメモリセルを選択できる。

以上、説明したように第１の実施形態によれば、ワード線が階段状に配線されたメモリブロックを有する半導体記憶装置にて、図２に示したように、下部領域の途中で切れているワード線と上部領域のワード線、つまり分離されているワード線同士を配線により接続することで、そのワード線を駆動するための配線及び駆動回路を設ける必要がなくなる。したがって、余分な配線及び駆動回路を削減して回路面積を縮小し、ワード線が階段状に配線された半導体記憶装置を実現することができる。

（第２の実施形態）
次に、本発明の第２の実施形態について説明する。
図３は、第２の実施形態による半導体記憶装置の構成例を示す図である。第２の実施形態による半導体記憶装置も、キャパシタプレート線が平行に配線され、ワード線が階段状に配線された強誘電体メモリを備えている。また、第２の実施形態においても、説明の便宜上、第１の実施形態と同様に半導体記憶装置は１Ｍｂｉｔ（ロウアドレス１０２４、コラムアドレス３２、ブロック数２、ＩＯ（入出力）数１６）のメモリであると仮定して説明する。

図３に示すように第２の実施形態による半導体記憶装置は、駆動回路３１、メモリブロック３２、３３、周辺回路３４、及びパッド３５、３６を有する。駆動回路３１、メモリブロック３２、３３、周辺回路３４、及びパッド３５、３６は、第１の実施形態における駆動回路１１、メモリブロック１２、１３、周辺回路１４、及びパッド１５、１６に対応しほぼ同様に構成されるので、以下では相違する点について説明する。

まず、第２の実施形態におけるメモリブロック３２、３３の配置について説明する。
各メモリブロック３２、３３内の配置は第１の実施形態と同様であるが、第２の実施形態では、２つあるメモリブロック３２、３３のうち、一方を上下反転して配置する（なお、図３においては、パッド３６→周辺回路３４→駆動回路３１→パッド３５と順に進む方向を上方向とする。）。図３に示した例では、右側に配置されるメモリブロック３３を上下反転して配置している。

そして、第２の実施形態では、図３に示したようにメモリブロック３２、３３における短いワード線同士を左右で接続、詳細にはメモリブロック３２、３３における上部領域の短いワード線同士を接続し、メモリブロック３２、３３における下部領域の短いワード線同士を接続する。具体的には、ｉを０〜３０の整数として、メモリブロック３２のワード線ＷＢｉとメモリブロック３３のワード線ＷＣｉを配線ＷＸｉにより接続し、メモリブロック３２のワード線ＷＡｉとメモリブロック３３のワード線ＷＤｉを配線ＷＹｉにより接続する。これにより、各ワード線に接続されているメモリセルの数が等しくなる。また、余分な駆動回路が不要となり回路面積（チップ面積）を縮小することが可能となる。

また、図３に示したように構成した場合には、キャパシタ線選択アドレス信号及びワード線選択アドレス信号を変更する、すなわち周辺回路３４内に設けられるアドレス選択回路の回路構成を変更する必要がある。

図４は、図３に示した第２の実施形態による半導体記憶装置に適用されるアドレス選択回路４０の構成を示す図である。アドレス選択回路４０は、キャパシタプレート線及びワード線をそれぞれ選択するための選択アドレスを発生させるものである。なお、図４に示す各信号のビット数は一例であり、これに限定されるものではない。

アドレス選択回路４０は、図４に示すようにＡＤＤＥＲ（アダー：加算）回路４１、排他的否定論理和演算回路（Exclusive-ＮＯＲ回路：以下、ＥＸ−ＮＯＲ回路）４２、反転回路４３、４４を有する。また、アドレス選択回路４０には、外部からのアドレス選択信号（ロウアドレス信号ＲＯＷＡ、コラムアドレス信号ＣＯＬＡ、及び左右ブロック選択信号ＢＬＳ）が供給されている。

ＡＤＤＥＲ回路４１は、ロウアドレス信号ＲＯＷＡ及びコラムアドレス信号ＣＯＬＡが入力され、それらを加えた結果（キャリーオーバーを除く）を反転回路４４に出力する。また、ＥＸ−ＮＯＲ回路４２は、ＡＤＤＥＲ回路４１のキャリーオーバー信号ＣＡと左右ブロック選択信号ＢＬＳが入力され、その演算結果を反転制御信号ＩＮＶとして出力する。

反転回路４３は、ロウアドレス信号ＲＯＷＡ及び反転制御信号ＩＮＶが入力される。反転回路４３は、ロウアドレス信号ＲＯＷＡに対して反転制御信号ＩＮＶに応じた反転制御を行い、キャパシタプレート線を選択するためのプレート線選択アドレス信号ＰＬＳＡとして出力する。

また、反転回路４４は、ＡＤＤＥＲ回路４１の出力及び反転制御信号ＩＮＶが入力され、反転制御信号ＩＮＶに応じてＡＤＤＥＲ回路４１の出力を反転制御してワード線を選択するためのワード線選択アドレス信号ＷＬＳＡとして出力する。
また、左右ブロック選択信号ＢＬＳがワード線左右選択信号ＷＬＳ、反転制御信号ＩＮＶがプレート線左右選択信号ＰＬＳとして出力される。

したがって、左右ブロック選択信号ＢＬＳが左側を示し、かつキャリーオーバー信号ＣＡが不活性（ＡＤＤＥＲ回路４１にてキャリーオーバーが発生していない）場合には、反転制御信号ＩＮＶは非反転を示す。これにより、ロウアドレス信号ＲＯＷＡがプレート線選択アドレス信号ＰＬＳＡとして出力され、ロウアドレス信号ＲＯＷＡとコラムアドレス信号ＣＯＬＡを加えた結果がワード線選択アドレス信号ＷＬＳＡとして出力される。また、ワード線左右選択信号ＷＬＳは左側を示し、プレート線左右選択信号ＰＬＳも左側を示す。したがって、この場合にはワード線ＷＡ０〜ＷＡｎ−１（ＷＡ１０２３）の何れかに対応するメモリセルが選択される。

また、左右ブロック選択信号ＢＬＳが右側を示し、かつキャリーオーバー信号ＣＡが不活性の場合には、反転制御信号ＩＮＶは反転を示す。これにより、ロウアドレス信号ＲＯＷＡが反転されてプレート線選択アドレス信号ＰＬＳＡとして出力され、ロウアドレス信号ＲＯＷＡとコラムアドレス信号ＣＯＬＡを加えた結果がさらに反転されてワード線選択アドレス信号ＷＬＳＡとして出力される。また、ワード線左右選択信号ＷＬＳは左側を示し、プレート線左右選択信号ＰＬＳは右側を示す。したがって、この場合にはワード線ＷＣ０〜ＷＣｎ−１（ＷＣ１０２３）の何れかに対応するメモリセルが選択される。

また、左右ブロック選択信号ＢＬＳが右側を示し、かつキャリーオーバー信号ＣＡが活性の場合には、反転制御信号ＩＮＶは非反転を示す。これにより、ロウアドレス信号ＲＯＷＡがプレート線選択アドレス信号ＰＬＳＡとして出力され、ロウアドレス信号ＲＯＷＡとコラムアドレス信号ＣＯＬＡを加えた結果がワード線選択アドレス信号ＷＬＳＡとして出力される。また、ワード線左右選択信号ＷＬＳは右側を示し、プレート線左右選択信号ＰＬＳは左側を示す。したがって、この場合にはワード線ＷＢ０〜ＷＢ３０の何れかに対応するメモリセルが選択される。

同様に、左右ブロック選択信号ＢＬＳが左側を示し、かつキャリーオーバー信号ＣＡが活性の場合には、反転制御信号ＩＮＶは反転を示す。これにより、ロウアドレス信号ＲＯＷＡが反転されてプレート線選択アドレス信号ＰＬＳＡとして出力され、ロウアドレス信号ＲＯＷＡとコラムアドレス信号ＣＯＬＡを加えた結果がさらに反転されてワード線選択アドレス信号ＷＬＳＡとして出力される。また、ワード線左右選択信号ＷＬＳは左側を示し、プレート線左右選択信号ＰＬＳは右側を示す。したがって、この場合にはワード線ＷＤ０〜ＷＤ３０の何れかに対応するメモリセルが選択される。

以上、説明したように第２の実施形態によれば、メモリブロックをまたいで分離されているワード線同士を接続することにより、そのワード線を駆動するための配線及び駆動回路を設ける必要がなくなる。したがって、余分な配線及び駆動回路を削減して回路面積を縮小し、ワード線が階段状に配線された半導体記憶装置を実現することができる。

なお、上述した第１及び第２の実施形態では、平行に配線したキャパシタプレート線に対してワード線が階段状に配線された強誘電体メモリを備えた半導体記憶装置を示しているが、ワード線を平行に配線しキャパシタプレート線をワード線に対して階段状に配線するようにしても良い。

また、上記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
本発明の諸態様を付記として以下に示す。

（付記１）ワード線及びキャパシタプレート線を駆動することで選択される強誘電体キャパシタを用いたメモリセルが、アレイ状に配置された半導体記憶装置であって、
当該半導体記憶装置が形成される基板法線方向から見て、上記キャパシタプレート線が互いに平行に配線され、かつ上記ワード線が階段状に配線されるともに、同一の選択アドレスで駆動されるように、分離されている上記ワード線同士を接続したことを特徴とする半導体記憶装置。
（付記２）ワード線及びキャパシタプレート線を駆動することで選択される強誘電体キャパシタを用いたメモリセルが、アレイ状に配置された半導体記憶装置であって、
当該半導体記憶装置が形成される基板法線方向から見て、上記キャパシタプレート線が互いに平行に配線され、かつ上記ワード線が階段状に配線されるともに、各上記ワード線に対して接続されるメモリセルの数を等しくするように、分離されている上記ワード線同士を接続したことを特徴とする半導体記憶装置。
（付記３）上記分離されているワード線同士をメモリセル上に形成する配線により接続することを特徴とする付記１又は２記載の半導体記憶装置。
（付記４）上記分離されているワード線同士をメモリセルが配置される領域とは異なる領域に形成する配線により接続することを特徴とする付記１又は２記載の半導体記憶装置。
（付記５）それぞれが複数の上記メモリセルからなる複数のメモリブロックを有し、
同じメモリブロック内の上記分離されているワード線同士を接続したことを特徴とする付記１〜４の何れか１項に記載の半導体記憶装置。
（付記６）それぞれが複数の上記メモリセルからなる複数のメモリブロックを有し、
異なるメモリブロック間で上記分離されているワード線同士を接続したことを特徴とする付記１〜４の何れか１項に記載の半導体記憶装置。
（付記７）ワード線及びキャパシタプレート線を駆動することで選択される強誘電体キャパシタを用いたメモリセルが、アレイ状に配置された半導体記憶装置であって、
当該半導体記憶装置が形成される基板法線方向から見て、上記ワード線が互いに平行に配線され、かつ上記キャパシタプレート線が階段状に配線されるともに、同一の選択アドレスで駆動されるように、分離されている上記キャパシタプレート線同士を接続したことを特徴とする半導体記憶装置。

第１の実施形態による半導体記憶装置の構成例を示す図である。 第１の実施形態におけるメモリブロックの構成を示す図である。 第２の実施形態による半導体記憶装置の構成例を示す図である。 第２の実施形態におけるアドレス選択回路の構成を示す図である。 ワード線が階段状に配線された強誘電体メモリを備える従来の半導体記憶装置の構成を示す図である。 ワード線を階段状に配線した強誘電体メモリの回路構成を示す図である。 図５に示した半導体記憶装置に適用されるアドレス選択回路の構成を示す図である。

符号の説明

１１、３１ 駆動回路
１２、１３、３２、３３ メモリブロック
１４、３４ 周辺回路
１５、１６、３５、３６ パッド
ＷＡ、ＷＢ、ＷＣ、ＷＤ ワード線

Claims (5)

1. ワード線及びキャパシタプレート線を駆動することで選択される強誘電体キャパシタを用いたメモリセルが、アレイ状に配置された半導体記憶装置であって、
   当該半導体記憶装置が形成される基板法線方向から見て、上記キャパシタプレート線が互いに平行に配線され、かつ上記ワード線が階段状に配線されるともに、同一の選択アドレスで駆動されるように、分離されている上記ワード線同士を接続したことを特徴とする半導体記憶装置。
2. ワード線及びキャパシタプレート線を駆動することで選択される強誘電体キャパシタを用いたメモリセルが、アレイ状に配置された半導体記憶装置であって、
   当該半導体記憶装置が形成される基板法線方向から見て、上記キャパシタプレート線が互いに平行に配線され、かつ上記ワード線が階段状に配線されるともに、上記各ワード線に対して接続されるメモリセルの数を等しくするように、分離されている上記ワード線同士を接続したことを特徴とする半導体記憶装置。
3. 上記分離されているワード線同士をメモリセル上に形成する配線により接続することを特徴とする請求項１又は２記載の半導体記憶装置。
4. それぞれが複数の上記メモリセルからなる複数のメモリブロックを有し、
   異なるメモリブロック間で上記分離されているワード線同士を接続したことを特徴とする請求項１〜３の何れか１項に記載の半導体記憶装置。
5. ワード線及びキャパシタプレート線を駆動することで選択される強誘電体キャパシタを用いたメモリセルが、アレイ状に配置された半導体記憶装置であって、
   当該半導体記憶装置が形成される基板法線方向から見て、上記ワード線が互いに平行に配線され、かつ上記キャパシタプレート線が階段状に配線されるともに、同一の選択アドレスで駆動されるように、分離されている上記キャパシタプレート線同士を接続したことを特徴とする半導体記憶装置。

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