JP2013191262A - 半導体装置 - Google Patents

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Abstract

【課題】補償容量を含む半導体装置のチップ面積を縮小する。
【解決手段】メモリバンクＡに内部電圧を供給する電源線４２Ａと、メモリバンクＢに内部電圧を供給する電源線４２Ｂと、容量素子１１０ＡＢとを備える。メモリバンクＡが選択されメモリバンクＢが選択されない時には、容量素子１１０ＡＢが電源線４２Ａに接続され、且つ、容量素子１１０ＡＢが電源線４２Ｂから切り離される。メモリバンクＢが選択されメモリバンクＡが選択されない時には、容量素子１１０ＡＢが電源線４２Ｂに接続され、且つ、容量素子１１０ＡＢが電源線４２Ａから切り離される。本発明によれば、一つの容量素子が複数の回路ブロックに対して共通に割り当てられることから、チップ面積を縮小することが可能となる。
【選択図】図７

Description

本発明は半導体装置に関し、特に、電源電圧を安定化させるための容量素子を備えた半導体装置に関する。
半導体装置には、電源電圧を安定化させるための容量素子が設けられていることが多い。例えば、特許文献１には、センスアンプの動作電圧を安定化させるための容量素子を備えたＤＲＡＭ（Dynamic Random Access Memory）が開示されている。このような容量素子は、一般に補償容量と呼ばれている。
ＤＲＡＭなどの半導体メモリデバイスは、メモリセルアレイが複数のエリアに分割されていることが一般的である。例えば、ＤＲＡＭにおいてはメモリセルアレイが複数のメモリバンクに分割されており、各メモリバンクに対しては互いに非排他的にアクセスすることができる。このため、あるメモリバンクの動作と別のメモリバンクの動作は非同期となることから、メモリバンク間における電源ノイズの伝搬を防止すべく、メモリバンクごとに補償容量が設けられることが一般的である。
特開２０１１−８１８５５号公報
しかしながら、メモリバンクごとに補償容量を設けると、必要な補償容量が大きくなるためチップ面積が増大してしまう。このような現象は、ＤＲＡＭなどの半導体メモリデバイスのみならず、複数のメモリセルアレイを含む他の半導体装置においても生じる現象である。このような背景から、本発明者らは補償容量を含む半導体装置のチップ面積を縮小すべく、鋭意検討を行った。
本発明の一側面による半導体装置は、其々が複数のメモリセルを有する第１及び第２のメモリセルアレイと、前記第１のメモリセルアレイに第１の電圧を供給する第１の電源線と、前記第２のメモリセルアレイに前記第１の電圧を供給する第２の電源線と、第１の容量素子と、を備え、前記第１のメモリセルアレイが選択され、前記第２のメモリセルアレイが選択されない時には、前記第１の容量素子の一端が前記第１の電源線と電気的に接続され、且つ、前記第１の容量素子の前記一端が前記第２の電源線から電気的に切り離され、前記第２のメモリセルアレイが選択され、前記第１のメモリセルアレイが選択されない時には、前記第１の容量素子の前記一端が前記第２の電源線と電気的に接続され、且つ、前記第１の容量素子の前記一端が前記第１の電源線から電気的に切り離されることを特徴とする。
本発明の他の側面による半導体装置は、それぞれ複数のメモリセル及び前記複数のメモリセルから読み出されたデータを増幅する複数のセンスアンプ回路を含み、互いに独立して選択される第１及び第２のメモリセルアレイと、前記第１及び第２のメモリセルアレイ間に位置する第１の回路領域に配置され、第１の電源線を介して前記第１のメモリセルアレイの前記センスアンプ回路に第１の電圧を供給する第１の電源発生回路と、前記第１の回路領域に配置され、第２の電源線を介して前記第２のメモリセルアレイの前記センスアンプ回路に前記第１の電圧を供給する第２の電源発生回路と、前記第１の回路領域に配置された第１の容量素子と、前記第１の容量素子の一端と前記第１の電源線との間に接続された第１のスイッチ素子と、前記第１の容量素子の前記一端と前記第２の電源線との間に接続された第２のスイッチ素子と、少なくとも前記第１及び第２のスイッチ素子を制御する容量制御回路と、を備え、前記容量制御回路は、前記第１のメモリセルアレイが選択され、前記第２のメモリセルアレイが選択されない時には、前記第１のスイッチ素子をオン、前記第２のスイッチ素子をオフし、前記第２のメモリセルアレイが選択され、前記第１のメモリセルアレイが選択されない時には、前記第２のスイッチ素子をオン、前記第１のスイッチ素子をオフすることを特徴とする。
本発明のさらに他の側面による半導体装置は、複数のメモリセルアレイと、前記複数のメモリセルアレイに対して共通に割り当てられた周辺回路と、前記複数のメモリセルアレイに第１の電圧をそれぞれ供給する複数のアレイ用電源線と、前記周辺回路に第２の電圧を供給する周辺回路用電源線と、前記複数のメモリセルアレイのうち１又は２以上のメモリセルアレイに対して割り当てられた容量素子と、を備え、前記容量素子に割り当てられた前記１又は２以上のメモリセルアレイのいずれかが選択されている場合には、選択されたメモリセルアレイに対応する前記アレイ用電源線が前記容量素子に接続され、前記第１の容量素子に割り当てられた前記１又は２以上メモリセルアレイがいずれも選択されていない場合には、前記周辺回路用電源線が前記容量素子に接続されることを特徴とする。
本発明によれば、一つの容量素子が複数の回路ブロックに対して共通に割り当てられることから、チップ面積を縮小することが可能となる。
本発明の好ましい実施形態による半導体装置１０の構成を示すブロック図である。 半導体装置１０のチップレイアウトを説明するための平面図である。 図２に示す領域ＡＢのレイアウトをより詳細に示す平面図である。 センスブロックＳＢ及びセンスアンプ制御回路ＣＮＴの回路図である。 容量回路１００の構成を示すブロック図である。 図２に示す領域ＡＢにおける容量回路１００のレイアウトを示す平面図であり、本発明の第１の実施形態に相当する。 図６に示す回路の主要部を簡略化して示す回路図である。 第１の実施形態の変形例によるレイアウトを示す平面図である。 第１の実施形態における容量制御回路１２０Ａ，１２０Ｂの回路図である。 第１の実施形態による半導体装置１０の動作を説明するためのタイミング図であり、（ａ）はメモリバンクＡが選択された場合、（ｂ）はメモリバンクＢが選択された場合、（ｃ）はメモリバンクＡ，Ｂの両方が選択された場合を示している。 活性化する電源発生回路４１Ａ〜４１Ｄとオンするスイッチ素子１３０Ａ〜１３０Ｄとの関係を説明するための模式図であり、（ａ）〜（ｄ）はそれぞれ電源発生回路４１Ａ〜４１Ｄが活性化した状態を示している。 第１の例による容量素子１１０ＡＢの具体的構成を示す略平面図である。 第２の例による容量素子１１０ＡＢの具体的構成を示す略平面図である。 図１２に示す構造を有する容量素子１１０ＡＢとスイッチ素子１３０Ａ，１３０Ｂとの第１の接続例を示す略平面図である。 図１２に示す構造を有する容量素子１１０ＡＢとスイッチ素子１３０Ａ，１３０Ｂとの第２の接続例を示す略平面図である。 図２に示す領域ＢＣにおける容量回路１００のレイアウトを示す平面図であり、本発明の第２の実施形態に相当する。 第２の実施形態による回路の主要部を簡略化して示す回路図である。 図２に示す領域ＢＣにおける容量回路１００のレイアウトを示す平面図であり、本発明の第３の実施形態に相当する。 第３の実施形態による回路の主要部を簡略化して示す回路図である。 図２に示す領域ＡＢにおける容量回路１００のレイアウトを示す平面図であり、本発明の第４の実施形態に相当する。 第４の実施形態による回路の主要部を簡略化して示す回路図である。 第４の実施形態における容量制御回路１２０Ａ，１２０Ｂの回路図である。 第４の実施形態による半導体装置１０の動作を説明するためのタイミング図であり、（ａ）はメモリバンクＡが選択された場合、（ｂ）はメモリバンクＢが選択された場合、（ｃ）はメモリバンクＡ，Ｂの両方が選択された場合を示している。
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
図１は、本発明の好ましい実施形態による半導体装置１０の構成を示すブロック図である。
本実施形態による半導体装置１０はＤＲＡＭであり、単一の半導体チップに集積されている。但し、本発明による半導体装置がＤＲＡＭに限定されるものではなく、ＳＲＡＭ、ＰＲＡＭ、ＲｅＲＡＭ、フラッシュメモリなど他の種類の半導体メモリデバイスであっても構わないし、メモリセルアレイを内蔵するロジック系の半導体デバイスであっても構わない。
図１に示すように、本実施形態による半導体装置１０は、１６個のメモリバンクＡ〜Ｐを有している。メモリバンクＡ〜Ｐは個別にコマンドを実行可能な単位であり、したがって、メモリバンク間においては非排他的なアクセスを行うことができる。但し、本発明においてメモリバンクの数については特に限定されず、例えば８個であっても構わないし、３２個であっても構わない。メモリバンクＡ〜Ｐの選択は、内部バンクアドレス信号ＩＢＡに基づいて行われる。
各メモリバンクＡ〜Ｐは、メモリセルアレイ２０、Ｘデコーダ２１、Ｙデコーダ２２及びアンプ回路２３を含んでいる。詳細については後述するが、メモリセルアレイ２０は複数のワード線ＷＬと複数のビット線ＢＬを有し、これらの交点にメモリセルＭＣが配置された構成を有している。ワード線ＷＬ及びビット線ＢＬの選択は、内部アドレス信号ＩＡＤＤに基づいて行われる。
具体的に説明すると、内部コマンド信号ＩＣＭＤがロウアクセスを示している場合、内部アドレス信号ＩＡＤＤは、内部バンクアドレス信号ＩＢＡによって選択されるメモリバンク内のＸデコーダ２１に供給される。これにより、選択されたメモリバンク内においていずれかのワード線ＷＬが選択される。また、内部コマンド信号ＩＣＭＤがカラムアクセスを示している場合、内部アドレス信号ＩＡＤＤは、内部バンクアドレス信号ＩＢＡによって選択されるメモリバンク内のＹデコーダ２２に供給される。これにより、選択されたメモリバンク内においていずれかのビット線ＢＬが選択される。選択されたビット線ＢＬはデータ入出力回路３０に接続され、これによりリード動作時においてはメモリセルＭＣから読み出されたリードデータＤＱ０〜ＤＱｎがデータ端子１４から出力され、ライト動作時においてはデータ端子１４に入力されるライトデータＤＱ０〜ＤＱｎがデータ入出力回路３０を介してメモリセルＭＣに書き込まれる。
内部バンクアドレス信号ＩＢＡ及び内部アドレス信号ＩＡＤＤは、アドレスラッチ回路３１より供給される。アドレスラッチ回路３１は、バンクアドレス端子１１より供給されるバンクアドレス信号ＢＡ及びアドレス端子１２より供給されるアドレス信号ＡＤＤをラッチする回路である。また、内部コマンド信号ＩＣＭＤは、コマンドデコーダ３２より供給される。コマンドデコーダ３２は、コマンド端子１３より供給されるコマンド信号ＣＭＤをデコードし、デコード結果に基づいて所定の内部コマンド信号ＩＣＭＤを活性化させる回路である。図１に示すように、コマンド信号ＣＭＤは、ロウアドレスストローブ信号ＲＡＳ、カラムアドレスストローブ信号ＣＡＳ、ライトイネーブル信号ＷＥＮなどの複数の信号の組み合わせによって構成される。
さらに、本実施形態による半導体装置１０は、共通の電源発生回路４０と、各メモリバンクＡ〜Ｐに対してそれぞれ割り当てられた電源発生回路４１Ａ〜４１Ｐを有している。これら電源発生回路４０，４１Ａ〜４１Ｐは、電源端子１５を介して外部から供給される外部電圧ＶＤＤ，ＶＳＳに基づき、所定の内部電圧を生成する回路である。このうち、電源発生回路４０は内部電圧ＶＰＥＲＩを生成する回路であり、生成された内部電圧ＶＰＥＲＩは周辺回路に主に供給される。周辺回路とは、メモリバンクＡ〜Ｐに対して共通に割り当てられた回路であり、図１に示すデータ入出力回路３０、アドレスラッチ回路３１及びコマンドデコーダ３２などが該当する。一方、電源発生回路４１Ａ〜４１Ｐは後述するセンスアンプを駆動するための内部電圧を生成する回路であり、それぞれ電源線４２Ａ〜４２Ｐを介して対応するメモリバンクＡ〜Ｐに供給される。各電源発生回路４１Ａ〜４１Ｐは、対応する内部バンクアドレス信号ＩＢＡに基づいて活性化される。後述するとおり、活性化された電源発生回路４１Ａ〜４１Ｐは、非活性化時に比べて内部電圧の駆動能力が高められる。つまり、電源発生回路４１Ａ〜４１Ｐは、非活性状態であっても所定の内部電圧を対応する電源線４２Ａ〜４２Ｐに供給し続ける。但しその駆動能力は活性化時よりも大幅に低くなる。尚、図１には各電源線４２Ａ〜４２Ｐを１本の線で示しているが、実際には、複数種類の電圧を供給するための複数の電源線によって構成されている。本発明においては電源線４２Ａ〜４２Ｐを「アレイ用電源線」と呼ぶことがある。
図１に示すように、各電源線４２Ａ〜４２Ｐは容量回路１００に接続されている。詳細については後述するが、容量回路１００は内部バンクアドレス信号ＩＢＡ及び内部コマンド信号ＩＣＭＤに基づき、電源線４２Ａ〜４２Ｐに与えられる補償容量値を制御する回路である。
図２は、本実施形態による半導体装置１０のチップレイアウトを説明するための平面図である。
図２に示すように、本実施形態による半導体装置１０は、Ｙ方向における一方の端部１０ａに沿って設けられた第１の周辺回路領域ＰＥ１と、Ｙ方向における他方の端部１０ｂに沿って設けられた第２の周辺回路領域ＰＥ２と、Ｘ方向の中央部においてＹ方向に延在する第３の周辺回路領域ＰＥ３とを有している。第１の周辺回路領域ＰＥ１は、バンクアドレス端子１１、アドレス端子１２及びコマンド端子１３などの外部端子と、アドレスラッチ回路３１及びコマンドデコーダ３２などのコマンドアドレス系の周辺回路がレイアウトされる領域である。一方、第２の周辺回路領域ＰＥ２は、データ端子１４などの外部端子と、データ入出力回路３０などのデータ系の周辺回路がレイアウトされる領域である。第３の周辺回路領域ＰＥ３にはその他の各種周辺回路がレイアウトされる。このように、本実施形態による半導体装置１０は、チップの端部に外部端子が配置されるエッジパッド構造を有しているが、本発明がこれに限定されるものではなく、例えばチップの中央部に外部端子が配置されるセンターパッド構造でも構わない。
一方、メモリバンクＡ〜Ｐは、周辺回路領域ＰＥ１と周辺回路領域ＰＥ２に挟まれた領域にレイアウトされている。図２に示すように、各メモリバンクＡ〜Ｐに含まれるメモリセルアレイ２０はＸ方向に２分割されており、これらメモリセルアレイ２０に挟まれた領域にＸデコーダ２１が配置される。また、Ｙ方向に隣接するメモリセルアレイ２０間には、Ｙデコーダ２２及びアンプ回路２３が配置される。
図３は、図２に示す領域ＡＢのレイアウトをより詳細に示す平面図である。
図３に示すように、各メモリセルアレイ２０はマトリクス状にレイアウトされた複数のメモリマットＭＡＴを有している。Ｘ方向に隣接するメモリマットＭＡＴ間にはサブワードドライバ回路ＳＷＤが配置され、Ｙ方向に隣接するメモリマットＭＡＴ間にはセンスブロックＳＢが配置される。サブワードドライバ回路ＳＷＤはワード線ＷＬを駆動する回路であり、センスブロックＳＢはビット線ＢＬに現れるデータを増幅する回路である。後述するように、各センスブロックＳＢには複数のセンスアンプ回路ＳＡが含まれている。また、Ｘ方向に延在する複数のセンスブロックＳＢと、Ｙ方向に延在する複数のサブワードドライバ回路ＳＷＤとが交差する領域には、センスブロックＳＢを制御するセンスアンプ制御回路ＣＮＴが配置される。
図４は、センスブロックＳＢ及びセンスアンプ制御回路ＣＮＴの回路図であり、図３に示すセンスブロックＳＢ０，ＳＢ１及びセンスアンプ制御回路ＣＮＴ０，ＣＮＴ１に対応する。
図４に示すように、センスブロックＳＢ０は、対を成すビット線ＢＬＴ００とビット線ＢＬＢ０１に対応して設けられたセンスアンプ回路ＳＡ００を含んでいる。センスアンプ回路ＳＡ００は、クロスカップルされたＰチャンネル型ＭＯＳトランジスタＴＰ０，ＴＰ１と、クロスカップルされたＮチャンネル型ＭＯＳトランジスタＴＮ０，ＴＮ１を含んでいる。トランジスタＴＰ０，ＴＰ１のソースはセンスアンプ駆動配線ＳＡＰに接続され、トランジスタＴＮ０，ＴＮ１のソースはセンスアンプ駆動配線ＳＡＮに接続されている。また、トランジスタＴＰ０，ＴＮ０のドレイン（トランジスタＴＰ１，ＴＮ１のゲート電極）はビット線ＢＬＴ００に接続され、トランジスタＴＰ１，ＴＮ１のドレイン（トランジスタＴＰ０，ＴＮ０のゲート電極）はビット線ＢＬＢ０１に接続されている。ビット線ＢＬＴ００とビット線ＢＬＢ０１は、対を成すビット線である。かかる構成により、センスアンプ駆動配線ＳＡＰがハイレベルに駆動され、センスアンプ駆動配線ＳＡＮがローレベルに駆動されると、対を成すビット線ＢＬＴ００，ＢＬＢ０１間に生じている電位差がセンスアンプ回路ＳＡ００によって増幅される。
また、センスアンプ回路ＳＡ００は、プリチャージ用のトランジスタＴＮ２〜ＴＮ４を有しており、これらトランジスタＴＮ２〜ＴＮ４がオンすると対を成すビット線ＢＬＴ００，ＢＬＢ０１が中間電位ＶＢＬＰにプリチャージされる。トランジスタＴＮ２〜ＴＮ４は、制御信号ＳＩＧ０３によって制御される。
図示しないが、センスブロックＳＢ０内にはこのようなセンスアンプ回路ＳＡ００，ＳＡ０１，ＳＡ０２・・・がビット線対ごとに設けられており、他のセンスアンプ回路ＳＡ０１，ＳＡ２・・・も同じ回路構成を有している。センスアンプ駆動配線ＳＡＰ，ＳＡＮは、センスブロックＳＢ０内の全てのセンスアンプ回路ＳＡ００，ＳＡ０１，ＳＡ０２・・・に共通に接続されている。
センスアンプ制御回路ＣＮＴ０は、センスブロックＳＢ０内のセンスアンプ回路ＳＡ０，ＳＡ０１，ＳＡ０２・・・を制御するための回路であり、電源線４２Ａ１とセンスアンプ駆動配線ＳＡＰとの間に接続されたＮチャンネル型ＭＯＳトランジスタＴＮ５と、電源線４２Ａ２とセンスアンプ駆動配線ＳＡＰとの間に接続されたＮチャンネル型ＭＯＳトランジスタＴＮ６とを含んでいる。電源線４２Ａ１，４２Ａ２は、図１に示した電源線４２Ａを構成する配線であり、電源発生回路４１Ａによってそれぞれ内部電圧ＶＯＤ，ＶＡＲＹが供給される。内部電圧ＶＯＤはオーバードライブ用の電圧であり、内部電圧ＶＡＲＹよりも高電圧である。また、内部電圧ＶＡＲＹは、対を成すビット線の一方に供給するハイレベルの電圧である。トランジスタＴＮ５，ＴＮ６のゲート電極には、それぞれ制御信号ＳＩＧ０１，ＳＩＧ０２が供給される。
また、センスアンプ制御回路ＣＮＴ０は、センスアンプ駆動配線ＳＡＮと接地レベルＶＳＳとの間に接続されたＮチャンネル型ＭＯＳトランジスタＴＮ７をさらに含んでいる。接地レベルＶＳＳは、対を成すビット線の他方に供給するローレベルの電圧である。トランジスタＴＮ７のゲート電極には、制御信号ＳＩＧ０４が供給される。
かかる構成により、制御信号ＳＩＧ０２，ＳＩＧ０４が活性化すると、センスアンプ駆動配線ＳＡＰ，ＳＡＮがそれぞれＶＡＲＹレベル，ＶＳＳレベルに駆動されるため、対を成すビット線ＢＬＴ００，ＢＬＢ０１間に生じている電位差がセンスアンプ回路ＳＡ００によって増幅される。また、制御信号ＳＩＧ０２が活性化する直前においては、制御信号ＳＩＧ０１が一時的に活性化され、これによりセンスアンプ駆動配線ＳＡＰがオーバードライブされる。制御信号ＳＩＧ０１，ＳＩＧ０２，ＳＩＧ０４は、内部コマンド信号ＩＣＭＤがロウアクセスを示している場合、つまり、アクティブコマンドが発行された場合に所定のタイミングで活性化される。
また、センスアンプ制御回路ＣＮＴ０は、プリチャージ用のトランジスタＴＮ８〜ＴＮ１０を有しており、これらトランジスタＴＮ８〜ＴＮ１０がオンするとセンスアンプ駆動配線ＳＡＰ，ＳＡＮが中間電位ＶＢＬＰにプリチャージされる。トランジスタＴＮ８〜ＴＮ１０は、制御信号ＳＩＧ０３によって制御される。制御信号ＳＩＧ０３は、内部コマンド信号ＩＣＭＤがアクセスの終了を示している場合、つまり、プリチャージコマンドが発行された場合に所定のタイミングで活性化される。
センスブロックＳＢ１についても上述したセンスブロックＳＢ０と同じ回路構成を有しており、センスブロックＳＢ１に含まれる複数のセンスアンプ回路ＳＡ１０，ＳＡ１１，ＳＡ１２・・・は、センスアンプ制御回路ＣＮＴ１によって制御される。図４に示すように、電源線４２Ａ１，４２Ａ２は、センスアンプ制御回路ＣＮＴ０，ＣＮＴ１を含む複数のセンスアンプ制御回路ＣＮＴに対して共通に割り当てられている。
図５は、容量回路１００の構成を示すブロック図である。
図５に示すように、容量回路１００は容量素子１１０と、容量制御回路１２０Ａ〜１２０Ｐと、スイッチ素子１３０Ａ〜１３０Ｐを含んでいる。容量素子１１０は、電源線４２Ａ〜４２Ｐに対する補償容量であり、スイッチ素子１３０Ａ〜１３０Ｐを介していずれの電源線４２Ａ〜４２Ｐに容量素子１１０を接続するかは、選択信号ＳＥＬＡ〜ＳＥＬＰによって制御される。選択信号ＳＥＬＡ〜ＳＥＬＰは、それぞれ対応する容量制御回路１２０Ａ〜１２０Ｐによって生成される信号である。容量制御回路１２０Ａ〜１２０ＰはメモリバンクＡ〜Ｐごとに割り当てられており、当該メモリバンクが選択されているか否かに基づいて対応する選択信号ＳＥＬＡ〜ＳＥＬＰを制御する。
図６は、図２に示す領域ＡＢにおける容量回路１００のレイアウトを示す平面図であり、本発明の第１の実施形態に相当する。
図６に示すように、容量回路１００に含まれる容量素子１１０ＡＢ、容量制御回路１２０Ａ，１２０Ｂ及びスイッチ素子１３０Ａ，１３０Ｂは、メモリバンクＡ，Ｂ内のアンプ回路２３が配置される領域に設けられる。容量素子１１０ＡＢは、図５に示す容量素子１１０の一部である。また、電源線４２Ａ，４２Ｂに内部電圧ＶＯＤ，ＶＡＲＹを供給する電源発生回路４１Ａ，４１Ｂについても、同様の領域に設けられる。図６に示す電源線ＶＬ１は、内部電圧ＶＰＥＲＩが供給される配線であり、各メモリバンクＡ〜Ｐ及び周辺回路に対して共通の電源線である。本発明においては、電源線ＶＬ１を「周辺回路用電源線」と呼ぶことがある。内部電圧ＶＰＥＲＩを安定化させるための容量素子のうち、一部の容量素子１４０についてはアンプ回路２３が配置される領域に設けられ、他の一部の容量素子１５０についてはＸデコーダ２１が配置される領域に設けられる。図６に示す電源線ＶＬ２は、電源発生回路４１Ａ，４１Ｂに動作電圧を供給するための配線である。
本実施形態では、容量素子１１０ＡＢが電源線４２Ａ，４２Ｂに対して共通に割り当てられている。つまり、容量素子１１０ＡＢはメモリバンクＡ，Ｂに対する共通の補償容量である。容量素子１１０ＡＢと電源線４２Ａ，４２Ｂとの接続は、容量制御回路１２０Ａ，１２０Ｂから供給される選択信号ＳＥＬＡ，ＳＥＬＢに基づき、スイッチ素子１３０Ａ，１３０Ｂによって制御される。図７は、図６に示す回路の主要部を簡略化して示す回路図である。本発明においては、図６及び図７に示すスイッチ素子１３０Ａを「第１のスイッチ素子」と呼び、スイッチ素子１３０Ｂを「第２のスイッチ素子」と呼ぶことがある。また、容量素子１１０ＡＢを「第１の容量素子」と呼ぶことがある。さらに、電源発生回路４１Ａを「第１の電源発生回路」と呼び、電源発生回路４１Ｂを「第２の電源発生回路」と呼ぶことがある。
また、図５に示す容量素子１１０の他の一部である容量素子１１０Ａ，１１０Ｂは、それぞれメモリバンクＡ，Ｂ内のＸデコーダ２１が配置される領域に設けられる。これら容量素子１１０Ａ，１１０Ｂは、メモリバンクＡ，Ｂに対して個別に割り当てられた補償容量である。図６に示す例では、容量素子１１０Ａ，１１０Ｂと電源線４２Ａ，４２Ｂとの間にもそれぞれスイッチ素子１３０Ａ，１３０Ｂを設けているが、図８に示すように、これらのスイッチ素子１３０Ａ，１３０Ｂについては削除しても構わない。
図９は、本実施形態における容量制御回路１２０Ａ，１２０Ｂの回路図である。
図９に示すように、容量制御回路１２０Ａは、バンク選択信号ＩＢＡ−Ａとバンク選択信号ＩＢＡ−Ｂの反転信号を受けるＮＯＲゲート回路によって構成されている。バンク選択信号ＩＢＡ−Ａは、メモリバンクＡが選択された場合にハイレベルに活性化される信号である。メモリバンクＡが選択された場合とは、アクティブコマンドに同期して入力されたバンクアドレス信号ＢＡがメモリバンクＡを指定している場合が該当する。同様に、バンク選択信号ＩＢＡ−Ｂは、メモリバンクＢが選択された場合にハイレベルに活性化される信号である。
かかる構成により、容量制御回路１２０Ａは、メモリバンクＡが非選択状態であって、メモリバンクＢが選択された場合にのみ選択信号ＳＥＬＡをハイレベルに非活性化させ、その他の条件下では選択信号ＳＥＬＡをローレベルに活性化させる。図９に示すように、本実施形態ではスイッチ素子１３０Ａ，１３０ＢがＰチャンネル型ＭＯＳトランジスタによって構成されていることから、選択信号ＳＥＬＡがローレベルに活性化すると、電源線４２Ａが容量素子１１０ＡＢの一端に接続されることになる。容量素子１１０ＡＢの他端は接地レベルＶＳＳに固定されている。
同様に、容量制御回路１２０Ｂは、バンク選択信号ＩＢＡ−Ｂとバンク選択信号ＩＢＡ−Ａの反転信号を受けるＮＯＲゲート回路によって構成されている。これにより、容量制御回路１２０Ｂは、メモリバンクＢが非選択状態であって、メモリバンクＡが選択された場合にのみ選択信号ＳＥＬＢをハイレベルに非活性化させ、その他の条件下では選択信号ＳＥＬＢをローレベルに活性化させる。
図１０は本実施形態による半導体装置１０の動作を説明するためのタイミング図であり、（ａ）はメモリバンクＡが選択された場合、（ｂ）はメモリバンクＢが選択された場合、（ｃ）はメモリバンクＡ，Ｂの両方が選択された場合を示している。
図１０（ａ）に示すように、アクティブコマンドＡＣＴが発行される前の状態、つまり、メモリバンクＡ，Ｂがいずれも選択されていない状態では、選択信号ＳＥＬＡ，ＳＥＬＢがいずれもローレベルであり、したがってスイッチ素子１３０Ａ，１３０Ｂはいずれもオンしている。この状態においては電源発生回路４１Ａ，４１Ｂはいずれも非活性状態であるが、非活性状態のメモリバンクＡ，Ｂに対して内部電圧ＶＯＤ，ＶＡＲＹのレベルを維持する程度の能力で電流供給を行っている。メモリバンクＡ，Ｂが非活性状態である場合、内部電圧ＶＯＤ，ＶＡＲＹはほとんど消費されないため、電源発生回路４１Ａ，４１Ｂの電流供給能力は僅かで足りる。
そして、メモリバンクＡを指定してアクティブコマンドＡＣＴが発行されると、バンク選択信号ＩＢＡ−Ａがハイレベルに変化する。これに応答して電源発生回路４１Ａが活性化し、内部電圧ＶＯＤ，ＶＡＲＹの駆動能力が高められる。この時、バンク選択信号ＩＢＡ−Ｂはローレベルのままである。これにより、選択信号ＳＥＬＢがハイレベルに変化することからスイッチ素子１３０Ｂがオフし、電源線４２Ｂが容量素子１１０ＡＢから切り離される。その後、図４に示した制御信号ＳＩＧ０１，ＳＩＧ０２が活性化すると、センスブロックＳＢの動作によって電源線４２Ａを介した電流消費が生じるが、電源線４２Ａには容量素子１１０ＡＢが接続されているため、電源線４２Ａ上における電圧ＶＯＤ，ＶＡＲＹが安定化される。また、スイッチ素子１３０Ｂがオフしていることから、電源線４２Ａ上のノイズが非活性状態のメモリバンクＢに伝搬することはない。
メモリバンクＢが選択された場合の動作は上記と同様であり、図１０（ｂ）に示すようにスイッチ素子１３０Ａがオフし、電源線４２Ａが容量素子１１０ＡＢから切り離される。これにより、電源線４２Ｂ上の内部電圧ＶＯＤ，ＶＡＲＹが容量素子１１０ＡＢによって安定化される。また、スイッチ素子１３０Ａがオフしていることから、電源線４２Ｂ上のノイズが非活性状態のメモリバンクＡに伝搬することはない。
また、図１０（ｃ）に示すように、メモリバンクＡ，Ｂを指定してリフレッシュコマンドＲＥＦが発行されると、バンク選択信号ＩＢＡ−Ａ，ＩＢＡ−Ｂの両方がハイレベルに変化することから、選択信号ＳＥＬＡ，ＳＥＬＢはいずれもローレベルを維持する。このため、スイッチ素子１３０Ａ，１３０Ｂはいずれもオン状態を維持する。バンク選択信号ＩＢＡ−Ａ，ＩＢＡ−Ｂがハイレベルに変化すると、電源発生回路４１Ａ，４１Ｂが活性化するため電流供給能力が高められる。これにより、センスブロックＳＢが動作しても、電源線４２Ａ，４２Ｂ上における内部電圧ＶＯＤ，ＶＡＲＹのレベルが維持される。尚、リフレッシュコマンドＲＥＦの発行に際してメモリバンクを指定することは必須でなく、リフレッシュコマンドＲＥＦが発行されると全てのメモリバンクＡ〜Ｐに対して自動的にリフレッシュ動作が実行されるよう構成しても構わない。また、複数のメモリバンクを指定するコマンドとしてはリフレッシュコマンドＲＥＦに限らず、他のコマンドであっても構わない。
図１１は活性化する電源発生回路４１Ａ〜４１Ｄとオンするスイッチ素子１３０Ａ〜１３０Ｄとの関係を説明するための模式図であり、（ａ）〜（ｄ）はそれぞれ電源発生回路４１Ａ〜４１Ｄが活性化した状態を示している。図１１（ａ）〜（ｄ）において、実線で示す電源線４２は活性状態の電源発生回路によって駆動される電源線であり、破線で示す電源線４２は非活性状態の電源発生回路によって駆動される電源線である。
図１１（ａ）に示すように、電源発生回路４１Ａが活性化している場合、スイッチ素子１３０Ａ，１３０Ｃ，１３０Ｄがオンし、スイッチ素子１３０Ｂがオフする。これにより、メモリバンクＡ，Ｂに関しては、電源線４２Ａが容量素子１１０ＡＢに接続される一方、電源線４２Ｂが容量素子１１０ＡＢから切り離される。電源線４２Ｂに対しては、非活性状態である電源発生回路４１Ｂから内部電圧ＶＯＤ，ＶＡＲＹが供給される。メモリバンクＣ，Ｄに関しては、電源線４２Ｃ，４２Ｄが容量素子１１０ＣＤに接続され、非活性状態である電源発生回路４１Ｃ，４１Ｄから内部電圧ＶＯＤ，ＶＡＲＹが供給される。容量素子１１０ＣＤは、図５に示した容量素子１１０の一部である。
図１１（ｂ）に示すように、電源発生回路４１Ｂが活性化している場合、スイッチ素子１３０Ｂ，１３０Ｃ，１３０Ｄがオンし、スイッチ素子１３０Ａがオフする。これにより、メモリバンクＡ，Ｂに関しては、電源線４２Ｂが容量素子１１０ＡＢに接続される一方、電源線４２Ａが容量素子１１０ＡＢから切り離される。電源線４２Ａに対しては、非活性状態である電源発生回路４１Ａから内部電圧ＶＯＤ，ＶＡＲＹが供給される。メモリバンクＣ，Ｄに関しては、電源線４２Ｃ，４２Ｄが容量素子１１０ＣＤに接続され、非活性状態である電源発生回路４１Ｃ，４１Ｄから内部電圧ＶＯＤ，ＶＡＲＹが供給される。
図１１（ｃ）に示すように、電源発生回路４１Ｃが活性化している場合、スイッチ素子１３０Ａ，１３０Ｂ，１３０Ｃがオンし、スイッチ素子１３０Ｄがオフする。これにより、メモリバンクＣ，Ｄに関しては、電源線４２Ｃが容量素子１１０ＣＤに接続される一方、電源線４２Ｄが容量素子１１０ＣＤから切り離される。電源線４２Ｄに対しては、非活性状態である電源発生回路４１Ｄから内部電圧ＶＯＤ，ＶＡＲＹが供給される。メモリバンクＡ，Ｂに関しては、電源線４２Ａ，４２Ｂが容量素子１１０ＡＢに接続され、非活性状態である電源発生回路４１Ａ，４１Ｂから内部電圧ＶＯＤ，ＶＡＲＹが供給される。
図１１（ｄ）に示すように、電源発生回路４１Ｄが活性化している場合、スイッチ素子１３０Ａ，１３０Ｂ，１３０Ｄがオンし、スイッチ素子１３０Ｃがオフする。これにより、メモリバンクＣ，Ｄに関しては、電源線４２Ｄが容量素子１１０ＣＤに接続される一方、電源線４２Ｃが容量素子１１０ＣＤから切り離される。電源線４２Ｃに対しては、非活性状態である電源発生回路４１Ｃから内部電圧ＶＯＤ，ＶＡＲＹが供給される。メモリバンクＡ，Ｂに関しては、電源線４２Ａ，４２Ｂが容量素子１１０ＡＢに接続され、非活性状態である電源発生回路４１Ａ，４１Ｂから内部電圧ＶＯＤ，ＶＡＲＹが供給される。
以上、メモリバンクＡ〜Ｄ（特にメモリバンクＡ，Ｂ）に着目して説明したが、他のメモリバンクにおいても同様に容量素子の共有が行われる。つまり、メモリバンクＥ，Ｆは図示しない容量素子１１０ＥＦを共有し、メモリバンクＧ，Ｈは図示しない容量素子１１０ＧＨを共有する。
このように、本実施形態による半導体装置１０は、２つのメモリバンク間において一つの容量素子を共用していることから、チップ上における容量素子の占有面積を削減しつつ、内部電圧ＶＯＤ，ＶＡＲＹを安定化させることが可能となる。また、容量素子を共有する２つのメモリバンクのうち、一方のメモリバンクが活性化し、他方が非活性化している場合には、非活性化しているメモリバンクの電源線が当該容量素子から切り離されるため、活性化しているメモリバンクの動作によって生じる電源ノイズが非活性化しているメモリバンクに伝搬することがなくなる。さらに、容量素子を共有する２つのメモリバンクが両方とも非活性化している場合には、これら２つのメモリバンクに対応する両方の電源線が当該容量素子に接続されるため、これら電源線の電圧を安定化させることが可能となる。
次に、容量素子１１０ＡＢ等の具体的構成について説明する。
図１２は、第１の例による容量素子１１０ＡＢの具体的構成を示す略平面図である。第１の例による容量素子１１０ＡＢは、下層の導電膜Ｍ１と上層の導電膜Ｍ２が平面視で重なる構造を有している。この場合、導電膜Ｍ１とＭ２との間に介在する層間絶縁膜が容量絶縁膜として機能する。本例によれば、配線層の空きスペースに容量素子１１０ＡＢを形成することが可能となる。
図１３は、第２の例による容量素子１１０ＡＢの具体的構成を示す略平面図である。第２の例による容量素子１１０ＡＢは、ゲート電極Ｇと拡散層ＳＤが平面視で重なる構造を有している。ゲート電極Ｇはスルーホール導体ＴＨ１を介して導電膜Ｍ１ａに接続され、拡散層ＳＤはコンタクトホール導体ＣＨ１を介して導電膜Ｍ１ｂに接続されている。この場合、ゲート電極Ｇと拡散層ＳＤとの間に介在するゲート絶縁膜が容量絶縁膜として機能する。本例によれば、半導体基板の空きスペースに容量素子１１０ＡＢを形成することが可能となる。
図１４は、図１２に示す構造を有する容量素子１１０ＡＢとスイッチ素子１３０Ａ，１３０Ｂとの第１の接続例を示す略平面図である。図１４に示す例では、スイッチ素子１３０Ａ，１３０Ｂがそれぞれ並列接続された複数のトランジスタによって構成されている。
具体的に説明すると、スイッチ素子１３０Ａは、交互に配置された複数のソース／ドレイン拡散層ＳＤ１と、これらソース／ドレイン拡散層ＳＤ１間における半導体基板上にそれぞれ配置された複数のゲート電極Ｇ１によって構成される。ソース／ドレイン拡散層ＳＤ１のうち、ソースとして機能する拡散層は、コンタクトホールＣＨ２を介して導電膜Ｍ１ｃに接続されている。導電膜Ｍ１ｃは電源線４２Ａとして機能する。また、ソース／ドレイン拡散層ＳＤ１のうち、ドレインとして機能する拡散層はコンタクトホールＣＨ４を介して導電膜Ｍ１ｅに接続されている。
同様に、スイッチ素子１３０Ｂは、交互に配置された複数のソース／ドレイン拡散層ＳＤ２と、これらソース／ドレイン拡散層ＳＤ２間における半導体基板上にそれぞれ配置された複数のゲート電極Ｇ２によって構成される。ソース／ドレイン拡散層ＳＤ２のうち、ソースとして機能する拡散層は、コンタクトホールＣＨ３を介して導電膜Ｍ１ｄに接続されている。導電膜Ｍ１ｄは電源線４２Ｂとして機能する。また、ソース／ドレイン拡散層ＳＤ２のうち、ドレインとして機能する拡散層はコンタクトホールＣＨ５を介して導電膜Ｍ１ｅに接続されている。
そして、導電膜Ｍ１ｅの上層には、平面視で重なる位置に導電膜Ｍ２ａが配置されており、これによって容量素子１１０ＡＢが形成される。
図１５は、図１２に示す構造を有する容量素子１１０ＡＢとスイッチ素子１３０Ａ，１３０Ｂとの第２の接続例を示す略平面図である。図１５に示す例では、スイッチ素子１３０Ａ，１３０Ｂがそれぞれチャネル幅の大きい一つのトランジスタによって構成されている。
具体的に説明すると、スイッチ素子１３０Ａは、ソース／ドレイン拡散層ＳＤ３と、これらソース／ドレイン拡散層ＳＤ３間における半導体基板上に配置されたゲート電極Ｇ３によって構成される。ソース／ドレイン拡散層ＳＤ３のうち、ソースとして機能する拡散層は、コンタクトホールＣＨ６を介して導電膜Ｍ１ｆに接続されている。導電膜Ｍ１ｆは電源線４２Ａとして機能する。また、ソース／ドレイン拡散層ＳＤ３のうち、ドレインとして機能する拡散層はコンタクトホールＣＨ８を介して導電膜Ｍ１ｈに接続されている。
同様に、スイッチ素子１３０Ｂは、ソース／ドレイン拡散層ＳＤ４と、これらソース／ドレイン拡散層ＳＤ４間における半導体基板上に配置されたゲート電極Ｇ４によって構成される。ソース／ドレイン拡散層ＳＤ４のうち、ソースとして機能する拡散層は、コンタクトホールＣＨ７を介して導電膜Ｍ１ｇに接続されている。導電膜Ｍ１ｇは電源線４２Ｂとして機能する。また、ソース／ドレイン拡散層ＳＤ４のうち、ドレインとして機能する拡散層はコンタクトホールＣＨ９を介して導電膜Ｍ１ｈに接続されている。
そして、導電膜Ｍ１ｈの上層には、平面視で重なる位置に導電膜Ｍ２ｂが配置されており、これによって容量素子１１０ＡＢが形成される。
但し、容量素子１１０ＡＢやスイッチ素子１３０Ａ，１３０Ｂの具体的な構造については図１２〜図１５に示す例に限定されるものではなく、どのような構造及びレイアウトを採用しても構わない。
図１６は、図２に示す領域ＢＣにおける容量回路１００のレイアウトを示す平面図であり、本発明の第２の実施形態に相当する。
図１６に示すように、本実施形態においては、一つの容量素子が３つ又は４つのメモリバンクに対して共通に割り当てられる。具体的には、容量素子１１０ＡＢＣはスイッチ素子１３０Ａ〜１３０Ｃを介して電源線４２Ａ〜４２Ｃに接続され、これにより３つのメモリバンクＡ〜Ｃに対して共通に割り当てられている。また、容量素子１１０ＢＣＤＥはスイッチ素子１３０Ｂ〜１３０Ｅを介して電源線４２Ｂ〜４２Ｅに接続され、これにより４つのメモリバンクＢ〜Ｅに対して共通に割り当てられている。図１７は、本実施形態による回路の主要部を簡略化して示す回路図である。本発明においては、図１６又は図１７に示すスイッチ素子１３０Ｃのうち、容量素子１１０ＡＢＣに接続されたスイッチ素子１３０Ｃを「第３のスイッチ素子」と呼び、スイッチ素子１３０Ｂのうち、容量素子１１０ＢＣＤＥに接続されたスイッチ素子１３０Ｂを「第４のスイッチ素子」と呼ぶことがある。また、容量素子１１０ＢＣＤＥを「第２の容量素子」と呼ぶことがあり、電源発生回路４１Ｃを「第３の電源発生回路」と呼ぶことがある。
図１６に示すように、容量素子１１０ＡＢＣは、スイッチ素子１３０Ｃを介して電源線４２Ｃの遠端部に接続されている。同様に、容量素子１１０ＢＣＤＥは、スイッチ素子１３０Ｂを介して電源線４２Ｂの遠端部に接続されている。電源線の遠端部とは、対応する電源発生回路から遠い端部領域を指す。電源線の遠端部は、電源発生回路からの配線距離が長いため電圧が変動しやすいが、本実施形態においては電源線の遠端部にも容量素子が接続されることから、遠端部における電圧変動を防止することができる。また、第１の実施形態に対して容量素子を追加する必要もない。むしろ、遠端部における電圧変動が防止される分、各容量素子のサイズを小型化することができるため、チップサイズを縮小することが可能となる。
図１８は、図２に示す領域ＢＣにおける容量回路１００のレイアウトを示す平面図であり、本発明の第３の実施形態に相当する。
図１８に示すように、本実施形態においては、Ｙデコーダ２２及びアンプ回路２３が介在せずに隣接する２つのメモリバンク間にも容量素子が追加されている。つまり、メモリバンクＢとメモリバンクＣとの間に容量素子１１０ＢＣが配置される。容量素子１１０ＢＣは、スイッチ素子１３０Ｂ，１３０Ｃを介してそれぞれ電源線４２Ｂ，４２Ｃに接続される。図１９は、本実施形態による回路の主要部を簡略化して示す回路図である。本発明においては、図１８又は図１９に示すスイッチ素子１３０Ｃのうち、容量素子１１０ＣＤに接続されたスイッチ素子１３０Ｃを「第５のスイッチ素子」と呼び、スイッチ素子１３０Ｂのうち、容量素子１１０ＢＣに接続されたスイッチ素子１３０Ｂを「第６のスイッチ素子」と呼び、スイッチ素子１３０Ｃのうち、容量素子１１０ＢＣに接続されたスイッチ素子１３０Ｃを「第７のスイッチ素子」と呼ぶことがある。
図１８に示すように、容量素子１１０ＢＣはスイッチ素子１３０Ｂ，１３０Ｃを介して、電源線４２Ｂ，４２Ｃの遠端部に接続されている。これにより、本実施形態においても遠端部における電圧変動を防止することができる。本実施形態においては、第１の実施形態に対して容量素子の数を増加させる必要があるが、遠端部における電圧変動を防止することができる分、各容量素子のサイズを小型化することができるため、チップサイズが大型化することはない。
図２０は、図２に示す領域ＡＢにおける容量回路１００のレイアウトを示す平面図であり、本発明の第４の実施形態に相当する。
図２０に示すように、本実施形態においては、選択信号ＳＥＬＡ，ＳＥＬＢを受けるＮＡＮＤゲート回路１６０と、ＮＡＮＤゲート回路１６０から出力される選択信号ＳＥＬＡＢを受けるスイッチ素子１３０ＡＢが追加されている。スイッチ素子１３０ＡＢは、内部電圧ＶＰＥＲＩが供給される電源線ＶＬ１と容量素子１１０ＡＢとの間に接続されている。その他の基本的な構成は、第１の実施形態とほぼ同じである。図２１は、図２０に示す回路の主要部を簡略化して示す回路図である。
図２２は、本実施形態における容量制御回路１２０Ａ，１２０Ｂの回路図である。
図２２に示すように、本実施形態における容量制御回路１２０Ａ，１２０Ｂは、それぞれバンク選択信号ＩＢＡ−Ａ，ＩＢＡ−Ｂを受けるインバータ回路によって構成されている。かかる構成により、ＮＡＮＤゲート回路１６０は、メモリバンクＡ，Ｂの両方が非選択状態である場合に選択信号ＳＥＬＡＢをローレベルに活性化させ、その他の条件下では選択信号ＳＥＬＡＢをハイレベルに非活性化させる。図２２に示すように、本実施形態ではスイッチ素子１３０ＡＢがＰチャンネル型ＭＯＳトランジスタによって構成されていることから、選択信号ＳＥＬＡＢがローレベルに活性化すると、電源線ＶＬ１が容量素子１１０ＡＢの一端に接続されることになる。
図２３は本実施形態による半導体装置１０の動作を説明するためのタイミング図であり、（ａ）はメモリバンクＡが選択された場合、（ｂ）はメモリバンクＢが選択された場合、（ｃ）はメモリバンクＡ，Ｂの両方が選択された場合を示している。
図２３（ａ）に示すように、アクティブコマンドＡＣＴが発行される前の状態、つまり、メモリバンクＡ，Ｂがいずれも選択されていない状態では、選択信号ＳＥＬＡ，ＳＥＬＢがいずれもハイレベルであり、したがってスイッチ素子１３０Ａ，１３０Ｂはいずれもオフしている。一方、選択信号ＳＥＬＡＢはローレベルであるため、スイッチ素子１３０ＡＢはオンしている。これにより、容量素子１１０ＡＢは電源線ＶＬ１に接続され、内部電圧ＶＰＥＲＩの安定化に寄与する。また、この状態においては電源発生回路４１Ａ，４１Ｂはいずれも非活性状態であるが、非活性状態のメモリバンクＡ，Ｂに対して内部電圧ＶＯＤ，ＶＡＲＹのレベルを維持する程度の能力で電流供給を行っている。
そして、メモリバンクＡを指定してアクティブコマンドＡＣＴが発行されると、バンク選択信号ＩＢＡ−Ａがハイレベルに変化する。これにより、スイッチ素子１３０Ａがオンし、スイッチ素子１３０ＡＢがオフするため、容量素子１１０ＡＢは電源線４２Ａに接続され、電源線ＶＬ１からは切り離される。また、バンク選択信号ＩＢＡ−Ａに応答して電源発生回路４１Ａが活性化するため、電源線４２Ａ上における内部電圧ＶＯＤ，ＶＡＲＹの駆動能力が高められる。
メモリバンクＢが選択された場合の動作は上記と同様であり、図２３（ｂ）に示すようにスイッチ素子１３０Ｂがオンし、スイッチ素子１３０ＡＢがオフするため、容量素子１１０ＡＢは電源線４２Ｂに接続され、電源線ＶＬ１からは切り離される。また、バンク選択信号ＩＢＡ−Ｂに応答して電源発生回路４１Ｂが活性化するため、電源線４２Ｂ上における内部電圧ＶＯＤ，ＶＡＲＹの駆動能力が高められる。
また、図２３（ｃ）に示すように、メモリバンクＡ，Ｂを指定してリフレッシュコマンドＲＥＦが発行されると、バンク選択信号ＩＢＡ−Ａ，ＩＢＡ−Ｂの両方がハイレベルに変化する。これにより、スイッチ素子１３０Ａ，１３０Ｂがオンし、スイッチ素子１３０ＡＢがオフするため、容量素子１１０ＡＢは電源線４２Ａ，４２Ｂに接続され、電源線ＶＬ１からは切り離される。また、バンク選択信号ＩＢＡ−Ａ，ＩＢＡ−Ｂに応答して電源発生回路４１Ａ，４１Ｂが活性化し、電源線４２Ａ，４２Ｂ上における内部電圧ＶＯＤ，ＶＡＲＹの駆動能力が高められる。
このように、本実施形態においては、メモリバンクＡ，Ｂがいずれも非活性状態である場合、これらメモリバンクＡ，Ｂに割り当てられた容量素子１１０ＡＢが電源線ＶＬ１に接続されることから、容量素子１１０ＡＢは周辺回路に供給される内部電圧ＶＰＥＲＩの安定化に寄与する。これにより、電源線ＶＬ１に専用の容量素子のサイズを大幅に縮小することが可能となり、場合によっては電源線ＶＬ１に専用の容量素子をなくすことも可能となる。
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
１０ 半導体装置
１０ａ，１０ｂ チップの端部
１１ バンクアドレス端子
１２ アドレス端子
１３ コマンド端子
１４ データ端子
１５ 電源端子
２０ メモリセルアレイ
２１ Ｘデコーダ
２２ Ｙデコーダ
２３ アンプ回路
３０ データ入出力回路
３１ アドレスラッチ回路
３２ コマンドデコーダ
４０，４１Ａ〜４１Ｐ 電源発生回路
４２Ａ〜４２Ｐ 電源線（アレイ用電源線）
１００ 容量回路
１１０Ａ，１１０Ｂ，１１０ＡＢ，１１０ＡＢＣ，１１０ＢＣ，１１０ＢＣＤＥ 容量素子
１２０Ａ〜１２０Ｐ 容量制御回路
１３０Ａ〜１３０Ｐ，１３０ＡＢ スイッチ素子
１４０，１５０ 容量素子
１６０ ゲート回路
Ａ〜Ｐ メモリバンク
ＣＮＴ センスアンプ制御回路
ＭＡＴ メモリマット
ＭＣ メモリセル
ＳＡ センスアンプ回路
ＳＢ センスブロック
ＳＷＤ サブワードドライバ回路
ＶＬ１ 電源線（周辺回路用電源線）
ＶＬ２ 電源線
ＶＯＤ，ＶＡＲＹ 内部電圧
ＷＬ ワード線

Claims (18)

  1. 其々が複数のメモリセルを有する第１及び第２のメモリセルアレイと、
    前記第１のメモリセルアレイに第１の電圧を供給する第１の電源線と、
    前記第２のメモリセルアレイに前記第１の電圧を供給する第２の電源線と、
    第１の容量素子と、を備え、
    前記第１のメモリセルアレイが選択され、前記第２のメモリセルアレイが選択されない時には、前記第１の容量素子の一端が前記第１の電源線と電気的に接続され、且つ、前記第１の容量素子の前記一端が前記第２の電源線から電気的に切り離され、
    前記第２のメモリセルアレイが選択され、前記第１のメモリセルアレイが選択されない時には、前記第１の容量素子の前記一端が前記第２の電源線と電気的に接続され、且つ、前記第１の容量素子の前記一端が前記第１の電源線から電気的に切り離される、ことを特徴とする半導体装置。
  2. 前記第１の容量素子の前記一端と前記第１の電源線との間に接続された第１のスイッチ素子と、
    前記第１の容量素子の前記一端と前記第２の電源線との間に接続された第２のスイッチ素子と、
    前記第１及び第２のスイッチ素子を制御する容量制御回路と、をさらに備え、
    前記容量制御回路は、
    前記第１のメモリセルアレイが選択される時には、前記第１のスイッチ素子をオンし、
    前記第２のメモリセルアレイが選択される時には、前記第２のスイッチ素子をオンし、
    前記第２のメモリセルアレイが選択され、前記第１のメモリセルアレイが選択されない時には、前記第１のスイッチ素子をオフし、
    前記第１のメモリセルアレイが選択され、前記第２のメモリセルアレイが選択されない時には、前記第２のスイッチ素子をオフする、ことを特徴とする請求項１に記載の半導体装置。
  3. 前記第１の電源線に前記第１の電圧を供給する第１の電源発生回路と、
    前記第２の電源線に前記第１の電圧を供給する第２の電源発生回路と、
    前記第１のメモリセルアレイが選択される時には前記第１の電源発生回路が活性化され、前記第２のメモリセルアレイが選択される時には前記第２の電源発生回路が活性化される、ことを特徴とする請求項１又は２に記載の半導体装置。
  4. 複数のメモリセルを有する第３のメモリセルアレイと、
    前記第３のメモリセルアレイに前記第１の電圧を供給する第３の電源線と、
    第２の容量素子と、をさらに備え、
    前記第２のメモリセルアレイが選択される時には、前記第２の容量素子の一端が前記第２の電源線と電気的に接続され、
    前記第３のメモリセルアレイが選択される時には、前記第２の容量素子の前記一端が前記第３の電源線と電気的に接続される、ことを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
  5. 前記第３のメモリセルアレイが選択される時には、前記第１の容量素子の前記一端が前記第３の電源線と電気的に接続されることを特徴とする請求項４に記載の半導体装置。
  6. 前記第１及び第２のメモリセルアレイがいずれも選択されない時には、前記第１の容量素子の前記一端が前記第１及び第２の電源線に電気的に接続されることを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
  7. 前記第１及び第２のメモリセルアレイがいずれも選択されない時には、前記第１の容量素子の前記一端が前記第１及び第２の電源線から電気的に切り離されることを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
  8. 前記第１及び第２のメモリセルアレイに対して共通に割り当てられた周辺回路と、
    前記周辺回路に第２の電圧を供給する第４の電源線と、をさらに備え、
    前記第１及び第２のメモリセルアレイがいずれも選択されない時には、前記第１の容量素子の一端が前記第４の電源線に電気的に接続されることを特徴とする請求項７に記載の半導体装置。
  9. バンクアドレス信号に応じて選択される第１及び第２のメモリバンクを更に備え、前記第１及び第２のメモリセルアレイは、前記第１及び第２のメモリバンクに其々含まれることを特徴とする請求項１乃至８のいずれか一項に記載の半導体装置。
  10. 前記第１及び第２のメモリセルアレイの其々は、前記複数のメモリセルに其々接続される複数のワード線及び複数のビット線と、前記複数のビット線に其々接続される複数のセンスアンプ回路とを更に有し、前記第１及び第２の電源線は前記複数のセンスアンプ回路に其々接続されることを特徴とする請求項１乃至９のいずれか一項に記載の半導体装置。
  11. それぞれ複数のメモリセル及び前記複数のメモリセルから読み出されたデータを増幅する複数のセンスアンプ回路を含み、互いに独立して選択される第１及び第２のメモリセルアレイと、
    前記第１及び第２のメモリセルアレイ間に位置する第１の回路領域に配置され、第１の電源線を介して前記第１のメモリセルアレイの前記センスアンプ回路に第１の電圧を供給する第１の電源発生回路と、
    前記第１の回路領域に配置され、第２の電源線を介して前記第２のメモリセルアレイの前記センスアンプ回路に前記第１の電圧を供給する第２の電源発生回路と、
    前記第１の回路領域に配置された第１の容量素子と、
    前記第１の容量素子の一端と前記第１の電源線との間に接続された第１のスイッチ素子と、
    前記第１の容量素子の前記一端と前記第２の電源線との間に接続された第２のスイッチ素子と、
    少なくとも前記第１及び第２のスイッチ素子を制御する容量制御回路と、を備え、
    前記容量制御回路は、
    前記第１のメモリセルアレイが選択され、前記第２のメモリセルアレイが選択されない時には、前記第１のスイッチ素子をオン、前記第２のスイッチ素子をオフし、
    前記第２のメモリセルアレイが選択され、前記第１のメモリセルアレイが選択されない時には、前記第２のスイッチ素子をオン、前記第１のスイッチ素子をオフする、ことを特徴とする半導体装置。
  12. 複数のメモリセル及び前記複数のメモリセルから読み出されたデータを増幅する複数のセンスアンプ回路を含み、前記第１及び第２のメモリセルアレイとは独立して選択される第３のメモリセルアレイと、
    第２の回路領域に配置され、第３の電源線を介して前記第３のメモリセルアレイの前記センスアンプ回路に前記第１の電圧を供給する第３の電源発生回路と、
    前記第１の容量素子の前記一端と前記第３の電源線との間に接続された第３のスイッチ素子と、をさらに備え、
    前記第３のメモリセルアレイは、前記第２のメモリセルアレイと前記第２の回路領域との間に位置し、
    前記容量制御回路は、前記第３のメモリセルアレイが選択される時には前記第３のスイッチ素子をオンすることを特徴とする請求項１１に記載の半導体装置。
  13. 前記第２の回路領域に配置された第２の容量素子と、
    前記第２の容量素子の一端と前記第２の電源線との間に接続された第４のスイッチ素子と、
    前記第２の容量素子の前記一端と前記第３の電源線との間に接続された第５のスイッチ素子と、をさらに備え、
    前記容量制御回路は、前記第２のメモリセルアレイが選択される時には前記第４のスイッチ素子をオンし、前記第３のメモリセルアレイが選択される時には前記第５のスイッチ素子をオンすることを特徴とする請求項１２に記載の半導体装置。
  14. 複数のメモリセル及び前記複数のメモリセルから読み出されたデータを増幅する複数のセンスアンプ回路を含み、前記第１及び第２のメモリセルアレイとは独立して選択される第３のメモリセルアレイと、
    第２の回路領域に配置され、第３の電源線を介して前記第３のメモリセルアレイの前記センスアンプ回路に前記第１の電圧を供給する第３の電源発生回路と、
    前記第２の回路領域に配置された第２の容量素子と、
    第３の回路領域に配置された第３の容量素子と、
    前記第２の容量素子の一端と前記第３の電源線との間に接続された第５のスイッチ素子と、
    前記第３の容量素子の一端と前記第２の電源線との間に接続された第６のスイッチ素子と、
    前記第３の容量素子の前記一端と前記第３の電源線との間に接続された第７のスイッチ素子と、をさらに備え、
    前記第３の回路領域は、前記第２のメモリセルアレイと前記第３のメモリセルアレイとの間に位置し、
    前記第３のメモリセルアレイは、前記第２の回路領域と前記第３の回路領域との間に位置し、
    前記容量制御回路は、前記第２のメモリセルアレイが選択される時には前記第６のスイッチ素子をオンし、前記第３のメモリセルアレイが選択される時には前記第５及び第７のスイッチ素子をオンすることを特徴とする請求項１１に記載の半導体装置。
  15. 前記第１及び第２のメモリセルアレイに対して共通に割り当てられた周辺回路と、
    前記周辺回路に第２の電圧を供給する第４の電源線と、をさらに備え、
    前記第１及び第２のメモリセルアレイがいずれも選択されない時には、前記第１の容量素子の前記一端が前記第４の電源線に電気的に接続されることを特徴とする請求項１１乃至１４のいずれか一項に記載の半導体装置。
  16. 複数のメモリセルアレイと、
    前記複数のメモリセルアレイに対して共通に割り当てられた周辺回路と、
    前記複数のメモリセルアレイに第１の電圧をそれぞれ供給する複数のアレイ用電源線と、
    前記周辺回路に第２の電圧を供給する周辺回路用電源線と、
    前記複数のメモリセルアレイのうち１又は２以上のメモリセルアレイに対して割り当てられた容量素子と、を備え、
    前記容量素子に割り当てられた前記１又は２以上のメモリセルアレイのいずれかが選択されている場合には、選択されたメモリセルアレイに対応する前記アレイ用電源線が前記容量素子に接続され、
    前記第１の容量素子に割り当てられた前記１又は２以上メモリセルアレイがいずれも選択されていない場合には、前記周辺回路用電源線が前記容量素子に接続されることを特徴とする半導体装置。
  17. 複数のメモリセルアレイは、前記容量素子に割り当てられた第１及び第２のメモリセルアレイを含み、
    前記第１のメモリセルアレイが選択されている場合には、前記第１のメモリセルアレイに対応する前記アレイ用電源線が前記容量素子に接続され、
    前記第２のメモリセルアレイが選択されている場合には、前記第２のメモリセルアレイに対応する前記アレイ用電源線が前記容量素子に接続されることを特徴とする請求項１６に記載の半導体装置。
  18. 前記第１のメモリセルアレイが選択されていない場合には、前記第１のメモリセルアレイに対応する前記アレイ用電源線から前記容量素子が切り離され、
    前記第２のメモリセルアレイが選択されていない場合には、前記第２のメモリセルアレイに対応する前記アレイ用電源線から前記容量素子が切り離されることを特徴とする請求項１７に記載の半導体装置。
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