KR20150033375A - 반도체장치 및 이를 포함하는 반도체시스템 - Google Patents

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KR20150033375A
KR20150033375A KR20130113307A KR20130113307A KR20150033375A KR 20150033375 A KR20150033375 A KR 20150033375A KR 20130113307 A KR20130113307 A KR 20130113307A KR 20130113307 A KR20130113307 A KR 20130113307A KR 20150033375 A KR20150033375 A KR 20150033375A
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Abstract

반도체장치는 제1 패드영역과 제1 코어영역을 포함하고, 제1 전원라인을 통해 제1 전원을 공급받는 제1 채널영역; 제2 패드영역과 제2 코어영역을 포함하고, 제2 전원라인을 통해 상기 제1 전원을 공급받는 제2 채널영역; 상기 제1 채널영역에 대한 기설정된 동작모드가 수행되는 경우 상기 제2 전원라인과 제1 전원안정화부의 연결을 차단하고, 상기 제2 채널영역에 대한 기설정된 동작모드가 수행되는 경우 상기 제1 전원라인과 상기 제1 전원안정화부의 연결을 차단하는 스위칭부를 포함한다.

Description

반도체장치 및 이를 포함하는 반도체시스템{SEMICONDUCTOR DEVICE AND SEMICONDUCTOR SYSTEM USING THE SAME}
본 발명은 반도체장치를 포함하는 반도체시스템에 관한 것이다.
최근 높은 대역폭(bandwidth)을 제공하여 고속동작을 확보하면서도 고집적화가 가능하도록 적어도 두개 이상의 채널영역을 제공하는 멀티채널 반도체장치가 제안되고 있다. 멀티채널 반도체장치에 포함된 각각의 채널영역은 메모리셀어레이, 입출력 패드들 및 제어회로들을 구비하여 독립적인 동작을 수행할 수 있다. 즉, 멀티채널 반도체장치에 포함된 각각의 채널 영역은 어드레스, 명령 및 데이터를 개별적으로 입출력하는 독립적인 반도체장치로서 동작한다.
한편, 반도체장치는 외부로부터 전원전압(VDD)과 접지전압(VSS)을 공급받아 내부동작에 필요한 내부전압들을 생성하여 사용하고 있다. 반도체장치의 내부동작에 필요한 전압으로는 메모리 코어영역에 공급하는 코어전압(VCORE), 워드라인을 구동하거나 오버드라이빙시에 사용되는 승압전압(VPP), 코어영역의 앤모스트랜지스터의 벌크(bulk)전압으로 공급되는 백바이어스전압(VBB) 등이 있다. 반도체장치에서 사용되는 전원전압(VDD) 및 접지전압(VSS) 등의 외부전압과 코어전압(VCORE), 승압전압(VPP), 및 백바이어스전압(VBB) 등의 내부전압은 반도체장치 내부에서 전원라인을 통해 전달된다.
본 발명은 멀티 채널영역을 갖는 반도체장치를 포함하는 반도체시스템을 제공한다.
이를 위해 본 발명은 제1 패드영역과 제1 코어영역을 포함하고, 제1 전원라인을 통해 제1 전원을 공급받는 제1 채널영역; 제2 패드영역과 제2 코어영역을 포함하고, 제2 전원라인을 통해 상기 제1 전원을 공급받는 제2 채널영역; 상기 제1 채널영역에 대한 기설정된 동작모드가 수행되는 경우 상기 제2 전원라인과 제1 전원안정화부의 연결을 차단하고, 상기 제2 채널영역에 대한 기설정된 동작모드가 수행되는 경우 상기 제1 전원라인과 상기 제1 전원안정화부의 연결을 차단하는 스위칭부를 포함하는 반도체장치를 제공한다.
또한, 본 발명은 제1 채널영역에 전원을 공급하는 제1 전원라인; 제2 채널영역에 상기 전원을 공급하는 제2 전원라인; 상기 제2 채널영역에 대한 기설정된 동작모드가 수행되는 경우 상기 제1 전원라인과 전원안정화부의 연결을 차단하는 제1 스위칭소자; 및 상기 제1 채널영역에 대한 상기 기설정된 동작모드가 수행되는 경우 상기 제2 전원라인과 상기 전원안정화부의 연결을 차단하는 제2 스위칭소자를 포함하는 반도체장치를 제공한다.
또한, 본 발명은 외부전원, 제1 내부커맨드, 제2 내부커맨드, 제1 어드레스, 제2 어드레스를 인가하는 컨트롤러; 및 상기 외부전원을 제1 전원라인을 통해 공급받는 제1 채널영역, 상기 외부전원을 상기 제2 전원라인을 통해 공급받는 제2 채널영역 및 스위칭부를 포함하는 반도체장치를 포함하되, 상기 스위칭부는 상기 제1 채널영역에 대한 기설정된 동작모드가 수행되는 경우 상기 제2 전원라인과 전원안정화부의 연결을 차단하고, 상기 제2 채널영역에 대한 기설정된 동작모드가 수행되는 경우 상기 제1 전원라인과 상기 전원안정화부의 연결을 차단하는 반도체시스템을 제공한다.
본 발명에 의하면 리프레쉬가 수행하는 채널영역의 전원라인에 발생한 노이즈를 다른 채널영역의 전원라인에 전달되는 것을 차단할 수 있는 효과가 있다.
또한, 본 발명에 의하면 전원라인에 발생하는 노이즈가 작은 동작모드에서는 복수의 채널영역의 전원라인들이 서로 연결되어 전원전달 특성을 향상시킬 수 있는 효과도 있다.
도 1은 일 실시예에 따른 반도체장치의 구성을 도시한 블럭도이다.
도 2는 도 1에 도시된 반도체장치에 포함된 스위칭신호생성부의 일 실시예에 따른 도면이다.
도 3은 도 1에 도시된 반도체장치에 포함된 스위칭부의 일 실시예에 따른 도면이다.
도 4는 도 1에 도시된 반도체장치에 포함된 필터부의 일 실시예에 따른 도면이다.
도 5는 일 실시예에 따른 반도체시스템의 구성을 도시한 블럭도이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1에 도시된 바와 같이, 일 실시예에 따른 반도체장치(1)는 제1 채널영역(21), 제2 채널영역(22), 스위칭신호생성부(3), 스위칭부(4) 및 필터부(5)를 포함한다. 제1 채널영역(21)은 제1 패드영역(211) 및 제1 코어영역(212)을 포함한다. 제2 채널영역(22)은 제2 패드영역(222) 및 제2 코어영역(221)을 포함한다.
제1 패드영역(211)은 제1 커맨드 및 제1 어드레스가 인가되는 다수의 패드들(미도시)과 제1 데이터가 입출력되는 다수의 패드들(미도시)을 포함한다. 제1 코어영역(212)은 제1 커맨드 및 제1 어드레스에 의해 엑세스되어 제1 데이터를 저장하고 출력하는 다수의 메모리셀들(미도시)을 포함한다. 제2 패드영역(222)은 제2 커맨드 및 제2 어드레스가 인가되는 다수의 패드들(미도시)과 제2 데이터가 입출력되는 다수의 패드들(미도시)을 포함한다. 제2 코어영역(221)은 제2 커맨드 및 제2 어드레스에 의해 엑세스되어 제2 데이터를 저장하고 출력하는 다수의 메모리셀들(미도시)을 포함한다. 제1 채널영역(21) 및 제2 채널영역(22)은 각각 별도의 커맨드와 어드레스를 인가받아 데이터 입출력 동작을 수행하는 독립된 반도체 장치로 동작한다. 제1 채널영역(21) 및 제2 채널영역(22)은 제7 전원라인(PL7)을 통해 외부로부터 접지전압(VSS)을 공급받는다.
스위칭신호생성부(3)는 제1 채널영역(21) 및 제2 채널영역(22)에 대한 리프레쉬 동작이 수행되는지 여부에 따라 레벨이 설정되는 제1 스위칭신호(SW1) 및 제2 스위칭신호(SW2)를 생성한다. 스위칭부(4)는 제1 스위칭신호(SW1)에 응답하여 제1 전원라인(PL1)과 제1 전원안정화부(미도시)와의 연결을 제어하고, 제2 스위칭신호(SW2)에 응답하여 제2 전원라인(PL2)과 제1 전원안정화부(미도시)와의 연결을 제어한다. 제1 전원라인(PL1) 및 제2 전원라인(PL2)은 외부로부터 외부전압이 공급되어 전달된다. 스위칭부(4)는 제1 스위칭신호(SW1)에 응답하여 제3 전원라인(PL3)과 제2 전원안정화부(미도시)와의 연결을 제어하고, 제2 스위칭신호(SW2)에 응답하여 제4 전원라인(PL4)과 제2 전원안정화부(미도시)와의 연결을 제어한다. 제3 전원라인(PL3) 및 제4 전원라인(PL4)은 외부전원으로부터 생성되는 내부전원이 공급된다. 필터부(5)는 제5 전원라인(PL5) 및 제6 전원라인(PL6) 사이에 연결된다. 제5 전원라인(PL5) 및 제6 전원라인(PL6)을 통해서 리프레쉬 동작에서 사용되지 않는 외부전원 또는 내부전원이 공급된다.
도 2에 도시된 바와 같이, 스위칭신호생성부(3)는 제1 스위칭신호생성부(31) 및 제2 스위칭신호생성부(32)를 포함한다. 제1 스위칭신호생성부(31)는 제1 지연부(311), 제2 지연부(312), 제3 지연부(313) 및 제1 신호합성부(314)를 포함한다. 제2 스위칭신호생성부(32)는 제4 지연부(321), 제5 지연부(322), 제6 지연부(323) 및 제2 신호합성부(324)를 포함한다.
제1 지연부(311)는 제1 내부커맨드(ICMD1)를 제1 지연구간만큼 지연시켜 제1 채널영역의 제1 셀어레이 리프레쉬신호(REF_CA1<1>)를 생성한다. 제2 지연부(312)는 제1 채널영역의 제1 셀어레이 리프레쉬신호(REF_CA1<1>)를 제2 지연구간만큼 지연시켜 제1 채널영역의 제2 셀어레이 리프레쉬신호(REF_CA1<2>)를 생성한다. 제3 지연부(313)는 제1 채널영역의 제2 셀어레이 리프레쉬신호(REF_CA1<2>)를 제3 지연구간만큼 지연시켜 제1 내부지연커맨드(ICMD1d)를 생성한다. 제1 신호합성부(314)는 제1 채널영역의 제1 셀어레이 리프레쉬신호(REF_CA1<1>), 제1 채널영역의 제2 셀어레이 리프레쉬신호(REF_CA1<2>) 및 제1 내부지연커맨드(ICMD1d) 중 적어도 하나가 로직하이레벨인 경우 로직하이레벨의 제2 스위칭신호(SW2)를 생성한다. 제1 내부커맨드(ICMD1)는 제1 채널영역에 대한 리프레쉬 동작이 수행되는 경우 기설정된 구간동안 로직하이레벨로 생성된다. 제1 채널영역의 제1 및 제2 셀어레이 리프레쉬신호(REF_CA1<1:2>)는 제1 채널영역에 포함된 제1 및 제2 셀어레이에 대한 리프레쉬 동작을 수행하기 위해 로직하이레벨로 생성된다.
제4 지연부(321)는 제2 내부커맨드(ICMD2)를 제4 지연구간만큼 지연시켜 제2 채널영역의 제1 셀어레이 리프레쉬신호(REF_CA2<1>)를 생성한다. 제5 지연부(322)는 제2 채널영역의 제1 셀어레이 리프레쉬신호(REF_CA2<1>)를 제5 지연구간만큼 지연시켜 제2 채널영역의 제2 셀어레이 리프레쉬신호(REF_CA2<2>)를 생성한다. 제3 지연부(323)는 제2 채널영역의 제2 셀어레이 리프레쉬신호(REF_CA2<2>)를 제6 지연구간만큼 지연시켜 제2 내부지연커맨드(ICMD2d)를 생성한다. 제2 신호합성부(324)는 제2 채널영역의 제1 셀어레이 리프레쉬신호(REF_CA2<1>), 제2 채널영역의 제2 셀어레이 리프레쉬신호(REF_CA2<1>) 및 제2 내부지연커맨드(ICMD2d) 중 적어도 하나가 로직하이레벨인 경우 로직하이레벨의 제1 스위칭신호(SW1)를 생성한다. 제2 내부커맨드(ICMD2)는 제2 채널영역에 대한 리프레쉬 동작이 수행되는 경우 기설정된 구간동안 로직하이레벨로 생성된다. 제2 채널영역의 제1 및 제2 셀어레이 리프레쉬신호(REF_CA2<1:2>)는 제2 채널영역에 포함된 제1 및 제2 셀어레이에 대한 리프레쉬 동작을 수행하기 위해 로직하이레벨로 생성된다.
제1 스위칭신호생성부(31)는 제1 채널영역(21)에 대한 리프레쉬동작이 수행되는 시점부터 제1 채널영역에 포함된 제1 및 제2 셀어레이에 대한 리프레쉬 동작이 종료된 후 제3 지연구간이 경과된 시점까지의 구간동안 로직하이레벨의 제2 스위칭신호(SW2)를 생성한다. 제2 스위칭신호생성부(32)는 제2 채널영역(22)에 대한 리프레쉬동작이 수행되는 시점부터 제2 채널영역에 포함된 제1 및 제2 셀어레이에 대한 리프레쉬 동작이 종료된 후 제6 지연구간이 경과된 시점까지의 구간동안 로직하이레벨의 제1 스위칭신호(SW1)를 생성한다.
도 3에 도시된 바와 같이, 스위칭부(4)는 제1 스위칭부(41) 및 제2 스위칭부(42)를 포함한다. 제1 스위칭부(41)는 PMOS 트랜지스터들(P41, P42) 및 커패시터(C41)를 포함한다. PMOS 트랜지스터(P41)는 제1 전원라인(PL1)과 노드(nd41) 사이에 연결되어, 제1 스위칭신호(SW1)에 응답하여 턴온되는 스위칭소자로 동작한다. PMOS 트랜지스터(P42)는 제2 전원라인(PL2)과 노드(nd41) 사이에 연결되어, 제2 스위칭신호(SW2)에 응답하여 턴온되는 스위칭소자로 동작한다. 커패시터(C41)는 노드(nd41)과 접지전압(VSS) 사이에 연결되어 제1 전원라인(PL1) 및 제2 전원라인(PL2)의 전원을 안정화하는 전원안정화소자로 동작한다. 제2 스위칭부(42)는 PMOS 트랜지스터들(P43, P44) 및 커패시터(C42)를 포함한다. PMOS 트랜지스터(P43)는 제3 전원라인(PL3)과 노드(nd42) 사이에 연결되어, 제1 스위칭신호(SW1)에 응답하여 턴온되는 스위칭소자로 동작한다. PMOS 트랜지스터(P44)는 제4 전원라인(PL4)과 노드(nd42) 사이에 연결되어, 제2 스위칭신호(SW2)에 응답하여 턴온되는 스위칭소자로 동작한다. 커패시터(C42)는 노드(nd42)과 접지전압(VSS) 사이에 연결되어 제3 전원라인(PL3) 및 제4 전원라인(PL4)의 전원을 안정화하는 전원안정화소자로 동작한다.
제1 스위칭부(41)는 제1 채널영역(21)에 대한 리프레쉬동작이 수행되어 제2 스위칭신호(SW2)가 로직하이레벨인 구간에서는 턴오프되는 PMOS 트랜지스터(P42)에 의해 제2 전원라인(PL2)과 커패시터(C41)의 연결을 차단한다. 제1 스위칭부(41)는 제2 채널영역(22)에 대한 리프레쉬동작이 수행되어 제1 스위칭신호(SW1)가 로직하이레벨인 구간에서는 턴오프되는 PMOS 트랜지스터(P41)에 의해 제1 전원라인(PL1)과 커패시터(C41)의 연결을 차단한다. 제2 스위칭부(42)는 제1 채널영역(21)에 대한 리프레쉬동작이 수행되어 제2 스위칭신호(SW2)가 로직하이레벨인 구간에서는 턴오프되는 PMOS 트랜지스터(P44)에 의해 제4 전원라인(PL4)과 커패시터(C42)의 연결을 차단한다. 제2 스위칭부(42)는 제2 채널영역(22)에 대한 리프레쉬동작이 수행되어 제1 스위칭신호(SW1)가 로직하이레벨인 구간에서는 턴오프되는 PMOS 트랜지스터(P43)에 의해 제3 전원라인(PL3)과 커패시터(C42)의 연결을 차단한다.
도 4에 도시된 바와 같이, 필터부(5)는 PMOS 트랜지스터들(P51, P52) 및 커패시터(C51)를 포함한다. PMOS 트랜지스터(P51)는 제5 전원라인(PL5)과 노드(nd51) 사이에 연결되어, 접지전압(VSS)을 바이어스전압으로 인가받아 턴온 상태를 유지한다. PMOS 트랜지스터(P52)는 제6 전원라인(PL6)과 노드(nd51) 사이에 연결되어, 접지전압(VSS)을 바이어스전압으로 인가받아 턴온 상태를 유지한다. 커패시터(C51)는 노드(nd51)과 접지전압(VSS) 사이에 연결되어 제5 전원라인(PL5) 및 제6 전원라인(PL6)의 전원을 안정화하는 전원안정화소자로 동작한다.
이상 살펴본 바와 같이 구성된 반도체장치(1)의 동작을 살펴보되, 제1 채널영역(21)에 대한 리프레쉬동작이 수행되는 경우와 제2 채널영역(22)에 대한 리프레쉬동작이 수행되는 경우로 나누어 살펴보면 다음과 같다.
제1 채널영역(21)에 대한 리프레쉬동작이 수행되는 경우 제2 스위칭신호(SW2)가 로직하이레벨로 생성되므로, 제2 전원라인(PL2)과 커패시터(C41)의 연결을 차단되고, 제4 전원라인(PL4)과 커패시터(C42)의 연결을 차단된다. 따라서, 리프레쉬동작이 수행되는 제1 채널영역(21)에 외부전압을 공급하는 제1 전원라인(PL1) 및 내부전압을 공급하는 제3 전원라인(PL3)에서 발생되는 노이즈가 제2 전원라인(PL2) 및 제4 전원라인(PL4)에 전달되는 것이 차단된다.
제2 채널영역(22)에 대한 리프레쉬동작이 수행되는 경우 제1 스위칭신호(SW1)가 로직하이레벨로 생성되므로, 제1 전원라인(PL1)과 커패시터(C41)의 연결을 차단되고, 제3 전원라인(PL3)과 커패시터(C42)의 연결을 차단된다. 따라서, 리프레쉬동작이 수행되는 제2 채널영역(22)에 외부전압을 공급하는 제2 전원라인(PL2) 및 내부전압을 공급하는 제4 전원라인(PL4)에서 발생되는 노이즈가 제1 전원라인(PL1) 및 제3 전원라인(PL3)에 전달되는 것이 차단된다.
한편, 리프레쉬 동작에서 사용되지 않는 외부전원 또는 내부전원이 공급되는 제5 전원라인(PL5) 및 제6 전원라인(PL6)은 커패시터(C51)과 연결 상태를 유지하여 안정적인 전원상태를 유지한다.
본 실시예는 전원라인에 노이즈가 많이 발생하는 동작상태인 리프레쉬 동작이 수행되는 상태를 예를 들어 설명하였다. 본 발명의 반도체장치는 리프레쉬 동작외에도 전원라인에 노이즈가 발생되는 동작상태에서는 다른 동작상태에서도 적용될 수 있다.
도 5에 도시된 바와 같이, 일 실시예에 따른 반도체시스템은 컨트롤러(6) 및 반도체장치(7)를 포함한다. 컨트롤러(6)는 외부전압(VDD), 제1 커맨드(CMD1), 제2 커맨드(CMD2), 제1 어드레스(ADD1), 제2 어드레스(ADD2), 제1 데이터(DATA1) 및 제2 데이터(DATA2)를 인가한다. 반도체장치(7)는 제1 채널영역(71) 및 제2 채널영역(72)을 포함한다. 제1 채널영역(71)은 제1 커맨드(CMD1) 및 제1 어드레스(ADD1)에 의해 엑세스되는 메모리셀들(미도시)이 형성되어, 제1 데이터(DATA1)를 컨트롤러(6)와 교환한다. 제2 채널영역(72)은 제2 커맨드(CMD2) 및 제2 어드레스(ADD2)에 의해 엑세스되는 메모리셀들(미도시)이 형성되어, 제2 데이터(DATA2)를 컨트롤러(6)와 교환한다. 반도체장치(7)는 외부전압(VDD)을 공급받아 동작하는데, 제1 채널영역(71) 및 제2 채널영역(72)은 각각 외부전압(VDD)을 공급받기 위한 전원라인들(미도시)을 구비한다. 제1 채널영역(71) 및 제2 채널영역(72)에 외부전압(VDD)을 공급하는 전원라인들(미도시)에는 리프레쉬 동작 등이 수행될 때 노이즈가 발생하고, 발생된 노이즈가 다른 채널영역에 전달되는 것을 차단한다. 이와 같은 동작을 위한 구성은 앞서 도 1 내지 도 4에 자세히 설명한 바 구체적인 설명은 생략한다.
1: 반도체장치 21: 제1 채널영역
22: 제2 채널영역 211: 제1 패드영역
212: 제1 코어영역 221: 제2 패드영역
222: 제2 코어영역 3: 스위칭신호생성부
4: 스위칭부 5: 필터부
31: 제1 스위칭신호생성부 32: 제2 스위칭신호생성부
311: 제1 지연부 312: 제2 지연부
313: 제3 지연부 314: 제1 신호합성부
321: 제4 지연부 322: 제5 지연부
323: 제6 지연부 324: 제2 신호합성부
41: 제1 스위칭부 42: 제2 스위칭부
6: 컨트롤러 7: 반도체장치
71: 제1 채널영역 72: 제2 채널영역

Claims (26)

  1. 제1 패드영역과 제1 코어영역을 포함하고, 제1 전원라인을 통해 제1 전원을 공급받는 제1 채널영역;
    제2 패드영역과 제2 코어영역을 포함하고, 제2 전원라인을 통해 상기 제1 전원을 공급받는 제2 채널영역;
    상기 제1 채널영역에 대한 기설정된 동작모드가 수행되는 경우 상기 제2 전원라인과 제1 전원안정화부의 연결을 차단하고, 상기 제2 채널영역에 대한 기설정된 동작모드가 수행되는 경우 상기 제1 전원라인과 상기 제1 전원안정화부의 연결을 차단하는 스위칭부를 포함하는 반도체장치.
  2. 제 1 항에 있어서, 상기 제1 패드영역은 제1 커맨드 및 제1 어드레스가 인가되는 패드들과 제1 데이터가 입출력되는 패드들이 형성되고, 상기 제1 코어영역은 상기 제1 커맨드 및 상기 제1 어드레스에 의해 엑세스되어 상기 제1 데이터가 저장되는 메모리셀들이 형성되는 반도체장치.
  3. 제 2 항에 있어서, 상기 제2 패드영역은 제2 커맨드 및 제2 어드레스가 인가되는 패드들과 제2 데이터가 입출력되는 패드들이 형성되고, 상기 제2 코어영역은 상기 제2 커맨드 및 상기 제2 어드레스에 의해 엑세스되어 데이터가 저장되는 메모리셀들이 형성되는 반도체장치.
  4. 제 1 항에 있어서, 상기 제1 전원은 외부에서 공급되는 외부전원 또는 상기 외부전원으로부터 생성되는 내부전원인 반도체장치.
  5. 제 1 항에 있어서, 상기 기설정된 동작모드는 리프레쉬동작이 수행되는 상태로 설정되는 반도체장치.
  6. 제 1 항에 있어서, 상기 스위칭부는
    상기 제1 전원라인과 상기 제1 전원안정화부 사이에 연결되어, 제1 스위칭신호에 응답하여 턴온되는 제1 스위칭소자; 및
    상기 제2 전원라인과 상기 제1 전원안정화부 사이에 연결되어, 제2 스위칭신호에 응답하여 턴온되는 제2 스위칭소자를 포함하는 반도체장치.
  7. 제 6 항에 있어서, 상기 제1 스위칭신호는 상기 제2 채널영역에 대한 상기 기설정된 동작모드가 수행되는 경우 상기 제1 스위칭소자를 턴오프시키는 반도체장치.
  8. 제 7 항에 있어서, 상기 제2 스위칭신호는 상기 제1 채널영역에 대한 상기 기설정된 동작모드가 수행되는 경우 상기 제2 스위칭소자를 턴오프시키는 반도체장치.
  9. 제 1 항에 있어서,
    상기 제1 채널영역에 대한 상기 기설정된 동작모드가 수행되는 경우 제1 내부커맨드에 동기하여 상기 제2 전원라인과 상기 전원안정화부의 연결을 차단하기 위한 제2 스위칭신호를 생성하고, 상기 제2 채널영역에 대한 상기 기설정된 동작모드가 수행되는 경우 제2 내부커맨드에 동기하여 상기 제1 전원라인과 상기 전원안정화부의 연결을 차단하기 위한 제1 스위칭신호를 생성하는 스위칭신호생성부를 더 포함하는 반도체장치.
  10. 제 9 항에 있어서, 상기 스위칭신호생성부는
    상기 제1 내부커맨드를 지연시켜 상기 제1 채널영역에 포함된 제1 셀어레이에 대한 리프레쉬 동작을 위한 제1 셀어레이 리프레쉬신호를 생성하는 제1 지연부;
    상기 제1 셀어레이 리프레쉬신호를 지연시켜 상기 제1 채널영역에 포함된 제2 셀어레이에 대한 리프레쉬 동작을 위한 제2 셀어레이 리프레쉬신호를 생성하는 제2 지연부;
    상기 제2 셀어레이 리프레쉬신호를 지연시켜 제1 내부지연커맨드를 생성하는 제3 지연부; 및
    상기 제1 및 제2 셀어레이 리프레쉬신호와 상기 제1 내부지연커맨드에 응답하여 상기 제2 스위칭신호를 생성하는 신호합성부를 포함하는 반도체장치.
  11. 제 1 항에 있어서, 상기 제1 채널영역은 제2 전원이 공급되는 제3 전원라인을 더 포함하고, 상기 제2 채널영역은 상기 제2 전원이 공급되는 제4 전원라인을 더 포함하는 반도체장치.
  12. 제 11 항에 있어서, 상기 제2 전원은 상기 기설정된 동작모드에서 사용되지 않는 반도체장치.
  13. 제 11 항에 있어서,
    상기 제3 전원라인과 상기 제4 전원라인 사이에 연결된 스위칭소자 및 제2 전원안정화부를 포함하되, 상기 스위칭소자는 바이어스전압에 의해 턴온상태를 유지하는 MOS 트랜지스터로 구현되는 반도체장치.
  14. 제1 채널영역에 전원을 공급하는 제1 전원라인;
    제2 채널영역에 상기 전원을 공급하는 제2 전원라인;
    상기 제2 채널영역에 대한 기설정된 동작모드가 수행되는 경우 상기 제1 전원라인과 전원안정화부의 연결을 차단하는 제1 스위칭소자; 및
    상기 제1 채널영역에 대한 상기 기설정된 동작모드가 수행되는 경우 상기 제2 전원라인과 상기 전원안정화부의 연결을 차단하는 제2 스위칭소자를 포함하는 반도체장치.
  15. 제 14 항에 있어서, 상기 제1 채널영역은
    제1 커맨드 및 제1 어드레스가 인가되는 패드들과 제1 데이터가 입출력되는 패드들이 형성되는 제1 패드영역; 및
    상기 제1 커맨드 및 상기 제1 어드레스에 의해 엑세스되어 상기 제1 데이터가 저장되는 메모리셀들이 형성되는 제1 코어영역을 포함하는 반도체장치.
  16. 제 15 항에 있어서, 상기 제2 채널영역은
    제2 커맨드 및 제2 어드레스가 인가되는 패드들과 제2 데이터가 입출력되는 패드들이 형성되는 제2 패드영역; 및
    상기 제2 커맨드 및 상기 제2 어드레스에 의해 엑세스되어 상기 제2 데이터가 저장되는 메모리셀들이 형성되는 제2 코어영역을 포함하는 반도체장치.
  17. 제 14 항에 있어서, 상기 전원은 외부에서 공급되는 외부전원 또는 상기 외부전원으로부터 생성되는 내부전원인 반도체장치.
  18. 제 14 항에 있어서, 상기 기설정된 동작모드는 리프레쉬동작이 수행되는 상태로 설정되는 반도체장치.
  19. 제 14 항에 있어서, 상기 제1 스위칭소자는 상기 제2 채널영역에 대한 상기 기설정된 동작모드가 수행되는 경우 제1 스위칭신호에 응답하여 턴오프되고, 상기 제2 스위칭소자는 상기 제1 채널영역에 대한 상기 기설정된 동작모드가 수행되는 경우 제2 스위칭신호에 응답하여 턴오프되는 반도체장치.
  20. 외부전원, 제1 내부커맨드, 제2 내부커맨드, 제1 어드레스, 제2 어드레스를 인가하는 컨트롤러; 및
    상기 외부전원을 제1 전원라인을 통해 공급받는 제1 채널영역, 상기 외부전원을 상기 제2 전원라인을 통해 공급받는 제2 채널영역 및 스위칭부를 포함하는 반도체장치를 포함하되, 상기 스위칭부는 상기 제1 채널영역에 대한 기설정된 동작모드가 수행되는 경우 상기 제2 전원라인과 전원안정화부의 연결을 차단하고, 상기 제2 채널영역에 대한 기설정된 동작모드가 수행되는 경우 상기 제1 전원라인과 상기 전원안정화부의 연결을 차단하는 반도체시스템.
  21. 제 20 항에 있어서, 상기 제1 채널영역은
    상기 제1 커맨드 및 상기 제1 어드레스가 인가되는 패드들과 상기 제1 데이터가 입출력되는 패드들이 형성되는 제1 패드영역; 및
    상기 제1 커맨드 및 상기 제1 어드레스에 의해 엑세스되어 상기 제1 데이터가 저장되는 메모리셀들이 형성되는 제1 코어영역을 포함하는 반도체시스템.
  22. 제 21 항에 있어서, 상기 제2 채널영역은
    상기 제2 커맨드 및 상기 제2 어드레스가 인가되는 패드들과 상기 제2 데이터가 입출력되는 패드들이 형성되는 제2 패드영역; 및
    상기 제2 커맨드 및 상기 제2 어드레스에 의해 엑세스되어 상기 제2 데이터가 저장되는 메모리셀들이 형성되는 제2 코어영역을 포함하는 반도체시스템.
  23. 제 20 항에 있어서, 상기 기설정된 동작모드는 리프레쉬동작이 수행되는 상태로 설정되는 반도체시스템.
  24. 제 20 항에 있어서, 상기 스위칭부는
    상기 제1 전원라인과 상기 전원안정화부 사이에 연결되어, 제1 스위칭신호에 응답하여 턴온되는 제1 스위칭소자; 및
    상기 제2 전원라인과 상기 제1 전원안정화부 사이에 연결되어, 제2 스위칭신호에 응답하여 턴온되는 제2 스위칭소자를 포함하는 반도체시스템.
  25. 제 24 항에 있어서, 상기 제1 스위칭신호는 상기 제2 채널영역에 대한 상기 기설정된 동작모드가 수행되는 경우 상기 제1 스위칭소자를 턴오프 시키는 반도체시스템.
  26. 제 25 항에 있어서, 상기 제2 스위칭신호는 상기 제1 채널영역에 대한 상기 기설정된 동작모드가 수행되는 경우 상기 제2 스위칭소자를 턴오프 시키는 반도체시스템.
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