KR101654487B1 - 반도체 메모리 장치 - Google Patents

반도체 메모리 장치 Download PDF

Info

Publication number
KR101654487B1
KR101654487B1 KR1020150189823A KR20150189823A KR101654487B1 KR 101654487 B1 KR101654487 B1 KR 101654487B1 KR 1020150189823 A KR1020150189823 A KR 1020150189823A KR 20150189823 A KR20150189823 A KR 20150189823A KR 101654487 B1 KR101654487 B1 KR 101654487B1
Authority
KR
South Korea
Prior art keywords
memory
power supply
supply voltage
memory chips
unit
Prior art date
Application number
KR1020150189823A
Other languages
English (en)
Inventor
강상석
최창주
이선영
이진석
Original Assignee
주식회사 티에스피글로벌
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=56939279&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=KR101654487(B1) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by 주식회사 티에스피글로벌 filed Critical 주식회사 티에스피글로벌
Priority to KR1020150189823A priority Critical patent/KR101654487B1/ko
Application granted granted Critical
Publication of KR101654487B1 publication Critical patent/KR101654487B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Databases & Information Systems (AREA)
  • Power Engineering (AREA)
  • Dram (AREA)

Abstract

본 출원은 외부에서 생성한 전원 전압을 메모리칩의 백바이어스 전압으로 사용하는 반도체 메모리 장치에 관한 것이다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는, 내부에 복수의 메모리칩을 포함하는 메모리부; 및
상기 복수의 메모리칩이 동작하는데 필요한 시그널 및 전원 전압을 생성하고, 생성된 전원 전압을 승압 또는 감압하여 상기 복수의 메모리칩에 백바이어스 전압으로 공급하는 메모리 컨트롤러부를 포함할 수 있다.
또한, 본 발명의 다른 실시예에 따른 반도체 메모리 장치는,
내부에 복수의 메모리칩 및 외부에서 생성된 전원 전압을 승압 또는 강압하고, 승압 또는 강압된 전원 전압을 상기 복수의 메모리칩에 백바이어스 전압으로 공급하는 전원 전압 제어부을 포함하는 메모리부; 및
상기 복수의 메모리칩이 동작하는데 필요한 시그널 및 전원 전압을 생성하여 상기 메모리부에 공급하는 메모리 컨트롤러부를 포함할 수 있다.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
본 출원은 외부에서 생성된 전원 전압을 메모리칩의 백바이어스 전압으로 사용하는 반도체 메모리 장치에 관한 것이다.
일반적으로, 반도체 메모리 장치는 메모리 컨트롤러(Memory Controller)로부터 CMD(Command), ADDR(Address), CLK(Clock), Data 및 VDD, VDDQ, VPP를 입력받는다. VDD 전원은 반도체 메모리칩 내부에 포함되는 Periphery 회로의 전원으로 사용되고, VDDQ 전원은 Data 출력용 전원으로 사용되며, VPP 전원은 메모리칩에 포함되는 메모리셀 어레이의 트랜지스터의 게이트 전원으로 사용된다. 여기서 메모리칩은 주로 DRAM(Dynamic Random Access Memory)이 사용될 수 있다.
본 발명은 상기와 같은 문제를 해결하기 위하여 제안된 것으로서, 메모리칩에 포함되었던 백바이어스 전원 전압 발생 회로를 외부로 분리 및 통합하여, 메모리칩 외부에서 전원 전압을 생성하고, 외부에서 생성된 전원 전압을 메모리칩의 백바이어스 전압으로 사용하는 반도체 메모리 장치를 제공함으로써, 메모리칩 내부에 백바이어스 전원 전압 발생 회로가 없는 메모리칩을 생산하여 메모리칩 생산비용을 절감할 수 있고, 설계의 효율성을 도모함과 동시에 메모리칩의 사이즈를 줄일 수 있으며, 메모리칩 내부에서 전원 전압을 생성할 때 발생하는 열에 의한 부작용을 없앨 수 있는 반도체 메모리 장치를 제공하는 것을 그 목적으로 한다.
상기 과제를 해결하기 위해서, 본 발명의 일 실시예는 외부에서 생성된 전원 전압을 메모리칩의 백바이어스 전압으로 사용하는 반도체 메모리 장치를 제공한다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는,
내부에 복수의 메모리칩을 포함하는 메모리부; 및
상기 복수의 메모리칩이 동작하는데 필요한 시그널 및 전원 전압을 생성하고, 생성된 전원 전압을 승압 또는 감압하여 상기 복수의 메모리칩에 백바이어스 전압으로 공급하는 메모리 컨트롤러부를 포함할 수 있다.
또한, 본 발명의 다른 실시예에 따른 반도체 메모리 장치는,
내부에 복수의 메모리칩 및 외부에서 생성된 전원 전압을 승압 또는 강압하고, 승압 또는 강압된 전원 전압을 상기 복수의 메모리칩에 백바이어스 전압으로 공급하는 전원 전압 제어부을 포함하는 메모리부; 및
상기 복수의 메모리칩이 동작하는데 필요한 시그널 및 전원 전압을 생성하여 상기 메모리부에 공급하는 메모리 컨트롤러부를 포함할 수 있다.
덧붙여 상기한 과제의 해결수단은, 본 발명의 특징을 모두 열거한 것이 아니다. 본 발명의 다양한 특징과 그에 따른 장점과 효과는 아래의 구체적인 실시형태를 참조하여 보다 상세하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 따르면, 메모리칩에 포함되었던 백바이어스 전원 전압 발생 회로를 외부로 분리 및 통합하여, 메모리칩 외부에서 전원 전압을 생성하고, 외부에서 생성된 전원 전압을 메모리칩의 백바이어스 전압으로 사용하는 반도체 메모리 장치를 제공함으로써, 메모리칩 내부에 백바이어스 전원 전압 발생 회로가 없는 메모리칩을 생산하여 메모리칩 생산비용을 절감할 수 있고, 설계의 효율성을 도모함과 동시에 메모리칩의 사이즈를 줄일 수 있으며, 메모리칩 내부에서 전원 전압을 생성할 때 발생하는 열에 의한 부작용을 없앨 수 있는 반도체 메모리 장치를 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 메모리 컨트롤러부가 언버퍼드 타입인 메모리부에 백바이어스 전압을 공급하는 경우를 도시한 도면이다.
도 2는 본 발명의 일 실시예에 따른 메모리 컨트롤러부가 레지스터드 타입인 메모리부에 백바이어스 전압을 공급하는 경우를 도시한 도면이다.
도 3은 본 발명의 일 실시예에 따른 메모리 컨트롤러부가 메모리부에 백바이어스 전압을 공급하는 경우의 메모리 컨트롤러부의 구조를 도시한 도면이다.
도 4는 본 발명의 일 실시예에 따른 언버퍼드 타입인 메모리부가 백바이어스 전압을 공급하는 경우를 도시한 도면이다.
도 5는 본 발명의 일 실시예에 따른 레지스터드 타입인 메모리부가 백바이어스 전압을 공급하는 경우를 도시한 도면이다.
도 6은 본 발명의 일 실시예에 따른 전원 전압 제어 결합 모듈의 구조를 도시한 도면이다.
도 7은 본 발명의 일 실시예에 따른 반도체 장치가 전원 전압 제어 결합 모듈을 포함하고 있는 예를 도시한 도면이다.
도 8은 본 발명의 일 실시예에 따른 메모리부가 백바이어스 전압을 공급하는 경우의 메모리 컨트롤러부의 구조를 도시한 도면이다.
이하, 첨부된 도면을 참조하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있도록 바람직한 실시예를 상세히 설명한다. 다만, 본 발명의 바람직한 실시예를 상세하게 설명함에 있어, 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다. 또한, 유사한 기능 및 작용을 하는 부분에 대해서는 도면 전체에 걸쳐 동일한 부호를 사용한다.
덧붙여, 명세서 전체에서, 어떤 부분이 다른 부분과 '연결'되어 있다고 할 때, 이는 '직접적으로 연결'되어 있는 경우뿐만 아니라, 그 중간에 다른 소자를 사이에 두고 '간접적으로 연결'되어 있는 경우도 포함한다. 또한, 어떤 구성요소를 '포함'한다는 것은, 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있다는 것을 의미한다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는, 메모리부(100) 및 메모리 컨트롤러부(200)를 포함하여 구성될 수 있다. 본 발명은 외부에서 생성한 전원 전압을 메모리칩의 백바이어스 전압으로 사용하는 반도체 메모리 장치를 제공하는 것을 주된 목적으로 하고 있는데, 이때 외부에서 메모리칩에 백바이어스 전압을 공급하는 형태는 메모리 컨트롤러부(200)에서 백바이어스 전압을 공급하는 경우와, 메모리부(100)에서 백바이어스 전압을 공급하는 경우로 나눌 수 있다.
이하에서는, 백바이어스 전압이 공급되는 형태에 따라 본 발명의 일 실시예에 따른 반도체 메모리 장치를 구성하는 각 구성요소에 대하여 상세히 설명하도록 한다.
우선, 메모리 컨트롤러부(200)에서 백바이어스 전압을 공급하는 경우를 살펴본다.
도 1은 본 발명의 일 실시예에 따른 메모리 컨트롤러부가 언버퍼드 타입인 메모리부에 백바이어스 전압을 공급하는 경우를 도시한 도면이고, 도 2는 본 발명의 일 실시예에 따른 메모리 컨트롤러부가 레지스터드 타입인 메모리부에 백바이어스 전압을 공급하는 경우를 도시한 도면이다.
메모리부(100)는 내부에 메모리칩(110)을 포함할 수 있다. 이때 메모리칩은 주로 DRAM(Dynamic Random Access Memory)이 사용될 수 있으나, 반드시 이에 한정되는 것은 아니다.
메모리부(100)는 언버퍼드(Unbuffered) 타입의 듀얼 인라인 메모리 모듈(Dual In-line Memory Module, DIMM)이거나, 레지스터드(Registered) 타입의 듀얼 인라인 메모리 모듈(Dual In-line Memory Module)일 수 있다.
언버퍼드 타입은, 일반 PC 및 워크스테이션에 적절한 타입의 메모리 장치이며, 메모리 컨트롤러가 반도체 메모리에 직접 접근하는 방식을 사용한다. 레지스터드 타입은, 반도체 메모리와 메모리 컨트롤러 사이에 CPU와 메모리가 주고 받는 데이터 일부를 임시로 저장하는 레지스터(Register)를 가지는 메모리 장치를 말한다.
도 2에 도시된 바와 같이, 메모리부(100)가 레지스터드 타입일 경우에는, 복수의 메모리칩(110)에 연결되어, 메모리 컨트롤러부(200)로부터 공급되는 시그널을 버퍼링하는 RCD(Registering Clock Driver)(120)를 더 포함할 수 있다. RCD(120)는, 메모리부(100)에 인가되는 명령을 버퍼링하여 안정된 SI(Signal Intergrity)를 구현할 수 있다.
또한, 메모리부(100)가 레지스터드 타입일 경우에는, 복수의 메모리칩(110)의 정보를 저장하는 SPD(Serial Presence Detect)(130)를 더 포함할 수 있다. SPD(130)는 반도체 메모리 장치(100)의 종류, 용량, 처리속도 등의 각종 정보를 저장할 수 있다.
메모리 컨트롤러부(200)는 복수의 메모리칩(110)이 동작하는데 필요한 시그널 및 전원 전압을 생성하고, 생성된 전원 전압을 승압 또는 감압하여 복수의 메모리칩(110)에 백바이어스 전압으로 공급할 수 있다.
도 3은 본 발명의 일 실시예에 따른 메모리 컨트롤러부가 메모리부에 백바이어스 전압을 공급하는 경우의 메모리 컨트롤러부의 구조를 도시하고 있다.
도 3에 도시된 바와 같이, 본 발명의 일 실시예에 따른 메모리 컨트롤러부가 백바이어스 전압을 공급하는 경우의 메모리 컨트롤러부(200)는, 복수의 메모리칩(110)이 동작하는데 필요한 시그널을 생성하는 시그널 생성부(210), 시그널 생성부(210)가 생성한 시그널을 복수의 메모리칩(110)에 공급하고, 복수의 메모리칩(110)으로부터 반환되는 시그널을 받는 시그널 제어부(230), 복수의 메모리칩(110)이 동작하는데 필요한 전원 전압을 생성하는 전원 전압 생성부(250) 및 전원 전압 생성부(210)가 생성한 전원 전압을 승압 또는 강압하고, 승압 또는 강압된 전원 전압을 복수의 메모리칩(110)에 공급하는 전원 전압 제어부(270)를 포함할 수 있다.
즉, 메모리 컨트롤러부(200)는 복수의 메모리칩(110)이 동작하는데 필요한 CMD(Command), ADDR(Address), CLK(Clock), Data 등의 각종 시그널을 생성하여 메모리칩에 전달하고, 메모리칩으로부터 결과값을 전달받아 메모리칩의 동작을 제어할 수 있다.
또한, 메모리 컨트롤러부(200)는 복수의 메모리칩(110)에 공급되는 전원 전압을 생성할 수 있다. 전원 전압은 메모리칩이 동작하기 위해 필요한 전압을 의미하며, 그 종류는 VDD, VDDQ, VPP , VBB 등이 있다. 여기서 VDD 전원은 반도체 메모리 내부에 포함되는 메모리칩의 Periphery 회로의 전원으로 사용되고, VDDQ 전원은 Data 출력용 전원으로 사용되며, VPP 전원은 메모리칩에 포함되는 메모리셀 어레이의 트랜지스터의 게이트 전원으로 사용된다. VBB , 즉 백바이어스 전압(Back Bias Voltage)은 반도체 메모리 장치 내부의 모오스(MOS) 트랜지스터의 문턱전압(Threshold Voltage) 조절과 메모리칩에 발생할 수 있는 누설전류를 방지하는 역할을 한다.
특히, 전원 전압 제어부(270)는 메모리부(100)에 연결되어, 메모리 컨트롤러부(200)가 생성한 전원 전압을 고전압으로 승압 또는 낮은 전압으로 강압함으로써, 다양한 크기의 전원 전압을 메모리부(100)에 공급할 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 메모리 컨트롤러부가 백바이어스 전압을 공급하는 경우의 반도체 메모리 장치는, 메모리 컨트롤러부(200)에 포함된 전원 전압 제어부(270)를 통해 메모리칩(110) 외부에서 생성된 전원 전압을 메모리칩의 백바이어스 전압으로 사용하는 것이 가능하다.
다음으로, 메모리부(100)내에서 메모리칩에 백바이어스 전압을 공급하는 경우를 살펴본다. 다만, 메모리 컨트롤러부(200)에서 백바이어스 전압을 공급하는 경우와 중복되는 설명은 생략한다.
도 4는 본 발명의 일 실시예에 따른 언버퍼드 타입인 메모리부가 백바이어스 전압을 공급하는 경우를 도시한 도면이다. 도 4에 도시된 바와 같이, 본 발명의 일 실시예에 따른 메모리부(100)가 언버퍼드 타입인 경우에는, 내부에 복수의 메모리칩(110) 및 외부에서 생성된 전원 전압을 승압 또는 강압하고, 승압 또는 강압된 전원 전압을 복수의 메모리칩(110)에 백바이어스 전압으로 공급하는 전원 전압 제어부(140)를 포함할 수 있다.
도 5는 본 발명의 일 실시예에 따른 레지스터드 타입인 메모리부가 백바이어스 전압을 공급하는 경우를 도시한 도면이다. 도 5에 도시된 바와 같이, 본 발명의 일 실시예에 따른 메모리부(100)가 레지스터드 타입인 경우에는, 내부에 복수의 메모리칩(110) 및 메모리 컨트롤러부(200)가 생성한 전원 전압을 승압 또는 강압하고, 승압 또는 강압된 전원 전압을 상기 복수의 메모리칩(110)에 공급하는 전원 전압 제어부(140)를 포함할 수 있으며, 복수의 메모리칩(110)에 연결되어, 메모리 컨트롤러부(200)로부터 공급되는 시그널을 버퍼링하는 RCD(120) 및 복수의 메모리칩(110)의 정보를 저장하는 SPD(130)를 더 포함할 수 있다.
도 6은 본 발명의 일 실시예에 따른 전원 전압 제어 결합 모듈의 구조를 도시한 도면이다. 도 6에 도시된 바와 같이, 전원 전압 제어부(140)는 RCD(120) 또는 SPD(130)와 결합되어 전압 제어 결합 모듈(150)을 구성할 수 있다. 즉, 전원 전압 제어부(140)는 RCD(120)와 결합되거나, SPD(130)와 결합될 수 있으며, RCD(120) 및 SPD(130)와 함께 결합될 수 있다. 이와 같이 전압 제어 결합 모듈(150)을 구성함으로써, 전압 제어 결합 모듈(150)은 전원 전압 제어부(140), RCD(120) 및 SPD(130)의 역할을 동시에 수행할 수 있고, 이러한 다기능을 가진 하나의 모듈을 사용함으로써 소모 전력을 줄일 수 있으며, 반도체 메모리 장치 내부를 효율적으로 배치하여 반도체 메모리 장치의 사이즈를 최소화할 수 있는 장점이 있다.
도 7은 본 발명의 일 실시예에 따른 반도체 장치가 전원 전압 제어 결합 모듈을 포함하고 있는 예를 도시한 도면이다. 도 7에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 장치가 전원 전압 제어 결합 모듈(150)을 포함할 수 있다.
메모리 컨트롤러부(200)는 복수의 메모리칩(110)이 동작하는데 필요한 시그널 및 전원 전압을 생성하여 상기 메모리부(100)에 공급할 수 있다.
도 8은 본 발명의 일 실시예에 따른 메모리부가 백바이어스 전압을 공급하는 경우의 메모리 컨트롤러부의 구조를 도시하고 있다. 도 8에 도시된 바와 같이, 본 발명의 일 실시예에 따른 메모리부가 백바이어스 전압을 공급하는 경우의 메모리 컨트롤러부(200)는, 복수의 메모리칩(110)이 동작하는데 필요한 명령을 생성하는 시그널 생성부(210), 시그널 생성부(210)가 생성한 시그널을 복수의 메모리칩(110)에 공급하고, 복수의 메모리칩(110)으로부터 반환되는 시그널을 받는 시그널 제어부(230) 및 복수의 메모리칩(110)이 동작하는데 필요한 전원 전압을 생성하고, 생성한 전원 전압을 메모리부(100) 내부에 포함된 전원 전압 제어부(140)에 공급하는 전원 전압 생성부(250)를 포함할 수 있다.
이상에서 살펴본 바와 같이, 본 발명의 일 실시예에 따른 메모리부가 백바이어스 전압을 공급하는 경우의 반도체 메모리 장치는, 메모리부(100)에 포함된 전원 전압 제어부(140)를 통해 메모리칩(110) 외부에서 생성된 전원 전압을 메모리칩의 백바이어스 전압으로 사용하는 것이 가능하다.
본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니다. 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명에 따른 구성요소를 치환, 변형 및 변경할 수 있다는 것이 명백할 것이다.
100: 메모리부
110: 메모리칩
120: RCD
130: SPD
140: 전원 전압 제어부
150: 전원 전압 제어 결합 모듈
200: 메모리 컨트롤러부
210: 시그널 생성부
230: 시그널 제어부
250: 전원 전압 생성부
270: 전원 전압 제어부

Claims (11)

  1. 내부에 복수의 메모리칩(110)을 포함하는 메모리부(100); 및
    상기 복수의 메모리칩(110)이 동작하는데 필요한 시그널 및 전원 전압을 생성하고, 생성된 전원 전압을 승압 또는 감압하여 상기 복수의 메모리칩(110)에 백바이어스 전압으로 공급하는 메모리 컨트롤러부(200)를 포함하되,
    상기 메모리부(100)는,
    상기 복수의 메모리칩(110)에 연결되어, 상기 메모리 컨트롤러부(200)로부터 공급되는 시그널을 버퍼링하는 RCD(Registering Clock Driver)(120); 및
    상기 복수의 메모리칩(110)에 연결되어, 상기 복수의 메모리칩(110)의 정보를 저장하는 SPD(Serial Presence Detect)(130)를 더 포함하고,
    상기 메모리 컨트롤러부(200)는,
    상기 복수의 메모리칩(110)이 동작하는데 필요한 명령을 생성하는 시그널 생성부(210);
    상기 시그널 생성부(210)가 생성한 시그널을 상기 복수의 메모리칩(110)에 공급하고, 상기 복수의 메모리칩(110)으로부터 반환되는 시그널을 받는 시그널 제어부(230);
    상기 복수의 메모리칩(110)이 동작하는데 필요한 전원 전압을 생성하는 전원전압 생성부(250); 및
    상기 전원전압 생성부(250)가 생성한 전원 전압을 승압 또는 감압하고, 승압 또는 감압된 전원 전압을 상기 복수의 메모리칩(110)에 공급하는 전원전압 제어부(270)를 포함하고,
    상기 전원전압 제어부(270)는 상기 복수의 메모리칩(110)에 공급되는 시그널에 의해 제어되는 메모리칩의 동작에 따라 전원 전압을 가변함으로써, 메모리칩 생산비용을 절감할 수 있고, 설계의 효율성을 도모함과 동시에 메모리칩의 사이즈를 줄일 수 있으며, 메모리칩 내부에서 전원 전압을 생성할 때 발생하는 열에 의한 부작용을 없앨 수 있는 반도체 메모리 장치.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 내부에 복수의 메모리칩(110) 및 외부에서 생성된 전원 전압을 승압 또는 감압하고, 승압 또는 감압된 전원 전압을 상기 복수의 메모리칩(110)에 백바이어스 전압으로 공급하는 전원 전압 제어부(140)을 포함하는 메모리부(100); 및
    상기 복수의 메모리칩(110)이 동작하는데 필요한 시그널 및 전원 전압을 생성하여 상기 메모리부(100)에 공급하는 메모리 컨트롤러부(200)를 포함하되,
    상기 메모리부(100)는,
    상기 복수의 메모리칩(110)에 연결되어, 상기 메모리 컨트롤러부(200)로부터 공급되는 시그널을 버퍼링하는 RCD(Registering Clock Driver)(120); 및
    상기 복수의 메모리칩(110)에 연결되어, 상기 복수의 메모리칩(110)의 정보를 저장하는 SPD(Serial Presence Detect)(130)를 더 포함하고,
    상기 전원 전압 제어부(140)는 RCD(120) 또는 SPD(130)와 결합된 전원 전압 제어 결합 모듈(150)을 더 포함하고,
    상기 메모리 컨트롤러부(200)는,
    상기 복수의 메모리칩(110)이 동작하는데 필요한 명령을 생성하는 시그널 생성부(210);
    상기 시그널 생성부(210)가 생성한 시그널을 상기 복수의 메모리칩(110)에 공급하고, 상기 복수의 메모리칩(110)으로부터 반환되는 시그널을 받는 시그널 제어부(230);
    상기 복수의 메모리칩(110)이 동작하는데 필요한 전원 전압을 생성하는 전원전압 생성부(250)를 포함하고,
    상기 전원전압 제어부(140)는 상기 복수의 메모리칩(110)에 공급되는 시그널에 의해 제어되는 메모리칩의 동작에 따라 전원 전압을 가변함으로써, 메모리칩 생산비용을 절감할 수 있고, 설계의 효율성을 도모함과 동시에 메모리칩의 사이즈를 줄일 수 있으며, 메모리칩 내부에서 전원 전압을 생성할 때 발생하는 열에 의한 부작용을 없앨 수 있는 반도체 메모리 장치.
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
KR1020150189823A 2015-12-30 2015-12-30 반도체 메모리 장치 KR101654487B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020150189823A KR101654487B1 (ko) 2015-12-30 2015-12-30 반도체 메모리 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020150189823A KR101654487B1 (ko) 2015-12-30 2015-12-30 반도체 메모리 장치

Publications (1)

Publication Number Publication Date
KR101654487B1 true KR101654487B1 (ko) 2016-09-09

Family

ID=56939279

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150189823A KR101654487B1 (ko) 2015-12-30 2015-12-30 반도체 메모리 장치

Country Status (1)

Country Link
KR (1) KR101654487B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111858410A (zh) * 2019-04-24 2020-10-30 三星电子株式会社 存储器模块及具有存储器模块的存储系统

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4263664A (en) * 1979-08-31 1981-04-21 Xicor, Inc. Nonvolatile static random access memory system
US20040148482A1 (en) * 2003-01-13 2004-07-29 Grundy Kevin P. Memory chain
KR20140067254A (ko) * 2012-11-26 2014-06-05 삼성전자주식회사 메모리 시스템과 이의 동작 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4263664A (en) * 1979-08-31 1981-04-21 Xicor, Inc. Nonvolatile static random access memory system
US20040148482A1 (en) * 2003-01-13 2004-07-29 Grundy Kevin P. Memory chain
KR20140067254A (ko) * 2012-11-26 2014-06-05 삼성전자주식회사 메모리 시스템과 이의 동작 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111858410A (zh) * 2019-04-24 2020-10-30 三星电子株式会社 存储器模块及具有存储器模块的存储系统

Similar Documents

Publication Publication Date Title
US6456152B1 (en) Charge pump with improved reliability
US7626883B2 (en) Semiconductor memory device
US8724373B2 (en) Apparatus for selective word-line boost on a memory cell
US7733162B2 (en) Plumping voltage generating circuit
KR101463939B1 (ko) 반도체 디바이스
JP6195393B1 (ja) 出力回路
US20140112061A1 (en) Write word-line assist circuitry for a byte-writeable memory
KR20180077341A (ko) 리프레시 모드들 동안의 메모리 디바이스들에서의 전력 소비의 감소
US7558128B2 (en) Semiconductor memory device having a voltage boosting circuit
KR20160068550A (ko) 멀티 칩 패키지를 구비하는 반도체 장치
CN1710665A (zh) 共用的去耦电容
US10607660B2 (en) Nonvolatile memory device and operating method of the same
KR101239682B1 (ko) 내부전압생성회로 및 반도체 집적회로
KR101654487B1 (ko) 반도체 메모리 장치
JP5623653B2 (ja) 集積回路デバイス内の内部電源を共有するための方法および装置
US7961498B2 (en) Leakage compensation circuit for Dynamic Random Access Memory (DRAM) cells
US20190018468A1 (en) Memory chip, memory device and memory system comprising same device
US20110234194A1 (en) Internal voltage generator
TWI475565B (zh) 靜態隨機存取記憶體的控制電路及其操作方法
US20140062583A1 (en) Integrated circuit and method of operating the same
CN110853684B (zh) 用于向半导体芯片供应电力供应电压的设备
KR100719171B1 (ko) 반도체 메모리 장치
KR101777715B1 (ko) 메모리칩, 메모리 장치 및 이 장치를 구비하는 메모리 시스템
US10535394B2 (en) Memory device including dynamic voltage and frequency scaling switch and method of operating the same
KR20000008363A (ko) 레이아웃 면적이 감소되도록 효율적으로 구성되는 승압전압 발생기를 구비하는 반도체 메모리장치

Legal Events

Date Code Title Description
AMND Amendment
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant
J202 Request for trial (for correction)
J301 Trial decision

Free format text: TRIAL NUMBER: 2018105000101; TRIAL DECISION FOR CORRECTION REQUESTED 20181019

Effective date: 20190927

G170 Publication of correction