KR20140067254A - 메모리 시스템과 이의 동작 방법 - Google Patents

메모리 시스템과 이의 동작 방법 Download PDF

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Abstract

메모리 시스템은 제어 신호를 생성하기 위한 제어 유닛을 포함하는 메모리 컨트롤러와, MRAM(magneto-resistive random access memory) 셀을 포함하는 MRAM 셀 어레이와 상기 MRAM 셀을 구동하기 동작 전압을 생성하는 제어 및 전압 발생 유닛을 포함하는 MRAM을 포함하고, 상기 제어 및 전압 발생 유닛은 상기 제어 신호에 동기되어 상기 동작 전압을 생성한다.

Description

메모리 시스템과 이의 동작 방법{MEMORY SYSTEM AND METHOD THEREOF}
본 발명의 개념에 따른 실시 예는 메모리 시스템에 관한 것으로, 특히 컨트롤러로부터 출력된 전압 제어 신호에 따라 자기-저항 메모리(magneto-resistive random access memory(MRAM))에 포함된 제어 및 전압 생성 유닛을 통해 상기 MRAM의 동작 전압을 선택하고 상기 동작 전압을 MRAM 셀에 공급하는 방법과 상기 방법을 수행할 수 있는 시스템에 관한 것이다.
반도체 칩은 이를 포함하는 메모리 시스템의 내부 환경 변화와 외부 환경 변화에 영향을 받을 수 있다.
상기 내부 환경 변환의 요인과 상기 외부 환경 변화의 요인으로서, 온도의 변경(variation), 동작 전압 변경, 초기 제조 상태 변경, 및 MRAM 셀의 저항 변경이 있다. 상기 요소들 각각의 변경은 반도체 칩의 동작 오류와 성능 저하를 발생시키고, 이에 따라 상기 반도체 칩을 포함하는 메모리 시스템 전체의 성능 저하를 유발시킬 수 있다.
이와 같은 문제의 해결을 위해 다양한 방법과 장치 및 이를 포함하는 시스템의 개발이 요구되고 있다.
본 발명이 이루고자 하는 기술적 과제는 신뢰성이 향상된 메모리 셀의 동작을 위한 동작 전압의 발생을 제어하는 컨트롤러를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 신뢰성이 향상된 메모리 셀의 동작을 위한 동작 전압의 발생을 제어하는 방법을 제공하는 것이다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 메모리 셀의 동작을 위한 동작 전압의 발생을 제어하는 메모리 시스템을 제공하는 것이다.
본 발명이 이루고자 하는 기술적 과제는 언급된 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시 예에 따른 메모리 시스템은 제어 신호를 생성하기 위한 제어 유닛을 포함하는 메모리 컨트롤러와, MRAM(magneto-resistive random access memory) 셀을 포함하는 MRAM 셀 어레이와 상기 MRAM 셀을 구동하기 동작 전압을 생성하는 제어 및 전압 발생 유닛을 포함하는 MRAM과, 상기 제어 및 전압 발생 유닛은 상기 제어 신호에 동기되어 상기 동작 전압을 생성한다.
상기 제어 신호는 라이트 커맨드, 리드 커맨드 또는 전압 선택 신호일 수 있다.
상기 제어 및 전압 발생 유닛은 상기 제어 신호에 동기된 디코딩 신호를 생성하는 커맨드 디코더와, 상기 디코딩 신호에 동기된 상기 제어 전압을 발생하는 전압 조절 및 발생기를 포함한다.
상기 MRAM 셀은 하나의 트랜지스터와 하나의 자기 터널 접합(magnetic tunnel junction(MTJ))을 포함한다.
실시 예에 따라 상기 전압 조절 및 발생기는 적어도 2개의 기준 전압들을 생성하기 위한 기준 전압 생성기와, 상기 디코딩 신호에 기초하여 생성된 선택 신호들에 응답하여 상기 적어도 2개의 기준 전압들 중에서 어느 하나를 상기 동작 전압으로서 상기 MRAM 셀로 공급하는 전압 선택 유닛과, 상기 디코딩 신호에 응답하여 상기 선택 신호들을 생성하는 전압 선택 제어 유닛을 포함한다.
다른 실시 예에 따라 상기 전압 조절 및 발생기는 복수의 기준 전압들을 발생하는 기준 전압 생성기와, 상기 리드 커맨드에 동기된 제1디코딩 신호에 기초하여 상기 복수의 기준 전압들 중에서 어느 하나를 상기 동작 전압으로서 상기 MRAM 셀로 공급하고, 상기 라이트 커맨드에 동기된 제2디코딩 신호에 기초하여 상기 복수의 기준 전압들 중에서 다른 하나를 상기 동작 전압으로서 상기 MRAM 셀로 공급하는 전압 선택 유닛을 포함하고, 상기 어느 하나의 레벨은 상기 다른 하나의 레벨보다 낮다.
본 발명의 다른 실시 예에 따른 메모리 시스템은 커맨드와 전압 선택 신호를 생성하기 위한 제어 유닛을 포함하는 메모리 컨트롤러와, MRAM(magnetic random access memory) 셀을 포함하는 MRAM 셀 어레이와 상기 MRAM 셀의 동작을 위한 동작 전압을 생성하는 제어 및 전압 발생 유닛을 포함하는 MRAM을 포함한다.
상기 제어 및 전압 발생 유닛은 상기 커맨드에 응답하여 디코딩 신호를 생성하는 커맨드 디코더와, 상기 디코딩 신호와 상기 전압 선택 신호에 기초하여 상기 동작 전압을 생성하는 전압 제어 및 발생기를 포함한다.
상기 메모리 컨트롤러는 상기 메모리 컨트롤러의 온도 변경, 제조 변경, 및 전압 변경 중에서 적어도 하나를 모니터링하는 디바이스 변경 모니터링 유닛과, 상기 디바이스 변경 모니터링 유닛의 출력 신호에 기초하여 상기 커맨드와 상기 전압 선택 신호를 생성하는 제어 유닛을 포함한다.
상기 MRAM은 상기 MRAM의 온도 변경, 제조 변경, 및 전압 변경 중에서 적어도 하나를 모니터링하고 모니터링 결과를 상기 메모리 컨트롤러 또는 상기 전압 제어 및 발생기로 전송하는 디바이스 변경 모니터링 유닛을 더 포함하고, 상기 메모리 컨트롤러는 상기 모니터링 결과를 이용하여 상기 전압 선택 신호를 생성하거나 상기 전압 제어 및 발생기는 상기 모니터링 결과에 기초하여 상기 동작 전압을 조절한다.
상기 디바이스 변동 모니터링 유닛은 상기 MRAM의 온도를 측정하고 온도 정보를 생성하는 온도 센서, 상기 MRAM에 대한 제조 변경 정보를 저장하는 제조 변경 정보 저장 장치, 및 상기 MRAM의 현재 전압에 대한 현재 전압 정보를 생성하는 전압 센서 중에서 적어도 하나를 포함한다.
상기 전압 선택 신호는 한 비트 또는 그 이상의 비트일 수 있다.
본 발명의 또 다른 실시 예에 따른 메모리 시스템은 커맨드와 리셋 신호를 생성하기 위한 제어 유닛을 포함하는 메모리 컨트롤러와, MRAM(magnetic random access memory) 셀을 포함하는 MRAM 셀 어레이와 상기 MRAM 셀을 구동하기 위한 백 바이어스 전압을 생성하는 제어 및 전압 발생 유닛을 포함하는 MRAM을 포함한다.
상기 제어 및 전압 발생 유닛은 상기 커맨드에 동기된 디코딩 신호를 생성하는 커맨드 디코더와, 상기 디코딩 신호와 상기 리셋 신호에 응답하여 상기 백 바이어스 전압을 생성하는 전압 제어 및 발생기를 포함한다.
상기 MRAM 셀은 셀 트랜지스터와 자기 터널 접합을 포함하고, 상기 전압 제어 및 발생기는 상기 셀 트랜지스터로 상기 백 바이어스 전압을 공급하고, 상기 커맨드는 라이트 커맨드 또는 리드 커맨드이다.
본 발명의 실시 예에 따른 MRAM(magneto-resistive random access memory)에 데이터를 라이트하는 라이트 방법은 라이트 커맨드를 수신하는 단계와, 상기 라이트 커맨드에 동기된 동작 전압 또는 백 바이어스 전압을 생성하는 단계와, MRAM 셀의 셀 트랜지스터에 상기 동작 전압 또는 상기 백 바이어스 전압을 인가하는 단계를 포함한다.
상기 방법은 상기 MRAM의 온도 변경, 제조 변경, 및 전압 변경 중에서 적어도 하나를 모니터링하고 모니터링 결과를 생성하는 단계와, 상기 모니터링 결과를 이용하여 상기 동작 전압 또는 상기 백 바이어스 전압을 생성하는 단계를 더 포함한다.
본 발명의 기술적 사상에 따른 방법과 메모리 시스템은 메모리 셀의 라이트 동작 또는 리드 동작을 위한 최적의 동작 전압을 상기 메모리 셀로 제공함으로써 상기 동작 전압으로 인한 데이터 오류의 발생을 줄일 수 있다.
또한, 본 발명의 기술적 사상에 따른 방법과 메모리 시스템은 메모리 셀의 라이트 동작 속도를 향상시키는 최적의 동작 전압을 상기 메모리 셀로 제공함으로써 상기 메모리 시스템의 동작 성능을 향상시킬 수 있다.
본 발명의 기술적 사상에 따른 방법과 메모리 시스템은 메모리 셀이 낮은 동작 전압에서도 동작가능한 경우, 상기 메모리 셀의 동작 전압을 낮게 변경함으로써 높은 전압에서 전체 동작 전류의 소모를 줄일 수 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1부터 도 3은 본 발명의 실시 예들에 따른 메모리 시스템들을 개념적으로 나타내는 도면이다.
도 4와 도 5는 본 발명의 실시 예들에 따른 반도체 장치에 적용될 수 있는 전압 제어 및 발생기의 실시 예들을 나타내는 도면이다.
도 6은 본 발명의 실시 예에 따른 메모리 셀의 워드 라인에 공급되는 전압 변화의 타이밍을 나타내는 도면이다.
도 7a와 도 7b는 본 발명의 실시 예들에 따른 메모리 시스템들을 개념적으로 나타내는 도면이다.
도 8a부터 도 8e는 도 7b에 도시된 디바이스 변경 모니터링 유닛 1의 실시 예들을 나타낸다.
도 9a부터 도 9b는 본 발명의 실시 예들에 따른 전압 선택 신호와 전압 레벨을 나타내는 도면이다.
도 9c는 도 5의 MRAM 셀의 셀 트랜지스터의 셀 전압과 셀 전류의 관계를 나타낸다.
도 10은 본 발명의 실시 예에 따른 백 바이어스 전압을 공급받는 MRAM을 포함하는 메모리 시스템을 나타내는 도면이다.
도 11a부터 도 11c는 본 발명의 실시 예들에 따른 셀 트랜지스터에 다양한 백 바이어스 전압을 공급하는 방법들을 나타내는 도면이다.
도 12a는 본 발명의 실시 예들에 따른 백 바이어스 전압과 문턱 전압의 변화를 나타내는 도면이다.
도 12b는 본 발명의 실시 예들에 따른 백 바이어스 전압과 셀 트랜지스터의 셀 전류의 변화를 나타내는 도면이다.
도 13은 본 발명의 또 다른 실시 예에 따른 메모리 시스템을 나타내는 도면이다.
도 14는 본 발명의 실시 예에 따른 메모리 시스템의 동작 방법을 나타내는 도면이다.
도 15는 옵티컬 링크들을 포함하는 본 발명의 실시 예에 따른 메모리 시스템을 나타내는 도면이다.
도 16a부터 도 16c는 본 발명의 실시 예들에 따른 메모리 시스템들이 TSV (through-silicon via)들을 통해 적층된 구조를 나타내는 도면이다.
도 17a부터 도 17d는 본 발명의 실시 예들에 따른 메모리 시스템들의 다양한 인터페이스들을 나타내는 도면이다.
도 18a와 도 18b는 본 발명의 실시 예들에 따른 메모리 시스템들의 버스 연결을 나타내는 도면이다.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명은 단지 본 발명의 개념에 따른 실시 예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되지 않는다.
본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에서 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.
제1 또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 벗어나지 않은 채, 제1구성 요소는 제2구성 요소로 명명될 수 있고 유사하게 제2구성 요소는 제1구성 요소로도 명명될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는 중간에 다른 구성 요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로서, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 본 명세서에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 본 명세서에 첨부된 도면들을 참조하여 본 발명의 실시 예들을 상세히 설명한다.
도 1부터 도 3은 본 발명의 실시 예들에 따른 메모리 시스템들을 개념적으로 나타내는 도면이다.
도 1을 참조하면, 메모리 시스템은 컨트롤러(100A)와 자기-저항 메모리 (magneto-resistive random access memory (MRAM); 200A)을 포함한다.
컨트롤러(100A)는 메모리 컨트롤러일 수 있고, 중앙처리장치(CPU)와 함께 하나의 칩(chip)에 제조될 수 있다. 컨트롤러(100A)는 컨트롤 신호(CS), 어드레스 (ADD)), 및 데이터(DQ) 등의 신호를 생성하는 컨트롤 유닛(110A)을 포함한다.
복수의 신호들(CS, ADD, 및 DQ)은 MRAM(또는 MRAM 장치; 200A)으로 전송된다. 컨트롤 신호(CS)는 라이트 커맨드(write command), 리드(read) 커맨드, 및/또는 전압 선택 신호(voltage selection signal)를 포함한다.
MRAM(200A)은 MRAM 셀 어레이(230A)와, 제어 및 전압 생성 유닛(205A)을 포함한다. MRAM 셀 어레이(230A)는 복수의 MRAM 셀들을 포함한다.
제어 및 전압 생성 유닛(205A)은 MRAM 셀 어레이(230A)의 라이트 동작 또는 리드 동작을 위한 동작 전압(Operation Voltage(OV))을 생성한다. 리드 커맨드 또는 라이트 커맨드에 동기 되어 생성된 동작 전압(OV)이 MRAM 셀 어레이(230A)로 공급된다. 유닛은 회로 또는 로직 회로를 의미한다.
도 1과 도 2를 참조하면, 도 1에 도시된 컨트롤 신호(CS)는 커맨드(CMD))일수 있다. 커맨드(CMD)는 라이트 커맨드와 리드 커맨드를 포함하고, 커맨드(CMD)는 MRAM(200A)으로 전송된다.
MRAM(200A)은 제어 및 전압 생성 유닛(205A)의 커맨드 디코더(210)를 통해 커맨드(CMD)를 수신한다. 커맨드 디코더(210)는 리드 커맨드 또는 라이트 커맨드에 동기 되어(또는 응답하여) 제1디코딩 신호(SRD) 또는 제2디코딩 신호(SWD)를 생성한다.
제1디코딩 신호(SRD) 또는 제2디코딩 신호(SWD)는 전압 제어 및 생성기(220A)로 전송되고, 전압 제어 및 생성기(220A)는 제1디코딩 신호(SRD) 또는 제2디코딩 신호(SWD)에 동기되어(또는 응답하여) MRAM(200A)의 리드 동작 또는 라이트 동작을 위한 동작 전압(OV)을 생성하고 생성된 동작 전압(OV)을 MRAM 셀 어레이(230A)로 공급된다.
리드 커맨드 또는 라이트 커맨드에 동기 되어 MRAM 셀 어레이(230A) 또는 MRAM 코어에 대한 리드 동작 또는 라이트 동작을 위한 동작 전압(OV)이 생성된다.
도 2와 도 3을 참조하면, 도 2의 메모리 시스템은 다른 메모리 장치, 예컨대 DRAM(dynamic random access memory(RAM)), NAND 플래시 메모리, FRAM (Ferroelectric RAM), PRAM(Phase-change RAM), 또는 RRAM(Resistive RAM)를 포함하는 메모리 시스템에 적용될 수 있다.
도 2의 MRAM 셀 어레이(230A)는 DRAM 셀 어레이, NAND 플래시 메모리 셀 어레이, FRAM 셀 어레이, PRAM 셀 어레이, 또는 RRAM 셀 어레이(230')로 대체될 수 있다.
본 발명의 개념은 상술한 메모리에 제한되지 않고, 불휘발성 메모리(non-volatile memory) 또는 휘발성 메모리(volatile memory)와 같이 동작 전압(OV)을 필요로 하는 모든 반도체 장치에 적용될 수 있다.
도 4와 도 5는 본 발명의 실시 예들에 따른 반도체 장치에 적용될 수 있는 전압 제어 및 발생기의 실시 예들을 나타내는 도면이다.
도 4를 참조하면, 전압 제어 및 발생기(220A)의 일 실시 예에 따른 전압 제어 및 발생기(220-1)는 기준 전압 발생기(221), 전압 선택 유닛(2222)과 전압 선택 제어 유닛(223)을 포함한다.
기준 전압 발생기(221)는 복수의 기준 전압들(V1, V2, ..., Vn -1, Vn)을 생성한다. 전압 선택 제어 유닛(223)으로부터 출력된 선택 신호들에 따라 전압 선택 유닛(222)은 복수의 기준 전압들(V1, V2, ..., Vn -1, Vn) 중에서 적어도 하나의 기준 전압을 선택한다. 전압 선택 제어 유닛(223)은 제1디코딩 신호(SRD) 또는 제2디코딩 신호(SWD)에 응답하여 선택 신호들을 생성한다.
선택된 기준 전압은 메모리 셀 어레이(230A 또는 230')의 동작을 위한 동작 전압(OV))으로서 사용된다. 전압 선택 제어 장치(223)는 커맨드 디코더(210)로부터 전송된 제1디코딩 신호(SRD) 또는 제2디코딩 신호(SWD)를 수신할 수 있다.
반도체 장치(200A 또는 200')의 전력 소모를 감소시키기 위해, 전압 선택 제어 유닛(223)으로 공급되는 제어 신호(CTRL)는 활성화 또는 비활성화될 수 있다.
예컨대, 반도체 장치(200A 또는 200')의 동작 활성화가 필요없는 경우, 제어 신호(CTRL)는 비활성화된다. 또한, 전압 변경이 필요하지않는 경우, 제어 신호 (CTRL)는 고정되어 일정 전압만이 인가되도록 할 수 있다. 실시 예에 따라서, 전압 선택 제어 유닛(223)은 전압 제어 및 생성기(220)에 포함되지 않을 수 있다.
도 2와 도 5를 참조하면, 전압 제어 및 발생기(220A)의 다른 실시 예에 따른 전압 제어 및 발생기(220-2)는 기준 전압 발생기(221), 전압 선택 유닛(222), 및 전압 선택 제어 유닛(223)을 포함한다.
기준 전압 발생기(221)는 제2기준 전압(VWT)과 제1기준 전압(VRD)을 생성한다. 제2기준 전압(VWT)은 제1기준 전압(VRD)보다 높은 전압이다. 전압 선택 유닛 (222)은 제2기준 전압(VWT)과 제1기준 전압(VRD) 중 하나를 워드 라인(WL)을 통해 MRAM 셀(CT)의 셀 트랜지스터(TR)의 게이트로 인가한다.
전압 제어 및 발생기(220-2)는 커맨드 디코더(210)로부터 제1디코딩 신호 (SRD) 또는 제2디코딩 신호(SWD)를 수신하고 제어 신호(CTRL))에 의해 온(ON) 또는 오프(OFF) 제어된다.
MRAM 셀(CT)은 워드 라인(WL), 비트 라인(BL), 및 소스 라인(SL)에 연결된다. 자기 터널 접합(magnetic tunnel junction(MTJ))은 셀 트랜지스터(TR)의 드레인과 비트 라인(BL) 사이에 연결된다.
셀 트랜지스터(TR)에 흐르는 셀 전류(Ids)는 전압 제어 및 생성기(220-2)로부터 공급되는 동작 전압(OV)에 따라 결정된다. 예컨대, 셀 트랜지스터(TR)의 게이트로 공급되는 전압(Vgate)이 제2기준 전압(OV=VWT)일 때, 상기 게이트로 제1기준 전압(OV=VRD)이 공급될 때보다 더 많은 셀 전류(Ids)가 흐르게 된다. 제2기준 전압 (VWT)이 제1기준 전압(VRD)보다 높기 때문이다.
MRAM 셀(CT)의 데이터를 리드하는 경우, 제1디코딩 신호(SRD)는 제어 신호 (CTRL)에 기초하여 턴-온된 NMOS 트랜지스터(NM1)를 통하여 NMOS 트랜지스터(NM3)로 공급되므로, 턴-온된 NMOS 트랜지스터(NM3)를 통해 제1기준 전압(VRD)이 셀 트랜지스터(TR)의 게이트로 공급된다.
MRAM 셀(CT)에 데이터를 라이트하는 경우, 제2디코딩 신호(SWD)는 제어 신호 (CTRL)에 기초하여 턴온된 NMOS 트랜지스터(NM2)를 통하여 NMOS 트랜지스터(NM4)로 공급되므로, NMOS 트랜지스터(NM4)는 온 상태로 되고, 이에 따라 제2기준 전압 (VWT)이 셀 트랜지스터(TR)의 게이트로 공급된다.
셀 트랜지스터(TR)의 문턱 전압은 Vds가 된다. 공급된 제2기준 전압(VWT)에 의해 셀 트랜지스터(TR)가 온 상태로 되고, 비트 라인(BL)의 데이터가 자기 터널 접합(MTJ)에 저장된다.
라이트 동작의 경우에는 리드 동작에서 사용되는 제1기준 전압(VRD)보다 높은 제2기준 전압(VWT)이 셀 트랜지스터(TR)의 게이트로 공급되므로, 라이트 동작 동안에는 리드 동작보다 더 많은 전류가 셀 트랜지스터(TR)에 흐르고 이에 따라 데이터는 더 빠르게 자기 터널 접합(MTJ)에 라이트될 수 있다.
도 6은 본 발명의 실시 예에 따른 메모리 셀의 워드 라인에 공급되는 전압 변화의 타이밍을 나타내는 도면이다.
도 2부터 도 6을 참조하면, 반도체 장치(200A 또는 200')는 컨트롤러(100A)로부터 리드 커맨드(READ)와 라이트 커맨드(WRITE)를 교대로 수신한다.
리드 커맨드(READ)에 동기 되어 제1디코딩 신호(SRD)가 생성되고, 워드 라인 (WL)를 통해 셀 트랜지스터(TR)의 게이트로 제1디코딩 신호(SRD)에 동기된 제1기준 전압(VRD)이 공급된다.
이후, 라이트 커맨드(WRITE)에 동기 되어 제2디코딩 신호(SWD)가 생성되고, 워드 라인(WL)를 통해 셀 트랜지스터(TR)의 게이트로 제2디코딩 신호(SWD)에 동기된 제2기준 전압(VWT)이 공급된다.
결국, 리드 커맨드(READ) 또는 라이트 커맨드(WRITE)에 동기 되어, 셀 어레이(230A 또는 230'), 예컨대 메모리 코어로 동작 전압(OV=VRD 또는 OV=VWT 또)이 공급된다.
도 7a와 도 7b는 본 발명의 실시 예들에 따른 메모리 시스템들을 개념적으로 나타내는 도면이다.
도 7a를 참조하면, 컨트롤러(100B)는 컨트롤 유닛(110B)을 포함한다. 컨트롤러(100B)의 컨트롤 유닛(110B)은 커맨드(CMD), 전압 선택 신호(VOSS), 어드레스 (ADD), 및 데이터(DQ)를 MRAM(200B)으로 전송한다.
MRAM(200B)은 MRAM 셀 어레이(230A)와 제어 및 전압 생성 유닛(205B)을 포함한다. 제어 및 전압 생성 유닛(205B)의 커맨드 디코더(210)는 컨트롤 유닛(110B)으로부터 출력된 라이트 커맨드, 리드 커맨드 또는 기타 커맨드를 수신하고, 수신된 커맨드에 동기 되어(또는 응답하여) 제2디코딩 신호(SWD) 또는 제1디코딩 신호(SRD)를 생성한다.
제어 및 전압 생성 유닛(205B)의 전압 제어 및 생성기(220B)는 컨트롤 유닛 (110B)으로부터 전압 선택 신호(VOSS)와 커맨드 디코더(210)로부터 출력된 디코딩 신호(SRD 또는 SWD)에 기초하여 선택 전압(SV)을 생성하고 생성된 선택 전압(SV)을 MRAM 셀 어레이(230A)로 공급한다.
선택 전압(SV)은 제2디코딩 신호(SWD) 또는 제1디코딩 신호(SRD)에 동기 되어 생성될 수도 있고, 전압 선택 신호(VOSS)에만 응답하여 생성될 수 있다.
도 7a와 7b를 참조하면, 컨트롤러(100C)는 디바이스 변경 모니터링 유닛 2 (120)를 더 포함한다. 디바이스 변경 모니터링 유닛 2(120)는 컨트롤러(100C)의 온도 변경(temperature variation) 정보, 제조 변경(process variation) 정보, 및/또는 전압 변경(voltage variation) 정보 등을 모니터링하고 모니터링 결과를 컨트롤 유닛(110C)에 전송한다. 컨트롤 유닛(110C)은 상기 모니터링 결과에 따라 전압 선택 신호(VOSS), 라이트 커맨드 또는 리드 커맨드 등의 커맨드(CMD)를 전송한다.
MRAM(200C)은 도 7a의 MRAM(200B)과 달리 디바이스 변경 모니터링 유닛 1 (240)을 더 포함한다. 디바이스 변경 모니터링 유닛 1(240)는 온도 변경 정보, 제조 변경 정보, 전압 변경 정보, 및/또는 MRAM 셀의 저항값의 변경 등을 모니터링하고 모니터링 결과(MR)를 컨트롤러(100C) 또는 제어 및 전압 생성 유닛(205C)으로 송신한다.
MRAM(200C)에 포함된 MRAM 셀의 동작을 위한 선택 전압(SV)은 모니터링 결과 (MR)를 고려하여 선택될 수 있다.
컨트롤러(100C)는 MRAM(200C)으로부터 모니터링 결과(MR)를 수신할 수 있고, 디바이스 변경 모니터링 유닛 2(240)는 모니터링 결과(MR)를 수신하여 저장할 수 있다.
도 8a부터 도 8e는 도 7b에 도시된 디바이스 변경 모니터링 유닛 1의 실시 예들을 나타낸다.
도 7b와 도 8a를 참조하면, 디바이스 변경 모니터링 유닛 1(240A)은 PVT 정보 저장 장치(241)와 온도 센서(242)를 포함한다. 온도 센서(242)는 MRAM(200C)의 동작 중의 내부 온도 또는 외부 환경에 따른 온도를 감지하고 감지 결과(TIF)를 PVT 정보 저장 장치(241)에 저장한다.
PVT 정보 저장 장치(241)는 온도 센서(242)로부터 감지 결과, 즉 온도 정보 (TIF)를 수신하여 저장하고 실시간(real-time)으로 온도 정보(TIF)를 모니터링 결과(MR)로서 컨트롤러(100C) 또는 제어 및 전압 생성 유닛(205C)으로 전송한다. 온도 정보(TIF)는 온도 센서(242) 내부의 아날로그 디지털 변환기에 의해 생성될 수 있다.
도 7b와 도 8b를 참조하면, 디바이스 변경 모니터링 유닛 1(240B)은 PVT 정보 저장 장치(241)와 전압 센서(243)를 포함한다.
전압 센서(243)는 MRAM(200C) 내부, 예컨대 MRAM 셀의 현재 전압(PEV)을 수신하고, 현재 전압(PEV))과 기준 전압(REF)을 서로 비교하고, 비교의 결과를 아날로그 디지털 변환기(analog-to-digital(ATD))를 통해 현재 전압 정보(PVI)로서 PVT 정보 저장 장치(241)로 전송한다.
PVT 정보 저장 장치(241)는 현재 전압 정보(PVI)를 수신하여 저장한 후, 실시간으로 현재 전압 정보(PVI)를 모니터링 결과(MR)로서 컨트롤러(100C) 또는 제어 및 전압 생성 장치(205C)로 전송한다.
도 7b와 도 8c를 참조하면, 디바이스 변경 모니터링 유닛 1(240C)은 PVT 정보 저장 장치(241)와 초기 프로세스 변경 정보 저장 장치(244)를 포함한다.
초기 프로세스 변경 정보 저장 장치(244)는 MRAM(200C)의 제조 후 공정상의 상태에 대한 프로세스 변경 정보를 저장하고 저장된 프로세스 변경 정보(PRVI)를 PVT 정보 저장 장치(241)로 전송한다.
예컨대, 초기 프로세스 변경 정보 저장 장치(244)에는 MRAM 셀의 저항값이 저장될 수 있고, 블록별 MRAM 셀의 평균 저항값이 저장될 수 있고, 테스트를 통한 최적의 동작 전압을 위한 보정 값이 저장될 수 있다.
MRAM(200C)의 동작 전압(OV) 또는 선택 전압(SV)이 1.2V일 때, MRAM(200C) 제조 시의 오차를 고려하여 동작 전압(OV) 또는 선택 전압(SV) 1.2V에 대한 보정 값으로서 1.3V 또는 1.1V에 대한 정보가 초기 프로세스 변경 정보 저장 장치(244)에 저장될 수 있다.
PVT 정보 저장 장치(241)는 초기 프로세스 변경 정보(PRVI)를 수신하여 저장한 후, 실시간으로 초기 프로세스 변경 정보(PRVI)를 모니터링 결과(MR)로서 컨트롤러(100C) 또는 제어 및 전압 생성 장치(205C)로 전송한다.
도 7b와 도 8d를 참조하면, 디바이스 변경 모니터링 유닛 1(240D)은 PVT 정보 저장 장치(241)와 저항 센서(245)를 포함한다.
저항 센서(245)는 MRAM(200C)의 MRAM 셀에 포함된 MTJ의 저항값(RV)을 감지하고 감지의 결과에 따라 저항 정보(RI)를 생성하고 저항 정보(RI)를 PVT 정보 저장 장치(241)로 전송한다. 저항 정보(RI)는 실시간으로 모니터링 결과(MR)로서 컨트롤러(100C) 또는 제어 및 전압 생성 장치(205C)로 전송된다. 저장 정보(RI)는 저항 센서(245) 내부의 아날로그 디지털 변환기에 의해 생성될 수 있다.
도 7b와 도 8e를 참조하면, 디바이스 변경 모니터링 유닛 1(240E)은 PVT 정보 저장 장치(241), 온도 센서(242), 전압 센서(243), 초기 프로세스 변경 정보 저장 장치(244), 및 저항 센서(245)를 포함한다.
대응되는 정보(TIF, PVI, PRVI, 및/또는 RI)는 PVT 정보 저장 장치(241)로 송신되고, 모드 제어 신호(MDC)에 기초하여 선택기(241-1)는 정보(TIF, PVI, PRVI, 및/또는 RI) 중에서 적어도 하나를 선택한다. 예컨대, 모드 제어 신호(MDC)가 파워 절약 모드(Power Saving Mode)를 나타낼 때 선택기(241-1)는 어떠한 정보도 선택하지 않을 수 있다.
도 8a부터 도 8d에 도시된 바와 같이, 온도 센서(242), 전압 센서(243), 초기 프로세스 변경 정보 저장 장치(244), 및 저항 센서(245) 중에서 적어도 하나는 디바이스 변경 모니터링 유닛 1(240)에 구현될 수 있다.
예컨대, 디바이스 변경 모니터링 유닛 1(240)은 전압 센서(243)와 저항 센서 (245)만을 포함할 수 있다.
도 9a부터 도 9b는 본 발명의 실시 예들에 따른 전압 선택 신호와 전압 레벨을 나타내는 도면이다.
도 9a의 테이블 1은 도 7a 또는 7b의 전압 선택 신호(VOSS)와 전압 레벨을 나타낸다. 컨트롤러(100B 또는 100C)는 2-비트(bits) 전압 선택 신호(VOSS)를 MRAM(200B 또는 200C)으로 전송할 수 있다.
수신된 전압 선택 신호(VOSS)가 11, 10, 01, 또는 00일 때, 전압 제어 및 발생기(220B 또는 220C)는 수신된 2-비트 전압 선택 신호(VOSS)에 해당하는 전압 레벨(SV 또는 OV)로서 2.5V, 2.0V, 1.5V, 또는 1.0V가 선택될 수 있다.
도 9b의 테이블 2는 도 7a 또는 7b의 전압 선택 신호(VOSS)와 전압 레벨을 나타낸다. 컨트롤러(100B 또는 100C)는 3-비트 전압 선택 신호(VOSS)를 MRAM(200B 또는 200C)으로 전송할 수 있다.
수신된 전압 선택 신호(VOSS)가 000, 001, ..., 110, 또는 111일 때, 전압 제어 및 발생기(220B 또는 220C)는 수신된 3-비트 전압 선택 신호(VOSS)에 해당하는 전압 레벨(SV 또는 OV)로서 1.0V, 1.5V, ..., 4.0V, 및 4.5V 중의 어느 하나 또는 1.0 V, 2.0 V, ..., 7.0V, 및 8.0V 중에 어느 하나를 선택할 수 있다.
예컨대, 전압 제어 및 발생기(220B 또는 220C)는 전압 선택 신호(VOSS) 및/또는 디바이스 변경 정보 모니터링 유닛 1(240)에 의해 생성된 모리터링 결과(MR)를 참조하여 선택 전압(SV) 또는 동작 전압(OV)을 선택할 수 있다.
도 9c는 도 5의 MRAM 셀의 셀 트랜지스터의 셀 전압과 셀 전류의 관계를 나타낸다.
도 9c에는, 상기 MRAM 셀(CT)의 셀 트랜지스터(TR)의 게이트(Gate)에 인가되는 게이트 전압(Vgate)에 따라, 셀 트랜지스터(TR)에 인가되는 전압(Vds)과 MRAM 셀(CT)의 소스와 드레인에 흐르는 전류(Ids)의 관계가 도시되어 있다. MRAM 셀(CT)의 셀 트랜지스터(TR)의 게이트에 공급되는 전압(Vgate)이 높을수록 MRAM 셀(CT)에 흐르는 전류(Ids)의 량이 증가한다. 예컨대,, MRAM 셀(CT)에 데이터를 라이트하는 경우, 워드라인(Word Line)에 인가되는 게이트 전압(Vgate)이 높을수록 라이트(Write) 속도가 증가한다.
도 10은 본 발명의 실시 예에 따른 백 바이어스 전압을 공급받는 MRAM을 포함하는 메모리 시스템을 나타내는 도면이다.
도 10을 참조하면, 컨트롤러(100D)는 컨트롤 유닛(110D)을 포함하고, 컨트롤 유닛(110D)은 커맨드(CMD), 리셋 신호(RES), 및 어드레스(ADD)를 전송하고, 데이터 (DQ)를 송수신한다. 제어 신호는 커맨드(CMD)와 리셋 신호(RES)를 포함한다.
MRAM(200D)은 복수의 MRAM 셀들을 포함하는 MRAM 셀 어레이(230A), 제어 및 전압 생성 유닛(205D), 및 디바이스 변경 모니터링 유닛(240)을 포함한다.
제어 및 전압 생성 장치(205D)에 포함된 전압 제어 및 생성기(220D)는 제어 신호에 포함된 리셋 신호(RES)에 응답하여 백 바이어스 신호(Vbb)를 생성한다. 실시 예에 따라, 백 바이어스 신호(Vbb)는 커맨드 디코더(210)로부터 생성된 제2디코딩 신호(SWD) 또는 제1디코딩 신호(SRD)에 기초하여 생성될 수 있다.
즉, 백 바이어스 신호(Vbb)는 리셋 신호(RES) 및/또는 디코딩 신호(SWD 또는 SRD)에 기초하여 생성될 수 있다.
도 11a부터 도 11c는 본 발명의 실시 예들에 따른 셀 트랜지스터에 다양한 백 바이어스 전압을 공급하는 방법들을 나타내는 도면이다.
도 10, 및 도 11a부터 도 11c를 참조하면, 도 11a에서 MRAM 셀(CT1)은 비트라인(BL), 워드 라인(WL)과 소스 라인(SL)에 접속되고, 메모리 소자인 저항 터널 접합(MTJ)은 비트 라인(BL)과 셀 트랜지스터(TR)의 드레인 사이에 위치한다.
워드 라인(WL)으로 동작 전압(OV)이 공급되면 셀 트랜지스터(TR)의 채널을 통해 셀 전류(Ids)가 흐르게 된다. MRAM 셀(CT1)에 대한 동작을 시작하기 위한 리셋 신호(RES) 및/또는 커맨드(예컨대, 리드 커맨드 또는 라이트 커맨드)에 동기 되어 네거티브 백 바이어스 전압(Vbb)이 셀 트랜지스터(TR)로 공급된다.
워드 라인(WL)으로 공급되는 동작 전압(OV) 및/또는 셀 트랜지스터(TR)로 공급되는 네거티브 백 바이어스 전압(Vbb)은 MRAM 셀(CT1)의 문턱 전압(Vth)을 결정한다. 예컨대, 네거티브 백 바이어스 전압(Vbb)이 셀 트랜지스터(TR)로 공급되면, 셀 트랜지스터(TR)에서 발생하는 누설 전류(leakage current)는 감소하고 이에 따라 문턱 전압(Vth)은 증가한다.
도 11b는 컨트롤러(100D)로부터 라이트 커맨드(CMD)가 출력될 경우에만, 제어 및 전압 생성 유닛(205D)은 셀 트랜지스터(TR)로 포지티브 백 바이어스 전압 (Vbb)을 공급한다. 예컨대, 포지티브 백 바이어스 전압(Vbb)이 증가하면, 셀 트랜지스터(TR)의 문턱 전압(Vth)은 감소하고 셀 전류(Ids)는 증가한다.
도 11c을 참조하면, MRAM(200D)의 온도, 동작 전압, 및 초기 프로세스 상태에 따라, 다양한 백 바이어스 전압(Vbb)이 셀 트랜지스터(TR)로 공급될 수 있다. 예컨대, MRAM(200D)의 주위 온도가 증가 또는 감소함에 따라, 백 바이어스 전압 (Vbb)은 다양하게 조절될 수 있다.
도 12a는 본 발명의 실시 예들에 따른 백 바이어스 전압과 문턱 전압의 변화를 나타내는 도면이다.
도 11a부터 도 11c, 및 도 12a를 참조하면, 백 바이어스 전압(Vbb)이 네가티브(-Vbb)로부터 포지티브(+Vbb)로 변화함에 따라 셀 트랜지스터(TR)의 문턱 전압(Vth)은 변화한다. 셀 트랜지스터(TR)로 포지티브 백 바이어스 전압(Vbb)이 공급되기 시작하면서 문턱 전압(Vth)은 급격하게 감소한다.
도 12b는 본 발명의 실시 예들에 따른 백 바이어스 전압과 셀 트랜지스터의 셀 전류의 변화를 나타내는 도면이다.
도 11a부터 도 11c, 및 도 12b를 참조하면, 백 바이어스 전압(Vbb)이 네가티브(-Vbb)로부터 포지티브(+Vbb)로 변화함에 따라, 셀 트랜지스터(TR)에 흐르는 셀 전류(Ids)는 변화한다. 셀 트랜지스터(TR)에 포지티브 백 바이어스 전압(Vbb)이 공급되기 시작하면서 셀 전류(Ids)는 급격하게 증가한다.
도 13은 본 발명의 다른 실시 예에 따른 메모리 시스템을 나타내는 도면이다.
도 8e와 도 13을 참조하면, 컨트롤러(100E)는 컨트롤 유닛(110E)과 디바이스 변경 모니터링 유닛 2(120)를 포함한다.
MRAM(200E)은 MRAM 셀 어레이(230A), 제어 및 전압 생성 유닛(205E), 및 디바이스 변경 모니터링 유닛 1(240E)을 포함한다.
컨트롤러(100E)는 커맨드(CMD), 리셋 신호(RES), 전압 선택 신호(VOSS), 어드레스(ADD), 및 데이터(DQ)를 MRAM(200E)으로 전송한다.
제어 및 전압 생성 유닛(205E)은 커맨드 디코더(210)와 전압 제어 및 생성기 (220E)를 포함한다.
커맨드 디코더(210)는 커맨드(CMD)와 동기된 제2디코딩 신호(SWD) 또는 제1디코딩 신호(SRD) 생성하고, 생성된 디코딩 신호(SWD 또는 SRD)를 전압 제어 및 생성기(220E)로 전송한다.
결국, 제어 및 전압 생성 유닛(205E)은 커맨드(예컨대, 리드 커맨드 또는 라이트 커맨드) 및/또는 전압 선택 신호(VOSS))에 동기 되어 동작 전압(OV)을 생성한다.
본 명세서에서 설명된 동작 전압(OV)은 선택 전압(SV) 또는 백 바이어스 전압(Vbb)을 의미할 수 있다. 실시 예에 따라, 동작 전압(OV), 선택 전압(SV), 및 백 바이어스 전압(Vbb)은 동일한 레벨 또는 서로 다른 레벨일 수 있다. 실시 예에 따라 복수의 파워 라인들을 갖는 전압 제어 및 생성기(220E)를 통해 적어도 하나의 동작 전압은 병렬적으로 적어도 하나의 MRAM 셀로 공급될 수 있다.
동작 전압(OV)은 MRAM 셀 어레이(230A)의 구성에 따라 MRAM 셀 어레이(230A) 전체에 동일하게 공급될 수도 있고, 뱅크 단위, 블록 단위, 또는 세그먼트 단위 등으로 부분적으로 인가될 수 있다.
디바이스 변경 모니터링 유닛 1(240E)은 도 8e에 도시된 바와 같이 PVT 정보 저장 장치(241), 온도 센서(242), 전압 센서(243), 초기 프로세스 변경 정보 저장장치(244), 및 저항 센서(245)를 포함할 수 있다.
실시 예들에 따라, 디바이스 변경 모니터링 유닛 1(240E)은 도 8a부터 도 8d를 참조하여 설명된 디바이스 변경 모니터링 유닛 1(240A~240D) 중에서 어느 하나로 구현될 수도 있다.
14는 본 발명의 실시 예에 따른 메모리 시스템의 동작 방법을 나타내는 도면이다.
도 1부터 도 14를 참조하면, 컨트롤러(100A, 100B, 100C, 100D, 또는 100E, 집합적으로(collectively) 100)는 커맨드(예컨대, 리드 커맨드 또는 라이트 커맨드) 및/또는 전압 선택 신호(VOSS))를 MRAM(200A, 200B, 200C, 200D, 또는 200E, 집합적으로 200)으로 전송한다(S11).
MRAM(200)은 커맨드(예컨대 리드 커맨드 또는 라이트 커맨드) 및/또는 전압 선택 신호(VOSS)를 수신한다(S12).
온도 센서(242), 전압 센서(243), 초기 프로세스 변경 정보 저장 장치(244), 및 저항 센서(245) 중에서 적어도 하나를 포함하는 디바이스 변경 모니터링 유닛 1 (240A, 240B, 240C, 240D, 또는 240E, 집합적으로 240)로부터 생성된 모니터링 결과(MR)는 MRAM 셀(CT, CT1, CT2, 또는 CT3, 집합적으로 CT)의 동작 전압(OV)을 생성 위해 참조된다(S13).
컨트롤러(100)로부터 출력된 제어 신호(CS))에 동기되어 동작 전압(OV)으로서 선택 전압(SV) 또는 백 바이어스 전압(Vbb)이 생성된다(S14).
선택 전압(SV) 또는 백 바이어스 전압(Vbb)이 MRAM 셀 어레이(230A)에 포함된 복수의 MRAM 셀들(CT) 각각의 셀 트랜지스터(TR)로 공급된다(S15).
도 15는 옵티컬 링크들을 포함하는 본 발명의 실시 예에 따른 메모리 시스템을 나타내는 도면이다.
도 15를 참조하면, 메모리 시스템은 컨트롤러(1000A)와 메모리 장치(2000A)를 포함한다.
구성 요소들(1200A와 1300A)을 제외하면 컨트롤러(100)의 구조와 기능은 컨트롤러(1000A)의 구조와 기능과 실질적으로 동일하다.
컨트롤러(1000A)는 컨트롤 유닛(1100A)과, 전기 신호를 광신호로 변경해 주는 전광 변환 장치(electrical-to-optical(E/O))를 포함하는 광 송신기(1200A)와 광 신호를 전기 신호로 변경해 주는 광전 변환 장치(optical-to-electrical(O/E))를 포함하는 광 수신기(1300A)를 포함한다.
메모리 장치(2000A)는 MRAM 코어(2100A), 광신호를 전기 신호로 변경해 주는 광전 변환 장치(O/E)를 포함하는 광 수신기(2200A), 및 전기 신호를 광신호로 변경해 주는 전광 변환 장치(E/O)를 포함하는 광 송신기(2300A)를 포함한다.
메모리 장치(2000A)의 구조와 동작은 도 1부터 도 14를 참조하여 설명된 메모리 장치(200)의 구조와 동작과 실질적으로 동일하다.
컨트롤러(1000A)와 메모리 장치(2000A) 사이에는 데이터를 송수신하기 위한 옵티컬 링크 0(Optical Link 0; 1500)과 옵티컬 링크 1(Optical Link 1; 1501)이 연결된다. 다른 실시 예에 따라, 컨트롤러(1000A)와 메모리 장치(2000A)는 하나의 옵티컬 링크를 통하여 데이터를 송수신을 할 수 있다.
도 16a부터 도 16c는 본 발명의 실시 예들에 따른 메모리 시스템들이 TSV (through-silicon via)들을 통해 적층된 구조를 나타내는 도면이다.
도 16a를 참조하면, 최하위층에 컨트롤러(110)를 포함하는 인터페이스 칩 (interface chip; 2510)이 위치하고, 그 위로 MRAM(200)을 포함하는 MRAM 칩(2610)이 위치한다. 인터페이스 칩(2510)은 컨트롤 유닛(110A, 110B, 110C, 110D, 또는 110E, 집합적으로 110)과 디바이스 변경 모니터링 유닛(DVMU2; 120)을 포함한다.
MRAM 칩(2610)은 제어 및 전압 발생 유닛(205A, 205B, 205C, 205D, 또는 205E, 집합적으로 205)과 디바이스 변경 모니터링 유닛(DVMU1; 120)을 포함한다.
디바이스 변경 모니터링 유닛(DVMU1 또는 DVMU2)으로부터 생성된 모니터링 결과는 접속 수단들(2520), 예컨대 TSV들(through silicon vias)과 범프들(bumps)을 통해 대응되는 칩(2510 또는 2610)으로 전달될 수 있다. 예컨대, 적층 칩의 개수는 1 또는 그 이상 일 수 있다. TSV들은 수직 전기 접속들(vertical electrical connections)의 일 예이다.
도 16b를 참조하면, 대응되는 두 개의 칩들(2510과 2511, 및 2511과 2610) 사이에는 각각의 마그네틱 필드 보호 층(magnetic field protection layer; 2530)이 위치한다.
각각의 마그네틱 필드 보호 층(2530)은 동작 전압(OV)의 공급에 따라 대응되는 두 개의 칩들(2510과 2511, 및 2511과 2610) 사이에서 발생하는 마그네틱 필드 (magnetic field)를 차단할 수 있다.
이에 따라, MRAM 칩들(2511과 2610) 각각이 안정적으로 동작할 수 있으므로, MRAM 칩들(2511과 2610) 각각에 포함된 MRAM 셀에서 발생하는 데이터 오류가 방지될 수 있다. 또한, 각각의 마그네틱 필드 보호 층(2530)은 실시간으로 생성되고 전송되는 모니터링 결과에 따른 동작 전압의 변경을 줄일 수도 있다.
도 16c를 참조하면, 마그네틱 필드 보호층(magnetic field protection layer; 2530)이 최상위층에 위치함으로써 외부로부터의 마그네틱 필드를 차단하는 효과 있다. 도 16c에 도시된 도면 번호들(2511과 2513)은 MRAM 칩을 의미하고, MRAM 칩들(2511과 2513) 각각과 인터페이스 칩(2510)은 TSV들과 범프들을 통해 서로 접속된다. 도 16c의 구조에 따라 적층 칩들(2510, 2511 및 2513) 전체의 오동작은 감소할 수 있다.
도 17a부터 도 17d는 본 발명의 실시 예들에 따른 메모리 시스템들의 다양한 인터페이스들을 나타내는 도면이다.
도 17a부터 도 17d에 도시된 각 메모리 시스템의 각 메모리 장치(2000B, 2000C, 2000D, 또는 2000E, 집합적으로 2000)의 MRAM 코어(2100B, 2100C, 2100D, 또는 2100E, 집합적으로 2100)는 제어 및 전압 생성 유닛(205)과 디바이스 변경 모니터링 유닛 1(240)을 포함한다.
도 17a를 참조하면, 메모리 시스템은 컨트롤러(1000B)와 메모리 장치(2000B)를 포함한다. 컨트롤러(100)와 실질적으로 동일한 기능을 수행할 수 있는 컨트롤러 (1000B)는 컨트롤 유닛(110)과 실질적으로 동일한 기능을 수행할 수 있는 컨트롤 유닛(1100B)과 입출력 회로(1200B)를 포함한다.
메모리 장치(2000B)는 센싱 및 저장회로(2110)를 더 포함하는 MRAM 코어 (2100B)와 입출력 회로(2200B)를 포함한다.
컨트롤러(1000B)의 입출력 회로(1200B)는 커맨드(CMD), 제어 신호(CS), 주소 (ADD), 및 데이터 스트로브 신호(DQS)를 메모리 장치(2000B)로 송신하고, 데이터 (DQ)를 송수신하는 인터페이스를 포함한다.
메모리 장치(2000B)의 입출력 회로(2200B)는 커맨드(CMD), 제어 신호(CS), 어드레스(ADD), 및 데이터 스트로브 신호(DQS)를 수신하고, 데이터(DQ)를 송수신하는 인터페이스를 포함한다.
도 17b를 참조하면, 컨트롤러(1000C)의 입출력 회로(1200C)는 컨트롤 유닛 (1100C)의 제어에 따라 칩 선택 신호(CSS)와 어드레스(ADD)를 하나의 패킷 (CSS/ADD PACKET)으로 송신하고, 데이터(DQ)를 송수신하는 인터페이스를 포함한다.
메모리 장치(2000C)의 입출력 회로(2200C)는 MRAM 코어(2100C)와 컨트롤러 (1000C)의 입출력 회로(1200C) 사이에서 주고받는 신호들(CSS/ADD PACKET과 DQ)을 인터페이싱한다.
도 17c를 참조하면, 컨트롤러(1000D)의 입출력 회로(1200D)는 칩 선택신호 (CSS), 어드레스(ADD), 및 라이트 데이터(WDATA)를 하나의 패킷(CSS/ADD/WDATA PACKET)으로 송신하고, 리드 데이터(RDATA)를 수신을 하는 인터페이스를 포함한다.
메모리 장치(2000D)의 입출력 회로(2200D)는 MRAM 코어(2100D)와 컨트롤러 (1000D)의 입출력 회로(1200D) 사이에서 주고받는 신호들(CSS/ADD/WDATA PACKET와 RDATA)을 인터페이싱한다.
도 17d를 참조하면, 컨트롤러(1000E)의 입출력 회로(1200E)는 컨트롤 유닛(1100E)의 제어에 따라 커맨드(CMD), 어드레스(ADD), 및 데이터(DQ)를 송수신하고 칩 선택 신호(CSS)를 수신하는 인터페이스를 포함한다.
메모리 장치(2000E)의 입출력 회로(2200E)는 MRAM 코어(2100E)와 컨트롤러 (1000E)의 입출력 회로(1200E) 사이에서 주고받는 신호들(CMD/ADD/DQ와 CSS)을 인터페이싱한다.
도 18a와 도 18b는 본 발명의 실시 예들에 따른 메모리 시스템들의 버스 연결을 나타내는 도면이다.
도 18a를 참조하면, 메모리 시스템은 CPU(3100), 유저 인터페이스(3200), 및 MRAM(3500)을 포함한다. 각 구성 요소(3100, 3200, 및 3500)는 시스템 버스(3250)를 통해 연결된다.
MRAM(3500)은 제어 및 전압 생성 유닛(205)과 디바이스 변경 모니터링 유닛 1(240)을 포함하는 회로 블록(3550)을 포함한다.
도 18b을 참조하면, 시스템 버스(4250)를 통해 메모리 시스템(4500), CPU (4100), RAM(4200), 유저 인터페이스(4300)와 모뎀(4400)이 연결된다.
메모리 시스템(4500)은 메모리 컨트롤러(4510)와 MRAM(4520)을 포함한다.
메모리 컨트롤러(4510)의 구조와 기능은 본 명세서에서 설명된 컨트롤러 (100)의 구조와 기능과 실질적으로 동일하고, MRAM(4520)의 구조와 기능은 본 명세서에서 설명된 MRAM(200)의 구조와 기능과 실질적으로 동일하다.
본 명세서에서는 다양한 실시 예들을 설명하기 위해 동일한 명칭을 갖는 구성 요소에 서로 다른 도면 부호를 사용하였으나, 동일한 명칭은 동일 또는 유사한 구조와 기능을 갖는다.
본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100A~100E, 1000A~1000E; 컨트롤러
110A~110E, 1100A~1100E; 컨트롤 유닛
200A~200E; MRAM
205A~205E; 제어 및 전압 생성 유닛
210; 커맨드 디코더
220A~220E; 전압 제어 및 생성기
240A~240E; 디바이스 변경 모니터링 유닛
230A; MRAM 셀 어레이

Claims (10)

  1. 제어 신호를 생성하기 위한 제어 유닛을 포함하는 메모리 컨트롤러;
    MRAM(magneto-resistive random access memory) 셀을 포함하는 MRAM 셀 어레이와, 상기 MRAM 셀을 구동하기 동작 전압을 생성하는 제어 및 전압 발생 유닛을 포함하는 MRAM; 및
    상기 제어 및 전압 발생 유닛은 상기 제어 신호에 동기되어 상기 동작 전압을 생성하는 메모리 시스템.
  2. 제1항에 있어서, 상기 제어 및 전압 발생 유닛은,
    상기 제어 신호에 동기된 디코딩 신호를 생성하는 커맨드 디코더; 및
    상기 디코딩 신호에 동기된 상기 제어 전압을 발생하는 전압 조절 및 발생기를 포함하는 메모리 시스템.
  3. 제1항에 있어서, 상기 MRAM 셀은,
    하나의 트랜지스터와 하나의 자기 터널 접합(magnetic tunnel junction (MTJ))을 포함하는 메모리 시스템.
  4. 제3항에 있어서, 상기 전압 조절 및 발생기는,
    적어도 2개의 기준 전압들을 생성하기 위한 기준 전압 생성기;
    상기 디코딩 신호에 기초하여 생성된 선택 신호들에 응답하여 상기 적어도 2개의 기준 전압들 중에서 어느 하나를 상기 동작 전압으로서 상기 MRAM 셀로 공급하는 전압 선택 유닛; 및
    상기 디코딩 신호에 응답하여 상기 선택 신호들을 생성하는 전압 선택 제어 유닛을 포함하는 메모리 시스템.
  5. 제1항에 있어서, 상기 전압 조절 및 발생기는,
    복수의 기준 전압들을 발생하는 기준 전압 생성기; 및
    상기 제어 신호로 사용되는 리드 커맨드에 동기된 제1디코딩 신호에 기초하여 상기 복수의 기준 전압들 중에서 어느 하나를 상기 동작 전압으로서 상기 MRAM 셀로 공급하고,
    상기 제어 신호로 사용되는 라이트 커맨드에 동기된 제2디코딩 신호에 기초하여 상기 복수의 기준 전압들 중에서 다른 하나를 상기 동작 전압으로서 상기 MRAM 셀로 공급하는 전압 선택 유닛을 포함하고,
    상기 어느 하나의 레벨은 상기 다른 하나의 레벨보다 낮은 메모리 시스템.
  6. 커맨드와 전압 선택 신호를 생성하기 위한 제어 유닛을 포함하는 메모리 컨트롤러; 및
    MRAM(magnetic random access memory) 셀을 포함하는 MRAM 셀 어레이와, 상기 MRAM 셀의 동작을 위한 동작 전압을 생성하는 제어 및 전압 발생 유닛을 포함하는 MRAM을 포함하고,
    상기 제어 및 전압 발생 유닛은,
    상기 커맨드에 응답하여 디코딩 신호를 생성하는 커맨드 디코더; 및
    상기 디코딩 신호와 상기 전압 선택 신호에 기초하여 상기 동작 전압을 생성하는 전압 제어 및 발생기를 포함하는 메모리 시스템.
  7. 제6항에 있어서, 상기 메모리 컨트롤러는,
    상기 메모리 컨트롤러의 온도 변경, 제조 변경, 및 전압 변경 중에서 적어도 하나를 모니터링하는 디바이스 변경 모니터링 유닛; 및
    상기 디바이스 변경 모니터링 유닛의 출력 신호에 기초하여 상기 커맨드와 상기 전압 선택 신호를 생성하는 제어 유닛을 포함하는 메모리 시스템.
  8. 제6항에 있어서, 상기 MRAM은,
    상기 MRAM의 온도 변경, 제조 변경, 및 전압 변경 중에서 적어도 하나를 모니터링하고 모니터링 결과를 상기 메모리 컨트롤러 또는 상기 전압 제어 및 발생기로 전송하는 디바이스 변경 모니터링 유닛을 더 포함하고,
    상기 메모리 컨트롤러는 상기 모니터링 결과를 이용하여 상기 전압 선택 신호를 생성하거나 상기 전압 제어 및 발생기는 상기 모니터링 결과에 기초하여 상기 동작 전압을 조절하는 메모리 시스템.
  9. 커맨드와 리셋 신호를 생성하기 위한 제어 유닛을 포함하는 메모리 컨트롤러; 및
    MRAM(magnetic random access memory) 셀을 포함하는 MRAM 셀 어레이와, 상기 MRAM 셀을 구동하기 위한 백 바이어스 전압을 생성하는 제어 및 전압 발생 유닛을 포함하는 MRAM을 포함하고,
    상기 제어 및 전압 발생 유닛은,
    상기 커맨드에 동기된 디코딩 신호를 생성하는 커맨드 디코더; 및
    상기 디코딩 신호와 상기 리셋 신호에 응답하여 상기 백 바이어스 전압을 생성하는 전압 제어 및 발생기를 포함하는 메모리 시스템.
  10. 제9항에 있어서,
    상기 MRAM 셀은 셀 트랜지스터와 자기 터널 접합을 포함하고,
    상기 전압 제어 및 발생기는 상기 셀 트랜지스터로 상기 백 바이어스 전압을 공급하고,
    상기 커맨드는 라이트 커맨드 또는 리드 커맨드인 메모리 시스템.
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