KR20240006481A - 반도체 기억장치 - Google Patents

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KR20240006481A
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카오루 모리
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윈본드 일렉트로닉스 코포레이션
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Abstract

[과제] 사용 시의 환경(예를 들어, 전원전압이나 온도 등)의 변화에 따라서 동작 타이밍을 적절하게 제어하는 것이 가능한 반도체 기억장치를 제공한다.
[해결 수단] 반도체 기억장치는, 반도체 기억장치의 온도를 검출하는 온도 센서(18)와, 반도체 기억장치의 전원전압을 검출하는 전압검출부(링 발진기(14) 및 카운터(15))와, 전원투입 후에 온도 센서(18)에 의해서 검출된 온도, 및 전원투입 후에 전압검출부에 의해서 검출된 전원전압에 따라서, 반도체 기억장치 내의 동작 타이밍을, 소정의 기준을 충족시키도록 제어하는 제어부(10)를 포함한다.

Description

반도체 기억장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 기억장치에 관한 것이다.
예를 들면 DRAM(Dynamic Random Access Memory) 등의 반도체 기억장치에 있어서는, 신호의 전송 속도 등의 고속화에 따라서, 동작 타이밍을 적절하게 제어하는 것이 요구되고 있다.
예를 들면, 특허문헌 1에 기재된 기술에서는, 전원투입 후에, 반도체 기억장치의 PVT(프로세스/전원전압/온도) 변동에 의존하는 특성을 갖는 링 발진기로부터 출력된 신호의 상승 에지 또는 하강 에지의 수에 따라서, 내부 클록의 동작 타이밍(셋 업 타임 및 홀드 타임)을 제어하도록 되어 있다.
그런데, 이러한 링 발진기는, 전원전압이 높을수록 또는 온도가 높을수록, 출력된 신호의 상승 에지 또는 하강 에지의 수가 많아지고, 전원전압이 낮을수록 또는 온도가 낮을수록, 출력된 신호의 상승 에지 또는 하강 에지의 수가 적어진다는 특성을 지니고 있다. 따라서, 링 발진기로부터 출력된 신호의 상승 에지 또는 하강 에지의 수에만 의거해서, 반도체 기억장치의 사용 시의 환경(예를 들어, 온도 및 전원전압 등)의 모든 패턴(예를 들어, 저온에서 저전압, 저온에서 고전압, 고온에서 저전압, 고온에서 고전압 등)에 대해서 요구 성능(사양)을 충족시키도록 동작 타이밍을 제어하는 것이 곤란했다.
또, 특허문헌 1에 기재된 기술에서는, 내부 클록의 동작 타이밍이 전원투입 후에 한번밖에 제어되지 않으므로, 반도체 기억장치의 사용 시의 환경의 경시적인 변화에 따라서, 동작 타이밍을 적절하게 제어하는 것이 곤란해질 우려가 있었다.
본 발명은 상기 과제를 감안해서 이루어진 것으로, 사용 시의 환경에 따라서 동작 타이밍을 보다 적절하게 제어하는 것이 가능한 반도체 기억장치를 제공하는 것을 목적으로 한다.
상기 과제를 해결하기 위하여, 본 발명은, 반도체 기억장치로서, 상기 반도체 기억장치의 온도를 검출하는 온도 센서와, 상기 반도체 기억장치의 전원전압을 검출하는 전압검출부와, 전원투입 후에 상기 온도 센서에 의해서 검출된 온도, 및, 전원투입 후에 상기 전압검출부에 의해서 검출된 전원전압에 따라서, 상기 반도체 기억장치 내의 동작 타이밍을, 소정의 기준을 충족시키도록 제어하는 제어부를 포함하는, 반도체 기억장치를 제공한다(발명 1).
이러한 발명(발명 1)에 따르면, 전원투입 후에 온도 센서에 의해서 검출된 온도와, 전원투입 후에 전압검출부에 의해서 검출된 전원전압에 따라서, 반도체 기억장치 내의 동작 타이밍이 소정의 기준을 충족시키도록 제어되므로, 온도 및 전원전압의 모든 패턴(예를 들어, 저온에서 저전압, 저온에서 고전압, 고온에서 저전압, 고온에서 고전압 등)에 대해서 소정의 기준(예를 들어, 요구 성능 등)을 충족시키도록 동작 타이밍을 제어하는 것이 가능하게 된다. 이것에 의해, 예를 들어, 링 발진기로부터 출력된 신호의 상승 에지 또는 하강 에지의 수에만 의거해서 동작 타이밍을 제어할 경우와 비교해서, 사용 시의 환경에 따라서 동작 타이밍을 보다 적절하게 제어할 수 있으므로, 전송 속도 등의 고속화에 적응해서 성능을 향상시키는 것이 가능한 반도체 기억장치를 실현할 수 있다. 또, 이러한 발명(발명 1)에 따르면, 예를 들어, 전원투입 후의 임의의 타이밍마다 동작 타이밍을 제어하는 것이 가능하게 되므로, 반도체 기억장치의 사용 시의 환경의 경시적인 변화에 따라서, 동작 타이밍을 적절하게 제어할 수 있다.
상기 발명(발명 1)에 있어서는, 상기 제어부는, 상기 반도체 기억장치에 전원이 투입된 경우에 실행되는 파워 업 시퀀스에 있어서 상기 반도체 기억장치 내의 동작 타이밍을 제어해도 된다(발명 2).
이러한 발명(발명 2)에 따르면, 전원이 투입되고 나서 반도체 기억장치가 통상의 동작을 개시할 때까지의 사이에, 해당 반도체 기억장치의 온도 및 전원전압에 의거해서, 동작 타이밍을 적절하게 제어할 수 있다.
상기 발명(발명 1 내지 2)에 있어서는, 상기 제어부는, 소정의 커맨드가 상기 반도체 기억장치에 입력된 경우에 상기 반도체 기억장치 내의 동작 타이밍을 제어해도 된다(발명 3).
이러한 발명(발명 3)에 따르면, 예를 들어, 소정의 커맨드가 반도체 기억장치에 입력될 때마다, 해당 커맨드가 입력되었을 때의 반도체 기억장치의 온도 및 전원전압에 의거해서, 동작 타이밍을 적절하게 제어하는 것이 가능하게 되므로, 반도체 기억장치의 사용 시의 환경의 경시적인 변화에 따라서, 동작 타이밍을 적절하게 제어할 수 있다.
상기 발명(발명 3)에 있어서는, 상기 제어부는, 상기 소정의 커맨드가 실행되기 전에 상기 반도체 기억장치 내의 동작 타이밍을 제어해도 된다(발명 4).
이러한 발명(발명 4)에 따르면, 제어 후의 동작 타이밍에 의거해서 소정의 커맨드를 실행하는 것이 가능하게 되므로, 사용 시의 환경에 따라서 해당 커맨드를 적절하게 실행할 수 있다.
상기 발명(발명 1 내지 4)에 있어서는, 상기 제어부는, 상기 반도체 기억장치가 리프레시 동작을 필요로 하는 메모리를 구비할 경우에, 상기 메모리의 리프레시 동작의 실행 중에 상기 반도체 기억장치 내의 동작 타이밍을 제어해도 된다(발명 5).
이러한 발명(발명 5)에 따르면, 예를 들어, 메모리의 리프레시 동작이 실행될 때마다, 해당 리프레시 동작이 실행되고 있을 때의 반도체 기억장치의 온도 및 전원전압에 의거해서, 동작 타이밍을 적절하게 제어하는 것이 가능하게 되므로, 반도체 기억장치의 사용 시의 환경의 경시적인 변화에 따라서, 동작 타이밍을 적절하게 제어할 수 있다. 또한, 이러한 발명(발명 5)에 따르면, 리프레시 동작의 실행 중(즉, 소정의 커맨드(예를 들어, 판독 커맨드나 기입 커맨드 등의 액티브 커맨드 등)가 실행되지 않는 사이)에 동작 타이밍을 제어하는 것이 가능하게 되므로, 소정의 커맨드의 실행을 방해하는 일 없이 동작 타이밍의 제어를 행할 수 있다.
상기 발명(발명 1 내지 5)에 있어서는, 상기 제어부는, 상기 온도 센서에 의해서 검출된 온도와, 상기 전압검출부에 의해서 검출된 전원전압과, 상기 반도체 기억장치 내의 동작 타이밍의 지연량이 대응된 룩업 테이블을 이용해서, 상기 동작 타이밍을 제어해도 된다(발명 6).
이러한 발명(발명 6)에 따르면, 검출된 온도 및 전원전압에 대응하는 동작 타이밍의 지연량을 룩업 테이블로부터 추출하고, 추출한 동작 타이밍의 지연량에 의거해서, 동작 타이밍을 적절하고도 용이하게 제어할 수 있다.
상기 발명(발명 6)에 있어서는, 상기 전압검출부는, 상기 전원전압에 의해서 동작하는 소정의 링 발진기로부터 출력된 신호의 토글 횟수에 의거해서 상기 전원전압을 검출해도 된다(발명 7).
이러한 발명(발명 7)에 따르면, 예를 들어, 링 발진기로부터 출력된 신호의 토글 횟수가 많을수록 전원전압이 높다고 검출하고, 해당 신호의 토글 횟수가 적을수록 전원전압이 낮다고 검출하는 것이 가능하게 되므로, 해당 신호의 토글 횟수를 이용해서 동작 타이밍을 적절하게 제어할 수 있다.
여기서, 반도체 기억장치의 전원전압이 높은 것과, 반도체 기억장치의 프로세스가 고속인 것은 마찬가지의 영향을 초래하고, 반도체 기억장치의 전원전압이 낮은 것과, 반도체 기억장치의 프로세스가 저속인 것은 마찬가지의 영향을 초래한다. 따라서, 반도체 기억장치의 전원전압의 전원전압이 높다고 검출하는 것은, 실제로는, 반도체 기억장치의 프로세스가 고속이라고 검출하는 것이어도 되고, 반도체 기억장치의 전원전압이 낮다고 검출하는 것은, 실제로는, 반도체 기억장치의 프로세스가 저속이라고 검출하는 것이어도 된다. 또, 이하의 설명에서는, 반도체 기억장치의 프로세스(예를 들어, 고속, 중속 또는 저속)가, 대응하는 전원전압(예를 들어, 고전압, 중전압 또는 저전압)이라고 병기되는 경우가 있는 것에 유의해야 한다.
본 발명의 반도체 기억장치에 따르면, 사용 시의 환경에 따라서 동작 타이밍을 보다 적절하게 제어할 수 있다.
도 1은 본 발명의 제1 실시형태에 따른 반도체 기억장치의 제어부의 구성예를 나타내는 블록도이다.
도 2는 제어부 내의 각 부의 신호의 전압의 추이를 나타내는 타임 차트이다.
도 3(a) 내지 (c)는 룩업 테이블의 구성예를 나타내는 도면이다.
도 4는 소정의 커맨드가 입력된 경우의 제어부 내의 각 부의 신호의 전압의 추이를 나타내는 타임 차트이다.
도 5(a) 내지 (b)는, 온도가 고온인 경우에 있어서의 전원전압에 대한 동작 타이밍의 제어 양상의 일례를 나타내는 도면이며, (c) 내지 (d)는, 온도가 저온인 경우에 있어서의 전원전압에 대한 동작 타이밍의 제어 양상의 일례를 나타내는 도면이다.
도 6은 본 발명의 제2 실시형태에 따른 반도체 기억장치의 구성예를 나타내는 도면이다.
도 7은 본 발명의 제3 실시형태에 따른 반도체 기억장치의 구성예를 나타내는 도면이다.
도 8은 제어부 내의 각 부의 신호의 전압의 추이를 나타내는 타임 차트이다.
도 9는 리프레시 동작이 실행될 경우의 제어부 내의 각 부의 신호의 전압의 추이를 나타내는 타임 차트이다.
이하, 본 발명의 실시형태에 따른 반도체 기억장치에 대해서 첨부 도면을 참조해서 상세히 설명한다. 단, 이 실시형태는 예시이며, 본 발명은 이것으로 한정되는 것은 아니다.
또, 본 명세서 등에 있어서의 "제1", "제2", "제3" 등의 표기는, 소정의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용되는 것으로서, 해당 구성 요소의 수, 순서 또는 우선도 등을 한정하기 위한 것은 아니다. 예를 들면, "제1 요소" 및 "제2 요소"라는 기재가 존재할 경우, "제1 요소" 및 "제2 요소"라고 하는 2개의 요소만이 채용되는 것을 의미하는 것은 아니고, "제1 요소"가 "제2 요소"에 선행하지 않으면 안되는 것을 의미하는 것도 아니다.
(제1 실시형태)
도 1은 본 발명의 제1 실시형태에 따른 반도체 기억장치의 구성예를 나타내는 블록도이다. 본 실시형태에 따른 반도체 기억장치는, 제어부(10)와, 외부장치(예를 들어, 메모리 제어기 등)의 사이에서 신호(예를 들어, 칩 선택 신호, 데이터 신호, 데이터 스트로브 신호, 클록 신호 등)의 송수신을 행하기 위한 인터페이스부(도시 생략)와, 행렬 형태로 배열된 복수의 메모리 셀을 갖는 메모리 어레이(도시 생략)를 포함한다. 제어부(10), 인터페이스부 및 메모리 어레이의 각각은, 전용의 하드웨어 디바이스나 논리회로에 의해서 구성되어도 된다.
본 실시형태에 따른 반도체 기억장치는, 예를 들어, DRAM, pSRAM(pseudo-Static Random Access Memory), SRAM(Static Random Access Memory), 플래시 메모리 등이어도 된다.
제어부(10)는, 인터페이스부를 개재해서 외부장치로부터 수신한 기입 요구에 의거해서 메모리 어레이에의 데이터의 기입을 제어한다. 또, 제어부(10)는, 인터페이스부를 개재해서 외부장치로부터 수신한 판독 요구에 의거해서 메모리 어레이로부터의 데이터의 판독을 제어한다. 또한, 제어부(10)는, 전원투입 후에 온도 센서(18)(후술함)에 의해서 검출된 온도, 및 전원투입 후에 전압검출부(후술함)에 의해서 검출된 전원전압에 따라서, 반도체 기억장치 내의 동작 타이밍을, 소정의 기준(예를 들어, 요구 성능)을 충족시키도록 제어한다.
또한, 제어부(10)는, 반도체 기억장치에 전원이 투입된 경우에 실행되는 파워 업 시퀀스에 있어서 반도체 기억장치 내의 동작 타이밍을 제어해도 된다. 이것에 의해, 전원이 투입되고 나서 반도체 기억장치가 통상의 동작을 개시할 때까지의 사이에, 해당 반도체 기억장치의 온도 및 전원전압에 의거해서, 동작 타이밍을 적절하게 제어할 수 있다.
또, 제어부(10)는, 소정의 커맨드(예를 들어, 판독 커맨드나 기입 커맨드 등의 액티브 커맨드 등)가 반도체 기억장치에 입력된 경우에 반도체 기억장치 내의 동작 타이밍을 제어해도 된다. 이것에 의해, 예를 들어, 소정의 커맨드가 반도체 기억장치에 입력될 때마다, 해당 커맨드가 입력되었을 때의 반도체 기억장치의 온도 및 전원전압에 의거해서, 동작 타이밍을 적절하게 제어하는 것이 가능하게 되므로, 반도체 기억장치의 사용 시의 환경의 경시적인 변화에 따라서, 동작 타이밍을 적절하게 제어할 수 있다.
또한, 제어부(10)는, 소정의 커맨드가 실행되기 전에 반도체 기억장치 내의 동작 타이밍을 제어해도 된다. 이것에 의해, 제어 후의 동작 타이밍에 의거해서 소정의 커맨드를 실행하는 것이 가능하게 되므로, 사용 시의 환경에 따라서 해당 커맨드를 적절하게 실행할 수 있다.
또한, 제어부(10)는, 온도 센서(18)(후술함)에 의해서 검출된 온도와, 전압검출부(후술함)에 의해서 검출된 전원전압과, 반도체 기억장치 내의 동작 타이밍의 지연량이 대응된 룩업 테이블(16)(후술함)을 이용해서, 동작 타이밍을 제어해도 된다. 이것에 의해, 검출된 온도 및 전원전압에 대응하는 동작 타이밍의 지연량을 룩업 테이블(16)로부터 추출하고, 추출한 동작 타이밍의 지연량에 의거해서, 동작 타이밍을 적절하고도 용이하게 제어할 수 있다.
또, 전압검출부(후술함)는, 전원전압에 의해서 동작하는 소정의 링 발진기(14)(후술함)로부터 출력된 신호의 토글 횟수에 의거해서 전원전압을 검출해도 된다. 이것에 의해, 예를 들어, 링 발진기(14)로부터 출력된 신호의 토글 횟수가 많을수록 전원전압이 높다고 검출하고, 해당 신호의 토글 횟수가 적을수록 전원전압이 낮다고 검출하는 것이 가능하게 되므로, 해당 신호의 토글 횟수를 이용해서 동작 타이밍을 적절하게 제어할 수 있다.
또한, 본 실시형태에서는, 제어부(10)가, 데이터 기입 요구 시에 있어서의 클록 신호의 셋 업 타임(tWLS) 및 홀드 타임(tWLH)을 제어할 경우를 일례로서 설명한다.
도 1을 참조해서, 제어부(10)의 구성에 대해서 설명한다. 제어부(10)는, 파워 업 시퀀스 제어부(11)와, 타이밍 제어부(12)와, 제1 발진기(13)와, 링 발진기(14)와, 카운터(15)와, 룩업 테이블(16)과, 타이밍 설정부(17)와, 온도 센서(18)를 구비한다. 또, 여기에서는, 설명을 간략화하기 위하여, 반도체 기억장치에 있어서의 주지의 구성(예를 들어, 커맨드 디코더나, 메모리 어레이 및 인터페이스부를 제어하기 위한 구성 등)이 표시되어 있지 않다.
파워 업 시퀀스 제어부(11)는, 반도체 기억장치에 전원이 투입되었을 때에 외부전원의 전압(VDD)이 인가되면, 소정의 파워 업 시퀀스를 실행한다. 여기서, 파워 업 시퀀스에는, 예를 들어, 외부전원의 전압(VDD)에 의거해서 초기의 내부전원을 생성하는 것과, 내부전원의 전압을 조정하기 위한 트리밍 코드를 판독하는 것과, 외부전원의 전압(VDD) 및 트리밍 코드에 의거해서 내부전원의 전압을 조정하는 것 등이 포함되어도 된다. 또한, 파워 업 시퀀스 제어부(11)는, 파워 업 시퀀스의 실행이 종료되면, 파워 업 시퀀스가 종료된 것을 나타내는 프레칩 레디 신호(PCHRDY)를 타이밍 제어부(12)에 출력한다.
타이밍 제어부(12)는, 프레칩 레디 신호(PCHRDY)가 입력되면, 타이밍 제어 처리를 유효하게 하기 위한 신호(TRMEN)를 제1 발진기(13)에 출력한다. 또, 타이밍 제어부(12)는, 반도체 기억장치의 온도 및 전원전압을 검출하기 위한 신호(CNTEN)를 링 발진기(14) 및 온도 센서(18)에 출력한다. 또한, 타이밍 제어부(12)는, 반도체 기억장치의 온도 및 전원전압에 따른 동작 타이밍을 구하기 위한 신호(CALC)를 룩업 테이블(16)에 출력한다.
또, 타이밍 제어부(12)는, 구해진 동작 타이밍을 설정하기 위한 신호(CHG)를 타이밍 설정부(17)에 출력한다. 또한, 타이밍 제어부(12)는, 신호(CHG)를 타이밍 설정부(17)에 출력하면, 반도체 기억장치가 액세스 가능한 상태(칩 레디 상태(대기 상태))인 것을 나타내는 칩 레디 신호(CHRDY)를, 제어부(10) 내의 다른 디바이스 또는 회로(도시 생략)에 출력한다.
또한, 타이밍 제어부(12)는, 소정의 커맨드가 반도체 기억장치에 입력된 것을 나타내는 신호(PACT)가 커맨드 디코더(도시 생략)로부터 입력되면, 신호(CHG)를 타이밍 설정부(17)에 출력하고, 신호(CHG)를 타이밍 설정부(17)에 출력해도 된다.
제1 발진기(13)는, 하이 레벨의 신호(TRMEN)가 타이밍 제어부(12)로부터 입력되고 있는 사이, 발진 신호(OSC)를 소정 간격으로 생성하고, 타이밍 제어부(12) 및 링 발진기(14)에 출력한다.
링 발진기(14)는, 외부전원 또는 내부전원의 전압(전원전압)에 의해서 동작하도록 구성되어 있고, 하이 레벨의 신호(CNTEN)가 타이밍 제어부(12)로부터 입력되고 있는 사이, 전원전압에 따른 주파수의 발진 신호(RINGO)를 카운터(15)에 출력한다. 여기서, 링 발진기(14)는, 전원전압이 높을수록, 고주파수의(즉, 토글 횟수가 많은) 발진 신호(RINGO)를 출력하도록 구성되어도 된다. 또, 동작 타이밍을 정확하게 제어하기 위하여, 링 발진기(14)는, 동작 타이밍의 제어 대상이 되는 디바이스 또는 회로(예를 들어, 인터페이스부 내의 입력 버퍼나 입력 버퍼로부터의 출력 신호가 입력되는 회로 등)와 동일한 디바이스 또는 회로로 구성되어도 되고, 동일한 전원으로 동작해도 된다.
카운터(15)는, 발진 신호(RINGO)가 링 발진기(14)로부터 입력되면, 발진 신호(RINGO)의 토글 횟수를 카운트한다. 그리고, 카운터(15)는, 카운트 값을 나타내는 소정의 비트수(여기서는, 5비트)의 신호(CNT<4:0>)를 룩업 테이블(16)에 출력한다. 또한, 신호(CNT<4:0>)의 값은, 하이 레벨의 신호(CNTEN)가 타이밍 제어부(12)로부터 링 발진기(14)에 새롭게 입력될 때까지 카운터(15)에 유지되어도 된다. 또, 본 실시형태에 있어서, 링 발진기(14) 및 카운터(15)는 본 발명의 "전압검출부"의 일례이다.
룩업 테이블(16)은, 하이 레벨의 신호(CALC)가 타이밍 제어부(12)로부터 입력되고 있는 사이, 카운터(15)로부터 입력된 신호(CNT<4:0>)와, 온도 센서(18)로부터 입력된 온도범위를 나타내는 소정의 비트수(여기서는, 2비트)의 신호(TMP<1:0>)에 의거해서, 동작 타이밍(여기서는, 셋 업 타임(tWLS) 및 홀드 타임(tWLH))의 지연량을 나타내는 소정의 비트수(여기서는, 5비트)의 신호(PTIM<4:0>)를, 타이밍 설정부(17)에 출력한다. 또, 룩업 테이블(16)의 구성예에 대해서는 후술한다.
타이밍 설정부(17)는, 하이 레벨의 신호(CHG)가 타이밍 제어부(12)로부터 입력되면, 룩업 테이블(16)로부터 입력된 신호(PTIM<4:0>)를, 동작 타이밍을 설정하기 위한 소정의 비트수(여기서는, 5비트)의 신호(TIM<4:0>)로서, 동작 타이밍의 제어 대상이 되는 디바이스 또는 회로의 동작 타이밍을 제어하기 위한 디바이스 또는 회로(예를 들어, 지연 회로 등)에 출력한다.
온도 센서(18)는, 하이 레벨의 신호(CNTEN)가 타이밍 제어부(12)로부터 입력되면, 반도체 기억장치의 온도를 검출하고, 검출한 온도에 대응하는 온도범위(예를 들어, 고온도, 중온도, 저온도 등)를 나타내는 소정의 비트수(여기서는, 2비트)의 신호(TMP<1:0>)를, 타이밍 설정부(17)에 출력한다. 또한, 온도 센서(18)는, 소정의 커맨드가 반도체 기억장치에 입력된 것을 나타내는 신호(PACT)가 커맨드 디코더(도시 생략)로부터 입력되면, 반도체 기억장치의 온도를 검출하고, 신호(TMP<1:0>)를 타이밍 설정부(17)에 출력해도 된다. 또한, 신호(TMP<1:0>)의 값은, 하이 레벨의 신호(CNTEN)가 타이밍 제어부(12)로부터 새롭게 입력될 때까지 온도 센서(18)에 유지되어도 된다.
다음에, 본 실시형태의 반도체 기억장치의 동작에 대해서 도 2를 참조해서 설명한다. 도 2는 제어부(10) 내의 각 부의 신호의 전압의 추이를 나타내는 타임 차트이다.
우선, 타이밍 제어부(12)는, 파워 업 시퀀스가 종료된 것을 나타내는 프레칩 레디 신호(PCHRDY)가 입력되면, 하이 레벨의 신호(TRMEN)를 제1 발진기(13)에 출력한다. 제1 발진기(13)는, 하이 레벨의 신호(TRMEN)이 입력되고 있는 사이, 발진 신호(OSC)를 소정 간격으로 생성해서, 타이밍 제어부(12) 및 링 발진기(14)에 출력한다.
시각 t1에 있어서, 타이밍 제어부(12)는, 하이 레벨의 신호(CNTEN)를 링 발진기(14) 및 온도 센서(18)에 출력한다. 링 발진기(14)는, 하이 레벨의 신호(CNTEN)가 입력되고 있는 사이, 전원전압에 따른 주파수의 발진 신호(RINGO)를 카운터(15)에 출력한다. 또한, 카운터(15)는, 발진 신호(RINGO)의 토글 횟수를 카운트하고, 카운트 값을 나타내는 신호(CNT<4:0>)를 룩업 테이블(16)에 출력한다.
여기서, 본 실시형태에서는, 온도 센서(18)가 검출한 반도체 기억장치의 온도에 대응하는 온도범위에 따라서, 발진 신호(RINGO)의 토글 횟수가, 소정수(여기서는, 3개)의 온도범위 중 어느 하나의 온도범위로 분류되도록 구성되어 있다. 도 2에 나타낸 예에서는, 신호(CNT<4:0>)의 값이 12인 경우에는, 반도체 기억장치의 전원전압이 저전압(저속 프로세스)으로 분류되고, 신호(CNT<4:0>)의 값이 16인 경우에는, 반도체 기억장치의 전원전압이 중전압(중속 프로세스)으로 분류되고, 신호(CNT<4:0>)의 값이 21인 경우에는, 반도체 기억장치의 전원전압이 고전압(고속 프로세스)으로 분류되도록 구성되어 있다.
또, 온도 센서(18)는, 하이 레벨의 신호(CNTEN)가 타이밍 제어부(12)로부터 입력되면, 반도체 기억장치의 온도를 검출하고, 검출한 온도에 대응하는 온도범위(예를 들어, 고온도, 중온도, 저온도 등)를 나타내는 신호(TMP<1:0>)를, 룩업 테이블(16)에 출력한다.
다음에, 시각 t2에 있어서, 타이밍 제어부(12)는, 하이 레벨의 신호(CALC)를 룩업 테이블(16)에 출력한다. 룩업 테이블(16)은, 카운터(15)로부터 입력된 신호(CNT<4:0>)와, 온도 센서(18)로부터 입력된 온도범위를 나타내는 신호(TMP<1:0>)에 의거해서, 지연량을 결정한다.
여기서, 도 3을 참조해서, 지연량을 결정하는 방법의 일례에 대해서 설명한다. 도 3(a) 내지 (c)는, 룩업 테이블(16)의 구성예를 나타내는 도면이다. 룩업 테이블(16)은, 도 3(a)에 나타낸 바와 같이, 신호(PTIM<4:0>)의 값(도면의 예에서는, 0 내지 31)마다 지연량이 대응되도록 구성되어도 된다. 도 3(a)에 나타낸 예에서는, 신호(PTIM<4:0>)의 값이 0에서부터 15까지 높게 될수록 지연량이 양의 방향으로 증가하고, 신호(PTIM<4:0>)의 값이 16에서부터 31까지 높게 될수록 지연량이 음의 방향으로 증가하도록 설정되어 있다. 또, 도 3(a)에 있어서, x는, 임의의 양의 수이다. 또한, 본 실시형태에서는, 양의 방향의 지연에 의해서 클록 신호의 셋 업 타임(tWLS)이 개선되고, 음의 방향의 지연에 의해서 클록 신호의 홀드 타임(tWLH)이 개선되는 것을 상정하고 있다.
또, 룩업 테이블(16)은, 도 3(b)에 나타낸 바와 같이, 소정수(여기서는, 3개)의 온도범위마다 그리고 소정수(여기서는, 3개)의 전압범위마다, 신호(CNT<4:0>)의 값이 대응되도록 구성되어도 된다. 또한, 도 3(b)에 있어서, y1, y2, y3, y4(y1<y2<y3<y4)는, 임의의 수이다. 여기서, 예를 들어, 신호(TMP<1:0>)의 값이 0b01이고, 신호(CNT<4:0>)의 값이 16인 경우에는, 전원전압이 중전압이라고 판별된다. 또한, 신호(TMP<1:0>)의 값이 0b11이며, 신호(CNT<4:0>)의 값이 21인 경우에는, 전원전압이 고전압이라고 판별된다.
또한, 룩업 테이블(16)은, 도 3(c)에 나타낸 바와 같이, 소정수(여기서는, 3개)의 온도범위마다 그리고 소정수(여기서는, 3개)의 전압범위마다, 신호(PTIM<4:0>)의 값이 대응되도록 구성되어도 된다. 도 3(c)의 예에서는, 반도체 기억장치의 온도가 저온인 경우(신호(TMP<1:0>)의 값이 0b00인 경우), 전원전압이 낮게 될수록 지연량의 절대치가 커지고, 반도체 기억장치의 온도가 고온인 경우(신호(TMP<1:0>)의 값이 0b11인 경우), 전원전압이 높게 될수록 지연량의 절대치가 커지도록 설정되어 있다.
여기서, 전술한 바와 같이, 신호(TMP<1:0>)의 값이 0b01이고, 신호(CNT<4:0>)의 값이 16인 경우(즉, 중전압인 경우)에는, 신호(PTIM<4:0>)의 값이 0(도 3 (a)의 예에서는, 0ps)이라고 결정된다. 또한, 신호(TMP<1:0>)의 값이 0b11이고, 신호(CNT<4:0>)의 값이 21인 경우(즉, 고전압인 경우)에는, 신호(PTIM<4:0>)의 값이 5(도 3 (a)의 예에서는, +5x ps)라고 결정된다.
이와 같이 해서, 카운터(15)로부터 입력된 신호(CNT<4:0>)와, 온도 센서(18)로부터 입력된 온도범위를 나타내는 신호(TMP<1:0>)에 의거해서, 지연량이 결정된다.
도 2로 돌아가면, 시각 t3에 있어서, 타이밍 제어부(12)는, 하이 레벨의 신호(CHG)를 타이밍 설정부(17)에 출력한다. 타이밍 설정부(17)는, 룩업 테이블(16)로부터 입력된 신호(PTIM<4:0>)를, 동작 타이밍을 설정하기 위한 신호(TIM<4:0>)로서, 동작 타이밍의 제어 대상이 되는 디바이스 또는 회로의 동작 타이밍을 제어하기 위한 디바이스 또는 회로(예를 들어, 지연 회로 등)에 출력한다.
또, 타이밍 제어부(12)는, 반도체 기억장치가 액세스 가능한 상태(칩 레디 상태(대기 상태))인 것을 나타내는 칩 레디 신호(CHRDY)를, 제어부(10) 내의 다른 디바이스 또는 회로(도시 생략)에 출력한다.
이와 같이 해서, 반도체 기억장치에 전원이 투입된 경우에 실행되는 파워 업 시퀀스에 있어서 반도체 기억장치 내의 동작 타이밍이 제어된다.
다음에, 도 4를 참조해서, 소정의 커맨드가 입력된 경우에 반도체 기억장치 내의 동작 타이밍을 제어하는 방법의 일례에 대해서 설명한다. 도 4는 소정의 커맨드가 입력된 경우의 제어부 내의 각 부의 신호의 전압의 추이를 나타내는 타임 차트이다.
우선, 반도체 기억장치가 대기 상태인 경우를 상정한다. 이 경우, 타이밍 제어부(12)는, 하이 레벨의 신호(CNTEN)를, 임의의 간격으로 온도 센서(18)에 출력해도 된다.
시각 t11에 있어서, 타이밍 제어부(12)는, 소정의 커맨드가 반도체 기억장치에 입력된 것을 나타내는 신호(PACT)가 커맨드 디코더(도시 생략)로부터 입력되면, 하이 레벨의 신호(CALC)를 룩업 테이블(16)에 출력한다. 룩업 테이블(16)은, 카운터(15)로부터 입력된 신호(CNT<4:0>)와, 온도 센서(18)로부터 입력된 온도범위를 나타내는 신호(TMP<1:0>)에 의거해서 지연량을 결정하고, 결정한 지연량을 나타내는 신호(PTIM<4:0>)를 타이밍 설정부(17)에 출력한다.
다음에, 시각 t12에 있어서, 타이밍 제어부(12)는 하이 레벨의 신호(CHG)를 타이밍 설정부(17)에 출력한다. 그리고, 타이밍 설정부(17)는, 신호(TIM<4:0>)를, 동작 타이밍의 제어 대상이 되는 디바이스 또는 회로의 동작 타이밍을 제어하기 위한 디바이스 또는 회로(예를 들어, 지연 회로 등)에 출력한다.
또한, 시각 t13에 있어서, 타이밍 제어부(12)는, 소정의 커맨드의 실행을 개시하도록 제어부(10) 내의 다른 디바이스 또는 회로의 제어를 행해도 된다.
이와 같이 해서, 소정의 커맨드가 입력된 경우에 반도체 기억장치 내의 동작 타이밍이 제어된다.
도 5에 제1 실시형태에 따른 반도체 기억장치에 있어서의 동작 타이밍의 제어 양상의 일례를 나타낸다. 도 5(a) 내지 (b)는, 온도가 고온인 경우에 있어서의 전원전압에 대한 동작 타이밍의 제어 양상의 일례를 나타내는 도면이며, 도 5(c) 내지 (d)는, 온도가 저온인 경우에 있어서의 전원전압에 대한 동작 타이밍의 제어 양상의 일례를 나타내는 도면이다.
도 5(a)에 나타낸 바와 같이, 반도체 기억장치가 고온일 때에, 전원전압이 높게 될수록 셋 업 타임(tWLS)이 요구 성능을 충족시키지 않게 될 경우를 상정한다. 여기서, 전술한 바와 같이, 고온인 경우에는, 전원전압이 높게 될수록 지연량의 절대치가 커지도록 동작 타이밍을 제어함으로써, 전원전압이 높아져도, 셋 업 타임(tWLS)이 요구 성능을 충족시키는 것이 가능하게 된다. 이 경우, 도 5(b)에 나타낸 바와 같이, 홀드 타임(tWLH)도 요구 성능을 충족시킬 수 있다.
또한, 도 5(d)에 나타낸 바와 같이, 반도체 기억장치가 저온일 때에, 전원전압이 낮게 될수록 홀드 타임(tWLH)이 요구 성능을 충족시키지 않게 될 경우를 상정한다. 여기서, 전술한 바와 같이, 저온인 경우에는, 전원전압이 낮게 될수록 지연량의 절대치가 커지도록 동작 타이밍을 제어함으로써, 전원전압이 낮아져도, 홀드 타임(tWLH)가 요구 성능을 충족시키는 것이 가능하게 된다. 이 경우, 도 5(c)에 나타낸 바와 같이, 셋 업 타임(tWLS)도 요구 성능을 충족시킬 수 있다.
전술한 바와 같이, 본 실시형태의 반도체 기억장치에 따르면, 전원투입 후에 온도 센서(18)에 의해서 검출된 온도와, 전원투입 후에 링 발진기(14) 및 카운터(15)(전압검출부)에 의해서 검출된 전원전압에 따라서, 반도체 기억장치 내의 동작 타이밍이 요구 성능(소정의 기준)을 충족시키도록 제어되므로, 온도 및 전원전압의 모든 패턴(예를 들어, 저온에서 저전압, 저온에서 고전압, 고온에서 저전압, 고온에서 고전압 등)에 대해서 소정의 기준(예를 들어, 요구 성능 등)을 충족시키도록 동작 타이밍을 제어하는 것이 가능하게 된다. 이것에 의해, 예를 들어, 링 발진기(14)로부터 출력된 신호의 상승 에지 또는 하강 에지의 수에만 의거해서 동작 타이밍을 제어할 경우와 비교해서, 사용 시의 환경에 따라서 동작 타이밍을 보다 적절하게 제어할 수 있으므로, 전송 속도 등의 고속화에 적응해서 성능을 향상시키는 것이 가능한 반도체 기억장치를 실현할 수 있다. 또한, 본 실시형태의 반도체 기억장치에 따르면, 예를 들어, 전원투입 후의 임의의 타이밍마다 동작 타이밍을 제어하는 것이 가능하게 되므로, 반도체 기억장치의 사용 시의 환경의 경시적인 변화에 따라서, 동작 타이밍을 적절하게 제어할 수 있다.
또한, 본 실시형태의 반도체 기억장치에 따르면, 전원투입 후에 동작 타이밍을 제어할 수 있으므로, 예를 들어, 제조 시의 테스트 공정에 있어서 사전에 동작 타이밍을 설정하는 등의 처리를 생략하는 것이 가능하게 된다. 이것에 의해, 반도체 기억장치의 제조 시의 테스트 공정을 보다 간략화할 수 있다.
(제2 실시형태)
이하, 본 발명의 제2 실시형태에 대해서 설명한다. 본 실시형태의 반도체 기억장치는, 사전에 정의된 커맨드가 입력된 경우에 동작 타이밍을 제어하는 점에 있어서, 제1 실시형태와 다르다. 이하, 제1 실시형태와 다른 구성에 대해서 설명한다.
도 6에 본 실시형태에 따른 반도체 기억장치의 구성예를 도시한다. 도 6에 나타낸 예에서는, 사전에 정의된 커맨드가 반도체 기억장치에 입력된 것을 나타내는 신호(CMD)가, 커맨드 디코더(도시 생략)로부터 타이밍 제어부(12)에 입력되도록 구성되어 있다.
여기서, 사전에 정의된 커맨드는, 예를 들어, 동작 타이밍의 제어만을 실행하기 위한 커맨드이어도 되고, 동작 타이밍의 제어를 실행하기 위한 커맨드와 소정의 커맨드를 조합시킨 커맨드이어도 된다. 또, 사전에 정의된 커맨드에 포함되는 소정의 커맨드는, 예를 들어, 판독 커맨드이어도 되고, 기입 커맨드이어도 되고, 비교적 높은 타이밍 정밀도를 필요로 하는 커맨드(예를 들어, 판독 레벨링이나 기입 레벨링 등)이어도 된다.
본 실시형태에 있어서, 타이밍 제어부(12)는, 신호(CMD)가 커맨드 디코더(도시 생략)로부터 입력되면, 타이밍 제어 처리를 유효하게 하기 위한 신호(TRMEN)를 제1 발진기(13)에 출력해도 된다. 또, 타이밍 제어부(12)는, 반도체 기억장치의 온도 및 전원전압을 검출하기 위한 신호(CNTEN)를 링 발진기(14) 및 온도 센서(18)에 출력해도 된다. 또한, 타이밍 제어부(12)는, 반도체 기억장치의 온도 및 전원전압에 따른 동작 타이밍을 구하기 위한 신호(CALC)를 룩업 테이블(16)에 출력해도 된다.
또한, 타이밍 제어부(12)는, 구해진 동작 타이밍을 설정하기 위한 신호(CHG)를 타이밍 설정부(17)에 출력해도 된다. 또, 타이밍 제어부(12)는, 신호(CHG)를 타이밍 설정부(17)에 출력하면, 사전에 정의된 커맨드에 포함되는 다른 커맨드(예를 들어, 판독 커맨드, 기입 커맨드, 기입 레벨링, 판독 레벨링 등)를 실행하도록 제어부(10) 내의 다른 디바이스 또는 회로를 제어해도 된다.
이와 같이, 본 실시형태에 따른 반도체 기억장치에 따르면, 전술한 제1 실시형태와 마찬가지의 작용 효과를 발휘하는 것이 가능하다.
(제3 실시형태)
이하, 본 발명의 제3 실시형태에 대해서 설명한다. 본 실시형태의 반도체 기억장치는, 리프레시 동작을 필요로 하는 메모리를 구비할 경우에, 해당 메모리의 리프레시 동작의 실행 중에 반도체 기억장치 내의 동작 타이밍을 제어하는 점에 있어서, 상기 각 실시형태와 다르다. 이하, 상기 각 실시형태와 다른 구성에 대해서 설명한다.
또, 본 실시형태의 반도체 기억장치는, 메모리의 리프레시 동작을 필요로 하는 반도체 기억장치(예를 들어, DRAM, pSRAM 등)이어도 된다.
도 7은 본 실시형태에 따른 반도체 기억장치의 제어부(10)의 구성예를 나타내는 도면이다. 본 실시형태에 있어서, 제어부(10)는, 전술한 각 부(11 내지 18) 이외에 제2 발진기(19)를 구비한다. 또, 본 실시형태에서는, 타이밍 제어부(12) 및 온도 센서(18)는, 리프레시 동작의 실행이 요구되는 것을 나타내는 신호(SREF)가 커맨드 디코더(도시 생략)로부터 입력되도록 구성되어 있다.
제2 발진기(19)는, 칩 레디 신호(CHRDY)가 타이밍 제어부(12)로부터 입력되면, 리프레시 동작을 트리거하기 위한 신호(SRTRIG)를 소정 간격으로 생성해서, 타이밍 제어부(12)에 출력한다.
또, 제1 발진기(13) 및 제2 발진기(19)는, 반도체 기억장치의 온도 및 전원전압의 변동에 의존하는 특성을 지니지 않고 있을 경우에, 제1 발진기(13) 및 제2 발진기(19) 중 어느 한 쪽만이, 제1 발진기(13) 및 제2 발진기(19)의 각각의 기능을 실행하도록 설치되어도 된다.
다음에, 본 실시형태의 반도체 기억장치의 동작에 대해서 도 8을 참조해서 설명한다. 도 8은 제어부(10) 내의 각 부의 신호의 전압의 추이를 나타내는 타임 차트이다. 또, 여기에서는, 신호(SRTRIG)가 4회 토글할 때마다, 4개째의 신호(SRTRIG)의 하강 에지에 있어서 동작 타이밍의 결정이 행해지고, 신호(SRTRIG)가 2회 토글될 때마다, 두번째 신호(SRTRIG)의 상승 에지에 있어서 하이 레벨의 신호(SREF)가 타이밍 제어부(12)에 입력되는 것을 상정하고 있다.
우선, 시각 t21에 있어서 동작 타이밍의 결정이 개시될 경우, 타이밍 제어부(12)는, 타이밍 제어 처리를 유효하게 하기 위한 신호(TRMEN)를 제1 발진기(13)에 출력해도 된다. 또, 타이밍 제어부(12)는, 반도체 기억장치의 온도 및 전원전압을 검출하기 위한 신호(CNTEN)를 링 발진기(14) 및 온도 센서(18)에 출력해도 된다. 또한, 타이밍 제어부(12)는, 반도체 기억장치의 온도 및 전원전압에 따른 동작 타이밍을 구하기 위한 신호(CALC)를 룩업 테이블(16)에 출력해도 된다.
다음에, 시각 t22에 있어서 하이 레벨의 신호(SREF)가 타이밍 제어부(12)에 입력되면, 타이밍 제어부(12)는, 리프레시 동작의 실행의 개시 시에, 동작 타이밍의 설정을 행해도 된다.
도 9에, 리프레시 동작이 실행될 경우의 제어부(10) 내의 각 부의 신호의 전압의 추이를 나타내는 타임 차트를 나타낸다. 시각 t31에 있어서, 타이밍 제어부(12)는, 하이 레벨의 신호(SREF)가 커맨드 디코더(도시 생략)로부터 입력되면, 하이 레벨의 신호(CALC)를 룩업 테이블(16)에 출력한다. 룩업 테이블(16)은, 카운터(15)로부터 입력된 신호(CNT<4:0>)와, 온도 센서(18)로부터 입력된 온도범위를 나타내는 신호(TMP<1:0>)에 의거해서 지연량을 결정하고, 결정한 지연량을 나타내는 신호(PTIM<4:0>)를 타이밍 설정부(17)에 출력한다.
다음에, 시각 t32에 있어서, 타이밍 제어부(12)는, 하이 레벨의 신호(CHG)를 타이밍 설정부(17)에 출력한다. 그리고, 타이밍 설정부(17)는, 신호(TIM<4:0>)를, 동작 타이밍의 제어 대상이 되는 디바이스 또는 회로의 동작 타이밍을 제어하기 위한 디바이스 또는 회로(예를 들어, 지연 회로 등)에 출력한다.
또, 타이밍 제어부(12)는, 리프레시 동작을 실행하도록 제어부(10) 내의 다른 디바이스 또는 회로의 제어를 행해도 된다.
도 8로 돌아가, 시각 t23에 있어서 판독 또는 기입 커맨드가 입력된 것을 나타내는 신호가 커맨드 디코더(도시 생략)로부터 입력되면, 타이밍 제어부(12)는, 판독 또는 기입 커맨드를 실행하도록 제어부(10) 내의 다른 디바이스 또는 회로의 제어를 행해도 된다. 이 경우, 시각 t22 내지 시각 t23 사이에 제어된 동작 타이밍에 의거해서, 판독 또는 기입 커맨드가 실행된다.
다음에, 시각 t24에 있어서 하이 레벨의 신호(SREF)가 타이밍 제어부(12)에 입력되면, 타이밍 제어부(12)는, 리프레시 동작의 실행의 개시 시에, 동작 타이밍의 설정을 행한다.
다음에, 시각 t25에 있어서 동작 타이밍의 결정이 개시될 경우, 타이밍 제어부(12)는, 타이밍 제어 처리를 유효하게 하기 위한 신호(TRMEN)를 제1 발진기(13)에 출력해도 된다. 또한, 타이밍 제어부(12)는, 반도체 기억장치의 온도 및 전원전압을 검출하기 위한 신호(CNTEN)를 링 발진기(14) 및 온도 센서(18)에 출력해도 된다. 또한, 타이밍 제어부(12)는, 반도체 기억장치의 온도 및 전원전압에 따른 동작 타이밍을 구하기 위한 신호(CALC)를 룩업 테이블(16)에 출력해도 된다.
여기서, 하이 레벨의 신호(SREF)가 타이밍 제어부(12)에 입력되기 전에, 판독 또는 기입 커맨드가 입력된 것을 나타내는 신호가 커맨드 디코더(도시 생략)로부터 입력된 경우에는, 타이밍 제어부(12)는, 신호(SREF)를 하이 레벨로 유지한 상태에서, 판독 또는 기입 커맨드를 실행하도록 제어부(10) 내의 다른 디바이스 또는 회로의 제어를 행해도 된다. 그리고, 타이밍 제어부(12)는, 판독 또는 기입 커맨드의 실행이 종료된 후의 시각 t26에 있어서, 리프레시 동작의 실행(도 9에 나타내는 동작 타이밍의 설정을 포함함)을 개시해도 된다.
다음에, 시각 t27에 있어서 하이 레벨의 신호(SREF)가 타이밍 제어부(12)에 입력되면, 타이밍 제어부(12)는, 리프레시 동작의 실행(도 9에 나타내는 동작 타이밍의 설정을 포함함)을 개시해도 된다. 여기서, 리프레시 동작의 실행 중에, 판독 또는 기입 커맨드가 입력된 것을 나타내는 신호가 커맨드 디코더(도시 생략)로부터 입력된 경우에는, 타이밍 제어부(12)는, 리프레시 동작의 실행이 종료된 후의 시각 t28에 있어서 판독 또는 기입 커맨드를 실행하도록 제어부(10) 내의 다른 디바이스 또는 회로의 제어를 행해도 된다.
전술한 바와 같이, 본 실시형태의 반도체 기억장치에 따르면, 예를 들어, 메모리의 리프레시 동작이 실행될 때마다, 해당 리프레시 동작이 실행되고 있을 때의 반도체 기억장치의 온도 및 전원전압에 의거해서, 동작 타이밍을 적절하게 제어하는 것이 가능하게 되므로, 반도체 기억장치의 사용 시의 환경의 경시적인 변화에 따라서, 동작 타이밍을 적절하게 제어할 수 있다. 또한, 본 실시형태의 반도체 기억장치에 따르면, 리프레시 동작의 실행 중(즉, 소정의 커맨드(예를 들어, 판독 커맨드나 기입 커맨드 등의 액티브 커맨드 등)가 실행되지 않는 사이)에 동작 타이밍을 제어하는 것이 가능하게 되므로, 소정의 커맨드의 실행을 방해하는 일 없이 동작 타이밍의 제어를 행할 수 있다.
이상 설명한 각 실시형태는, 본 발명의 이해를 쉽게 하기 위해서 기재된 것으로, 본 발명을 한정하기 위하여 기재된 것은 아니다. 따라서, 상기 각 실시형태에 개시된 각 요소는, 본 발명의 기술적 범위에 속하는 모든 설계 변경이나 균등물도 포함하는 취지이다.
예를 들면, 전술한 각 실시형태에서는, 데이터 기입 요구 시에 있어서의 클록 신호의 셋 업 타임(tWLS) 및 홀드 타임(tWLH)을 제어할 경우를 일례로서 설명했지만, 본 발명은 이 경우로 한정되지 않는다. 예를 들면, 데이터 판독 요구 시에 있어서의 클록 신호의 셋 업 타임 및 홀드 타임이 제어되어도 되고, 다른 동작 타이밍(예를 들어, 행 워드선 활성화 타이밍, 감지 증폭기 활성화 타이밍, 열 비트선 활성화 타이밍 등)이 제어되어도 된다.
또, 전술한 각 실시형태에서는, 반도체 기억장치의 온도가 3개의 온도범위 중 어느 하나의 온도범위로 분류되고, 반도체 기억장치의 전원전압이 3개의 전압범위 중 어느 하나의 전압범위로 분류되는 경우를 일례로서 설명했지만, 본 발명은 이 경우로 한정되지 않는다. 예를 들면, 반도체 기억장치의 온도는 3개 이외의 복수의 온도범위 중 어느 하나의 온도범위로 분류되어도 되고, 반도체 기억장치의 전원전압은 3개 이외의 복수의 전원범위 중 어느 하나의 전원범위로 분류되어도 된다.
또한, 전술한 각 실시형태에 있어서의 제어부(10)의 구성은 일례이며, 적당히 변경되어도 되고, 다른 여러 가지 구성이 채용되어도 된다.
10: 제어부 11: 파워 업 시퀀스 제어부
12: 타이밍 제어부 13: 제1 발진기
14: 링 발진기 15: 카운터
16: 룩업 테이블 17: 타이밍 설정부
18: 온도 센서 19: 제2 발진기
RINGO: 링 발진기의 출력 신호

Claims (8)

  1. 반도체 기억장치로서,
    상기 반도체 기억장치의 온도를 검출하도록 구성된 온도 센서;
    상기 반도체 기억장치의 전원전압을 검출하도록 구성된 전압검출부;
    상기 반도체 기억장치에 전원이 인가된 후 상기 온도 센서에 의해 검출되는 온도, 및 전원이 인가된 후 상기 전압검출부에 의해 검출되는 전원전압에 따라 소정의 조건을 충족하도록 상기 반도체 기억장치 내의 동작 타이밍을 제어하는 제어부; 및
    특정 간격으로 리프레시 동작을 트리거하기 위해 상기 제어부에 신호를 출력하도록 구성된 발진기를 포함하되,
    상기 제어부 및 상기 온도 센서는 명령 디코더로부터의 신호를 상기 리프레시 동작을 수행하라는 요청으로서 수신하는, 반도체 기억장치.
  2. 제1항에 있어서, 상기 제어부는, 상기 반도체 기억장치에 전원이 인가된 경우에 실행되는 파워 업 시퀀스에 있어서 상기 동작 타이밍을 제어하는, 반도체 기억장치.
  3. 제1항에 있어서, 상기 제어부는, 소정의 커맨드가 상기 반도체 기억장치에 입력된 경우에 상기 동작 타이밍을 제어하는, 반도체 기억장치.
  4. 제1항에 있어서, 상기 제어부는, 소정의 커맨드가 실행되기 전에 상기 동작 타이밍을 제어하는, 반도체 기억장치.
  5. 제1항에 있어서, 상기 제어부는, 상기 반도체 기억장치 내에 리프레시 동작을 필요로 하는 메모리가 있는 경우, 상기 메모리의 리프레시 동작의 실행 중에 상기 동작 타이밍을 제어하는, 반도체 기억장치.
  6. 제1항에 있어서, 상기 제어부는, 상기 온도 센서에 의해서 검출된 온도, 상기 전압검출부에 의해서 검출된 전원전압, 및 상기 반도체 기억장치 내의 동작 타이밍의 지연량에 대응하는 룩업 테이블에 근거하여 상기 동작 타이밍을 제어하는, 반도체 기억장치.
  7. 제1항에 있어서, 상기 전압 검출부는 상기 전원전압에 따라 동작하는 소정의 링 발진기에서 출력되는 신호가 스위칭되는 횟수에 따라 상기 전원전압을 검출하는, 반도체 기억장치.
  8. 제1항에 있어서,
    상기 발진기로부터의 신호가 4회 스위칭될 때마다, 상기 동작 타이밍이 상기 발진기로부터의 신호의 4번째 하강 에지에 있는 것으로 결정되고,
    상기 발진기로부터의 신호가 2회 스위칭될 때마다, 하이 레벨을 갖는 상기 명령 디코더로부터의 신호가 상기 발진기로부터의 신호의 두번째 상승 에지에서 상기 제어부에 입력되는, 반도체 기억장치.
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