JP2022052089A - メモリシステム及びメモリシステムの制御方法 - Google Patents

メモリシステム及びメモリシステムの制御方法 Download PDF

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Abstract

Figure 2022052089000001
【課題】メモリシステムの信頼性を向上する。
【解決手段】実施形態に係るメモリシステムは、不揮発性メモリとメモリコントローラとを含む。不揮発性メモリは第１及び第２記憶領域を含む。メモリコントローラは第３及び第４記憶領域を含む。メモリコントローラは、外部からパワーオフ命令を受信すると、不揮発性メモリに対して、第３記憶領域に記憶されたマスターテーブルを第１記憶領域に書き込むことを命令し、第４記憶領域に記憶された変更履歴を第２記憶領域に書き込むことを命令する。メモリコントローラは、第１システムデータと、第１スタンバイシグネチャとを含む第１スタンバイログを生成する。メモリコントローラは、不揮発性メモリに対して、第１システムデータを第２記憶領域に書き込むことを命令し、第２記憶領域に第１システムデータが書き込まれた後に、第１スタンバイシグネチャを第２記憶領域に書き込むことを命令する。
【選択図】図１１

Description

本発明の実施形態は、メモリシステム及びメモリシステムの制御方法に関する。
データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリが知られている。
米国特許出願公開第２０１９／００６６８０１号明細書 特開２０１０－１５７１３９号公報 特開２０１２－１７３９３３号公報 特開２０１９－１８５３５０号公報
メモリシステムの信頼性を向上する。
実施形態に係るメモリシステムは、不揮発性メモリとメモリコントローラとを含む。不揮発性メモリは、第１記憶領域と、第２記憶領域とを含む。メモリコントローラは、不揮発性メモリを制御する。メモリコントローラは、第３記憶領域と、第４記憶領域とを含む。第３記憶領域は、マスターテーブルを記憶する。第４記憶領域は、マスターテーブルの変更履歴を記憶する。メモリコントローラは、外部からパワーオフ命令を受信すると、不揮発性メモリに対して、第３記憶領域に記憶されたマスターテーブルを、第１記憶領域に書き込むことを命令する。メモリコントローラは、不揮発性メモリに対して、第４記憶領域に記憶された変更履歴を、第２記憶領域に書き込むことを命令する。メモリコントローラは、パワーオフに関する第１システムデータと、変更履歴の記録が終了したことを示す第１スタンバイシグネチャとを含む第１スタンバイログを生成する。メモリコントローラは、不揮発性メモリに対して、第１スタンバイログのうち第１システムデータを、第２記憶領域に書き込むことを命令する。メモリコントローラは、第２記憶領域に第１システムデータが書き込まれた後に、不揮発性メモリに対して、第１スタンバイログのうち第１スタンバイシグネチャを、第２記憶領域に書き込むことを命令する。
第１実施形態に係る情報処理システムの構成例を示すブロック図。 第１実施形態に係るメモリコントローラの構成例を示すブロック図。 第１実施形態に係る不揮発性メモリの構成例を示すブロック図。 第１実施形態に係るＮＡＮＤチップの構成例を示すブロック図。 第１実施形態に係るメモリシステムにおける論理ブロックの構成例を示す概念図。 第１実施形態に係るＲＡＭの記憶領域の一例を示すブロック図。 第１実施形態に係る不揮発性メモリの記憶領域の一例を示すブロック図。 第１実施形態に係る不揮発性メモリの備えるＮＡＮＤログ領域に記憶されるシステムデータの一例を示すブロック図。 第１実施形態に係るメモリシステムのパワーオンシーケンスの一例を示すフローチャート。 第１実施形態に係るメモリシステムのログ記録動作の一例を示すフローチャート。 第１実施形態に係るメモリシステムのパワーオフシーケンスの一例を示すフローチャート。 第１実施形態に係るメモリシステムのログ記録動作におけるスタンバイログの書き込み動作により記憶されるデータの一例を示すブロック図。 第１実施形態に係るメモリシステムのパワーオフシーケンスにおけるスタンバイログの書き込み動作により記憶されるデータの一例を示すブロック図。 第１実施形態に係るメモリシステムのパワーオフシーケンスにおけるスタンバイログの書き込み動作により記憶されるデータの一例を示すブロック図。 第２実施形態に係るメモリシステムにおけるアクティブログの書き込み動作の一例を示すフローチャート。 第２実施形態に係るメモリシステムにおける２回目以降のアクティブログの書き込み動作により記憶されるデータの一例を示すブロック図。 第２実施形態に係るメモリシステムにおける初回のアクティブログの書き込み動作により記憶されるデータの一例を示すブロック図。 第２実施形態に係るメモリシステムにおける初回のアクティブログの書き込み動作により記憶されるデータの一例を示すブロック図。 第３実施形態に係るメモリシステムのＮＡＮＤログ領域に記憶されたデータのエラー訂正方法の一例を示すフローチャート。 第３実施形態に係るメモリシステムにおけるスタンバイログ及びアクティブログを含む記憶領域の一例を示すブロック図。 第３実施形態に係るメモリシステムにおけるリフレッシュ動作後のスタンバイログ及びアクティブログを含む記憶領域の別の一例を示すブロック図。
以下に、実施形態について図面を参照して説明する。各実施形態は、発明の技術的思想を具体化するための装置や方法を例示している。図面は模式的又は概念的なものである。各図面の寸法及び比率等は必ずしも現実のものと同一とは限らない。本発明の技術思想は、構成要素の形状、構造、配置等によって特定されるものではない。以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。参照符号を構成する文字の後の数字は、同じ文字を含んだ参照符号によって参照される。また、参照符号を構成する文字の後の数字は、同様の構成を有する要素同士を区別するために使用される。同じ文字を含んだ参照符号で示される要素を相互に区別する必要がない場合、これらの要素はそれぞれ文字のみを含んだ参照符号により参照される。
［１］第１実施形態
以下に、第１実施形態について説明する。
［１－１］第１実施形態の構成
［１－１－１］メモリシステム１の構成
図１は、第１実施形態に係る情報処理システムの構成例を示すブロック図である。図１に示すように、第１実施形態に係る情報処理システムは、ホスト機器２と、メモリシステム１とを含む。ホスト機器２は、例えばパーソナルコンピュータ、携帯情報端末、またはサーバ等である。メモリシステム１は、ホスト機器２から受信した命令に基づいて、データの読み出し、データの書き込み等を行う。
本実施形態に係るメモリシステム１は、記憶装置１０を含む。記憶装置１０は、メモリコントローラ３と不揮発性メモリ４とを含む。メモリコントローラ３は、不揮発性メモリ４を制御する。不揮発性メモリ４は、データを不揮発に記憶する。
［１－１－２］メモリコントローラ３の構成
図２は、第１実施形態に係るメモリコントローラの構成例を示すブロック図である。メモリコントローラ３は、ホストインターフェイス（ホストＩＦ）３１、ＲＡＭ（Random Access memory）３２、ＣＰＵ（Central Processing Unit）３３、ＲＯＭ（Read Only Memory）３４、ＥＣＣ回路（ＥＣＣ）３５、及びＮＡＮＤインターフェイス（ＮＡＮＤＩＦ）３６を含む。
ホストＩＦ３１は、メモリシステム１の外部の情報処理装置であるホスト機器２と接続されるハードウェアインターフェイスである。ホストＩＦ３１は、ホスト機器２との通信を行う。ホストＩＦ３１は、例えばＳＡＴＡ（Serial Advanced Technology Attachment）、ＳＡＳ（Serial Attached SCSI）、ＰＣＩｅ（PCI Express）（登録商標）等の通信インターフェイス規格をサポートし得る。
ＲＡＭ３２は、揮発性メモリである。ＲＡＭ３２は、例えばＤＲＡＭ（Dynamic Random Access Memory）やＳＲＡＭ（Static Random Access Memory）である。ＲＡＭ３２は、ＣＰＵ３３の作業領域として使用される。ＲＡＭ３２は、例えば、ファームウェアや管理テーブルを記憶する。
ＣＰＵ３３は、プロセッサである。ＣＰＵ３３は、メモリコントローラ３全体の動作を制御する。
ＲＯＭ３４は、不揮発性メモリである。ＲＯＭ３４は、例えば、ＥＥＰＲＯＭＴＭ（Electrically Erasable Programmable Read-Only Memory）である。ＲＯＭ３４は、例えば、ファームウェア等のプログラムを記憶する。
ＥＣＣ回路３５は、ＥＣＣ（Error Checking and Correcting）処理を実行する回路である。ＥＣＣ回路３５は、書き込み動作において、受信した書き込みデータに基づいてパリティを生成し、生成したパリティを書き込みデータに付与する。ＥＣＣ回路３５は、読み出し動作において、受信した読み出しデータに基づいてシンドロームを生成し、生成したシンドロームに基づいて読み出しデータのエラーを検出し、また、読み出しデータのエラーを訂正する。ＥＣＣ回路３５は、ページＰＡ内でデータのエラー訂正処理を実行するインナーページＥＣＣ動作と、複数のページＰＡ間でデータのエラー訂正処理を実行するインターページＥＣＣ動作とを実行することが出来る。インナーページＥＣＣ動作では、ＥＣＣ回路３５がページＰＡ毎にパリティを生成し、データとパリティとの組がページ毎に記憶される。インターページＥＣＣ動作では、ＥＣＣ回路３５が、複数のページＰＡを用いてパリティを生成し、パリティが複数のページＰＡの次のページＰＡに記憶される。
ＮＡＮＤＩＦ３６は、不揮発性メモリ４と接続されるハードウェアインターフェイスである。ＮＡＮＤＩＦ３６は、ＮＡＮＤインターフェイス規格をサポートしている。ＮＡＮＤＩＦ３６は、８つのチャネルＣＨ０～ＣＨ７を含む。複数のチャネルのそれぞれは、並列に動作することが出来る。
［１－１－３］不揮発性メモリ４の構成
図３は、第１実施形態に係る不揮発性メモリの構成例を示すブロック図である。不揮発性メモリ４は、例えば、ＮＡＮＤ型のフラッシュメモリである。不揮発性メモリ４は、メモリコントローラ３のＮＡＮＤＩＦ３６と接続される。不揮発性メモリ４は、複数のＮＡＮＤチップＮＣ１～ＮＣ１６を含む。
複数のＮＡＮＤチップＮＣのうち２つが、１つのチャネルに接続される。具体的には、チャネルＣＨ０にはＮＡＮＤチップＮＣ１及びＮＣ２が接続される。チャネルＣＨ１には、ＮＡＮＤチップＮＣ３及びＮＣ４が接続される。チャネルＣＨ２には、ＮＡＮＤチップＮＣ５及びＮＣ６が接続される。チャネルＣＨ３には、ＮＡＮＤチップＮＣ７及びＮＣ８が接続される。チャネルＣＨ４には、ＮＡＮＤチップＮＣ９及びＮＣ１０が接続される。チャネルＣＨ５には、ＮＡＮＤチップＮＣ１１及びＮＣ１２が接続される。チャネルＣＨ６には、ＮＡＮＤチップＮＣ１３及びＮＣ１４が接続される。チャネルＣＨ７には、ＮＡＮＤチップＮＣ１５及びＮＣ１６が接続される。
１つのチャネルに接続された２つのＮＡＮＤチップＮＣは、バンクＢＫ０に属するチップとバンクＢＫ１に属するチップとに区別される。具体的には、ＮＡＮＤチップＮＣ１、ＮＣ３、ＮＣ５、ＮＣ７、ＮＣ９、ＮＣ１１、ＮＣ１３及びＮＣ１５は、バンクＢＫ０に属する。ＮＡＮＤチップＮＣ２、ＮＣ４、ＮＣ６、ＮＣ８、ＮＣ１０、ＮＣ１２、ＮＣ１４及びＮＣ１６はバンクＢＫ１に属する。
１つのチャネルに接続された２つのＮＡＮＤチップＮＣは、一部の信号配線を共有している。そして、１つのチャネルに接続された２つのＮＡＮＤチップＮＣは、例えばバンクインターリーブ動作によって並列に動作することが出来る。
［１－１－４］ＮＡＮＤチップＮＣの構成
図４は、第１実施形態に係るＮＡＮＤチップＮＣの構成例を示すブロック図である。ＮＡＮＤチップＮＣは、プレーンＰＬ０と、プレーンＰＬ１とを含む。プレーンＰＬ０とプレーンＰＬ１とは、並列に動作することが出来る。プレーンＰＬ０及びプレーンＰＬ１それぞれは、複数のブロックＢＬＫを含む。ブロックＢＬＫは、ＮＡＮＤチップＮＣにおけるデータ消去の最小単位である。ブロックＢＬＫは、複数のページ、例えば、ページＰＡ０～ページＰＡ６３を含む。ページＰＡは、ＮＡＮＤチップＮＣにおけるデータ書き込み又はデータ読み出しの単位である。ページＰＡは、複数のメモリセルを含む。不揮発性メモリ４は、例えばメモリセルの閾値電圧に応じてデータを記憶する。
［１－１－５］論理ブロックＬＢＬＫの構成
図５は、第１実施形態に係るメモリシステムにおける論理ブロックＬＢＬＫの構成例を示す概念図である。図５では、互いに交差するＸ軸、Ｙ軸及びＺ軸に沿って形成された立体によって、１つの論理ブロックＬＢＬＫが模式的に表現されている。図５において、Ｘ軸はプレーンＰＬ０のバンクＢＫ０及びＢＫ１とプレーンＰＬ１のバンクＢＫ０及びＢＫ１に対応している。Ｙ軸は、チャネルＣＨ０～チャネルＣＨ７に対応している。Ｚ軸は、ページＰＡ０～ページＰＡ６３に対応している。
１つの論理ブロックＬＢＬＫは、２つのバンクＢＫ０及びＢＫ１を含む。１つのバンクＢＫは、２つのプレーンＰＬ０及びＰＬ１を含む。１つのプレーンＰＬは、複数のブロックＢＬＫを含む。１つのブロックＢＬＫは複数のページＰＡ０～ＰＡ６３を含む。複数のページＰＡ０～ＰＡ６３の集合を、それぞれ論理ページＬＰＡ０～ＬＰＡ６３と呼ぶ。１つの論理ページＬＰＡは、例えば３２個のページＰＡを含んでいる。論理ページＬＰＡに含まれる３２個のページＰＡは、一度に書き込み又は読み出しされ得る。チャネル数、バンク数、プレーン数等は適宜変更され得る。論理ブロックＬＢＬＫが含むブロック数、論理ページＬＰＡが含むページ数は適宜変更され得る。
［１－１－６］ＲＡＭ３２の記憶領域の構成
図６は、第１実施形態に係るＲＡＭ３２の記憶領域の一例を示すブロック図である。ＲＡＭ３２は、キャッシュ領域３０１、マスターテーブル領域３０２、及びＲＡＭログ領域３０３を含む。
キャッシュ領域３０１は、外部から受信したデータ又は不揮発性メモリ４から読み出されたデータを一時的に記憶する領域である。マスターテーブル領域３０２は、マスターテーブルを記憶する領域である。マスターテーブルは、不揮発性メモリ４の記憶領域の管理に使用される情報を含むテーブルである。マスターテーブルは、論物変換テーブル、未使用ブロックを管理するテーブル等の、各種管理テーブルを含む。ＲＡＭログ領域３０３は、差分ログを記憶する領域である。差分ログは、マスターテーブルの変更履歴を含む。
［１－１－７］不揮発性メモリ４の記憶領域の構成
図７は、第１実施形態に係る不揮発性メモリ４の記憶領域の一例を示すブロック図である。不揮発性メモリ４は、ユーザーデータ領域４０１、ＮＡＮＤ管理テーブル領域４０２、及びＮＡＮＤログ領域４０３を含む。
ユーザーデータ領域４０１は、ユーザーデータを記憶する領域である。ユーザーデータは、例えば、メモリシステム１がホスト機器２から受信したデータである。ＮＡＮＤ管理テーブル領域４０２とＮＡＮＤログ領域４０３とは、システムデータ等を記憶する領域である。システムデータは、マスターテーブルの写し、又はマスターテーブルに関連するデータである。ＮＡＮＤ管理テーブル領域４０２は、マスターテーブルの写しを記憶する。ＮＡＮＤログ領域４０３は、差分ログを記憶する。
図８は、第１実施形態に係る不揮発性メモリ４の備えるＮＡＮＤログ領域４０３に記憶されるシステムデータの一例を示すブロック図である。ＮＡＮＤログ領域４０３は、例えば、複数のログセットＬＳを記憶する。
ログセットＬＳは、ＮＡＮＤログ領域４０３に書き込まれるデータセットである。ログセットＬＳは、メモリシステム１がホスト機器２からの命令に基づく動作を実行した際に生成される。ログセットＬＳは、例えば、アクティブログＡＬと、動作ログＯＬと、スタンバイログＳＬとを含む。アクティブログＡＬは、ログセットＬＳの先頭に配置される。スタンバイログＳＬは、ログセットＬＳの末尾に配置される。動作ログＯＬは、ログセットＬＳ内で、アクティブログＡＬとスタンバイログＳＬとの間に配置される。
アクティブログＡＬは、アクティブシグネチャＡ＿ＳＩＧと、アクティブログＡＬの書き込みに関する様々なシステムデータとを含む。アクティブログＡＬのシステムデータは、差分ログを含んでいても良い。アクティブシグネチャＡ＿ＳＩＧは、メモリシステム１が差分ログの記録を開始したことを示す識別子である。アクティブシグネチャＡ＿ＳＩＧは、例えば、アクティブログＡＬが記憶された複数のページＰＡ内で、先頭のページＰＡに記憶される。
動作ログＯＬは、差分ログを含む。ログセットＬＳに含まれた動作ログＯＬの数は、メモリシステム１が差分ログの記録を開始してから実行した動作の数及び種類に応じて変わり得る。差分ログの記録が開始されてから差分ログの生成を伴う動作が実行されなかった場合には、ログセットＬＳは、動作ログＯＬを含まない。
スタンバイログＳＬは、スタンバイシグネチャＳ＿ＳＩＧと、スタンバイログの書き込みに関する様々なシステムデータとを含む。スタンバイログＳＬのシステムデータは、差分ログを含んでいても良い。スタンバイシグネチャＳ＿ＳＩＧは、メモリシステム１が差分ログの記録を終了したことを示す識別子である。スタンバイシグネチャＳ＿ＳＩＧは、例えば、スタンバイログＳＬが記憶された複数のページＰＡ内で、末尾のページＰＡに配置される。
［１－２］第１実施形態の動作
第１実施形態に係るメモリシステム１の動作について説明する。尚、メモリコントローラ３の低消費電力な状態とは、メモリコントローラ３内の一部の回路への電力の供給が制限された状態である。
［１－２－１］パワーオンシーケンス
図９は、第１実施形態に係るメモリコントローラ３のパワーオンシーケンスの一例を示すフローチャートである。パワーオンシーケンスは、メモリシステム１の起動に関する一連の動作である。
メモリコントローラ３は、外部からパワーオン命令を受信すると（開始）、不揮発性メモリ４のＮＡＮＤ管理テーブル領域４０２に記憶されたデータを読み出して、読み出したデータをマスターテーブル領域３０２に記憶させる（Ｓ１０）。これにより、ＮＡＮＤ管理テーブル領域４０２に記憶されたマスターテーブルの写しが、マスターテーブル領域３０２に記憶される。
次に、メモリコントローラ３は、不揮発性メモリ４のＮＡＮＤログ領域４０３に記憶されているデータを読み出して、読み出したデータをＲＡＭログ領域３０３に記憶させる（Ｓ１１）。これにより、複数のログセットＬＳが、ＲＡＭログ領域３０３に記憶される。
次に、メモリコントローラ３は、ＲＡＭログ領域３０３に記憶された複数のログセットＬＳから、ＮＡＮＤログ領域４０３に最後に書き込まれたログセットＬＳ、すなわちＮＡＮＤログ領域４０３に記憶されたタイミングが最も遅いログセットＬＳを探索する（Ｓ１２）。
次に、メモリコントローラ３は、ＮＡＮＤログ領域４０３に最後に書き込まれたログセットＬＳに、スタンバイシグネチャＳ＿ＳＩＧが含まれているか否かを確認する（Ｓ１３）。
最後に書き込まれたログセットＬＳにスタンバイシグネチャＳ＿ＳＩＧが含まれている場合（Ｓ１３、ＹＥＳ）、メモリコントローラ３はパワーオンシーケンスを終了する（終了）。
最後に書き込まれたログセットＬＳにスタンバイシグネチャＳ＿ＳＩＧが含まれていない場合（Ｓ１３、ＮＯ）、メモリコントローラ３は、ＮＡＮＤログ領域４０３に記憶されたデータのリフレッシュ動作を実行する（Ｓ１４）。リフレッシュ動作は、指定されたブロックＢＬＫに記憶されたデータを読み出して、ブロックＢＬＫから読み出したデータを他の未書き込みのブロックＢＬＫに書き込む動作である。未書き込みのブロックＢＬＫは、消去状態のブロックＢＬＫと言い換えられても良い。
リフレッシュ動作が完了すると、メモリコントローラ３はパワーオンシーケンスを終了する（終了）。
［１－２－２］ログ記録動作
図１０は、第１実施形態に係るメモリシステム１のログ記録動作の一例を示すフローチャートである。ログ記録動作は、メモリシステム１の動作に応じて差分ログを生成し、生成した差分ログをＮＡＮＤログ領域４０３に記憶させる動作である。
命令を外部から受信すると（開始）、メモリコントローラ３は、不揮発性メモリ４へのアクセスを伴う命令を受信したか否かを確認する（Ｓ２０）。
不揮発性メモリ４へのアクセスを伴う命令を受信していない場合（Ｓ２０、ＮＯ）、メモリコントローラ３は、図１０の一連の処理を終了する（終了）。
不揮発性メモリ４へのアクセスを伴う命令を受信した場合（Ｓ２０、ＹＥＳ）、メモリコントローラ３は、アクティブログＡＬを生成して、生成したアクティブログＡＬをＮＡＮＤログ領域４０３に記憶させる（Ｓ２１）。
次に、メモリコントローラ３は、受信した命令に基づいた動作を実行する（Ｓ２２）。
次に、メモリコントローラ３は、実行した動作に基づいて動作ログＯＬを生成し、生成した動作ログＯＬをＲＡＭログ領域３０３に記憶させる（Ｓ２３）。
次に、メモリコントローラ３は、ＲＡＭログ領域３０３に記憶されている動作ログＯＬをＮＡＮＤログ領域４０３に記憶させる（Ｓ２４）。尚、Ｓ２２とＳ２３とＳ２４とは並列に実行されても良い。
Ｓ２４の後、メモリコントローラ３は、次の命令を受信するまで待機する（Ｓ２５）。
次に、メモリコントローラ３は、受信した命令の種類を確認する（Ｓ２６）。
受信した命令が不揮発性メモリ４へのアクセスを伴う命令である場合（Ｓ２６、アクセス）、メモリコントローラ３は、Ｓ２２の処理に進む。
受信した命令がスタンバイ命令である場合（Ｓ２６、スタンバイ）、メモリコントローラ３は、スタンバイログＳＬを生成して、生成したスタンバイログＳＬをＮＡＮＤログ領域４０３に記憶させる（Ｓ２７）。メモリコントローラ３は、その後、図１０の一連の処理を終了する（終了）。
［１－２－３］パワーオフシーケンス
図１１は、第１実施形態に係るメモリシステム１のパワーオフシーケンスの一例を示すフローチャートである。パワーオフシーケンスは、メモリシステム１のパワーオフ（シャットダウン）に関する一連の動作である。
外部からパワーオフ命令を受信すると（開始）、メモリコントローラ３は、アクティブログＡＬを生成して、生成したアクティブログＡＬをＮＡＮＤログ領域４０３に記憶させる（Ｓ３０）。
次に、メモリコントローラ３は、パワーオフに関連付けられた動作を実行する（Ｓ３１）。パワーオフに関連付けられた動作は、例えばマスターテーブル領域３０２に記憶されたマスターテーブルをＮＡＮＤ管理テーブル領域４０２に記憶させる動作である。
次に、メモリコントローラ３は、パワーオフに関連付けられた動作の動作ログＯＬを生成する（Ｓ３２）。
次に、メモリコントローラ３は、生成した動作ログＯＬをＲＡＭログ領域３０３に記憶させる（Ｓ３３）。
次に、メモリコントローラ３は、生成した動作ログＯＬをＮＡＮＤログ領域４０３に記憶させる（Ｓ３４）。尚、メモリコントローラ３は、Ｓ３１の処理と、Ｓ３２～Ｓ３４の処理とを、並列に実行しても良い。
次に、メモリコントローラ３は、スタンバイログＳＬを生成し、生成したスタンバイログＳＬのうちスタンバイシグネチャＳ＿ＳＩＧを除くデータをＮＡＮＤログ領域４０３に記憶させる（Ｓ３５）。
次に、メモリコントローラ３は、ダミーデータＤＵＭを生成し、生成したダミーデータＤＵＭと生成したスタンバイログＳＬのうちスタンバイシグネチャＳ＿ＳＩＧとをＮＡＮＤログ領域４０３に記憶させる（Ｓ３６）。ダミーデータＤＵＭは、無効なデータである。ダミーデータＤＵＭは、スタンバイシグネチャＳ＿ＳＩＧと同じページＰＧに記憶される。
次に、メモリコントローラ３は、パワーオフシーケンスの完了をホスト機器２に通知する（Ｓ３７）。その後、メモリコントローラ３は、図１１の一連の処理を終了する（終了）。
［１－２－４］スタンバイログＳＬの書き込み動作
ログ記録動作におけるスタンバイログＳＬの書き込み動作と、パワーオフシーケンスにおけるスタンバイログＳＬの書き込み動作とのそれぞれの具体例について説明する。
（ログ記録動作におけるスタンバイログＳＬの書き込み動作）
図１２は、第１実施形態に係るメモリシステム１のログ記録動作におけるスタンバイログＳＬの書き込み動作により記憶されるデータの一例を示すブロック図である。時間軸に沿って並んだＴ１０１～Ｔ１０３のそれぞれは、ある時刻を示している。各時刻の右に並ぶ複数のブロックは、その時刻におけるＮＡＮＤログ領域４０３の複数のページを示している。図示されたＮＡＮＤログ領域４０３の複数のページを、左から順にページＰＧ１～ＰＧ１２と呼ぶ。また、図示された“ＤＡＴ”は、システムデータを示している。図示された“Ａ＿ＳＩＧ”は、アクティブシグネチャＡ＿ＳＩＧを示している。図示された“Ｓ＿ＳＩＧ”は、スタンバイシグネチャＳ＿ＳＩＧを示している。図示された“ＰＲＴ”は、インターページＥＣＣで使用されるパリティを示している。ページＰＡにデータの書き込みが実行されている場合、矢印記号がブロックに付与される。
時刻Ｔ１０１において、ページＰＧ１は、アクティブログＡＬのシステムデータＤＡＴと、アクティブシグネチャＡ＿ＳＩＧとを記憶している。時刻Ｔ１０１において、ページＰＧ２は、アクティブログＡＬのシステムデータＤＡＴを記憶している。時刻Ｔ１０１において、ページＰＧ３は、ページＰＧ１及びＰＧ２に記憶されたデータに基づいて生成されたパリティＰＲＴを記憶している。時刻Ｔ１０１において、ページＰＧ４は、動作ログＯＬのシステムデータＤＡＴを記憶している。ページＰＧ５は、動作ログＯＬのシステムデータＤＡＴを記憶している。時刻Ｔ１０１において、ページＰＧ６は、動作ログＯＬの書き込み動作時に生成されたパリティＰＲＴを記憶している。時刻Ｔ１０１において、ページＰＧ７～ＰＧ１２のそれぞれは、未書き込み状態である。
時刻Ｔ１０２は、ログ記録動作におけるスタンバイログＳＬの書き込み動作（Ｓ２４）が開始されるタイミングである。例えば、時刻Ｔ１０２において、メモリコントローラ３が、ページＰＧ７～ＰＧ９に対して、書き込み動作を実行する。時刻Ｔ１０１における、ページＰＧ７に対する書き込みデータは、スタンバイログＳＬのシステムデータＤＡＴを含む。時刻Ｔ１０１における、ページＰＧ８に対する書き込みデータは、スタンバイログＳＬのシステムデータＤＡＴと、スタンバイシグネチャＳ＿ＳＩＧとを含む。時刻Ｔ１０１における、ページＰＧ９に対する書き込みデータは、ページＰＧ７及びＰＧ８に記憶されたデータに基づいて生成されたパリティＰＲＴを含む。
時刻Ｔ１０３は、ページＰＧ７～ＰＧ９に対する書き込み動作が完了したタイミングである。時刻Ｔ１０３において、時刻Ｔ１０２から開始された書き込み動作（Ｓ２４）が完了する。
（パワーオフシーケンスにおけるスタンバイログＳＬの書き込み動作）
図１３は、第１実施形態に係るメモリシステム１のパワーオフシーケンスにおけるスタンバイログＳＬの書き込み動作により記憶されるデータの一例を示すブロック図である。時間軸に沿って並んだＴ１１１～Ｔ１１５のそれぞれは、ある時刻を示している。各時刻の右に並ぶ複数のブロックは、その時刻におけるＮＡＮＤログ領域４０３の複数のページを示している。図示されたＮＡＮＤログ領域４０３の複数のページを、左から順にページＰＧ１～ＰＧ１２と呼ぶ。また、図示された“ＤＡＴ”は、システムデータを示している。図示された“ＤＵＭ”は、ダミーデータを示している。図示された“Ａ＿ＳＩＧ”は、アクティブシグネチャＡ＿ＳＩＧを示している。図示された“Ｓ＿ＳＩＧ”は、スタンバイシグネチャＳ＿ＳＩＧを示している。図示された“ＰＲＴ”は、インターページＥＣＣで使用されるパリティを示している。ページＰＡにデータの書き込みが実行されている場合、矢印記号がブロックに付与される。
時刻Ｔ１１１において、ページＰＧ１は、アクティブログＡＬのシステムデータＤＡＴと、アクティブシグネチャＡ＿ＳＩＧとを記憶している。時刻Ｔ１１１において、ページＰＧ２は、アクティブログＡＬのシステムデータＤＡＴを記憶している。時刻Ｔ１１１において、ページＰＧ３は、ページＰＧ１及びＰＧ２に記憶されたデータに基づいて生成されたパリティＰＲＴを記憶している。時刻Ｔ１１１において、ページＰＧ４は、動作ログＯＬのシステムデータＤＡＴを記憶している。時刻Ｔ１１１において、ページＰＧ５は、動作ログＯＬのシステムデータＤＡＴを記憶している。ページＰＧ６は、ページＰＧ４及びＰＧ５に記憶されたデータに基づいて生成されたパリティＰＲＴを記憶している。時刻Ｔ１１１において、ページＰＧ７～ＰＧ１２のそれぞれは、未書き込み状態である。
時刻Ｔ１１２は、パワーオフシーケンスにおけるスタンバイログＳＬのシステムデータＤＡＴの書き込み動作（Ｓ３３）が開始されるタイミングである。例えば、時刻Ｔ１１２において、メモリコントローラ３が、ページＰＧ７～ＰＧ９に対して、スタンバイログＳＬのシステムデータＤＡＴの書き込み動作を実行する。時刻Ｔ１１２における、ページＰＧ７及びＰＧ８に対する書き込みデータは、スタンバイログＳＬのシステムデータＤＡＴを含む。時刻Ｔ１１２における、ページＰＧ９に対する書き込みデータは、ページＰＧ７及びＰＧ８に対する書き込みデータに基づいて生成されたパリティＰＲＴを含む。
時刻Ｔ１１３は、パワーオフシーケンスにおけるスタンバイログＳＬのシステムデータＤＡＴの書き込み動作（Ｓ３３）が完了したタイミングである。時刻Ｔ１１３において、時刻Ｔ１１２から開始された書き込み動作が完了する。
時刻Ｔ１１４は、パワーオフシーケンスにおけるスタンバイシグネチャＳ＿ＳＩＧの書き込み動作（Ｓ３４）が開始されるタイミングである。例えば、時刻Ｔ１１４において、メモリコントローラ３が、ページＰＧ１０及びＰＧ１１に対して、書き込み動作を実行する。時刻Ｔ１１４における、ページＰＧ１０に対する書き込みデータは、スタンバイシグネチャＳ＿ＳＩＧと、ダミーデータＤＵＭとを含み、スタンバイログＳＬのシステムデータＤＡＴを含まない。時刻Ｔ１１４における、ページＰＧ１０に対する書き込みデータは、ページＰＧ９に対する書き込みデータに基づいて生成されたパリティＰＲＴを含む。
時刻Ｔ１１５は、ページＰＧ１０及びＰＧ１１に対する書き込み動作が完了したタイミングである。時刻Ｔ１１５において、時刻Ｔ１１４から開始された書き込み動作（Ｓ３４）が完了する。
時刻Ｔ１１５の後に、メモリシステム１がシャットダウンする。
続けて、第１実施形態に係るメモリシステム１のパワーオフシーケンスの途中で異常な電源断が発生した場合の動作について説明する。
図１４は、第１実施形態に係るメモリシステム１のパワーオフシーケンスにおけるスタンバイログＳＬの書き込み動作により記憶されるデータの一例を示すブロック図である。時間軸に沿って並んだＴ１２１～Ｔ１２５のそれぞれは、ある時刻を示している。各時刻の右に並ぶ複数のブロックは、その時刻におけるＮＡＮＤログ領域４０３の複数のページを示している。図示されたＮＡＮＤログ領域４０３の複数のページを、左から順にページＰＧ１～ＰＧ１２と呼ぶ。また、図示された“ＤＡＴ”は、システムデータを示している。図示された“ＤＵＭ”は、ダミーデータを示している。図示された“Ａ＿ＳＩＧ”は、アクティブシグネチャＡ＿ＳＩＧを示している。図示された“Ｓ＿ＳＩＧ”は、スタンバイシグネチャＳ＿ＳＩＧを示している。図示された“ＰＲＴ”は、インターページＥＣＣで使用されるパリティを示している。ページＰＡにデータの書き込みが実行されている場合、矢印記号がブロックに付与される。図示されたブロック内の斜線は、ブロックに対応するページに書き込まれたデータの信頼性が低下していることを示している。
時刻Ｔ１２１において、ページＰＧ１は、アクティブログＡＬのシステムデータＤＡＴと、アクティブシグネチャＡ＿ＳＩＧとを記憶している。時刻Ｔ１２１において、ページＰＧ２は、アクティブログＡＬのシステムデータＤＡＴを記憶している。時刻Ｔ１２１において、ページＰＧ３は、ページＰＧ１及びＰＧ２に記憶されたデータに基づいて生成されたパリティＰＲＴを記憶している。時刻Ｔ１２１において、ページＰＧ４は、動作ログＯＬのシステムデータＤＡＴを記憶している。時刻Ｔ１２１において、ページＰＧ５は、動作ログＯＬのシステムデータＤＡＴを記憶している。ページＰＧ６は、ページＰＧ４及びＰＧ５に記憶されたデータに基づいて生成されたパリティＰＲＴを記憶している。時刻Ｔ１２１において、ページＰＧ７～ＰＧ１２のそれぞれは、未書き込み状態である。
時刻Ｔ１２２は、パワーオフシーケンスにおけるスタンバイログＳＬのシステムデータＤＡＴの書き込み動作（Ｓ３３）が開始されるタイミングである。例えば、時刻Ｔ１２２において、メモリコントローラ３が、ページＰＧ７～ＰＧ９に対して、書き込み動作を実行する。時刻Ｔ１２２における、ページＰＧ７及びＰＧ８に対する書き込みデータは、スタンバイログＳＬのシステムデータＤＡＴを含む。時刻Ｔ１２２における、ページＰＧ９に対する書き込みデータは、ページＰＧ７及びＰＧ８に対する書き込みデータに基づいて生成されたパリティＰＲＴを含む。
時刻Ｔ１２３は、ページＰＧ７～ＰＧ９に対する書き込み動作が完了したタイミングである。時刻Ｔ１２３において、時刻Ｔ１２２から開始された書き込み動作（Ｓ３３）が完了する。
時刻Ｔ１２４は、パワーオフシーケンスにおけるスタンバイシグネチャＳ＿ＳＩＧの書き込み動作（Ｓ３４）が開始されるタイミングである。例えば、時刻Ｔ１２４において、メモリコントローラ３が、ページＰＧ１０及びＰＧ１１に対して、書き込み動作を実行する。時刻Ｔ１２４における、ページＰＧ１０に対する書き込みデータは、スタンバイシグネチャＳ＿ＳＩＧと、ダミーデータＤＵＭとを含む。時刻Ｔ１２４における、ページＰＧ１１に対する書き込みデータは、ページＰＧ１０に対する書き込みデータに基づいて生成されたパリティＰＲＴを含む。
時刻Ｔ１２５は、時刻Ｔ１２４に開始した書き込み動作が、例えば異常な電源断により中断されたタイミングである。ページＰＧ１０及びＰＧ１１は、書き込み動作が中断されたタイミングに応じて、未書き込み状態や、書き込まれたデータの信頼性が低下した状態になり得る。言い換えると、メモリシステム１のパワーオフシーケンス中に異常な電源断が発生すると、最後に書き込まれたログセットＬＳのスタンバイシグネチャＳ＿ＳＩＧが、読み出せない、若しくは信頼性が低下した状態になり得る。また、異常な電源断により信頼性が低下したページＰＡは、時間の経過と共にエラービットが増加し易い傾向を有する。このようなページＰＡが存在すると、時間の経過と共にインターページＥＣＣの訂正能力が低下し、システムデータのエラー訂正が困難になるおそれがある。
［１－３］第１実施形態の効果
第１実施形態に係るメモリシステム１は、パワーオフシーケンス時に、スタンバイログＳＬのシステムデータと、スタンバイシグネチャＳ＿ＳＩＧとを異なるタイミングで書き込む。また、メモリシステム１は、スタンバイシグネチャＳ＿ＳＩＧを書き込むページＰＡの空き部分に、無効なデータ（ダミーデータＤＵＭ）を書き込む。
これにより、パワーオフシーケンス中に異常な電源断が発生して、最後に書き込まれたログセットＬＳのスタンバイシグネチャＳ＿ＳＩＧの読み出しが困難になったとしても、スタンバイログＳＬのシステムデータの信頼性が保たれる。従って、第１実施形態に係るメモリシステム１は、パワーオフシーケンス中の異常な電源断によるシステムデータ消失のリスクを抑制することが出来る。
また、第１実施形態に係るメモリシステム１は、最後に書き込まれたログセットＬＳのスタンバイシグネチャＳ＿ＳＩＧが読み出せなくなった場合に、ＮＡＮＤログ領域４０３に記憶されたログセットＬＳのリフレッシュ動作を実行する。メモリシステム１は、リフレッシュ動作を実行することによって、信頼性が低くなっていると予想されるログセットＬＳを、信頼性の高い状態でＮＡＮＤログ領域４０３に再度記憶させることが出来る。その結果、第１実施形態に係るメモリシステム１は、ＮＡＮＤログ領域４０３に記憶されたログセットＬＳの信頼性を維持することが出来る。
また、第１実施形態に係るメモリシステム１では、スタンバイシグネチャＳ＿ＳＩＧの書き込み動作において、書き込みが実行されるページ数が、例えば、スタンバイシグネチャＳ＿ＳＩＧ及びダミーデータＤＵＭを含むページと、インターページＥＣＣのパリティを含むページとの２ページに抑制される。つまり、スタンバイシグネチャＳ＿ＳＩＧが書き込まれたページのエラービット数が時間の経過と共に増加した場合にも、信頼性が低下したページ数が２ページに抑制される。
このように、第１実施形態に係るメモリシステム１は、スタンバイシグネチャＳ＿ＳＩＧの書き込み動作において、信頼性が低下し得るページ数を抑制することが出来る。その結果、メモリコントローラ３は、インターページＥＣＣ処理の対象である複数ページに含まれたエラービット数を抑制することが出来、インターページＥＣＣ処理のエラー訂正能力の低下を抑制することが出来る。従って、第１実施形態に係るメモリシステム１は、システムデータ消失のリスクを抑制することが出来る。
［２］第２実施形態
第２実施形態に係るメモリシステム１は、第１実施形態に係るメモリシステム１と同様のハードウェア構成を有する。第２実施形態は、アクティブログＡＬの書き込み動作に関する。
［２－１］アクティブログＡＬの書き込み動作
図１５は、第２実施形態に係るメモリシステム１におけるアクティブログＡＬの書き込み動作の一例を示すフローチャートである。
図１０に示されたＳ２０においてメモリコントローラ３が不揮発性メモリ４へのアクセスを伴う命令を受信すると（開始）、パワーオンシーケンスの後にアクティブログＡＬが書き込まれた回数が０回であるか否かを確認する（Ｓ４０）。尚、アクティブログＡＬが書き込まれた回数は、ログセットＬＳが書き込まれた回数と言い換えられても良い。
パワーオンシーケンスの後にアクティブログＡＬが書き込まれた回数が０回である場合（Ｓ４０、ＹＥＳ）、メモリコントローラ３が、図９に示されたパワーオンシーケンスでＳ１４を実行したか否かを確認する（Ｓ４１）。
パワーオンシーケンスでＳ１４を実行していない場合（Ｓ４１、ＮＯ）、メモリコントローラ３は、ダミーデータＤＵＭを生成し、生成したダミーデータＤＵＭをＮＡＮＤログ領域４０３に記憶させる（Ｓ４２）。
次に、メモリコントローラ３は、アクティブログＡＬを生成して、生成したアクティブログＡＬをＮＡＮＤログ領域４０３に記憶させる（Ｓ４３）。メモリコントローラ３は、その後、図１５の一連の処理を終了して、図１０に示されたＳ２２に移行する。
パワーオンシーケンスの後にアクティブログＡＬが書き込まれた回数が０回でない場合（Ｓ４０、ＮＯ）、メモリコントローラ３は、アクティブログＡＬを生成して、生成したアクティブログＡＬをＮＡＮＤログ領域４０３に記憶させる（Ｓ４３）。メモリコントローラ３は、その後、図１５の一連の処理を終了して、図１０に示されたＳ２２に移行する。
パワーオンシーケンスでＳ１４を実行した場合（Ｓ４１、ＹＥＳ）、メモリコントローラ３は、アクティブログＡＬを生成して、生成したアクティブログＡＬをＮＡＮＤログ領域４０３に記憶させる（Ｓ４３）。メモリコントローラ３は、その後、図１５の一連の処理を終了して、図１０に示されたＳ２２に移行する。
（２回目以降のアクティブログＡＬの書き込み動作）
図１６は、第２実施形態に係るメモリシステム１における２回目以降のアクティブログＡＬの書き込み動作により記憶されるデータの一例を示すブロック図である。２回目以降のアクティブログＡＬの書き込み動作は、２回目以降のアクティブログＡＬの書き込み動作は、パワーオンシーケンスの後の２回目以降のアクティブログＡＬの書き込み動作である。時間軸に沿って並んだＴ２０１～Ｔ２０３のそれぞれは、ある時刻を示している。各時刻の右に並ぶ複数のブロックは、その時刻におけるＮＡＮＤログ領域４０３の複数のページを示している。図示されたＮＡＮＤログ領域４０３の複数のページを、左から順にページＰＧ１～ＰＧ１２と呼ぶ。また、図示された“ＤＡＴ”は、システムデータを示している。図示された“Ａ＿ＳＩＧ”は、アクティブシグネチャＡ＿ＳＩＧを示している。図示された“Ｓ＿ＳＩＧ”は、スタンバイシグネチャＳ＿ＳＩＧを示している。図示された“ＰＲＴ”は、インターページＥＣＣで使用されるパリティを示している。ページＰＡにデータの書き込みが実行されている場合、矢印記号がブロックに付与される。
時刻Ｔ２０１において、ページＰＧ１は、スタンバイログＳＬのシステムデータＤＡＴと、スタンバイシグネチャＳ＿ＳＩＧとを記憶している。時刻Ｔ２０１において、ページＰＧ２は、スタンバイログＳＬのシステムデータＤＡＴを記憶している。時刻Ｔ２０１において、ページＰＧ３は、ページＰＧ１及びＰＧ２に記憶されたデータに基づいて生成されたパリティＰＲＴを記憶している。時刻Ｔ２０１において、ページＰＧ４～ＰＧ１２のそれぞれは、未書き込み状態である。
時刻Ｔ２０２は、ログ記録動作の開始後に、２回目以降のアクティブログＡＬの書き込み動作（Ｓ４３）が開始されるタイミングである。例えば、時刻Ｔ２０２において、メモリコントローラ３が、ページＰＧ４～ＰＧ６に対して、書き込み動作を実行する。時刻Ｔ２０２における、ページＰＧ４に対する書き込みデータは、アクティブログＡＬのシステムデータＤＡＴと、アクティブシグネチャＡ＿ＳＩＧとを含む。時刻Ｔ２０２における、ページＰＧ５に対する書き込みデータは、アクティブログＡＬのシステムデータＤＡＴを含む。時刻Ｔ２０２における、ページＰＧ６に対する書き込みデータは、ページＰＧ４及びＰＧ５に対する書き込みデータに基づいて生成されたパリティＰＲＴを含む。
時刻Ｔ２０３は、ページＰＧ４～ＰＧ６に対する書き込み動作が完了したタイミングである。時刻Ｔ２０３において、時刻Ｔ２０２から開始された書き込み動作（Ｓ４３）が完了する。
（初回のスタンバイログＡＬの書き込み動作）
図１７は、第２実施形態に係るメモリシステム１における初回のアクティブログＡＬの書き込み動作により記憶されるデータの一例を示すブロック図である。初回のアクティブログＡＬの書き込み動作は、パワーオンシーケンスの後の１回目のアクティブログＡＬの書き込み動作である。時間軸に沿って並んだＴ２１１～Ｔ２１５のそれぞれは、ある時刻を示している。各時刻の右に並ぶ複数のブロックは、その時刻におけるＮＡＮＤログ領域４０３の複数のページを示している。図示されたＮＡＮＤログ領域４０３の複数のページを、左から順にページＰＧ１～ＰＧ１２と呼ぶ。また、図示された“ＤＡＴ”は、システムデータを示している。図示された“ＤＵＭ”は、ダミーデータを示している。図示された“Ａ＿ＳＩＧ”は、アクティブシグネチャＡ＿ＳＩＧを示している。図示された“Ｓ＿ＳＩＧ”は、スタンバイシグネチャＳ＿ＳＩＧを示している。図示された“ＰＲＴ”は、インターページＥＣＣで使用されるパリティを示している。ページＰＡにデータの書き込みが実行されている場合、矢印記号がブロックに付与される。
時刻Ｔ２１１において、ページＰＧ１は、スタンバイログＳＬのシステムデータＤＡＴを記憶している。時刻Ｔ２１１において、ページＰＧ２は、スタンバイログＳＬのシステムデータＤＡＴを記憶している。時刻Ｔ２１１において、ページＰＧ３は、ページＰＧ１及びＰＧ２に記憶されたデータに基づいて生成されたパリティＰＲＴを記憶している。時刻Ｔ２１１において、ページＰＧ４は、ダミーデータＤＵＭとスタンバイシグネチャＳ＿ＳＩＧとを記憶している。時刻Ｔ２１１において、ページＰＧ５は、ページＰＧ４に記憶されたデータに基づいて生成されたパリティＰＲＴを記憶している。時刻Ｔ２１１において、ページＰＧ６～ＰＧ１２のそれぞれは、未書き込み状態である。
時刻Ｔ２１２は、初回のアクティブログＡＬの書き込み動作の前の、ダミーデータＤＵＭの書き込み動作（Ｓ４２）が開始されるタイミングである。例えば、時刻Ｔ２１２において、メモリコントローラ３は、ページＰＧ６及びＰＧ７に対して書き込み動作を実行する。時刻Ｔ２１２における、ページＰＧ６に対する書き込みデータは、ダミーデータＤＵＭを含み、アクティブシグネチャＡ＿ＳＩＧを含まない。時刻Ｔ２１２における、ページＰＧ７に対する書き込みデータは、ページＰＧ６に対する書き込みデータに基づいて生成されたパリティＰＲＴを含む。
時刻Ｔ２１３は、ページＰＧ６及びＰＧ７に対する書き込み動作が完了したタイミングである。時刻Ｔ２１３において、時刻Ｔ２１２から開始された書き込み動作（Ｓ４２）が完了する。
時刻Ｔ２１４は、初回のアクティブログＡＬの書き込み動作（Ｓ４３）が開始されるタイミングである。例えば、時刻Ｔ２１４において、メモリコントローラ３は、ページＰＧ８～ＰＧ１０に対して、書き込み動作を実行する。時刻Ｔ２１４における、ページＰＧ８に対する書き込みデータは、アクティブシグネチャＡ＿ＳＩＧと、アクティブログＡＬのシステムデータＤＡＴとを含む。時刻Ｔ２１４における、ページＰＧ９に対する書き込みデータは、アクティブログＡＬのシステムデータＤＡＴを含む。時刻Ｔ２１４における、ページＰＧ１０に対する書き込みデータは、ページＰＧ８及びＰＧ９に対する書き込みデータに基づいて生成されたパリティＰＲＴを含む。
時刻Ｔ２１５は、ページＰＧ８～ＰＧ１０に対する書き込み動作が完了したタイミングである。時刻Ｔ２１５において、時刻Ｔ２１４から開始された書き込み動作（Ｓ４３）が完了する。
続けて、第３実施形態に係るメモリシステム１におけるアクティブログＡＬの書き込み動作の途中で異常な電源断が発生した場合の動作について説明する。
図１８は、第２実施形態に係るメモリシステム１における初回のアクティブログＡＬの書き込み動作により記憶されるデータの一例を示すブロック図である。時間軸に沿って並んだＴ２２１～Ｔ２２７のそれぞれは、ある時刻を示している。各時刻の右に並ぶ複数のブロックは、その時刻におけるＮＡＮＤログ領域４０３の複数のページを示している。図示されたＮＡＮＤログ領域４０３の複数のページを、左から順にページＰＧ１～ＰＧ１２と呼ぶ。また、図示された“ＤＡＴ”は、システムデータを示している。図示された“ＤＵＭ”は、ダミーデータを示している。図示された“Ａ＿ＳＩＧ”は、アクティブシグネチャＡ＿ＳＩＧを示している。図示された“Ｓ＿ＳＩＧ”は、スタンバイシグネチャＳ＿ＳＩＧを示している。図示された“ＰＲＴ”は、インターページＥＣＣで使用されるパリティを示している。ページＰＡにデータの書き込みが実行されている場合、矢印記号がブロックに付与される。図示されたブロック内のドットパターンは、ブロックに対応するページに実行された書き込み動作が中断され、書き込み動作の中断後に未書き込み状態であると判断されたページを示している。
時刻Ｔ２２１は、パワーオンシーケンスを完了した後且つ初回のログ記録動作が開始される前のタイミングである。時刻Ｔ２２１において、ページＰＧ１は、スタンバイログＳＬのシステムデータＤＡＴを記憶している。時刻Ｔ２２１において、ページＰＧ２は、スタンバイログＳＬのシステムデータＤＡＴを記憶している。時刻Ｔ２２１において、ページＰＧ３は、ページＰＧ１及びＰＧ２に記憶されたデータに基づいて生成されたパリティＰＲＴを記憶している。時刻Ｔ２２１において、ページＰＧ４は、ダミーデータＤＵＭとスタンバイシグネチャＳ＿ＳＩＧとを記憶している。時刻Ｔ２２１において、ページＰＧ５は、ページＰＧ４に記憶されたデータに基づいて生成されたパリティＰＲＴを記憶している。時刻Ｔ２２１において、ページＰＧ６～ＰＧ１２のそれぞれは、未書き込み状態である。
時刻Ｔ２２２は、初回のアクティブログＡＬの書き込み動作の前の、ダミーデータＤＵＭの書き込み動作（Ｓ４２）が開始されるタイミングである。例えば、時刻Ｔ２２２において、メモリコントローラ３が、ページＰＧ６及びＰＧ７に対して、書き込み動作を実行する。時刻Ｔ２２２における、ページＰＧ６に対する書き込みデータは、ダミーデータＤＵＭを含む。時刻Ｔ２２２における、ページＰＧ７に対する書き込みデータは、ページＰＧ６に対する書き込みデータに基づいて生成されたパリティＰＲＴを含む。
時刻Ｔ２２３は、Ｔ２２２に開始した書き込み動作が異常に終了したタイミングである。時刻Ｔ２２３の時点で、ページＰＧ６及びＰＧ７のメモリセルの閾値電圧が、書き込みデータと書き込み動作の終了のタイミングとに応じて上昇した状態を有している。しかしながら、このときメモリコントローラ３は、ページＰＧ６及びＰＧ７に対して書き込み動作を実行したことを認識できず、ページＰＧ６及びＰＧ７を未書き込み状態であると認識している。
時刻Ｔ２２４は、時刻Ｔ２２３の後に、初回のアクティブログＡＬの書き込み動作が開始されるタイミングである。初回のアクティブログＡＬの書き込み動作において、メモリコントローラ３は、アクティブログＡＬをＮＡＮＤログ領域４０３に書き込む前に、ダミーデータＤＵＭをＮＡＮＤログ領域４０３に書き込む。このとき、メモリコントローラ３は、ページＰＧ６及びＰＧ７を未書き込み状態であると認識しているため、時刻Ｔ２２２に書き込み動作を実行したページＰＧ６及びＰＧ７に対して、ダミーデータＤＵＭの書き込み動作（Ｓ４２）を開始する。時刻Ｔ２２４における、ページＰＧ６及びＰＧ７に対する書き込みデータは、例えば時刻Ｔ２２２と時刻Ｔ２２４とで同じであっても良いし、異なっていても良い。例えば、時刻Ｔ２２４におけるページＰＧ６に対する書き込みデータは、時刻Ｔ２２２におけるページＰＧ６に対する書き込みデータと同じダミーデータＤＵＭを含む。時刻Ｔ２２４における、ページＰＧ７に対する書き込みデータは、時刻Ｔ２２４におけるページＰＧ６に対する書き込みデータに基づいて生成されたパリティＰＲＴを含む。
時刻Ｔ２２５は、ページＰＧ６及びＰＧ７に対する書き込み動作が完了したタイミングである。時刻Ｔ２２５において、時刻Ｔ２２４から開始された書き込み動作（Ｓ４２）が完了する。時刻Ｔ２２５の時点で、ページＰＧ６及びＰＧ７には、複数回の書き込み動作が実行されている。つまり、メモリコントローラ３は、選択したページＰＧの一部のメモリセルの閾値電圧が上昇した状態で、書き込み動作を実行している。このため、時刻Ｔ２２５の時点で、ページＰＧ６及びＰＧ７に書き込まれたデータは、正確に書き込めていない可能性がある。また、このようなページＰＡが存在すると、インターページＥＣＣの訂正能力が低下し、システムデータのエラー訂正が困難になるおそれがある。
時刻Ｔ２２６は、初回のアクティブログＡＬの書き込み動作（Ｓ４３）が開始されるタイミングである。例えば、時刻Ｔ２２６において、メモリコントローラ３が、ページＰＧ８～ＰＧ１０に対して、アクティブログＡＬの書き込み動作を実行する。時刻Ｔ２２６における、ページＰＧ８に対する書き込みデータは、アクティブシグネチャＡ＿ＳＩＧと、アクティブログＡＬのシステムデータＤＡＴとを含む。時刻Ｔ２２６における、ページＰＧ９に対する書き込みデータは、アクティブログＡＬのシステムデータＤＡＴを含む。時刻Ｔ２２６における、ページＰＧ１０に対する書き込みデータは、ページＰＧ８及びＰＧ９に対する書き込みデータに基づいて生成されたパリティＰＲＴを含む。
時刻Ｔ２２７は、ページＰＧ８～ＰＧ１０に対する書き込み動作が完了したタイミングである。時刻Ｔ２２７において、時刻Ｔ２２６から開始された書き込み動作（Ｓ４３）が完了する。
［２－２］第２実施形態の効果
第２実施形態に係るメモリシステム１は、パワーオンシーケンスにおけるＮＡＮＤログ領域４０３の読み出し結果に基づいて、ＮＡＮＤログ領域４０３に対する書き込み動作を開始するページを選択する。しかしながら、ＮＡＮＤログ領域４０３において、初回の書き込み動作が実行されるページは、異常な電源断により書き込み動作が実行されたが、未書き込みと認識されるページである可能性がある。このようなページに対して書き込み動作が実行されると、データが正確に書き込まれないおそれがあり、ページのデータが消失する、若しくはページのデータの信頼性が低下するおそれがある。
そこで、第２実施形態に係るメモリシステム１は、パワーオンシーケンス後の初回のアクティブログＡＬを書き込む前に、ダミーデータＤＵＭの書き込み動作を実行する。これにより、ダミーデータＤＵＭが、異常な電源断により書き込み動作が実行されたが、未書き込みと認識され得るページに対して書き込まれる。そして、メモリシステム１は、ダミーデータＤＵＭがＮＡＮＤログ領域４０３に記憶された後に、アクティブログＡＬの書き込み動作を実行する。
その結果、第２実施形態に係るメモリシステムは、アクティブログＡＬの書き込み動作を、書き込み動作が実行されていない未書き込みのページに対して実行することが出来る。つまり、メモリシステム１は、アクティブログＡＬを信頼性の低下のおそれがあるページに書き込むことを避けることが出来る。その結果、第２実施形態に係るメモリシステム１は、書き込まれたアクティブログＡＬの信頼性の低下を抑制することが出来、システムデータ消失のリスクを抑制することが出来る。
尚、メモリコントローラ３が、初回のアクティブログＡＬの書き込み動作において、ダミーデータＤＵＭを書き込むことなくアクティブログＡＬの書き込み動作を実行する場合、信頼性が低下し得るページ数が、３ページ以上になり得る。これに対して、第２実施形態に係るメモリシステム１は、ダミーデータＤＵＭの書き込み動作において、書き込み動作を実行するページ数を、例えばダミーデータＤＵＭを含むページと、インターページＥＣＣのパリティを含むページとの２ページに抑制する。つまり、初回のアクティブログＡＬの書き込み動作において、信頼性が低下し得るページ数が、２ページに抑制される。
このように、第２実施形態に係るメモリシステム１は、初回のアクティブログＡＬの書き込み動作において、信頼性が低下し得るページ数を抑制することが出来る。その結果、メモリコントローラ３は、インターページＥＣＣ処理の対象である複数ページに含まれたエラービット数を抑制することが出来、インターページＥＣＣ処理のエラー訂正能力の低下を抑制することが出来る。従って、第２実施形態に係るメモリシステム１は、システムデータ消失のリスクを抑制することが出来る。
［３］第３実施形態
第３実施形態に係るメモリシステム１は、第１実施形態に係るメモリシステム１と同様のハードウェア構成を有する。第３実施形態は、信頼性が低下し得るページの読み出し動作に関する。
［３－１］ＮＡＮＤログ領域４０３に記憶されたデータのエラー訂正方法
図１９は、第３実施形態に係るメモリシステム１のＮＡＮＤログ領域４０３に対する読み出し動作におけるエラー訂正方法の一例を示すフローチャートである。メモリシステム１は、ＮＡＮＤログ領域４０３に対する読み出し動作において、読み出されたデータの種類に応じて、エラー訂正能力を変更する。尚、“エラー訂正能力”は、例えばインナーページＥＣＣ処理においてエラー訂正可能なビット数に対応している。エラー訂正能力の高低は、エラー訂正可能なビット数の大小にそれぞれ対応している。
不揮発性メモリ４のＮＡＮＤログ領域４０３からデータを読み出すと（開始）、メモリコントローラ３は、読み出したページがダミーデータＤＵＭを含むか否かを確認する（Ｓ５０）。
読み出したページがダミーデータＤＵＭを含む場合（Ｓ５０、ＹＥＳ）、メモリコントローラ３がＥＣＣ回路２５を制御して、ＥＣＣ回路２５が、第１のエラー訂正能力でインナーページＥＣＣ処理を実行する（Ｓ５１）。
Ｓ５１が完了すると、メモリコントローラ３は、インナーページＥＣＣ処理によるエラー訂正に成功したか否かを確認する（Ｓ５３）。すなわち、メモリコントローラ３が、第１のエラー訂正能力を用いて、読み出したページのエラー訂正に成功したか否かを確認する。
読み出したページがダミーデータＤＵＭを含まない場合（Ｓ５０、ＮＯ）、メモリコントローラ３がＥＣＣ回路２５を制御して、ＥＣＣ回路２５が、第１のエラー訂正能力よりも高い第２のエラー訂正能力でインナーページＥＣＣ処理を実行する（Ｓ５２）。すなわち、ＥＣＣ回路２５は、ダミーデータＤＵＭが書き込まれたページから読み出されたデータに対して、システムデータＤＡＴが書き込まれたページから読み出されたデータよりも低いエラー訂正能力で、エラー訂正処理を実行する。
Ｓ５２が完了すると、メモリコントローラ３は、インナーページＥＣＣ処理によるエラー訂正に成功したか否かを確認する（Ｓ５３）。すなわち、メモリコントローラ３が、第２のエラー訂正能力を用いて、読み出したページのエラー訂正に成功したか否かを確認する。
インナーページＥＣＣ処理によるエラー訂正に成功した場合（Ｓ５３、ＹＥＳ）、メモリコントローラ３は、図１９の一連の処理を終了する（終了）。
インナーページＥＣＣ処理によるエラー訂正に成功していない場合、（Ｓ５３、ＮＯ）、メモリコントローラ３は、読み出したページのリフレッシュ動作を実行する（Ｓ５４）。Ｓ５４のリフレッシュ動作が実行されるタイミングは、その他のタイミングであっても良い。メモリコントローラ３は、その後、図１９の一連の処理を終了する（終了）。
尚、メモリコントローラ３は、予約されたリフレッシュ動作を、任意のタイミングで実行することが出来る。例えば、メモリコントローラ３は、リフレッシュ動作を、ＮＡＮＤログ領域４０３の読み出し動作を実行した後に実行しても良いし、ＮＡＮＤログ領域４０３の読み出し動作を実行している途中に実行しても良い。
また、Ｓ５３の条件は、その他の条件であっても良い。例えば、メモリコントローラ３は、インナーページＥＣＣ処理において検出されたエラービット数に基づいて、リフレッシュ動作を予約するか否かを決定しても良い。この場合、メモリコントローラ３は、Ｓ５３において、インナーページＥＣＣ処理により検出されたエラービット数が、所定の閾値を超えているか否かを判定する。所定の閾値としては、システムデータＤＡＴの読み出しデータに設定された閾値よりも、ダミーデータＤＵＭの読み出しデータに設定された閾値の方が低く設定されることが好ましい。また、Ｓ５３の条件として、リトライリードの有無が使用されても良い。この場合、メモリコントローラ３は、リトライリードが要求された場合に、リトライリードが要求されたブロックＢＬＫのリフレッシュ動作を予約する。
図２０は、第３実施形態に係るメモリシステム１におけるスタンバイログＳＬ及びアクティブログＡＬを含む記憶領域の一例を示すブロック図である。Ｔ３０１は、ある時刻を示している。時刻Ｔ３０１の右に並ぶ複数のブロックは、その時刻におけるＮＡＮＤログ領域４０３の複数のページを示している。図示されたＮＡＮＤログ領域４０３の複数のページを、左から順にページＰＧ１～ＰＧ１２と呼ぶ。また、図示された“ＤＡＴ”は、システムデータを示している。図示された“ＤＵＭ”は、ダミーデータを示している。図示された“Ａ＿ＳＩＧ”は、アクティブシグネチャＡ＿ＳＩＧを示している。図示された“Ｓ＿ＳＩＧ”は、スタンバイシグネチャＳ＿ＳＩＧを示している。図示された“ＰＲＴ”は、インターページＥＣＣで使用されるパリティを示している。図示されたブロック内の斜線は、ブロックに対応するページに書き込まれたデータの信頼性が低下していることを示している。図示されたブロック内のドットパターンは、ブロックに対応するページに実行された書き込み動作が中断され、書き込み動作の中断後に未書き込み状態であると判断されたページを示している。
時刻Ｔ３０１において、ページＰＧ１は、スタンバイログＳＬのシステムデータＤＡＴを含む。時刻Ｔ３０１において、ページＰＧ２は、スタンバイログＳＬのシステムデータＤＡＴを含む。時刻Ｔ３０１において、ページＰＧ３は、ページＰＧ１及びＰＧ２に記憶されたデータに基づいて生成されたパリティＰＲＴを含む。時刻Ｔ３０１において、ページＰＧ４は、ダミーデータＤＵＭとスタンバイシグネチャＳ＿ＳＩＧとを含む。時刻Ｔ３０１において、ページＰＧ５は、ページＰＧ４に記憶されたデータに基づいて生成されたパリティＰＲＴを含む。尚、時刻Ｔ３０１において、ページＰＧ４及びＰＧ５は、アクティブシグネチャＳ＿ＳＩＧの書き込み動作が中断したことにより信頼性が低下した状態である。時刻Ｔ３０１において、ページＰＧ６は、ダミーデータＤＵＭを含む。時刻Ｔ３０１において、ページＰＧ７は、ページＰＧ６に記憶されたデータに基づいて生成されたパリティＰＲＴを含む。尚、ページＰＧ６及びＰＧ７に書き込まれたデータは、書き込み動作の中断後に未書き込み状態であると判断されたページに対して書き込まれている。時刻Ｔ３０１において、ページＰＧ８は、アクティブログＡＬのシステムデータＤＡＴとアクティブシグネチャＡ＿ＳＩＧとを含む。時刻Ｔ３０１において、ページＰＧ９は、アクティブログＡＬのシステムデータＤＡＴを含む。ページＰＧ１０は、ページＰＧ８及びＰＧ９に記憶されたデータに基づいて生成されたパリティＰＲＴを含む。時刻Ｔ３０１において、ページＰＧ１１及びＰＧ１２のそれぞれは、未書き込み状態である。
図２１は、第３実施形態に係るメモリシステム１におけるリフレッシュ動作後のスタンバイログＳＬ及びアクティブログＡＬを含む記憶領域の別の一例を示すブロック図である。Ｔ３０２は、時刻Ｔ３０１の後の時刻を示している。時刻Ｔ３０２の右に並ぶ複数のブロックは、その時刻におけるＮＡＮＤログ領域４０３の複数のページを示している。図示されたＮＡＮＤログ領域４０３の複数のページを、左から順にページＰＧ１ａ～ＰＧ１２ａと呼ぶ。また、図示された“ＤＡＴ”は、システムデータを示している。図示された“Ａ＿ＳＩＧ”は、アクティブシグネチャＡ＿ＳＩＧを示している。図示された“ＰＲＴ”は、インターページＥＣＣで使用されるパリティを示している。
時刻Ｔ３０２において、ページＰＧ１ａは、時刻Ｔ３０１にページＰＧ１に記憶されていたデータ、すなわちスタンバイログＳＬのシステムデータＤＡＴを含む。時刻Ｔ３０２において、ページＰＧ２ａは、時刻Ｔ３０１にページＰＧ２に記憶されていたデータ、すなわちスタンバイログＳＬのシステムデータＤＡＴを含む。時刻Ｔ３０２において、ページＰＧ３ａは、時刻Ｔ３０１にページＰＧ８に記憶されていたデータ、すなわちアクティブログＡＬのシステムデータＤＡＴとアクティブシグネチャＡ＿ＳＩＧとを含む。時刻Ｔ３０２において、ページＰＧ４ａは、時刻Ｔ３０１にページＰＧ９に記憶されていたデータ、すなわちアクティブログＡＬのシステムデータＤＡＴを含む。時刻Ｔ３０２において、ページＰＧ５ａは、ページＰＧ１ａ、ＰＧ２ａ、ＰＧ３ａ及びＰＧ４ａに記憶されたデータに基づいて生成されたパリティＰＲＴを含む。時刻Ｔ３０２において、ページＰＧ６ａ～及びＰＧ１２ａのそれぞれは、未書き込み状態である。
このように、メモリコントローラ３は、リフレッシュ動作において、ダミーデータＤＵＭの書き込みを省略しても良い。また、メモリコントローラ３は、リフレッシュ動作において、時刻Ｔ３０１にページＰＧ４に記憶されたスタンバイシグネチャＳ＿ＳＩＧの書き込みも省略している。メモリコントローラ３は、時刻Ｔ３０１にページＰＧ４に書き込まれていたスタンバイシグネチャＳ＿ＳＩＧを、時刻Ｔ３０２におけるページＰＧ２ａ、すなわちスタンバイログＳＬの末尾のページに書き込んでも良い。
［３－２］第３実施形態の効果
ダミーデータＤＵＭが記憶されたページの信頼性は、第１及び第２実施形態で説明されたように、書き込み動作の中断が発生した場合に低下し得る。ダミーデータＤＵＭが記憶されたページの信頼性が低下している場合、ページを含むブロックＢＬＫに書き込まれたデータの信頼性も低下している可能性がある。
そこで、第３実施形態に係るメモリシステム１は、ダミーデータＤＵＭを記憶しているページから読み出されたデータに対して、システムデータＤＡＴよりも低いエラー訂正能力でエラー訂正処理を実行する。これにより、第３実施形態に係るメモリシステム１は、ダミーデータＤＵＭを含むブロックＢＬＫの信頼性の低下を早期に検知することが出来る。そして、メモリシステム１は、信頼性が低下したブロックＢＬＫのシステムデータＤＡＴのリフレッシュ動作を、早期に実行することが出来る。従って、第３実施形態に係るメモリシステム１は、システムデータ消失のリスクを抑制することが出来る。
実施形態は例示であり、発明の範囲はそれらに限定されない。
１…メモリシステム
２…ホスト機器
３…メモリコントローラ
４…不揮発性メモリ
１０…記憶装置
３１…ホストインターフェイス（ホストＩＦ）
３２…ＲＡＭ
３３…ＣＰＵ
３４…ＲＯＭ
３５…ＥＣＣ回路
３６…ＮＡＮＤインターフェイス（ＮＡＮＤＩＦ）
３０１…キャッシュ領域
３０２…マスターテーブル領域
３０３…ＲＡＭログ領域
４０１…ユーザーデータ領域
４０２…ＮＡＮＤ管理テーブル領域
４０３…ＮＡＮＤログ領域
ＬＳ…ログセット
ＡＬ…アクティブログ
ＯＬ…動作ログ
ＳＬ…スタンバイログ
Ａ＿ＳＩＧ…アクティブシグネチャ
Ｓ＿ＳＩＧ…スタンバイシグネチャ
ＮＣ，ＮＣ１～ＮＣ１６…ＮＡＮＤチップ
ＢＫ０，ＢＫ１…バンク
ＢＬＫ…ブロック
ＬＢＬＫ…論理ブロック
ＣＨ０～ＣＨ７…チャネル
ＤＡＴ…システムデータ
ＤＵＭ…ダミーデータ
ＬＰＡ…論理ページ
ＰＡ０～ＰＡ６３，ＰＧ１～ＰＧ１２，ＰＧ１ａ～ＰＧ１２ａ…ページ
ＰＬ０，ＰＬ１…プレーン
ＰＲＴ…パリティ
Ｔ１０１～Ｔ１０３，Ｔ１１１～Ｔ１１５，Ｔ１２１～Ｔ１２５，Ｔ２０１～Ｔ２０３，Ｔ２１１～Ｔ２１５，Ｔ２２１～Ｔ２２７，Ｔ３０１，Ｔ３０２…時刻

Claims (10)

  1. 第１記憶領域と第２記憶領域とを含む不揮発性メモリと、
    前記不揮発性メモリを制御するメモリコントローラとを備え、
    前記メモリコントローラは、
    マスターテーブルを記憶する第３記憶領域と、前記マスターテーブルの変更履歴を記憶する第４記憶領域とを備え、
    外部からパワーオフ命令を受信すると、前記不揮発性メモリに対して、前記第３記憶領域に記憶された前記マスターテーブルを、前記第１記憶領域に書き込むことを命令し、
    前記不揮発性メモリに対して、前記第４記憶領域に記憶された前記変更履歴を、前記第２記憶領域に書き込むことを命令し、
    パワーオフに関する第１システムデータと、前記変更履歴の記録が終了したことを示す第１スタンバイシグネチャとを含む第１スタンバイログを生成し、
    前記不揮発性メモリに対して、前記第１スタンバイログのうち前記第１システムデータを、前記第２記憶領域に書き込むことを命令し、
    前記第２記憶領域に前記第１システムデータが書き込まれた後に、前記不揮発性メモリに対して、前記第１スタンバイログのうち前記第１スタンバイシグネチャを、前記第２記憶領域に書き込むことを命令する、
    メモリシステム。
  2. 前記第１スタンバイシグネチャが書き込まれたページは、無効なデータを含み、前記第１システムデータを含まない、
    請求項１に記載のメモリシステム。
  3. 前記メモリコントローラは、
    前記不揮発性メモリへのアクセスを伴う命令を外部から受信すると、前記不揮発性メモリに対して、前記変更履歴の記録を開始したことを示すアクティブシグネチャを、前記第２記憶領域に書き込むことを命令し、
    前記不揮発性メモリに対して、前記第４記憶領域に記憶された前記変更履歴を、前記第２記憶領域に書き込むことを命令し、
    前記変更履歴の記録の終了に関する第２システムデータと、前記変更履歴の記録が終了したことを示す第２スタンバイシグネチャを含む第２スタンバイログを生成し、
    前記不揮発性メモリに対して、前記第２システムデータと前記第２スタンバイシグネチャとを、前記第２記憶領域に書き込むことを命令する、
    請求項１又は請求項２に記載のメモリシステム。
  4. 前記メモリコントローラは、読み出しデータのエラー訂正処理において、前記第１スタンバイシグネチャが記憶されたページから読み出された第１読み出しデータに対するエラー訂正能力を、前記第１システムデータが記憶されたページから読み出された第２読み出しデータに対するエラー訂正能力よりも低く設定する、
    請求項１乃至請求項３のいずれか一項に記載のメモリシステム。
  5. マスターテーブルの写しを記憶する第１記憶領域と、前記マスターテーブルの変更履歴の写しを記憶する第２記憶領域とを含む不揮発性メモリと、
    前記不揮発性メモリを制御するメモリコントローラとを備え、
    前記メモリコントローラは、
    前記マスターテーブルを記憶する第３記憶領域と、前記マスターテーブルの変更履歴を記憶する第４記憶領域とを備え、
    外部からパワーオン命令を受信すると、前記第１記憶領域に記憶された前記マスターテーブルの写しを、前記第３記憶領域に記憶させ、前記第２記憶領域に記憶された前記マスターテーブルの変更履歴の写しを、前記第４記憶領域に記憶させ、
    前記パワーオン命令を受信した後に、初めて、前記不揮発性メモリへのアクセスを伴う命令を外部から受信すると、前記不揮発性メモリに対して、無効なデータを前記第２記憶領域に書き込むことを命令し、
    前記第２記憶領域に前記無効なデータが書き込まれた後に、前記不揮発性メモリに対して、前記変更履歴の記録が開始されたことを示す第１アクティブシグネチャを、前記第２記憶領域に書き込むことを命令する、
    メモリシステム。
  6. 前記無効なデータが書き込まれたページは、前記第１アクティブシグネチャを含まない、
    請求項５に記載のメモリシステム。
  7. 前記メモリコントローラは、
    前記第２記憶領域に前記第１アクティブシグネチャが書き込まれた後に、前記不揮発性メモリに対して、前記変更履歴の記録が終了したことを示す第１スタンバイシグネチャを、前記第２記憶領域に書き込むことを命令し、
    前記第２記憶領域に前記第１スタンバイシグネチャが書き込まれた後に、前記不揮発性メモリへのアクセスを伴う命令を外部から受信すると、前記不揮発性メモリに対して、無効なデータを記憶させることなく、前記変更履歴の記録を開始したことを示す第２アクティブシグネチャを、前記第２記憶領域に書き込むことを命令する、
    請求項５又は請求項６に記載のメモリシステム。
  8. 前記メモリコントローラは、読み出しデータのエラー訂正処理において、前記無効なデータが記憶されたページから読み出された第１読み出しデータに対するエラー訂正能力を、前記第１アクティブシグネチャが記憶されたページから読み出された第２読み出しデータに対するエラー訂正能力よりも低く設定する、
    請求項５乃至請求項７のいずれか一項に記載のメモリシステム。
  9. 外部からパワーオフ命令を受信したことに応じて、マスターテーブルを、不揮発性メモリの第１記憶領域に記憶させることと、
    前記マスターテーブルの変更履歴を、前記不揮発性メモリの第２記憶領域に記憶させることと、
    パワーオフに関する第１システムデータと、前記変更履歴の記録が終了したことを示す第１スタンバイシグネチャとを含む第１スタンバイログを生成することと、
    前記第１スタンバイログのうち前記第１システムデータを、前記第２記憶領域に記憶させることと、
    前記第２記憶領域に前記第１システムデータが記憶された後に、前記第１スタンバイログのうち前記第１スタンバイシグネチャを、前記第２記憶領域に記憶させることと、
    を備える、メモリシステムの制御方法。
  10. 外部からパワーオン命令を受信すると、不揮発性メモリの第１記憶領域に記憶されたマスターテーブルの写しと、前記不揮発性メモリの第２記憶領域に記憶された前記マスターテーブルの変更履歴の写しとを、メモリコントローラの第３記憶領域及び第４記憶領域にそれぞれ記憶させることと、
    前記パワーオン命令を受信した後に、初めて、前記不揮発性メモリへのアクセスを伴う命令を外部から受信すると、無効なデータを前記第２記憶領域に記憶させることと、
    前記第２記憶領域に前記無効なデータが記憶された後に、前記変更履歴の記録が開始されたことを示す第１アクティブシグネチャを、前記第２記憶領域に記憶させることと、
    を備える、メモリシステムの制御方法。
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