JP2022040856A

JP2022040856A - メモリ制御装置及びメモリ制御方法

Info

Publication number: JP2022040856A
Application number: JP2020145774A
Authority: JP
Inventors: 純一長塚; Junichi Nagatsuka
Original assignee: Lapis Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2020-08-31
Filing date: 2020-08-31
Publication date: 2022-03-11

Abstract

【課題】リフレッシュ処理を短時間で行いつつバッドブロックの発生対策を行うことが可能なメモリ制御装置を提供する。【解決手段】複数のメモリブロックを有する不揮発性の第１メモリと、不揮発性メモリに対するデータの書き込み、読み出し及び消去を実行するメモリコントローラと、複数のメモリブロックの物理アドレスと論理アドレスとの対応関係を示す管理情報を記憶する第２メモリと、管理情報に基づいて、複数のメモリブロックへのアクセスをメモリコントローラに実行させるアクセス制御部と、を含む。メモリコントローラは、第１メモリの１のメモリブロックに記憶されているデータを他のメモリブロックにコピーするリフレッシュ処理を実行し、リフレッシュ処理の実行後、複数のメモリブロックへのアクセスを受け付け可能に制御するアクセス可能期間を経た所定のタイミングで、他のメモリブロックに対しデータのベリファイ処理を行う。【選択図】図２

Description

本発明は、メモリ制御装置及びメモリ制御方法に関する。

近年、ＳＳＤ（Solid State Drive）等のストレージデバイスにおいて、ＮＡＮＤ型ＦＬＡＳＨ（登録商標）メモリが広く用いられている。ＮＡＮＤ型ＦＬＡＳＨメモリでは、ゲート絶縁膜の物理的な劣化によるデータ保持の不良やリードディスターブ等により、正しいデータ値が読み取れなくなる現象（所謂、データの劣化）が生じる場合がある。このようなデータの劣化に対処するため、ＮＡＮＤ型ＦＬＡＳＨメモリでは、メモリ領域のリフレッシュ処理が行われている（例えば、特許文献１）。

ＮＡＮＤ型ＦＬＡＳＨメモリ等の不揮発性メモリでは、メモリ制御装置が論理アドレスと物理アドレスとを関連付けてメモリ領域を管理している。このようなメモリ制御装置で一般的に行われるリフレッシュ処理では、電源遮断にも対応できるように、現在のメモリブロックから新規のメモリブロックへのデータのコピーが完了した後、更新した論理アドレス及び物理アドレスの管理情報を不揮発性メモリに保存し、その後、ワークメモリとして使用する揮発性メモリの管理情報を更新する。

特開２０１４－４１５７３号公報

近年のＮＡＮＤ型ＦＬＡＳＨメモリでは、メモリセルの多値化による大容量化で、ブロック容量の増加や、プログラム時のステータスで検出できないバッドブロックの発生が問題となっている。バッドブロックの対策として、一般的にはリフレッシュ処理におけるデータコピー完了後に、コピー先のデータをベリファイすることが行われている。

しかしながら、リフレッシュ処理の際に併せてベリファイを行うことにより、リフレッシュ処理にかかる時間が増大してしまうという問題があった。

本発明は、上記問題点に鑑みてなされたものであり、リフレッシュ処理を短時間で行いつつバッドブロックの発生対策を行うことが可能なメモリ制御装置を提供することを目的とする。

本発明に係るメモリ制御装置は、複数のメモリブロックを有する不揮発性の第１メモリと、前記不揮発性メモリに対するデータの書き込み、読み出し及び消去を実行するメモリコントローラと、前記複数のメモリブロックの物理アドレスと論理アドレスとの対応関係を示す管理情報を記憶する第２メモリと、前記管理情報に基づいて、前記複数のメモリブロックへのアクセスを前記メモリコントローラに実行させるアクセス制御部と、を含み、前記メモリコントローラは、前記第１メモリの１のメモリブロックに記憶されているデータを他のメモリブロックにコピーするリフレッシュ処理を実行し、前記リフレッシュ処理の実行後、前記複数のメモリブロックへのアクセスを受け付け可能に制御するアクセス可能期間を経た所定のタイミングで、前記他のメモリブロックに対しデータのベリファイ処理を行うことを特徴とする。

本発明に係るメモリ制御方法は、複数のメモリブロックを有する不揮発性の第１メモリと、前記第１メモリに対するデータの書き込み、読み出し及び消去を実行するメモリコントローラと、前記複数のメモリブロックの物理アドレスと論理アドレスとの対応関係を示す管理情報を記憶する第２メモリと、前記管理情報に基づいて、前記複数のメモリブロックへのアクセスを前記メモリコントローラに実行させるアクセス制御部と、を有するメモリ制御装置が実行するメモリ制御方法であって、前記第１メモリの１のメモリブロックに記憶されているデータを他のメモリブロックにコピーするリフレッシュ処理を実行するステップと、前記リフレッシュ処理の結果に基づいて、前記第１メモリの論理物理変換情報を更新するステップと、前記リフレッシュ処理の実行後、前記複数のメモリブロックへのアクセスを受け付け可能に制御するステップと、前記複数のメモリブロックへのアクセスを受け付けるアクセス可能期間を経た所定のタイミングで、前記他のメモリブロックに対しデータのベリファイ処理を実行するステップと、前記ベリファイ処理の結果に応じて、前記第１メモリの前記論理物理変換情報に基づいて前記第２メモリの前記管理情報を更新するステップと、を含むことを特徴とする。

本発明の半導体装置によれば、リフレッシュ処理を短時間で行いつつバッドブロックの発生対策を行うことが可能なメモリ制御装置を提供することが可能となる。

本発明に係るメモリ制御装置の構成を示すブロック図である。メモリ制御装置の通常時の動作を示すフローチャートである。メモリ制御装置の電源遮断後の起動時の動作を示すフローチャートである。

以下に本発明の好適な実施例を詳細に説明する。なお、以下の実施例における説明及び添付図面においては、実質的に同一または等価な部分には同一の参照符号を付している。

図１は、本実施例のメモリ制御装置１００の構成を示すブロック図である。メモリ制御装置１００は、ホスト装置２００と接続され、ホスト装置２００からの書き込み命令及び読み出し命令に応じてメモリへのデータの書き込み及びメモリからのデータの読み出しを行う。メモリ制御装置１００は、例えばＳＳＤ（Solid State Drive）から構成されている。

メモリ制御装置１００は、ＣＰＵ１１、ＮＡＮＤ型ＦＬＡＳＨメモリコントローラ１２、ＮＡＮＤ型ＦＬＡＳＨメモリ１３、ＲＡＭ１４及び外部Ｉ／Ｆ制御部１５を含む。

ＣＰＵ１１は、メモリ制御装置１００の各部の処理動作を制御する処理制御部である。特に、本実施例では、ＣＰＵ１１は、ＮＡＮＤ型ＦＬＡＳＨメモリコントローラ１２にＮＡＮＤ型ＦＬＡＳＨメモリ１３のメモリブロックへのアクセスを実行させるアクセス制御部としての機能を有する。ＣＰＵ１１は、例えば外部Ｉ／Ｆ制御部１５を介してホスト装置２００から供給された読み出し命令及び読み出し用の論理アドレスに基づいて、ＲＡＭ１４に記憶されている管理情報４１を参照して物理アドレスを特定し、当該物理アドレスに対応するメモリブロックからのデータの読み出しをＮＡＮＤ型ＦＬＡＳＨメモリコントローラ１２に実行させる。ＣＰＵ１１は、内部バスラインＢＬを介してＮＡＮＤ型ＦＬＡＳＨメモリコントローラ１２、ＮＡＮＤ型ＦＬＡＳＨメモリ１３、ＲＡＭ１４及び外部Ｉ／Ｆ制御部１５に接続されている。

ＮＡＮＤ型ＦＬＡＳＨメモリコントローラ１２は、ＮＡＮＤ型ＦＬＡＳＨメモリ１３に対するデータの書き込み、読み出し及び消去を実行するメモリ制御部である。ＮＡＮＤ型ＦＬＡＳＨメモリコントローラ１２は、ＣＰＵ１１の制御に応じて、ＮＡＮＤ型フラッシュメモリ１３からデータをページ単位で読み出し、読み出したデータを内部バスラインＢＬを介して外部Ｉ／Ｆ制御部１５に供給する。

ＮＡＮＤ型ＦＬＡＳＨメモリコントローラ１２は、書き込みデータ及び読み出しデータを一時格納するデータバッファ２１を含む。また、ＮＡＮＤ型ＦＬＡＳＨメモリコントローラ１２は、ＥＣＣ（Error Check and Correct）回路２２を有し、ＮＡＮＤ型ＦＬＡＳＨメモリ１３から読み出したデータに対する誤り検出訂正処理を実行する。

また、ＮＡＮＤ型ＦＬＡＳＨメモリコントローラ１２は、データ読み出し時にＥＣＣ回路２２が実行する誤り検出訂正処理によって検出されたエラービットの数が所定値を超えた場合に、対象のメモリブロックのリフレッシュ処理を実行する。リフレッシュ処理では、データが記憶されているメモリブロック（以下、コピー元ブロックと称する）から新たなメモリブロック（以下、コピー先ブロックと称する）へのデータのコピーを行う。データのコピーは、コピー元ブロックからリードしたデータをデータバッファ２１に格納し、そのデータをコピー先ブロックに書き込む処理をブロック内の全ページについて実行することにより行う。

また、ＮＡＮＤ型ＦＬＡＳＨメモリコントローラ１２は、ＮＡＮＤ型ＦＬＡＳＨメモリ１３のパトロール処理を行う。パトロール処理は、リードディスターブ対策のためにＮＡＮＤ型ＦＬＡＳＨメモリ１３の各メモリブロックについてのリードテストを所定のタイミングで順次行う処理である。

また、ＮＡＮＤ型ＦＬＡＳＨメモリコントローラ１２は、パトロール処理に付随して、リフレッシュ処理が行われたメモリブロックについてデータのベリファイ処理を行う。本実施例では、ＮＡＮＤ型ＦＬＡＳＨメモリコントローラ１２は、リフレッシュ処理のコピー先ブロックについて、リフレッシュ処理で書き込んだデータとパトロール処理で読み出されたデータとを比較することにより、バッドブロック対策としてのベリファイ処理を行う。

なお、本実施例では、ＮＡＮＤ型ＦＬＡＳＨメモリコントローラ１２は、ＮＡＮＤ型ＦＬＡＳＨメモリ１３へのアクセスが可能なアクセス可能期間において、ホスト装置２００からのアクセスがない状態が一定期間継続したとき等の所定のタイミングでＮＡＮＤ型ＦＬＡＳＨメモリ１３のパトロール処理を行う。以下の説明では、このパトロール処理を通常パトロール処理と称する。

また、ＮＡＮＤ型ＦＬＡＳＨメモリコントローラ１２は、リフレッシュ処理のコピー先ブロックについてデータのベリファイ処理が完了していない状態でメモリ制御装置１００の電源の遮断が生じた場合、メモリ制御装置１００の起動直後に当該リフレッシュ処理のコピー先ブロックを優先してパトロール処理を行う。以下の説明では、このパトロール処理を起動時優先パトロールと称する。

なお、ＮＡＮＤ型ＦＬＡＳＨメモリコントローラ１２は、ＣＰＵ１１の制御に応じて、上記の各処理を実行する。

ＮＡＮＤ型ＦＬＡＳＨメモリ１３は、例えばＥＥＰＲＯＭ（Electrically Erasable Programmable Read-Only Memory）等からなる不揮発性の半導体メモリである。ＮＡＮＤフラッシュメモリ１３は、記憶領域として複数個のメモリブロックを有する。また、複数のメモリブロックの各々は複数のページから構成され、複数のページの各々は複数のメモリセルから構成されている。

ＮＡＮＤ型ＦＬＡＳＨメモリ１３には、データの書き込みが行われる通常の記憶領域の他に、論理物理変換情報３１及び旧論理物理変換情報３２を格納する情報記憶領域が設けられている。

論理物理変換情報３１は、ＮＡＮＤ型ＦＬＡＳＨメモリコントローラ１２によって指定される論理アドレスと、ＮＡＮＤ型ＦＬＡＳＨメモリ１３における物理アドレスとの対応関係を示す管理情報である。論理物理変換情報３１は、通常のデータ書き込みの他、メモリブロックのリフレッシュ処理が行われる際に更新される。

旧論理物理変換情報３２は、リフレッシュ処理による更新が行われる前の論理アドレスと物理アドレスとの対応関係を示す管理情報である。本実施例のメモリ制御装置１００では、例えばリフレッシュ処理によって新規にデータが保存されたメモリブロック（以下、新規ブロックと称する）についてのパトロール及びベリファイの処理が完了する前に電源の遮断が生じた場合等に、起動時の初期化処理として旧論理物理変換情報３２が読み出され、ＲＡＭ１４の管理情報４１に展開される。

ＲＡＭ１４は、ＮＡＮＤ型ＦＬＡＳＨメモリ１３とは別に設けられた揮発性メモリである。ＲＡＭ１４には、ＮＡＮＤ型ＦＬＡＳＨメモリ１３の論理アドレスと物理アドレスとの対応関係を示す管理情報４１が格納される。管理情報４１は、ホスト装置２００からの読み出し命令や書き込み命令に応じて、ＣＰＵ１１がＮＡＮＤ型ＦＬＡＳＨメモリコントローラ１２をＮＡＮＤ型ＦＬＡＳＨメモリ１３にアクセスさせる際に参照される。管理情報４１は、メモリ制御装置１００の電源投入に応じてＮＡＮＤ型ＦＬＡＳＨメモリ１３から読み出された論理物理変換情報３１によって更新（上書き）される。

なお、ＲＡＭ１４の管理情報４１は、リフレッシュ処理の対象ブロックについては、データのベリファイ処理が行われた後に更新される。すなわち、リフレッシュ処理のコピー先ブロックについて、パトロール処理に付随して行われるベリファイ処理が実行された場合に、ＣＰＵ１１は、ＮＡＮＤ型ＦＬＡＳＨメモリ１３の論理物理変換情報３１（すなわち、リフレッシュ処理後に更新された論理物理変換情報）をＲＡＭ１４に管理情報４１として展開する。一方、リフレッシュ処理のコピー先ブロックについてデータのベリファイ処理が完了していない場合、ＣＰＵ１１は、ＮＡＮＤ型ＦＬＡＳＨメモリ１３の旧論理物理変換情報３２をＲＡＭ１４に管理情報４１として展開する。

外部Ｉ／Ｆ制御部１５は、ホスト装置２００に接続され、ホスト装置２００との間で各種信号やデータの授受を行うインタフェース部である。例えば、外部Ｉ／Ｆ制御部１５は、ホスト装置２００から読み出し指令や書き込み指令等のコマンドを受け付ける。

ホスト装置２００は、メモリ制御装置１００の外部に設けられた外部装置であり、パーソナルコンピュータ等の情報処理装置から構成されている。ホスト装置２００は、データの読み出し指令や書き込み指令等のコマンドをメモリ制御装置１００に供給する。

次に、本実施例のメモリ制御装置１００の動作について説明する。以下の説明では、メモリブロックのリフレッシュ処理、通常パトロール処理及びベリファイ処理を含む一連の流れを実行する動作を通常時動作として説明する。また、リフレッシュ処理の後、通常パトロール処理及びベリファイ処理が完了するまでの間にメモリ制御装置１００の電源の遮断が生じた場合のその後の起動時の動作を起動時動作として説明する。

図２は、本実施例のメモリ制御装置１００の通常時動作の処理ルーチンを示すフローチャートである。

ＮＡＮＤ型ＦＬＡＳＨメモリコントローラ１２は、ＮＡＮＤ型ＦＬＡＳＨメモリ１３からの通常のデータ読み出し動作において実行される誤り検出訂正処理において、読み出し対象のメモリブロックについて検出されたエラービットの数が所定値を超えたか否かを判定する（ＳＴＥＰ１０１）。

エラービットの数が所定数を超えていないと判定すると（ＳＴＥＰ１０１：ＮＯ）、そのまま処理を終了する。一方、エラービットの数が所定値を超えたと判定すると（ＳＴＥＰ１０１：ＹＥＳ）、ＮＡＮＤ型ＦＬＡＳＨメモリコントローラ１２は、対象メモリブロックのリフレッシュ処理を実行する。まず、ＮＡＮＤ型ＦＬＡＳＨメモリコントローラ１２は、対象ブロックのデータのコピー先ブロックへのコピーを実行する（ＳＴＥＰ１０２）。

ＮＡＮＤ型ＦＬＡＳＨメモリコントローラ１２は、コピー実行前の状態を反映した論理物理変換情報（すなわち、更新前の論理物理変換情報）を旧論理物理変換情報３２としてＮＡＮＤ型ＦＬＡＳＨメモリ１３に保存する（ＳＴＥＰ１０３）。ＮＡＮＤ型ＦＬＡＳＨメモリコントローラ１２は、ＮＡＮＤ型ＦＬＡＳＨメモリ１３の論理物理変換情報３１を更新し、ＳＴＥＰ１０２のデータコピーを論理物理変換情報３１に反映させる（ＳＴＥＰ１０４）。

ＣＰＵ１１は、ＮＡＮＤ型ＦＬＡＳＨメモリ１３へのアクセスを受け付け可能に制御する（ＳＴＥＰ１０５）。本実施例では、ホスト装置２００からの書き込み命令や読み出し命令に応じて、ＮＡＮＤ型ＦＬＡＳＨメモリコントローラ１２がＮＡＮＤ型ＦＬＡＳＨメモリ１３にアクセスすることが可能な状態に制御される。

なお、この時点では、ＮＡＮＤ型ＦＬＡＳＨメモリ１３の論理物理変換情報３１はリフレッシュ処理に応じて更新されているが、メモリＲＡＭ１４の管理情報４１はまだ更新されていない。このため、ＮＡＮＤ型ＦＬＡＳＨメモリ１３へのアクセスは、リフレッシュ処理を反映していない管理情報（すなわち、旧論理物理変換情報３２に対応する管理情報）に基づいて行われる。

ＮＡＮＤ型ＦＬＡＳＨメモリコントローラ１２は、ＮＡＮＤ型ＦＬＡＳＨメモリ１３の通常パトロール処理を行う。例えば、ＮＡＮＤ型ＦＬＡＳＨメモリコントローラ１２は、ＳＴＥＰ１０４の実行後、ＮＡＮＤ型ＦＬＡＳＨメモリ１３へのアクセスが可能に制御された期間（すなわち、アクセス可能期間）において、ホスト装置２００からのアクセスがない状態が所定期間に亘って継続したタイミングで、通常パトロール処理を実行する（ＳＴＥＰ１０６）。

ＮＡＮＤ型ＦＬＡＳＨメモリコントローラ１２は、直近でリフレッシュ処理が行われたメモリブロック、すなわちＳＴＥＰ１０２のデータコピーのコピー先ブロックであり且つまだデータのベリファイ処理が行われていないメモリブロックに対し、ＳＴＥＰ１０５の通常パトロール処理におけるデータ読み出しに付随してデータのベリファイ処理を実行する（ＳＴＥＰ１０７）。

ＮＡＮＤ型ＦＬＡＳＨメモリコントローラ１２は、ＳＴＥＰ１０６のベリファイ処理でデータエラーが検出されたか否かを判定する（ＳＴＥＰ１０８）。

データエラーが検出されたと判定すると（ＳＴＥＰ１０８：ＹＥＳ）、ＳＴＥＰ１０２に戻り、ＮＡＮＤ型ＦＬＡＳＨメモリコントローラ１２は、当該メモリブロックについてのリフレッシュ処理（すなわち、データのコピー及びＮＡＮＤ型ＦＬＡＳＨメモリ１３の論理物理変換情報３１の更新）を再び実行する。

一方、データエラーが検出されなかったと判定すると（ＳＴＥＰ１０８：ＮＯ）、ＣＰＵ１１は、ＮＡＮＤ型ＦＬＡＳＨメモリ１３の論理物理変換情報３１に基づいて、ＲＡＭ１４の管理情報４１を更新する（ＳＴＥＰ１０９）。

以上のステップにより、ＮＡＮＤ型ＦＬＡＳＨメモリ１３のリフレッシュ処理、パトロール処理、ベリファイ処理及びＲＡＭ１４の管理情報４１の更新処理を含む一連の動作が行われる。

本実施例のメモリ制御装置１００では、ＮＡＮＤ型ＦＬＡＳＨメモリ１３のリフレッシュ処理の動作として、現ブロックから新規ブロックへのデータのコピー及びＮＡＮＤ型ＦＬＡＳＨメモリ１３の論理物理変換情報３１の更新という２つの処理を行う。そして、コピー先ブロックについてのデータのベリファイはリフレッシュ処理の段階では行わず、ＮＡＮＤ型ＦＬＡＳＨメモリ１３へのアクセス可能期間を経て実行される通常のパトロール処理に付随して行う。このため、リフレッシュ処理の際にベリファイを行う場合と比べて、リフレッシュ処理にかかる時間を短縮することができる。

次に、メモリ制御装置１００の電源遮断後の起動時動作について説明する。図３は、本実施例のメモリ制御装置１００の起動時動作の処理ルーチンを示すフローチャートである。

ＣＰＵ１１は、メモリ制御装置１００の初期化処理として、ＮＡＮＤ型ＦＬＡＳＨメモリコントローラ１２を介してＮＡＮＤ型ＦＬＡＳＨメモリ１３の論理物理変換情報３１を読み出し、ＲＡＭ１４の管理情報４１に展開する（ＳＴＥＰ２０１）。

ＣＰＵ１１は、直近でリフレッシュ処理が行われ且つデータのベリファイ処理が行われていないメモリブロックが存在するか否かを判定する（ＳＴＥＰ２０２）。そのようなメモリブロックが存在しないと判定すると（ＳＴＥＰ２０２：ＮＯ）、ＳＴＥＰ２０８の通常パトロール処理に進む。

一方、そのようなメモリブロックが存在すると判定すると（ＳＴＥＰ２０２：ＹＥＳ）、ＣＰＵ１１は、ＮＡＮＤ型ＦＬＡＳＨメモリコントローラ１２を介してＮＡＮＤ型ＦＬＡＳＨメモリ１３の旧論理物理変換情報３２を読み出し、ＲＡＭ１４の管理情報４１を更新する（ＳＴＥＰ２０３）
ＮＡＮＤ型ＦＬＡＳＨメモリコントローラ１２は、直近のリフレッシュ処理のコピー先ブロックであって且つまだデータのベリファイ処理が行われていないメモリブロックに対し、起動時優先パトロールを実行する（ＳＴＥＰ２０４）。

また、ＮＡＮＤ型ＦＬＡＳＨメモリコントローラ１２は、当該メモリブロックに対し、起動時優先パトロール処理のデータ読み出しに付随してベリファイ処理を実行する（ＳＴＥＰ２０５）。

ＮＡＮＤ型ＦＬＡＳＨメモリコントローラ１２は、ＳＴＥＰ２０５のベリファイ処理でデータエラーが検出されたか否かを判定する（ＳＴＥＰ２０６）。

データエラーが検出されたと判定すると（ＳＴＥＰ２０６：ＹＥＳ）、ＮＡＮＤ型ＦＬＡＳＨメモリコントローラ１２は、当該メモリブロックについて再度リフレッシュ処理を実行する（ＳＴＥＰ２０７）。リフレッシュ処理では、データのコピー及びＮＡＮＤ型ＦＬＡＳＨメモリ１３の論理物理変換情報３１の更新が行われる。

一方、データエラーが検出されなかったと判定すると（ＳＴＥＰ２０６：ＮＯ）、リフレッシュ処理を行うことなくＳＴＥＰ２０８の通常パトロール処理に進む。

ＮＡＮＤ型ＦＬＡＳＨメモリコントローラ１２は、ＮＡＮＤ型ＦＬＡＳＨメモリ１３の通常パトロール処理を実行する（ＳＴＥＰ２０８）。

以上のステップにより、ＮＡＮＤ型ＦＬＡＳＨメモリ１３の起動時優先パトロール、ベリファイ、再度のリフレッシュ処理等を含む一連の動作が行われる。

本実施例のメモリ制御装置１００では、ＮＡＮＤ型ＦＬＡＳＨメモリ１３のリフレッシュ処理を実行して論理物理変換情報３１を更新するとともに、リフレッシュ前の状態を示す旧論理物理変換情報３２をＮＡＮＤ型ＦＬＡＳＨメモリ１３内に保存している。そして、コピー先ブロックについてのデータのベリファイ処理が完了する前にメモリ制御装置１００の電源の遮断が生じた場合には、起動時に旧論理物理変換情報３２を読み出してＲＡＭ１４の管理情報４１に展開することにより、メモリ制御装置１００を電源遮断前の状態に戻すことができる。

すなわち、本実施例のメモリ制御装置１００では、現ブロックから新規ブロックへのデータのコピーと、当該新規ブロックについてのデータのベリファイ及びＲＡＭ１４の管理情報４１の更新との間に時間差（アクセス受付期間）があるため、その間にメモリ制御装置１００の電源の遮断が生じる可能性がある。しかし、ＮＡＮＤ型ＦＬＡＳＨメモリ１３に旧論理物理変換情報３２が保存されているため、これを用いてＲＡＭ１４の管理情報４１を更新することにより、電源の遮断が生じた場合にもメモリ制御装置１００の起動後におけるデータの書き込みや読み出し等を円滑に行うことが可能となる。

以上のように、本実施例のメモリ制御装置１００によれば、リフレッシュ処理にかかる時間を短縮しつつ、通常のパトロール処理に付随してリフレッシュ処理の対象ブロックについてデータのベリファイを行うことにより、バッドブロックの発生対策を行うことができる。

なお、本発明は上記実施例で示したものに限られない。例えば、上記実施例では、ＲＡＭ１４及びＮＡＮＤ型ＦＬＡＳＨメモリコントローラ１２が、ＣＰＵ１１を含めたバスラインＢＬ上で接続されている構成について説明した。しかし、ＲＡＭ１４及びＮＡＮＤ型ＦＬＡＳＨメモリコントローラ１２の関係はこれに限定されない。例えばＲＡＭ１４がＮＡＮＤ型ＦＬＡＳＨメモリコントローラ１２に直結していてもよい。また、ＲＡＭ１４をＮＡＮＤ型ＦＬＡＳＨメモリコントローラの内部に設けてもよい。

また、上記実施例では、外部Ｉ／Ｆ制御部１５及びＮＡＮＤ型ＦＬＡＳＨメモリコントローラ１２が、ＣＰＵ１１を含めたバスラインＢＬ上で接続されている構成について説明した。しかし、外部Ｉ／Ｆ制御部１５及びＮＡＮＤ型ＦＬＡＳＨメモリコントローラ１２の関係はこれに限定されない。例えば外部Ｉ／Ｆ制御部１５がＮＡＮＤ型ＦＬＡＳＨメモリコントローラ１２に直結していてもよい。

また、上記実施例では、ＲＡＭ１４がメモリ制御装置１００の内部に設けられている場合を例として説明したが、これとは異なり、ＲＡＭ１４をメモリ制御装置１００の外部に設けることも可能である。また、ＲＡＭ１４をメモリ制御装置１００の内部と外部とで共有する構成とすることも可能である。

また、上記実施例では、データバッファ２１がＮＡＮＤ型ＦＬＡＳＨメモリコントローラ１２の内部に設けられている場合を例として説明した。しかし、これとは異なり、データバッファ２１の機能をＲＡＭ１４に共有させることも可能である。

また、上記実施例では、ＮＡＮＤ型ＦＬＡＳＨメモリ１３がメモリ制御装置１００の内部に設けられている場合を例として説明したが、これとは異なり、メモリ制御装置１００の外部に設けられていてもよい。また、メモリ制御装置１００の内部と外部とでＮＡＮＤ型ＦＬＡＳＨメモリ１３を共有する構成であってもよい。

また、上記実施例では、論理物理変換情報３１及び旧論理物理変換情報３２がＮＡＮＤ型ＦＬＡＳＨメモリ１３に保存されている場合を例として説明したが、これらの情報を他の不揮発性メモリに保存する構成とすることも可能である。

また、上記実施例では、リフレッシュ処理のコピー先ブロックに対するデータのベリファイ処理をパトロール処理に付随して実行する場合を例として説明した。しかし、これに限られず、リフレッシュ処理の後、ＮＡＮＤ型ＦＬＡＳＨメモリ１３へのアクセスが可能な期間を経て、ベリファイ処理が実行されればよい。すなわち、リフレッシュ処理に付随してベリファイ処理を実行するのではなく、アクセス可能期間を経てベリファイ処理を実行することにより、リフレッシュ処理に要する時間を短縮することが可能に構成されていればよい。

１００メモリ制御装置
１１ＣＰＵ
１２ＮＡＮＤ型ＦＬＡＳＨメモリコントローラ
１３ＮＡＮＤ型ＦＬＡＳＨメモリ
１４ＲＡＭ
１５外部Ｉ／Ｆ制御部
２１データバッファ
２２ＥＣＣ回路
３１論理物理変換情報
３２旧論理物理変換情報
４１管理情報
１００メモリ制御装置
２００ホスト装置

Claims

複数のメモリブロックを有する不揮発性の第１メモリと、
前記不揮発性メモリに対するデータの書き込み、読み出し及び消去を実行するメモリコントローラと、
前記複数のメモリブロックの物理アドレスと論理アドレスとの対応関係を示す管理情報を記憶する第２メモリと、
前記管理情報に基づいて、前記複数のメモリブロックへのアクセスを前記メモリコントローラに実行させるアクセス制御部と、
を含み、
前記メモリコントローラは、
前記第１メモリの１のメモリブロックに記憶されているデータを他のメモリブロックにコピーするリフレッシュ処理を実行し、
前記リフレッシュ処理の実行後、前記複数のメモリブロックへのアクセスを受け付け可能に制御するアクセス可能期間を経た所定のタイミングで、前記他のメモリブロックに対しデータのベリファイ処理を行うことを特徴とするメモリ制御装置。
前記第１メモリは、前記複数のメモリブロックの物理アドレスと論理アドレスとの対応関係を示す論理物理変換情報を記憶し、
前記メモリコントローラは、前記リフレッシュ処理の実行後に、前記第１メモリの前記リフレッシュ処理後の状態を反映させて前記論理物理変換情報を更新し、
前記アクセス制御部は、前記ベリファイ処理においてデータエラーが検出されなかった場合に、前記第１メモリの更新後の前記論理物理変換情報に基づいて、前記第２メモリの前記管理情報を更新することを特徴とする請求項１に記載のメモリ制御装置。
前記第１メモリは、前記リフレッシュ処理の実行前の状態における前記複数のメモリブロックの物理アドレスと論理アドレスとの対応関係を示す旧論理物理変換情報を前記論理物理変換情報とは別に記憶し、
前記アクセス制御部は、前記リフレッシュ処理のコピー先ブロックであって且つ前記ベリファイ処理が未実行のメモリブロックが存在する場合には、前記第１メモリの前記旧論理物理変換情報に基づいて前記第２メモリの前記管理情報を更新することを特徴とする請求項２に記載のメモリ制御装置。
前記メモリコントローラは、前記アクセス可能期間において前記第１メモリの前記複数のメモリブロックの各々についてパトロール処理を行い、
前記パトロール処理に付随したタイミングで、前記他のメモリブロックに対する前記ベリファイ処理を実行することを特徴とする請求項１乃至３のいずれか１に記載のメモリ制御装置。
前記メモリコントローラは、前記ベリファイ処理においてデータエラーが検出された場合には、前記他のメモリブロックについてさらにリフレッシュ処理を実行することを特徴とする請求項１乃至４のいずれか１に記載のメモリ制御装置。
複数のメモリブロックを有する不揮発性の第１メモリと、前記第１メモリに対するデータの書き込み、読み出し及び消去を実行するメモリコントローラと、前記複数のメモリブロックの物理アドレスと論理アドレスとの対応関係を示す管理情報を記憶する第２メモリと、前記管理情報に基づいて、前記複数のメモリブロックへのアクセスを前記メモリコントローラに実行させるアクセス制御部と、を有するメモリ制御装置が実行するメモリ制御方法であって、
前記第１メモリの１のメモリブロックに記憶されているデータを他のメモリブロックにコピーするリフレッシュ処理を実行するステップと、
前記リフレッシュ処理の結果に基づいて、前記第１メモリの論理物理変換情報を更新するステップと、
前記リフレッシュ処理の実行後、前記複数のメモリブロックへのアクセスを受け付け可能に制御するステップと、
前記複数のメモリブロックへのアクセスを受け付けるアクセス可能期間を経た所定のタイミングで、前記他のメモリブロックに対しデータのベリファイ処理を実行するステップと、
前記ベリファイ処理の結果に応じて、前記第１メモリの前記論理物理変換情報に基づいて前記第２メモリの前記管理情報を更新するステップと、
を含むことを特徴とするメモリ制御方法。