KR20170009291A - 클록 생성 장치 및 이를 포함하는 반도체 장치 - Google Patents

클록 생성 장치 및 이를 포함하는 반도체 장치 Download PDF

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KR20170009291A
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김재일
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Abstract

본 발명의 실시예는 클록 생성 장치 및 이를 포함하는 반도체 장치에 관한 것으로, 내부 클록을 원하는 주파수로 튜닝할 수 있도록 하는 기술이다. 이러한 본 발명은 인에이블신호의 활성화시 튜닝신호에 대응하여 발진신호를 튜닝하여 내부클록의 주기를 조정하는 오실레이터, 카운트 인에이블신호에 대응하여 내부클록을 카운팅하여 카운트신호를 출력하는 카운터 및 카운트신호와, 목표로 하는 내부클록의 카운트 개수를 포함하는 테스트 카운트신호를 비교하여 튜닝신호를 출력하는 비교부를 포함한다.

Description

클록 생성 장치 및 이를 포함하는 반도체 장치{Clock generating device and semiconductor device including the same}
본 발명의 실시예는 클록 생성 장치 및 이를 포함하는 반도체 장치에 관한 것으로, 내부 클록을 원하는 주파수로 튜닝할 수 있도록 하는 기술이다.
반도체 메모리 장치를 채용하는 시스템의 고속화에 따라, 반도체 메모리 장치로 인가되는 외부 클록신호와 반도체 메모리 장치로부터 출력되는 데이터 사이의 스큐(skew)가 데이터를 정확하게 전달하는데 있어서 중요하다.
일반적으로, 반도체 메모리 장치는 내부 클록신호 발생회로를 구비하여 외부 클록신호와 동기된 내부 클록신호를 발생함으로써 스큐를 최소화하게 된다.
일반적인 내부 클록신호 발생회로는 내부 클록을 생성하기 위해 오실레이터를 포함한다. 그런데, 오실레이터는 PVT(Process, Voltage, Temperature) 변화에 의해서 오차가 발생하게 되면 목표로 하는 주파수로 클록을 조정할 수 없다.
메모리 장치를 테스트하기 위해 외부의 독립형 머신(STAND-ALONE MACHINE) 형태의 테스트 장치가 사용되고 있다.
그러나, 마이크로 프로세서에 관련되어 있는 메모리 장치나 임베디드 메모리(EMBEDDED MEMORY) 장치 등과 같이 메모리에 직접 접근할 수 있는 패드(PAD) 또는 유사 수단이 구비되지 않을 경우에는 독립형 머신(STAND-ALONE MACHINE) 형태의 테스트 장치를 사용하여 테스트할 수가 없다. 이에 대한 대안으로 내장형 셀프 테스트 회로(Built-In Self Test circuit, BIST)를 반도체 장치에 포함시키는 방식이 등장하였다.
위의 내부 클록신호 발생회로에서 생성된 내부 클록은 내장형 셀프 테스트 (Built-In Self Test, BIST) 회로에 사용될 수 있다.
그런데, PVT의 변화에 의해 오실레이터의 주기에서 오차가 발생하게 되면 내장형 셀프 테스트 회로에서 정확한 테스트를 수행하기가 어렵고 오버킬(Overkill)이 될 가능성이 높아진다. 이에 따라, 내부 클록신호 발생회로의 오실레이터에서 발생되는 내부 클록을 목표 클록에 맞도록 튜닝하는 것이 중요하다.
본 발명의 실시예는 클록 생성 장치 및 이를 포함하는 반도체 장치에 관한 것으로, 내부 클록의 주파수를 목표 주파수에 맞도록 튜닝할 수 있도록 하는데 그 특징이 있다.
본 발명의 실시예에 따른 클록 생성 장치는, 인에이블신호의 활성화시 튜닝신호에 대응하여 발진신호를 튜닝하여 내부클록의 주기를 조정하는 오실레이터; 카운트 인에이블신호에 대응하여 내부클록을 카운팅하여 카운트신호를 출력하는 카운터; 및 카운트신호와, 목표로 하는 내부클록의 카운트 개수를 포함하는 테스트 카운트신호를 비교하여 튜닝신호를 출력하는 비교부를 포함하는 것을 특징으로 한다.
본 발명의 실시예에 따른 클록 생성 장치를 포함하는 반도체 장치는, 외부클록을 입력받아 내부클록을 생성하되, 튜닝신호에 대응하여 내부클록의 주기를 조정하는 클록 생성 장치; 내부클록에 대응하여 테스트신호를 출력하는 내장형 자체 테스트 장치; 및 테스트신호에 대응하여 내부 데이터의 테스트 동작이 수행되는 코어부를 포함하는 것을 특징으로 한다.
본 발명의 실시예는 내부 클록의 주파수를 목표 주파수에 맞도록 튜닝하여 정확한 테스트 동작이 가능하도록 하는 효과를 제공한다.
도 1은 본 발명의 실시예에 따른 클록 생성 장치의 구성도.
도 2는 도 1의 인에이블 제어부에 관한 상세 회로도.
도 3은 도 1의 카운터 제어부에 관한 상세 회로도.
도 4는 도 2의 인에이블 제어부에 관한 동작 타이밍도.
도 5는 본 발명의 실시예에 따른 클록 생성 장치의 동작을 설명하기 위한 도면.
도 6은 본 발명의 실시예에 따른 클록 생성 장치를 포함하는 반도체 장치의 구성도.
이하, 본 발명의 실시예가 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 실시예의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다. 본 발명의 실시예를 설명함에 있어서, 본 발명에 따른 실시예의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 참조 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1은 본 발명의 실시예에 따른 클록 생성 장치(100)의 구성도이다.
본 발명의 실시예에 따른 클록 생성 장치(100)는, 분주기(110), 선택부(120), 인에이블 제어부(130), 오실레이터(140), 카운터(150), 카운터 제어부(160) 및 비교부(170)를 포함한다.
여기서, 분주기(110)는 외부클록 EXTCLK을 소정 비율로 분주하여 복수의 분주클록 E_CLK2, E_CLK4를 생성한다. 예를 들어, 분주클록 E_CLK2은 외부클록 EXTCLK을 2분주한 클록이다. 그리고, 분주클록 E_CLK4은 외부클록 EXTCLK을 4분주한 클록이다.
그리고, 선택부(120)는 선택신호 TM_SEL<0:2>에 대응하여 외부클록 EXTCLK 또는 복수의 분주클록 E_CLK2, E_CLK4 중 어느 하나를 선택하여 발진신호 NET로 출력한다. 그리고, 인에이블 제어부(130)는 시작신호 START와 발진신호 NET에 대응하여 오실레이터(140)의 동작을 활성화시키기 위한 인에이블신호 EN를 출력한다.
그리고, 오실레이터(140)는 발진신호 NET, 인에이블신호 EN, 증가신호 UP, 감소신호 DN 및 고정신호 SET에 대응하여 토글링하는 펄스신호인 내부클록 INTCLK을 생성한다.
여기서, 오실레이터(140)는 비교부(170)에서 출력되는 증가신호 UP, 감소신호 DN 및 고정신호 SET를 피드백 입력받아 내부클록 INTCLK을 원하는 주기로 튜닝한다. 인에이블신호 EN, 증가신호 UP, 감소신호 DN 및 고정신호 SET는 "튜닝신호"에 해당한다.
이러한 오실레이터(140)는 인에이블신호 EN가 활성화되면 발진신호 NET의 활성화 구간 동안 증가신호 UP, 감소신호 DN 및 고정신호 SET에 대응하여 내부클록 INTCLK의 주기를 느리게, 빠르게 또는 고정으로 튜닝함으로써 목표로 하는 주기로 조정할 수 있게 된다.
카운터(150)는 카운트 인에이블신호 CEN에 대응하여 내부클록 INTCLK의 토글링 횟수를 카운팅하여 카운트신호 CNT를 출력한다. 즉, 카운터(150)는 카운트 결과를 N 비트 신호로 나타내어 카운트신호 CNT를 생성한다.
그리고, 카운터 제어부(160)는 발진신호 NET, 고정신호 SET 및 인에이블신호 EN에 대응하여 카운트 인에이블신호 CEN를 출력한다. 이러한 카운터 제어부(160)는 고정신호 SET가 비활성화되고 발진신호 NET와 인에이블신호 EN가 활성화된 경우 카운트 인에이블신호 CEN를 활성화시켜 출력한다.
또한, 비교부(170)는 카운트신호 CNT와 테스트 카운트신호 TM_CNT를 비교하여 내부클록 INTCNT의 주기를 판단하고 증가신호 UP, 감소신호 DN 및 고정신호 SET를 출력한다. 여기서, 테스트 카운트신호 TM_CNT는 목표로 하는 내부클록 INTCLK의 카운트 개수를 나타낸다.
이러한 비교부(170)는 카운트신호 CNT의 토글링 횟수가 미리 설정된 테스트 카운트신호 TM_CNT의 토글링 횟수보다 적은 경우 내부클록 INTCLK의 주기가 느리다고 판단하여 증가신호 UP를 활성화시킨다.
반면에, 비교부(170)는 카운트신호 CNT의 토글링 횟수가 미리 설정된 테스트 카운트신호 TM_CNT의 토글링 횟수보다 많은 경우 내부클록 INTCLK의 주기가 빠르다고 판단하여 감소신호 DN를 활성화시킨다.
또한, 비교부(170)는 카운트신호 CNT의 토글링 횟수가 미리 설정된 테스트 카운트신호 TM_CNT의 토글링 횟수와 일치하는 경우 내부클록 INTCLK의 주기가 목표 주기와 동일하다고 판단하여 고정신호 SET를 활성화시킨다.
도 2는 도 1의 인에이블 제어부(130)에 관한 상세 회로도이다.
인에이블 제어부(130)는 발진신호 NET의 활성화시 시작신호 START에 대응하여 인에이블신호 EN를 출력한다.
이러한 인에이블 제어부(130)는 직렬 연결된 복수의 플립플롭(131, 132)를 포함한다. 각각의 플립플롭(131, 132)은 D 플립플롭으로 이루어질 수 있다. 그리고, 각각의 플립플롭(131, 132)은 클록의 에지에 동기하여 동작하는 에지 트리거드(Edge Triggerd) 플립플롭으로 이루어질 수 있다.
여기서, 플립플롭(131)은 클록 CLK 단자로 입력되는 발진신호 NET의 활성화시 시작신호 START에 대응하여 인에이블신호 EN를 출력한다. 그리고, 플립플롭(132)은 클록 CLK 단자로 인버터 IV1에 의해 반전된 발진신호 NET가 입력된다.
이에 따라, 인버터 IV1의 출력이 활성화되면 플립플롭(131)의 출력에 대응하여 인에이블신호 EN를 출력한다. 이러한 플립플롭(131)과 플립플롭(132)는 서로 상보적으로 동작하게 된다.
도 3은 도 1의 카운터 제어부(160)에 관한 상세 회로도이다.
카운터 제어부(160)는 발진신호 NET, 고정신호 SET 및 인에이블신호 EN를 논리조합하여 카운트 인에이블신호 CEN를 출력한다.
여기서, 카운터 제어부(160)는 고정신호 SET가 비활성화되고 발진신호 NET와 인에이블신호 EN가 활성화된 경우 카운트 인에이블신호 CEN를 활성화시켜 출력한다. 반면에, 카운터 제어부(160)는 고정신호 SET가 활성화되면 발진신호 NET와 인에이블신호 EN와 무관하게 카운트 인에이블신호 CEN를 비활성화시킨다.
이러한 카운터 제어부(160)는 인버터 IV2와 앤드게이트 AND를 포함한다. 앤드게이트 AND는 발진신호 NET와 인에이블신호 EN 및 인버터 IV2에 의해 반전된 고정신호 SET를 앤드연산하여 카운트 인에이블신호 CEN를 출력한다.
도 4는 도 2의 인에이블 제어부(130)에 관한 동작 타이밍도이다.
인에이블 제어부(130)는 선택부(120)에 의해 선택된 주기를 갖는 발진신호 NET가 인가된다. 그리고, 시작신호 START가 하이 레벨로 활성화된다.
그러면, 인에이블 제어부(130)는 시작신호 START가 하이 레벨로 활성화된 이후에 발진신호 NET가 하이 레벨로 천이하는 시점에 인에이블신호 EN를 하이 레벨로 출력한다. 즉, 시작신호 START가 하이 레벨로 활성화되면 발진신호 NET의 첫 번째 라이징 클록에 동기하여 인에이블신호 EN가 하이 레벨로 천이한다.
그리고, 인에이블 제어부(130)는 시작신호 START가 로우 레벨로 비활성화된 이후에 발진신호 NET가 하이 레벨로 천이하는 시점에 인에이블신호 EN를 로우 레벨로 출력한다. 즉, 시작신호 START가 로우 레벨로 비활성화되면 발진신호 NET의 첫 번째 라이징 클록에 동기하여 인에이블신호 EN가 로우 레벨로 천이한다.
도 5는 본 발명의 실시예에 따른 클록 생성 장치(100)의 동작을 설명하기 위한 도면이다.
오실레이터(140)는 인에이블신호 EN가 활성화되면 발진신호 NET의 활성화 구간 동안 증가신호 UP, 감소신호 DN 및 고정신호 SET에 대응하여 내부클록 INTCLK의 주기를 느리게, 빠르게 또는 고정으로 튜닝함으로써 목표로 하는 주기로 조정할 수 있게 된다.
이를 위해, 카운터(150)는 반 주기의 발진신호 NET의 하이 펄스 구간에서 내부 클록 INTCLK이 몇 개 토글링 되는지를 카운트하여 내부 클록 INTCLK이 목표 주파수에 맞도록 생성되었는지를 테스트하게 된다.
예를 들어, 내부 클록 INTCLK의 목표 주파수가 1ns라고 가정한다. 그리고, 발진신호 NET의 한 주기가 10ns라고 가정한다. 그러면, 반 주기를 갖는 발진신호 NET가 하이 펄스를 유지하는 구간 T1, T2의 주파수는 5ns라고 가정한다.
즉, 도 5의 실시예는 클록 주파수 tCK가 10ns인 외부클록 EXTCLK을 인가하여 1ns의 주기를 갖는 내부클록 INTCLK을 생성하는 경우에 적용될 수 있다.
외부의 PVT(Process, Voltage, Temperature) 변화에 의해 오실레이터(140)에 오차가 발생하게 되면 내부클록 INTCLK이 변하게 된다. 그러면, 카운터(150)는 발진신호 NET의 T1 구간에서는 5ns 동안 내부 클록 INTCLK이 7번 토글링하는 것을 감지하여 비교부(170)에 카운트신호 CNT로 출력한다.
이러한 경우 비교부(170)는 내부 클록 INTCLK의 주기 tCK가 목표로 하는 1ns 보다 작아지는 것을 판단하여 감소신호 DN를 활성화시키게 된다.
감소신호 DN가 활성화되면 오실레이터(140)는 T2 구간에서 내부 클록 INTCLK의 토글링 개수를 줄이게 된다. 즉, 오실레이터(140)는 T2 구간에서 내부 클록 INTCLK이 5번 토글링하도록 제어하여 내부 클록 INTCLK의 주기 tCK가 목표로 하는 1ns와 일치할 수 있도록 조정한다.
비교부(170)는 테스트 카운트신호 TM_CNT에 의해 미리 설정된 내부 클록 INTCLK의 토글링 개수와 카운터(150)에서 출력된 카운트신호 CNT의 값을 비교하여 내부 클록 INTCLK의 주기가 빠른지 느린지에 대한 정보를 확인한다.
여기서, 외부 테스트 장비로부터 인가되는 외부클록 EXTCLK을 주기를 알고 있고 목표로 하는 내부 클록 INTCLK의 주기를 알고 있다면, 발진신호 EN의 반 주기 동안 내부 클록 INTCLK이 토글링 해야하는 횟수를 정할 수 있다. 이러한 내부 클록 INTCLK의 토글링 횟수 정보는 비교부(170)의 레퍼런스 값으로 설정되는 테스트 카운트신호 TM_CNT에 의해 설정될 수 있다.
반면에, 발진신호 NET의 반 주기 동안 내부 클록 INTCLK이 3번 토글링 되는 것을 가정한다. 이러한 경우 카운터(150)는 내부 클록 INTCLK의 주기 tCK가 목표로 하는 1ns 보다 커지는 것을 감지하여 비교부(170)에 카운트신호 CNT로 출력한다. 이러한 경우 비교부(170)는 내부클록 INTCLK의 주기 tCK가 목표로 하는 1ns 보다 커지는 것을 판단하여 증가신호 UP를 활성화시키게 된다.
증가신호 UP가 활성화되면 오실레이터(140)는 내부 클록 INTCLK의 토글링 개수를 늘이게 된다. 즉, 오실레이터(140)는 발진신호 NET의 반 주기 구간에서 내부 클록 INTCLK이 5번 토글링하도록 제어하여 내부 클록 INTCLK의 주기 tCK가 목표로 하는 1ns와 일치할 수 있도록 조정한다.
또한, 비교부(170)는 내부 클록 INTCLK이 5번 토글링 하여 카운트신호 CNT의 횟수가 미리 설정된 테스트 카운트신호 TM_CNT와 일치하는 경우 내부클록 INTCLK의 주기가 목표 주기와 동일하게 튜닝 되었다고 판단하여 고정신호 SET를 활성화시킨다.
이러한 오실레이터(140)는 발진신호 NET의 T1 구간에서 카운트신호 CNT의 토글링 횟수를 판단하고, 발진신호 NET의 클록이 하이 레벨인 다음 구간 T2에서 내부 클록 INTCLK의 주기를 튜닝하게 된다.
이러한 본 발명의 실시예는 외부클록 EXTCLK가 느리게 입력되더라도 클록 생성 장치(100)를 통해 내부 클록 INTCLK을 원하는 목표 레벨로 튜닝하여 반도체 장치의 테스트를 정확히 테스트할 수 있도록 한다.
도 6은 본 발명의 실시예에 따른 클록 생성 장치(100)를 포함하는 반도체 장치(1000)의 구성도이다.
반도체 메모리 장치의 테스트는 그동안 외부의 전용 장비에 의해 이루어져 왔다. 그러나, 시스템을 하나의 칩으로 구현하는 시스템 온 칩(SoC; System On Chip) 기술의 등장으로 반도체 메모리 장치의 테스트 방식에 큰 변화가 생기게 되었다.
시스템 온 칩은 성능 향상을 위해 데이터 I/O의 폭이 넓은 다수의 내장 메모리를 사용하고 있다. 이러한 내장 메모리 장치를 기존의 전용 테스트 장비를 통해 테스트하는 것은 테스트 장비의 채널 수 부족, 고속 테스트의 한계, 내장 메모리에 대한 낮은 접근 가능성으로 인하여 매우 비효율적이다.
그리고, 반도체 메모리 장치를 테스트함에 있어서 외부 테스트 장비의 주파수가 낮을 경우 반도체 장치의 테스트 시간이 오래 걸린다.
이에 대한 대안으로 내장형 자체 테스트(BIST: Built-In Self Test) 장치(200)를 시스템 온 칩 안에 포함시키는 방식이 등장하였다. 이러한 방식은 고속 테스트 등에 있어서 유리하여 많은 연구가 진행되어 왔고 현재 시스템 온 칩의 내장 메모리 테스트를 위한 방식으로 널리 사용되고 있다.
본 발명의 실시예에 따른 반도체 장치(1000)는 도 1~5의 실시예에서 제시된 클록 생성 장치(100)와, 내장형 자체 테스트(BIST) 장치(200) 및 내장형 자체 테스트 장치(200)의 테스트 대상이 되는 코어부(300)를 포함한다.
여기서, 클록 생성 장치(100)는 외부클록 EXTCLK에 대응하여 내부 클록 INTCLK을 튜닝하여 원하는 주파수를 갖도록 조정하여 내장형 자체 테스트(BIST) 장치(200)에 출력한다.
즉, 외부클록 EXTCLK은 내부클록 INTCLK 보다 주파수가 느리므로 반 주기의 외부클록 EXTCLK에서 내부 클록 INTCLK이 몇 개 토글링 되는지를 카운트하여 내부 클록이 목표 주파수에 맞도록 생성되었는지를 테스트하게 된다.
그리고, 내장형 자체 테스트(BIST) 장치(200)는 내부 클록 INTCLK를 입력받고, 테스트신호 TEST, 어드레스 ADD, 명령신호 CMD 및 데이터 DATA에 대응하여 코어부(300)를 테스트한다.
여기서, 테스트신호 TEST는 내장형 자체 테스트 장치(200)가 코어부(300)는 테스트하기 위한 신호이다. 그리고, 명령신호 CMD는 코어부(300)의 실제 구동을 위한 오퍼레이션 명령신호로 액티브(Active), 리드(Read), 라이트(Write), 리프레쉬(refresh), 프리차지(Precharge) 등일 수 있다.
내장형 자체 테스트 장치(200)는 클록 생성 장치(100)로부터 내부클록 INTCNT를 입력받아 버퍼링하고 외부의 커맨드 신호를 순차적으로 저장한다. 그리고, 테스트 동작시 내부클록 INTCNT과 출력 인에이블 신호에 응답하여 저장된 내부의 명령신호 CMD 및 어드레스 ADD를 코어부(300)에 순차적으로 출력한다.
이에 따라, 리드 동작시 코어부(300)의 데이터 DATA를 리드하거나 코어부(300)에 데이터 DATA를 라이트 하여 테스트 동작을 수행하게 된다. 내장형 자체 테스트 장치(200)는 다양한 테스트 패턴을 이용하여 코어부(300)의 메모리 셀 어레이에 대한 테스트 동작을 수행할 수 있다.
그리고, 코어부(300)는 로오 및 컬럼으로 배열되는 복수의 메모리 셀(미도시됨)을 포함하며, 각각의 메모리 셀에 1 개의 비트 라인과, 1 개의 워드 라인에 의해 제공되는 데이터를 저장할 수 있다.
이러한 코어부(300)는 코어 영역과 주변 회로 영역을 포함할 수 있다.
여기서, 코어 영역은 메모리 셀 어레이들, 로오 디코더, 칼럼 디코더를 포함할 수 있다. 코어 영역은 내장형 자체 테스트 장치(200)로부터 인가되는 테스트신호 TEST에 응답하여 정상 동작 모드와 테스트 동작 모드로 선택적으로 제어된다.
그리고, 주변 회로 영역은 I/O 인터페이스, 테스트 제어부, 멀티 플렉서 등을 포함할 수 있다. 멀티 플렉서는 내부 테스트 모드, 외부 테스트 모드, 정상 모드에 응답하여 어드레스 ADD, 데이터신호 DATA, 명령신호 CMD를 멀티 플렉싱한다. I/O 인터페이스는 I/O 패드들을 통해 입력되는 어드레스 ADD를 버퍼링하는 어드레스 버퍼, 데이터 출력버퍼와, 컨트롤신호들을 디코딩하는 제어 로직 등을 포함할 t수 있다.
코어부(300)의 메모리 셀은 데이터를 저장하는 집적회로 칩으로 메모리에는 DRAM, FLASH, PCRAM 등이 있다. 모든 종류의 메모리는 메모리 컨트롤러의 제어를 받아 데이터를 저장하고, 저장된 데이터를 출력한다.
본 발명의 실시예에 따른 반도체 장치(1000)는 데이터를 저장하는 장치이다. 본 발명의 실시예에 있어서, 반도체 장치(1000)는 다양한 형태로 구현될 수 있다. 실시 예에 있어서, 반도체 장치(1000)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR(Low Power Double Data Rate) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, RDRAM(Rambus Dynamic Random Access Memory) 등과 같은 동적 랜덤 액세스 메모리(Dynamic Random Access Memory; DRAM)일 수 있다.
그리고, 코어부(300)의 메모리 셀 어레이는 데이터를 저장하기 위한 복수의 메모리 셀 들을 포함한다. 실시 예에 있어서, 메모리 셀 들은 휘발성 메모리 셀 들일 수 있다. 예를 들어, 각 메모리 셀은 하나의 액세스 트랜지스터와 하나의 스토리지 커패시터를 포함하는 휘발성 메모리 셀일 수 있다. 혹은 각 메모리 셀은 복수의 트랜지스터들을 포함하는 게인 셀일 수 있다. 그러나 본 발명의 실시예에서 메모리 셀 들의 구성은 상술 된 예시에 한정되지 않는다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 실시예에에 따른 기술분야의 전문가라면 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.

Claims (20)

  1. 인에이블신호의 활성화시 튜닝신호에 대응하여 발진신호를 튜닝하여 내부클록의 주기를 조정하는 오실레이터;
    카운트 인에이블신호에 대응하여 상기 내부클록을 카운팅하여 카운트신호를 출력하는 카운터; 및
    상기 카운트신호와, 목표로 하는 상기 내부클록의 카운트 개수를 포함하는 테스트 카운트신호를 비교하여 상기 튜닝신호를 출력하는 비교부를 포함하는 것을 특징으로 하는 클록 생성 장치.
  2. 제 1항에 있어서, 상기 튜닝신호는
    상기 내부클록의 주기를 증가시키기 위한 증가신호, 감소시키기 위한 감소신호 및 고정시키기 위한 고정신호를 포함하는 것을 특징으로 하는 클록 생성 장치.
  3. 제 1항에 있어서,
    외부클록을 분주하여 복수의 분주클록을 출력하는 분주기; 및
    선택신호에 대응하여 상기 외부클록 또는 상기 복수의 분주클록 중 어느 하나를 선택하여 상기 발진신호로 출력하는 선택부를 더 포함하는 것을 특징으로 하는 클록 생성 장치.
  4. 제 1항에 있어서,
    상기 발진신호의 활성화시 시작신호에 대응하여 상기 인에이블신호를 출력하는 인에이블 제어부를 더 포함하는 것을 특징으로 하는 클록 생성 장치.
  5. 제 4항에 있어서, 상기 인에이블 제어부는
    복수의 D 플립플롭을 포함하는 것을 특징으로 하는 클록 생성 장치.
  6. 제 4항에 있어서, 상기 인에이블 제어부는
    상기 발진신호의 클록 에지에 동기하여 동작하는 에지 트리거드 플립플롭을 포함하는 것을 특징으로 하는 클록 생성 장치.
  7. 제 4항에 있어서, 상기 인에이블 제어부는
    상기 발진신호의 클록에 동기하여 상기 시작신호를 플립플롭시키는 제 1플립플롭; 및
    상기 발진신호의 반전 클록에 동기하여 상기 제 1플립플롭의 출력을 플립플롭시켜 상기 인에이블신호를 출력하는 제 2플립플롭을 포함하는 것을 특징으로 하는 클록 생성 장치.
  8. 제 4항에 있어서, 상기 인에이블 제어부는
    상기 시작신호가 하이 레벨로 활성화된 이후에 상기 발진신호의 첫 번째 라이징 클록에 동기하여 상기 인에이블신호를 하이 레벨로 활성화시키고,
    상기 시작신호가 로우 레벨로 비활성화되면 상기 발진신호의 첫 번째 라이징 클록에 동기하여 상기 인에이블신호를 로우 레벨로 비활성화시키는 것을 특징으로 하는 클록 생성 장치.
  9. 제 1항에 있어서,
    상기 발진신호와 고정신호 및 상기 인에이블신호에 대응하여 상기 카운터를 활성화시키기 위한 상기 카운트 인에이블신호를 출력하는 카운터 제어부를 더 포함하는 것을 특징으로 하는 클록 생성 장치.
  10. 제 9항에 있어서, 상기 카운터 제어부는
    상기 고정신호가 비활성화되고 상기 발진신호와 상기 인에이블신호가 활성화된 경우 상기 카운트 인에이블신호를 활성화시키고,
    상기 고정신호가 활성화되면 상기 발진신호와 상기 인에이블신호와 무관하게 상기 카운트 인에이블신호를 비활성화시키는 것을 특징으로 하는 클록 생성 장치.
  11. 제 9항에 있어서, 상기 카운터 제어부는
    상기 발진신호, 상기 고정신호의 반전신호 및 상기 인에이블신호를 앤드연산하여 상기 카운트 인에이블신호를 출력하는 앤드게이트를 포함하는 것을 특징으로 하는 클록 생성 장치.
  12. 제 1항에 있어서, 상기 오실레이터는
    상기 튜닝신호 중 증가신호가 활성화되면 상기 내부 클록의 토글링 개수를 늘이고, 상기 튜닝신호 중 감소신호가 활성화되면 상기 내부 클록의 토글링 개수를 줄이며, 상기 튜닝신호 중 고정신호가 활성화되면 상기 내부 클록의 주기를 고정시키는 것을 특징으로 하는 클록 생성 장치.
  13. 제 1항에 있어서, 상기 비교부는
    상기 카운트신호의 토글링 횟수가 미리 설정된 상기 테스트 카운트신호의 토글링 횟수보다 적은 경우 상기 내부클록의 주기를 증가시키기 위한 증가신호를 활성화시키고,
    상기 카운트신호의 토글링 횟수가 미리 설정된 상기 테스트 카운트신호의 토글링 횟수보다 많은 경우 상기 내부클록의 주기를 감소시키기 위한 감소신호를 활성화시키는 것을 특징으로 하는 클록 생성 장치.
  14. 제 1항에 있어서, 상기 비교부는
    상기 카운트신호의 토글링 횟수가 미리 설정된 상기 테스트 카운트신호의 토글링 횟수와 일치하는 경우 상기 내부클록의 주기를 고정시키기 위한 고정신호를 활성화시키는 것을 특징으로 하는 클록 생성 장치.
  15. 제 1항에 있어서, 상기 카운터는
    상기 발진신호의 반 주기의 하이 펄스 구간에서 상기 내부 클록이 몇 회 토글링 되는지를 카운트하는 것을 특징으로 하는 클록 생성 장치.
  16. 외부클록을 입력받아 내부클록을 생성하되, 튜닝신호에 대응하여 상기 내부클록의 주기를 조정하는 클록 생성 장치;
    상기 내부클록에 대응하여 테스트신호를 출력하는 내장형 자체 테스트 장치; 및
    상기 테스트신호에 대응하여 내부 데이터의 테스트 동작이 수행되는 코어부를 포함하는 것을 특징으로 하는 반도체 장치.
  17. 제 16항에 있어서, 상기 클록 생성 장치는
    인에이블신호의 활성화시 상기 튜닝신호에 대응하여 발진신호를 튜닝하여 상기 내부클록의 주기를 조정하는 오실레이터;
    카운트 인에이블신호에 대응하여 상기 내부클록을 카운팅하여 카운트신호를 출력하는 카운터; 및
    상기 카운트신호와, 목표로 하는 상기 내부클록의 카운트 개수를 포함하는 테스트 카운트신호를 비교하여 상기 튜닝신호를 출력하는 비교부를 포함하는 것을 특징으로 하는 반도체 장치.
  18. 제 17항에 있어서, 상기 클록 생성 장치는
    상기 외부클록을 분주하여 복수의 분주클록을 출력하는 분주기; 및
    선택신호에 대응하여 상기 외부클록 또는 상기 복수의 분주클록 중 어느 하나를 선택하여 상기 발진신호로 출력하는 선택부를 더 포함하는 것을 특징으로 하는 반도체 장치.
  19. 제 17항에 있어서, 상기 클록 생성 장치는
    상기 발진신호의 활성화시 시작신호에 대응하여 상기 인에이블신호를 출력하는 인에이블 제어부를 더 포함하는 것을 특징으로 하는 반도체 장치.
  20. 제 17항에 있어서, 상기 클록 생성 장치는
    상기 발진신호와 고정신호 및 상기 인에이블신호에 대응하여 상기 카운터를 활성화시키기 위한 상기 카운트 인에이블신호를 출력하는 카운터 제어부를 더 포함하는 것을 특징으로 하는 반도체 장치.
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