JPH08287676A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH08287676A JPH08287676A JP7092038A JP9203895A JPH08287676A JP H08287676 A JPH08287676 A JP H08287676A JP 7092038 A JP7092038 A JP 7092038A JP 9203895 A JP9203895 A JP 9203895A JP H08287676 A JPH08287676 A JP H08287676A
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Abstract
(57)【要約】
【目的】 ＤＲＡＭ等の半導体メモリ装置の内部温度に
影響を与えるパラメータを考慮した制御により、消費電
力を低減し、動作速度を向上させる。 【構成】 ＤＲＡＭにおいて、外部周期カウント回路１
１５により、外部入力信号ＲＡＳの動作周期を検出し、
その結果の信号をＣＢＲ信号発生回路１１６及びセルフ
リフレッシュ信号発生回路１１７に出力する。各信号発
生回路１１６，１１７の出力に応じ、内部ＲＡＳ信号発
生回路１２１からＣＢＲリフレッシュ，セルフリフレッ
シュ時におけるリフレッシュ指令信号ＩＮＲＡＳを出力
する。セルフリフレッシュ時には、その前の信号ＲＡＳ
の動作周期が長いほどリフレッシュ周期も長くする。Ｃ
ＢＲリフレッシュ時には、信号ＲＡＳの動作周期が長い
ときには信号ＲＡＳの動作周期の一部にＣＢＲリフレッ
シュ指令信号を生成しない周期を設ける。リフレッシュ
の頻度を低減することで、消費電力が低減される。
影響を与えるパラメータを考慮した制御により、消費電
力を低減し、動作速度を向上させる。 【構成】 ＤＲＡＭにおいて、外部周期カウント回路１
１５により、外部入力信号ＲＡＳの動作周期を検出し、
その結果の信号をＣＢＲ信号発生回路１１６及びセルフ
リフレッシュ信号発生回路１１７に出力する。各信号発
生回路１１６，１１７の出力に応じ、内部ＲＡＳ信号発
生回路１２１からＣＢＲリフレッシュ，セルフリフレッ
シュ時におけるリフレッシュ指令信号ＩＮＲＡＳを出力
する。セルフリフレッシュ時には、その前の信号ＲＡＳ
の動作周期が長いほどリフレッシュ周期も長くする。Ｃ
ＢＲリフレッシュ時には、信号ＲＡＳの動作周期が長い
ときには信号ＲＡＳの動作周期の一部にＣＢＲリフレッ
シュ指令信号を生成しない周期を設ける。リフレッシュ
の頻度を低減することで、消費電力が低減される。
Description
【０００１】
【産業上の利用分野】本発明は、リフレッシュ機能を有
するＤＲＡＭ等の半導体メモリ装置に係り、特にリフレ
ッシュ動作によって消費される電力の低減対策に関す
る。
するＤＲＡＭ等の半導体メモリ装置に係り、特にリフレ
ッシュ動作によって消費される電力の低減対策に関す
る。
【０００２】
【従来の技術】従来より、ＤＲＡＭ等のダイナミック型
半導体メモリ装置においては、記憶データの保持時間に
限界があることに鑑み、各種のリフレッシュ機能が設け
られている。例えば外部からリフレッシュ行アドレスと
制御信号ＲＡＳ（行アドレスストローブ信号）を入力す
ることによりリフレッシュ動作を行うＲＡＳオンリーリ
フレッシュ機能，外部から２種の制御信号ＲＡＳ，ＣＡ
Ｓ（列アドレスストローブ信号）を入力しリフレッシュ
アドレスを半導体メモリ装置内部で生成するＣＡＳビフ
ォアＲＡＳオートリフレッシュ（ＣＢＲリフレッシュ）
機能，半導体メモリ装置自身が内部で外部入力信号とは
非同期にリフレッシュ動作に必要な制御信号とリフレッ
シュアドレスとを生成するセルフリフレッシュ機能等が
ある。
半導体メモリ装置においては、記憶データの保持時間に
限界があることに鑑み、各種のリフレッシュ機能が設け
られている。例えば外部からリフレッシュ行アドレスと
制御信号ＲＡＳ（行アドレスストローブ信号）を入力す
ることによりリフレッシュ動作を行うＲＡＳオンリーリ
フレッシュ機能，外部から２種の制御信号ＲＡＳ，ＣＡ
Ｓ（列アドレスストローブ信号）を入力しリフレッシュ
アドレスを半導体メモリ装置内部で生成するＣＡＳビフ
ォアＲＡＳオートリフレッシュ（ＣＢＲリフレッシュ）
機能，半導体メモリ装置自身が内部で外部入力信号とは
非同期にリフレッシュ動作に必要な制御信号とリフレッ
シュアドレスとを生成するセルフリフレッシュ機能等が
ある。
【０００３】ここで、特開平１−１３２９２号公報に開
示されている従来のＤＲＡＭのセルフリフレッシュ機能
について簡単に説明する。
示されている従来のＤＲＡＭのセルフリフレッシュ機能
について簡単に説明する。
【０００４】図６は従来の半導体メモリ装置のセルフリ
フレッシュ機能を果たす部分のブロック回路図、図７は
従来の半導体メモリ装置の図６における各部の信号タイ
ミング図である。図中の各符号は、それぞれ下記の部材
を示す。１は半導体メモリ装置、３はセルフリフレッシ
ュ制御回路、４は発振回路、５は分周回路、６は外部Ｒ
ＡＳ入力制御回路、７は内部ＲＡＳ発生用制御回路、８
は内部アドレスカウンタ制御回路、９は内部アドレスカ
ウンタ回路、１６はＮＯＲ回路、１７はＮＡＮＤ回路を
示す。また、ФＯＳＣはＡ点における信号、ФＯＳＣＤ
はＢ点における信号、ＲＡＳＩはＤ点における信号、Ｒ
ＡＳＯはＣ点における信号、ＩｎｔＲＡＳはＥ点におけ
る信号を示す。
フレッシュ機能を果たす部分のブロック回路図、図７は
従来の半導体メモリ装置の図６における各部の信号タイ
ミング図である。図中の各符号は、それぞれ下記の部材
を示す。１は半導体メモリ装置、３はセルフリフレッシ
ュ制御回路、４は発振回路、５は分周回路、６は外部Ｒ
ＡＳ入力制御回路、７は内部ＲＡＳ発生用制御回路、８
は内部アドレスカウンタ制御回路、９は内部アドレスカ
ウンタ回路、１６はＮＯＲ回路、１７はＮＡＮＤ回路を
示す。また、ФＯＳＣはＡ点における信号、ФＯＳＣＤ
はＢ点における信号、ＲＡＳＩはＤ点における信号、Ｒ
ＡＳＯはＣ点における信号、ＩｎｔＲＡＳはＥ点におけ
る信号を示す。
【０００５】図６に示す回路における信号の流れは以下
のようになっている。信号ＲＡＳがセルフリフレッシュ
制御回路３と外部ＲＡＳ入力制御回路６に入力され、信
号ＣＡＳがセルフリフレッシュ制御回路３と内部アドレ
スカウンタ制御回路８とＮＯＲ回路１６に入力される。
発振回路４によって、セルフリフレッシュ制御回路３か
らの出力信号を受けて信号ФＯＳＣが生成され、この信
号ФＯＳＣは分周回路５に入力される。分周回路５によ
って、信号ФＯＳＣの信号を分周してなる信号ФＯＳＣ
Ｄが生成され、この信号ФＯＳＣＤは内部ＲＡＳ発生用
制御回路７に入力され、また、分周回路５からの別の信
号が外部ＲＡＳ入力制御回路６に入力される。外部ＲＡ
Ｓ入力制御回路６で生成された信号ＲＡＳＯと、内部Ｒ
ＡＳ発生用制御回路７で生成された信号ＲＡＳＩとがＮ
ＡＮＤ回路１７に入力され、ＮＡＮＤ回路１７で信号Ｉ
ｎｔＲＡＳが生成される。この信号ＩｎｔＲＡＳは内部
アドレスカウンタ制御回路８に入力され、また、ＮＡＮ
Ｄ回路１７からの別の出力信号が内部ＲＡＳ信号として
出力される。さらに、内部アドレスカウンタ制御回路８
で生成された信号が内部アドレスカウンタ回路９とＮＯ
Ｒ回路１６とに入力され、ＮＯＲ回路１６で生成された
信号が内部ＣＡＳ信号として出力される。
のようになっている。信号ＲＡＳがセルフリフレッシュ
制御回路３と外部ＲＡＳ入力制御回路６に入力され、信
号ＣＡＳがセルフリフレッシュ制御回路３と内部アドレ
スカウンタ制御回路８とＮＯＲ回路１６に入力される。
発振回路４によって、セルフリフレッシュ制御回路３か
らの出力信号を受けて信号ФＯＳＣが生成され、この信
号ФＯＳＣは分周回路５に入力される。分周回路５によ
って、信号ФＯＳＣの信号を分周してなる信号ФＯＳＣ
Ｄが生成され、この信号ФＯＳＣＤは内部ＲＡＳ発生用
制御回路７に入力され、また、分周回路５からの別の信
号が外部ＲＡＳ入力制御回路６に入力される。外部ＲＡ
Ｓ入力制御回路６で生成された信号ＲＡＳＯと、内部Ｒ
ＡＳ発生用制御回路７で生成された信号ＲＡＳＩとがＮ
ＡＮＤ回路１７に入力され、ＮＡＮＤ回路１７で信号Ｉ
ｎｔＲＡＳが生成される。この信号ＩｎｔＲＡＳは内部
アドレスカウンタ制御回路８に入力され、また、ＮＡＮ
Ｄ回路１７からの別の出力信号が内部ＲＡＳ信号として
出力される。さらに、内部アドレスカウンタ制御回路８
で生成された信号が内部アドレスカウンタ回路９とＮＯ
Ｒ回路１６とに入力され、ＮＯＲ回路１６で生成された
信号が内部ＣＡＳ信号として出力される。
【０００６】図７は上記各信号が動作するタイミングの
例を示すタイミングチャートである。ＣＡＳ信号が論理
電圧“Ｌ”となってから後時間ｔｏが経過すると、ＲＡ
Ｓ信号が論理電圧“Ｌ”となり、その後ある時間が経過
するとＩｎｔＲＡＳ信号が外部信号とは非同期の信号と
して発生する。このＩｎｔＲＡＳ信号と内部アドレスカ
ウンタ制御回路からの内部アドレスとにより順次セルフ
リフレッシュ動作が行われる。
例を示すタイミングチャートである。ＣＡＳ信号が論理
電圧“Ｌ”となってから後時間ｔｏが経過すると、ＲＡ
Ｓ信号が論理電圧“Ｌ”となり、その後ある時間が経過
するとＩｎｔＲＡＳ信号が外部信号とは非同期の信号と
して発生する。このＩｎｔＲＡＳ信号と内部アドレスカ
ウンタ制御回路からの内部アドレスとにより順次セルフ
リフレッシュ動作が行われる。
【０００７】
【発明が解決しようとする課題】このような従来のセル
フリフレッシュ機能を有する半導体メモリ装置では、分
周回路５からは一定の周期Ｔで信号ФＯＣＤが出力さ
れ、内部ＲＡＳ発生用制御回路７からこの信号に応じた
信号ＲＡＳ１が出力され、さらにＮＯＲ回路１７から出
力される内部ＲＡＳ信号であるＩｎｔＲＡＳに応じてリ
フレッシュ動作が行われる。このように分周回路５で生
成される信号ФＯＣＤは一定の周期を有しているので、
セルフリフレッシュ動作になる前の通常動作状態の如何
を問わず、セルフリフレッシュ動作時のセルフリフレッ
シュ周期は一定に設定される。
フリフレッシュ機能を有する半導体メモリ装置では、分
周回路５からは一定の周期Ｔで信号ФＯＣＤが出力さ
れ、内部ＲＡＳ発生用制御回路７からこの信号に応じた
信号ＲＡＳ１が出力され、さらにＮＯＲ回路１７から出
力される内部ＲＡＳ信号であるＩｎｔＲＡＳに応じてリ
フレッシュ動作が行われる。このように分周回路５で生
成される信号ФＯＣＤは一定の周期を有しているので、
セルフリフレッシュ動作になる前の通常動作状態の如何
を問わず、セルフリフレッシュ動作時のセルフリフレッ
シュ周期は一定に設定される。
【０００８】ところで、通常動作における動作周期が短
いときつまり高速動作状態では、動作時の消費電流が増
大するのでデバイスの内部温度が上昇する。そして、容
量を利用したメモリセルの特性上、デバイスの内部温度
が高くなるとデータ保持時間が短くなる。したがって、
従来のセルフリフレッシュ機能を有する半導体メモリ装
置では、経験的にデータが消失しない範囲でセルフリフ
レッシュ周期を設定しているが、これは最もデバイスの
内部温度が高くなる状態つまりセルフリフレッシュ動作
になる前の通常動作状態が高速動作であるときのデータ
保持時間に対応している。このため、従来の半導体メモ
リ装置では、通常動作状態が高速でなくデータ保持時間
が充分長いにも拘らず短い周期でセルフリフレッシュを
行うことになり、セルフリフレッシュ動作時の消費電流
の低減を図ることができない。
いときつまり高速動作状態では、動作時の消費電流が増
大するのでデバイスの内部温度が上昇する。そして、容
量を利用したメモリセルの特性上、デバイスの内部温度
が高くなるとデータ保持時間が短くなる。したがって、
従来のセルフリフレッシュ機能を有する半導体メモリ装
置では、経験的にデータが消失しない範囲でセルフリフ
レッシュ周期を設定しているが、これは最もデバイスの
内部温度が高くなる状態つまりセルフリフレッシュ動作
になる前の通常動作状態が高速動作であるときのデータ
保持時間に対応している。このため、従来の半導体メモ
リ装置では、通常動作状態が高速でなくデータ保持時間
が充分長いにも拘らず短い周期でセルフリフレッシュを
行うことになり、セルフリフレッシュ動作時の消費電流
の低減を図ることができない。
【０００９】上記一例の他にも、半導体メモリ装置にお
いては、温度特性に影響を与えるパラメータを十分考慮
していないために消費電力や動作速度等に関して多大の
無駄を生じているという問題があった。
いては、温度特性に影響を与えるパラメータを十分考慮
していないために消費電力や動作速度等に関して多大の
無駄を生じているという問題があった。
【００１０】本発明は斯かる点に鑑みてなされたもので
あり、その目的は、温度特性に影響を与えるパラメータ
を把握し、これに応じて半導体メモリ装置を動作させる
手段を講ずることにより、消費電力の低減や動作速度の
向上等、半導体メモリ装置の性能の向上を図ることにあ
る。
あり、その目的は、温度特性に影響を与えるパラメータ
を把握し、これに応じて半導体メモリ装置を動作させる
手段を講ずることにより、消費電力の低減や動作速度の
向上等、半導体メモリ装置の性能の向上を図ることにあ
る。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に、請求項１が講じた手段は、メモリ部と該メモリ部に
対するデータの書き込み，読出し，消去，保持等を制御
する制御部とからなる半導体メモリ装置において、上記
制御部の動作を指令するための外部入力信号の動作周期
を検出する動作周期検出手段を搭載したものである。
に、請求項１が講じた手段は、メモリ部と該メモリ部に
対するデータの書き込み，読出し，消去，保持等を制御
する制御部とからなる半導体メモリ装置において、上記
制御部の動作を指令するための外部入力信号の動作周期
を検出する動作周期検出手段を搭載したものである。
【００１２】請求項２が講じた手段は、請求項１におい
て、上記半導体メモリ装置をダイナミックランダムアク
セスメモリ（以下ＤＲＡＭという）とし、上記動作周期
検出手段を、ＲＡＳオンリーリフレッシュ動作時に外部
入力信号ＲＡＳの動作周期を検出するように構成したも
のである。
て、上記半導体メモリ装置をダイナミックランダムアク
セスメモリ（以下ＤＲＡＭという）とし、上記動作周期
検出手段を、ＲＡＳオンリーリフレッシュ動作時に外部
入力信号ＲＡＳの動作周期を検出するように構成したも
のである。
【００１３】請求項３が講じた手段は、請求項１におい
て、上記半導体メモリ装置をＤＲＡＭとし、上記動作周
期検出手段を、ＣＡＳビフォアＲＡＳオートリフレッシ
ュ（ＣＢＲリフレッシュとする）動作時に外部入力信号
ＲＡＳの動作周期を検出するように構成したものであ
る。
て、上記半導体メモリ装置をＤＲＡＭとし、上記動作周
期検出手段を、ＣＡＳビフォアＲＡＳオートリフレッシ
ュ（ＣＢＲリフレッシュとする）動作時に外部入力信号
ＲＡＳの動作周期を検出するように構成したものであ
る。
【００１４】請求項４が講じた手段は、メモリ部と、該
メモリ部に対するデータの書き込み，読出し，消去，保
持等を制御する制御部と、外部入力信号とは非同期のセ
ルフリフレッシュを行うセルフリフレッシュ手段とを備
え、ＤＲＡＭとして機能する半導体記憶装置において、
上記セルフリフレッシュ手段を、複数のセルフリフレッ
シュ周期を選択可能に、かつセルフリフレッシュ動作時
においてある時間が経過した後に次第にセルフリフレッ
シュ周期を長くするように構成したものである。
メモリ部に対するデータの書き込み，読出し，消去，保
持等を制御する制御部と、外部入力信号とは非同期のセ
ルフリフレッシュを行うセルフリフレッシュ手段とを備
え、ＤＲＡＭとして機能する半導体記憶装置において、
上記セルフリフレッシュ手段を、複数のセルフリフレッ
シュ周期を選択可能に、かつセルフリフレッシュ動作時
においてある時間が経過した後に次第にセルフリフレッ
シュ周期を長くするように構成したものである。
【００１５】請求項５が講じた手段は、メモリ部と、該
メモリ部に対するデータの書き込み，読出し，消去，保
持等を制御する制御部と、上記制御部の動作を指令する
ための外部入力信号とは非同期のセルフリフレッシュを
行うセルフリフレッシュ手段とを備え、ＤＲＡＭとして
機能する半導体記憶装置において、上記外部入力信号の
動作周期を検出する動作周期手段をさらに設け、上記セ
ルフリフレッシュ手段を、複数のセルフリフレッシュ周
期を選択可能に、かつセルフリフレッシュ動作時におい
て上記動作周期検出手段で検出される外部入力信号の動
作周期の値に応じて上記複数のセルフリフレッシュ周期
のうちの１つを選択するように構成したものである。
メモリ部に対するデータの書き込み，読出し，消去，保
持等を制御する制御部と、上記制御部の動作を指令する
ための外部入力信号とは非同期のセルフリフレッシュを
行うセルフリフレッシュ手段とを備え、ＤＲＡＭとして
機能する半導体記憶装置において、上記外部入力信号の
動作周期を検出する動作周期手段をさらに設け、上記セ
ルフリフレッシュ手段を、複数のセルフリフレッシュ周
期を選択可能に、かつセルフリフレッシュ動作時におい
て上記動作周期検出手段で検出される外部入力信号の動
作周期の値に応じて上記複数のセルフリフレッシュ周期
のうちの１つを選択するように構成したものである。
【００１６】請求項６が講じた手段は、請求項５におい
て、上記セルフリフレッシュ手段を、上記外部入力信号
の動作周期が長いほど長いセルフリフレッシュ周期を選
択するように構成したものである。
て、上記セルフリフレッシュ手段を、上記外部入力信号
の動作周期が長いほど長いセルフリフレッシュ周期を選
択するように構成したものである。
【００１７】請求項７が講じた手段は、外部入力信号の
動作周期を検出する動作周期手段と、外部入力信号とは
非同期にリフレッシュを行うセルフリフレッシュ手段と
を備え、ＤＲＡＭとして機能する半導体記憶装置におい
て、上記外部入力信号の動作周期を検出する動作周期検
出手段をさらに設け、上記セルフリフレッシュ手段を、
複数のセルフリフレッシュ周期を選択可能に、かつセル
フリフレッシュ動作開始時において上記動作周期検出手
段で検出される外部入力信号の動作周期の値に応じて複
数のセルフリフレッシュ周期のうちの１つを選択すると
ともに、セルフリフレッシュ動作時においてある時間が
経過した後に次第にセルフリフレッシュ周期を長くする
ように構成したものである。
動作周期を検出する動作周期手段と、外部入力信号とは
非同期にリフレッシュを行うセルフリフレッシュ手段と
を備え、ＤＲＡＭとして機能する半導体記憶装置におい
て、上記外部入力信号の動作周期を検出する動作周期検
出手段をさらに設け、上記セルフリフレッシュ手段を、
複数のセルフリフレッシュ周期を選択可能に、かつセル
フリフレッシュ動作開始時において上記動作周期検出手
段で検出される外部入力信号の動作周期の値に応じて複
数のセルフリフレッシュ周期のうちの１つを選択すると
ともに、セルフリフレッシュ動作時においてある時間が
経過した後に次第にセルフリフレッシュ周期を長くする
ように構成したものである。
【００１８】請求項８が講じた手段は、メモリ部と、該
メモリ部に対するデータの書き込み，読出し，消去，保
持等を制御する制御部と、外部入力信号の周期に応じて
定められた基本的な周期でＣＢＲリフレッシュを行うＣ
ＢＲリフレッシュ手段とを備え、ＤＲＡＭとして機能す
る半導体メモリ装置において、上記外部入力信号の動作
周期を検出する動作周期検出手段をさらに備え、上記Ｃ
ＢＲリフレッシュ手段を、ＣＢＲリフレッシュ動作時に
おいて上記動作周期検出手段で検出される外部入力信号
の動作周期によっては上記基本的な周期を変更した周期
でＣＢＲリフレッシュ動作を行うように構成したもので
ある。
メモリ部に対するデータの書き込み，読出し，消去，保
持等を制御する制御部と、外部入力信号の周期に応じて
定められた基本的な周期でＣＢＲリフレッシュを行うＣ
ＢＲリフレッシュ手段とを備え、ＤＲＡＭとして機能す
る半導体メモリ装置において、上記外部入力信号の動作
周期を検出する動作周期検出手段をさらに備え、上記Ｃ
ＢＲリフレッシュ手段を、ＣＢＲリフレッシュ動作時に
おいて上記動作周期検出手段で検出される外部入力信号
の動作周期によっては上記基本的な周期を変更した周期
でＣＢＲリフレッシュ動作を行うように構成したもので
ある。
【００１９】請求項９が講じた手段は、請求項８におい
て、上記ＣＢＲリフレッシュ手段を、上記動作周期検出
手段で検出される動作周期の変化以上に上記ＣＢＲリフ
レッシュ動作を行う周期を変化させるように構成したも
のである。
て、上記ＣＢＲリフレッシュ手段を、上記動作周期検出
手段で検出される動作周期の変化以上に上記ＣＢＲリフ
レッシュ動作を行う周期を変化させるように構成したも
のである。
【００２０】請求項１０が講じた手段は、メモリ部と、
該メモリ部に対するデータの書き込み，読出し，消去，
保持等を制御する制御部と、上記メモリセルに記憶され
ているデータを保持するためのリフレッシュ手段と、上
記リフレッシュ手段を作動させるためのリフレッシュ指
令信号を生成する指令信号生成手段とを備えた半導体メ
モリ装置において、上記制御部の動作を制御するための
外部入力信号の動作周期を検出する動作周期検出手段を
さらに設け、上記指令信号生成手段を、上記動作周期検
出手段で検出された外部入力信号の動作周期が長いほど
リフレッシュを行う頻度を低減するように上記リフレッ
シュ指令信号の周期を変化させる構成としたものであ
る。
該メモリ部に対するデータの書き込み，読出し，消去，
保持等を制御する制御部と、上記メモリセルに記憶され
ているデータを保持するためのリフレッシュ手段と、上
記リフレッシュ手段を作動させるためのリフレッシュ指
令信号を生成する指令信号生成手段とを備えた半導体メ
モリ装置において、上記制御部の動作を制御するための
外部入力信号の動作周期を検出する動作周期検出手段を
さらに設け、上記指令信号生成手段を、上記動作周期検
出手段で検出された外部入力信号の動作周期が長いほど
リフレッシュを行う頻度を低減するように上記リフレッ
シュ指令信号の周期を変化させる構成としたものであ
る。
【００２１】
【作用】請求項１，２又は３では、半導体メモリ装置の
内部温度に影響を与えるパラメータとして装置内部の制
御部の動作の頻度があるが、動作周期検出手段により、
この制御部の動作を指令する外部入力信号の動作周期が
検出されるので、温度特性を考慮した半導体メモリ装置
の制御が可能となる。
内部温度に影響を与えるパラメータとして装置内部の制
御部の動作の頻度があるが、動作周期検出手段により、
この制御部の動作を指令する外部入力信号の動作周期が
検出されるので、温度特性を考慮した半導体メモリ装置
の制御が可能となる。
【００２２】請求項４では、セルフリフレッシュ動作時
にはある時間が経過するとセルフリフレッシュ指令信号
の周期が次第に長くなるように変化する。一方、リフレ
ッシュ動作により内部温度は上昇するが、セルフリフレ
ッシュ周期が長くなることで次第にデバイスの内部温度
は低下し、データ保持時間が長くなる。したがって、セ
ルフリフレッシュ周期を次第に長くすることで、データ
保持機能を確保しつつ消費電力を低減することが可能に
なる。
にはある時間が経過するとセルフリフレッシュ指令信号
の周期が次第に長くなるように変化する。一方、リフレ
ッシュ動作により内部温度は上昇するが、セルフリフレ
ッシュ周期が長くなることで次第にデバイスの内部温度
は低下し、データ保持時間が長くなる。したがって、セ
ルフリフレッシュ周期を次第に長くすることで、データ
保持機能を確保しつつ消費電力を低減することが可能に
なる。
【００２３】請求項５又は６では、半導体メモリ装置の
内部温度に影響を与える外部入力信号の動作周期に応じ
てセルフリフレッシュ周期を変更することが可能とな
り、簡素かつ迅速な制御によってセルフリフレッシュ動
作における消費電力が低減されることになる。
内部温度に影響を与える外部入力信号の動作周期に応じ
てセルフリフレッシュ周期を変更することが可能とな
り、簡素かつ迅速な制御によってセルフリフレッシュ動
作における消費電力が低減されることになる。
【００２４】請求項７では、上記請求項４の作用と請求
項５の作用とが併せて得られ、消費電力の大幅な低減が
可能となる。
項５の作用とが併せて得られ、消費電力の大幅な低減が
可能となる。
【００２５】請求項８又は９では、半導体メモリ装置の
内部温度に影響を与える外部入力信号の動作周期が変化
すると、外部入力信号の周期によって定められているＣ
ＢＲリフレッシュ動作の周期が例えば外部入力信号の動
作周期の変化以上に低減される。したがって、半導体メ
モリ装置の内部温度の変化を見込んだＣＢＲリフレッシ
ュ動作の制御が可能となり、ＣＢＲリフレッシュにおけ
る消費電力が低減されることになる。
内部温度に影響を与える外部入力信号の動作周期が変化
すると、外部入力信号の周期によって定められているＣ
ＢＲリフレッシュ動作の周期が例えば外部入力信号の動
作周期の変化以上に低減される。したがって、半導体メ
モリ装置の内部温度の変化を見込んだＣＢＲリフレッシ
ュ動作の制御が可能となり、ＣＢＲリフレッシュにおけ
る消費電力が低減されることになる。
【００２６】請求項１０では、リフレッシュ動作の頻度
が外部入力信号の動作周期に依存して変化し、外部入力
信号の動作周期が長いほどリフレッシュ動作の頻度が低
減する。一般に、半導体メモリ装置の作動が低速である
場合にはその内部温度も低くなり、デバイスの内部温度
が低い状態では半導体メモリ装置のデータ保持時間も長
くなるという特性がある。したがって、動作周期の長い
低速動作状態でリフレッシュ動作の頻度を低減しリフレ
ッシュ周期を長くしても、その間にデータが失われるこ
とはない。したがって、低速動作時にリフレッシュ動作
の頻度を低減することで、消費電力が低減するととも
に、消費電力の低減によってデバイスの内部温度の上昇
が防止されるので、データ保持時間もさらに長くなり余
裕が生じる。このように、リフレッシュ動作の頻度を低
減することで、データ保持機能を確保しながら、消費電
力の低減が可能となる。
が外部入力信号の動作周期に依存して変化し、外部入力
信号の動作周期が長いほどリフレッシュ動作の頻度が低
減する。一般に、半導体メモリ装置の作動が低速である
場合にはその内部温度も低くなり、デバイスの内部温度
が低い状態では半導体メモリ装置のデータ保持時間も長
くなるという特性がある。したがって、動作周期の長い
低速動作状態でリフレッシュ動作の頻度を低減しリフレ
ッシュ周期を長くしても、その間にデータが失われるこ
とはない。したがって、低速動作時にリフレッシュ動作
の頻度を低減することで、消費電力が低減するととも
に、消費電力の低減によってデバイスの内部温度の上昇
が防止されるので、データ保持時間もさらに長くなり余
裕が生じる。このように、リフレッシュ動作の頻度を低
減することで、データ保持機能を確保しながら、消費電
力の低減が可能となる。
【００２７】
【実施例】以下、本発明の実施例について、図面を参照
しながら説明する。
しながら説明する。
【００２８】図１は、半導体メモリ装置のセルフリフレ
ッシュ機能およびＣＢＲセルフリフレッシュ機能を果た
す部分のブロック回路図である。
ッシュ機能およびＣＢＲセルフリフレッシュ機能を果た
す部分のブロック回路図である。
【００２９】図１において、符号１１０は動作モードを
検知するためのモード検知回路を示し、該モード検知回
路１１０には、ＲＡＳオンリーリフレッシュおよびノー
マルリード・ライト検知回路１１１（図中、「ＲＡＳ
ｏｎｌｙ Ｒｅｆ． Ｎｏｒｍａｌ Ｒ／Ｗ 検知回
路」と略記する）と、ＣＢＲリフレッシュ検知回路１１
２（図中、「ＣＢＲ Ｒｅｆ．検知回路」と略記する）
と、セルフリフレッシュ検知回路１１３（図中、Ｓｅｌ
ｆ Ｒｅｆ．検知回路」と略記する）とが配設されてい
る。そして、上記モード検知回路１１０の出力側には、
第１，第２内部タイマー１１４，１１８と、外部周期カ
ウント回路１１５と、ＣＢＲリフレッシュ信号発生回路
１１６（図中、ＣＢＲ Ｒｅｆ．信号発生回路と略記す
る）と、セルフリフレッシュ信号発生回路１１７（図
中、Ｓｅｌｆ Ｒｅｆ．信号発生回路と略記する）と、
２つの分周回路１１９，１２０と、内部ＲＡＳ信号発生
回路１２１とが配置されている。なお、ＲＡＳ、ＣＡ
Ｓ、ＭＮＯＲＭ、ＭＣＢＲ、ＭＳＥＬＦ、ＴＭＲ１１、
ＴＭＲ２１〜２３、ＮＯＲＭＰＲＣ０〜２、ＣＢＲＰＲ
Ｃ０〜２、ＣＣＢＲ、ＣＳＥＬＦ、ＩＮＲＡＳは信号を
表示している。
検知するためのモード検知回路を示し、該モード検知回
路１１０には、ＲＡＳオンリーリフレッシュおよびノー
マルリード・ライト検知回路１１１（図中、「ＲＡＳ
ｏｎｌｙ Ｒｅｆ． Ｎｏｒｍａｌ Ｒ／Ｗ 検知回
路」と略記する）と、ＣＢＲリフレッシュ検知回路１１
２（図中、「ＣＢＲ Ｒｅｆ．検知回路」と略記する）
と、セルフリフレッシュ検知回路１１３（図中、Ｓｅｌ
ｆ Ｒｅｆ．検知回路」と略記する）とが配設されてい
る。そして、上記モード検知回路１１０の出力側には、
第１，第２内部タイマー１１４，１１８と、外部周期カ
ウント回路１１５と、ＣＢＲリフレッシュ信号発生回路
１１６（図中、ＣＢＲ Ｒｅｆ．信号発生回路と略記す
る）と、セルフリフレッシュ信号発生回路１１７（図
中、Ｓｅｌｆ Ｒｅｆ．信号発生回路と略記する）と、
２つの分周回路１１９，１２０と、内部ＲＡＳ信号発生
回路１２１とが配置されている。なお、ＲＡＳ、ＣＡ
Ｓ、ＭＮＯＲＭ、ＭＣＢＲ、ＭＳＥＬＦ、ＴＭＲ１１、
ＴＭＲ２１〜２３、ＮＯＲＭＰＲＣ０〜２、ＣＢＲＰＲ
Ｃ０〜２、ＣＣＢＲ、ＣＳＥＬＦ、ＩＮＲＡＳは信号を
表示している。
【００３０】図１に示す回路において、モード検知回路
１１０内のＲＡＳオンリーリフレッシュおよびノーマル
リード・ライト検知回路１１１とＣＢＲリフレッシュ検
知回路１１２とセルフリフレッシュ検知回路１１３とに
は、外部入力信号である信号ＲＡＳおよび信号ＣＡＳが
入力される。また、ＲＡＳオンリーリフレッシュおよび
ノーマルリード・ライト検知回路１１１で信号ＭＮＯＲ
Ｍが生成され、この信号ＭＮＯＲＭは内部タイマー１１
４と外部周期カウント回路１１５と内部ＲＡＳ信号発生
回路１２１とに入力される。ＣＢＲリフレッシュ検知回
路１１２では信号ＭＣＢＲが生成され、この信号ＭＣＢ
Ｒは内部タイマー１１４と外部周期カウント回路１１５
とＣＢＲリフレッシュ信号発生回路１１６とに入力され
る。セルフリフレッシュ検知回路１１３では信号ＭＳＥ
ＬＦが生成され、この信号ＭＳＥＬＦはセルフリフレッ
シュ信号発生回路１１７と第２内部タイマー１１８とに
入力される。
１１０内のＲＡＳオンリーリフレッシュおよびノーマル
リード・ライト検知回路１１１とＣＢＲリフレッシュ検
知回路１１２とセルフリフレッシュ検知回路１１３とに
は、外部入力信号である信号ＲＡＳおよび信号ＣＡＳが
入力される。また、ＲＡＳオンリーリフレッシュおよび
ノーマルリード・ライト検知回路１１１で信号ＭＮＯＲ
Ｍが生成され、この信号ＭＮＯＲＭは内部タイマー１１
４と外部周期カウント回路１１５と内部ＲＡＳ信号発生
回路１２１とに入力される。ＣＢＲリフレッシュ検知回
路１１２では信号ＭＣＢＲが生成され、この信号ＭＣＢ
Ｒは内部タイマー１１４と外部周期カウント回路１１５
とＣＢＲリフレッシュ信号発生回路１１６とに入力され
る。セルフリフレッシュ検知回路１１３では信号ＭＳＥ
ＬＦが生成され、この信号ＭＳＥＬＦはセルフリフレッ
シュ信号発生回路１１７と第２内部タイマー１１８とに
入力される。
【００３１】次に、第１内部タイマー１１４では、上記
２つの信号ＭＮＯＲＭ，ＭＣＢＲを受けて、信号ＴＭＲ
１１が生成され、この信号が外部周期カウント回路１１
５に入力される。外部周期カウント回路１１５では、３
つの信号ＴＭＲ１１，ＭＮＯＲＭ，ＭＣＢＲを受けて、
各々３ビットの信号ＮＯＲＭＰＲＣ０〜２，ＣＢＲＰＲ
Ｃ０〜２が生成され、これらの信号ＮＯＲＭＰＲＣ０〜
２，ＣＢＲＰＲＣ０〜２はセルフリフレッシュ信号発生
回路１１７に入力される。また、信号ＣＢＲＰＲＣ０〜
２ＣＢＲはリフレッシュ信号発生回路１１６に入力され
る。すなわち、外部周期カウント回路１１５は、外部か
ら入力されるＲＡＳ信号の動作周期を検出する動作周期
検出手段として機能し、外部から入力される信号ＲＡＳ
の動作周期の検出結果としての３ビットの信号ＮＯＲＭ
ＰＲＣ０〜２，ＣＢＲＰＲＣ０〜２を出力するものであ
る。
２つの信号ＭＮＯＲＭ，ＭＣＢＲを受けて、信号ＴＭＲ
１１が生成され、この信号が外部周期カウント回路１１
５に入力される。外部周期カウント回路１１５では、３
つの信号ＴＭＲ１１，ＭＮＯＲＭ，ＭＣＢＲを受けて、
各々３ビットの信号ＮＯＲＭＰＲＣ０〜２，ＣＢＲＰＲ
Ｃ０〜２が生成され、これらの信号ＮＯＲＭＰＲＣ０〜
２，ＣＢＲＰＲＣ０〜２はセルフリフレッシュ信号発生
回路１１７に入力される。また、信号ＣＢＲＰＲＣ０〜
２ＣＢＲはリフレッシュ信号発生回路１１６に入力され
る。すなわち、外部周期カウント回路１１５は、外部か
ら入力されるＲＡＳ信号の動作周期を検出する動作周期
検出手段として機能し、外部から入力される信号ＲＡＳ
の動作周期の検出結果としての３ビットの信号ＮＯＲＭ
ＰＲＣ０〜２，ＣＢＲＰＲＣ０〜２を出力するものであ
る。
【００３２】一方、第２内部タイマー１１８では、信号
ＭＳＥＬＦを受けてセルフリフレッシュを行う周期を設
定する信号ＴＭＲ２１が生成され、このＴＭＲ２１信号
は、直接セルフリフレッシュ信号発生回路１１７に入力
されるとともに、順次各分周回路１１９，１２０で分周
され、その分周されてなる信号ＴＭＲ２２，２３がそれ
ぞれセルフリフレッシュ信号発生回路に入力される。
ＭＳＥＬＦを受けてセルフリフレッシュを行う周期を設
定する信号ＴＭＲ２１が生成され、このＴＭＲ２１信号
は、直接セルフリフレッシュ信号発生回路１１７に入力
されるとともに、順次各分周回路１１９，１２０で分周
され、その分周されてなる信号ＴＭＲ２２，２３がそれ
ぞれセルフリフレッシュ信号発生回路に入力される。
【００３３】そして、上記ＣＢＲリフレッシュ信号発生
回路１１６では、信号ＣＢＲＰＲＣ０〜２、ＭＣＢＲを
受けて信号ＣＣＢＲが生成され、この信号ＣＣＢＲは内
部ＲＡＳ信号発生回路１２１に入力される。また、セル
フリフレッシュ信号発生回路１１７では、信号ＮＯＲＭ
ＰＲＣ０〜２、ＣＢＲＰＲＣ０〜２、ＭＳＥＬＦ、ＴＭ
Ｒ２１〜２３を受けて、信号ＣＳＥＬＦが生成され、こ
の信号ＣＳＥＬＦは内部ＲＡＳ信号発生回路１２１に入
力される。そして、内部ＲＡＳ信号発生回路１２１で
は、信号ＭＮＯＲＭ，ＣＣＢＲ，ＣＳＥＬＦを受けて、
信号ＩＮＲＡＳが生成され、この信号がメモリセル等に
入力される。上記ＣＢＲリフレッシュ信号発生回路１１
６，セルフリフレッシュ信号発生回路１１７及び内部Ｒ
ＡＳ信号発生回路により、リフレッシュ指令信号である
信号ＩＮＲＡＳを生成する指令信号生成手段が構成され
ている。そして、図１には省略するが、半導体メモリ装
置内には、多数のメモリセルを配置してなるメモリセル
アレイや、上記信号ＲＡＳを受けてメモリセルのデータ
を保持するための電流を各メモリセルに供給するリフレ
ッシュ手段として機能する制御回路が配設されている。
回路１１６では、信号ＣＢＲＰＲＣ０〜２、ＭＣＢＲを
受けて信号ＣＣＢＲが生成され、この信号ＣＣＢＲは内
部ＲＡＳ信号発生回路１２１に入力される。また、セル
フリフレッシュ信号発生回路１１７では、信号ＮＯＲＭ
ＰＲＣ０〜２、ＣＢＲＰＲＣ０〜２、ＭＳＥＬＦ、ＴＭ
Ｒ２１〜２３を受けて、信号ＣＳＥＬＦが生成され、こ
の信号ＣＳＥＬＦは内部ＲＡＳ信号発生回路１２１に入
力される。そして、内部ＲＡＳ信号発生回路１２１で
は、信号ＭＮＯＲＭ，ＣＣＢＲ，ＣＳＥＬＦを受けて、
信号ＩＮＲＡＳが生成され、この信号がメモリセル等に
入力される。上記ＣＢＲリフレッシュ信号発生回路１１
６，セルフリフレッシュ信号発生回路１１７及び内部Ｒ
ＡＳ信号発生回路により、リフレッシュ指令信号である
信号ＩＮＲＡＳを生成する指令信号生成手段が構成され
ている。そして、図１には省略するが、半導体メモリ装
置内には、多数のメモリセルを配置してなるメモリセル
アレイや、上記信号ＲＡＳを受けてメモリセルのデータ
を保持するための電流を各メモリセルに供給するリフレ
ッシュ手段として機能する制御回路が配設されている。
【００３４】次に、上記回路内における動作について説
明する。図２は、各信号のタイミングの関係を示すタイ
ミングチャートである。
明する。図２は、各信号のタイミングの関係を示すタイ
ミングチャートである。
【００３５】同図において、信号ＩＮＲＡＳに示す期間
Ｐ１０はＲＡＳオンリーリフレッシュ期間であり、上記
ＲＡＳオンリーリフレッシュおよびノーマルリード・ラ
イト検知回路１１１から出力される信号ＭＮＯＲＭが論
理電圧“Ｈ”の間がこのモードになる。また、信号ＩＮ
ＲＡＳに示す期間Ｐ２０がＣＢＲリフレッシュ期間であ
り、上記ＣＢＲリフレッシュ検知回路１１２から出力さ
れる信号ＭＣＢＲが論理電圧“Ｈ”の間がこのモードに
なる。このＣＢＲリフレッシュ期間Ｐ２０は、セルフリ
フレッシュモードに入るために信号ＣＡＳを論理電圧
“Ｌ”とした後にＲＡＳ信号を論理電圧“Ｌ”としてか
らの期間である。さらに、ＣＢＲリフレッシュ期間Ｐ２
０に入りある時間が経過すると、上記セルフリフレッシ
ュ検知回路１１３から出力される信号ＭＳＥＬＦが論理
電圧“Ｈ”となり、内部信号ＩＮＲＡＳが自動的にリフ
レッシュを行う期間つまりセルフリフレッシュ期間Ｐ３
０になる。本実施例では、セルフリフレッシュ期間Ｐ３
０は期間Ｐ３１〜Ｐ３３で構成され、期間Ｐ３１、期間
Ｐ３２、期間Ｐ３３の順番で内部信号ＩＮＲＡＳの周期
が長くなっている。なお、通常の動作周期が２００ｎｓ
ｅｃ程度であるのに対しデータ保持時間は２００ｍｓｅ
ｃであり、ＤＲＡＭのデータ保持時間は通常の動作周期
時間の１０6 程度大きい。そして、図２では便宜上通常
動作周期とセルフリフレッシュ周期との差はわずかのよ
うに描かれているが、セルフリフレッシュ周期は通常動
作周期に比べ１０００倍程度に長い。
Ｐ１０はＲＡＳオンリーリフレッシュ期間であり、上記
ＲＡＳオンリーリフレッシュおよびノーマルリード・ラ
イト検知回路１１１から出力される信号ＭＮＯＲＭが論
理電圧“Ｈ”の間がこのモードになる。また、信号ＩＮ
ＲＡＳに示す期間Ｐ２０がＣＢＲリフレッシュ期間であ
り、上記ＣＢＲリフレッシュ検知回路１１２から出力さ
れる信号ＭＣＢＲが論理電圧“Ｈ”の間がこのモードに
なる。このＣＢＲリフレッシュ期間Ｐ２０は、セルフリ
フレッシュモードに入るために信号ＣＡＳを論理電圧
“Ｌ”とした後にＲＡＳ信号を論理電圧“Ｌ”としてか
らの期間である。さらに、ＣＢＲリフレッシュ期間Ｐ２
０に入りある時間が経過すると、上記セルフリフレッシ
ュ検知回路１１３から出力される信号ＭＳＥＬＦが論理
電圧“Ｈ”となり、内部信号ＩＮＲＡＳが自動的にリフ
レッシュを行う期間つまりセルフリフレッシュ期間Ｐ３
０になる。本実施例では、セルフリフレッシュ期間Ｐ３
０は期間Ｐ３１〜Ｐ３３で構成され、期間Ｐ３１、期間
Ｐ３２、期間Ｐ３３の順番で内部信号ＩＮＲＡＳの周期
が長くなっている。なお、通常の動作周期が２００ｎｓ
ｅｃ程度であるのに対しデータ保持時間は２００ｍｓｅ
ｃであり、ＤＲＡＭのデータ保持時間は通常の動作周期
時間の１０6 程度大きい。そして、図２では便宜上通常
動作周期とセルフリフレッシュ周期との差はわずかのよ
うに描かれているが、セルフリフレッシュ周期は通常動
作周期に比べ１０００倍程度に長い。
【００３６】ここで、上記ＲＡＳオンリーリフレッシュ
期間Ｐ１０では、外部から入力される信号ＲＡＳと同じ
周期でリフレッシュが行われる。図２に示す例では信号
ＲＡＳの動作周期が短いので、ＲＡＳオンリーリフレッ
シュも短い周期で行われる。本実施例では、通常動作モ
ードであるノーマルリード・ライト期間でもＲＡＳオン
リーリフレッシュ期間Ｐ１０と同様の動作をする。
期間Ｐ１０では、外部から入力される信号ＲＡＳと同じ
周期でリフレッシュが行われる。図２に示す例では信号
ＲＡＳの動作周期が短いので、ＲＡＳオンリーリフレッ
シュも短い周期で行われる。本実施例では、通常動作モ
ードであるノーマルリード・ライト期間でもＲＡＳオン
リーリフレッシュ期間Ｐ１０と同様の動作をする。
【００３７】また、本実施例では、上記動作周期検出手
段として機能する外部周期カウント回路１１５で、第１
内部タイマー１１４の信号ＴＭＲ１１を受けて、ＲＡＳ
オンリーリフレッシュ時刻ｔ１１における３ビットの信
号ＮＯＲＭＰＲＣ０〜２の値が変更される。図２に示す
場合には、セルフリフレッシュモードに入る前のＲＡＳ
オンリーリフレッシュの動作が高速動作であるため、外
部周期カウント回路１１５では、時刻ｔ１１における３
ビットの信号ＮＯＲＭＰＲＣ０〜２の値（信号ＮＯＲＭ
ＰＲＣ２は論理電圧“Ｈ”、信号ＮＯＲＭＰＲＣ１は論
理電圧“Ｈ”、信号ＮＯＲＭＰＲＣ０は論理電圧
“Ｌ”）を大きな値にする。そして、セルフリフレッシ
ュ信号発生回路１１７では、この信号ＮＯＲＭＰＲＣ０
〜２の値が大きいことから、セルフリフレッシュモード
に入った時の期間Ｐ３１でのセルフリフレッシュ周期
（内部信号ＩＮＲＡＳの周期）として、信号ＴＭＲ２１
を基準とした信号を生成する。そして、期間Ｐ３２にな
るとセルフリフレッシュ周期として信号ＴＭＲ２１の２
倍の周期である信号ＴＭＲ２２を基準とした信号が生成
される。さらに、期間Ｐ３３になるとセルフリフレッシ
ュ周期として信号ＴＭＲ２１の４倍の周期である信号Ｔ
ＭＲ２３を基準とした信号が生成される。
段として機能する外部周期カウント回路１１５で、第１
内部タイマー１１４の信号ＴＭＲ１１を受けて、ＲＡＳ
オンリーリフレッシュ時刻ｔ１１における３ビットの信
号ＮＯＲＭＰＲＣ０〜２の値が変更される。図２に示す
場合には、セルフリフレッシュモードに入る前のＲＡＳ
オンリーリフレッシュの動作が高速動作であるため、外
部周期カウント回路１１５では、時刻ｔ１１における３
ビットの信号ＮＯＲＭＰＲＣ０〜２の値（信号ＮＯＲＭ
ＰＲＣ２は論理電圧“Ｈ”、信号ＮＯＲＭＰＲＣ１は論
理電圧“Ｈ”、信号ＮＯＲＭＰＲＣ０は論理電圧
“Ｌ”）を大きな値にする。そして、セルフリフレッシ
ュ信号発生回路１１７では、この信号ＮＯＲＭＰＲＣ０
〜２の値が大きいことから、セルフリフレッシュモード
に入った時の期間Ｐ３１でのセルフリフレッシュ周期
（内部信号ＩＮＲＡＳの周期）として、信号ＴＭＲ２１
を基準とした信号を生成する。そして、期間Ｐ３２にな
るとセルフリフレッシュ周期として信号ＴＭＲ２１の２
倍の周期である信号ＴＭＲ２２を基準とした信号が生成
される。さらに、期間Ｐ３３になるとセルフリフレッシ
ュ周期として信号ＴＭＲ２１の４倍の周期である信号Ｔ
ＭＲ２３を基準とした信号が生成される。
【００３８】したがって、本実施例のセルフリフレッシ
ュ制御によると、セルフリフレッシュ期間においてある
時間が経過するとセルフリフレッシュ周期が長くなるよ
うに制御されるので、セルフリフレッシュ動作時の消費
電流を最終的には従来のものに比べてほぼ１／４とする
ことができる。一方、セルフリフレッシュ周期が長くな
ることによりデータの保持時間も後述のごとく長くなる
ので、セルフリフレッシュ周期を次第に長くしてもデー
タ保持機能が損なわれることはない。
ュ制御によると、セルフリフレッシュ期間においてある
時間が経過するとセルフリフレッシュ周期が長くなるよ
うに制御されるので、セルフリフレッシュ動作時の消費
電流を最終的には従来のものに比べてほぼ１／４とする
ことができる。一方、セルフリフレッシュ周期が長くな
ることによりデータの保持時間も後述のごとく長くなる
ので、セルフリフレッシュ周期を次第に長くしてもデー
タ保持機能が損なわれることはない。
【００３９】次に、図３は、信号ＲＡＳの動作周期が長
い場合におけるタイミングチャートである。図３に示す
ように、ＲＡＳオンリーリフレッシュ期間Ｐ１０では上
記図２の場合に比較してＲＡＳオンリーリフレッシュが
長い周期で行われるつまり低速動作している。そして、
このようにセルフリフレッシュモードに入る前のＲＡＳ
オンリーリフレッシュの動作が低速動作であるために、
第１内部タイマー１１４の信号ＴＭＲ１１による時刻ｔ
２１での３ビットの信号ＮＯＲＭＰＲＣ０〜２の値（信
号ＮＯＲＭＰＲＣ２は論理電圧“Ｌ”、信号ＮＯＲＭＰ
ＲＣ１は論理電圧“Ｈ”、信号ＮＯＲＭＰＲＣ０は論理
電圧“Ｌ”）を小さな値とする。この信号ＮＯＲＭＰＲ
Ｃ０〜２の値が小さいため、セルフリフレッシュモード
に入った時の期間Ｐ３２でのセルフリフレッシュ周期は
信号ＴＭＲ２１の２倍の周期である信号ＴＭＲ２２を基
準とした信号となる。そして、期間Ｐ３３になるとセル
フリフレッシュ周期は信号ＴＭＲ２１の４倍の周期であ
る信号ＴＭＲ２３を基準とした信号となる。
い場合におけるタイミングチャートである。図３に示す
ように、ＲＡＳオンリーリフレッシュ期間Ｐ１０では上
記図２の場合に比較してＲＡＳオンリーリフレッシュが
長い周期で行われるつまり低速動作している。そして、
このようにセルフリフレッシュモードに入る前のＲＡＳ
オンリーリフレッシュの動作が低速動作であるために、
第１内部タイマー１１４の信号ＴＭＲ１１による時刻ｔ
２１での３ビットの信号ＮＯＲＭＰＲＣ０〜２の値（信
号ＮＯＲＭＰＲＣ２は論理電圧“Ｌ”、信号ＮＯＲＭＰ
ＲＣ１は論理電圧“Ｈ”、信号ＮＯＲＭＰＲＣ０は論理
電圧“Ｌ”）を小さな値とする。この信号ＮＯＲＭＰＲ
Ｃ０〜２の値が小さいため、セルフリフレッシュモード
に入った時の期間Ｐ３２でのセルフリフレッシュ周期は
信号ＴＭＲ２１の２倍の周期である信号ＴＭＲ２２を基
準とした信号となる。そして、期間Ｐ３３になるとセル
フリフレッシュ周期は信号ＴＭＲ２１の４倍の周期であ
る信号ＴＭＲ２３を基準とした信号となる。
【００４０】したがって、図３のような場合には、上記
図２に示すごとくＲＡＳオンリーリフレッシュ期間が高
速動作である場合に比べて、セルフリフレッシュモード
に入った直後のセルフリフレッシュ周期が１／２である
ため、周期の短い期間Ｐ３１がなく消費電流がさらに少
なくなる。特に、ＲＡＳオンリーリフレッシュ，セルフ
リフレッシュおよびノーマルリード・ライトのような通
常動作とセルフリフレッシュ動作とが頻繁にかわる動作
の場合に低消費電力化の効果が大きい。
図２に示すごとくＲＡＳオンリーリフレッシュ期間が高
速動作である場合に比べて、セルフリフレッシュモード
に入った直後のセルフリフレッシュ周期が１／２である
ため、周期の短い期間Ｐ３１がなく消費電流がさらに少
なくなる。特に、ＲＡＳオンリーリフレッシュ，セルフ
リフレッシュおよびノーマルリード・ライトのような通
常動作とセルフリフレッシュ動作とが頻繁にかわる動作
の場合に低消費電力化の効果が大きい。
【００４１】次に、ＣＢＲリフレッシュにおけるリフレ
ッシュ周期の制御の詳細について説明する。図４は、上
記図２，図３におけるＣＢＲリフレッシュ期間Ｐ２０に
相当する部分を拡大したタイミングチャートである。同
図において、期間Ｐ２１〜２５がＣＢＲリフレッシュ期
間で、期間Ｐ２１が高速動作のＣＢＲリフレッシュ期
間、期間Ｐ２２〜２４が低速動作のＣＢＲリフレッシュ
期間である。
ッシュ周期の制御の詳細について説明する。図４は、上
記図２，図３におけるＣＢＲリフレッシュ期間Ｐ２０に
相当する部分を拡大したタイミングチャートである。同
図において、期間Ｐ２１〜２５がＣＢＲリフレッシュ期
間で、期間Ｐ２１が高速動作のＣＢＲリフレッシュ期
間、期間Ｐ２２〜２４が低速動作のＣＢＲリフレッシュ
期間である。
【００４２】まず、期間Ｐ２１の高速動作のＣＢＲリフ
レッシュ期間の時刻ｔ３１で上記図２および図３で説明
したのと同様に信号ＣＢＲＰＲＣ０〜２の値によって高
速動作であることを検知する。このとき、内部リフレッ
シュ信号ＩＮＲＡＳは、外部信号ＲＡＳと同周期の信号
となる。次に、期間Ｐ２２では外部信号ＲＡＳは低速動
作となるが、前期間Ｐ２１で高速動作を検知しているた
め内部リフレッシュ信号ＩＮＲＡＳは外部入力信号ＲＡ
Ｓと同周期の信号となる。また、この期間Ｐ２２の時刻
ｔ３２で信号ＣＢＲＰＲＣ０〜２の値によって低速動作
であることを検知する。次に、期間Ｐ２３では、前期間
Ｐ２２で低速動作であることを検知しているため、内部
リフレッシュ信号ＩＮＲＡＳは外部信号ＲＡＳに対して
２回に１回の割合で発生する。つまり、基本的には外部
入力信号ＲＡＳの周期によってＣＢＲリフレッシュ指令
信号を生成するが、信号ＲＡＳの動作周期が長いときに
は外部入力信号ＲＡＳの一部にＣＢＲリフレッシュ指令
信号を生成しない期間を設けるように制御される。期間
Ｐ２４も同様である。さらに、期間２５では前期間でさ
らに低速動作であることを検知し内部リフレッシュ信号
ＩＮＲＡＳは外部信号ＲＡＳに対して３回に１回の割合
で発生することとなる。つまり、ＣＢＲリフレッシュ指
令信号を生成しない周期の回数を変更する。
レッシュ期間の時刻ｔ３１で上記図２および図３で説明
したのと同様に信号ＣＢＲＰＲＣ０〜２の値によって高
速動作であることを検知する。このとき、内部リフレッ
シュ信号ＩＮＲＡＳは、外部信号ＲＡＳと同周期の信号
となる。次に、期間Ｐ２２では外部信号ＲＡＳは低速動
作となるが、前期間Ｐ２１で高速動作を検知しているた
め内部リフレッシュ信号ＩＮＲＡＳは外部入力信号ＲＡ
Ｓと同周期の信号となる。また、この期間Ｐ２２の時刻
ｔ３２で信号ＣＢＲＰＲＣ０〜２の値によって低速動作
であることを検知する。次に、期間Ｐ２３では、前期間
Ｐ２２で低速動作であることを検知しているため、内部
リフレッシュ信号ＩＮＲＡＳは外部信号ＲＡＳに対して
２回に１回の割合で発生する。つまり、基本的には外部
入力信号ＲＡＳの周期によってＣＢＲリフレッシュ指令
信号を生成するが、信号ＲＡＳの動作周期が長いときに
は外部入力信号ＲＡＳの一部にＣＢＲリフレッシュ指令
信号を生成しない期間を設けるように制御される。期間
Ｐ２４も同様である。さらに、期間２５では前期間でさ
らに低速動作であることを検知し内部リフレッシュ信号
ＩＮＲＡＳは外部信号ＲＡＳに対して３回に１回の割合
で発生することとなる。つまり、ＣＢＲリフレッシュ指
令信号を生成しない周期の回数を変更する。
【００４３】したがって、本実施例では、外部入力信号
ＲＡＳの動作周期が長くなると外部入力信号ＲＡＳの動
作周期と同じ周期ではなくＣＢＲリフレッシュを行わな
い時期が生じるようにつまり低速動作するように制御さ
れる。そして、ＣＢＲリフレッシュが低速動作になる
と、消費電流が減りデバイスの内部温度が低くなるため
メモリセルのデータ保持時間が長くなり実際のリフレッ
シュ周期を長くすることができる。このように実際のリ
フレッシュ周期を長くするとさらに消費電流が減るた
め、メモリセルのデータ保持時間に対してマージンが拡
大する。ここでは、実際のリフレッシュ周期が外部入力
信号ＲＡＳに対して２回に１回の割合又は３回に１回の
割合とすることにより、消費電力は１／２又は１／３と
なる。
ＲＡＳの動作周期が長くなると外部入力信号ＲＡＳの動
作周期と同じ周期ではなくＣＢＲリフレッシュを行わな
い時期が生じるようにつまり低速動作するように制御さ
れる。そして、ＣＢＲリフレッシュが低速動作になる
と、消費電流が減りデバイスの内部温度が低くなるため
メモリセルのデータ保持時間が長くなり実際のリフレッ
シュ周期を長くすることができる。このように実際のリ
フレッシュ周期を長くするとさらに消費電流が減るた
め、メモリセルのデータ保持時間に対してマージンが拡
大する。ここでは、実際のリフレッシュ周期が外部入力
信号ＲＡＳに対して２回に１回の割合又は３回に１回の
割合とすることにより、消費電力は１／２又は１／３と
なる。
【００４４】なお、本実施例では、外部周期カウント回
路１１５で動作周期を検出した結果の信号ＮＯＲＭＰＲ
Ｃ０〜２，ＣＢＲＰＲＣ０〜２として、３ビットの信号
の信号を出力し、この信号に応じてセルフリフレッシュ
動作周期を４倍まで長くし、ＣＢＲリフレッシュ動作周
期は実際のリフレッシュ周期を外部信号ＲＡＳに対して
３回に１回の割合まで長くするようにしたが、本発明は
かかる実施例に限定されるものではなく、さらに細かく
制御することも可能である。
路１１５で動作周期を検出した結果の信号ＮＯＲＭＰＲ
Ｃ０〜２，ＣＢＲＰＲＣ０〜２として、３ビットの信号
の信号を出力し、この信号に応じてセルフリフレッシュ
動作周期を４倍まで長くし、ＣＢＲリフレッシュ動作周
期は実際のリフレッシュ周期を外部信号ＲＡＳに対して
３回に１回の割合まで長くするようにしたが、本発明は
かかる実施例に限定されるものではなく、さらに細かく
制御することも可能である。
【００４５】さらに、本実施例では、外部入力信号ＲＡ
Ｓの動作周期の２倍として定められた基本的なＣＢＲリ
フレッシュ周期をさらに２倍あるいは３倍の周期に変更
するようにしたが、外部入力信号ＲＡＳの周期とは切り
離した長いＣＢＲリフレッシュ周期に変更するようにし
てもよい。その場合にも、外部入力信号ＲＡＳの変化以
上にＣＢＲリフレッシュ周期の変化を大きくすること
で、半導体メモリ装置の動作の頻度が激しい時や動作の
頻度が少ないときにおけるデータの保持機能を確保しな
がら、消費電力の低減を図ることができる。
Ｓの動作周期の２倍として定められた基本的なＣＢＲリ
フレッシュ周期をさらに２倍あるいは３倍の周期に変更
するようにしたが、外部入力信号ＲＡＳの周期とは切り
離した長いＣＢＲリフレッシュ周期に変更するようにし
てもよい。その場合にも、外部入力信号ＲＡＳの変化以
上にＣＢＲリフレッシュ周期の変化を大きくすること
で、半導体メモリ装置の動作の頻度が激しい時や動作の
頻度が少ないときにおけるデータの保持機能を確保しな
がら、消費電力の低減を図ることができる。
【００４６】次に、半導体メモリ装置の動作速度つまり
動作周期と、デバイスの内部温度と、データ保持時間と
の関係について説明する。
動作周期と、デバイスの内部温度と、データ保持時間と
の関係について説明する。
【００４７】図５は、動作周期とデバイスの内部温度お
よびデータ保持時間との関係を周囲温度をパラメータと
して示す特性図である。同図において、横軸が動作周期
ｔＲＣで左の縦軸がデバイス内部温度、右の縦軸がデー
タ保持時間である。図中の特性曲線Ｃ２５、Ｃ５０、Ｃ
７５は、それぞれ周囲温度が２５℃、５０℃、７５℃の
場合における特性曲線である。いずれの場合も動作周期
が短くなり高速動作になるとデバイスの内部温度が上昇
する。一方、動作周期ｔＲＣが長くなると、デバイスの
内部温度が低下し、かつデータ保持時間が長くなること
がわかる。
よびデータ保持時間との関係を周囲温度をパラメータと
して示す特性図である。同図において、横軸が動作周期
ｔＲＣで左の縦軸がデバイス内部温度、右の縦軸がデー
タ保持時間である。図中の特性曲線Ｃ２５、Ｃ５０、Ｃ
７５は、それぞれ周囲温度が２５℃、５０℃、７５℃の
場合における特性曲線である。いずれの場合も動作周期
が短くなり高速動作になるとデバイスの内部温度が上昇
する。一方、動作周期ｔＲＣが長くなると、デバイスの
内部温度が低下し、かつデータ保持時間が長くなること
がわかる。
【００４８】なお、本実施例では、動作周期を検出する
ことにより実際のリフレッシュ周期を制御し低消費電力
化をはかるようにしたが、デバイスの内部温度を直接検
知してリフレッシュ周期を制御するものと併用すること
も可能である。要するに、デバイスの内部温度に影響を
与えるパラメータを利用して半導体メモリ装置の制御を
行うことで、消費電力の低減や動作速度の向上等が可能
となる。
ことにより実際のリフレッシュ周期を制御し低消費電力
化をはかるようにしたが、デバイスの内部温度を直接検
知してリフレッシュ周期を制御するものと併用すること
も可能である。要するに、デバイスの内部温度に影響を
与えるパラメータを利用して半導体メモリ装置の制御を
行うことで、消費電力の低減や動作速度の向上等が可能
となる。
【００４９】例えば、動作周期検出手段で検出した信号
を用いて、半導体メモリ装置の遅延回路の遅延時間を制
御することもできる。例えば、半導体メモリ装置の動作
時間が短くなると内部温度が上昇し、ある遅延回路の遅
延時間は長くなるので、これを動作周期検出手段で検出
した信号を用いて回路的に遅延時間を短くするような構
成が可能である。
を用いて、半導体メモリ装置の遅延回路の遅延時間を制
御することもできる。例えば、半導体メモリ装置の動作
時間が短くなると内部温度が上昇し、ある遅延回路の遅
延時間は長くなるので、これを動作周期検出手段で検出
した信号を用いて回路的に遅延時間を短くするような構
成が可能である。
【００５０】また、温度特性のある回路として、基準電
圧発生回路からの基準電圧信号や入力スイッチングレベ
ルがあるが、これらを外部入力信号の動作周期に応じて
補正することもできる。
圧発生回路からの基準電圧信号や入力スイッチングレベ
ルがあるが、これらを外部入力信号の動作周期に応じて
補正することもできる。
【００５１】
【発明の効果】請求項１〜３によれば、半導体メモリ装
置において、半導体メモリ装置の動作を制御するための
外部入力信号の動作周期を検出する手段を設けたので、
半導体メモリ装置の内部温度を考慮した制御が可能とな
り、消費電力の低減や動作速度の向上等を図ることがで
きる。
置において、半導体メモリ装置の動作を制御するための
外部入力信号の動作周期を検出する手段を設けたので、
半導体メモリ装置の内部温度を考慮した制御が可能とな
り、消費電力の低減や動作速度の向上等を図ることがで
きる。
【００５２】請求項４によれば、ＤＲＡＭのセルフリフ
レッシュ動作時にはある時間が経過するとセルフリフレ
ッシュ周期を次第に長くするようにしたので、データ保
持機能を確保しながら、消費電力の低減を図ることがで
きる。
レッシュ動作時にはある時間が経過するとセルフリフレ
ッシュ周期を次第に長くするようにしたので、データ保
持機能を確保しながら、消費電力の低減を図ることがで
きる。
【００５３】請求項５又は６によれば、セルフリフレッ
シュ時には、外部入力信号の動作周期に応じ、複数の周
期を選択してセルフリフレッシュ周期を制御するように
したので、簡素かつ迅速な制御によってセルフリフレッ
シュにおける消費電力の低減を図ることができる。
シュ時には、外部入力信号の動作周期に応じ、複数の周
期を選択してセルフリフレッシュ周期を制御するように
したので、簡素かつ迅速な制御によってセルフリフレッ
シュにおける消費電力の低減を図ることができる。
【００５４】請求項７によれば、上記請求項４の効果と
請求項５の効果とを併せた著効を発揮することができ
る。
請求項５の効果とを併せた著効を発揮することができ
る。
【００５５】請求項８又は９によれば、外部入力信号の
動作周期に応じてＤＲＡＭのＣＢＲリフレッシュを変化
させるようにしたので、ＣＢＲリフレッシュにおける消
費電力の低減を図ることができる。
動作周期に応じてＤＲＡＭのＣＢＲリフレッシュを変化
させるようにしたので、ＣＢＲリフレッシュにおける消
費電力の低減を図ることができる。
【００５６】請求項１０によれば、半導体メモリ装置に
おいて、半導体メモリ装置の動作を制御するための外部
入力信号の動作周期を検出し、外部入力信号の動作周期
が長いほどリフレッシュ動作の頻度を低減するようにし
たので、デバイス内部温度の上昇の抑制によるデータ保
持機能を確保しながら、消費電力の低減を図ることがで
きる。
おいて、半導体メモリ装置の動作を制御するための外部
入力信号の動作周期を検出し、外部入力信号の動作周期
が長いほどリフレッシュ動作の頻度を低減するようにし
たので、デバイス内部温度の上昇の抑制によるデータ保
持機能を確保しながら、消費電力の低減を図ることがで
きる。
【図１】実施例に係る半導体メモリ装置のセルフリフレ
ッシュ機能およびＣＢＲセルフリフレッシュ機能を果た
す部分の構成を示すブロック図である。
ッシュ機能およびＣＢＲセルフリフレッシュ機能を果た
す部分の構成を示すブロック図である。
【図２】実施例に係る半導体メモリ装置の信号ＲＡＳの
動作周期が短いときにおける各信号を示すタイミング図
である。
動作周期が短いときにおける各信号を示すタイミング図
である。
【図３】実施例に係る半導体メモリ装置の信号ＲＡＳの
動作周期が長いときにおける各信号を示すタイミング図
である。
動作周期が長いときにおける各信号を示すタイミング図
である。
【図４】実施例に係る半導体メモリ装置のＣＢＲリフレ
ッシュにおける各信号の詳細を示すタイミング図であ
る。
ッシュにおける各信号の詳細を示すタイミング図であ
る。
【図５】半導体メモリ装置の動作周期とデバイス内部温
度およびデータ保持時間との関係を示す特性図である。
度およびデータ保持時間との関係を示す特性図である。
【図６】従来の半導体メモリ装置のセルフリフレッシュ
機能を果たす部分の構成を示すブロック図である。
機能を果たす部分の構成を示すブロック図である。
【図７】従来の半導体メモリ装置における各信号を示す
タイミング図である。
タイミング図である。
１１０ モード検知回路 １１１ ＲＡＳオンリーリフレッシュおよびノーマルリ
ード・ライト検知回路 １１２ ＣＢＲリフレッシュ検知回路 １１３ セルフリフレッシュ検知回路 １１４ 内部タイマー １１５ 外部周期カウント回路（動作周期検出手段） １１６ ＣＢＲリフレッシュ信号発生回路 １１７ セルフリフレッシュ信号発生回路 １１８ 内部タイマー １１９ 分周回路 １２０ 分周回路 １２１ 内部ＲＡＳ信号発生回路
ード・ライト検知回路 １１２ ＣＢＲリフレッシュ検知回路 １１３ セルフリフレッシュ検知回路 １１４ 内部タイマー １１５ 外部周期カウント回路（動作周期検出手段） １１６ ＣＢＲリフレッシュ信号発生回路 １１７ セルフリフレッシュ信号発生回路 １１８ 内部タイマー １１９ 分周回路 １２０ 分周回路 １２１ 内部ＲＡＳ信号発生回路
Claims (10)
- 【請求項１】 メモリ部と、該メモリ部に対するデータ
の書き込み，読出し，消去，保持等を制御する制御部と
からなる半導体メモリ装置において、 上記制御部の動作を指令するための外部入力信号の動作
周期を検出する動作周期検出手段を備えたことを特徴と
する半導体メモリ装置。 - 【請求項２】 請求項１記載の半導体メモリ装置におい
て、 上記半導体メモリ装置はダイナミックランダムアクセス
メモリ（以下ＤＲＡＭという）であり、 上記動作周期検出手段は、ＲＡＳオンリーリフレッシュ
動作時に外部入力信号ＲＡＳの動作周期を検出するよう
に構成されていることを特徴とする半導体メモリ装置。 - 【請求項３】 請求項１記載の半導体メモリ装置におい
て、 上記半導体メモリ装置はＤＲＡＭであり、 上記動作周期検出手段は、ＣＡＳビフォアＲＡＳオート
リフレッシュ（ＣＢＲリフレッシュとする）動作時に外
部入力信号ＲＡＳの動作周期を検出するように構成され
ていることを特徴とする半導体メモリ装置。 - 【請求項４】 メモリ部と、該メモリ部に対するデータ
の書き込み，読出し，消去，保持等を制御する制御部
と、外部入力信号とは非同期のセルフリフレッシュを行
うセルフリフレッシュ手段とを備え、ＤＲＡＭとして機
能する半導体記憶装置において、 上記セルフリフレッシュ手段は、複数のセルフリフレッ
シュ周期を選択可能に、かつセルフリフレッシュ動作時
においてある時間が経過した後に次第にセルフリフレッ
シュ周期を長くするように構成されていることを特徴と
する半導体メモリ装置。 - 【請求項５】 メモリ部と、該メモリ部に対するデータ
の書き込み，読出し，消去，保持等を制御する制御部
と、上記制御部の動作を指令するための外部入力信号と
は非同期のセルフリフレッシュを行うセルフリフレッシ
ュ手段とを備え、ＤＲＡＭとして機能する半導体記憶装
置において、 上記外部入力信号の動作周期を検出する動作周期手段を
さらに備え、 上記セルフリフレッシュ手段は、複数のセルフリフレッ
シュ周期を選択可能に、かつセルフリフレッシュ動作時
において上記動作周期検出手段で検出される外部入力信
号の動作周期の値に応じて上記複数のセルフリフレッシ
ュ周期のうちの１つを選択するように構成されているこ
とを特徴とする半導体メモリ装置。 - 【請求項６】 請求項５記載の半導体メモリ装置におい
て、 上記セルフリフレッシュ手段は、上記外部入力信号の動
作周期が長いほど長いセルフリフレッシュ周期を選択す
るように構成されていることを特徴とする半導体メモリ
装置。 - 【請求項７】 メモリ部と、該メモリ部に対するデータ
の書き込み，読出し，消去，保持等を制御する制御部
と、上記制御部の動作を制御する外部入力信号とは非同
期にリフレッシュを行うセルフリフレッシュ手段とを備
え、ＤＲＡＭとして機能する半導体記憶装置において、 上記外部入力信号の動作周期を検出する動作周期検出手
段をさらに備え 上記セルフリフレッシュ手段は、複数のセルフリフレッ
シュ周期を選択可能に、かつセルフリフレッシュ動作開
始時において上記動作周期検出手段で検出される外部入
力信号の動作周期の値に応じて複数のセルフリフレッシ
ュ周期のうちの１つを選択するとともに、セルフリフレ
ッシュ動作時においてある時間が経過した後に次第にセ
ルフリフレッシュ周期を長くするように構成されている
ことを特徴とする半導体メモリ装置。 - 【請求項８】 メモリ部と、該メモリ部に対するデータ
の書き込み，読出し，消去，保持等を制御する制御部
と、外部入力信号の周期に応じて定められた基本的な周
期でＣＢＲリフレッシュを行うＣＢＲリフレッシュ手段
とを備え、ＤＲＡＭとして機能する半導体メモリ装置に
おいて、 上記外部入力信号の動作周期を検出する動作周期検出手
段をさらに備え、 上記ＣＢＲリフレッシュ手段は、ＣＢＲリフレッシュ動
作時において上記動作周期検出手段で検出される外部入
力信号の動作周期によっては上記基本的な周期を変更し
た周期でＣＢＲリフレッシュ動作を行うことを特徴とす
る半導体メモリ装置。 - 【請求項９】 請求項８記載の半導体メモリ装置におい
て、 上記ＣＢＲリフレッシュ手段は、上記動作周期検出手段
で検出される動作周期の変化以上に上記ＣＢＲリフレッ
シュ動作を行う周期を変化させるように構成されている
ことを特徴とする半導体メモリ装置。 - 【請求項１０】 メモリ部と、該メモリ部に対するデー
タの書き込み，読出し，消去，保持等を制御する制御部
と、上記メモリ部に記憶されているデータを保持するた
めのリフレッシュ手段と、上記リフレッシュ手段を作動
させるためのリフレッシュ指令信号を生成する指令信号
生成手段とを備えた半導体メモリ装置において、 上記制御部の動作を制御する外部入力信号の動作周期を
検出する動作周期検出手段をさらに備え、 上記指令信号生成手段は、上記動作周期検出手段で検出
された外部入力信号の動作周期が長いほどリフレッシュ
を行う頻度を低減するように上記リフレッシュ指令信号
の周期を変化させることを特徴とする半導体メモリ装
置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09203895A JP3489906B2 (ja) | 1995-04-18 | 1995-04-18 | 半導体メモリ装置 |
| KR1019960011013A KR100232749B1 (ko) | 1995-04-18 | 1996-04-12 | 반도체 메모리장치 |
| DE69623376T DE69623376T2 (de) | 1995-04-18 | 1996-04-17 | Halbleiterspeicheranordnung |
| EP96106031A EP0739015B1 (en) | 1995-04-18 | 1996-04-17 | Semiconductor memory device |
| US08/635,869 US5828619A (en) | 1995-04-18 | 1996-04-18 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09203895A JP3489906B2 (ja) | 1995-04-18 | 1995-04-18 | 半導体メモリ装置 |
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| Publication Number | Publication Date |
|---|---|
| JPH08287676A true JPH08287676A (ja) | 1996-11-01 |
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ID=14043369
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09203895A Expired - Fee Related JP3489906B2 (ja) | 1995-04-18 | 1995-04-18 | 半導体メモリ装置 |
Country Status (5)
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| EP (1) | EP0739015B1 (ja) |
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