KR100885011B1 - 반도체 기억 장치 및 메모리 시스템 - Google Patents

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Abstract

본 발명은 데이터를 확실하게 유지하면서도 소비 전류를 증대시키지 않는 파셜 리프레쉬 기능을 구비한 반도체 기억 장치를 제공하는 것을 목적으로 한다.
반도체 기억 장치는, 리프레쉬 타이밍 신호의 각 펄스에 동기하여 리프레쉬 어드레스를 생성하는 리프레쉬 어드레스 생성 회로와, 리프레쉬 타이밍 신호의 일련의 펄스 중 선택된 펄스에 동기하여 리프레쉬 요구 신호를 어서트하는 펄스 선택 회로와, 리프레쉬 어드레스 및 리프레쉬 요구 신호를 수취하고, 리프레쉬 요구 신호의 어서트에 응답하여 리프레쉬 어드레스에 대하여 리프레쉬 동작을 실행하는 메모리 코어 회로를 포함하며, 선택된 펄스가 일련의 펄스로부터 간격을 두고 선택한 펄스인 제1 동작 모드와 선택된 펄스가 일련의 펄스 중 일부분을 연속하여 선택한 펄스인 제2 동작 모드가 전환 가능하도록 구성된다.

Description

반도체 기억 장치 및 메모리 시스템{SEMICONDUCTOR MEMORY DEVICES AND MEMORY SYSTEMS}
본 발명은 일반적으로 반도체 기억 장치 및 메모리 시스템에 관한 것이며, 상세하게는 메모리 영역의 일부분에 리프레쉬를 실행 가능한 반도체 기억 장치 및 메모리 시스템에 관한 것이다.
휴대 전화 등의 휴대 단말에서는 종래 SRAM(Static Random Access Memory)이 메모리로서 사용되어 왔지만, 큰 메모리 용량을 실현하기 위해서, 최근에는 DRAM(Dynamic Random Access Memory)이 사용되고 있다. 이 때 문제가 되는 것이 휴대 기기의 전지 가동 시간이다.
SRAM은 데이터 유지를 위해서는 거의 전력을 소비하지 않지만, 메모리 커패시터에 데이터를 기억하는 DRAM에 있어서는 데이터 유지를 위해 정기적으로 리프레쉬를 실행해야 한다. 휴대 기기에 이용되는 DRAM에서는, 일반적으로 셀프 리프레쉬 기능에 의해 내부에서 자동적으로 리프레쉬 동작을 실행한다. DRAM의 리프레쉬 동작은 워드 선택선을 순차적으로 상승시켜 셀 데이터를 독출하고, 센스 앰프에 의해 데이터 전압을 증폭하며, 증폭한 데이터를 셀에 재차 기록하는 동작을 실행하기 위 해 각 리프레쉬 동작마다 전류가 소비되게 된다. 따라서, DRAM은 스탠바이 상태에서도 어느 정도의 전력을 소비한다. 즉, 휴대 기기를 사용하지 않는 상태에서도 메모리에 유지해 두는 것만으로 전력을 소비하여, 전지의 사용 가능 시간이 짧아지게 된다.
여기서, 휴대 기기에 이용되는 DRAM의 셀프 리프레쉬 기능에는 파셜 리프레쉬 기능(partial refersh function)이 있다. 이 파셜 리프레쉬 기능은 DRAM의 메모리 영역 중에서 리프레쉬에 의한 데이터 유지가 필요한 일부 영역에 대해서만 리프레쉬 동작을 실행하는 기능이다. 예컨대 휴대 기기가 액티브 모드에서 스탠바이 모드로 이행된 경우, 액티브 모드에 있어서 워크 영역으로서 사용하고 있었던 메모리 영역에 대해서는 스탠바이 모드에 있어서 데이터를 유지해 둘 필요는 없다. 따라서, 이러한 메모리 영역에 대해서는 리프레쉬 동작을 없애는 것이 가능하다.
도 1은 DRAM 메모리 영역을 모식적으로 도시하는 도면이다. 도 1에 있어서, DRAM 메모리 영역(10)은, 예컨대 8개의 블록(11-1 내지 11-8)으로 구성된다. 설명을 간단히 하기 위해, 하나의 블록 메모리 배열에는 8개의 워드선이 포함되게 한다. 파셜 리프레쉬 동작에 있어서는 상황에 따라서, 예컨대 하나의 블록(11-1)에 대해서만 리프레쉬 동작을 실행하거나 혹은, 예컨대 2개의 블록(11-1 및 11-2)에 대해서만 리프레쉬 동작을 실행하거나 한다.
도 2는 파셜 리프레쉬 동작을 설명하기 위한 도면이다. 도 2의 (a)에는 DRAM 메모리 영역(10) 전체를 리프레쉬하는 경우에 순차적으로 리프레쉬 대상이 되는 워드선이 표시된다. 워드선(WL0 내지 WL7)이, 예컨대 블록(11-1)의 8개의 워드선이 며, 워드선(WL8 내지 WL15)(WLl1까지 도시)이 블록(11-2)의 8개의 워드선이다. 이하 마찬가지로, 블록(11-3 내지 11-8)에도 8개씩 워드선이 설치되어 있다.
도 2의 (a)에 표시되는 DRAM 메모리 영역(10) 전체를 리프레쉬하는 경우에는, 블록(11-1)의 8개의 워드선(WL0 내지 WL7)을 순차적으로 활성화하여 리프레쉬 동작을 실행하고, 이어서 블록(11-2)의 8개의 워드선(WL8 내지 WL15)을 순차적으로 활성화하여 리프레쉬 동작을 실행한다. 그 후, 블록(11-3에서 11-8까지)을 순차적으로 리프레쉬 동작을 실행한 후에, 블록(11-1)으로 되돌아가 리프레쉬 동작을 속행한다.
도 2의 (b)에는 DRAM 메모리 영역(10) 중 블록(11-1)만을 리프레쉬하는 경우에 순차적으로 리프레쉬 대상이 되는 워드선이 표시된다. 우선 블록(11-1)의 워드선(WL0)을 리프레쉬하고, (a)의 경우보다 긴 시간 간격을 둔 후에 동일 블록(11-1)의 다음 워드선(WL1)을 리프레쉬한다. 이하, 마찬가지로 블록(11-1)의 워드선(WL2내지 WL7)을 리프레쉬한 후에, 워드선(WL0)으로 되돌아가 리프레쉬 동작을 속행한다. (b)의 경우, 리프레쉬 대상이 되는 워드선 수가 DRAM 메모리 영역(10) 전체의 워드선 수의 1/8이기 때문에, 리프레쉬 간격을 (a)의 경우에 비교하여 1/8로 설정할 수 있다. 이러한 설정에 의해, 어떤 워드선(WL0)을 리프레쉬하고 나서 그 워드선(WL0)을 재차 리프레쉬 하기까지의 시간 간격은 도 2의 (a)의 경우와 (b)의 경우에서 동일하게 된다.
도 2의 (c)에는 DRAM 메모리 영역(10) 중 블록(11-1 및 11-2)만을 리프레쉬하는 경우에 순차적으로 리프레쉬 대상이 되는 워드선이 표시된다. 우선 블록(11- 1)의 워드선(WL0)을 리프레쉬하고, (a)의 경우보다 길지만 (b)의 경우보다 짧은 시간 간격을 둔 후에 동일 블록(11-1)의 다음 워드선(WL1)을 리프레쉬한다. 이하 마찬가지로, 블록(11-1)의 워드선(WL2 내지 WL7)을 리프레쉬한 후에, 블록(11-2)의 워드선(WL8 내지 WL15)을 더 리프레쉬한다. 그 후, 블록(11-1)의 워드선(WL0)으로 되돌아가 리프레쉬 동작을 속행한다. (c)의 경우, 리프레쉬 대상이 되는 워드선 수가 DRAM 메모리 영역(10) 전체의 워드선 수의 1/4이기 때문에, 리프레쉬 간격을 (a)의 경우에 비하여 1/4로 설정할 수 있다. 이러한 설정에 의해, 어떤 워드선(WL0)을 리프레쉬하고 나서 그 워드선(WL0)을 재차 리프레쉬하기까지의 시간 간격은 도 2의 (a)의 경우와 (c)의 경우에서 동일해진다.
도 2에 도시하는 바와 같은 구성에 의해, 파셜 리프레쉬 기능을 실현할 수 있다. 그러나 이 구성에서는 1/8의 파셜 리프레쉬 동작[도 2의 (b)]에서 1/4의 파셜 리프레쉬 동작[도 2의 (c)]으로 전환한 경우에, 이하와 같은 문제가 발생한다.
1/8의 파셜 리프레쉬 동작에서는, 예컨대 시간 간격(T)으로 인접 워드선의 리프레쉬 동작을 실행하고 있으며, 8T 간격으로 동일한 워드선을 리프레쉬하고 있다. 예컨대 워드선(WL0 내지 WL6)을 리프레쉬한 시점에서 1/8의 파셜 리프레쉬 동작[도 2(b)]에서 1/4의 파셜 리프레쉬 동작[도 2의 (c)]으로 전환한 것으로 가정한다. 다음에 리프레쉬해야 하는 워드선은 WL7이기 때문에 워드선(WL7)을 리프레쉬하고, 계속하여 어드레스 순으로 워드선(WL8 내지 WL15)의 리프레쉬 동작을 실행한다. 이 경우, 워드선(WL0)으로 되돌아갈 때까지 8T 이상의 시간이 경과하게 된다. 즉, 워드선(WL0)에 대응하는 메모리 셀의 데이터는 데이터 유지에 필요한 시간 간 격 내에서 리프레쉬되지 않게 되며, 데이터가 손실될 가능성이 있다.
이러한 문제를 피하기 위해서는 1/4의 파셜 리프레쉬 동작[도 2의 (c)]으로 전환한 후에, 일시적으로 1/4 파셜 리프레쉬 동작의 통상 리프레쉬 간격(T/2)보다도 짧은 시간 간격으로 리프레쉬 동작을 실행하여야 한다. 이러한 동작을 행하면, 리프레쉬 대상 영역을 변경할 때마다 고속 리프레쉬 동작(짧은 간격에서의 리프레쉬 동작)이 필요하게 되며, 소비 전류가 증대되게 된다.
[특허 문헌 1] WO 04/070729
이상을 감안하여, 본 발명은 리프레쉬 동작에 의해 확실하게 데이터를 유지하면서도 소비 전류를 증대시키지 않는 파셜 리프레쉬 기능을 구비한 반도체 기억 장치를 제공하는 것을 목적으로 한다.
반도체 기억 장치는 일정 간격의 일련의 펄스로 구성되는 리프레쉬 타이밍 신호를 생성하는 타이밍 신호 생성 회로와, 상기 리프레쉬 타이밍 신호의 각 펄스에 동기하여 리프레쉬 어드레스를 생성하는 리프레쉬 어드레스 생성 회로와, 상기 리프레쉬 타이밍 신호의 상기 일련의 펄스 중 선택된 펄스에 동기하여 리프레쉬 요구 신호를 어서트하는 펄스 선택 회로와, 상기 리프레쉬 어드레스 및 상기 리프레쉬 요구 신호를 수취하고, 상기 리프레쉬 요구 신호의 어서트에 응답하여 상기 리프레쉬 어드레스에 대하여 리프레쉬 동작을 실행하는 메모리 코어 회로를 포함하 며, 상기 선택된 펄스가 상기 일련의 펄스로부터 간격을 두고 선택한 펄스인 제1 동작 모드와 상기 선택된 펄스가 상기 일련의 펄스 중 일부분을 연속하여 선택한 펄스 인 제2 동작 모드가 전환 가능하도록 구성되는 것을 특징으로 한다.
또한, 메모리 시스템은 메모리와, 상기 메모리 전원 전압의 레벨을 검출하는 전원 전압 검출 회로와, 상기 전원 전압 검출 회로에 의한 레벨 검출 결과에 따라서 상기 메모리를 제어하는 메모리 컨트롤러를 포함하고, 상기 메모리는 일정 간격의 일련의 펄스로 구성되는 리프레쉬 타이밍 신호를 생성하는 타이밍 신호 생성 회로와, 상기 리프레쉬 타이밍 신호의 각 펄스에 동기하여 리프레쉬 어드레스를 생성하는 리프레쉬 어드레스 생성 회로와, 상기 리프레쉬 타이밍 신호의 상기 일련의 펄스 중 선택된 펄스에 동기하여 리프레쉬 요구 신호를 어서트하는 펄스 선택 회로와, 상기 리프레쉬 어드레스 및 상기 리프레쉬 요구 신호를 수취하고, 상기 리프레쉬 요구 신호의 어서트에 응답하여 상기 리프레쉬 어드레스에 대하여 리프레쉬 동작을 실행하는 메모리 코어 회로를 포함하며, 상기 선택된 펄스가 상기 일련의 펄스로부터 간격을 두고 선택한 펄스인 제1 동작 모드와 상기 선택된 펄스가 상기 일련의 펄스 중의 일부분을 연속하여 선택한 펄스인 제2 동작 모드가 전환 가능하며, 상기 메모리 컨트롤러는 상기 레벨 검출 결과에 따라서 상기 제1 동작 모드 및 상기 제2 동작 모드 중 어느 하나를 선택하고, 상기 선택된 동작 모드로 동작하도록 상기 메모리를 제어하는 것을 특징으로 한다.
본 발명에 따른 적어도 하나의 실시예에 의하면, 리프레쉬 타이밍 신호의 주 파수는 모든 리프레쉬 어드레스를 순서대로 하나씩 리프레쉬하였을 때에, 모든 어드레스의 데이터를 유지하는 데에 필요한 충분히 빠른 주파수로 되어 있다. 리프레쉬 타이밍 신호의 펄스를 소정 간격으로 스킵하여 간헐적인 타이밍으로 리프레쉬하는 제1 동작 모드의 경우에든, 연속 어드레스를 연속적으로 리프레쉬하여 그 이외의 어드레스를 리프레쉬하지 않는 제2 동작 모드의 경우에든, 어느 하나의 리프레쉬 어드레스에 착안하면, 항상 리프레쉬 타이밍 신호의 주파수로 정해지는 일정한 시간 간격으로 리프레쉬되게 된다. 따라서, 리프레쉬 대상 영역이 어떻게 변화되어도 어떤 리프레쉬 어드레스에 대한 리프레쉬 동작이 지연되는 일은 없다.
이하에, 본 발명의 실시예를 첨부 도면을 이용하여 상세하게 설명한다.
도 3은 본 발명에 의한 반도체 기억 장치의 구성의 일례를 도시하는 도면이다. 도 3의 반도체 기억 장치(20)는 리프레쉬 요구 신호 생성 회로(21), 리프레쉬 어드레스 카운터(22), 모드 레지스터 회로(23) 및 메모리 코어 회로(24)를 포함한다.
메모리 코어 회로(12)는 메모리 어레이, 로우 디코더, 칼럼 디코더 등을 포함한다. 칼럼 디코더는 외부로부터 공급되는 칼럼 어드레스를 디코드하고, 칼럼 어드레스로 지정되는 칼럼 선택선을 활성화한다. 로우 디코더는 통상의 판독 및 기록 동작시에는 외부로부터 공급되는 로우 어드레스를 디코드하고, 로우 어드레스로 지정되는 워드선을 활성화한다. 또한, 로우 디코더는 리프레쉬 동작시에는 리프레쉬 어드레스 카운터(22)로부터 공급되는 리프레쉬 어드레스를 디코드하고, 리프레쉬 어드레스로 지정되는 워드선을 활성화한다.
활성화된 워드선에 접속되는 메모리 셀(메모리 용량)의 데이터는 비트선으로 독출되어 센스 앰프에 의해 증폭된다. 독출 동작의 경우, 센스 앰프로 증폭된 데이터는 활성화된 칼럼 선택선에 의해 선택되고, 반도체 기억 장치 외부에 출력된다. 기록 동작의 경우, 반도체 기억 장치 외부로부터 기록 데이터가 공급되고, 활성화된 칼럼 선택선에 의해 선택되는 칼럼 어드레스의 센스 앰프에 기록된다. 이 기록 데이터와 메모리 셀로부터 독출되어 재기록되어야 하는 데이터가 활성화된 워드선에 접속되는 메모리 셀에 기록된다. 리프레쉬 동작의 경우, 메모리 셀로부터 독출되어 센스 앰프로 증폭된 데이터가 재기록 데이터로서, 활성화된 워드선에 접속되는 메모리 셀에 기록된다.
리프레쉬 어드레스 카운터(22)는 리프레쉬 요구 신호 생성 회로(21)로부터 공급되는 리프레쉬 타이밍 신호에 동기하여 카운트업함으로써, 리프레쉬 대상의 어드레스를 나타내는 리프레쉬 어드레스를 생성한다. 리프레쉬 어드레스 카운터(22)에 의해 생성된 리프레쉬 어드레스는 메모리 코어 회로(24) 및 리프레쉬 요구 신호 생성 회로(21)에 공급된다. 또한, 후술하는 바와 같이, 리프레쉬 어드레스 카운터(22)는 모드 레지스터 회로(23)로부터 공급되는 리프레쉬 모드 신호에 따라서 생성되는 리프레쉬 어드레스의 진행 패턴을 전환할 수 있다.
리프레쉬 요구 신호 생성 회로(21)는 소정의 리프레쉬 타이밍을 나타내는 펄스 신호로서 리프레쉬 타이밍 신호를 생성한다. 또한, 내부에서 생성한 리프레쉬 타이밍 신호와, 리프레쉬 어드레스 카운터(22)로부터 공급되는 리프레쉬 어드레스 와, 모드 레지스터 회로(23)로부터 공급되는 파셜 영역 신호에 따라서, 리프레쉬 요구 신호를 생성한다. 이 리프레쉬 요구 신호는 리프레쉬 어드레스 카운터(22)가 현재 나타내는 리프레쉬 어드레스가 리프레쉬 대상 어드레스인 경우에, 어서트 상태가 된다. 또한, 리프레쉬 어드레스 카운터(22)가 현재 나타내는 리프레쉬 어드레스가 리프레쉬 대상 어드레스가 아닌 경우에, 니게이트 상태(negating state)가 된다. 생성된 리프레쉬 요구 신호는 메모리 코어 회로(24)에 공급된다.
메모리 코어 회로(24)에 있어서는 리프레쉬 요구 신호 생성 회로(21)로부터 공급되는 리프레쉬 요구 신호가 어서트 상태일 때에는 리프레쉬 어드레스 카운터(22)로부터 공급되는 리프레쉬 어드레스로 지정되는 워드선을 활성화하여 리프레쉬 동작을 실행한다. 리프레쉬 요구 신호 생성 회로(21)로부터 공급되는 리프레쉬 요구 신호가 니게이트 상태일 때에는 리프레쉬 어드레스 카운터(22)로부터 공급되는 리프레쉬 어드레스에 대한 리프레쉬 동작을 실행하지 않는다.
모드 레지스터 회로(23)는 외부로부터 공급되는 모드 설정 커맨드에 따라서, 여러 가지의 모드 설정값을 내부의 레지스터에 저장한다. 이들 모드 설정값에는 상기 파셜 영역 신호에 대응하는 설정값 및 리프레쉬 모드 신호에 대응하는 설정값이 포함된다. 파셜 영역 신호는 리프레쉬 동작을 실행하는 대상이 되는 메모리 영역을 지정하는 신호이다. 또한, 리프레쉬 모드 신호는 복수의 리프레쉬 어드레스 진행 패턴 중 하나의 어드레스 진행 패턴을 지정하는 신호이다.
리프레쉬 요구 신호 생성 회로(21)는 펄스 선택 회로(31), 발신기(32), 분주기(33), 선택 회로(34), 퓨즈 회로(35) 및 테스트 회로(36)를 포함한다. 발신 기(32)는, 예컨대 인버터 루프 등에 의해, 소정 주기의 펄스 신호를 발진한다. 발신기(32)가 생성한 발진 신호는 분주기(33)에 공급된다. 분주기(33)는 선택 회로(34)가 선택한 분주율에 따라 발신기(32)로부터 공급되는 발진 신호를 분주한다. 예컨대 분주기(33)는 복수의 2분주 회로에 의해 1/2 분주, 1/4 분주, 1/8 분주, …의 각각의 분주 신호를 생성하고, 선택 회로(34)가 선택한 분주율에 대응하는 분주 신호를 선택하여 출력한다. 분주기(33)가 출력하는 분주 신호는 리프레쉬 타이밍 신호로서 리프레쉬 어드레스 카운터(22) 및 펄스 선택 회로(31)에 공급된다. 즉, 분주기(33)는 리프레쉬 타이밍 신호를 생성하는 타이밍 신호 생성 회로로서 기능한다.
또한, 선택 회로(34)에 의한 분주율의 선택은 퓨즈 회로(35)의 출력 또는 테스트 회로(36)의 출력을 선택함으로써 실현된다. 퓨즈 회로(35)는 내부 퓨즈의 절단/비절단에 따라서 소정의 분주율을 표현하는 신호를 출력하는 회로이다. 또한, 테스트 회로(36)는 테스트 동작시에 사용하는 분주율을 나타내는 신호를 출력하는 회로이다. 선택 회로(34)는 퓨즈 회로(35)의 출력 신호 또는 테스트 회로(36)의 출력 신호 중 어느 하나를 선택하여, 분주율을 나타내는 신호로서 분주기(33)에 공급한다.
도 4는 도 3에 도시하는 펄스 선택 회로(31)의 제1 동작을 설명하기 위한 도면이다. 도 4에 있어서, (a)는 분주기(33)가 생성하는 리프레쉬 타이밍 신호이며, 이 리프레쉬 타이밍 신호의 펄스 주기는 일정하며 변화하지 않는다. (a)의 리프레쉬 타이밍 신호의 각 펄스 위에 표시되는 번호는 각 펄스에 대응하여 리프레쉬 어 드레스 카운터(22)가 생성하는 리프레쉬 어드레스가 속하는 블록이며, 예컨대 도 1의 DRAM 메모리 영역(10)의 블록(11-1 내지 11-8)에 상당한다. 펄스 선택 회로(31)는 리프레쉬 어드레스 카운터(22)가 나타내는 리프레쉬 어드레스가 리프레쉬 대상인지 여부를 판정하여 마스크 신호를 생성하고, 리프레쉬 어드레스가 리프레쉬 대상이 아닌 경우에 마스크 신호에 의해 리프레쉬 타이밍 신호를 마스크하도록 동작한다.
(b)는, 예컨대 도 1의 DRAM 메모리 영역(10)에 있어서 블록(11-1)만을 리프레쉬하는 1/8 파셜 리프레쉬 동작의 경우의 마스크 신호를 나타낸다. 도 4의 (b)에 도시하는 바와 같이, 1/8 파셜 리프레쉬 동작의 경우의 마스크 신호는 리프레쉬 타이밍 신호의 8개의 펄스마다 7개의 펄스 타이밍에 있어서 LOW이며, 나머지 하나의 펄스 타이밍에 있어서 HIGH가 된다. 따라서, 이 마스크 신호와 리프레쉬 타이밍 신호와의 논리곱을 취함으로써, 8개마다 하나의 펄스를 통과시켜 나머지 펄스를 마스크할 수 있다. 이와 같이 하여 생성된 펄스 신호는 리프레쉬 요구 신호로서 메모리 코어 회로(24)에 공급된다.
(c)는, 예컨대 도 1의 DRAM 메모리 영역(10)에 있어서 블록(11-1 및 11-5)만을 리프레쉬하는 1/4 파셜 리프레쉬 동작의 경우의 마스크 신호를 나타낸다. 도 4의 (c)에 도시하는 바와 같이, 1/4 파셜 리프레쉬 동작의 경우의 마스크 신호는 리프레쉬 타이밍 신호의 4개의 펄스마다 3개의 펄스 타이밍에 있어서 LOW이며, 나머지 하나의 펄스 타이밍에 있어서 HIGH가 된다. 따라서, 이 마스크 신호와 리프레쉬 타이밍 신호와의 논리곱을 취함으로써, 4개마다 하나의 펄스를 통과시켜 나머지 펄 스를 마스크할 수 있다. 이와 같이 하여 생성된 펄스 신호는 리프레쉬 요구 신호로서 메모리 코어 회로(24)에 공급된다.
또한, 상기한 동작에 있어서는, 리프레쉬 어드레스는 하나씩 증가하는 어드레스 진행 패턴이 아니고, 1 블록씩 증가하는 어드레스 진행 패턴이어야 한다. 여기서 블록이란, 워드선을 선택 활성화하였을 때에 동일한 센스 앰프가 선택 활성화되는 복수의 워드선에 대응하는 메모리 배열 부분이다.
1 블록씩 증가하는 어드레스 진행 패턴의 경우, 예컨대 도 1에 있어서, 블록(11-1) 내의 복수의 워드선 어드레스를 순서대로 지정하여 모든 워드선의 어드레스 지정을 종료하고 나서 다음 블록(11-2)으로 진행되는 것은 아니며, 블록(11-1)의 제1 번째의 워드선을 지정하면, 다음에 블록(11-2)의 제1 번째의 워드선을 지정하고, 마찬가지로 하여 블록(11-3)에서 블록(11-8)까지 순서대로 제1 번째의 워드선을 지정한다. 그 후 블록(11-1)으로 되돌아가 블록(11-1)에서 블록(11-8)까지 순서대로 제2 번째의 워드선을 지정한다. 마찬가지로 하여 어드레스를 진행시키고, 각 블록의 최후 워드선의 어드레스 지정을 종료하면, 블록(11-1)의 제1 번째 워드선의 어드레스로 되돌아간다. 이러한 어드레스 진행 패턴의 생성에 대해서는 뒤에 상세하게 설명한다.
이와 같이 어드레스를 진행시키면서, 예컨대 도 4의 (b)와 같이 리프레쉬 타이밍 신호의 8 펄스마다 하나의 펄스를 선택하면, 도 1의 DRAM 메모리 영역(10)에 있어서 블록(11-1)만을 리프레쉬할 수 있다. 또한, 도 4의 (c)와 같이 리프레쉬 타이밍 신호의 4 펄스마다 하나의 펄스를 선택하면, 도 1의 DRAM 메모리 영역(10)에 있어서 블록(11-1 및 11-5)만을 리프레쉬할 수 있다.
또한, 상기 설명에 있어서는 파셜 리프레쉬 동작의 리프레쉬 대상은 DRAM 메모리 영역(10) 전체에 대하여 1/8 또는 1/4 크기의 블록 영역으로 하였지만, 본 발명은 이 예에 한정되는 것은 아니다. 리프레쉬 대상의 영역은 임의의 크기도 좋고, 예컨대 1/2, 1/16, 1/32 등의 크기 영역에 대하여 파셜 리프레쉬 동작을 실행하도록 구성하여도 좋다. 또한, 마스크 신호의 HIGH 펄스의 간격은 일정할 필요는 없으며, 예컨대 도 4의 (c)에 있어서, 블록(11-5) 대신에 블록(11-2)을 선택하는 위치에 있어서, 마스크 신호가 HIGH가 되도록 구성하여도 좋다.
도 5는 도 3에 도시하는 펄스 선택 회로(31)의 제2 동작을 설명하기 위한 도면이다. 도 5에 있어서, (a)는 분주기(33)가 생성하는 리프레쉬 타이밍 신호이고, 이 리프레쉬 타이밍 신호의 펄스 주기는 일정하며, 변화하지 않는다. (a)의 리프레쉬 타이밍 신호의 각 펄스 위에 표시되는 번호는 각 펄스에 대응하여 리프레쉬 어드레스 카운터(22)가 생성되는 리프레쉬 어드레스가 속하는 블록이며, 예컨대 도 1의 DRAM 메모리 영역(10)의 블록(11-1 내지 11-8)에 상당한다. 펄스 선택 회로(31)는 리프레쉬 어드레스 카운터(22)가 나타내는 리프레쉬 어드레스가 리프레쉬 대상인지 여부를 판정하여 마스크 신호를 생성하고, 리프레쉬 어드레스가 리프레쉬 대상이 아닌 경우에 마스크 신호에 의해 리프레쉬 신호를 마스크하도록 동작한다.
(b)는, 예컨대 도 1의 DRAM 메모리 영역(10)에 있어서 블록(11-1)만을 리프레쉬하는 1/8 파셜 리프레쉬 동작의 경우의 마스크 신호를 나타낸다. 도 5의 (b)에 도시하는 바와 같이, 1/8 파셜 리프레쉬 동작의 경우의 마스크 신호는 리프레쉬 타 이밍 신호의 일련의 펄스 중에 블록(11-1)에 대응하는 펄스 타이밍에 있어서 HIGH 이며, 나머지 펄스 타이밍에 있어서 LOW가 된다. 따라서, 이 마스크 신호와 리프레쉬 타이밍 신호와의 논리곱을 취함으로써, 하나의 블록에 대응하는 펄스를 통과시켜 나머지 7개의 블록에 대응하는 펄스를 마스크할 수 있다. 이와 같이 하여 생성된 펄스 신호는 리프레쉬 요구 신호로서 메모리 코어 회로(24)에 공급된다.
(c)는, 예컨대 도 1의 DRAM 메모리 영역(10)에 있어서 블록(11-1 및 11-5)만을 리프레쉬하는 1/4 파셜 리프레쉬 동작의 경우의 마스크 신호를 나타낸다. 도 4d의 (c)에 도시하는 바와 같이, 1/4 파셜 리프레쉬 동작의 경우의 마스크 신호는 리프레쉬 타이밍 신호의 일련의 펄스 중에 블록(11-1 및 11-5)에 대응하는 펄스 타이밍에 있어서 HIGH이며, 나머지 펄스 타이밍에 있어서 LOW가 된다. 따라서, 이 마스크 신호와 리프레쉬 타이밍 신호와의 논리곱을 취함으로써, 2개의 블록에 대응하는 펄스를 통과시키고, 나머지 6개의 블록에 대응하는 펄스를 마스크할 수 있다. 이와 같이 하여 생성된 펄스 신호는 리프레쉬 요구 신호로서 메모리 코어 회로(24)에 공급된다.
또한, 상기 설명의 동작에 있어서는, 리프레쉬 어드레스는 하나씩 증가하는 어드레스 진행 패턴으로 발생한다. 즉, 예컨대 도 1에 있어서, 블록(11-1) 안에 있는 워드선을 선택한 다음에 그것에 인접하는 워드선을 선택하도록 하여 블록(11-1) 내의 복수의 워드선을 순서대로 지정해 가며, 모든 워드선의 지정이 종료되고 나서 다음 블록(11-2)으로 진행되는 어드레스 진행 패턴이어도 좋다.
본 발명에 있어서는, 도 4에 도시하는 제1 동작과 도 5에 도시하는 제2 동작 을 모드 레지스터 회로(23)가 출력하는 리프레쉬 모드 신호에 따라 전환한다. 이 전환 동작은 어드레스 진행 패턴 전환에 의해 실현된다. 이러한 어드레스 진행 패턴의 전환에 대해서는 뒤에 상세하게 설명한다.
도 6은 펄스 선택 회로(31)의 회로 구성의 일례를 도시하는 도면이다. 도 6의 펄스 선택 회로(31)는 XOR(배타적 논리합) 회로(41-1 내지 41-3), NAND 회로(42-1 내지 42-3), 인버터(43-1 내지 43-3), NOR 회로(44), NAND 회로(45) 및 인버터(46)를 포함한다.
도 7은 도 6의 펄스 선택 회로(31)에 의한 펄스 선택에 따라서 리프레쉬 동작을 실행시키는 메모리 영역을 도시한 도면이다. DRAM 메모리 영역(50)은 8개의 블록(51-1 내지 51-8)으로 구성되고, 하나의 블록의 메모리 배열에는 16개의 워드선이 포함된다고 하자. 따라서, 전체로서는 128개의 리프레쉬 대상의 어드레스(128개의 워드선)가 존재한다. 이 경우, A0 내지 A6의 7 비트로 DRAM 메모리 영역(50)의 각 리프레쉬 어드레스를 표현할 수 있다. A0을 최하위 비트, A6을 최상위 비트로 한다.
DRAM 메모리 영역(50)의 8개의 블록(51-1 내지 51-8)은 리프레쉬 어드레스의 상위 3 비트(A4 내지 A6)로 표현할 수 있다. 즉, 예컨대 블록(51-1)은 (A6, A5, A4)＝(L, L, L)이며, 또한, 예컨대 블록(51-2)은 (A6, A5, A4)＝(L, L, H)이다. 또한, 예컨대 블록(51-1) 내부의 16개의 리프레쉬 어드레스는 상위 3 비트(A4 내지 A6)가 (L, L, L)이며, 하위 4 비트의 비트 패턴에 의해 16개 중 1개의 워드선을 지정하게 된다.
도 6의 펄스 선택 회로(31)는 리프레쉬 어드레스 카운터(22)가 생성하는 리프레쉬 어드레스의 상위 3 비트(A4 내지 A6)가 각각 XOR 회로(41-1 내지 41-3) 중 한쪽의 입력에 공급된다. XOR 회로(41-1 내지 41-3)의 다른 한쪽의 입력에는 각각 A4 레벨 선택 신호, A5 레벨 선택 신호 및 A6 레벨 선택 신호가 공급된다.
XOR 회로(41-1 내지 41-3)의 출력은 각각 NAND 회로(42-1 내지 42-3) 중 한쪽 입력에 공급된다. NAND 회로(42-1 내지 42-3)의 다른 한쪽의 입력에는 각각 A4 활성화 신호, A5 활성화 신호 및 A6 활성화 신호가 공급된다. A4 내지 A6의 레벨 선택 신호 및 A4 내지 A6의 활성화 신호는 모드 레지스터 회로(23)로부터 공급되는 파셜 영역 신호이다.
A4 내지 A6의 활성화 신호는 리프레쉬 어드레스가 리프레쉬 대상인지 여부의 판정에 있어서, 리프레쉬 어드레스의 상위 3 비트(A4 내지 A6) 중 어느 비트를 고려할지를 결정한다. 8개의 블록(51-1 내지 51-8) 중 하나의 블록만을 리프레쉬 대상으로 할 때에는 A4 내지 A6의 활성화 신호를 전부 HIGH로 설정한다. 8개의 블록(51-1 내지 51-8) 중 2개의 블록만을 리프레쉬 대상으로 할 때에는, A4 내지 A6의 활성화 신호 중 2개의 비트만을 HIGH로 설정한다. 8개의 블록(51-1 내지 51-8) 중 4개의 블록만을 리프레쉬 대상으로 할 때에는 A4 내지 A6의 활성화 신호 중 하나의 비트만을 HIGH로 설정한다. 또한, 8개의 블록(51-1 내지 51-8) 전부를 리프레쉬 대상으로 할 때에는 A4 내지 A6의 활성화 신호 전부를 LOW로 설정한다.
A4 내지 A6의 레벨 선택 신호는 A4 내지 A6의 활성화 신호에 의해 고려 대상으로 결정된 비트에 대하여, HIGH 또는 LOW의 레벨을 지정함으로써, 리프레쉬 대상 의 블록을 지정하는 신호이다. 예컨대, (A4, A5, A6)이 (L, L, L)인 블록(51-1)만을 리프레쉬 영역으로 하는 경우에는 A4 내지 A6의 활성화 신호를 각각 (H, H, H)로 하여 모든 비트를 고려 대상으로 하고, A4 내지 A6의 선택 신호를 각각 (L, L, L)로 한다. 이 경우, 리프레쉬 어드레스의 A4 내지 A6이 전부 LOW일 때만, NAND 회로(42-1 내지 42-3)의 출력이 전부 HIGH가 되며, NOR 회로(44)의 출력이 HIGH가 된다. 이것에 응답하여, 리프레쉬 타이밍 신호가 NAND 회로(45) 및 인버터(46)를 통해 어서트 상태의 리프레쉬 요구 신호로서 출력된다. 또한, 상기 설명 중에 있는 NOR 회로(44)의 출력이 도 4 및 도 5에 도시하는 마스크 신호에 상당한다.
또한, 예컨대 (A4, A5, A6)이 (L, H, H)인 블록(51-7) 및 (A4, A5, A6)이 (H, H, H)인 블록(51-8)만을 리프레쉬 영역으로 하는 경우에는 A4 내지 A6의 활성화 신호를 각각 (L, H, H)로 하여 상위 2 비트만을 고려 대상으로 하고, A4 내지 A6의 선택 신호를 각각 (x, H, H)로 한다(x는 신경 쓰지 않는다). 이 경우, 리프레쉬 어드레스의 A5 및 A6이 양쪽 모두 HIGH일 때만, NAND 회로(42-1 내지 42-3)의 출력이 모두 HIGH가 되고, NOR 회로(44)의 출력이 HIGH가 된다. 이것에 응답하여, 리프레쉬 타이밍 신호가 NAND 회로(45) 및 인버터(46)를 통해 어서트 상태의 리프레쉬 요구 신호로서 출력된다.
또한, 예컨대 A6이 L인 블록(51-1 내지 51-4)만을 리프레쉬 영역으로 하는 경우에는 A4 내지 A6의 활성화 신호를 각각 (L, L, H)로 하여 상위 1 비트만을 고려 대상으로 하고, A4 내지 A6의 선택 신호를 각각 (x, x, L)로 한다(x는 신경 ㅆ쓰지 않는다). 이 경우, 리프레쉬 어드레스의 A6이 LOW일 때만, NAND 회로(42-1 내 지 42-3)의 출력이 전부 HIGH가 되며, NOR 회로(44)의 출력이 HIGH가 된다. 이것에 응답하여, 리프레쉬 타이밍 신호가 NAND 회로(45) 및 인버터(46)를 통해 어서트 상태의 리프레쉬 요구 신호로서 출력된다.
또한, 예컨대 모든 블록(51-1 내지 51-8)을 리프레쉬 영역으로 하는 경우에는 A4 내지 A6의 활성화 신호를 각각 (L, L, L)로 하여 고려 대상의 비트를 없앤다. 이 경우, 리프레쉬 어드레스에 상관없이 NAND 회로(42-1 내지 42-3)의 출력이 전부 HIGH가 되며, NOR 회로(44)의 출력이 HIGH가 된다. 이것에 응답하여, 리프레쉬 타이밍 신호가 NAND 회로(45) 및 인버터(46)를 통해 어서트 상태의 리프레쉬 요구 신호로서 출력된다.
도 8은 리프레쉬 어드레스 카운터(22) 구성의 일례를 도시하는 도면이다. 리프레쉬 어드레스 카운터(22)는 4 비트 카운터(61), 3 비트 카운터(62), NAND 회로(63 내지 68) 및 인버터(69)를 포함한다. 리프레쉬 어드레스 카운터(22)에는 모드 레지스터 회로(23)로부터의 리프레쉬 모드 신호와, 리프레쉬 요구 신호 생성 회로(21)로부터의 리프레쉬 타이밍 신호가 공급된다.
리프레쉬 모드 신호가 HIGH인 경우에는 최하위 비트인 A0이 최초로 움직이고, A0-> A1-> A2-> A3-> A4-> A5-> A6의 순서로 다음의 비트로 되는 어드레스 진행 패턴이 된다. 즉, 리프레쉬 어드레스가 1개씩 증가하는 어드레스 진행 패턴이 된다. 또한, 리프레쉬 모드 신호가 LOW인 경우에는 위에서 3번째의 비트인 A4가 최초로 움직이고, A4-> A5-> A6-> A0-> A1-> A2-> A3의 순서로 다음의 비트로 되는 어드레스 진행 패턴이 된다. 즉, 도 7의 블록(51-1)에서 블록(51-8)까지 순서대로 제1 번째의 리프레쉬 어드레스를 생성하고, 다음에 블록(51-1)에서 블록(51-8)까지 순서대로 제2번째의 리프레쉬 어드레스를 생성하는 어드레스 진행 패턴이 된다.
상세하게는 리프레쉬 모드 신호가 HlGH인 경우, NAND 회로(64)는 리프레쉬 타이밍 신호를 통과시키지만, NAND 회로(67)는 리프레쉬 타이밍 신호를 통과시키지 않는다. 따라서, 리프레쉬 타이밍 신호의 각 펄스에 동기하여, 4 비트 카운터(61)가 카운트업되어 간다. 4 비트 카운터(61)가 카운트업되어 비트 A3가 변화하면, 이 변화가 NAND 회로(68 및 66)를 통해 3 비트 카운터(62)에 전파된다. 따라서, 4 비트 카운터(61)가 하위 4 비트가 되며, 3 비트 카운터(62)가 상위 3 비트가 된다.
또한, 리프레쉬 모드 신호가 LOW인 경우, NAND 회로(67)는 리프레쉬 타이밍신호를 통과시키지만, NAND 회로(64)는 리프레쉬 타이밍 신호를 통과시키지 않는다. 따라서, 리프레쉬 타이밍 신호의 각 펄스에 동기하여, 3 비트 카운터(62)가 카운트업되어 간다. 3 비트 카운터(62)가 카운트업되어 비트 A6가 변화하면, 이 변화가 NAND 회로(65 및 63)를 통해 4 비트 카운터(61)에 전파된다. 따라서, 3 비트 카운터(62)가 하위 3 비트가 되며, 4 비트 카운터(61)가 상위 4 비트가 된다.
도 9는 도 8에 도시하는 리프레쉬 어드레스 카운터(22) 동작의 일례를 도시하는 도면이다. 도 9의 최상부에는 리프레쉬 모드 신호가 표시되어 있다. 도 9에 있어서 리프레쉬 모드 신호는 최초에 HIGH이며, 그 후 LOW로 전환되어 있다.
리프레쉬 모드 신호가 HIGH인 기간 동안에, 리프레쉬 타이밍 신호의 각 펄스에 동기하여, 리프레쉬 어드레스의 최하위 비트인 A0이 변화한다. A0의 물러남에 응답하여 A1이 변화하고, 또한, A1의 물러남에 응답하여 A2가 변화하며, 또한, A2 의 물러남에 응답하여 A3이 변화한다. 단, 도 9의 예에서는 A3이 변화하기 전에, 리프레쉬 모드 신호가 LOW로 되어 있다. 이와 같이 리프레쉬 어드레스의 최하위 비트로부터 먼저 변화시켜 감으로써 어드레스가 하나씩 증가하는 어드레스 진행 패턴을 실현할 수 있다.
리프레쉬 모드 신호가 LOW인 기간 동안에, 리프레쉬 타이밍 신호의 각 펄스에 동기하여, 리프레쉬 어드레스의 위에서 3번째의 비트인 A4가 변화한다. A4의 물러남에 응답하여 A5가 변화하고, 또한, A5의 물러남에 응답하여 A6이 변화하며, 또한, A6의 물러남에 응답하여 A0이 변화된다. 이와 같이 상위 3 비트 A4 내지 A6을 먼저 변화시킴으로써, 예컨대 도 7에 도시하는 블록(51-1 내지 51-8)을 리프레쉬 타이밍 신호의 각 펄스에 동기하여 순차적으로 선택할 수 있다.
이상 설명한 바와 같이, 도 3에 도시하는 반도체 기억 장치(20)에서는 리프레쉬 요구 신호 생성 회로(21)가 생성하는 리프레쉬 타이밍 신호에 응답하여 리프레쉬 어드레스 카운터(22)가 리프레쉬 어드레스를 순차적으로 생성하고, 리프레쉬 요구 신호 생성 회로(21)와 메모리 코어 회로(24)에 공급한다. 리프레쉬 요구 신호 생성 회로(21)는 리프레쉬 어드레스 카운터(22)로부터의 리프레쉬 어드레스가 리프레쉬 대상인 경우에는 리프레쉬 요구 신호를 어서트한다. 또한, 리프레쉬 요구 신호 생성 회로(21)는 리프레쉬 어드레스 카운터(22)로부터의 리프레쉬 어드레스가 리프레쉬 대상이 아닌 경우에는 리프레쉬 요구 신호를 니게이트한다. 또한, 파셜 리프레쉬가 아닌 경우, 즉 메모리 코어 회로(24)의 모든 어드레스를 리프레쉬 대상으로 하는 경우에는, 리프레쉬 요구 신호 생성 회로(21)는 모든 리프레쉬 어드레스 에 대하여 리프레쉬 요구 신호를 어서트한다.
리프레쉬 타이밍 신호의 주파수는 모든 리프레쉬 어드레스를 순서대로 1개씩 리프레쉬하였을 때에, 모든 어드레스의 데이터를 유지하는 데에 필요한 충분히 빠른 주파수로 되어 있다. 리프레쉬 타이밍 신호의 펄스를 소정 간격으로 스킵하여 간헐적인 타이밍으로 리프레쉬하는 도 4에 도시하는 제1 리프레쉬 동작의 경우(리프레쉬 모드 신호가 LOW인 경우)에든, 연속 어드레스를 연속적으로 리프레쉬하여 그 이외의 어드레스를 리프레쉬하지 않는 도 5에 도시하는 제2 리프레쉬 동작의 경우(리프레쉬 모드 신호가 HIGH인 경우)에든, 어느 하나의 리프레쉬 어드레스에 착안하면, 항상 리프레쉬 타이밍 신호의 주파수로 정해지는 일정한 시간 간격으로 리프레쉬되게 된다. 따라서, 리프레쉬 대상 영역이 어떻게 변화되어도 어떤 리프레쉬 어드레스에 대한 리프레쉬 동작이 지연되는 일은 없다.
또한, 리프레쉬 타이밍 신호의 펄스를 소정 간격으로 스킵하여 간헐적인 타이밍으로 리프레쉬하는 도 4에 도시하는 제1 리프레쉬 동작과, 리프레쉬 타이밍 신호의 연속한 펄스에 의해 연속 어드레스를 리프레쉬하여 그 이외의 어드레스를 리프레쉬하지 않는 도 5에 도시하는 제2 리프레쉬 동작에는 각각의 이점이 있다. 제1 리프레쉬 동작의 경우에는 각 리프레쉬 동작이 일정한 간격으로 실행되기 때문에, 리프레쉬 동작에 의한 전류 소비가 시간적으로 균등하게 분산되어 있으며, 어떤 길이의 기간을 복수개 착안하였을 때에, 어느 기간이든지 관계없이, 전류 소비량에 큰 변동이 없다. 제2 리프레쉬 동작의 경우에는 리프레쉬 동작이 집중되어 실행될 때와 전혀 실행되지 않을 때가 있기 때문에, 리프레쉬 동작에 의한 전류 소비량이 시간적으로 크게 변동하고, 어떤 길이의 기간을 복수개 착안하였을 때에, 기간마다 전류 소비량에 큰 차이가 있게 된다.
DRAM에서는, 리프레쉬 대상의 선택 워드선이 동일 메모리 배열 내에서 연속하는 경우에는 비트선 트랜스퍼 신호 등의 동작시킬 필요가 없는 신호를 고정함으로써, 리프레쉬 동작시에 소비되는 전류를 삭감하는 것이 행해진다. 이와 같은 구성의 경우에는 토탈 전류를 가능한 적게 하기 위해, 동일 메모리 배열 내에서 가능한 많은 워드선을 연속하여 리프레쉬하는 것이 바람직하다. 따라서, 이러한 관점에서는 연속 어드레스를 연속적으로 리프레쉬하는 상기 제2 리프레쉬 동작이 바람직하다.
그러나 휴대 기기의 전원인 전지는, 충전량이 감소하여 전압이 강하된 상태의 경우, 순간적으로 흐르는 피크 전류의 크기를 억제하여 시간적으로 소비 전류량을 분산·평균화한 상태에서 사용하는 편이, 전류량이 변동하여 큰 피크 전류가 나타나는 상태에서 사용하는 것보다도 유리하다는 것이 알려져 있다. 따라서, 충전량이 감소하여 전압이 강하한 상태에서는 전류 소비량에 큰 변동이 없는 제1 리프레쉬 동작이 바람직하다. 한편, 충전량이 충분하고, 전압이 충분히 높은 상태에서는 상기한 바와 같이 비트선 트랜스퍼 신호 등의 신호를 고정하여 리프레쉬 동작시의 전류 소비를 삭감할 수 있는 제2 리프레쉬 동작이 바람직하다.
또한, 제2 리프레쉬 동작의 경우에는 전류 소비량이 시간적으로 크게 변동하기 때문에, 반도체 기억 장치의 시험시에 리프레쉬에 필요한 전류량을 측정하여도 정확한 전류량을 측정할 수 없다는 문제가 있다. 따라서, 리프레쉬에 필요한 전류 량을 측정하는 경우 등에는 전류 소비량에 큰 변동이 없는 제1 리프레쉬 동작을 실행시키는 것이 바람직하다.
이상의 이유로부터, 본 발명에 의한 반도체 기억 장치에서는 리프레쉬 타이밍 신호의 펄스를 소정 간격으로 스킵하여 간헐적인 타이밍으로 리프레쉬하는 제1 리프레쉬 동작과 리프레쉬 타이밍 신호의 연속한 펄스에 의해 연속 어드레스를 리프레쉬하고 그 이외의 어드레스를 리프레쉬하지 않는 제2 리프레쉬 동작을 준비하고, 모드 레지스터 회로(23)의 설정 등에 의해 제1 리프레쉬 동작과 제2 리프레쉬 동작을 전환 가능하게 한다. 예컨대, 반도체 기억 장치의 시험시에는 LOW의 리프레쉬 모드 신호에 대응하는 모드 레지스터 설정값을 모드 레지스터 회로(23)에 기록하도록 한다. 이 모드 레지스터 설정값에 따라서, 모드 레지스터 회로(23)가 LOW의 리프레쉬 모드 신호를 출력하고, 간헐적인 타이밍으로 리프레쉬하는 제1 리프레쉬 동작이 실행된다. 이와 같이하여, 반도체 기억 장치의 시험시에 리프레쉬에 필요한 전류량을 용이하게 측정할 수 있다.
또한, 예컨대 퓨즈 회로(35)에 의해 리프레쉬 모드를 설정 가능하게 하여, 퓨즈 회로(35)의 퓨즈의 절단/비절단에 따른 리프레쉬 모드 신호를 리프레쉬 어드레스 카운터(22)에 공급하는 구성으로 하여도 좋다. 이 경우에는, 예컨대 공장 출하시에 퓨즈 절단에 의해 어느 하나의 동작 모드로 선택하여 고정하게 된다.
도 10은 도 3의 반도체 기억 장치(20)를 이용한 메모리 시스템 구성의 일례를 도시하는 도면이다. 도 10의 메모리 시스템은 반도체 기억 장치(메모리)(20), 시스템 전원 전압 검출 회로(70), 메모리 컨트롤러(71)를 포함한다.
시스템 전원 전압 검출 회로(70)는 반도체 기억 장치(20)의 전원 전압을 검출하여, 전원 전압이 소정의 기준 전압 이하가 된 경우에 메모리 컨트롤러(71)에 대한 검출 신호를 어서트한다. 이것은 예컨대, 반도체 기억 장치(20)의 전원 전압과 소정의 기준 전압을 비교기에 의해 비교하고, 비교기의 출력을 검출 신호로서 메모리 컨트롤러(71)에 공급하도록 구성하면 좋다.
메모리 컨트롤러(71)는 반도체 기억 장치(20)에 대하여 모드 레지스터 커맨드를 공급하는 동시에, 모드 레지스터 설정값을 공급함으로써, 반도체 기억 장치(20)의 모드 레지스터 회로(23)에 대하여 레지스터를 설정할 수 있다. 즉, 공급한 모드 레지스터 설정값을 모드 레지스터 회로(23)에 기록할 수 있다.
시스템 전원 전압 검출 회로(70)로부터의 검출 신호가 어서트되어 있지 않은 경우에는, 메모리 컨트롤러(71)는 반도체 기억 장치(20)에 대하여 모드 레지스터 커맨드를 공급하고, HIGH의 리프레쉬 모드 신호에 대응하는 모드 레지스터 설정값을 기록한다. 이 모드 레지스터 설정값에 따라서, 모드 레지스터 회로(23)가 HIGH의 리프레쉬 모드 신호를 출력하고, 연속 어드레스를 연속적으로 리프레쉬하는 제2 리프레쉬 동작이 실행된다.
시스템 전원 전압 검출 회로(70)로부터의 검출 신호가 어서트된 경우에는, 메모리 컨트롤러(71)는 반도체 기억 장치(20)에 대하여 모드 레지스터 커맨드를 공급하고, LOW의 리프레쉬 모드 신호에 대응하는 모드 레지스터 설정값을 기록한다. 이 모드 레지스터 설정값에 따라서 모드 레지스터 회로(23)가 LOW의 리프레쉬 모드신호를 출력하고, 간헐적인 타이밍으로 리프레쉬하는 제1 리프레쉬 동작이 실행된 다.
이상, 본 발명을 실시예에 기초하여 설명하였지만, 본 발명은 상기 실시예에 한정되는 것은 아니며, 특허청구 범위에 기재한 범위 내에서 여러 가지 변형이 가능하다.
도 1은 DRAM 메모리 영역을 모식적으로 도시한 도면.
도 2는 파셜 리프레쉬 동작을 설명하기 위한 도면.
도 3은 본 발명에 의한 반도체 기억 장치의 구성의 일례를 도시한 도면.
도 4는 도 3에 도시하는 펄스 선택 회로의 제1 동작을 설명하기 위한 도면.
도 5는 도 3에 도시하는 펄스 선택 회로의 제2 동작을 설명하기 위한 도면.
도 6은 펄스 선택 회로의 회로 구성의 일례를 도시한 도면.
도 7은 도 6의 펄스 선택 회로에 의한 펄스 선택에 따라서 리프레쉬 동작이 실행시키는 메모리 영역을 도시한 도면.
도 8은 리프레쉬 어드레스 카운터 구성의 일례를 도시한 도면.
도 9는 도 8에 도시하는 리프레쉬 어드레스 카운터 동작의 일례를 도시한 도면.
도 10은 도 3의 반도체 기억 장치를 이용한 메모리 시스템 구성의 일례를 도시한 도면.
<도면의 주요 부분에 대한 부호의 설명>
20 : 반도체 기억 장치
21 : 리프레쉬 요구 신호 생성 회로
22 : 리프레쉬 어드레스 카운터
23 : 모드 레지스터 회로
24 : 메모리 코어 회로
31 : 펄스 선택 회로
32 : 발신기
33 : 분주기
34 : 선택 회로
35 : 퓨즈 회로
36 : 테스트 회로

Claims (11)

  1. 일정 간격의 일련의 펄스로 구성되는 리프레쉬 타이밍 신호를 생성하는 타이밍 신호 생성 회로와,
    상기 리프레쉬 타이밍 신호의 각 펄스에 동기하여 리프레쉬 어드레스를 생성하는 리프레쉬 어드레스 생성 회로와,
    상기 리프레쉬 타이밍 신호의 상기 일련의 펄스 중 선택된 펄스에 동기하여 리프레쉬 요구 신호를 어서트하는 펄스 선택 회로와,
    상기 리프레쉬 어드레스 및 상기 리프레쉬 요구 신호를 수취하고, 상기 리프레쉬 요구 신호의 어서트에 응답하여 상기 리프레쉬 어드레스에 대하여 리프레쉬 동작을 실행하는 메모리 코어 회로
    를 포함하며,
    상기 선택된 펄스가 상기 일련의 펄스로부터 간격을 두고 선택한 펄스인 제1 동작 모드와, 상기 선택된 펄스가 상기 일련의 펄스 중의 일부분을 연속하여 선택한 펄스인 제2 동작 모드가 전환 가능하도록 구성되는 것을 특징으로 하는 반도체 기억 장치.
  2. 제1항에 있어서,
    레지스터 설정에 따른 리프레쉬 모드 신호를 출력하는 모드 레지스터 회로를 더 포함하고,
    상기 제1 동작 모드와 상기 제2 동작 모드가 상기 리프레쉬 모드 신호에 따라서 전환되도록 구성되는 것을 특징으로 하는 반도체 기억 장치.
  3. 제1항에 있어서,
    상기 펄스 선택 회로는, 상기 리프레쉬 타이밍 신호 및 상기 리프레쉬 어드레스를 수취하고, 상기 리프레쉬 어드레스에 따라서 상기 리프레쉬 타이밍 신호의 상기 일련의 펄스로부터 상기 선택된 펄스를 선택하며, 상기 선택된 펄스의 타이밍으로 상기 리프레쉬 요구 신호를 어서트하도록 구성되는 것을 특징으로 하는 반도체 기억 장치.
  4. 제3항에 있어서,
    상기 펄스 선택 회로는, 상기 리프레쉬 어드레스를 구성하는 복수의 비트 중 원하는 수의 상위 비트를 선택하고, 상기 상위 비트의 값에 따라서 상기 리프레쉬 타이밍 신호의 상기 일련의 펄스로부터 상기 선택된 펄스를 선택하도록 구성되는 것을 특징으로 하는 반도체 기억 장치.
  5. 제4항에 있어서,
    상기 펄스 선택 회로는, 상기 상위 비트가 소정의 비트 패턴이 될 때의 상기 리프레쉬 타이밍 신호의 펄스를 상기 선택된 펄스로서 선택하도록 구성되는 것을 특징으로 하는 반도체 기억 장치.
  6. 제1항에 있어서,
    상기 리프레쉬 어드레스 생성 회로는, 상기 제1 동작 모드에 있어서 제1 어드레스 진행 패턴에 의해 상기 리프레쉬 어드레스를 생성하고, 상기 제2 동작 모드에 있어서 제2 어드레스 진행 패턴에 의해 상기 리프레쉬 어드레스를 생성하는 것을 특징으로 하는 반도체 기억 장치.
  7. 제6항에 있어서,
    상기 메모리 코어 회로는 각각이 복수의 워드선을 포함하는 복수의 블록을 포함하고,
    상기 제1 어드레스 진행 패턴에 있어서 상기 리프레쉬 어드레스 생성 회로가 연속하여 생성하는 2개의 리프레쉬 어드레스는 2개의 다른 블록에 대응하며,
    상기 제2 어드레스 진행 패턴에 있어서 상기 리프레쉬 어드레스 생성 회로가 연속하여 생성하는 2개의 리프레쉬 어드레스는 2개의 인접하는 워드선에 대응하는 것을 특징으로 하는 반도체 기억 장치.
  8. 제6항에 있어서,
    상기 리프레쉬 어드레스 생성 회로는,
    상기 리프레쉬 어드레스의 상위 비트에 대응하는 제1 카운터와,
    상기 리프레쉬 어드레스의 하위 비트에 대응하는 제2 카운터를 포함하고,
    상기 제1 카운터 및 상기 제2 카운터 중 어느 한쪽을 상기 리프레쉬 타이밍 신호의 각 펄스에 동기하여 카운트 동작시키도록 구성되는 것을 특징으로 하는 반도체 기억 장치.
  9. 메모리와,
    상기 메모리의 전원 전압의 레벨을 검출하는 전원 전압 검출 회로와,
    상기 전원 전압 검출 회로에 의한 레벨 검출 결과에 따라서 상기 메모리를 제어하는 메모리 컨트롤러를 포함하고,
    상기 메모리는,
    일정 간격의 일련의 펄스로 구성되는 리프레쉬 타이밍 신호를 생성하는 타이밍 신호 생성 회로와,
    상기 리프레쉬 타이밍 신호의 각 펄스에 동기하여 리프레쉬 어드레스를 생성하는 리프레쉬 어드레스 생성 회로와,
    상기 리프레쉬 타이밍 신호의 상기 일련의 펄스 중 선택된 펄스에 동기하여 리프레쉬 요구 신호를 어서트하는 펄스 선택 회로와,
    상기 리프레쉬 어드레스 및 상기 리프레쉬 요구 신호를 수취하고, 상기 리프레쉬 요구 신호의 어서트에 응답하여 상기 리프레쉬 어드레스에 대하여 리프레쉬 동작을 실행하는 메모리 코어 회로를 포함하며,
    상기 선택된 펄스가 상기 일련의 펄스로부터 간격을 두고 선택한 펄스인 제1 동작 모드와 상기 선택된 펄스가 상기 일련의 펄스 중의 일부분을 연속하여 선택한 펄스인 제2 동작 모드가 전환 가능하며, 상기 메모리 컨트롤러는 상기 레벨 검출 결과에 따라서 상기 제1 동작 모드 및 상기 제2 동작 모드 중 어느 한 쪽을 선택하고, 상기 선택된 동작 모드로 동작하도록 상기 메모리를 제어하는 것을 특징으로 하는 메모리 시스템.
  10. 제9항에 있어서,
    상기 메모리 컨트롤러는, 상기 전원 전압이 소정의 전압보다도 높은 경우에 상기 제2 동작 모드를 선택하고, 상기 전원 전압이 상기 소정의 전압보다도 낮은 경우에 상기 제1 동작 모드를 선택하는 것을 특징으로 하는 메모리 시스템.
  11. 제2항에 있어서,
    상기 레지스터 설정은 외부로부터 공급되는 커맨드에 기초하여 행해지는 것을 특징으로 하는 반도체 기억 장치.
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