KR100591760B1 - 가변 가능한 메모리 사이즈를 갖는 반도체 메모리 장치 - Google Patents

가변 가능한 메모리 사이즈를 갖는 반도체 메모리 장치 Download PDF

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Abstract

여기에는 메모리 사이즈가 가변되는 기능을 갖는 반도체 메모리 장치가 개시되어 있다. 어레이는 2N개의 메모리 블록들을 포함하며, 행 선택 회로는 리프레쉬 어드레스에 응답하여 상기 메모리 블록들을 선택한다. 특히, 리프레쉬 동작 동안, 상기 행 선택 회로는 상기 리프레쉬 어드레스 중 N개 또는 그 보다 적은 수의 하위 어드레스 비트들에 응답하여 메모리 블록들을 선택하고 상기 리프레쉬 어드레스 중 나머지 어드레스 비트들에 응답하여 상기 선택된 메모리 블록의 워드 라인을 선택한다. 결과적으로, 비록 메모리 사이즈의 변경에 따라 리프레쉬 주기가 가변되더라도, 동일한 위치에 있는 상기 메모리 블록들의 워드 라인들은 상기 리프레쉬 동작 동안 메모리 사이즈의 변경에 관계없이 동일한 주기 (또는 동일한 리프레쉬 사이클 주기)로 선택된다.

Description

가변 가능한 메모리 사이즈를 갖는 반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE WITH VARIABLE MEMORY SIZE}
도 1a 및 도 1b는 메모리 사이즈가 변경되기 전후의 리프레쉬 주기 및 리프레쉬 사이클 시간을 설명하기 위한 도면;
도 2는 본 발명의 제 1 실시예에 따른 반도체 메모리 장치를 개략적으로 보여주는 블록도;
도 3은 본 발명의 바람직한 실시예에 따른 도 2에 도시된 메모리 셀 어레이의 구조를 보여주는 도면;
도 4는 본 발명의 바람직한 실시예에 따른 도 2에 도시된 리프레쉬 제어기를 보여주는 회로도;
도 5a는 본 발명에 따른 반도체 메모리 장치의 메모리 사이즈가 풀 사이즈일 때 리프레쉬 동작을 설명하기 위한 타이밍도;
도 5b는 본 발명에 따른 반도체 메모리 장치의 메모리 사이즈가 하프 사이즈일 때 리프레쉬 동작을 설명하기 위한 타이밍도;
도 5c는 본 발명에 따른 반도체 메모리 장치의 메모리 사이즈가 1/4 사이즈일 때 리프레쉬 동작을 설명하기 위한 타이밍도;
도 5d는 본 발명에 따른 반도체 메모리 장치의 메모리 사이즈가 1/8 사이즈 일 때 리프레쉬 동작을 설명하기 위한 타이밍도;
도 6은 본 발명의 제 2 실시예에 따른 반도체 메모리 장치를 개략적으로 보여주는 블록도; 그리고
도 7은 본 발명의 제 3 실시예에 따른 반도체 메모리 장치를 개략적으로 보여주는 블록도이다.
* 도면의 주요 부분에 대한 부호 설명 *
110 : 메모리 셀 어레이 120 : 리프레쉬 기준 신호 발생 회로
130 : 리프레쉬 제어기 140 : 리프레쉬 어드레스 발생 회로
150 : 어드레스 정렬 회로 160 : 행 인에이블 펄스 발생 회로
170 : 행 디코더 회로 180 : 감지 증폭 회로
본 발명은 반도체 메모리 장치들에 관한 것으로, 좀 더 구체적으로는 리프레쉬 동작이 요구되는 반도체 메모리 장치들에 관한 것이다.
일반적으로, 커패시터를 구비한 메모리 셀을 갖는 반도체 메모리 장치로서 다이나믹 랜덤 액세스 메모리 (dynamic random access memory: DRAM)가 널리 알려져 있다. DRAM 셀이 하나의 액세스 트랜지스터와 하나의 커패시터를 포함하기 때문에, DRAM은 고집적에 유리하다. 하지만, DRAM 셀에 저장된 데이터를 유지하기 위해서는 주기적으로 리프레쉬가 요구된다. 반면에, 스태틱 램 (SRAM)이 래치 타입으로 동작하기 때문에 SRAM에는 리프레쉬가 요구되지 않지만, SRAM은 단위 셀이 복수 개의 트랜지스터들로 구성되기 때문에 DRAM만큼 높은 집적도를 갖지 못한다. DRAM 및 SRAM 장치들의 이점들을 갖는 장치로서 UtRAM (uni-transistor RAM) 또는 PSRAM (pseudo SRAM)이 잘 알려져 있다. 비록 셀에 데이터를 저장하기 위해 커패시터가 사용되더라도, UtRAM/PSRAM에서는 리프레쉬가 숨겨져 있다.
DRAM 셀들을 포함하는 반도체 메모리 장치는 데이터 정보를 저장하기 위한 어레이를 포함하며, 어레이는 복수 개의 메모리 블록들로 구분된다. 어레이의 메모리 블록들이 디램 셀들로 구성되기 때문에, 앞서 설명된 바와 같이, 셀 데이터를 유지하기 위해서 일정 시간 내에 한번씩 디램 셀들을 리프레쉬할 필요가 있다. 일반적으로, 디램 셀이 데이터를 유지할 수 있는 능력이 정해져 있기 때문에, 리프레쉬 동작시 선택될 워드 라인들의 수에 따라 현재 선택된 워드 라인과 다음에 선택될 워드 라인 간의 주기 (또는 시간 간격) (이하, 리프레쉬 주기라 칭함)가 결정된다. 따라서, 임의의 워드 라인은 일정한 시간마다 선택될 것이다. 반도체 메모리 장치의 응용처에 따라, 어레이의 메모리 블록들이 모두 사용되거나 어레이의 메모리 블록들 중 일부 (예를 들면, 절반)만이 사용될 수 있다. 즉, 메모리 사이즈/용량이 변경될 수 있다. 메모리 사이즈/용량이 변경되는 기능을 이하 RMS 모드 (reduced memory size mode)라 칭한다. RMS 모드는 반도체 메모리 장치의 동작 중에 언제라도 설정될 수 있다. 워드 라인들 간의 주기 즉, 리프레쉬 주기는 어레이의 메모리 블록들이 모두 사용되는 메모리 사이즈를 기준으로 결정된다. 좀 더 구체적으로 설명하면 다음과 같다.
설명의 편의상, 2개의 메모리 블록들 각각에 4개의 워드 라인들이 배열되고 리프레쉬 주기가 T라고 가정하자. 이러한 가정에 따르면, 모든 워드 라인들을 선택하는 데 8T의 시간이 필요하다. 즉, 리프레쉬 동작이 수행될 때, 도 1a에 도시된 바와 같이, 임의의 워드 라인은 8T의 시간 (이하, "리프레쉬 사이클 시간"라 칭함)마다 주기적으로 선택될 것이다. 모든 워드 라인들이 선택되는 리프레쉬 동작 동안, 워드 라인들은 도 1a에 도시된 바와 같이 순차적으로 선택된다. 만약 메모리 사이즈가 절반으로 줄어들면, 메모리 블록들 중 절반만이 사용될 것이다. 이때, 사용되지 않는 메모리 블록들의 워드 라인들은 리프레쉬 및 정상 동작시에 선택되지 않는다. 비록 워드 라인들 중 절반만이 사용되더라도, 리프레쉬 사이클 시간은 일정하게 유지되어야 한다. 메모리 사이즈가 풀 사이즈에서 하프 사이즈로 줄어드는 경우, 동일한 리프레쉬 사이클 시간을 유지하기 위해서 리프레쉬 주기는 2배로 길어져야 한다. 동일한 리프레쉬 사이클 시간을 유지하기 위해서 리프레쉬 주기를 2배로 늘릴 때 다음의 문제점이 생긴다.
모든 워드 라인들이 순차적으로 선택될 때, 앞서 설명된 바와 같이, 각 워드 라인은 일정한 시간 (예를 들면, 8T)마다 선택된다. 메모리 사이즈가 풀 사이즈에서 하프 사이즈로 줄어들면, 리프레쉬 주기는 T에서 2T로 길어지며, 그 결과 리프레쉬 사이클 시간은 8T로 일정하게 유지될 것이다. 하지만, 메모리 사이즈가 변경되기 전에 선택된 워드 라인은 메모리 사이즈가 변경된 후 정해진 리프레쉬 사이클 시간 내에 선택되지 않는다. 즉, 메모리 사이즈가 변경되기 전에 선택된 워드 라인은 리프레쉬 사이클 시간이 경과한 후에 선택될 것이다. 예를 들면, 도 1b에 도시 된 바와 같이, 풀 사이즈에서 선택된 3번째 워드 라인은 메모리 사이즈가 하프 사이즈로 변경된 후 7T의 시간 후에 선택된다. 즉, 3번째 워드 라인은 메모리 사이즈가 변경될 때 12T의 리프레쉬 사이클 시간 후에 선택된다. 이후, 하프 사이즈에 속하는 워드 라인들은 8T의 리프레쉬 사이클 시간마다 주기적으로 선택될 것이다.
결론적으로, 워드 라인들이 순차적으로 선택되는 일반적인 리프레쉬 방식에 따르면, 메모리 사이즈가 변경되는 순간에 리프레쉬 사이클 시간을 메모리 사이즈의 변경 이전과 동일하게 유지하는 것이 불가능하다.
본 발명의 목적은 메모리 사이즈가 변경되더라도 일정한 리프레쉬 사이클 시간을 유지할 수 있는 반도체 메모리 장치를 제공하는 것이다.
상술한 제반 목적을 달성하기 위한 본 발명의 특징에 따르면, 메모리 사이즈가 가변되는 기능을 갖는 반도체 메모리 장치가 제공된다. 어레이는 2N개의 메모리 블록들을 포함한다. 리프레쉬 어드레스 발생 회로는 카운트 업 신호에 응답하여 리프레쉬 어드레스를 발생하고, 리프레쉬 제어기는 소정 주기를 갖는 리프레쉬 기준 신호, 선택된 메모리 사이즈를 나타내는 플래그 신호들, 그리고 상기 리프레쉬 어드레스 중 N개의 하위 어드레스 비트들에 응답하여 리프레쉬 메인 신호 및 상기 카운트 업 신호를 발생한다. 예시적인 실시예에서, 메모리 사이즈가 1/2M (M=1∼N)의 사이즈로 감소될 때, 상기 리프레쉬 메인 신호는 상기 리프레쉬 기준 신호보다 2M배 더 긴 주기를 갖고 상기 카운트 업 신호는 상기 리프레쉬 기준 신호와 동일한 주기를 갖는다. 행 선택 회로는 상기 리프레쉬 메인 신호의 활성화에 응답하여 동작한다. 특히, 상기 행 선택 회로는 리프레쉬 동작 동안, 동일한 위치에 있는 상기 메모리 블록들의 워드 라인들이 메모리 사이즈의 변경에 관계없이 동일한 주기로 선택되도록, 상기 N개의 하위 어드레스 비트들에 응답하여 메모리 블록들을 선택하고 상기 리프레쉬 어드레스 중 나머지 어드레스 비트들에 응답하여 상기 선택된 메모리 블록의 워드 라인을 선택한다.
상기 리프레쉬 기준 신호의 주기는 메모리 사이즈의 변경시조차 일정하게 유지된다. 메모리 사이즈가 1/2M의 사이즈로 줄어드는 경우, 상기 리프레쉬 제어기는 상기 N개의 하위 어드레스 비트들이 모두 '0'일때만 상기 리프레쉬 메인 신호로서 상기 리프레쉬 기준 신호를 출력하고 상기 N개의 하위 어드레스 비트들 중 적어도 하나가 '1'일때 상기 리프레쉬 기준 신호를 마스킹한다.
상기 행 선택 회로는 상기 리프레쉬 메인 신호의 활성화에 응답하여 동작하며, 블록 선택 정보로서 상기 N개의 하위 어드레스 비트들을 그리고 워드 라인 선택 정보로서 상기 나머지 어드레스 비트들을 선택하는 어드레스 정렬기와; 그리고 상기 리프레쉬 메인 신호가 활성화될 때, 상기 N개의 하위 어드레스 비트들에 응답하여 상기 메모리 블록들을 선택하고 상기 나머지 어드레스 비트들에 응답하여 선택된 메모리 블록의 워드 라인을 선택하는 행 디코더 회로를 포함한다. 바람직하게, 상기 리프레쉬 기준 신호의 각 사이클에서, 상기 어드레스 정렬기는 상기 리프 레쉬 메인 신호의 로우-하이 천이에 응답하여 리프레쉬 어드레스를 상기 행 디코더 회로로 전달하고, 상기 리프레쉬 어드레스 발생 회로는 상기 카운트 업 신호의 하이-로우 천이에 응답하여 상기 리프레쉬 어드레스를 증가시킨다.
본 발명에 따른 반도체 메모리 장치는 메모리 사이즈가 변경되더라도 일정한 리프레쉬 사이클 시간을 유지할 수 있으며, 이는 리프레쉬 동작 동안 워드 라인들의 활성화 순서를 변경함으로써 달성될 수 있다. 본 발명에 따른 반도체 메모리 장치가 본 발명의 예시적인 실시예들을 참조하여 이하 상세히 설명될 것이다.
도 2는 본 발명의 제 1 실시예에 따른 반도체 메모리 장치를 개략적으로 보여주는 블록도이다.
도 2를 참조하면, 본 발명의 제 1 실시예에 따른 반도체 메모리 장치 (100)는 메모리 셀 어레이 (memory cell array) (110)를 포함하며, 메모리 셀 어레이 (110)는 행들 (또는 워드 라인들) (WL0-WLm)과 열들 (또는 비트 라인들) (BL0-BLn)로 배열되는 DRAM 셀들 (또는 메모리 셀들)을 포함한다. 메모리 셀 어레이 (110)는 복수 개의 메모리 블록들로 구분된다. 예를 들면, 도 3에 도시된 바와 같이, 메모리 셀 어레이 (110)는 16개의 메모리 블록들 (MA0-MB15)로 구분되며, 각 메모리 블록에는 하나 또는 그 보다 많은 워드 라인들이 배열되어 있다. 본 발명에 따른 반도체 메모리 장치의 경우, 리프레쉬 동작시, 동일한 위치에 있는 메모리 블록들의 워드 라인들 (예를 들면, 도 3에서 WL00-WL71)은 순차적으로 선택되지 않는다. 이는 이후 상세히 설명될 것이다.
다시 도 2를 참조하면, 본 발명의 제 1 실시예에 따른 반도체 메모리 장치 (100)는 리프레쉬 기준 신호 발생 회로 (refresh reference signal generator circuit) (120), 리프레쉬 제어기 (refresh controller) (130), 리프레쉬 어드레스 발생 회로 (refresh address generator circuit) (140), 어드레스 정렬 회로 (address sorter circuit) (150), 행 인에이블 펄스 발생 회로 (row enable pulse generator circuit) (160), 그리고 행 디코더 회로 (row decoder circuit) (170)를 더 포함한다.
먼저 리프레쉬 기준 신호 발생 회로 (120)는 일정 주기를 갖는 리프레쉬 기준 신호 (RR)를 발생한다. 리프레쉬 기준 신호 (RR)의 주기는 메모리 사이즈의 변경에 관계없이 일정하게 유지된다. 본 발명의 리프레쉬 기준 신호 발생 회로 (120)가 이에 국한되지 않음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 예를 들면, 리프레쉬 기준 신호 발생 회로 (120)는 리프레쉬 기준 신호 (RR)의 주기가 동작 모드에 따라 가변되도록 설계될 수 있다. 리프레쉬 기준 신호 발생 회로 (120)는 잘 알려진 카운터 또는 발진기를 이용하여 설계될 수 있다.
리프레쉬 제어기 (130)는 리프레쉬 어드레스 발생 회로 (140)로부터의 하위 어드레스 신호들 (A0, A1, A2), 리프레쉬 기준 신호 (RR) 및 플래그 신호들 (FLAG_1/2, FLAG_1/4, FLAG_1/8)에 응답하여 카운트 업 신호 (CNT_UP) 및 리프레쉬 메인 신호 (RM)를 발생한다. 플래그 신호 (FLAG_1/2)는 메모리 사이즈가 하프 사이즈임을 나타내고, 플래그 신호 (FLAG_1/4)는 메모리 사이즈가 1/4 사이즈임을 나타내며, 플래그 신호 (FLAG_1/8)는 메모리 사이즈가 1/8 사이즈임을 나타낸다. 리프레쉬 제어기 (130)는 플래그 신호들 (FLAG_1/2, FLAG_1/4, FLAG_1/8)이 모두 비활 성화될 때 리프레쉬 어드레스 신호들 (A0-A2)에 관계없이 리프레쉬 기준 신호 (RR)와 동일한 파형의 리프레쉬 메인 신호 (RM)를 출력한다. 이와 동시에, 리프레쉬 제어기 (130)는 리프레쉬 기준 신호 (RR)와 동일한 파형의 카운트 업 신호 (CNT_UP)를 발생한다. 또한, 플래그 신호들 (FLAG_1/2, FLAG_1/4, FLAG_1/8) 중 어느 하나가 활성화될 때, 리프레쉬 제어기 (130)는 어드레스 신호들 (A0-A2)에 따라 리프레쉬 기준 신호 (RR)의 일정 구간을 마스킹하여 리프레쉬 메인 신호 (RM)를 출력한다. 이와 동시에, 리프레쉬 제어기 (130)는 리프레쉬 기준 신호 (RR)와 동일한 파형의 카운트 업 신호 (CNT_UP)를 발생한다. 마스킹되는 구간에서 리프레쉬 메인 신호 (RM)가 생성되지 않더라도, 카운트 업 신호 (CNT_UP)는 계속해서 생성될 것이다. 좀 더 구체적인 설명은 이후 상세히 설명될 것이다.
계속해서 리프레쉬 어드레스 발생 회로 (140)는 카운트 업 신호 (CNT_UP)에 응답하여 리프레쉬 어드레스들을 순차적으로 발생한다. 예를 들면, 리프레쉬 어드레스 발생 회로 (140)는 카운트 업 신호 (CNT_UP)의 하이-로우 천이에 응답하여 리프레쉬 어드레스 (A0-An)를 발생한다. 어드레스 정렬 회로 (150)는 리프레쉬 메인 신호 (RM)의 로우-하이 천이에 응답하여 리프레쉬 어드레스 (A0-An)를 행 어드레스 (R0-Rn)로서 행 디코더 회로 (170)로 전달한다. 특히, 어드레스 정렬 회로 (150)는 메모리 블록들을 선택하기 위한 정보 (Rn, Rn-1, Rn-2)로서 하위 어드레스 신호들 (A0, A1, A2)를 그리고 메모리 블록의 워드 라인들을 선택하기 위한 정보 (R0-Rn-3)로서 나머지 어드레스 신호들 (A3-An)을 선택한다. 행 인에이블 펄스 발생 회로 (160)는 리프레쉬 메인 신호 (RM)에 응답하여 행 인에이블 펄스 신호 (PWL)를 발생 한다. 예를 들면, 행 인에이블 펄스 발생 회로 (160)는 리프레쉬 메인 신호 (RM)가 로우-하이 천이를 가질 때마다 소정의 펄스 폭을 갖는 행 인에이블 펄스 신호 (PWL)를 발생한다. 행 디코더 회로 (170)는 행 인에이블 펄스 신호 (PWL)가 활성화될 때만 동작한다. 행 디코더 회로 (170)는 행 어드레스 신호들 (Rn-2, Rn-1, Rn)에 응답하여 메모리 블록들을 선택하고 행 어드레스 신호들 (R0-Rn-3)에 응답하여 선택된 메모리 블록의 워드 라인을 선택한다. 선택된 워드 라인의 메모리 셀들은 잘 알려진 방식으로 감지 증폭 회로 (180)에 의해서 리프레쉬된다.
도 4는 본 발명의 바람직한 실시예에 따른 도 2에 도시된 리프레쉬 제어기 (130)를 보여주는 회로도이다.
도 4를 참조하면, 본 발명의 바람직한 실시예에 따른 리프레쉬 제어기 (130)는 NAND 게이트들 (G10, G17), NOR 게이트들 (G11, G12, G13, G14, G15, G16, G18), 그리고 인버터들 (INV10-INV22)을 포함하며, 도면에 도시된 바와 같이 연결되어 있다. 일정 주기를 갖는 리프레쉬 기준 신호 (RR)가 리프레쉬 제어기 (130)에 인가되며, 리프레쉬 제어기 (130)는 플래그 신호들 (FLAG_1/2, FLAG_1/4, FLAG_1/8) 및 어드레스 신호들 (A0-A2)에 응답하여 카운트 업 신호 (CNT_UP) 및 리프레쉬 메인 신호 (RM)를 발생한다. 좀 더 구체적으로 설명하면 다음과 같다.
메모리 사이즈가 풀 사이즈인 경우, 플래그 신호들 (FLAG_1/2, FLAG_1/4, FLAG_1/8)은 모두 로우 레벨이 된다. 이는 NOR 게이트들 (G11, G13, G15)의 출력 신호들이 어드레스 신호들 (A0, A1, A2)에 관계없이 로우 레벨이 되게 한다. NOR 게이트들 (G11, G13, G15)의 출력 신호들이 로우 레벨이 됨에 따라, NOR 게이트 (G16)의 출력 신호는 하이 레벨이 된다. NAND 게이트 (G10)의 출력 신호는 리프레쉬 기준 신호 (RR)의 반전 신호가 된다. 결국, 플래그 신호들 (FLAG_1/2, FLAG_1/4, FLAG_1/8)이 모두 로우 레벨일 때, 리프레쉬 메인 신호 (RM)는 리프레쉬 기준 신호 (RR)와 동일한 파형을 갖는다. 이와 동시에, NOR 게이트 (G16)의 출력 신호가 하이 레벨이기 때문에, NOR 게이트 (G18)의 일 입력 단자는 로우 레벨이 되며, 그 결과 카운트 업 신호 (CNT_UP)는 인버터 (INV15)의 출력에 따라 리프레쉬 기준 신호 (RR)와 동일한 파형을 갖는다. 결과적으로, 메모리 사이즈가 풀 사이즈인 경우, 카운트 업 신호 (CNT_UP) 및 리프레쉬 메인 신호 (RM)는 리프레쉬 기준 신호 (RR)와 동일한 파형을 갖는다.
메모리 사이즈가 하프 사이즈인 경우, 플래그 신호 (FLAG_1/2)는 하이가 되고 나머지 플래그 신호들 (FLAG_1/4, FLAG_1/8)은 로우가 된다. 플래그 신호 (FLAG_1/2)가 하이 레벨이기 때문에, NOR 게이트 (G11)의 출력 신호는 어드레스 신호 (A0)에 의해서 결정된다. 즉, 어드레스 신호 (A0)가 로우 레벨일 때, NOR 게이트 (G11)의 출력 신호는 로우 레벨이 된다. 어드레스 신호 (A0)가 하이 레벨일 때, NOR 게이트 (G11)의 출력 신호는 하이 레벨이 된다. 플래그 신호들 (FLAG_1/4, FLAG_1/8)이 로우이기 때문에, NOR 게이트들 (G13, G15)의 출력 신호들은 로우 레벨이 된다. 따라서, 어드레스 신호 (A0)가 로우 레벨일 때, NOR 게이트 (G16)는 하이-레벨 신호를 출력한다. 이는, 앞서 설명된 바와 같이, 카운트 업 신호 (CNT_UP) 및 리프레쉬 메인 신호 (RM)가 리프레쉬 기준 신호 (RR)와 동일한 파형을 가짐을 의미한다. 이에 반해서, 어드레스 신호 (A0)가 하이 레벨일 때, NOR 게이트 (G16) 는 로우-레벨 신호를 출력한다. NOR 게이트 (G16)가 로우-레벨 신호를 출력함에 따라, NAND 게이트 (G10)는 리프레쉬 기준 신호 (RR)에 관계없이 하이-레벨 신호를 출력한다. 즉, 메모리 사이즈가 하프 사이즈이고 어드레스 신호 (A0)가 하이 레벨일 때, 리프레쉬 기준 신호 (RR)가 마스킹된다. 이때, 리프레쉬 메인 신호 (RM)는 로우 레벨로 유지된다. 이와 동시에, NOR 게이트 (G16)가 로우-레벨 신호를 출력하기 때문에, NAND 게이트 (G17)는 인버터 (INV21)를 통해 리프레쉬 기준 신호 (RR)를 NOR 게이트 (G18)로 전달한다. NOR 게이트 (G18)의 일 입력 단자 (즉, 인버터 (INV19)의 출력 신호)에 로우-레벨 신호가 인가되기 때문에, 리프레쉬 기준 신호 (RR)는 카운트 업 신호 (CNT_UP)로서 출력된다.
결론적으로, 메모리 사이즈가 하프 사이즈이고 어드레스 신호 (A0)가 로우 레벨일 때, 리프레쉬 기준 신호 (RR)는 리프레쉬 메인 신호 (RM)로서 출력된다. 메모리 사이즈가 하프 사이즈이고 어드레스 신호 (A0)가 하이 레벨일 때, 리프레쉬 기준 신호 (RR)는 마스킹된다. 이때, 리프레쉬 기준 신호 (RR)는 카운트 업 신호 (CNT_UP)로서 출력된다.
메모리 사이즈가 1/4 사이즈인 경우, 플래그 신호 (FLAG_1/4)는 하이가 되고 나머지 플래그 신호들 (FLAG_1/2, FLAG_1/8)은 로우가 된다. 플래그 신호 (FLAG_1/4)가 하이 레벨이기 때문에, NOR 게이트 (G12)의 출력 신호는 어드레스 신호들 (A0, A1)에 의해서 결정된다. 즉, 어드레스 신호들 (A0, A1)이 모두 로우 레벨일 때, NOR 게이트 (G12)는 하이-레벨 신호를 출력한다. 이는 NOR 게이트 (G13)가 로우-레벨 신호를 출력함을 의미한다. 이때, 어드레스 신호들 (A0, A1) 중 적어 도 하나가 하이 레벨일 때, NOR 게이트 (G12)는 로우-레벨 신호를 출력한다. 이는 NOR 게이트 (G13)의 출력 신호가 하이가 됨을 의미한다. 플래그 신호들 (FLAG_1/2, FLAG_1/8)이 로우이기 때문에, NOR 게이트들 (G11, G15)은 모두 로우-레벨 신호를 출력한다. 따라서, 어드레스 신호들 (A0, A1)이 로우 레벨일 때, NOR 게이트 (G16)는 하이-레벨 신호를 출력한다. 이는, 앞서 설명된 바와 같이, 카운트 업 신호 (CNT_UP) 및 리프레쉬 메인 신호 (RM)가 리프레쉬 기준 신호 (RR)와 동일한 파형을 가짐을 의미한다. 이에 반해서, 어드레스 신호들 (A0, A1) 중 적어도 하나가 하이 레벨일 때, NOR 게이트 (G16)는 로우-레벨 신호를 출력한다. NOR 게이트 (G16)가 로우-레벨 신호를 출력함에 따라, NAND 게이트 (G10)의 출력 신호는 리프레쉬 기준 신호 (RR)에 관계없이 하이 레벨을 출력한다. 즉, 메모리 사이즈가 1/4 사이즈이고 어드레스 신호들 (A0, A1) 중 적어도 하나가 하이 레벨일 때, 리프레쉬 기준 신호 (RR)가 마스킹된다. 이때, 리프레쉬 메인 신호 (RM)는 로우 레벨로 유지된다. 이와 동시에, NOR 게이트 (G16)가 로우-레벨 신호를 출력하기 때문에, NAND 게이트 (G17)는 인버터 (INV21)를 통해 리프레쉬 기준 신호 (RR)를 NOR 게이트 (G18)로 전달한다. NOR 게이트 (G18)의 일 입력 단자 (즉, 인버터 (INV19)의 출력 신호)에 로우-레벨 신호가 인가되기 때문에, 리프레쉬 기준 신호 (RR)는 카운트 업 신호 (CNT_UP)로서 출력된다.
결론적으로, 메모리 사이즈가 1/4 사이즈이고 어드레스 신호들 (A0, A1)이 로우 레벨일 때, 리프레쉬 기준 신호 (RR)는 리프레쉬 메인 신호 (RM)로서 출력된다. 메모리 사이즈가 1/4 사이즈이고 어드레스 신호들 (A0, A1) 중 적어도 하나가 하이 레벨일 때, 리프레쉬 기준 신호 (RR)는 마스킹된다. 이때, 리프레쉬 기준 신호 (RR)는 카운트 업 신호 (CNT_UP)로서 출력된다.
메모리 사이즈가 1/8 사이즈인 경우, 플래그 신호 (FLAG_1/8)는 하이가 되고 나머지 플래그 신호들 (FLAG_1/2, FLAG_1/4)은 로우가 된다. 플래그 신호 (FLAG_1/8)가 하이 레벨이기 때문에, NOR 게이트 (G14)의 출력 신호는 어드레스 신호들 (A0, A1, A2)에 의해서 결정된다. 즉, 어드레스 신호들 (A0, A1, A2)이 모두 로우 레벨일 때, NOR 게이트 (G14)는 하이-레벨 신호를 출력한다. 이는 NOR 게이트 (G15)가 로우-레벨 신호를 출력함을 의미한다. 어드레스 신호들 (A0, A1, A2) 중 적어도 하나가 하이 레벨일 때, NOR 게이트 (G14)는 로우-레벨 신호를 출력한다. 이는 NOR 게이트 (G15)의 출력 신호가 하이가 됨을 의미한다. 플래그 신호들 (FLAG_1/2, FLAG_1/4)이 로우이기 때문에, NOR 게이트들 (G11, G13)은 모두 로우-레벨 신호를 출력한다. 따라서, 어드레스 신호들 (A0, A1, A2)이 로우 레벨일 때, NOR 게이트 (G16)는 하이-레벨 신호를 출력한다. 이는, 앞서 설명된 바와 같이, 카운트 업 신호 (CNT_UP) 및 리프레쉬 메인 신호 (RM)가 리프레쉬 기준 신호 (RR)와 동일한 파형을 가짐을 의미한다. 이에 반해서, 어드레스 신호들 (A0, A1, A2) 중 적어도 하나가 하이 레벨일 때, NOR 게이트 (G16)는 로우-레벨 신호를 출력한다. NOR 게이트 (G16)가 로우-레벨 신호를 출력함에 따라, NAND 게이트 (G10)의 출력 신호는 리프레쉬 기준 신호 (RR)에 관계없이 하이 레벨을 출력한다. 즉, 메모리 사이즈가 1/8 사이즈이고 어드레스 신호들 (A0, A1, A2) 중 적어도 하나가 하이 레벨일 때, 리프레쉬 기준 신호 (RR)가 마스킹된다. 이때, 리프레쉬 메인 신호 (RM)는 로우 레벨로 유지된다. 이와 동시에, NOR 게이트 (G16)가 로우-레벨 신호를 출력하기 때문에, NAND 게이트 (G17)는 인버터 (INV21)를 통해 리프레쉬 기준 신호 (RR)를 NOR 게이트 (G18)로 전달한다. NOR 게이트 (G18)의 일 입력 단자 (즉, 인버터 (INV19)의 출력 신호)에 로우-레벨 신호가 인가되기 때문에, 리프레쉬 기준 신호 (RR)는 카운트 업 신호 (CNT_UP)로서 출력된다.
결론적으로, 메모리 사이즈가 1/8 사이즈이고 어드레스 신호들 (A0, A1, A2)이 로우 레벨일 때, 리프레쉬 기준 신호 (RR)는 리프레쉬 메인 신호 (RM)로서 출력된다. 메모리 사이즈가 1/8 사이즈이고 어드레스 신호들 (A0, A1, A2) 중 적어도 하나가 하이 레벨일 때, 리프레쉬 기준 신호 (RR)는 마스킹된다. 이때, 리프레쉬 기준 신호 (RR)는 카운트 업 신호 (CNT_UP)로서 출력된다.
도 5a는 본 발명에 따른 반도체 메모리 장치의 메모리 사이즈가 풀 사이즈일 때 리프레쉬 동작을 설명하기 위한 타이밍도이다. 이하, 본 발명에 따른 반도체 메모리 장치의 리프레쉬 동작이 참조 도면들에 의거하여 상세히 설명될 것이다. 본 발명에 따른 반도체 메모리 장치에 있어서, 리프레쉬 동작시 2개의 워드 라인들이 동시에 선택된다. 이를 위해서, 메모리 블록들이 두개씩 선택되어야 한다. 예를 들면, 도 3을 참조하면, 메모리 블록들 (MAi, MAj) (i=0-7, j=8-15)이 동시에 선택되며, 동일한 위치에 있는 선택 메모리 블록들 (예를 들면, MA0, MA8)의 워드 라인들 (예를 들면, WL00)이 동시에 활성화될 것이다. 설명의 편의상, 메모리 블록들 (MA0-MA7)을 이용하여 리프레쉬 동작이 설명될 것이다. 8개의 메모리 블록들 (MA0-MA7) 각각에는 2개의 워드 라인들이 배열된다는 가정 하에서 리프레쉬 동작이 설명 될 것이다. 이러한 가정에 따르면, 메모리 블록들 (MA0-MA7)을 선택하기 위해서 3개의 행 어드레스 신호들이 필요하고, 선택된 메모리 블록의 워드 라인들은 단지 하나의 행 어드레스 신호에 의해서 선택될 것이다. 따라서, 이 실시예에 있어서, 4-비트 리프레쉬 어드레스가 사용될 것이다.
리프레쉬 어드레스 발생 회로 (140)의 출력 신호들 (A0-A3)이 모두 '0라고 가정하자. 이러한 가정 하에서, 먼저, 본 발명에 따른 반도체 메모리 장치의 메모리 사이즈가 풀 사이즈일 때 (즉, 모든 메모리 블록들이 사용될 때), 플래그 신호들 (FLAG_1/2, FLAG_1/4, FLAG_1/8)은 모두 로우 레벨이 된다. 이는, 도 4에서, NOR 게이트 (G16)가 하이-레벨 신호를 출력하게 한다. 도 5a에 도시된 바와 같이, 리프레쉬 기준 신호 (RR)는 t0 구간에서 로우 레벨에서 하이 레벨로 천이한다. NOR 게이트 (G16)가 하이-레벨 신호를 출력함에 따라, 리프레쉬 메인 신호 (RM)는 리프레쉬 기준 신호 (RR)가 로우-하이 천이를 가질 때 로우 레벨에서 하이 레벨로 천이한다. 이와 동시에, 카운트 업 신호 (CNT_UP) 역시 로우 레벨에서 하이 레벨로 천이한다. 어드레스 정렬 회로 (150)는 리프레쉬 메인 신호 (RM)의 로우-하이 천이에 응답하여 리프레쉬 어드레스 발생 회로 (140)의 출력을 행 디코더 회로 (170)로 전달한다. 이때, 하위 리프레쉬 어드레스 신호들 (A0-A2)은 메모리 블록들을 선택하기 위한 행 어드레스 신호들 (R3-R1)로서 선택되고, 나머지 리프레쉬 어드레스 신호 (A3)는 선택된 메모리 블록의 워드 라인들을 선택하기 위한 행 어드레스 신호 (R0)로서 선택된다. 행 어드레스 신호들 (R3-R1)이 '000'이기 때문에 메모리 블록 (MA0)이 행 디코더 회로 (170)에 의해서 선택된다. 그리고, 행 어드레스 신호 (R0) 이 '0'이기 때문에, 메모리 블록 (MA0)의 워드 라인 (WL00)이 행 디코더 회로 (170)에 의해서 선택된다. 앞서 설명된 바와 같이, 행 디코더 회로 (170)는 행 인에이블 펄스 신호 (PWL)의 활성화시에만 동작한다. 이는 리프레쉬 메인 신호 (RM)가 활성화될때만 행 디코더 회로 (170)가 동작함을 의미한다.
그 다음에, t0 구간에서, 리프레쉬 기준 신호 (RR)가 하이 레벨에서 로우 레벨로 천이함에 따라, 리프레쉬 메인 신호 (RM)는 하이 레벨에서 로우 레벨로 천이한다. 이와 동시에, 카운트 업 신호 (CNT_UP) 역시 하이 레벨에서 로우 레벨로 천이한다. 리프레쉬 어드레스 발생 회로 (140)는 카운트 업 신호 (CNT_UP)의 하이-로우 천이에 동기되어 리프레쉬 어드레스 (A0-A3)를 1만큼 증가시킨다. 리프레쉬 어드레스가 1만큼 증가됨에 따라, 리프레쉬 어드레스 신호 (A0)의 값이 0에서 1로 변화된다. 즉, 다음 구간에서 메모리 블록들을 선택하기 위한 행 어드레스 신호들 (R3-R1)이 "100"가 될 것이다. 이때, 선택된 메모리 블록의 워드 라인을 선택하기 위한 행 어드레스 신호 (R0)은 그대로 유지된다.
리프레쉬 기준 신호 (RR)는 t1 구간에서 다시 로우 레벨에서 하이 레벨로 천이한다. 앞서 설명된 조건 하에서 NOR 게이트 (G16)가 하이-레벨 신호를 출력함에 따라, 리프레쉬 메인 신호 (RM)는 리프레쉬 기준 신호 (RR)가 로우-하이 천이를 가질 때 로우 레벨에서 하이 레벨로 천이한다. 이와 동시에, 카운트 업 신호 (CNT_UP) 역시 로우 레벨에서 하이 레벨로 천이한다. 어드레스 정렬 회로 (150)는 리프레쉬 메인 신호 (RM)의 로우-하이 천이에 응답하여 리프레쉬 어드레스 발생 회로 (140)의 출력을 행 디코더 회로 (170)로 전달한다. 도 5a에 도시된 바와 같이, 행 어드레스 신호들 (R3-R1)이 '100'이기 때문에 메모리 블록 (MA4)이 선택된다. 그리고, 행 어드레스 신호 (R0)가 여전히 '0'이기 때문에, 메모리 블록 (MA4)의 워드 라인 (WL40)이 선택된다.
그 다음에, t1 구간에서, 리프레쉬 기준 신호 (RR)이 하이 레벨에서 로우 레벨로 천이함에 따라, 리프레쉬 메인 신호 (RM)는 하이 레벨에서 로우 레벨로 천이한다. 이와 동시에, 카운트 업 신호 (CNT_UP) 역시 하이 레벨에서 로우 레벨로 천이한다. 리프레쉬 어드레스 발생 회로 (140)는 카운트 업 신호 (CNT_UP)의 하이-로우 천이에 동기되어 리프레쉬 어드레스를 1만큼 증가시킨다. 리프레쉬 어드레스가 1만큼 증가됨에 따라, 리프레쉬 어드레스 신호 (A0)의 값이 1에서 0로 변화되고 리프레쉬 어드레스 신호 (A1)의 값이 0에서 1로 변화된다. 즉, 다음 구간에서 메모리 블록들을 선택하기 위한 행 어드레스 신호들 (R3-R1)이 "010"가 될 것이다. 이때, 선택된 메모리 블록의 워드 라인을 선택하기 위한 행 어드레스 신호 (R0)은 그대로 유지된다.
리프레쉬 기준 신호 (RR)는 t2 구간에서 다시 로우 레벨에서 하이 레벨로 천이한다. 앞서 설명된 조건 하에서 NOR 게이트 (G16)가 하이-레벨 신호를 출력함에 따라, 리프레쉬 메인 신호 (RM)는 리프레쉬 기준 신호 (RR)가 로우-하이 천이를 가질 때 로우 레벨에서 하이 레벨로 천이한다. 이와 동시에, 카운트 업 신호 (CNT_UP) 역시 로우 레벨에서 하이 레벨로 천이한다. 어드레스 정렬 회로 (150)는 리프레쉬 메인 신호 (RM)의 로우-하이 천이에 응답하여 리프레쉬 어드레스 발생 회로 (140)의 출력을 행 디코더 회로 (170)로 전달한다. 행 어드레스 신호들 (R3-R1) 이 '010'이기 때문에 메모리 블록 (MA2)이 선택된다. 그리고, 행 어드레스 신호 (R0)가 여전히 '0'이기 때문에, 메모리 블록 (MA2)의 워드 라인 (WL20)이 선택된다.
앞서 설명으로부터 알 수 있듯이, 리프레쉬 기준 신호 (RR)가 하이 레벨에서 로우 레벨로 천이할 때마다 리프레쉬 어드레스가 1만큼 순차적으로 증가된다. 이는 행 어드레스 신호들 (R3-R1)이 '110', '001', '101', '011' 그리고 '111'와 같은 순서로 순차적으로 변화됨을 의미한다. 행 어드레스 신호들 (R3-R1)이 '110', '001', '101', '011' 그리고 '111'와 같은 순서로 순차적으로 변화됨에 따라, 메모리 블록은 MA6-MA1-MA5-MA3-MA7와 같은 순서로 선택될 것이다. 이때, 앞서 설명된 바와 같이 선택된 메모리 블록들에 있어서, 행 어드레스 신호 (R0)이 '0'이기 때문에 동일한 위치에 있는 워드 라인들이 선택된다. 즉, 메모리 사이즈가 풀 사이즈인 경우, 워드 라인들은 WL00-WL40-WL20-WL60-WL10-WL50-WL30-WL70과 같은 순서로 선택될 것이다. 모든 메모리 블록들 (MA0-MA7)은 모든 워드 라인들이 선택될 때까지 앞서 설명된 바와 같은 순서로 선택될 것이다. 이 실시예에 있어서, 메모리 블록들 각각에는 2개의 워드 라인들이 배열된다고 가정하여 설명하였지만, 보다 많은 워드 라인들이 각 메모리 블록에 배열됨은 자명하다. 이러한 경우, 역시, 다른 워드 라인이 선택된다는 점을 제외하면 동일한 방식으로 메모리 블록들이 선택된다.
도 5b는 본 발명에 따른 반도체 메모리 장치의 메모리 사이즈가 하프 사이즈일 때 리프레쉬 동작을 설명하기 위한 타이밍도이다.
리프레쉬 어드레스 발생 회로 (140)의 출력 신호들 (A0-A3)이 모두 '0라고 가정하자. 이러한 가정 하에서, 본 발명에 따른 반도체 메모리 장치의 메모리 사이즈가 하프 사이즈일 때 (즉, 메모리 블록들 (MA0-MA4)이 사용될 때), 플래그 신호 (FLAG_1/2)는 하이 레벨이 되는 반면에 플래그 신호들 (FLAG_1/4, FLAG_1/8)은 로우 레벨이 된다. 플래그 신호 (FLAG_1/2)가 하이 레벨이기 때문에, 도 4의 NOR 게이트 (G11)의 출력 신호는 어드레스 신호 (A0)에 의해서 결정된다. 즉, 어드레스 신호 (A0)가 로우 레벨일 때, NOR 게이트 (G11)의 출력 신호는 로우 레벨이 된다. 어드레스 신호 (A0)가 하이 레벨일 때, NOR 게이트 (G11)의 출력 신호는 하이 레벨이 된다. 플래그 신호들 (FLAG_1/4, FLAG_1/8)이 로우이기 때문에, NOR 게이트들 (G13, G15)의 출력 신호들은 로우 레벨이 된다. 따라서, 어드레스 신호 (A0)가 로우 레벨일 때, NOR 게이트 (G16)는 하이-레벨 신호를 출력한다.
NOR 게이트 (G16)가 하이-레벨 신호를 출력함에 따라, 리프레쉬 메인 신호 (RM)는 리프레쉬 기준 신호 (RR)가 로우-하이 천이를 가질 때 로우 레벨에서 하이 레벨로 천이한다. 이와 동시에, 카운트 업 신호 (CNT_UP) 역시 로우 레벨에서 하이 레벨로 천이한다. 어드레스 정렬 회로 (150)는, t0 구간에서, 리프레쉬 메인 신호 (RM)의 로우-하이 천이에 응답하여 리프레쉬 어드레스 발생 회로 (140)의 출력을 행 디코더 회로 (170)로 전달한다. 이때, 하위 리프레쉬 어드레스 신호들 (A0-A2)은 메모리 블록들을 선택하기 위한 행 어드레스 신호들 (R3-R1)로서 선택되고, 나머지 리프레쉬 어드레스 신호 (A3)는 선택된 메모리 블록의 워드 라인을 선택하기 위한 행 어드레스 신호 (R0)로서 선택된다. 행 어드레스 신호들 (R3-R1)이 '000'이기 때문에 메모리 블록 (MA0)이 선택된다. 그리고, 행 어드레스 신호 (R0)이 '0'이 기 때문에, 메모리 블록 (MA0)의 워드 라인 (WL00)이 선택된다.
그 다음에, t0 구간에서, 리프레쉬 기준 신호 (RR)가 하이 레벨에서 로우 레벨로 천이함에 따라, 리프레쉬 메인 신호 (RM)는 역시 하이 레벨에서 로우 레벨로 천이한다. 이와 동시에, 카운트 업 신호 (CNT_UP) 역시 하이 레벨에서 로우 레벨로 천이한다. 리프레쉬 어드레스 발생 회로 (140)는 카운트 업 신호 (CNT_UP)의 하이-로우 천이에 동기되어 리프레쉬 어드레스 (A0-A3)를 1만큼 증가시킨다. 리프레쉬 어드레스가 1만큼 증가됨에 따라, 리프레쉬 어드레스 신호 (A0)의 값이 0에서 1로 변화된다. 어드레스 신호 (A0)가 하이 레벨일 때, 앞서 설명된 바와 같이, 도 4의 NOR 게이트 (G16)는 로우-레벨 신호를 출력한다. NOR 게이트 (G16)가 로우-레벨 신호를 출력함에 따라, NAND 게이트 (G10)는 리프레쉬 기준 신호 (RR)에 관계없이 하이-레벨 신호를 출력한다. 즉, 메모리 사이즈가 하프 사이즈이고 어드레스 신호 (A0)가 하이 레벨일 때, 리프레쉬 기준 신호 (RR)가 마스킹된다. 그러므로, 도 5b에 도시된 바와 같이, t1 구간에서 리프레쉬 메인 신호 (RM)는 로우 레벨로 유지된다. 리프레쉬 메인 신호 (RM)가 로우 레벨로 유지됨에 따라, t0 구간에서 생성된 리프레쉬 어드레스는 행 디코더 회로 (170)로 전달되지 않을 뿐만 아니라 행 인에이블 펄스 신호 (PWL)가 생성되지 않는다. 즉, 행 디코더 회로 (170)가 비활성화된다. 이는 t1 구간에서 워드 라인이 선택되지 않음을 의미한다. 이와 동시에, NOR 게이트 (G16)가 로우-레벨 신호를 출력하기 때문에, NAND 게이트 (G17)는 인버터 (INV21)를 통해 리프레쉬 기준 신호 (RR)를 NOR 게이트 (G18)로 전달한다. NOR 게이트 (G18)의 일 입력 단자 (즉, 인버터 (INV19)의 출력 신호)에 로우-레벨 신호가 인가되기 때문에, 카운트 업 신호 (CNT_UP)는 리프레쉬 기준 신호 (RR)의 천이에 동기되어 하이-로우 천이를 갖는다. 이는 t1 구간에서 리프레쉬 어드레스가 1만큼 다시 증가됨을 의미한다. 즉, 리프레쉬 어드레스 (A0-A3)는 '0100'가 된다.
이러한 방식에 따르면, 도 5b에 도시된 바와 같이, t2, t4, 그리고 t6 구간들에서 메모리 블록들 (MA2, MA1, MA3)이 각각 선택되는 반면에, t3, t5, 그리고 t7 구간들에서는 메모리 블록들 (MA6, MA5, MA7)이 선택되지 않는다. 메모리 사이즈가 하프 사이즈가 되는 경우, 8T의 리프레쉬 사이클 시간을 유지하기 위해서 리프레쉬 주기는 2T가 된다. 비록 메모리 사이즈가 하프 사이즈로 변경되고 리프레쉬 주기가 2T로 늘어나더라도, 도 5a 및 도 5b를 참조하면, 워드 라인들 (WL00, WL10, WL20, WL30)의 리프레쉬 사이클 시간은 8T로 일정하게 유지된다. 예를 들면, 메모리 사이즈가 풀 사이즈에서 하프 사이즈로 변경될 때, 풀 사이즈에서 선택된 워드 라인 (WL30)은 리프레쉬 사이클 시간이 8T가 될 때 하프 사이즈에서 다시 선택된다. 메모리 사이즈가 하프 사이즈에서 풀 사이즈로 변경될 때, 하프 사이즈에서 선택된 워드 라인 (WL30)은 리프레쉬 사이클 시간이 8T가 될 때 풀 사이즈에서 다시 선택된다.
도 5c는 본 발명에 따른 반도체 메모리 장치의 메모리 사이즈가 1/4 사이즈일 때 리프레쉬 동작을 설명하기 위한 타이밍도이다.
메모리 사이즈가 1/4 사이즈인 경우, 플래그 신호 (FLAG_1/4)는 하이 레벨이 되는 반면에 플래그 신호들 (FLAG_1/2, FLAG_1/8)은 로우 레벨이 된다. 플래그 신호 (FLAG_1/4)가 하이 레벨이기 때문에, 도 4의 NOR 게이트 (G13)의 출력 신호는 어드레스 신호들 (A0, A1)에 의해서 결정된다. 즉, 어드레스 신호들 (A0, A1)이 모두 로우 레벨일 때만, NOR 게이트 (G13)의 출력 신호는 로우 레벨이 된다. 어드레스 신호들 (A0, A1) 중 적어도 하나가 하이 레벨일 때, NOR 게이트 (G13)의 출력 신호는 하이 레벨이 된다. 그리고, 플래그 신호들 (FLAG_1/2, FLAG_1/8)이 로우이기 때문에, NOR 게이트들 (G11, G15)의 출력 신호들은 로우 레벨이 된다. 따라서, 어드레스 신호들 (A0, A1)이 모두 로우 레벨일 때만, NOR 게이트 (G16)는 하이-레벨 신호를 출력한다.
이러한 조건에 따르면, 도 5c에 도시된 바와 같이, t0 및 t4 구간들에서만 메모리 블록들 (MA0, MA1)이 각각 선택되고 나머지 구간들에서는 메모리 블록들이 선택되지 않는다. 메모리 블록이 선택되고 리프레쉬 어드레스가 생성되는 동작들은 앞서 설명된 것과 동일하게 수행되며, 그것에 대한 설명은 그러므로 생략된다. 메모리 사이즈가 1/4 사이즈가 되는 경우, 8T의 리프레쉬 사이클 시간을 유지하기 위해서 리프레쉬 주기는 4T가 된다. 비록 메모리 사이즈가 1/4 사이즈로 변경되고 리프레쉬 주기가 4T로 늘어나더라도, 도 5a 내지 도 5c를 참조하면, 워드 라인들 (WL00, WL10)리프레쉬 사이클 시간은 8T로 일정하게 유지된다.
예를 들면, 메모리 사이즈가 풀 사이즈에서 1/4 사이즈로 변경될 때, 풀 사이즈에서 선택된 메모리 블록의 워드 라인들은 리프레쉬 사이클 시간이 8T가 될 때마다 하프 사이즈에서 순차적으로 선택된다. 메모리 사이즈가 1/4 사이즈에서 풀 사이즈로 변경될 때, 1/4 사이즈에서 선택된 메모리 블록의 워드 라인들은 리프레쉬 사이클 시간이 8T가 될 때마다 풀 사이즈에서 순차적으로 선택된다. 또한, 메모 리 사이즈가 1/4 사이즈에서 1/2 사이즈로 변경될 때, 1/4 사이즈에서 선택된 메모리 블록의 워드 라인들은 리프레쉬 사이클 시간이 8T가 될 때마다 1/2 사이즈에서 순차적으로 선택된다.
도 5d는 본 발명에 따른 반도체 메모리 장치의 메모리 사이즈가 1/8 사이즈일 때 리프레쉬 동작을 설명하기 위한 타이밍도이다.
메모리 사이즈가 1/8 사이즈인 경우, 플래그 신호 (FLAG_1/8)는 하이 레벨이 되는 반면에 플래그 신호들 (FLAG_1/2, FLAG_1/4)은 로우 레벨이 된다. 플래그 신호 (FLAG_1/8)가 하이 레벨이기 때문에, 도 4의 NOR 게이트 (G15)의 출력 신호는 어드레스 신호들 (A0, A1, A2)에 의해서 결정된다. 즉, 어드레스 신호들 (A0, A1, A2)이 모두 로우 레벨일 때만, NOR 게이트 (G15)의 출력 신호는 로우 레벨이 된다. 어드레스 신호들 (A0, A1, A2) 중 적어도 하나가 하이 레벨일 때, NOR 게이트 (G15)의 출력 신호는 하이 레벨이 된다. 그리고, 플래그 신호들 (FLAG_1/2, FLAG_1/4)이 로우이기 때문에, NOR 게이트들 (G11, G13)의 출력 신호들은 로우 레벨이 된다. 따라서, 어드레스 신호들 (A0, A1, A2)이 모두 로우 레벨일 때만, NOR 게이트 (G16)는 하이-레벨 신호를 출력한다.
이러한 조건에 따르면, 도 5d에 도시된 바와 같이, t0 구간에서만 메모리 블록 (MA0)이 선택되고 나머지 구간들에서는 메모리 블록들이 선택되지 않는다. 메모리 블록이 선택되고 리프레쉬 어드레스가 생성되는 동작들은 앞서 설명된 것과 동일하게 수행되며, 그것에 대한 설명은 그러므로 생략된다. 메모리 사이즈가 1/8 사이즈가 되는 경우, 8T의 리프레쉬 사이클 시간을 유지하기 위해서 리프레쉬 주기는 8T가 된다. 비록 메모리 사이즈가 1/8 사이즈로 변경되고 리프레쉬 주기가 8T로 늘어나더라도, 도 5a 내지 도 5d를 참조하면, 워드 라인 (WL00)의 리프레쉬 사이클 시간은 8T로 일정하게 유지된다.
예를 들면, 메모리 사이즈가 풀 사이즈에서 1/8 사이즈로 변경될 때, 풀 사이즈에서 선택된 메모리 블록의 워드 라인들은 리프레쉬 사이클 시간이 8T가 될 때마다 1/8 사이즈에서 순차적으로 선택된다. 메모리 사이즈가 1/8 사이즈에서 풀 사이즈로 변경될 때, 1/8 사이즈에서 선택된 메모리 블록의 워드 라인들은 리프레쉬 사이클 시간이 8T가 될 때마다 풀 사이즈에서 순차적으로 선택된다. 또한, 메모리 사이즈가 1/8 사이즈에서 1/4 사이즈 또는 1/2 사이즈로 변경될 때, 1/8 사이즈에서 선택된 메모리 블록의 워드 라인들은 리프레쉬 사이클 시간이 8T가 될 때마다 1/2 또는 1/4 사이즈에서 순차적으로 선택된다.
도 2에 도시된 반도체 메모리 장치의 메모리 사이즈는 플래그 신호들 (FLAG_1/2, FLAG_1/4, FLAG_1/8)에 따라 4개의 사이즈들 (풀 사이즈, 하프 사이즈, 1/4 사이즈, 그리고 1/8 사이즈)로 자유롭게 변경될 수 있다. 또한, 본 발명에 따른 반도체 메모리 장치는 보다 많은 사이즈들을 갖도록 또는 보다 적은 사이즈들을 갖도록 설계될 수 있다. 예를 들면, 도 6에 도시된 바와 같이, 메모리 사이즈가 풀 사이즈, 하프 사이즈 그리고 1/4 사이즈로 변경될 수 있다. 동일한 리프레쉬 사이클 시간을 유지하기 위한 메모리 블록 및 워드 라인 선택 방식은 앞서 설명된 것과 동일하다. 도 6에 도시된 반도체 메모리 장치는 리프레쉬 제어기 (130)에 2개의 플래그 신호들 (FLAG_1/2, FLAG_1/4)과 2개의 하위 리프레쉬 어드레스 신호들 (A0, A1)이 사용된다는 점을 제외하면 도 2에 도시된 것과 실질적으로 동일하게 동작하며, 그것에 대한 설명은 그러므로 생략될 것이다. 게다가, 도 7에 도시된 바와 같이, 메모리 사이즈가 풀 사이즈 및 하프 사이즈로 변경되는 경우, 동일한 리프레쉬 사이클 시간을 유지하기 위한 메모리 블록 선택 방식은 앞서 설명된 것과 동일하다. 도 7에 도시된 반도체 메모리 장치는 리프레쉬 제어기 (130)에 하나의 플래그 신호 (FLAG_1/2)와 하나의 하위 리프레쉬 어드레스 신호 (A0)가 사용된다는 점을 제외하면 도 2에 도시된 것과 실질적으로 동일하게 동작하며, 그것에 대한 설명은 그러므로 생략될 것이다.
예시적인 실시예에 있어서, 2N 메모리 블록들을 선택하기 위한 리프레쉬 어드레스 신호들의 수는 N으로 설정되어 있다. 하지만, 2N 메모리 블록들을 선택하기 위한 리프레쉬 어드레스 신호들의 수가 N보다 적은 수로 설정될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 따라서, 2N 메모리 블록들을 선택하기 위한 리프레쉬 어드레스 신호들의 수는 예시적인 실시예들에 국한되지 않음은 자명하다.
이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.
상술한 바와 같이, 하위 리프레쉬 어드레스 신호들을 이용하여 메모리 블록 을 선택하고 나머지 리프레쉬 어드레스 신호들을 이용하여 선택된 메모리 블록의 워드 라인을 선택함으로써, 메모리 사이즈의 변경에 관계없이 일정한 리프레쉬 사이클 시간을 유지할 수 있다.

Claims (9)

  1. 메모리 사이즈가 가변되는 기능을 갖는 반도체 메모리 장치에 있어서:
    2N개의 메모리 블록들을 갖는 어레이와;
    리프레쉬 어드레스를 발생하는 리프레쉬 어드레스 발생 회로와; 그리고
    상기 리프레쉬 어드레스에 응답하여 상기 메모리 블록들을 선택하는 행 선택 회로를 포함하며,
    리프레쉬 동작 동안, 상기 행 선택 회로는, 동일한 위치에 있는 상기 메모리 블록들의 워드 라인들이 메모리 사이즈의 변경에 관계없이 동일한 주기로 선택되도록, 상기 리프레쉬 어드레스 중 N개 또는 그 보다 적은 수의 하위 어드레스 비트들에 응답하여 메모리 블록들을 선택하고 상기 리프레쉬 어드레스 중 나머지 어드레스 비트들에 응답하여 상기 선택된 메모리 블록의 워드 라인을 선택하며; 그리고
    메모리 사이즈가 1/2M(M=1∼N)의 사이즈로 감소될 때 리프레쉬 주기는 메모리 사이즈의 변경 이전의 주기보다 2M배 더 길어지는 것을 특징으로 하는 반도체 메모리 장치.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 반도체 메모리 장치는 DRAM 및 UtRAM 중 어느 하나인 것을 특징으로 하는 반도체 메모리 장치.
  4. 메모리 사이즈가 가변되는 기능을 갖는 반도체 메모리 장치에 있어서:
    2N개의 메모리 블록들을 갖는 어레이와;
    카운트 업 신호에 응답하여 리프레쉬 어드레스를 발생하는 리프레쉬 어드레스 발생 회로와;
    소정 주기를 갖는 리프레쉬 기준 신호, 선택된 메모리 사이즈를 나타내는 플래그 신호들, 그리고 상기 리프레쉬 어드레스 중 N개 또는 그 보다 적은 수의 하위 어드레스 비트들에 응답하여 리프레쉬 메인 신호 및 상기 카운트 업 신호를 발생하되, 메모리 사이즈가 1/2M (M=1∼N)의 사이즈로 감소될 때, 상기 리프레쉬 메인 신호는 상기 리프레쉬 기준 신호보다 2M배 더 긴 주기를 갖고 상기 카운트 업 신호는 상기 리프레쉬 기준 신호와 동일한 주기를 갖는 리프레쉬 제어기와; 그리고
    상기 리프레쉬 메인 신호의 활성화에 응답하여 동작하되, 리프레쉬 동작 동안, 동일한 위치에 있는 상기 메모리 블록들의 워드 라인들이 메모리 사이즈의 변경에 관계없이 동일한 주기로 선택되도록, 상기 N개 또는 그 보다 적은 수의 하위 어드레스 비트들에 응답하여 메모리 블록들을 선택하고 상기 리프레쉬 어드레스 중 나머지 어드레스 비트들에 응답하여 상기 선택된 메모리 블록의 워드 라인을 선택 하는 행 선택 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 리프레쉬 기준 신호의 주기는 메모리 사이즈의 변경시조차 일정하게 유지는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 4 항에 있어서,
    메모리 사이즈가 1/2M의 사이즈로 줄어드는 경우, 상기 리프레쉬 제어기는 상기 N개 또는 그 보다 적은 수의 하위 어드레스 비트들이 모두 '0'일때만 상기 리프레쉬 메인 신호로서 상기 리프레쉬 기준 신호를 출력하고 상기 N개 또는 그 보다 적은 수의 하위 어드레스 비트들 중 적어도 하나가 '1'일때 상기 리프레쉬 기준 신호를 마스킹하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 4 항에 있어서,
    상기 반도체 메모리 장치는 DRAM 및 UtRAM 중 어느 하나인 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 4 항에 있어서,
    상기 행 선택 회로는
    상기 리프레쉬 메인 신호의 활성화에 응답하여 동작하며, 블록 선택 정보로서 상기 N개 또는 그 보다 적은 수의 하위 어드레스 비트들을 그리고 워드 라인 선택 정보로서 상기 나머지 어드레스 비트들을 선택하는 어드레스 정렬기와; 그리고
    상기 리프레쉬 메인 신호가 활성화될 때, 상기 N개 또는 그 보다 적은 수의 하위 어드레스 비트들에 응답하여 상기 메모리 블록들을 선택하고 상기 나머지 어드레스 비트들에 응답하여 선택된 메모리 블록의 워드 라인을 선택하는 행 디코더 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 리프레쉬 기준 신호의 각 사이클에서, 상기 어드레스 정렬기는 상기 리프레쉬 메인 신호의 로우-하이 천이에 응답하여 리프레쉬 어드레스를 상기 행 디코더 회로로 전달하고, 상기 리프레쉬 어드레스 발생 회로는 상기 카운트 업 신호의 하이-로우 천이에 응답하여 상기 리프레쉬 어드레스를 증가시키는 것을 특징으로 하는 반도체 메모리 장치.
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4707244B2 (ja) * 2000-03-30 2011-06-22 ルネサスエレクトロニクス株式会社 半導体記憶装置および半導体装置
US7266032B2 (en) * 2005-09-30 2007-09-04 Infineon Technologies Ag Memory device having low Vpp current consumption
US7492656B2 (en) * 2006-04-28 2009-02-17 Mosaid Technologies Incorporated Dynamic random access memory with fully independent partial array refresh function
JP4869011B2 (ja) * 2006-09-29 2012-02-01 富士通セミコンダクター株式会社 メモリシステム
CN100456232C (zh) * 2007-03-19 2009-01-28 中国人民解放军国防科学技术大学 针对流处理的存储访问与调度装置
KR101197273B1 (ko) * 2011-01-27 2012-11-05 에스케이하이닉스 주식회사 리프레쉬회로
KR102003851B1 (ko) * 2012-08-31 2019-10-01 에스케이하이닉스 주식회사 메모리 및 이를 포함하는 메모리 시스템
CN104516929B (zh) 2013-09-27 2019-07-19 伊姆西公司 用于文件系统的方法和装置
KR102185871B1 (ko) 2014-01-23 2020-12-02 삼성전자주식회사 부분 칩과 이를 포함하는 시스템
KR102299352B1 (ko) * 2015-02-02 2021-09-08 에스케이하이닉스 주식회사 반도체 장치 및 그의 구동방법
US9892778B1 (en) * 2016-12-15 2018-02-13 SK Hynix Inc. Memory device, memory system including the same, operation method of the memory system
KR20230099077A (ko) * 2021-12-27 2023-07-04 에스케이하이닉스 주식회사 리프레시 동작의 파워공급을 제어하기 위한 장치 및 방법

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5890198A (en) * 1996-10-22 1999-03-30 Micron Technology, Inc. Intelligent refresh controller for dynamic memory devices
KR100276386B1 (ko) 1997-12-06 2001-01-15 윤종용 반도체메모리장치의리프레시방법및회로
KR100381966B1 (ko) * 1998-12-28 2004-03-22 주식회사 하이닉스반도체 반도체메모리장치및그구동방법
US6570801B2 (en) * 2000-10-27 2003-05-27 Kabushiki Kaisha Toshiba Semiconductor memory having refresh function
JP4768163B2 (ja) * 2001-08-03 2011-09-07 富士通セミコンダクター株式会社 半導体メモリ

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