CN100456232C - 针对流处理的存储访问与调度装置 - Google Patents
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Abstract
本发明公开了一种针对流处理的存储访问与调度装置，它包括由地址生成层和访存序列重排序层组成的两条访存流通道以及DDR控制器层，访存流通道在流控制器的控制下可同时进行访存操作；每个访存流通道中的地址生成层用来将记录为单位的流分解成以单个访存元素为序列的流，访存序列重排序层将地址生成层产生出来的离散地址序列重新进行整理排列，使其尽可能的组织成连续的访存地址序列，所述DDR控制器层内设有存储调度操作机构，用来将发送给DDR控制层的访存地址请求分解成一系列访存操作，对访存序列进行重新调度。本发明能够使硬件具有简单、面积小、功耗低等优点、同时为上层存储层次结构提供充足的访存带宽以获得较高访存性能。
Description
技术领域
本发明主要涉及到微处理器设计中的存储访问技术领域，特指一种针对流处理的存储访问与调度装置。
背景技术
流处理器结构是一类针对流应用能高效处理的SIMD类型的处理器结构。流应用对带宽有很高要求，其数据有量大、持续流入且较少重用等特点。流处理器核心处理部件为一系列并行工作的计算群。其处理单位为流(stream)，流由一些有序同构的记录(record)组成，组成记录的则是一系列相关的数据元素(element)，其中一个数据元素为一个字，记录内部的数据元素在存储器中是连续存放的。存储控制器是流处理器中至关重要的部件，主要负责从流控制器和主机接收访存请求，生成访存地址，有效控制外部DRAM数据读取等工作，是流处理器和主处理器与外部存储器的共同接口部件。其为用户提供了三条可用的访存通道：两个流访问通道和一个标量处理机访问通道。两个流访问通道能够支持两个访存流并行工作，通过访存序列重排序、存储调度等技术能够大幅度提高存储控制器的数据传输效率，为上层单元提供充足的片外访存带宽；标量处理机访问通道为流处理器和标量处理机之间的数据通讯提供了高带宽的批量传输通道。
发明内容
本发明要解决的技术问题就在于：针对现有技术存在的技术问题，本发明提供一种能够使硬件具有简单、面积小、功耗低等优点、同时为上层存储层次结构提供充足的访存带宽以获得较高访存性能的针对流处理的存储访问与调度装置。
为解决上述技术问题，本发明提出的解决方案为：一种针对流处理的存储访问与调度装置，其特征在于：它包括由地址生成层和访存序列重排序层组成的两条访存流通道以及DDR控制器层，访存流通道在流控制器的控制下可同时进行访存操作；每个访存流通道中的地址生成层用来将记录为单位的流分解成以单个访存元素为序列的流，访存序列重排序层将地址生成层产生出来的离散地址序列重新进行整理排列，使其组织成连续的访存地址序列，所述DDR控制器层内设有存储调度机构，用来将发送给DDR控制层的访存地址请求分解成访存操作，对访存序列进行重新调度。
所述存储调度机构包括体缓冲、预充管理器、行仲裁器、列仲裁器和地址仲裁器，其中体缓冲是一个动态优先级FIFO并使用队列结构，根据调度策略，优先级无法在访存请求入队时确定，是动态变化的；预充管理器用来在体缓冲里不存在任何对该DDR中的物理存储体bank活跃行的访问的时候，对该物理存储体bank进行预充，预充管理器中保留有该物理存储体bank当前活跃行的信息，预充管理器查找物理存储体bank对应的队列中的各种请求，如果发现没有对当前活跃的行的请求，那么就对这个物理存储体bank进行预充，地址仲裁器根据保存在预充管理器中间的当前活跃行的信息，将地址信息发到DRAM中，地址信息中包含有预充启动信息，预充完成之后该物理存储体bank即处于空闲(idle)状态，可以进行行激活操作；行仲裁器用来在物理存储体bank被预充之后，最早进入该物理存储体bank的访问所请求的行将被激活，行仲裁器应当知道当前物理存储体bank处于什么状态，当一个物理存储体bank被预充之后，没有活跃的行，行仲裁器就会选择一个行，并将其激活，激活后该物理存储体bank就处于活跃(active)状态；列仲裁器在最早对活跃行进行请求的访问的列操作将被执行；地址仲裁器预充和行激活都早于列访问，当有多个行激活可以选择的时候，地址仲裁器会选择最早被访问的那个行进行激活。
所述DDR控制器层内设有软件可见的采样时刻寄存器和同步时钟寄存器，通过设置采样时刻寄存器确定在哪一拍进行数据采样，通过设置同步时钟寄存器选择一种相位的时钟作为同步时钟对输入数据进行同步，采样时刻寄存器和同步时钟寄存器都为软件可见的全局编址寄存器。
与现有技术相比，本发明的优点就在于：
1、本发明为访存提供了两条访存通道、三种访存模式，为用户编程作了灵活有效的硬件支持；
2、本发明使用简洁有效的结构调度优化访存序列，有效地提高了访存效率；
3、本发明采用配置非常灵活的软件硬件结合方式对DDR SDRAM读接口逻辑中的数据采样，降低了芯片面积和功耗；
4、本发明为流处理器和主机之间通信提供了快速有效的通道。
附图说明
图1是存储控制系统在整个流处理器中的位置示意图；
图2是存储控制器两条独立访存通道的示意图；
图3是DDR控制器中存储调度结构的示意图；
图4是DDR控制器读接口逻辑中数据采样逻辑的结构示意图。
具体实施方式
本发明的一种针对流处理的存储访问与调度装置，其特征在于：它包括由地址生成层和访存序列重排序层组成的两条访存流通道以及DDR控制器层，访存流通道在流控制器的控制下可同时进行访存操作；每个访存流通道中的地址生成层用来将记录为单位的流分解成以单个访存元素为序列的流，访存序列重排序层将地址生成层产生出来的离散地址序列重新进行整理排列，使其尽可能的组织成连续的访存地址序列，所述DDR控制器层内设有存储调度机构，用来将发送给DDR控制层的访存地址请求分解成一系列访存操作，对访存序列进行重新调度。存储调度机构包括体缓冲、预充管理器、行仲裁器、列仲裁器和地址仲裁器，其中体缓冲是一个动态优先级FIFO并使用队列结构，根据调度策略，优先级无法在访存请求入队时确定，是动态变化的；预充管理器用来在体缓冲里不存在任何对该DDR中的物理存储体bank活跃行的访问的时候，对该物理存储体bank进行预充，预充管理器中保留有该物理存储体bank当前活跃行的信息，它查找物理存储体bank对应的队列中的各种请求，如果发现没有对当前活跃的行的请求，那么就对这个物理存储体bank进行预充，地址仲裁器根据保存在它中间的当前活跃行的信息，将地址信息发到DRAM中，地址信息中包含有预充启动信息，预充完成之后该物理存储体bank即处于空闲(idle)状态，可以进行行激活操作；行仲裁器用来在物理存储体bank被预充之后，最早进入该物理存储体bank的访问所请求的行将被激活，行仲裁器应当知道当前物理存储体bank处于什么状态，当一个物理存储体bank被预充之后，没有活跃的行，行仲裁器就会选择一个行，并将其激活，激活后该物理存储体bank就处于活跃(active)状态；列仲裁器在最早对活跃行进行请求的访问的列操作将被执行；地址仲裁器预充和行激活一般都早于列访问，当有多个行激活可以选择的时候，地址仲裁器会选择最早被访问的那个行进行激活。DDR控制器层内设有软件可见的采样时刻寄存器和同步时钟寄存器，通过设置采样时刻寄存器确定在哪一拍进行数据采样，通过设置同步时钟寄存器选择一种相位的时钟作为同步时钟对输入数据进行同步，采样时刻寄存器和同步时钟寄存器都为软件可见的全局编址寄存器。
其中，本发明的提供两条软件可见的访存流通道，支持三种访存模式，根据通道状态软件选择空闲通道进行流访存操作，流通道生成的访存地址序列通过访存地址重排技术进行了访存地址连续性的初步整合，然后再通过存储调度技术进一步重排使得访存地址序列更适合DDR存储器的访存特性后进行存储器访问。每个访存流通道都含有一个包括三种适合流处理的地址生成方式的地址产生器作为地址产生层、一套访存序列重排序机制作为访存序列重排序层。在访存请求进入外部DDR存储器之前还有一套存储调度结构对访存序列进行重新调度，对片外DRAM数据采用了采样点可配置的采样技术。
地址产生器负责将记录为单位的流分解成以单个访存元素为序列的流。根据访存模式的不同，流记录的分解方式和过程也各有不同。由于流处理器的处理对象是经过特殊组织的流，与普通微处理器的处理对象为单个数据元素不同，因此许多微处理器上的访存方式不能够直接应用于流处理器，在分析总结了流应用和普通应用特点的基础上，流处理器设计了跨步、位反和索引三种访存方式，为用户设计更适合于应用特点的程序提供了很好的硬件支持，是流处理器在某些应用领域的性能优于普通微处理器的重要因素之一。
访存序列重排机制将地址产生器产生出来的离散的地址序列重新进行整理排列，使其尽可能的组织成连续的访存地址序列，以期最大限度的利用片外DDR存储器的burst访问特性。
存储调度操作是针对访存操作而言的重排序方法。一个访存地址请求发送到DDR控制器时，会被分解成一系列的访存操作。当今DDR存储器的访存操作主要包括预充(precharge)、行激活(row activate)和列访问(column access)。由于访存地址的不连续性，导致一个流的访存操作序列也呈现离散状态，如果不对这些访存操作进行重新调度而直接按照串行方式发送到外部存储器，那么就会出现DRAM页面频繁切换的情况，将极大的浪费了DDR存储器所能够提供的带宽。通过对访存操作的重新调度，将对相同页面的访存操作最大限度的调度到一起能够有效的避免页面频繁切换的情况，能够极大的提高访存效率，增加有效访存带宽。
采样点可配置的DRAM数据采样方法则解决了片内DDR SDRAM数据采样逻辑板级延时的不确定性，在满足硬件实现简单、面积小、功耗低的条件下，以较高性能的设计正确实现了数据的采样。该方法提供软件可见的采样时刻寄存器和同步时钟寄存器，通过设置采样时刻寄存器确定在哪一拍进行数据采样，通过设置同步时钟寄存器选择一种相位的时钟作为同步时钟对输入数据进行同步。
以下将结合附图和具体实施例对本发明做进一步详细说明。
图1是本发明的存储控制系统在整个流处理器中的位置图。虚线框中即为存储控制系统。逻辑上可以划分为地址生成层、访存序列重排序层和DDR控制器层。流寄存器文件(SRF)与存储控制器有两条通道，在流控制器的控制下可以同时进行访存操作。在与流控制器交互后，主机接口接收的主机访存请求直接送往存储控制器的DDR控制器层进行访存操作，实现主机和流控制器直接的数据交互。
图2是存储控制器中两条独立的访存通道图。从该图中我们可以看到，每一条通道中都有一个地址产生器逻辑，它负责将在SRF中以记录为单位的流分解成以单个元素为单位的访存序列。地址生成的方式有三种：跨步方式、位反方式和和索引方式。软件根据程序特点选择合适的地址生成方式，以最大限度的开发访存效率。每个地址产生器内部都包含有一组偏移地址寄存器OFFSET寄存器组，该偏移地址寄存器组的寄存器数目与计算群的个数相对应，控制逻辑控制其按照一定的顺序产生偏移地址。
访存序列重排序结构的功能是将地址产生器生成的离散地址序列进行初步的整理，使得相邻访存地址在空间上尽量连续以期合理利用外部DDR存储器的burst传输特性。
图3是是DDR控制器中存储调度结构图。存储调度结构主要由五个部分构成：体缓冲、预充管理器、行仲裁器、列仲裁器和地址仲裁器。左部灰色区域是体缓冲结构图。体缓冲实质上是一个动态优先级FIFO。由于在随后讲到的调度策略中需要使用到访存到达的先后顺序信息，所以体缓冲使用队列结构。根据调度策略，优先级无法在访存请求入队时确定，是动态变化的。有可能是队列中某个元素优先出队，而非队列头部元素。从图中可以看到，每一个存储体中有n个体缓冲(体缓冲数目与DRAM内部物理存储体bank数目相对应)，在实现时为了充分利用空间，可以只使用一个体缓冲，根据超体内部体号进行索引。
预充管理器、行仲裁器、列仲裁器和地址仲裁的工作状态跟它们具体采用的调度策略有关。下面对它们的功能及可能采取的策略进行举例说明：
①预充管理器：open page(调度策略的一种，下同，更多的调度策略请参照附表1)。当体缓冲里不存在任何对该物理存储体bank活跃行的访问的时候，对该物理存储体bank进行预充。
预充管理器中保留有该物理存储体bank当前活跃行的信息，它查找物理存储体bank对应的队列中的各种请求，如果发现没有对当前活跃的行的请求，那么就对这个物理存储体bank进行预充。地址仲裁器根据保存在它中间的当前活跃行的信息，将地址信息发到DRAM中，地址信息中包含有预充启动信息。预充完成之后该物理存储体bank即处于空闲(idle)状态，可以进行行激活操作。
②行仲裁器：ordered。当物理存储体bank被预充之后，最早进入该物理存储体bank的访问所请求的行将被激活。
行仲裁器应当知道当前物理存储体bank处于什么状态，当一个物理存储体bank被预充之后，没有活跃的行，行仲裁器就会选择一个行，并将其激活。激活后该物理存储体bank就处于活跃(active)状态。
③列仲裁器：ordered。最早对活跃行进行请求的访问的列操作将被执行。
④地址仲裁器：row-first。预充和行激活一般都早于列访问。当有多个行激活可以选择的时候，地址仲裁器会选择最早被访问的那个行进行激活。
更多的调度策略参照表1。
| 仲裁策略 | 仲裁器 | 描述 |
| In-order | Precharge，Row，column | 最先到的访问所对应的DRAM操作才会被执行。许多存储控制器都使用这种策略，但是比起能对所有访问进行前瞻的策略来，它的性能较低下 |
| Priority | Precharge，row，column | 所有准备好的访问请求中，拥有最高优先权的请求得到满足。有三种可能的优先权调度策略：①ordered，越早到来的访问请求拥有越高的优先权；②age-threshold，比阈值年龄老的访问请求获得更高的优先权；③load-over-store，load访问请求拥有更高的优先权。Age-threshold可以避免产生饿死的现象，但是比ordered方法要求更高的重新排序要求。Load-over-store通过减少load延迟以减少处理器因为流数据得不到满足而产生的停顿。 |
| Open | Precharge | 一个bank进行预充当且仅当在这个bank中没有对当前有效行的访问请求但是却有对其他行的访问请求。这种策略在访问的请求有明显的行局部性的时候很有效：即将进行的访问请求访问的行很有可能就是前面的访问请求所访问的行。 |
| Closed | Precharge | 一个bank中只要没有对当前有效行的访问请求就进行预充。如果访问请求不具备明显的行局部性，那么这种策略是比较有效的。 |
| Mostpending | Row，column | 对拥有最多的未决访问的行(列)的访问将被选择。这种策略保证可能拥有最高的列访问率的行被激活，而同时允许其他的行积累更多的未决访问请求。通过选择列访问请求访问呼声最高的行以保证该bank会尽快被释放而使得其他请求得以继续。这种策略可以结合前面提到的优先级策略的一种来避免饿死现象 |
访存地址重排序逻辑与存储调度结构相互配合的结果是很好的整合了离散的访存元素，为利用存储器的访存带宽提供了有效途径。
图4所示为DDR控制器读接口逻辑中数据采样逻辑的结构图。在DDR SDRAM数据采样逻辑中，提供软件可见的采样时刻寄存器和同步时钟寄存器，通过设置采样时刻寄存器确定在哪一拍进行数据采样，通过设置同步时钟寄存器选择一种相位的时钟作为同步时钟对输入数据进行同步。采样时刻寄存器和同步时钟寄存器都为软件可见的全局编址寄存器，在进行正常DDR SDRAM操作之前，必须先选择正确的参数对这两个寄存器进行配置。由于板上延时的不确定性，在系统调试时，我们对采样时刻寄存器和同步时钟寄存器应该设什么值并不清楚，必须用软件对每种可能的设置进行写读比较，读出数据正确的参数配置可以固定下来使用。
Claims (3)
1、一种针对流处理的存储访问与调度装置，其特征在于：它包括由地址生成层和访存序列重排序层组成的两条访存流通道以及DDR控制器层，访存流通道在流控制器的控制下可同时进行访存操作；每个访存流通道中的地址生成层用来将记录为单位的流分解成以单个访存元素为序列的流，访存序列重排序层将地址生成层产生出来的离散地址序列重新进行整理排列，使其组织成连续的访存地址序列，所述DDR控制器层内设有存储调度机构，用来将发送给DDR控制层的访存地址请求分解成访存操作，对访存序列进行重新调度。
2、根据权利1所述的针对流处理的存储访问与调度装置，其特征在于：所述存储调度机构包括体缓冲、预充管理器、行仲裁器、列仲裁器和地址仲裁器，其中体缓冲是一个动态优先级FIFO并使用队列结构，根据调度策略，优先级无法在访存请求入队时确定，是动态变化的；预充管理器用来在体缓冲里不存在任何对该DDR中的物理存储体bank活跃行的访问的时候，对该物理存储体bank进行预充，预充管理器中保留有该物理存储体bank当前活跃行的信息，预充管理器查找物理存储体bank对应的队列中的各种请求，如果发现没有对当前活跃的行的请求，那么就对这个物理存储体bank进行预充，地址仲裁器根据保存在预充管理器中间的当前活跃行的信息，将地址信息发到DRAM中，地址信息中包含有预充启动信息，预充完成之后该物理存储体bank即处于空闲状态，可以进行行激活操作；行仲裁器用来在物理存储体bank被预充之后，最早进入该物理存储体bank的访问所请求的行将被激活，行仲裁器应当知道当前物理存储体bank处于什么状态，当一个物理存储体bank被预充之后，没有活跃的行，行仲裁器就会选择一个行，并将其激活，激活后该物理存储体bank就处于活跃状态；列仲裁器在最早对活跃行进行请求的访问的列操作将被执行；地址仲裁器预充和行激活都早于列访问，当有多个行激活可以选择的时候，地址仲裁器会选择最早被访问的那个行进行激活。
3、根据权利1或2所述的针对流处理的存储访问与调度装置，其特征在于：所述DDR控制器层内设有软件可见的采样时刻寄存器和同步时钟寄存器，通过设置采样时刻寄存器确定在哪一拍进行数据采样，通过设置同步时钟寄存器选择一种相位的时钟作为同步时钟对输入数据进行同步，采样时刻寄存器和同步时钟寄存器都为软件可见的全局编址寄存器。
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