CN100541656C - 具有可变存储大小的半导体存储器及其刷新方法 - Google Patents

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Abstract

一种半导体存储设备，可在全容量模式下和至少一种减少容量模式下操作，并且包括具有多个存储块的存储器阵列，所述每一个存储块具有至少一个字线。地址生成电路生成具有逻辑值的第一多位地址信号，所述逻辑值在每一个连续的刷新周期内顺序地递增一。地址排序电路接收所述第一多位地址信号并输出第二多位地址信号，在所述地址排序电路中，所述第一多位地址信号的一个或多个最低有效位排列在所述第二多位地址信号中以指示所述存储器阵列中的存储块，所述第一多位地址信号的其余位排列在所述第二多位地址中以指示所选的存储块中的字线。依照所述第二多位地址信号刷新所述存储器阵列的字线。

Description

具有可变存储大小的半导体存储器及其刷新方法
技术领域
本发明总体涉及半导体存储器以及刷新半导体存储器的存储单元的方法。更具体地说，本发明涉及具有可变存储大小的半导体存储器以及刷新这样的存储器的存储单元的方法。
背景技术
公知一种可变大小的半导体存储设备，在所述存储设备中可有选择地利用所述设备中所包含的所有的存储块或存储块的子集。一种这样的存储设备是单晶体管RAM(UtRAM)，也称为伪SRAM(PSRAM)，它由DRAM单元配置而成，不过带有SRAM接口。例如，在全存储模式下操作的16兆位(16M)的UtRAM能发挥16M的SRAM的功能，而在半存储模式下操作的同样的16M的UtRAM能发挥8M的SRAM的功能。
很大程度上由于成本的原因，有时候最好是通过使用在半存储模式下操作的16M的UtRAM来实现8M的SRAM。此外，如已建议的，所述UtRAM允许在设置存储器大小方面的灵活性。改变UtRAM的大小/容量公知为“减少存储大小模式”(RMS模式)。在所述存储设备操作期间可随时建立RMS模式。
由于UtRAM包含DRAM单元，因此必须周期地刷新所述存储单元以维持存储数据的完整性。正如通过举例所最佳解释的那样，这种刷新要求引发了何时使用所述RMS模式的问题。假定所述UtRAM包含两个存储块，其中在全存储模式下两个存储块均被使用，并且在半存储模式下仅有一个存储块被使用。还假设在所述第一存储块中排列有四个字线(定为0，1，2和3)，而在所述第二存储块中排列有另外四个字线(定为4，5，6和7)。在全存储模式的刷新操作中，依照次序(0至7)顺序地选择所述字线。这在通过图1的时序图延伸的垂直线的左侧示出。如图所示，在第一脉冲波形中，在每一个连续的刷新周期T期间按(0，1，2，3，4，5，6，7)的顺序逐一选择字线。总设计刷新周期为8T。
仍参照图1的顶部脉冲波形，假设在刷新操作期间选择了最后一个字线(7)之后所述存储设备变为半存储模式。如图所示，在垂直线的右侧，在半存储模式期间只有一半的字线(0，1，2，3)被按顺序地逐一选择。注意，每个连续的选择都发生在2T的时间间隔。这是因为设计限制要求总刷新周期保持在8T。在这种情况下就出现了问题，因为在存储模式的变换期间第四字线(3)的有效刷新周期是12T。这超出了8T的设计刷新周期，这意味着第四字线的存储单元中包含的数据可能会丢失。
图1的其余脉冲波形分别代表七种其他可能的实例，在这些实例中，存储设备可以切换到半存储模式。正如在附图中所看到的，存在多种指定字线的有效刷新周期超出8T的设计刷新周期的情形。
如图2所示，当从半存储模式切换至全存储模式时也会出现这种问题。例如，如图2的顶部脉冲波形所示的，如果在选择第四个字线(3)之后存储模式由半模式切换为全模式，那么第一字线(0)的有效刷新周期就变为12T。这再次超过了8T的设计刷新周期。
发明内容
根据本发明的第一方面，提供了一种可在全存储容量模式下和至少一个减少存储容量模式下操作的存储设备。所述存储设备包括：存储器阵列，包含多个字线；刷新基准信号生成器，用于生成刷新基准信号脉冲；和行选择电路，响应于所述刷新基准信号脉冲，所述行选择电路在至少全容量模式的连续的刷新操作期间非顺序地选择所述字线。
根据本发明的另一方面，提供了一种半导体存储设备，其包括：存储器阵列，具有多个存储块，每一个存储器块都具有至少一个字线；和刷新电路，可在全存储模式和减少存储模式下操作。在所述全存储模式下，所述刷新电路在每一个连续的恒定刷新周期期间将刷新信号施加到所有的字线上，而在所述减少存储模式下，所述刷新电路在每一个连续的恒定刷新周期期间将刷新信号施加到所述字线的子集上。在每一个从所述全存储模式到所述减少存储模式的变换过程中，在所述恒定刷新周期内，字线的所有子集接收刷新信号。
根据本发明的又一方面，提供了一种能在全容量模式下和至少一种减少容量模式下操作的半导体存储设备。所述存储设备包括：存储器阵列，包含多个存储块，所述每一个存储块都具有至少一个字线；和地址生成电路，用于生成具有逻辑值的第一多位地址信号，所述逻辑值在每一个连续的刷新周期内顺序地递增一。所述存储设备还包括地址排序电路，该电路接收所述第一多位地址信号并输出第二多位地址信号，在所述地址排序电路中，所述第一多位地址信号的一个或多个最低有效位排列在所述第二多位地址信号中以指示所述存储器阵列中的存储块，而所述第一多位地址信号的其余位排列在所述第二多位地址中以指示所选的存储块中的字线。所述存储设备还包括行解码器，所述行解码器接收所述第二多位地址信号并在刷新操作期间依照所述第二多位地址选择至少一个字线。
根据本发明的又一方面，提供了一种能在全存储容量模式和N减少存储容量模式下操作的存储设备，其中N是1或更大的整数。所述存储设备包括：存储器阵列，具有2N个存储块，每一个存储块具有至少一个字线，其中m是2N或更大的整数；和刷新基准信号生成器，用于生成周期为T的刷新基准信号脉冲。所述存储设备还包括刷新地址生成电路，用于生成具有位A0，A1，...，An的第一n位地址信号，其中n是大于或等于N的整数，并且在所述刷新基准脉冲信号的每一个周期T，所述n位地址信号的逻辑值顺序地递增一。所述存储设备还包括：刷新控制器，用于依据模式控制信号和第一地址信号的位A0...A(N-1)生成刷新主信号；和地址转换器，用于生成具有位R0，R1，...，Rn的第二n位地址信号，其中以所述刷新主信号的时序生成第二并行n位地址信号，将第一并行n位地址信号的位A0...A(N-1)分别作为第二n位地址信号的位Rn...R(n-(N-1))输出，并将第一n位地址信号的位A(N)...An分别作为第二n位并行信号的位R0...R(n-(N-2))输出。所述存储设备的行解码器依据以所述刷新主信号的时序的第二n位并行信号寻址存储器阵列的字线。
根据本发明的另一方面，提供了一种刷新半导体存储设备的方法，所述半导体存储设备具有多个存储块并且在多个存储块的每一个中有至少一个字线，所述存储设备可在全容量存储模式下操作，在该模式中所有存储块均被使用，所述存储设备也可在至少一种减少容量存储模式下操作，在该模式下不是所有存储块都被使用。所述方法包括下述步骤：生成具有逻辑值的多位地址信号，所述逻辑值在每一个连续的刷新周期内递增一；依据所述多位地址信号的至少一个最低有效位选择至少一个将被刷新的存储块；依据所述多位地址信号的其余位在所选的存储块中选择至少一个字线；以及刷新在所述全容量模式下和至少一个减少容量存储模式的每一个下所选的存储块中所选的字线。
根据本发明的又一方面，提供了一种刷新半导体存储设备的方法，所述半导体存储设备具有多个存储块并且所述多个存储块中的每一个中至少有一个字线，所述存储器可在全容量存储模式下操作，在该模式中所有的存储块都被使用，所述存储器也可在至少一种减少容量存储模式下操作，在该模式中不是所有的存储块都被使用。所述方法包括下述步骤：生成刷新基准信号脉冲；并且响应于所述刷新基准信号脉冲在至少全容量模式下在连续的刷新操作期间非顺序地选择所述字线；以及在至少一个减少容量存储模式下在连续的刷新操作期间非顺序地选择所述字线。
根据本发明地另一方面，提供了一种刷新能在全存储容量模式和N减少存储容量模式下操作的半导体存储设备的方法，其中N是1或更大的整数，所述存储设备包括具有2N个存储块的存储器阵列，每一个存储块具有至少一个字线，其中m是2N或更大的整数。所述方法包括下述步骤：生成周期为T的刷新基准信号脉冲；生成具有位A0，A1，...，An的第一n位地址信号，其中n是大于或等于N的整数，以及在所述刷新基准脉冲信号的每一个周期T所述n位地址信号的逻辑值顺序地递增一。所述方法还包括下述步骤：依据模式控制信号和第一地址信号的位A0...A(N-1)生成刷新主信号；并生成具有位R0，R1，...，Rn的第二n位地址信号，其中以所述刷新主信号的时序生成第二并行n位地址信号，将第一并行n位地址信号的位A0...A(N-1)分别作为第二n位地址信号的位Rn...R(n-(N-1))输出，以及将第一n位地址信号的位A(N)...An分别作为第二n位并行信号的位R0...R(n-(N-2))输出。依据以所述刷新主信号的时序的第二n位并行信号寻址存储器阵列的字线。
附图说明
参照附图，从下面的详细描述中本发明的不同的特征和优点会变得十分显而易见，在所述附图中：
图1是从全存储模式变换到半存储模式的常规存储设备的时序图；
图2是从半存储模式变换到全存储模式的常规存储设备的时序图；
图3是根据本发明的一个实施例的半导体存储设备的框图；
图4描述了根据本发明的一个实施例的存储块结构；
图5是根据本发明的一个实施例的刷新控制器的电路图；
图6是根据本发明的一个实施例的在全存储模式下操作的存储设备的时序图；
图7是根据本发明的一个实施例的在半(1/2)存储模式下操作的存储设备的时序图；
图8是根据本发明的一个实施例的在四分之一(1/4)存储模式下操作的存储设备的时序图；
图9是根据本发明的一个实施例的在八分之一(1/8)存储模式下操作的存储设备的时序图；
图10是根据本发明的另一个实施例的半导体存储设备的框图；
图11是根据本发明的又一个实施例的半导体存储设备的框图；
图12是根据本发明的一个实施例的存储设备从全存储模式向半存储模式变换的时序图；
图13是根据本发明的一个实施例的存储设备从半存储模式向全存储模式变换的时序图。
具体实施方式
现在将参照几个非限定性的优选实施例来详细描述本发明。
参照图3、4和5来描述根据本发明的一个非限定性的实施例的半导体存储设备。该实施例能够有选择地在四种存储模式，即，全存储模式，半(1/2)存储模式，四分之一(1/4)存储模式，和八分之一(1/8)存储模式之一下操作。
如图所示，图3的存储设备包括存储器阵列110，刷新基准信号生成器电路120，刷新控制器130，刷新地址生成器电路140，地址排序器电路150，行使能脉冲生成器电路160，行解码器电路170，以及感测放大器(SA)电路180。
所述存储器阵列110与多个位线BL0-BLn相连，所述位线依次与所述感测放大器180相连。此外，如图4所示意性说明的，本实施例所述存储器阵列110被划分为十六(16)个存储块MA0-MA15。多个字线WL0-WLm中的至少一个被连接到所述存储块MA0-MA15的每一个。在该实施例中，WL0同存储块MA0和MA8相连，WL1同存储块MA1和MA9相连，WL2同存储块MA2和MA10相连，WL3同存储块MA3和MA11相连，WL4同存储块MA4和MA12相连，WL5同存储块MA5和MA13相连，WL6同存储块MA6和MA14相连，WL7同存储块MA7和MA15相连。
在全存储模式下，利用所有的存储块MA0-MA15，因此在刷新操作过程中要使用所有的字线WL0-WL7。在半存储模式下，利用一半的存储块MA0-MA3和MA8-MA11，并且在刷新操作过程中要使用字线WL0-WL3。在四分之一存储模式下，利用四分之一的存储块MA0-MA1和MA8-MA9，并且在刷新操作过程中要使用字线WL1和WL2。最后，在八分之一存储模式，利用八分之一的存储块MA0和MA8，并且在刷新操作过程中要使用字线WL0。
所述刷新基准信号生成器120生成施加到所述刷新控制器130的刷新基准信号RR。在这个例子中，刷新控制器130可由计数器或振荡器来实现，而刷新基准信号RR就是一种不管在设备的何种存储模式下都具有固定周期的恒定的时钟信号。然而，作为本领域的技术人员可以理解的是，所述刷新基准信号RR的周期也可以随着设备的存储模式而有选择地变化。
除刷新基准信号RR外，刷新控制器130还从所述刷新地址生成器140输出的地址信号位A0-An中接收三个最低有效位A0，A1和A2。此外，刷新控制器130接收模式设置标志信号(FLAG_1/2，FLAG_1/4，以及FLAG_1/8)，并输出增加计数(count-up)信号CNT_UP以及刷新主信号RM。如稍后更加详细解释的那样，当所述标志信号FLAG_1/2，FLAG_1/4，以及FLAG_1/8均非激活(inactive)时，所述刷新控制器130输出刷新主信号RM，在不考虑刷新地址信号A0-A2的情况下所述RM信号与刷新基准信号RR相同。另一方面，当所述标志信号FLAG_1/2，FLAG_1/4，以及FLAG_1/8中的任意一个激活时，所述刷新控制器130根据地址信号A0-A2屏蔽所述刷新基准信号RR的指定时间间隔，其中所述指定时间间隔是根据所述标志信号FLAG_1/2，FLAG_1/4，以及FLAG_1/8中激活的信号来设定的。相反，所述增加计数信号CNT_UP是在不考虑地址信号A0-A2和标志信号的状态的情况下连续产生的。
图5的电路图中说明了刷新控制器130的一个例子。如在这里所有的其他实施例所公开的那样，本发明不限于图5的具体实施例。
刷新控制器130接收所述标志信号FLAG_1/2，FLAG_1/4，和FLAG_1/8，刷新基准信号RR，以及刷新地址信号A0-A2。此外，刷新控制器由逆变器INV10-INV22，NOR(或非)门G11-G16和G18，以及NAND(与非)门G10和G17组成，其连接方式如图5所示。
当所述存储设备在全存储模式下操作时，将标志信号FLAG_1/2，FLAG_1/4，以及FLAG_1/8均设置为LOW(低)。结果，NOR门G11，G13，以及G15的输出信号均变为LOW，而与地址信号A0，A1，和A2的逻辑状态无关。由于NOR门G11，G13，以及G15的输出信号均为LOW，因此NOR门G16的输出变为HIGH(高)。由此，当所述标志信号FLAG_1/2，FLAG_1/4，以及FLAG_1/8均为LOW时，刷新主信号RM保持与刷新基准信号RR相同的逻辑电平。同样地，由于NOR门G16的输出信号为HIGH，因而增加计数信号CNT_UP保持与经由逆变器INV15输出的刷新基准信号RR相同的逻辑状态。
当所述存储设备在半存储模式下操作时，标志信号FLAG_1/2为HIGH而标志信号FLAG_1/4以及FLAG_1/8为LOW。由于标志信号FLAG_1/4以及FLAG_1/8为LOW，因此NOR门G13和G15的输出保持LOW而与地址信号A0，A1，和A2的逻辑状态无关。由于标志信号FLAG_1/2为HIGH，因此NOR门G11的输出取决于地址信号A0的逻辑状态。当地址信号A0为LOW时，NOR门G11的输出变为LOW，而当地址信号A0为HIGH时，NOR门G11的输出变为HIGH。由此，当地址信号A0为LOW时，NOR门G16的输出为HIGH，并且信号CNT_UP和RM变为与前述关于全存储模式操作过程中的刷新基准信号RR相同的逻辑电平。另一方面，当地址信号A0为HIGH时，NOR门G16的输出变为LOW，因此NAND门G10的输出为HIGH而与刷新基准信号RR无关。以这种方式，当地址信号A0为HIGH时，刷新主信号RM保持LOW(也就是说，刷新基准信号RR被屏蔽)。同时，当NOR门G16的输出信号为LOW时，增加计数信号CNT_UP保持与经由逆变器INV21输出的刷新基准信号RR相同的逻辑状态。
当所述存储设备在四分之一存储模式下操作时，标志信号FLAG_1/4为HIGH，而标志信号FLAG_1/2和FLAG_1/8为LOW。由于标志信号FLAG_1/2和FLAG_1/8为LOW，因此NOR门G11和G15的输出为LOW而与地址信号A0，A1，和A2的逻辑状态无关。由于标志信号FLAG_1/4为HIGH，因此NOR门G16的输出由地址信号A0和A1的逻辑状态而定。当地址信号A0和A1均为LOW时，NOR门G16的输出为HIGH，并且信号CNT_UP和RM变为与前述关于全存储模式操作过程中的刷新基准信号RR相同的逻辑电平。另一方面，当所述地址信号A0和A1的其中之一或二者为HIGH时，NOR门G16的输出变为LOW，并且NAND门G10的输出为HIGH而与刷新基准信号RR无关。以这种方式，当地址信号A0和A1之中的任何一个为HIGH时，所述刷新主信号RM维持LOW(也就是说，刷新基准信号RR被屏蔽)。同时，当NOR门G16的输出信号为LOW时，增加计数信号CNT_UP保持与经由逆变器INV21输出的刷新基准信号RR相同的逻辑电平。
当所述存储设备在八分之一存储模式下操作时，标志信号FLAG_1/8为HIGH，而标志信号FLAG_1/2和FLAG_1/4为LOW。由于标志信号FLAG_1/2和FLAG_1/4为LOW，因此NOR门G11和G13的输出为LOW而与地址信号A0，A1，和A2的逻辑状态无关。由于标志信号FLAG_1/4为HIGH，因此NOR门G16的输出由地址信号A0，A1和A2的逻辑状态而定。当所有的地址信号A0，A1和A2均为LOW时，NOR门G16的输出为HIGH，并且信号CNT_UP和RM变为与前述关于全存储模式操作过程中的刷新基准信号RR相同的逻辑电平。另一方面，当所述地址信号A0，A1和A2中的一个或多个为HIGH时，NOR门G16的输出变为LOW，并且NAND门G10的输出为HIGH而与刷新基准信号RR无关。以这种方式，当地址信号A0，A1和A2之中的一个为HIGH时，所述刷新主信号RM维持LOW(也就是，刷新基准信号RR被屏蔽)。同时，当NOR门G16的输出信号为LOW时，增加计数信号CNT_UP保持与经由逆变器INV21输出的刷新基准信号RR相同的逻辑状态。
在下面的表A中概括了图5的电路的逻辑操作(其中符号“*”表示HIGH(H)或LOW(L))。
表A
模式 标志 A0  A1  A2 操作(在所有的情况下，CNT_UP与RR相同)
  全   FLAG_1/2＝LFLAG_1/4＝LFLAG_1/4＝L   *   *   *   RM与RR相同
  半   FLAG_1/2＝HFLAG_1/4＝LFLAG_1/4＝L   L   *   *   RM与RR相同
  半   FLAG_1/2＝HFLAG_1/4＝LFLAG_1/4＝L   H   *   *   RM被屏蔽
  1/4   FLAG_1/2＝LFLAG_1/4＝HFLAG_1/4＝L   L   L   *   RM与RR相同
  1/4   FLAG_1/2＝LFLAG_1/4＝HFLAG_1/4＝L   H   *   *   RM被屏蔽
  1/4   FLAG_1/2＝LFLAG_1/4＝HFLAG_1/4＝L   *   H   *   RM被屏蔽
  1/8   FLAG_1/2＝LFLAG_1/4＝LFLAG_1/4＝H   L   L   L   RM与RR相同
  1/8   FLAG_1/2＝LFLAG_1/4＝LFLAG_1/4＝H   H   *   *   RM被屏蔽
  1/8   FLAG_1/2＝LFLAG_1/4＝LFLAG_1/4＝H   *   H   *   RM被屏蔽
  1/8   FLAG_1/2＝LFLAG_1/4＝LFLAG_1/4＝H   *   *   H   RM被屏蔽
刷新地址生成器140顺序地输出刷新地址信号A0-An，并响应于增加计数信号CNT_UP而增加位A0-An所表示的逻辑值。例如，在增加计数信号CNT_UP每次上升跃迁时，刷新地址生成器会输出新递增的刷新地址信号A0-An。
响应于刷新主信号RM变为激活，排序器电路150将刷新地址信号A0-An转换为行地址信号R0-Rn。具体上，在这个例子中，排序器电路150重新排列刷新地址信号的位，以使最低有效位A0-A2分别作为行地址位Rn，Rn-1和Rn-2输出，并使其余位A3-An分别作为行地址位R0至Rn-3输出。如接下来所更为详细描述的那样，使用刷新地址位A0-An(行地址位Rn，Rn-1和Rn-2)来进行存储块的选择，而使用其余的刷新地址位A3-An(行地址位R0至Rn-3)来进行字线的选择。
行使能脉冲生成器电路160响应于所述刷新主信号RM产生行使能脉冲信号PWL。例如，只要刷新主信号RM激活，行使能脉冲生成器电路160就可以产生指定脉冲宽度的激活行使能脉冲信号PWL。
当行使能脉冲信号PWL激活时，行解码器电路170操作。行解码器电路170响应于行地址信号Rn-2、Rn-1和Rn选择存储块，并响应于行地址信号R0至Rn-3选择所选的存储块中的字线。感测放大器电路180以公知的方式来刷新所选的/所激活的字线中的存储单元。
现在，将进一步参照图6-9的时序图来描述图3至图5的半导体存储设备的刷新操作。图6是全存储模式下操作的存储设备的时序图；图7是半(1/2)存储模式下操作的存储设备的时序图；图8是四分之一(1/4)存储模式下操作的存储设备的时序图；图9是八分之一(1/8)存储模式下操作的存储设备的时序图。
在下面的例子中，在刷新操作中同时激活两个字线，同时选择两个存储块。例如，参照图3，同时选择存储块MAi和MAj(i＝0-7，j＝8-15)，并同时激活所选的存储块(例如MA0和MA8)上相同位置上的字线(例如WL0)。为了说明方便起见，将参照存储块MA0-MA7来描述刷新操作，并且假设所述八个存储块MA0-MA7的每一个中都设置两个字线。在这种假设的情况下，为选择存储块MA0-MA7需要三个行地址信号，并通过一个行地址信号来选择所选的存储块中的字线。因此，在这个示例性的实施例中，使用四位的刷新地址。
在下面的说明中，每个存储块中排列有两个字线。但是，对本领域的技术人员来说很显而易见的是：每个存储块中能排列两个以上的字线。
转到图6，该图示出了全存储模式，因此标志信号FLAG_1/2，FLAG_1/4和FLAG_1/8均为LOW。在该模式下，所有的存储块MA0-MA7均被使用。假设所述刷新地址生成器电路140的输出信号A0-A3为‘0’，则NOR门G16变为HIGH。如图6所图示的，在周期t0中，刷新基准信号RR由LOW变为HIGH。因为NOR门G16为HIGH，所以刷新主信号RM同刷新基准信号RR一起都由LOW变为HIGH。同时，增加计数信号CNT_UP由LOW变为HIGH。响应于刷新主信号RM由LOW至HIGH的变化，地址排序器电路150将刷新地址生成器电路140的输出传送至行解码器电路170。此时，最低有效刷新地址信号位A0-A2被用作为行地址信号R3-R1以选择存储块，而其余刷新地址信号A0被用作为行地址信号R0以从所选的存储块中选择字线。由于所述行地址信号R3-R1是‘000’，因此行解码器电路170选择存储块MA0。由于行地址信号A0是‘0’，因此行解码器电路170选择存储块MA0的字线WL0。如上面所描述的，所述行解码器电路170仅在行使能脉冲信号PWL激活时操作。这意味着所述行解码器电路170仅在所述刷新主信号RM激活时操作。
接下来，由于在周期t0中刷新基准信号RR由HIGH变为LOW，因此刷新主信号RM和增加计数信号CNT_UP也由HIGH变为LOW。刷新地址生成器电路140同步于增加计数信号CNT_UP由HIGH到LOW的变化而将刷新地址A0-A3递增‘1’。以这种方式，刷新基准信号A0的逻辑值由‘0’变为‘1’，并且用于选择存储块的行地址信号R3-R1在下一个周期中变为‘100’。此时，用于从所选的存储块中选择字线的行地址信号R0保持不变。
在周期t1中，刷新基准信号RR由LOW变为HIGH。因此，刷新主信号RM和增加计数信号CNT_UP也由LOW变为HIGH。响应于刷新主信号RM由LOW至HIGH的变化，地址排序器电路150将刷新地址生成器电路140的输出传送至行解码器电路170。如图6所示，由于行地址信号R3-R1为‘100’，因此选择存储块MA4。另外，由于行地址信号R0为‘0’，因此选择所选的存储块MA4中的字线WL4。
刷新地址生成器电路140同步于增加计数信号CNT_UP由HIGH到LOW的变化而将刷新地址A0-A3递增‘1’。由于刷新地址递增‘1’，因此刷新基准信号A0的值由‘1’变为‘0’，而刷新基准信号A1的值由‘0’变为‘1’。由此，用于选择存储块的行地址信号R3-R1在下一个周期变为‘010’。用于从所选的存储块中选择字线的行地址信号R0保持不变。
在周期t2中，刷新基准信号RR由LOW变为HIGH。因此，刷新主信号RM和增加计数信号CNT_UP也由LOW变为HIGH。响应于刷新主信号RM由LOW至HIGH的变化，地址排序器电路150将刷新地址生成器电路140的输出传送至行解码器电路170。由于行地址信号R3-R1为‘010’，因此选择存储块MA2。同样，由于行地址信号R0仍为‘0’，因此选择所选的存储块MA2中的字线WL2。
从上面的描述中显而易见的是，无论何时刷新基准信号RR从HIGH变为LOW，地址顺序地递增‘1’。这意味着在周期t3至t8期间随后的行地址信号R3-R1按‘110’，‘001’，‘101’，‘011’，以及‘111’的次序变化。因此，依MA6，MA1，MA5，MA3，和MA7的次序选择存储块。在所选的存储块中，由于行地址信号R0为‘0’，因此选择相同位置上的字线。
在图6所示的全存储模式中，依WL0，WL4，WL2，WL6，WL1，WL5，WL3和WL7的次序选择字线。以相应的次序选择所有的存储块MA0-MA7，直至选择了所有的字线为止。
现在参照图7，其中示出了半存储模式，因此标志信号FLAG_1/2为HIGH，而标志信号FLAG_1/4和FLAG_1/8都为LOW。在这种模式下，存储块MA0-MA3被使用。如先前描述的，由于标志信号FLAG_1/2为HIGH，因此NOR门G16的输出信号(图5)由地址信号A0的逻辑状态而定。换言之，当地址信号A0是‘0’时，NOR门G16的输出为HIGH。
在这个例子中，在周期t0的起始时刻由刷新地址生成器电路140输出的地址信号A0-A3均为‘0’。由于NOR门G16的输出为HIGH，因此当刷新基准信号RR由LOW变为HIGH时刷新主信号RM由LOW变为HIGH。同时，增加计数信号CNT_UP也由LOW变为HIGH。在周期t0期间，响应于刷新主信号RM由LOW到HIGH的变化，地址排序器电路150将刷新地址生成器电路140的输出传送至行解码器电路170。此时，较低的刷新地址信号A0-A2被选作为行地址信号R3-R1以选择存储块，而余下的刷新地址信号A0被选作为行地址信号R0以从所选的存储块中选择字线。由于行地址信号R3-R1为‘000’，因此行解码器电路170选择存储块MA0。由于行地址信号A0为‘0’，因此行解码器电路170选择存储块MA0的字线WL0。
接下来，在周期t0期间，刷新地址生成器电路140同步于增加计数信号CNT_UP由HIGH到LOW的变化，将刷新地址A0-A3递增‘1’。因此，刷新基准信号A0的逻辑状态由‘0’变为‘1’。以这种方式，NOR门G16(图5)的输出变为LOW，并且如先前所述刷新基准信号RR被屏蔽。因此，如图7所示，在周期t1期间刷新主信号RM维持LOW。结果，在周期t0期间生成的刷新地址不传送至行解码器电路170，并且未生成行使能脉冲信号。也就是说，行解码器电路170是非激活的。这意味着在周期t1期间未选择字线。另外，在周期t1期间，同步于刷新基准信号RR的变化，增加计数信号CNT_UP由HIGH变为LOW。刷新地址A0-A3因此递增‘1’以变为‘0100’。
在上述的方式中，如图7所示，在周期t2，t4，和t6期间分别顺序选择存储块MA2，MA1，和MA3，而在周期t3，t5，和t7期间没有存储块不被选择。
也就是说，在半存储模式的刷新操作中，按WL0，WL2，WL1和WL3的次序选择字线，并以相应的次序选择存储块MA0-MA3。
图8是在四分之一(1/4)存储模式下操作的存储设备的刷新时序图，图9是在八分之一(1/8)存储模式下操作的存储设备的刷新时序图。由于上述关于图6和图7的详细描述使得图3和图5的波形和电路图之间的关系变得显而易见，因此在此省略了图8和图9的详细说明。
在图8所示的四分之一存储模式的刷新操作中，以WL0和WL1的次序选择字线，并以相应的次序选择存储块MA0-MA1。在图9所示的八分之一存储模式的刷新操作中，仅选择字线WL0，并选择相应的存储块MA0。
图10描述了另一种实施例的存储设备，该设备能够在全、半以及四分之一存储模式之间切换。除仅将两个刷新地址位A0和A1施加到刷新控制器130a并且地址排序器150a将相同的这两个地址位A0和A1作为行地址信号Rn和Rn-1输出外，图10的结构实质上以与上述图3的结构相同的方式操作。当标志信号FLAG_1/2和FLAG_1/4均为LOW时图10的结构在全存储模式下操作，当标志信号FLAG_1/2为HIGH时图10的结构在半存储模式下操作，当标志信号FLAG_1/4为HIGH时图10的结构在四分之一存储模式下操作。
图11描述了另一种实施例的存储设备，该设备能够在全存储模式和半存储模式之间切换。除仅将一个刷新地址位A0施加到刷新控制器130b并且地址排序器150b将相同的这个地址位A0作为行地址信号Rn输出外，图11的结构实质上以与上述图3的结构相同的方式操作。当标志信号FLAG_1/2为LOW时图11的结构在全存储模式下操作，当标志信号FLAG_1/2为HIGH时图11的结构在半存储模式下操作。
如先前参照图1和2所描述的那样，常规的存储设备存在着这样的缺点：当在存储大小模式间变换时，某些存储块可能丢失数据。这是因为在安全维持数据所需要的优选刷新周期内某些存储块的字线可能未被选择/激活。
相反，根据本发明的实施例，当存储大小模式变换时，在刷新周期期间任何指定的存储块均维持在优选值。下面将参照图12和图13来进行解释。
如上面所提起的那样，在全存储模式下，字线的选择次序是非顺序的，即，WL0，WL4，WL2，WL6，WL1，WL5，WL3，WL7。这在通过图12的时序图延伸的垂直线的左侧示出，其中所示的八个波形分别代表八个可能的实例，在这些实例中所述存储设备被切换至半存储模式。在垂直线右侧所示的半存储模式中，字线的选择次序也是非顺序的，即，WL0，WL2，WL1，WL3。
如图12所示，由于在全存储模式和半存储模式下字线的选择次序是非顺序的，因此当切换至半存储模式时刷新周期不会超过8T。不管所述存储设备何时切换到半存储模式都是如此的。
除所示的是存储设备从半存储模式至全存储模式的切换外，图13与图12是类似的。此外，由于在半存储模式和全存储模式下字线的选择次序是非顺序的，因此当切换至全存储模式时刷新周期不会超过8T。如上所述，不管所述存储设备何时切换到半存储模式都是如此的。
在图12和图13中，在某些示例中的模式转换与比常规存储设备(对比图1和图2)中的模式转换发生的要快。这是因为在本发明的实施例中，存储模式的变换以新地址信号A0的生成定时，其总是在间隔T反复(toggle)而与存储模式无关。例如，假设WL7被刷新(这就意味着A0为HIGH)并且接着存储模式由全模式切换到半模式。在一个周期T后，所述刷新地址A0变为LOW并且WL0被刷新。在另一个周期T后，A0变为HIGH，因此WL4未被刷新。
在附图和说明书中已经公开了本发明的典型的优选实施例，尽管阐述了具体的实施例，但是可以一般化地应用它们，并且仅仅是说明性的而非限定目的。应当理解的是：本发明的范围是由所附的权利要求而不是由示例性的实施例加以限定的。

Claims (46)

1.一种半导体存储设备，可在至少一种存储容量模式下操作，所述存储设备包括：
存储器阵列，包含多个存储块；
刷新基准信号生成器，用于生成不管在何种存储容量模式下都具有固定周期的刷新基准信号；
刷新地址生成器，其生成地址信号；
刷新控制器，其基于模式设置标志信号、地址信号和刷新基准信号生成刷新主信号；
行使能脉冲生成器，其基于刷新主信号生成脉冲信号；以及
行解码器电路，其基于所述脉冲信号而被激活，并基于所述地址信号选择要刷新的存储块。
2.根据权利要求1所述的半导体存储设备，其中，当模式设置标志信号指示1/n大小的模式时，刷新控制器在刷新基准信号的n个周期期间激活刷新主信号一次。
3.根据权利要求1所述的半导体存储设备，其中，当模式设置标志信号指示1/2大小的模式时，刷新控制器在刷新基准信号和地址信号的第一地址为激活状态时激活刷新主信号。
4.根据权利要求1所述的半导体存储设备，其中，当模式设置标志信号指示1/4大小的模式时，刷新控制器在刷新基准信号和地址信号的第一到第二地址中的至少一个地址为激活状态时激活刷新主信号。
5.根据权利要求1所述的半导体存储设备，其中，当模式设置标志信号指示1/8大小的模式时，刷新控制器在刷新基准信号和地址信号的第一到第三地址中的至少一个地址为激活状态时激活刷新主信号。
6.一种刷新半导体存储设备的方法，该半导体存储设备具有多个存储块并且可在至少一种存储容量模式下操作，该方法包括：
生成具有不管在何种存储容量模式下都具有固定周期的刷新基准信号；
生成地址信号；
基于模式设置标志信号、地址信号和刷新基准信号生成刷新主信号；
基于刷新主信号选择要刷新的存储块。
7.根据权利要求6所述的方法，其中，生成刷新主信号包括：当模式设置标志信号指示1/n大小的模式时，在刷新基准信号的n个周期期间激活刷新主信号一次。
8.根据权利要求6所述的方法，其中，生成刷新主信号包括：当模式设置标志信号指示1/2大小的模式时，在刷新基准信号和地址信号的第一地址为激活状态时激活刷新主信号。
9.根据权利要求6所述的方法，其中，生成刷新主信号包括：当模式设置标志信号指示1/4大小的模式时，在刷新基准信号和地址信号的第一到第二地址中的至少一个地址为激活状态时激活刷新主信号。
10.根据权利要求6所述的方法，其中，生成刷新主信号包括：当模式设置标志信号指示1/8大小的模式时，在刷新基准信号和地址信号的第一到第三地址中的至少一个地址为激活状态时激活刷新主信号。
11.一种半导体存储设备，能在全容量模式下和至少一个减少容量模式下操作，所述设备包括：
存储器阵列，包含多个存储块，所述每一个存储块都具有至少一个字线；
地址生成电路，用于生成具有逻辑值的第一多位地址信号，所述逻辑值在每一个连续的刷新周期内顺序地递增一；
地址排序电路，用于接收所述第一多位地址信号并输出第二多位地址信号，在所述地址排序电路中，第一多位地址信号的一个或多个最低有效位排列在第二多位地址信号中以指示所述存储器阵列的存储块，第一多位地址信号的其余位排列在第二多位地址中以指示所选的存储块中的字线；
行解码器，用于接收所述第二多位地址信号并在刷新操作期间根据第二多位地址选择至少一个字线。
12.根据权利要求11所述的半导体存储设备，其中所述设备可在N个减少存储容量模式下操作，并且所述存储器阵列包括2N个存储块，其中N是1或更大的整数。
13.根据权利要求12所述的半导体存储设备，其中地址排序电路将第一多位地址信号的N个最低有效位排列为第二多位地址信号的N个最高有效位。
14.根据权利要求13所述的半导体存储设备，其中在全容量存储模式和每一个减少存储容量模式下，总刷新周期是一个或多个(N+1)*T，其中T是刷新周期。
15.根据权利要求14所述的半导体存储设备，其中所述行解码器在全容量模式下，在每一个连续的刷新周期T期间根据第二多位地址选择至少一个字线，并且其中所述行解码器在减少容量存储模式下，在每一个连续的多个刷新周期T期间根据第二多位地址信号选择至少一个字线。
16.根据权利要求15所述的半导体存储设备，其中所述至少一个减少容量存储模式包括半容量存储模式，并且其中所述行解码器在半容量存储模式下，在每一个连续的刷新周期2*T期间根据第二多位地址信号选择至少一个字线。
17.根据权利要求16所述的半导体存储设备，其中至少一个减少容量存储模式包括四分之一容量存储模式，并且其中所述行解码器在四分之一容量存储模式下，在每一个连续的刷新周期4*T期间根据第二多位地址信号选择至少一个字线。
18.根据权利要求17所述的半导体存储设备，其中至少一个减少容量存储模式包括八分之一容量存储模式，并且其中所述行解码器在八分之一容量存储模式下，在每一个连续的刷新周期8*T期间根据第二多位地址信号选择至少一个字线。
19.根据权利要求16所述的半导体存储设备，其中N＝1，并且其中所述第一多位地址信号具有位A0...An，第二多位地址信号具有位R0...Rn，其中n是1或更大的整数，并且
其中所述地址排序电路将第一多位地址信号的位A0排列为第二多位地址信号的位Rn，并且将第一多位地址信号的位A1...An分别排列为第二多位地址信号的位R0...Rn-1。
20.根据权利要求17所述的半导体存储设备，其中N＝2，并且其中所述第一多位地址信号具有位A0...An，第二多位地址信号具有位R0...Rn，其中n是2或更大的整数，以及
其中所述地址排序电路将第一多位地址信号的位A0和A1分别排列为第二多位地址信号的位Rn和Rn-1，并且将第一多位地址信号的位A2...An分别排列为第二多位地址信号的位R0...Rn-2。
21.根据权利要求18所述的半导体存储设备，其中N＝3，并且其中所述第一多位地址信号具有位A0...An，第二多位地址信号具有位R0...Rn，其中n是3或更大的整数，并且
其中所述地址排序电路将第一多位地址信号的位A0、A1和A2分别排列为第二多位地址信号的位Rn、Rn-1和Rn-2，并且将第一多位地址信号的位A3...An分别排列为第二多位地址信号的位R0...Rn-3。
22.根据权利要求11所述的半导体存储设备，其中所述存储设备是DRAM设备。
23.根据权利要求11所述的半导体存储设备，其中所述存储设备是UtRAM。
24.一种半导体存储设备，能在全存储容量模式和N种减少存储容量模式下操作，其中N是1或更大的整数，所述存储设备包括：
存储器阵列，具有2N个存储块，每一个存储块具有至少一个字线，其中m是2N或更大的整数；
刷新基准信号生成器，用于生成周期为T的刷新基准信号脉冲；
刷新地址生成电路，用于生成具有位A0，A1，...，An的第一n位地址信号，其中n是大于或等于N的整数，并且其中在所述刷新基准脉冲信号的每一个周期T，所述n位地址信号的逻辑值顺序地递增一；
刷新控制器，用于根据模式控制信号和第一地址信号的位A0...A(N-1)生成刷新主信号；
地址转换器，用于生成具有位R0，R1，...，Rn的第二n位地址信号，并且其中所述第二并行n位地址信号是以所述刷新主信号的时序生成的，其中将第一并行n位地址信号的位A0...A(N-1)分别作为第二n位地址信号的位Rn...R(n-(N-1))输出，并且其中将第一n位地址信号的位A(N)...An分别作为第二n位并行信号的位R0...R(n-(N-2))输出；以及
行解码器，用于根据以所述刷新主信号的时序的第二n位并行信号寻址存储器阵列的字线。
25.根据权利要求24所述的半导体存储设备，其中在全容量存储模式和每一个减少存储容量模式下，总刷新周期是一个或多个(N+1)*T。
26.根据权利要求24所述的半导体存储设备，其中所述至少一个减少容量存储模式包括半容量存储模式，其中在半容量存储模式下所述刷新主信号具有2*T的周期，并且其中所述行解码器在半容量存储模式下，在每一个连续的周期2*T期间根据第二多位地址信号选择至少一个字线。
27.根据权利要求24所述的半导体存储设备，其中所述至少一个减少容量存储模式包括四分之一容量存储模式，其中在四分之一容量存储模式下所述刷新主信号具有4*T的周期，并且其中所述行解码器在四分之一容量存储模式下，在每一个连续的周期4*T期间根据第二多位地址信号选择至少一个字线。
28.根据权利要求24所述的半导体存储设备，其中所述至少一个减少容量存储模式包括八分之一容量存储模式，其中在八分之一容量存储模式下所述刷新主信号具有8*T的周期，并且所述行解码器在八分之一容量存储模式下，在每一个连续的周期8*T期间根据第二多位地址信号选择至少一个字线。
29.根据权利要求26所述的半导体存储设备，其中N＝1，以便地址转换器将第一多位地址信号的位A0排列为第二多位地址信号的位Rn，并且将第一多位地址信号的位A1...An分别排列为第二多位地址信号的位R0...Rn-1。
30.根据权利要求27所述的半导体存储设备，其中N＝2，以便地址排序电路将第一多位地址信号的位A0和A1分别排列为第二多位地址信号的位Rn和Rn-1，并且将第一多位地址信号的位A2...An分别排列为第二多位地址信号的位R0...Rn-2。
31.根据权利要求28所述的半导体存储设备，其中N＝3，以便地址转换器将第一多位地址信号的位A0、A1和A2分别排列为第二多位地址信号的位Rn、Rn-1和Rn-2，并且将第一多位地址信号的位A3...An分别排列为第二多位地址信号的位R0...Rn-3。
32.根据权利要求24所述的半导体存储设备，其中所述存储设备是DRAM设备。
33.根据权利要求24所述的半导体存储设备，其中所述存储设备是UtRAM。
34.一种刷新半导体存储设备的方法，所述半导体存储设备具有多个存储块并且在所述多个存储块的每一个中有至少一个字线，所述存储设备可在全容量存储模式下操作，在该模式下所有存储块均被使用，所述存储设备也可在至少一个减少容量存储模式下操作，在该模式下不是所有存储块都被使用，所述方法包括下述步骤：
生成具有逻辑值的多位地址信号，所述逻辑值在每一个连续的刷新周期内递增一；
根据所述多位地址信号的至少一个最低有效位选择至少一个将刷新的存储块，并根据所述多位地址信号的其余位在所选的存储块中选择至少一个字线；以及
在所述全容量模式下和所述至少一个减少容量存储模式的每一个下，刷新所述存储块的所选的字线。
35.根据权利要求34所述的刷新半导体存储设备的方法，其中所述存储设备是DRAM设备。
36.根据权利要求34所述的刷新半导体存储设备的方法，其中所述存储设备是UtRAM。
37.一种刷新半导体存储设备的方法，所述半导体存储设备能在全存储容量模式和N个减少存储容量模式下操作，其中N是1或更大的整数，所述存储设备包括具有2N个存储块的存储器阵列，每一个存储块具有至少一个字线，其中m是2N或更大的整数，所述方法包括下述步骤：
生成周期为T的刷新基准信号脉冲；
生成具有位A0，A1，...，An的第一n位地址信号，其中n是大于或等于N的整数，并且其中在所述刷新基准脉冲信号的每一个周期T，所述n位地址信号的逻辑值顺序地递增一；
根据模式控制信号和第一地址信号的位A0...A(N-1)生成刷新主信号；
生成具有位R0，R1，...，Rn的第二n位地址信号，其中所述第二并行n位地址信号以所述刷新主信号的时序生成，其中将第一并行n位地址信号的位A0...A(N-1)分别作为第二n位地址信号的位Rn...R(n-(N-1))输出，并且其中将第一n位地址信号的位A(N)...An分别作为第二n位并行信号的位R0...R(n-(N-2))输出；以及
根据以所述刷新主信号的时序的第二n位并行信号寻址所述存储器阵列的字线。
38.根据权利要求37所述的刷新半导体存储设备的方法，其中在全容量存储模式和每个减少存储容量模式下，总刷新周期是一个或多个(N+1)*T。
39.根据权利要求37所述的刷新半导体存储设备的方法，其中所述至少一个减少容量存储模式包括半容量存储模式，其中在半容量存储模式下所述刷新主信号具有2*T的周期，并且其中在半容量存储模式下，在每一个连续的周期2*T期间根据第二多位地址信号选择至少一个字线。
40.根据权利要求37所述的刷新半导体存储设备的方法，其中所述至少一个减少容量存储模式包括四分之一容量存储模式，其中在四分之一容量存储模式下所述刷新主信号具有4*T的周期，并且其中在四分之一容量存储模式下，在每一个连续的周期4*T期间根据第二多位地址信号选择至少一个字线。
41.根据权利要求37所述的刷新半导体存储设备的方法，其中所述至少一个减少容量存储模式包括八分之一容量存储模式，其中在八分之一容量存储模式下所述刷新主信号具有8*T的周期，并且其中在八分之一容量存储模式下，在每一个连续的周期8*T期间根据第二多位地址信号选择至少一个字线。
42.根据权利要求39所述的刷新半导体存储设备的方法，其中N＝1，以便将第一多位地址信号的位A0排列为第二多位地址信号的位Rn，并且将第一多位地址信号的位A1...An分别排列为第二多位地址信号的位R0...Rn-1。
43.根据权利要求40所述的刷新半导体存储设备的方法，其中N＝2，以便将第一多位地址信号的位A0和A1分别排列为第二多位地址信号的位Rn和Rn-1，并且将第一多位地址信号的位A2...An分别排列为第二多位地址信号的位R0...Rn-2。
44.根据权利要求41所述的刷新半导体存储设备的方法，其中N＝3，以便将第一多位地址信号的位A0，A1和A2分别排列为第二多位地址信号的位Rn，Rn-1和Rn-2，并且将第一多位地址信号的位A3...An分别排列为第二多位地址信号的位R0...Rn-3。
45.根据权利要求37所述的刷新半导体存储设备的方法，其中所述存储设备是DRAM设备。
46.根据权利要求37所述的刷新半导体存储设备的方法，其中所述存储设备是UtRAM。
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