CN1652248B - 用地址信号设置运行模式的方法和存储系统 - Google Patents

用地址信号设置运行模式的方法和存储系统 Download PDF

Info

Publication number
CN1652248B
CN1652248B CN2004100471843A CN200410047184A CN1652248B CN 1652248 B CN1652248 B CN 1652248B CN 2004100471843 A CN2004100471843 A CN 2004100471843A CN 200410047184 A CN200410047184 A CN 200410047184A CN 1652248 B CN1652248 B CN 1652248B
Authority
CN
China
Prior art keywords
bit
mode
row
pattern
many bits
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN2004100471843A
Other languages
English (en)
Other versions
CN1652248A (zh
Inventor
姜荣九
崔钟贤
郑又燮
张奇豪
崔重镛
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from KR1020030070311A external-priority patent/KR100560773B1/ko
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN1652248A publication Critical patent/CN1652248A/zh
Application granted granted Critical
Publication of CN1652248B publication Critical patent/CN1652248B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4087—Address decoders, e.g. bit - or word line decoders; Multiple line decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1045—Read-write mode select circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Dram (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

一种用于设置存储装置的运行模式的存储系统、存储装置和方法，包括：存储单元阵列；行解码器和列解码器，根据多比特位地址信号分别选择存储单元阵列的行和列；以及模式控制电路，接收来自用于选择行或列的多比特位地址信号中的至少一个比特位，并根据该至少一个比特位来设置存储装置的运行模式，其中运行模式是突发长度模式，DLL复位模式，测试模式，CAS执行时间模式以及突发类型模式中的一种。

Description

用地址信号设置运行模式的方法和存储系统
技术领域
本发明属于存储系统领域，更具体地，属于一种存储系统和方法，在该系统和方法中，利用多比特位地址信号来设置运行模式。
背景技术
一些存储系统通常在很多不同的运行模式下都能运行，比如不同的数据选通模式，不同的数据突发长度，不同的CAS执行时间，等等。相应地，存储系统通常包括模式寄存器组(MRS)，用于编程和设置许多存储系统的运行模式。
作为背景技术，传统的存储器将参考图1-5来描述。
图1是具有存储装置30和存储控制器20的传统存储系统10的方块图。通常，命令和地址信息从存储控制器20提供给存储装置30，数据根据命令和地址信息在两者之间通过。
图2示出了传统存储装置30的数据处理方块图。如图所示，存储装置30包括输入缓冲器40、50，模式寄存器组(MRS)发生器60，命令解码器70，行地址缓冲器80，列地址缓冲器90，内部列地址发生器100，行解码器110，列解码器120，突发长度计数器130，存储单元阵列140，读出放大器150，以及数据输入/输出缓冲器160。这些处理块的运行将在下面更详细地描述。
图3示出了地址信号MA(具有比特位1:n)和MRS表内容之间的关系。如图所示，由存储控制器20提供的地址比特位MA用来设置多种运行模式，比如DLL复位，测试模式(TM)，CAS执行时间(CL)，突发类型(BT)以及突发长度(BL)。
图4图示了MRS指令序列，借此存储控制器20将突发长度模式传递到存储装置30。在加电序列中，存储控制器20将MRS命令170传递到存储装置30。虽然没有示出，但这是通过设置通常标记为CS_BAR、RAS_BAR、CAS_BAR、WE_BAR的命令行的逻辑数值的相应组合来完成的。同时，模式地址信号的比特位MA<0:m>和MA<m+1:n>比特位在MRS命令序列期间分别通过地址线ADDR<0:m>和ADDR<m+1:n>传送，并传递存储装置30的多种运行模式参数，如图3所示。在图3和4的例子中，当在加电阶段发出MRS命令170时，地址信号的比特位A2，A1，A0是0，1，0，相应地，突发长度设置为4。然后，在正常运行时，另一个MRS命令发出，而地址信号的比特位A2，A1，A0变成0，0，1，相应地，突发长度变为2。
将针对突发长度的设置描述图2所示的功能块的总体运行。命令解码器70对来自CS_BAR、RAS_BAR、CAS_BAR、WE_BAR线的逻辑数值的相应组合的MRS命令进行解码。响应于对MRS命令的检测，命令解码器70设置MRS信号或者标志，以使能MRS发生器60接收通过地址线ADDR<0:m>和ADDR<m+1:n>传送的模式地址信号。然后将相应的运行模式参数存储到存储装置30的MRS表。
存储装置30的一个这样的运行模式参数是突发长度(BL)。“突发长度”表示在数据脉冲模式下运行的连续操作(比如数据读取以及数据写入)的数量。例如，当BL＝4时，即使只有一个存储地址从存储控制器20提供给存储装置30，也要执行四个连续数据读取操作，以响应数据读取命令。
当存储控制器20需要从存储单元阵列140读取数据或写入数据时，它就发送相应的存储访问(读取或写入)命令至存储装置30，同时还有地址线ADDR<0:n>上的行地址和列地址。存储控制器20通过设置CS_BAR、RAS_BAR、CAS_BAR、WE_BAR线的逻辑数值的相应组合来指示READ和WRITE命令，其中这些命令进而通过命令解码器70解码。存储装置30通过地址线ADDR<0:n>接收的行地址和列地址由输入缓冲器40和50进行缓冲，并且分别提供给行地址缓冲器80和列地址缓冲器90。行地址缓冲器80产生行地址RA。
同时，MRS发生器60提供突发长度选择信号MRS_BLi至突发长度计数器130。该突发长度选择信号MRS_BLi是根据存储控制器20传递到存储装置30、并且存储在MRS寄存器中的突发长度BL而产生的，如上概括所述，具体地在图4中示出。突发长度计数器130利用突发长度选择信号MRS_BLi计算所需的脉冲周期(例如，BL＝4)，并且在指定脉冲周期结束时产生脉冲停止信号BS作为标志信号。突发长度计数器130提供BS信号给内部列地址发生器100。内部列地址发生器100也接收列地址CA。只要BS信号是激活的，内部列地址发生器100就产生内部列地址信号PCA<0:m>。内部列地址发生器100提供内部列地址信号PCA<0:m>给列地址缓冲器90，该缓冲器利用它来产生列地址CA。
行地址解码器110接收行地址RA，并且从其中产生解码后的行地址或者字线WL，从而激活存储单元阵列140的相应字线。相似地，根据突发长度，列地址解码器120接收一系列列地址信号CA，并且从其中产生解码后的列地址或者列选择行CSL，从而激活存储单元阵列140的相应列行。数据通过读出放大器150以及数据输入/输出缓冲器160从存储单元阵列输入/输出。
图5显示在存储单元阵列140中，数据如何通过来自行译码器的字线和对应于突发长度(例如BL＝4)的一系列列选择线CSL寻址。
同时，在加电序列期间初始化设置后，有时候需要或必须改变存储系统10中的存储装置30的运行模式。例如，可能需要或必须将突发长度从BL＝4改变到BL＝2。在这种情况下，在传统存储系统10中，存储控制器必须发送另一个MRS命令至存储装置30，并传递新一组运行模式参数以存储在MRS表中。
然而，MRS命令的重复是低效的，并降低了存储系统10的有效运行速度。
因此，有益的是，提供一种能够选择或改变存储装置的运行模式而的方法和存储系统。下面将说明其他和进一步的目的。
发明内容
根据本发明的一个方面，提供一种存储装置，该装置包括存储单元阵列；行解码器，根据多比特位地址信号选择存储单元阵列的行；列解码器，根据多比特位地址信号选择存储单元阵列的列；以及模式控制电路，接收来自行解码器或列解码器分别用来选择行或列的多比特位地址信号的至少一个比特位，并根据该至少一个比特位来设置存储装置的运行模式，其中运行模式是突发长度模式，DLL复位模式，测试模式，CAS执行时间模式以及突发类型模式中的一种，其中所述至少一个比特位没有在行解码器或列解码器分别选择行或列时使用。
根据本发明的另一个方面，提供一种存储装置，该装置包括存储单元阵列；行解码器，响应于行激活命令，从而根据多比特位地址信号的n比特位来选择存储单元阵列的行；列解码器，响应于读取命令和写入命令，从而根据多比特位地址信号的m比特位来选择存储单元阵列的列，其中n＞m，n-m＝a，a≥1；以及模式控制电路，接收来自列解码器在读取和写入命令中至少一个的执行时未用来选择列的多比特位地址信号中a比特位的至少一个，并根据该a比特位的至少一个来设置存储装置的运行模式，其中运行模式是突发长度模式，DLL复位模式，测试模式，CAS执行时间模式以及突发类型模式中的至少一种。
在本发明的另一个方面中，存储装置包括：存储单元阵列；第一模式产生电路，响应于模式设置命令，输出第一模式选择信号；行解码器，根据多比特位地址信号选择存储单元阵列的行；列解码器，根据多比特位地址信号选择存储单元阵列的列；第二模式产生电路，接收来自行解码器或列解码器用来分别选择行或列的多比特位地址信号中的至少一个比特位，并且根据该至少一个比特位输出第二模式选择信号；以及模式控制电路，根据第一和第二模式选择信号中的一个，设置存储装置的运行模式，其中该至少一个比特位是用于行或列的选择的多比特位中没有用到的至少一个比特位。
在本发明的另一个方面中，存储装置包括：存储单元阵列；第一模式产生电路，响应于模式设置命令，从而输出第一模式选择信号；行解码器，响应于行激活命令，从而根据多比特位地址信号的n比特位来选择存储单元阵列的行；列解码器，响应于读取命令和写入命令，从而根据多比特位地址信号的m比特位来选择存储单元阵列的列，其中n＞m，n-m＝a，a≥1；第二模式产生电路，接收来自列解码器在读取和写入命令中至少一个的执行时用来选择列的多比特位地址信号中的a比特位，并且根据该a比特位的至少一个输出第二模式选择信号；以及模式控制电路，根据第一和第二模式选择信号中的一个，设置存储装置的运行模式，其中该至少一个比特位是用于行或列的选择的多比特位中没有用到的至少一个比特位。
在本发明进一步的方面中，存储系统包括：存储控制器，输出多比特位地址信号；存储装置，接收来自存储控制器的多比特位地址信号；其中，该存储装置包括：存储单元阵列；行解码器，根据多比特位地址信号选择存储单元阵列的行；列解码器，根据多比特位地址信号选择存储单元阵列的列；模式控制电路，接收来自行解码器或列解码器用来分别选择行或列的多比特位地址信号中的至少一个比特位，并根据该至少一个比特位来设置存储装置的运行模式，其中运行模式是突发长度模式，DLL复位模式，测试模式，CAS执行时间模式以及突发类型模式中的一种，其中该至少一个比特位是用于行或列的选择的多比特位中没有用到的至少一个比特位。
在本发明更进一步的方面中，存储系统包括：存储控制器，输出多比特位地址信号，以及输出模式设置命令，行激活命令，读取命令，写入命令中选定的一个；以及存储装置，接收来自存储控制器的多比特位地址信号；其中存储装置包括：存储单元阵列；行解码器，响应于行激活命令，从而根据多比特位地址信号的n比特位来选择存储单元阵列的行；列解码器，响应于读取命令和写入命令，从而根据多比特位地址信号的m比特位来选择存储单元阵列的列，其中n＞m，n-m＝a，a≥1；模式控制电路，接收来自列解码器在读取和写入命令中至少一个的执行时用来选择列的多比特位地址信号中的1至a比特位，并根据该1至a比特位来设置存储装置的运行模式，其中运行模式是突发长度模式，DLL复位模式，测试模式，CAS执行时间模式以及突发类型模式中的至少一种，其中该至少一个比特位是用于行或列的选择的多比特位中没有用到的至少一个比特位。
在本发明更进一步的方面中，存储系统包括：存储控制器，输出多比特位地址信号，以及输出模式设置命令，行激活命令，读取命令，写入命令中选定的一个；存储装置，接收来自存储控制器的多比特位地址信号，模式设置命令，行激活命令，读取命令，写入命令；其中存储装置包括：存储单元阵列；第一模式产生电路，响应于模式设置命令，从而根据多比特位地址信号输出第一模式选择信号；行解码器，响应于行激活命令，从而根据多比特位地址信号的n比特位来选择存储单元阵列的行；列解码器，响应于读取命令和写入命令，从而根据多比特位地址信号的m比特位来选择存储单元阵列的列，其中n＞m，n-m＝a，a≥1；第二模式产生电路，接收来自列解码器在读取和写入命令中至少一个的执行时用来选择列的多比特位地址信号中a比特位的至少一个，其中并且根据该a比特位的至少一个输出第二模式选择信号；以及模式控制电路，根据第一和第二模式选择信号中的一个，设置存储装置的运行模式，其中该至少一个比特位是用于行或列的选择的多比特位中没有用到的至少一个比特位。
在本发明更进一步的方面中，设置具有存储阵列的存储装置的运行模式的方法包括：接收多比特位地址信号；对多比特位地址信号进行解码，以响应行激活命令来选择存储阵列的行；对多比特位地址信号进行解码，以响应读取命令和写入命令中的一个来选择存储阵列中的列；根据来自用于选择行或列的多比特位地址信号的至少一个比特位，设置存储装置的运行模式，其中运行模式是突发长度模式，DLL复位模式，测试模式，CAS执行时间模式以及突发类型模式中的至少一种，其中该至少一个比特位是用于行或列的选择的多比特位中没有用到的至少一个比特位。
在本发明更进一步的方面中，设置具有存储阵列的存储装置的运行模式的方法包括：接收多比特位地址信号，以及读取命令和写入命令中的一个；响应读取命令和写入命令中的一个，根据多比特位地址信号的m比特位来选择存储单元阵列的列，其中n＞m，n-m＝a，a≥1；根据响应于读取命令和写入命令中的一个用来选择列的多比特位地址信号的a比特位，设置存储装置的运行模式，其中运行模式是突发长度模式，DLL复位模式，测试模式，CAS执行时间模式以及突发类型模式中的至少一种，其中该a比特位的至少一个比特位是用于存储单元阵列的列选择的多比特位地址中没有用到的至少一个比特位。
在本发明更进一步的方面中，设置具有存储阵列的存储装置的运行模式的方法包括：接收模式设置命令；响应于模式设置命令，产生第一模式选择信号；接收多比特位地址信号；对多比特位地址信号进行解码，以响应行激活命令来选择存储阵列的行；对多比特位地址信号进行解码，以响应读取命令和写入命令中的一个来选择存储阵列中的列；根据用于选择行或列的多比特位地址信号中的至少一个比特位，产生输出第二模式选择信号；以及模式控制电路，根据第一和第二模式选择信号中的一个，设置存储装置的运行模式，其中该至少一个比特位是用于行或列的选择的多比特位中没有用到的至少一个比特位。
附图说明
本发明的上述和其他方面及其特性从下面结合附图的详细描述中将变得相当明显，其中：
图1是传统存储系统的方块图；
图2示出了传统存储装置的数据处理方块图；
图3示出了传统存储装置的MRS表；
图4示出了MRS指令序列。
图5示出了在存储单元阵列中数据是如何寻址的；
图6示出了根据本发明的一个或更多方面的存储系统的第一实施例的方块图；
图7示出了存储装置的第一实施例的数据处理方块图；
图8示出了在数据读取操作过程中将运行模式参数传送至存储装置的方法。
图9示出了具有突发长度BL＝4的第一数据读取操作，接着是具有突发长度BL＝2的第二数据读取操作；
图10示出了在数据写入过程中将运行模式参数传送至存储装置的方法；
图11示出了具有突发长度BL＝4的第一数据写入操作，接着是具有突发长度BL＝2的第二数据写入操作；
图12示出了在行激活操作过程中将运行模式参数传送至存储装置的方法。
具体实施方式
现在将参照优选的而非限制性的发明实施例来详细描述本发明。
图6示出了存储系统210的第一实施例的方块图。存储系统210包括存储控制器220和存储装置230。如下面进一步的详细描述，存储控制器包括利用多比特位地址信号来产生和传输运行模式参数的单元225，其中所述多比特位地址信号与读取或写入命令一起传输。同时，存储装置230包括模式设置发生器235，用于根据通过地址线在数据读取或写入操作期间接收到的运行模式参数，来设置存储装置230的运行模式。
图7示出了存储装置230的第一实施例的数据处理方块图。存储装置230包括输入缓冲器40、55，模式寄存器组(MRS)发生器60，命令解码器70，行地址缓冲器80，列地址缓冲器90，内部列地址发生器100，行解码器110，列解码器120，突发长度计数器130，存储单元阵列140，读出放大器150，数据输入/输出缓冲器160，MRS解码器240，以及MUX 250。
在加电顺序期间，存储控制器220将MRS命令传送给存储装置230，并在MRS命令序列期间利用地址线ADDR<0:m>和ADDR<m+1:n>设置存储装置的一个或多个运行模式，如上面参照图3和4所述。对运行模式的选择由存储装置30接收，并存储在存储装置30的MRS表中。
随后，在加电顺序期间初始化设置后，可能需要或必须改变存储系统210中存储装置230的运行模式。例如，可能需要或必须将突发长度从BL＝4改变到BL＝2。
在这种情况下，在存储系统210中，一个或多个通常由存储在存储装置230的MRS表中的数据来选择的运行模式可以被选择或改变，而不用产生任何额外的MRS命令。更具体地，可以利用从存储控制器220接收的列访问命令来选择或改变存储装置230的(多个)运行模式。有利的是，(多个)运行模式可以是突发长度模式，DLL复位模式，测试模式，CAS执行时间模式以及突发类型模式中的一种或多种。
图8示出了在数据读取操作中传输运行模式参数至存储装置230的方法。在图8的例子中，运行模式是数据突发长度。然而，应该理解，运行模式可以是存储在MRS表中的DLL复位模式，测试模式，CAS执行时间模式，以及突发类型模式。
如图8所示，在加电期间，结合分别通过地址线ADDR<0:m>和ADDR<m+1:n>传输的模式地址信号MA<0:m>180和MA<m+1:n>190，由MRS命令170为存储装置230选择初始突发长度模式200，BL＝4。
随后，在数据读取运行期间，存储装置230首先接收行激活命令270，同时在地址线ADDR<0:n>接收行地址信号RA<0:m>280和RA<m+1:n>290。行激活命令270由CS_BAR、RAS_BAR、CAS_BAR、WE_BAR线的逻辑数值的相应组合来指示，该组合由命令解码器70解码。行地址缓冲器80利用行地址信号RA<0:m>280和RA<m+1:n>290来产生行地址RA，其进而由行解码器110解码至字线WL。
接着，存储装置230接收读取命令300，同时在地址线ADDR<0:m>接收列地址信号CA<0:m>310。读取命令300由CS_BAR、RAS_BAR、CAS_BAR、WE_BAR线的逻辑数值的相应组合来指示，该组合由命令解码器70解码。
有益的是，虽然存储装置230的刷新或行激活运行要求所有的地址线ADDR<0:n>，但是在列访问(例如，数据读取)运行时并不要求所有的地址线ADDR<0:n>。也就是说，在列访问(例如，数据读取)运行时寻址存储单元阵列140只要求地址线ADDR<0:m>(m＜n)。在这种情况下，在列访问(例如，数据读取)运行时寻址存储单元阵列没有使用一个或多个地址线ADDR<m+1:n>。
因此，有益的是，一个或多个那些在列访问(例如，数据读取)运行时没有使用的地址线ADDR<m+1:n>，可被用于传输一个或多个比特位的模式地址信号MA<m+1:n>330，该信号用于选择存储装置230的一个或多个运行模式。响应于模式地址信号MA<m+1:n>330，存储装置230选择突发长度模式340，BL＝2。虽然图8描述的是运行模式为突发长度模式的情况，但是有益的是，运行模式可以是突发长度模式，DLL复位模式，测试模式，CAS执行时间模式以及突发类型模式中的至少一种。
图9示出一个序列，该序列中，响应于第一数据读取运行的读取命令，通过地址线ADDR<m+1:n>将数据脉冲模式设置为BL＝4，然后，在第二数据读取运行的读取命令期间，通过地址线ADDR<m+1:n>将数据脉冲模式设置为BL＝2。
图10示出了在数据写入运行期间，用于传输运行模式参数至存储装置230的方法。在图10的例子中，运行模式是数据突发长度模式。然而，应该理解，运行模式可以是突发长度模式，DLL复位模式，测试模式，CAS执行时间模式，以及突发类型模式等存储在MRS表中的模式中的至少一种。
如图10所示，在加电期间，由MRS命令170，以及分别位于地址线ADDR<0:m>和ADDR<m+1:n>上的模式地址信号MA<0:m>180和MA<m+1:n>190，为存储装置230选定初始突发长度模式200，BL＝4。
随后，在数据写入运行期间，存储装置230首先接收行激活命令270，同时在地址线ADDR<0:n>接收行地址信号RA<0:m>280和RA<m+1:n>290。行激活命令270由CS_BAR、RAS_BAR、CAS_BAR、WE_BAR线的逻辑数值的相应组合来指示，该组合由命令解码器70解码。行地址缓冲器80利用行地址信号RA<0:m>280和RA<m+1:n>290来产生行地址RA，其进而由行解码器110解码至字线WL。
接着，存储装置230接收写入命令400，同时在地址线ADDR<0:m>接收列地址信号CA<0:m>410。写入命令400由CS_BAR、RAS_BAR、CAS_BAR、WE_BAR线的逻辑数值的相应组合来指示，该组合由命令解码器70解码。同时，地址线ADDR<m+1:n>用于传输一个或多个比特位的模式地址信号MA<m+1:n>430，该信号用于为存储装置230选择一个或多个运行模式。虽然图10描述的是运行模式为突发长度模式的情况，但是有益的是，(多个)运行模式可以是突发长度模式，DLL复位模式，测试模式，CAS执行时间模式以及突发类型模式中的至少一种。
图11示出一个序列，其中，在第一数据写入运行的写入命令期间，通过地址线ADDR<m+1:n>将数据脉冲模式设置为BL＝4，然后，在第二数据写入运行的写入命令期间，通过地址线ADDR<m+1:n>将数据脉冲模式设置为BL＝2。
图7示出用于存储装置230的数据读取或数据写入运行的突发长度模式是如何选定的。
MRS发生器60产生第一突发长度选择信号MRS_BLi，其表示在MRS命令序列(例如图8所示的加电顺序)期间传输到存储装置230并存储在MRS寄存器中的突发长度模式(例如，BL＝4)。MRS发生器60提供第一突发长度选择信号MRS_BLi至MUX 250。
同时，在数据读取或数据写入运行期间通过地址线ADDR<m+1:n>接收的模式地址信号MA<m+1:n>，提供至MRS解码器240。MRS解码器240对模式地址信号MA<m+1:n>进行解码，以产生并输出第二突发长度选择信号DMA_BLi。MRS解码器240提供第二突发长度选择信号DMA_BLi至MUX 250。在图8和10的例子中，模式地址信号MA<m+1:n>表示突发长度模式，BL＝2。
MUX 250输出第一突发长度选择信号MRS_BLi或第二突发长度选择信号DMA_BLi两者中的一个作为脉冲信号BLi，以响应由存储装置230执行的当前命令。也就是说，响应于为读取或写入的命令，MUX 250输出来自MRS解码器240的第二突发长度选择信号DMA_BLi作为突发长度信号BLI。否则，MUX250输出来自MRS发生器60的第一突发长度选择信号MRS_BLi作为突发长度信号BLi。
如上所述，突发长度计数器130利用MRS_BLi来计数需要的突发长度周期(例如，BL＝4)，并产生一个脉冲停止信号BS，作为位于指定脉冲周期末尾的标志信号。突发长度计数器130提供BS信号至内部列地址发生器100。内部列地址发生器100还接收列地址CA。只要BS信号是激活的，内部列地址发生器100就产生内部列地址信号PCA<0:m>320，420。内部列数据发生器100提供内部列地址信号PCA<0:m>320，420给列地址缓冲器90，该缓冲器进而利用它来产生一个列地址信号CA。列解码器120接收一系列列地址信号CA，其对应于突发长度，并从中产生解码后的列地址或者列选择行CSL，从而激活存储单元阵列140的相应列线。
在一些存储器装置中，在行激活运行中可能有可以使用而没有用到的地址线ADDR<0:n>。图12示出了用于在行激活运行期间传输运行模式参数至存储装置的方法。
在图12的例子中，运行模式是数据突发长度模式。然而，应该理解，运行模式可以是存储在MRS表中的突发长度模式，DLL复位模式，测试模式，CAS执行时间模式以及突发类型模式中的至少一种。
如图12所示，在加电期间，通过MRS命令170，以及分别位于地址线ADDR<0:m>和ADDR<m+1:n>上的模式地址信号MA<0:m>180和MA<m+1:n>190，为存储装置230选定初始突发长度模式200，BL＝4。
随后，在行激活运行期间，存储装置230接收行激活命令270，同时在地址线ADDR<0:m>接收行地址信号RA<0:m>280。行激活命令270由CS_BAR、RAS_BAR、CAS_BAR、WE_BAR线的逻辑数值的相应组合来指示，该组合由命令解码器70解码。行地址缓冲器80利用行地址信号RA<0:n>来产生行地址RA，其进而由行解码器110解码至字线WL。
同时，利用地址线ADDR<m+1:n>传输一个或多个比特位的模式地址信号MA<m+1:n>470，用于为存储装置230选择一个或多个运行模式。虽然图12描述的是运行模式为突发长度模式的情况，但是有益的是，(多个)运行模式可以是突发长度模式，DLL复位模式，测试模式，CAS执行时间模式以及突发类型模式中的至少一种。
接着，存储装置230接收读取命令300，同时在地址线ADDR<0:m>和ADDR<m+1，n>上分别接收列地址信号CA<0:m>310和CA<m+1，n>480。读取命令300由CS_BAR、RAS_BAR、CAS_BAR、WE_BAR线的逻辑数值的相应组合来指示，该组合由命令解码器70解码。
在所有的上述实施例中，模式地址信号MA<m+1:n>的比特位可以许多方式使用，以选择存储装置230的突发长度。例如，在一种情况下模式地址信号可能包括两个比特位，A9和A10。在这种情况下，例如，A9_A10＝10可以表示突发长度BL＝1，A9_A10＝01可以表示突发长度BL＝2，A9_A10＝11可以表示突发长度BL＝4，A9_A10＝00可以表示突发长度从其先前值保持不变。在这种情况下，A9_A10＝00可以是缺省条件。
虽然这里公开了优选实施例，但是在本发明的概念和范围之内的许多变型是可能的。对于阅读完这些说明、附图以及权利要求后的本领域技术人员而言，这些变型将是非常清楚的。因此，除了在权利要求的精神和范围之内，本发明是不受限制的。

Claims (45)

1.一种存储装置，包括：
存储单元阵列；
行解码器，根据多比特位地址信号选择存储单元阵列的行；
列解码器，根据该多比特位地址信号选择存储单元阵列的列；以及
以及模式控制电路，接收行解码器或列解码器用来分别选择行或列的多比特位地址信号中的至少一个比特位，并根据该至少一个比特位来设置存储装置的运行模式，其中所述运行模式是突发长度模式，DLL复位模式，测试模式，CAS执行时间模式以及突发类型模式中的至少一种，
其中所述至少一个比特位没有在行解码器或列解码器分别选择行或列时使用。
2.如权利要求1所述的装置，进一步包括模式寄存器组(MRS)发生器，该发生器接收所述至少一个比特位。
3.一种存储装置，包括：
存储单元阵列；
行解码器，响应于行激活命令，从而根据多比特位地址信号的n比特位来选择存储单元阵列的行；
列解码器，响应于读取命令和写入命令，从而根据多比特位地址信号的m比特位来选择存储单元阵列的列，其中n＞m，n-m＝a，a≥1；以及
模式控制电路，接收多比特位地址信号中列解码器在读取和写入命令的至少一个的执行期间未用于对列的选择的a比特位中的至少一位，并根据该a比特位中的至少一位来设置存储装置的运行模式。
4.如权利要求3所述的装置，其中运行模式是突发长度模式。
5.如权利要求3所述的装置，其中运行模式是DLL复位模式，测试模式，CAS执行时间模式以及突发类型模式中的至少一种。
6.如权利要求3所述的装置，进一步包括模式寄存器组(MRS)发生器，该发生器接收所述至少一个比特位。
7.一种存储装置，包括：
存储单元阵列；
第一模式产生电路，响应于模式设置命令，从而输出第一模式选择信号；
行解码器，根据多比特位地址信号选择存储单元阵列的行；
列解码器，根据该多比特位地址信号选择存储单元阵列的列；
第二模式产生电路，接收来自行解码器或列解码器分别用来选择行或列的多比特位地址信号的至少一个比特位，其中并根据该至少一个比特位输出第二模式选择信号；以及
模式控制电路，根据第一和第二模式选择信号中的一个，设置存储装置的运行模式，
其中该至少一个比特位是用于行或列的选择的多比特位中没有用到的至少一个比特位。
8.如权利要求7所述的装置，其中运行模式是突发长度模式。
9.如权利要求7所述的装置，其中运行模式是突发长度模式，DLL复位模式，测试模式，CAS执行时间模式以及突发类型模式中的至少一种。
10.如权利要求7所述的装置，进一步包括解码器，该解码器对多比特位地址信号进行解码，以获得该至少一个比特位。
11.如权利要求7所述的装置，其中模式控制电路包括多路复用器，其响应至少一个控制信号，从而在第一和第二模式选择信号之间切换。
12.如权利要求11所述的装置，进一步包括命令解码器，用于对来自多种输入信号的命令解码，并且其中该至少一个控制信号包括来自该命令解码器的至少一个已解码的命令。
13.如权利要求12所述的装置，其中该至少一个控制信号包括已解码的读取命令，已解码的写入命令，已解码的MRS命令中的至少一个。
14.一种存储装置，包括：
存储单元阵列；
第一模式产生电路，响应于模式设置命令，从而输出第一模式选择信号；
行解码器，响应于行激活命令，从而根据多比特位地址信号的n比特位来选择存储单元阵列的行；
列解码器，响应于读取命令和写入命令，从而根据多比特位地址信号的m比特位来选择存储单元阵列的列，其中n＞m，n-m＝a，a≥1；
第二模式产生电路，接收来自列解码器在读取和写入命令中至少一个的执行期间用来选择列的多比特位地址信号的1至a比特位，并且根据该1至a比特位中的至少一位输出第二模式选择信号；以及
模式控制电路，根据第一和第二模式选择信号中的一个，设置存储装置的运行模式，
其中该至少一个比特位是用于行或列的选择的多比特位中没有用到的至少一个比特位。
15.如权利要求14所述的装置，其中运行模式是突发长度模式。
16.如权利要求14所述的装置，其中运行模式是突发长度模式，DLL复位模式，测试模式，CAS执行时间模式以及突发类型模式中的至少一种。
17.如权利要求14所述的装置，进一步包括解码器，该解码器对多比特位地址信号进行解码，以获得该至少一个比特位。
18.如权利要求14所述的装置，其中模式控制电路包括多路复用器，其响应至少一个控制信号，从而在第一和第二模式选择信号之间切换。
19.如权利要求18所述的装置，进一步包括命令解码器，用于对来自多种输入信号的命令解码，并且其中该至少一个控制信号包括来自该命令解码器的至少一个已解码的命令。
20.如权利要求19所述的装置，其中该至少一个控制信号包括已解码的读取命令，已解码的写入命令，已解码的MRS命令中的至少一个。
21.一种存储系统，包括：
存储控制器，输出多比特位地址信号；以及
存储装置，接收来自存储控制器的多比特位地址信号；
其中存储装置包括：
存储单元阵列；
行解码器，根据多比特位地址信号选择存储单元阵列的行；
列解码器，根据多比特位地址信号选择存储单元阵列的列；
模式控制电路，接收来自行解码器或列解码器分别用来选择行或列的多比特位地址信号的至少一个比特位，并根据该至少一个比特位来设置存储装置的运行模式，
其中运行模式是突发长度模式，DLL复位模式，测试模式，CAS执行时间模式以及突发类型模式中的一种，
其中该至少一个比特位是用于行或列的选择的多比特位中没有用到的至少一个比特位。
22.如权利要求21所述的系统，进一步包括模式寄存器组(MRS)发生器，该发生器接收该至少一个比特位。
23.如权利要求21所述的系统，其中存储装置进一步包括解码器，该解码器对多比特位地址信号进行解码，以获得该至少一个比特位。
24.如权利要求21所述的系统，进一步包括多条数据线，连接在存储控制器和存储装置之间，用于传送对应于突发长度模式传输的数据脉冲。
25.一种存储系统，包括：
存储控制器，输出多比特位地址信号，以及输出模式设置命令，行激活命令，读取命令，写入命令中选定的一个；以及
存储装置，接收来自存储控制器的多比特位地址信号；
其中存储装置包括：
存储单元阵列；
行解码器，响应于行激活命令，从而根据多比特位地址信号的n比特位来选择存储单元阵列的行；
列解码器，响应于读取命令和写入命令，根据多比特位地址信号的m比特位来选择存储单元阵列的列，其中n＞m，n-m＝a，a≥1；
模式控制电路，接收来自列解码器在读取和写入命令中至少一个的执行期间用来选择列的多比特位地址信号中a比特位的至少一个，并根据该a比特位的至少一个来设置存储装置的运行模式，
其中运行模式是突发长度模式，DLL复位模式，测试模式，CAS执行时间模式以及突发类型模式中的至少一种，
其中所述a比特位的至少一个包括用于行或列的选择的多比特位中没有用到的至少一个比特位。
26.如权利要求25所述的系统，进一步包括模式寄存器组(MRS)发生器，该发生器接收该至少一个比特位。
27.如权利要求25所述的系统，其中存储装置进一步包括解码器，该解码器对多比特位地址信号进行解码，以获得该a比特位的至少一个。
28.如权利要求25所述的系统，进一步包括多条数据线，连接在存储控制器和存储装置之间，用于传送对应于突发长度模式传输的数据脉冲。
29.一种存储系统包括：
存储控制器，输出多比特位地址信号，以及输出模式设置命令，行激活命令，读取命令，写入命令中选定的一个；以及
存储装置，接收来自存储控制器的多比特位地址信号，模式设置命令，行激活命令，读取命令，写入命令；
其中存储装置包括：
存储单元阵列；
第一模式产生电路，响应于模式设置命令，从而根据多比特位地址信号输出第一模式选择信号；
行解码器，响应于行激活命令，从而根据多比特位地址信号的n比特位来选择存储单元阵列的行；
列解码器，响应于读取命令和写入命令，从而根据多比特位地址信号的m比特位来选择存储单元阵列的列，其中n＞m，n-m＝a，a≥1；
第二模式产生电路，接收多比特位地址信号中列解码器在读取和写入命令中至少一个的执行期间未用来选择列的a比特位的至少一个，然并且根据所述a比特位中的至少一个输出第二模式选择信号；以及
模式控制电路，根据第一和第二模式选择信号中的一个，设置存储装置的运行模式，
其中该至少一个比特位是用于行或列的选择的多比特位中没有用到的至少一个比特位。
30.如权利要求29所述的系统，其中运行模式是突发长度模式。
31.如权利要求29所述的系统，其中运行模式是突发长度模式，DLL复位模式，测试模式，CAS执行时间模式以及突发类型模式中的至少一种。
32.如权利要求29所述的系统，其中存储装置进一步包括解码器，该解码器对多比特位地址信号进行解码，以获得该至少一个比特位。
33.如权利要求29所述的系统，其中模式控制电路包括多路复用器，其响应至少一个控制信号，从而在第一和第二模式选择信号之间切换。
34.如权利要求33所述的系统，其中存储装置进一步包括命令解码器，用于对来自多种输入信号的命令解码，并且其中该至少一个控制信号包括来自该命令解码器的至少一个已解码的命令。
35.如权利要求34所述的系统，其中该至少一个控制信号包括已解码的读取命令，已解码的写入命令，已解码的MRS命令中的至少一个。
36.如权利要求29所述的系统，进一步包括多条数据线，连接在存储控制器和存储装置之间，用于传送对应于突发长度模式传输的数据脉冲。
37.一种用于设置具有存储阵列的存储装置的运行模式的方法，包括：
接收多比特位地址信号；
对多比特位地址信号进行解码，以选择存储阵列的行或列；
利用来自用于选择行或列的多比特位地址信号的至少一个比特位，设置存储装置的运行模式，
其中运行模式是突发长度模式，DLL复位模式，测试模式，CAS执行时间模式以及突发类型模式中的至少一种，
其中该至少一个比特位是用于行或列的选择的多比特位中没有用到的至少一个比特位。
38.一种用于设置具有存储阵列的存储装置的运行模式的方法，所述方法包括：
接收n比特位的多比特位地址信号，以及读取命令和写入命令中的一个；
响应读取命令和写入命令中的一个，根据多比特位地址信号的m比特位来选择存储单元阵列的列，其中n＞m，n-m＝a，a≥1；以及
利用用于选择存储单元阵列的列的多比特位地址信号的a比特位的至少一个，设置存储装置的运行模式，
其中运行模式是突发长度模式，DLL复位模式，测试模式，CAS执行时间模式以及突发类型模式中的至少一种，
其中该a比特位的至少一个比特位是用于存储单元阵列的列选择的多比特位地址中没有用到的至少一个比特位。
39.如权利要求38所述的方法，其中运行模式是突发长度模式。
40.一种用于设置具有存储阵列的存储装置的运行模式的方法，所述方法包括：
接收模式设置命令；
响应于模式设置命令，产生第一模式选择信号；
接收多比特位地址信号；
对多比特位地址信号进行解码，以响应行激活命令来选择存储阵列的行；
对多比特位地址信号进行解码，以响应读取命令和写入命令中的一个来选择存储阵列中的列；
根据用于选择行或列的多比特位地址信号中的至少一个比特位，产生输出第二模式选择信号；以及
模式控制电路，根据第一和第二模式选择信号中的一个，设置存储装置的运行模式，
其中该至少一个比特位是用于行或列的选择的多比特位中没有用到的至少一个比特位。
41.如权利要求40所述的方法，其中运行模式是突发长度模式。
42.如权利要求40所述的方法，其中运行模式是突发长度模式，DLL复位模式，测试模式，CAS执行时间模式以及突发类型模式中的至少一种。
43.如权利要求40所述的方法，其中根据第一和第二模式选择信号中的一个来设置存储装置的运行模式包括：响应于至少一个控制信号，从而在第一和第二模式选择信号之间进行切换。
44.如权利要求43所述的方法，进一步包括对来自多种输入信号的命令解码，并且其中该至少一个控制信号包括来自该命令解码器的至少一个已解码的命令。
45.如权利要求44所述的方法，其中该至少一个控制信号包括已解码的读取命令，已解码的写入命令，已解码的MRS命令中的至少一个。
CN2004100471843A 2003-10-09 2004-10-09 用地址信号设置运行模式的方法和存储系统 Expired - Fee Related CN1652248B (zh)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
KR1020030070311A KR100560773B1 (ko) 2003-10-09 2003-10-09 동작 모드의 재설정없이 버스트 길이를 제어할 수 있는반도체 메모리 장치 및 그것을 포함하는 메모리 시스템
KR70311/2003 2003-10-09
KR70311/03 2003-10-09
US10/951,881 2004-09-29
US10/951,881 US7042800B2 (en) 2003-10-09 2004-09-29 Method and memory system in which operating mode is set using address signal

Publications (2)

Publication Number Publication Date
CN1652248A CN1652248A (zh) 2005-08-10
CN1652248B true CN1652248B (zh) 2011-06-01

Family

ID=34437023

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2004100471843A Expired - Fee Related CN1652248B (zh) 2003-10-09 2004-10-09 用地址信号设置运行模式的方法和存储系统

Country Status (4)

Country Link
JP (1) JP2005116167A (zh)
CN (1) CN1652248B (zh)
DE (1) DE102004050037B4 (zh)
TW (1) TWI258143B (zh)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100724626B1 (ko) 2005-08-29 2007-06-04 주식회사 하이닉스반도체 테스트 모드 제어 회로
KR100656464B1 (ko) 2005-12-28 2006-12-11 주식회사 하이닉스반도체 반도체 메모리의 출력 인에이블 신호 생성장치 및 방법
US7982511B2 (en) 2006-02-09 2011-07-19 Hynix Semiconductor Inc. DLL circuit and method of controlling the same
KR100695436B1 (ko) * 2006-04-13 2007-03-16 주식회사 하이닉스반도체 직렬 입/출력 인터페이스를 가진 멀티 포트 메모리 소자 및그의 동작 모드 제어방법
KR100799132B1 (ko) 2006-06-29 2008-01-29 주식회사 하이닉스반도체 초기값변경이 가능한 모드레지스터셋회로.
JP4984872B2 (ja) * 2006-12-15 2012-07-25 富士通セミコンダクター株式会社 半導体メモリ、半導体メモリの動作方法、メモリコントローラおよびシステム
CN101202115B (zh) * 2006-12-15 2010-05-19 上海华虹Nec电子有限公司 内置非挥发性存储器芯片的测试模式实现方法
KR100892670B1 (ko) 2007-09-05 2009-04-15 주식회사 하이닉스반도체 반도체 메모리 장치의 프리차지 제어 회로
JP5471406B2 (ja) * 2009-12-18 2014-04-16 日本電気株式会社 半導体検証装置および方法
CN103336751B (zh) * 2013-07-10 2015-12-30 广西科技大学 寻址功能与存储单元一体化存储控制器
CN104698917B (zh) * 2013-12-10 2018-12-28 爱思开海力士有限公司 半导体装置的操作模式设定电路和利用其的数据处理系统
KR102164019B1 (ko) * 2014-01-27 2020-10-12 에스케이하이닉스 주식회사 버스트 랭스 제어 장치 및 이를 포함하는 반도체 장치
US9471254B2 (en) * 2014-04-16 2016-10-18 Sandisk Technologies Llc Storage module and method for adaptive burst mode
WO2020197925A1 (en) * 2019-03-26 2020-10-01 Rambus Inc. Multiple precision memory system

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6064627A (en) * 1996-09-26 2000-05-16 Mitsubishi Denki Kabushiki Kaisha Synchronous semiconductor memory device
CN1331472A (zh) * 2000-06-30 2002-01-16 三星电子株式会社 具有零写入恢复时间和无最大周期时间的刷新型存储器
CN1346494A (zh) * 1999-04-01 2002-04-24 因芬尼昂技术股份公司 用列解码器选择其片状导线的集成的铁电存储器
US6466511B2 (en) * 2000-06-30 2002-10-15 Kabushiki Kaisha Toshiba Semiconductor memory having double data rate transfer technique

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10208468A (ja) * 1997-01-28 1998-08-07 Hitachi Ltd 半導体記憶装置並びに同期型半導体記憶装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6064627A (en) * 1996-09-26 2000-05-16 Mitsubishi Denki Kabushiki Kaisha Synchronous semiconductor memory device
CN1346494A (zh) * 1999-04-01 2002-04-24 因芬尼昂技术股份公司 用列解码器选择其片状导线的集成的铁电存储器
CN1331472A (zh) * 2000-06-30 2002-01-16 三星电子株式会社 具有零写入恢复时间和无最大周期时间的刷新型存储器
US6466511B2 (en) * 2000-06-30 2002-10-15 Kabushiki Kaisha Toshiba Semiconductor memory having double data rate transfer technique

Also Published As

Publication number Publication date
TWI258143B (en) 2006-07-11
JP2005116167A (ja) 2005-04-28
DE102004050037A1 (de) 2005-05-12
CN1652248A (zh) 2005-08-10
TW200519943A (en) 2005-06-16
DE102004050037B4 (de) 2015-01-08

Similar Documents

Publication Publication Date Title
CN1652248B (zh) 用地址信号设置运行模式的方法和存储系统
CN101055768B (zh) 半导体存储装置
JP4615494B2 (ja) ダイナミック・ランダム・アクセス・メモリ・システム
CN101060008B (zh) 具有串行输入/输出接口的多端口存储装置及其控制方法
CN1933028B (zh) 具有突发读取等待功能的与非型快闪存储装置
US7027349B2 (en) Method for selecting memory device in response to bank selection signal
US7272070B2 (en) Memory access using multiple activated memory cell rows
US7116584B2 (en) Multiple erase block tagging in a flash memory device
CN100419901C (zh) 具有用于读写操作的不同突发顺序寻址的存储器件
JP2007095284A (ja) 直列入／出力インターフェイスを有するマルチポートメモリ素子
KR960038618A (ko) 메모리디바이스회로 및 멀티뱅크메모리어레이의 멀티뱅크컬럼의 동시어드레스방법
JP5165915B2 (ja) 半導体記憶装置のデータ出力回路およびデータ出力制御方法
KR100753099B1 (ko) 반도체 메모리 장치
US7042800B2 (en) Method and memory system in which operating mode is set using address signal
US6535965B1 (en) Semiconductor memory device with fast masking process in burst write mode
KR100619202B1 (ko) 자동 프리챠지 인코딩 장치 및 방법
US8107313B2 (en) Semiconductor memory and memory system
US7218569B2 (en) Memory circuit, and method for reading out data contained in the memory circuit using shared command signals
US20090190432A1 (en) DRAM with Page Access
US6138214A (en) Synchronous dynamic random access memory architecture for sequential burst mode
CN100422908C (zh) 具有网络高总线效率的存储设备、其操作方法及存储系统
US6700831B2 (en) Integrated memory having a plurality of memory cell arrays and method for operating the integrated memory
KR100819968B1 (ko) 반도체 메모리 시스템 및 반도체 메모리 칩
KR0172427B1 (ko) 반도체 메모리 장치의 확장된 데이타 출력을 갖는 쿼드 카스 모드 제어회로
CN102054525A (zh) 半导体存储器、存储系统及其控制方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20110601

Termination date: 20141009

EXPY Termination of patent right or utility model