CN1346494A - 用列解码器选择其片状导线的集成的铁电存储器 - Google Patents
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Abstract
集成存储器有片状导线(PL),将片状导线安排为与位导线平行。此时各自一个片状导线(PL)和至少一个位导线(BL)是与同一个存储单元(MC)相连接的。将列解码器(CDEC)用于依赖于列地址(CADR)选定一个片状导线(PL)。
Description
本发明涉及到一个集成存储器，其存储单元是用片状导线连接的。
在US5,592,410 A中叙述了FRAM或者FeRAM(铁电随机存取存储器)形式的铁电存储器。其存储单元有选择晶体管和存储电容器。存储电容器有铁电介质，这个铁电介质依赖于被存储的逻辑状态可以采取不同的极性状态。极性状态影响存储电容器的电容。每个存储电容器的电极是由相应的选择晶体管与存储器的位导线相连的。选择晶体管的控制接头是与存储器的字导线相连的。存储电容器的第二个电极是与片状导线相连的。当读存取期间将选择晶体管导电接通和将片状导线的电势从低电势脉动到高电势。在与存储单元连接的位导线上的电势改变然后进行处理。这是与极性有关的存储器电容的一个尺度和因此将其用于确定各个被存储的逻辑状态。
在US 5,592,410 A中的字导线的走向是垂直于位导线和片状导线是与字导线平行的。每个片状导线是与字解码器的同一个输出端相连的。通过激活一个字导线于是也同时激活所属的片状导线。这导致了，所有由各个被激活的字导线选择的存储单元通过与其连接的片状导线的脉冲信号影响所属位导线上的电势。
以下任务是以本发明为基础的，叙述一个集成存储器，其有具有存储电容器的存储单元，这些存储单元是用片状导线连接的，和在其上当激活一个字导线时通过在片状导线上的脉冲信号只影响与字导线交叉的在位导线一部分上的电势。
这个任务是用集成存储器按照权利要求1解决的。本发明的有益结构和扩展结构是从属权利要求的对象。
按照本发明将与存储单元的存储电容器连接的片状导线安排为与位导线平行的。各自一个片状导线和至少一个位导线是与同一个存储单元相连的。将列解码器依赖于附上的列地址用于选择一个片状导线。
虽然在US 5,592,410 A中片状导线的走向是与字导线平行的和与字导线解码器的输出端相连接，而在本发明中片状导线的走向是与字导线平行的和是由列解码器控制的。因此，每个片状导线是与所属的位导线的存储单元相连的，达到了只有那个存储单元被片状导线的脉冲信号发现，其所属的位导线对于各个存储器存取是必要的。因此只有那个位导线的电势受到所属片状导线上的脉冲信号的影响，而这个位导线正巧对于数据传输是必要的。
在本发明扩展结构的集成存储器中有控制单元用于影响从位导线向存储器以外进行数据传输，控制单元各自有一个控制输入端，这个经过一个片状导线与列解码器的各自一个输出端相连接。
在这个扩展结构上将片状导线用于从列解码器向控制单元传送控制信号。
按照第一个实施形式的控制单元例如可以是第一个开关元件，经过这个开关元件将位导线与读放大器相连接。按照其他实施形式的控制单元是激活单元，激活单元是各自从属于一个读放大器的和用于激活各个读放大器。按照其他实施形式的控制单元是第二个开关元件，经过这个开关元件将读放大器与数据导线连接，将数据导线用于传输由读放大器放大的，从存储单元中读出的数据。
下面借助于附图表示的实施例叙述本发明。
附图表示了具有单-晶体管/单-电容器-类型的存储单元MC的FRAM。将存储单元MC安排在位导线BL和字导线WL的交又点上。位导线BL和字导线WL的走向是相互垂直的。存储器有很多片状导线PL，将片状导线安排为与位导线BL平行。将位导线组合成位导线副。为了简化起见在附图上只表示了每个位导线副的一个位导线。实际上当选定一个位导线BL时也始终同时选定了一个互补的位导线，互补的位导线在存储单元MC中读存取时提供一个相应的参考信号。
在附图上放大地表示了一个存储单元MC。存储单元有一个选择晶体管TM和一个存储电容器CM。存储电容器CM有一个铁电介质。存储电容器的一个电极是经过选择晶体管TM与所属的位导线BL相连接。其另外的电极是与一个片状导线PL相连接。选择晶体管TM的门是与一个字导线WL相连接。
位导线BL是经过任何第一个n-通道-晶体管T1与所属的有差别的读放大器SA相连的。附图一共表示了四个读放大器SA，各自有四个位导线副BL从属于读放大器。每个读放大器SA是经过两个第二个晶体管T2与一个数据导线副DLi相连的。在写存取时将数据经过数据导线DLi传输到读放大器SA和从这里经过位导线BL传输到存储单元MC中。当读存取时数据传输是在相反方向进行的，其中将读放大器用于将各个位导线副上在读取时调整的差别信号进行放大。
将每四个位导线副BL组合成各一列CLi。附图一共表示了四列CLi。在存储单元MC上存取时只各选定一列CLi，这样例如在读存取时读放大器SA只用于放大从这个列CLi中提供的数据。
字导线是与可以输入列地址RADR的列解码器RDEC的输出端相连的。列解码器依赖于各个附上的列地址RADR选定一个字导线WL。
一个片状导线PL是从属于任何一个位导线副BL的。在附图上片状导线PL是用虚线表示的。每列CLi上的四个片状导线PL是相互电连接的。它们是经过各自一个列选择导线CSLi与列解码器CDEC的输出端相连的。可以将列地址CADR输入给列解码器CDEC。依赖于输入的列地址CADR列解码器CDEC选定一个列选择导线CSLi。列解码器CDEC在这个选定的列导线CSLi上产生在存储单元上读存取或者写存取时对于与各个列选择导线CSLi相连接的片状导线PL所要求的脉冲信号。脉冲信号例如可以有在US 5,592,410 A中表示的曲线。
每列CLi的四个片状导线PL在其与列解码器相反的端部与从属于各个列CLi的第一个晶体管T1的控制接头相连接。因此列解码器CDEC的输出端经过片状导线PL与第一个晶体管T1的控制接头相连接。
此外附图表示了具有四个输入端的或-栅OR。这些输入端的任何一个是与每列CLi的四个片状导线PL相连的。或-栅OR的输出端是与第一个与-栅AND1的第一个输入端相连接的，其输出端是与每个读放大器SA的激活单元AKT相连接的。第一个与-栅AND1的第二个输入端是与激活导线CSA相连接的。如果将高电平输入给激活单元时，激活单元AKT的作用是激活各个读放大器SA。这是当情况是，如果不仅激活信号CSA而且或-栅OR的输出端有高电平时。
此外或-栅OR与第二个与-栅AND2的第一个输入端相连接，其输出端与第二个晶体管T的控制接头相连接。第二个与-栅AND2的第二个输入端是与选择导线DLS相连的。如果不仅选择信号DLS而且或-栅OR的输出端有高电平时，第二个晶体管T2经过第二个与-栅AND2导电接通。
片状导线PL在非选择状态有低电平。当从一列CLi的存储单元MC中读存取时，列解码器CDEC依赖于附上的列地址CADR选定相应的列选择导线CSLi。列解码器经过这个列选择导线CSLi将对于读取所要求的脉冲信号传输给被选定列CLi的四个片状导线PL。经过这些脉冲信号一方面将从属于这个列CLi的八个第一个晶体管T1导电接通。同时在或-栅OR的输出端同样出现脉冲信号。激活导线CSA和选择导线DLS得到一个高电平。因此将四个读放大器SA经过第一个与-栅AND1和其激活单元AKT通过或-栅OR的输出信号激活，如果例如将它们例如与集成电路的供电电势相连接。将或-栅OR的输出信号经过第二个与-栅AND2也输入给第二个晶体管T2的控制接头，则将这个也用脉冲信号节拍导电连接。
在这个实施例中将列解码器CDEC不仅用于选定片状导线PL，而且用于激活一列CLi的第一个晶体管T1，激活四个读放大器SA以及激活与这些连接的八个第二个晶体管T2。在本发明其他的实施例中也可以只将三个上述元件中的一个或者两个经过片状导线PL与列解码器CDEC相连接。
或-栅OR是必要的，因为在这个实施例中将读放大器SA用于在多路上将四个不同列CLi提供的数据放大。这样它们必须每一次被激活，如果在列CLi中只将一列通过列解码器CDEC选定时。
附图只表示了比较大的存储器的一部分，存储器有多个组每个组有四个读放大器SA和从属的第一个晶体管T1和第二个晶体管T2以及被连接的存储单元MC。所有这些组是经过它们的八个第二个晶体管T2与同样的四个数据导线副DLi相连接的。当然经过列解码器CDEC在一个读放大器组中只各自选定一列CLi，这样当一次读存取时只从这个选定的列CLi中将四个数据比特经过所属的读放大器SA传输到数据导线副CLi上。当将不同的列地址CADR从属于每列CLi时，激活导线CSA和选择导线DLA对于所有的读放大器组是共同的。
Claims (7)
1.集成存储器，
-具有存储单元(MC)，将存储单元安排在位导线(BL)和字导线(WL)的交叉点上和各自至少有一个选择晶体管(TM)和一个存储电容器(CM)，
-在其上将选择晶体管(TM)的控制接头与一个字导线(WL)相连接和每个选择晶体管将所属存储电容器(CM)的一个电极与一个位导线(BL)连接在一起，
-具有引导脉冲信号的片状导线(PL)，将片状导线与一个与各个选择晶体管(TM)相反的存储电容器(CM)的电极相连接，
-具有一个行解码器(REDEC)用于字导线(WL)的地址选择和
-具有一个列解码器(CDEC)，
-在其中将片状导线(PL)安排与位导线(BL)平行，
-在其中将各自一个片状导线(PL)和至少一个位导线(BL)与同一个存储单元(MC)相连接，
-和在其中将列解码器(CDEC)依赖于附上的列地址(CADR)选定至少一个片状导线(PL)，
其特征为，
-控制单元(T1，T2，AKT)为了影响从位导线(BL)向存储器外进行数据传输各自有一个控制输入端，其经过一个片状导线(PL)与列解码器(CDECD)的各自一个输出端相连接。
2.按照权利要求1的集成存储器，
-其控制单元是第一个开关元件(T1)，
-具有读放大器(SA)用于将从存储单元(MC)中被读出的数据放大，被读出的数据经过各自第一个开关元件(T1)与至少一个位导线(BL)相连接，
-和在其中每个第一个开关元件(T1)的控制接头是与列解码器(CDEC)的一个输出端经过那个片状导线(PL)相连接，那个片状导线是从属于与各个第一个开关元件(T1)连接的位导线(BL)的。
3.按照权利要求1的集成存储器，
-具有读放大器(SA)用于将从存储单元(MC)中读出的数据放大，被读出的数据是与各自至少一个位导线(BL)相连接的。
-其控制单元是激活单元(AKT)，激活单元各自从属于一个读放大器(SA)和激活单元有用于激活各个读放大器的一个激活输入端，
-在其中每个读放大器(SA)的激活单元(AKT)的激活输入端是与列解码器(CDEC)的一个输出端经过那个片状导线(PA)相连接的，那个片状导线是从属于与各个读放大器连接的位导线(BL)的。
4.按照权利要求3的集成存储器，
-其读放大器(SA)是各自与至少两个位导线(BL)相连接的，不同的列地址(CADR)是从属于它的。
-和在其中那个片状导线(PL)，这是从属于与各个读放大器(SA)连接的位导线(BL)的，是经过一个或-逻辑连接(OR)与各个读放大器的激活输入端相连接的。
5.按照权利要求1的集成存储器，
-其控制单元是第二个开关元件(T2)，
-具有读放大器(SA)用于将从存储单元(MC)中读出的数据放大，被读出的数据是与各自至少一个位导线(BL)相连接的，
-具有数据导线(DLi)用于将通过读放大器(SA)放大的，从存储单元(MC)读出的数据进行传输，被读出的数据经过第二个开关元件(T2)是与读放大器相连的，
-在其中每个第二个开关元件(T2)的控制接头是与列解码器(CDEC)的输出端经过那个片状导线(PL)相连的，那个片状导线是从属于与各个读放大器(SA)连接的位导线(BL)的。
6.按照权利要求5的集成存储器，
-其读放大器(SA)是与各自至少两个位导线(BL)相连的，不同的列地址(CADR)是从属于它的，
-和在其中那个片状导线(PL)，这是从属于与各个读放大器(SA)连接的位导线(BL)的，是经过一个或-逻辑连接(OR)与各个读放大器连接的第二个开关元件(T2)的控制接头相连的。
7.按照权利要求1的集成存储器，
这是一个铁电存储器，其存储电容器(CM)有一个铁电介质。
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