KR100819968B1 - 반도체 메모리 시스템 및 반도체 메모리 칩 - Google Patents
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Abstract
본 발명은, 사전결정된 프로토콜에 부합하여 신호 프레임의 형태로 메모리 제어기와 반도체 메모리 칩 사이에 데이터, 명령 및 어드레스 신호가 직렬로 전송되는 반도체 메모리 시스템 및 반도체 메모리 칩에 관한 것이다. 반도체 메모리 칩(1) 내의 수신 신호 경로 상에는 수신 인터페이스 장치(2)에 이어 신호 프레임을 디코딩하는 프레임 디코더(3)가 배치되며, 프레임 디코더와 메모리 코어(5) 사이에는 셀 어레이(10)를 포함하는 중간 저장 장치(4)가 배치되고, 이 어레이는 복수의 메모리 셀과 어드레싱 및 선택기 회로(11-14)를 포함하는데, 프레임 디코더(3)에 의해 디코딩되는 메모리 제어기에 의해 제공되는 명령 및/또는 기록 신호 프레임으로부터의 어드레스 신호가 이 회로에 인가되어, 셀 어레이(10)를 어드레싱하고 셀 어레이에 기록될 기록 데이터와 이로부터 판독될 데이터를 선택한다.
Description
도 1은 본 발명에 따른 반도체 메모리 칩의 일실시예의 변형의 기능 블록도를 개략적으로 도시하고 있는데, 이를 참조하여 핵심 목적 및 기능적 특징을 설명할 것이다.
도 2는 본 발명에서 사용되는 임시 저장 장치에 적용 가능한 상태도를 그래픽적으로 도시하고 있다.
도면의 주요 부분에 대한 부호의 설명
1: 반도체 메모리 칩 2: 수신 인터페이스 장치
3: 프레임 디코더 4: 임시 저장 장치
5: 메모리 코어
10: 임시 저장 장치(4)의 셀 어레이
11: 어드레스 포인터 12: 프레임 카운터
13: 임시 저장 기록 선택기 14: 임시 저장 판독 선택기
WD1, WD2, WD3: 기록 데이터 단위
DM: 데이터 마스킹 비트 및 신호 프레임
WR1, WR2, WR3: 기록 신호 프레임
WR-RET: 임시 저장 장치로부터의 판독 요청
Z1-Z7: 상태
본 발명은 반도체 메모리 시스템 및 반도체 메모리 칩에 관한 것이며, 청구범위에서 독립항인 제 1 항과 제 8 항에 각각 기재되어 있다. 이러한 반도체 메모리 시스템 및 반도체 메모리 칩은 예를 들어 종래 DRAM 또는 DDR-DRAM 반도체 메모리 시스템 및 메모리 칩이다.
종래 DRAM 반도체 메모리 시스템 및 메모리 칩에서, 메모리 제어기 및/또는 기타 반도체 메모리 칩으로 오가는 데이터, 명령 및 어드레스 신호는 신호 프레임의 형태로 전송되지 않으며, 직렬이 아닌 병렬로 전송된다. 예를 들어 기록 데이터, 명령 및 어드레스인 이 병렬 전송은 메모리 제어기로부터 하나 이상의 DRAM 메모리 칩으로의 개별 데이터, 명령 및 어드레스 신호 버스에 의해 이루어질 수 있다.
미래의 반도체 메모리 시스템, 예를 들어, DRAM 메모리 시스템 및 메모리 칩에서는, 데이터, 명령 및 어드레스 신호는 사전결정된 프로토콜에 부합하는 신호 프레임의 형태로 직렬 신호 스트림으로서 매우 높은 전송률로 전송된다.
이러한 진보하는 반도체 메모리에서, 그 메모리 코어와 송신 및 수신 인터페이스 장치 사이에 프레임 디코더가 존재하는데, 이는 수신 인터페이스 장치로부터 수신된 신호 프레임의 디코딩하고 데이터와 명령을 추후에 메모리 코어로 전송하기 위한 것이다. 서로에 속하는 명령 단위에도 적용될 수 있는 바와 같이, 서로에 속하는 기록 데이터 단위는 프로토콜에 따라 단일 신호 프레임뿐만 아니라 다수의 연속적으로 전송되는 신호 프레임에 포함될 수 있기 때문에, 이러한 반도체 메모리 칩은 임시 저장 장치를 가져야 하는데, 임시 저장 장치는 프레임 디코더와 메모리 장치에 접속되며 프레임 디코더에 의해 디코딩되는 다수의 데이터 및/또는 명령 단위를 임시로 저장하여, 이러한 진보하는 반도체 메모리 칩의 메모리 코어에 대한 기록 데이터 단위 및/또는 명령 단위의 전송 과정에서 절대적으로 필요한 유연성을 제공한다.
그러므로, 본 발명의 목적은 프레임 디코더와 클록-동기적으로 프레임 디코더에 의해 디코딩되는 다수의 기록 데이터 및/또는 명령 단위를 임시 저장하여 시간에 관해 중요하지 않은 데이터 및/또는 명령 유닛을 저장하고 시간에 관해 중요하지 않은 메모리 코어도 이들을 판독하는 일반적인 반도체 메모리 시스템 및 반도체 메모리 칩을 특정하는 것이다.
이 목적은 청구범위에 따라 달성된다.
제 1 양태에 따르면, 본 발명은 메모리 제어기와 데이터, 명령, 어드레스 버스 라인을 통해 이 메모리 제어기에 접속되는 적어도 하나의 메모리 칩에 의해 전술한 목적을 달성하는 반도체 메모리 시스템을 제공하는 것인데, 이 메모리 칩은 메모리 코어와 송신 및 수신 인터페이스 장치 - 이 장치는 데이터, 명령 및 어드레스 신호를 상기 메모리 제어기 및/또는 다른 유사한 반도체 메모리 칩으로 각각 송신 및 수신함 - 를 포함하는데, 반도체 메모리 시스템은 사전결정된 프로토콜에 부합하는 신호 프레임의 형태로 직렬 신호 스트림으로서 데이터, 명령 및 어드레스 신호를 송신하도록 구성되며, 적어도 하나의 반도체 메모리 칩은, 수신 인터페이스 장치와 메모리 사이에 배치되는 프레임 디코더 - 이 디코더는 수신 인터페이스 장치에 의해 수신되는 신호 프레임을 디코딩하도록 구성됨 - 와, 프레임 디코더에 의해 디코딩되는 다수의 기록 데이터 및/또는 명령 단위를 임시로 저장하는 임시 저장 장치 - 이 장치는 프레임 디코더와 메모리 코어 사이의 수신 경로상에 배치되고 다수의 메모리 어드레스와 메모리 제어기에 의해 공급되는 신호 프레임으로부터 프레임 디코더에 의해 디코딩되는 어드레스 신호가 인가되는 어드레싱 및 선택기 회로를 포함하는 셀 어레이를 가져서, 셀 어레이를 어드레싱하고, 셀 어레이에 관한 판독/기록 선택을 수행함 - 을 또한 포함한다.
어드레싱 및 선택기 회로는 어드레스 포인터와 프레임 카운터를 갖는다.
제 2 양태에 따르면, 본 발명은 또한 전술한 목적을 달성하는 반도체 메모리 칩을 제공하는데, 메모리 코어와 송신 및 수신 인터페이스 장치 - 이 장치는 데이터, 명령 및 어드레스 신호를 상기 메모리 제어기 및/또는 다른 유사한 반도체 메모리 칩으로 각각 송신 및 수신함 - 를 포함하는데, 반도체 메모리 시스템은 사전결정된 프로토콜에 부합하는 신호 프레임의 형태로 직렬 신호 스트림으로서 데이터, 명령 및 어드레스 신호를 송신하도록 구성되며, 적어도 하나의 반도체 메모리 칩은, 수신 인터페이스 장치와 메모리 사이에 배치되는 프레임 디코더 - 이 디코더는 수신 인터페이스 장치에 의해 수신되는 신호 프레임을 디코딩하도록 구성됨 - 와, 프레임 디코더에 의해 디코딩되는 다수의 기록 데이터 및/또는 명령 단위를 임시로 저장하는 임시 저장 장치 - 이 장치는 프레임 디코더와 메모리 코어 사이의 수신 경로상에 배치되고 다수의 메모리 어드레스와 메모리 제어기에 의해 공급되는 신호 프레임으로부터 프레임 디코더에 의해 디코딩되는 어드레스 신호가 인가되는 어드레싱 및 선택기 회로를 포함하는 셀 어레이를 가져서, 셀 어레이를 어드레싱하고, 셀 어레이에 관한 판독/기록 선택을 수행함 - 을 또한 포함한다.
이 장치에서, 어드레싱 및 선택기 회로는 오드레스 포인터 및 프레임 카운터를 갖는다.
임시 저장 장치와 그 어드레싱 및 선택기 회로는 본 발명에 따른 반도체 메모리 시스템 및 칩에서 프레임 디코더와 클록-동기적으로 동작하는 것이 바람직하다.
또한, 임시 저장 장치의 셀 어레이의 각 어드레싱 가능한 메모리 셀은, 명령 및/또는 기록 데이터가 본 발명에 따른 반도체 메모리 시스템 및 칩에서 다수의 클록 사이클에서 전송되는 경우에 연속적 또는 방해되는 다중 액세스를 위한 다수의 개별 섹션으로 세부 분할되는 것이 바람직하다.
바람직한 실시예에서, 임시 저장 장치의 어드레싱 및 선택기 회로는 또한 임 시 저장 기록 선택기를 갖는데, 이는 어드레스 포인터 및 프레임 카운터의 출력 신호로부터 형성되는 기록 선택 제어 신호에 의해 구동되는 임시 저장 기록 선택기를 셀 어레이의 입력부에 가지며, 메모리 코어 이전의 자신의 출력부에, 프레임 디코더에 의해 디코딩되는 판독 명령 프레임으로부터의 판독 선택 제어 신호에 의해 구동되는 임시 저장 판독 선택기를 갖는다.
전술한 바와 같이, 임시 저장 장치와 그 어드레싱 및 선택기 회로는 본 발명에 따른 다수의 기록 데이터 단위 및 다수의 명령 단위 모두를 임시 저장하도록 구성될 수 있다.
그러나, 실시예를 변형하여, 임시 저장 장치와 그 어드레싱 및 선택기 회로가 기록 데이터만을 임시 저장하도록 구성될 수 있다.
바람직하게는, 반도체 메모리 시스템의 사전결정된 프로토콜은 또한 시간적으로 근접하되 명령/기록 데이터 신호 스트림 내의 개별 기록 데이터 단위로 각각의 데이터를 할당할 때 기록 데이터 마스킹 비트를 전송하도록 설정되고, 임시 저장 장치와 그 어드레싱 및 선택기 회로는 셀 어레이의 각 어드레싱 가능한 메모리 셀의 각각의 개별 섹션에 기록 데이터 단위 및 상기 기록 데이터 단위와 관련된 마스킹 비트만을 임시 저장할 수도 있다.
본 명세서에서 제안되는 임시 저장 장치와 그 어드레싱 및 선택기 회로는, 명령 및/또는 기록 데이터가 어드레싱 가능한 메모리 셀마다 다수의 클록 사이클에 전송되는 경우에 연속적 또는 방해되는 다중 액세스로 분할되기 때문에, 논리 복잡성을 감소시키고 본 발명에 따른 반도체 메모리 칩의 면적을 절감하는 장점을 갖는다. 또한, 본 명세서에서 제안되는 프레임 디코더와 메모리 코어 사이의 이러한 임시 저장 장치와 그 어드레싱 및 선택기 회로의 사용은 프레임 디코더로부터 메모리로 기록 데이터 및/또는 명령을 전송하는 데 유연성을 증가시킨다.
본 명세서의 바람직한 실시예에서는, 임시 저장 장치의 어드레싱 및 선택기 회로에 제공되어 프레임 디코더에 의해 디코딩되는 셀 어레이를 어드레싱하는 어드레스 신호가 메모리 제어기에 의해 전송되는 신호 프레임으로부터 오게 되므로, 즉, 메모리 제어기가 최종적으로 임시 저장 장치에 대한 어드레스를 결정하므로, 임시 저장 장치의 어드레스를 생성하는 논리의 복잡성이 감소되고 임시 저장 장치 자체에서 어드레스를 발생시키는 임의의 가능한 다른 해결책에 비해 시간이 덜 소모된다.
본 발명에 따른 반도체 메모리 시스템 및 칩의 전술한 목적과 다른 목적 및 장점을 첨부된 도면을 참조하여 더욱 상세히 후술할 것이다.
첨부된 도 1은, 간단히 표시된 수신 인터페이스 장치(2)와 메모리 코어(5) 사이의 본 발명에 따른 반도체 메모리 칩(1)의 수신 경로 섹션을 개략적으로 도시하고 있다. 본 발명에 따른 반도체 메모리 칩(1)의 수신 인터페이스 장치(2)에 기능 블록으로 표시된 프레임 디코더(3)가 직접 이어지는데, 이는 수신 인터페이스 장치(2)에 의해 제공되는 기록, 판독, 시스템과 기타 명령 및 기록과 판독 데이터에 관한 신호 프레임 및 마스킹 비트(masking bits)를 디코딩하고, 디코딩된 데이 터를 병렬 형태로 변환하는 작업도 수행한다. 이 바람직한 실시예에 따른 임시 저장 장치(4)는 다수의 기록 데이터 및 프레임 디코더(3)에 의해 디코딩되는 기록 데이터 마스킹 비트를 임시로 저장하도록 구성되며, 프레임 디코더(3)와 메모리 코어(5) 사이의 수신 경로상에 위치되어, 복수의 어드레싱 가능한 메모리 셀과 메모리 제어기(도시 생략)에 의해 제공되어 프레임 디코더(3)에 의해 디코딩되는 신호 프레임으로부터의 어드레스 신호가 인가되는 어드레싱 및 선택기 회로를 포함하는 셀 어레이(10)를 갖는데, 이는 셀 어레이(10)로 기록되고 이로부터 판독될 기록 데이터와 마스킹 비트를 어드레싱하고 선택하기 위해 어드레스 포인터(11), 기록 선택기(13) 및 판독 선택기(14)를 갖는다. 기록 선택기(13)는 셀 어레이(10)의 입력부에 배치되고 어드레스 포인터(11)와 프레임 카운터(12)의 출력 신호에 의해 구동되어 기록 데이터와 마스킹 비트를 셀 어레이(10)로 기록한다. 판독 선택기(14)는 셀 어레이(10)의 출력부에 배치되어 프레임 디코더에 의해 디코딩되는 판독 명령 프레임으로부터의 판독 선택 제어 신호 "어드레스/인에이블 WR-RET"에 의해 구동된다.
이 실시예에서, 임시 저장 장치는 기록 데이터 단위(WD1, WD2, WD3) 및 이들에 할당되는 마스킹 비트(DM)만을 임시로 저장하기 위해서 구성된다는 것을 유의해야 한다.
사전결정된 프로토콜로 인해, 기록 데이터 단위는 반드시 서로 이어지는 것은 아닌 다수의 기록 신호 프레임에 대해 분산된다고 가정된다. 프레임 디코더(3)는 인입 신호 프레임(WR1, WR2, WR3, DM)을 제어 신호 "수신 프레임"으로 디코딩하고 임시 저장 장치(4)의 프레임 카운터(12)에 공급하여 프레임을 카운트한다. 또한, 프레임 디코더(3)는 프레임에 수신되는 기록 데이터 단위 및 마스킹 비트를 디코딩하는데, 이는 프레임 디코더(3)에 의해 기록 선택기(13)로 공급된다. 예시적 실시예에서, 프레임 디코더(3)는 프레임(WR1) 또는 DM 프레임으로부터 어드레스 포인터(11)에 공급되는 임시 저장 기록 어드레스를 디코딩한다. 기록 선택기(13)는 결국 어드레스 포인트(11) 및 프레임 카운터(12)로부터의 출력 신호에 의해 구동되어 기록 데이터 단위(WD1, WD2 및 WD3)와 기록 데이터 마스킹 비트를 선택적으로 기록한다. 임시 저장 장치(4)에 대한 어드레스가 신호 프레임(WR1)의 메모리 제어기에 의해 전송되었으면 신호 프레임(WR2, WR3 및 DM) 내에서 전송될 필요가 없다.
기록 어드레스가 배치되는 것으로부터 보다 정밀히 설명한다. 1. 어드레스가 다음 어드레스가 시작하기 전에 완전히 기술되면, 이 어드레스는 제 1 프레임 또는 다른 어드레스의 이전 기록 사이클의 최종 프레임에 의해서도 적합하게 전송되어야 한다. 2. 상이한 어드레스가 중첩되어 기술되면, 어드레스 정보는 프레임의 각각에 공급되어야 한다.
또한, 프레임 디코더(3)는 신호 프레임 "WR-RET"로부터 임시 저장 장치(4)로부터의 명령을 디코딩하고 기록 데이터 단위와 마스킹 비트를 셀 어레이(10)로부터 판독하며 이들을 메모리 코어(5)로 공급한다. 이를 위해, 셀 어레이(10)의 출력에 배치되는 임시 저장 판독 선택기(14)는 프레임 디코더(3)로부터 신호 프레임 WR-RET로부터 디코딩된 판독 어드레스를 수신하여, 셀 어레이(10) 및 인에이블 신호를 판독한다. 셀 어레이(10) 자체는 어드레싱 가능한 메모리 셀마다 다수의 기록 데이터 프레임(WR1, WR2, WR3) 및 마스킹 비트 프레임에 대응하는 다수의 섹션으로 분할된다. 셀 어레이(10)는 항상 WR1-WR2-WR3-DM의 순서로 액세스된다. 신호 프레임은 공백 프레임 또는 상이한 어드레스에 대한 판독 요청에 의해 방해될 수 있다.
임시 저장 장치(4)에 대한 판독 및 기록 액세스는 하나의 양방향 버스 시스템 또는 2개의 단방향 버스에 의해 실행될 수 있다. 도 1에 도시된 실시예에서는, 프레임 디코더(3)로부터 임시 저장 장치(4)로, 임시 저장 장치(4)로부터 메모리 코어(5)로 각 경우에 2개의 단방향 버스가 구현된다.
도 2는 상태도를 도시하고 있는데, 본 발명에 따른 반도체 메모리 칩에서 도 1에 도시된 임시 저장 장치(4)에 대해 7개의 상태, Z1 - Z7를 갖는다. 이하, 도 1과 도 2를 참조하여 프레임 디코더(3)와 메모리 코어(5)와 함께 임시 저장 장치(4)의 동작을 설명한다.
Z1: 최초에, 셀 어레이(10)의 엔트리 및 어드레스 포인터(11)와 임시 저장 장치(4)의 프레임 카운터(12)가 0으로 설정된다. 임시 저장 기록 선택기(13) 및 임시 저장 판독 선택기(14)는 각각 보안되거나 차단된다.
Z2: 임시 저장 장치(4)의 다음 동작, 즉, 기록 데이터 및 마스킹 비트를 이전 것으로 기록하거나 기록 데이터 또는 마스킹 비트를 WR-RET에 의해 판독하는 상태를 기다린다.
Z3: WR1 신호 프레임의 디코딩에 이어, 프레임 디코더(3)는 프레임 비트로부 터 셀 어레이(10)의 어드레스를 디코딩하고 이에 부합하게 어드레스 포인터(11)를 설정한다. 프레임 카운터(12)는 0으로 설정된다. 다음 클록 사이클에, 기록 데이터(WD1)는 임시 저장 기록 선택기(13)를 통해 셀 어레이(10)의 대응 어드레스로 기록될 수 있다. DM 신호 프레임이 단 하나의 선택 사항인 경우, 셀 어레이(10)의 대응 어드레스의 DM 선택은 0으로 설정된다.
Z4: WR2 신호 프레임에 액세스하는 동안, 셀 어레이(10)의 어드레스는 WR1 신호 프레임의 디코딩으로부터 이미 이용 가능하므로 프레임 카운터(12)는 1만큼만 증가된다. 다음 클록 주기에, 기록 데이터(WD2)는 임시 저장 기록 선택기(13)를 통해 셀 어레이(10)의 대응 어드레스(예: 0)의 제 2 섹션으로 기록된다.
Z5: WR3 신호 프레임에 액세스하는 동안, 셀 어레이(10)의 어드레스는 WR1 신호 프레임의 디코딩으로부터 이미 이용 가능하므로, 프레임 카운터는 1만큼만 증가된다. 다음 클록 주기에, 기록 데이터(WD3)는 임시 저장 기록 선택기(13)를 통해 대응 어드레스(예: 0)의 제 3 섹션에 셀 어레이(10)로 기록된다.
Z6: DM 신호 프레임에 액세스하는 동안, 셀 어레이(10)의 어드레스는 WR1 신호 프레임의 디코딩으로부터 이미 이용 가능하므로 프레임 카운터(12)는 1만큼만 증가된다. 다음 클록 주기에, 데이터 마스킹 비트(DM)는 임시 저장 기록 선택기(13)를 통해 대응 어드레스(예: 0)의 DM 섹션으로 기록된다. DM 신호 프레임이 발생하지 않으면, DM 섹션은 임의의 경우에 앞서 0으로 설정되었으므로 상관없다.
Z7: 임시 저장 장치(4) 또는 그 셀 어레이(10)로부터의 판독 명령은 각각 가 프레임을 이용하여 도달할 수 있다. 셀 어레이(10)의 동시 판독은, 판독 요청이 셀 어레이(10)의 다른 어드레스에 유도되는 한 (이러한 판독 신호 프레임에 의해 방해되는) 기록 데이터 시퀀스 동안에도 가능하다. 이러한 판독 요청이 발생하면, 셀 어레이(10)의 적용 가능한 어드레스는 판독 신호 프레임으로부터 디코딩되고, 다음 클록 사이클에, 기록 데이터(WD1, WD2,WD3) 및 아마도 기록 데이터 마스킹 비트(DM)가 이제 인에이블된 임시 저장 판독 선택기(14)를 통해 셀 어레이(10)의 앞서 디코딩된 어드레스에서 판독되어 메모리 코어(5)로 전송된다. 도 1에 도시된 예에서, 128개의 기록 데이터 비트와 16개의 데이트 마스킹(DM) 비트가 임시 저장 판독 선택기(14)를 통해 셀 어레이(10)로부터 판독되어 이러한 판독 명령 WR-RET에 의해 메모리 코어(5)로 전송된다고 가정하자.
전술한 해결책에서, 임시 저장 장치(4)의 셀 어레이(10)에 대한 판독 및 기록 어드레스는 각 경우에 판독 신호 프레임 및 기록 신호 프레임(WR-RET)의 메모리 제어기에 의해 또한 공급되므로, 도 1 및 2에 도시된 본 발명에 따른 반도체 메모리 칩의 임시 저장 장치(4)는, 셀 어레이에 대한 판독 및 기록 어드레스가 임시 저장 장치 내에 각 경우에 계산되는 다른 종류의 해결책과 비교할 때 다음의 장점을 지닌다.
- 후속 기록 데이터 신호 프레임에 대한 어드레스 계산용 기능 블록의 절감 및 셀 어레이(10)로부터의 판독 요청 WR-RET에 이어지는 기록 데이터 신호 프레임에 대한 셀 어레이(10)의 어드레스의 재계산용 기능 블록의 절감.
- 추가 기능 블록의 절감으로 인한 반도체 메모리 칩의 면적 절감.
- 셀 어레이에 대한 모든 어드레스 판정을 위한 동일한 기간
- 프레임 시퀀스 "WR-RET" → "WRD1"에 대한 시간 중첩 방지.
도 1 및 도 2에 도시된, 기록 데이터 및 데이터 마스킹 비트를 셀 어레이(10)로 기록하기 위해 어드레싱하고 데이터 마스킹 비트로부터 기록 데이터 및 데이터 마스킹 비트를 판독하기 위해 어드레싱하는 바람직한 해결책은 추가 기능적 복잡성과 반도체 메모리 칩의 추가 하드웨어 지출을 방지하는데, 이는 특히 셀 어레이(10)를 어드레싱하는 어드레스 정보가 이미 메모리 제어기에 존재하고, 임의의 경우에 자유 위치가 WR1 데이터 신호 프레임의 이 어드레스를 전송하기 위해 이용 가능하기 때문이다.
도 1 및 도 2와 전술한 바에서는 기록 데이터 단위(WD1-WD3)과 각 경우에 셀 어레이(10)의 각 어드레싱 가능한 메모리 셀의 개별 섹션의 그들의 관련 마스킹 비트(DM)만을 임시로 저장하기 위해서 배치되는 임시 저장 장치(4)를 설명하지만, 본 발명의 기본 원리는, 기록 데이터 단위와 마스킹 비트 외에도 대응 명령 신호 프레임으로부터 디코딩되는 명령 단위도 임시로 저장되는 임시 저장 장치 및 기록 데이터 단위와 마스킹 비트 대신에 명령 신호 프레임으로부터 디코딩되는 명령 단위만이 임시로 저장되는 임시 저장 장치에도 유사하게 적용 가능하다.
전술한 설명은 본 발명에 따른 반도체 메모리 칩을 설명하는데, 메모리 코어 와 각 경우에 데이터, 명령 및 어드레스 버스 라인을 통해 메모리 제어기 및/또는 다른 유사한 반도체 메모리 칩으로 각 경우에 데이터, 명령 및 어드레스 신호를 송신하고 수신하는 송신 및 수신 인터페이스 장치를 가지며, 이 반도체 메모리 칩과 메모리 제어기는 사전결정된 프로토콜에 부합하는 신호 프레임의 형태로 직렬 신호 스트림으로서 데이터, 명령 및 어드레스 신호를 송신하도록 구성되며, 이 반도체 메모리 칩은 다음 장치도 구비한다.
- 수신 인터페이스 장치에 의해 수신되는 신호 프레임을 디코딩하며 수신 인터페이스 장치와 메모리 사이에 배치되는 프레임 디코더
- 프레임 디코더와 메모리 코어사이의 수신 경로상에 배치되며, 복수의 메모리 어드레스와 어드레싱 및 선택기 회로를 포함하는 셀 어레이를 가지고, 프레임 디코더로부터 메모리 제어기에 의해 공급되는 신호 프레임에 의해 디코딩되는 어드레스 신호가 인가되어 셀 어레이를 어드레싱하고 셀 어레이의 판독/기록 선택을 위한, 다수의 기록 데이터 및/또는 프레임 디코더에 의해 디코딩되는 명령 단위를 임시로 저장하는 임시 저장 장치.
이 경우에, 어드레싱 및 선택기 회로는 어드레싱 포인터와 프레임 카운터를 갖는다.
전술한 특징은 본 발명에 따라 메모리 제어기와 데이터, 명령 및 어드레스 버스 라인을 통해 메모리 제어기에 접속되는 적어도 하나의 반도체 메모리 칩을 구비한 반도체 메모리 시스템에도 적용 가능하다는 것이 당업자에게 명백할 것인데, 이 반도체 칩은 메모리 코어 와 각 경우에 데이터, 명령 및 어드레스 버스 라인을 통해 메모리 제어기 및/또는 다른 유사한 반도체 메모리 칩으로 각 경우에 데이터, 명령 및 어드레스 신호를 송신하고 수신하는 송신 및 수신 인터페이스 장치를 가지며, 이 반도체 메모리 칩과 메모리 제어기는 사전결정된 프로토콜에 부합하는 신호 프레임의 형태로 직렬 신호 스트림으로서 데이터, 명령 및 어드레스 신호를 송신하도록 구성되며, 이 반도체 메모리 칩은 다음 장치도 구비한다.
- 수신 인터페이스 장치에 의해 수신되는 신호 프레임을 디코딩하며 수신 인터페이스 장치와 메모리 사이에 배치되는 프레임 디코더
- 프레임 디코더와 메모리 코어사이의 수신 경로상에 배치되며, 복수의 메모리 어드레스와 어드레싱 및 선택기 회로를 포함하는 셀 어레이를 가지고, 프레임 디코더로부터 메모리 제어기에 의해 공급되는 신호 프레임에 의해 디코딩되는 어드레스 신호가 인가되어 셀 어레이를 어드레싱하고 셀 어레이의 판독/기록 선택을 위한, 다수의 기록 데이터 및/또는 프레임 디코더에 의해 디코딩되는 명령 단위를 임시로 저장하는 임시 저장 장치.
본 발명에 의하면, 논리 복잡성을 감소시키고 반도체 메모리 칩의 면적을 절감하는 반도체 메모리 시스템 및 반도체 메모리 칩을 제공한다.
Claims (14)
- 메모리 제어기와,데이터, 명령 및 어드레스 버스 라인을 통해 상기 메모리 제어기에 접속되는 적어도 하나의 반도체 메모리 칩(1)을 구비한반도체 메모리 시스템으로서,상기 반도체 메모리 칩(1)은메모리 코어(5)와,사전결정된 프로토콜에 따라 신호 프레임 - 상기 신호 프레임은 데이터, 명령 및 어드레스 신호를 포함함 - 의 형태로 직렬 신호 스트림을 상기 메모리 제어기로/로부터 송신 및 수신하되, 상기 반도체 메모리 시스템이 다수의 동종 반도체 메모리 칩을 포함하는 경우에는 상기 반도체 메모리 시스템의 적어도 하나의 추가의 동종 반도체 메모리 칩으로/으로부터 각각 송신 및 수신하는 송신 및 수신용 인터페이스 장치(2)와,상기 인터페이스 장치(2)와 상기 메모리 코어(5) 사이에 배치되어 상기 인터페이스 장치(2)에 의해 수신되는 신호 프레임을 디코딩하는 프레임 디코더(3)와,다수의 디코딩된 기록 데이터 단위 및/또는 디코딩된 명령 신호 단위를 임시로 저장하고, 상기 프레임 디코더(3)와 상기 메모리 코어(5) 사이에 배치되며, 어드레싱 가능한 메모리 셀들의 셀 어레이(10)를 갖는 임시 저장 장치(4)를 포함하고,상기 셀 어레이(10)는 다수의 메모리 어드레스를 가지며, 어드레싱 및 선택기 회로(11-14)를 포함하고, 상기 어드레싱 및 선택기 회로(11-14)에는 상기 메모리 제어기에 의해 공급된 신호 프레임으로부터 상기 프레임 디코더(3)에 의해 디코딩되는 어드레스 신호가 인가되어, 상기 셀 어레이(10)를 어드레싱하고 상기 셀 어레이로부터의/로의 판독/기록을 선택하는반도체 메모리 시스템.
- 제 1 항에 있어서,상기 어드레싱 및 선택기 회로는 어드레스 포인터(11) 및 프레임 카운터(12)를 갖는반도체 메모리 시스템.
- 제 1 항 또는 제 2 항에 있어서,상기 임시 저장 장치(4)와 상기 어드레싱 및 선택기 회로(11-14)는 상기 프레임 디코더(3)와 클록-동기적으로 동작하는반도체 메모리 시스템.
- 제 1 항 또는 제 2 항에 있어서,상기 임시 저장 장치(4)의 상기 셀 어레이(10)는 명령 및/또는 기록 데이터가 다수의 클록 사이클로 각각의 어드레싱 가능한 메모리 셀마다 제공되는 경우에 연속적인 또는 인터럽트되는 다중 액세스를 위한 다수의 개별 섹션으로 세부 분할되는반도체 메모리 시스템.
- 제 2 항에 있어서,상기 어드레싱 및 선택기 회로(11-14)는,상기 셀 어레이(10)의 입력부에, 상기 어드레스 포인터(11) 및 상기 프레임 카운터(12)의 출력 신호로부터 형성된 기록 선택 제어 신호에 의해 구동되는 임시 저장 기록 선택기(13)를 가지며,상기 메모리 코어(5) 앞에 있는 상기 셀 어레이(10)의 출력부에, 판독 명령 프레임으로부터 상기 프레임 디코더(3)에 의해 디코딩된 판독 선택 제어 신호에 의해 구동되는 임시 저장 판독 선택기(14)를 갖는반도체 메모리 시스템.
- 제 1 항 또는 제 2 항에 있어서,상기 임시 저장 장치(4)와, 상기 셀 어레이(10)와, 상기 어드레싱 및 선택기 회로(11-14)는 기록 데이터 단위만을 임시로 저장하는반도체 메모리 시스템.
- 제 1 항 또는 제 2 항에 있어서,상기 사전결정된 프로토콜 및 상기 반도체 메모리 시스템은 시간적으로 근접하되 명령/기록 데이터 신호 스트림 내의 대응하는 기록 데이터 단위로 각각의 데이터를 할당할 때 기록 데이터 마스킹 비트를 전송하고,상기 임시 저장 장치(4) 및 상기 어드레싱 및 선택기 회로(11-14)는 상기 셀 어레이(10)의 각 어드레싱 가능한 메모리 셀의 각각의 개별 섹션에 기록 데이터 단위 및 상기 기록 데이터 단위와 관련된 마스킹 비트만을 임시로 저장하는반도체 메모리 시스템.
- 메모리 코어(5)와,송신 및 수신용 인터페이스 장치(2)를 포함하는반도체 메모리 칩으로서,상기 인터페이스 장치(2)는 데이터, 명령 및 어드레스 버스 라인을 통해 데이터, 명령 및 어드레스 신호를 메모리 제어기로/로부터 송신 및 수신하되, 상기 반도체 메모리 칩이 상기 데이터, 명령 및 어드레스 버스 라인을 통해 적어도 하나의 추가의 동종 반도체 메모리 칩에 접속되어 있는 경우에는 상기 적어도 하나의 추가의 동종 반도체 메모리 칩으로/으로부터 각각 송신 및 수신하고,상기 반도체 메모리 칩(1)은 상기 데이터, 명령 및 어드레스 신호를 사전결정된 프로토콜에 따라 직렬 신호 스트림으로서 신호 프레임의 형태로 송신하도록 설정되며,상기 인터페이스 장치(2)와 상기 메모리 코어(5) 사이에 배치되어 상기 인터페이스 장치(2)에 의해 수신되는 신호 프레임을 디코딩하는 프레임 디코더(3)와,상기 프레임 디코더(3)에 의해 디코딩된 다수의 기록 데이터 단위 및/또는 명령 신호 단위를 임시로 저장하고, 상기 프레임 디코더(3)와 상기 메모리 코어(5) 사이에 배치되며, 어드레싱 가능한 메모리 셀들의 셀 어레이(10)를 갖는 임시 저장 장치(4)를 더 포함하되,상기 셀 어레이(10)는다수의 메모리 어드레스를 가지며,어드레싱 및 선택기 회로(11-14)를 포함하고,상기 어드레싱 및 선택기 회로(11-14)에는 상기 메모리 제어기에 의해 공급된 신호 프레임으로부터 상기 프레임 디코더(3)에 의해 디코딩되는 어드레스 신호가 인가되어, 상기 셀 어레이(10)를 어드레싱하고 상기 셀 어레이(10)로부터의/로의 데이터를 선택하는반도체 메모리 칩.
- 제 8 항에 있어서,상기 어드레싱 및 선택기 회로는 어드레스 포인터(11) 및 프레임 카운터(12)를 갖는반도체 메모리 칩.
- 제 8 항 또는 제 9 항에 있어서,상기 임시 저장 장치(4)와 상기 어드레싱 및 선택기 회로(11-14)는 상기 프레임 디코더(3)와 클록-동기적으로 동작하는반도체 메모리 칩.
- 제 8 항 또는 제 9 항에 있어서,상기 임시 저장 장치(4)의 상기 셀 어레이(10)는 명령 및/또는 기록 데이터가 다수의 클록 사이클로 각각의 어드레싱 가능한 메모리 셀마다 제공되는 경우에 연속적인 또는 인터럽트되는 다중 액세스를 위한 다수의 개별 섹션으로 세부 분할되는반도체 메모리 칩.
- 제 9 항에 있어서,상기 어드레싱 및 선택기 회로(11-14)는,상기 셀 어레이(10)의 입력부에, 상기 어드레스 포인터(11) 및 상기 프레임 카운터(12)의 출력 신호로부터 형성된 기록 선택 제어 신호에 의해 구동되는 임시 저장 기록 선택기(13)를 가지며,상기 메모리 코어(5) 앞에 있는 상기 셀 어레이(10)의 출력부에, 판독 명령 프레임으로부터 상기 프레임 디코더(3)에 의해 디코딩된 판독 선택 제어 신호에 의해 구동되는 임시 저장 판독 선택기(14)를 갖는반도체 메모리 칩.
- 제 8 항 또는 제 9 항에 있어서,상기 임시 저장 장치(4)와, 상기 셀 어레이(10)와, 상기 어드레싱 및 선택기 회로(11-14)는 기록 데이터 단위만을 임시로 저장하는반도체 메모리 칩.
- 제 8 항 또는 제 9 항에 있어서,상기 사전결정된 프로토콜 및 상기 반도체 메모리 칩은 시간적으로 근접하되 명령/기록 데이터 신호 스트림 내의 대응하는 기록 데이터 단위로 각각의 데이터를 할당할 때 기록 데이터 마스킹 비트를 전송하고,상기 임시 저장 장치(4) 및 상기 어드레싱 및 선택기 회로(11-14)는 상기 셀 어레이(10)의 각 어드레싱 가능한 메모리 셀의 각각의 개별 섹션에 기록 데이터 단위 및 상기 기록 데이터 단위와 관련된 마스킹 비트만을 임시로 저장하는반도체 메모리 칩.
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