JP4715219B2 - 共有メモリ装置 - Google Patents
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Description
図17の構成においては、ロジック回路(プロセッサ)1−1〜1−4とメモリマクロ2−1〜2−4は並列処理を優先するため、1対1で接続される。
図17の構成において、ロジック回路1とメモリマクロ2は並列処理を優先するため1対1で接続されるが、ロジック回路1は隣接しているロジックのデータを参照するためには、上位装置を介したパスを使う必要がある。
また、図18のクロスバー3を用いた構成では、システムのスケーラビリティーの拡張性を上げることが難しくなる。
また、たとえばアクセスされるデータを異なる一または複数のメモリシステムのメモリマクロに書き込む際にメモリマクロ間のデータ線を通してライトブロードキャストされる。
また、本発明によれば、プロセッサは直近のローカルマクロにデータをアクセスすることが可能となり、その結果、無駄なデータ転送を軽減することができるようになり、システムバスの負荷を軽減することもでき、処理能力の向上を図れる利点がある。
図1は、本発明に係る共有メモリ装置の第1の実施形態を示すシステム構成図である。
そして、本実施形態におけるメモリマクロ12は、データ転送が可能なメモリインタフェース(Memory Interface: MIF)15を備えており、異なるメモリシステム(本実施形態においては隣接するメモリシステム)のメモリマクロのメモリインタフェース同士が接続されている。
なお、図1は概念的な図であり、メモリマクロ12におけるメモリインタフェース15の配置位置は、実装する場合には図1とは異なる。
メモリシステム11−2は、メモリマクロ12−2、プロセッサ13−2、およびメモリコントロールユニット14−2を有する。
同様にして、メモリシステム11−nは、メモリマクロ12−n、プロセッサ13−n、およびメモリコントロールユニット14−nを有する。
メモリシステム11−2のメモリマクロ12−2のメモリインタフェース15−2が、隣接する図示しないメモリシステム(11−3)のメモリマクロ(12−3)のメモリインタフェース(15−3)に接続されている。
同様にして、メモリシステム11−nのメモリインタフェース15−nが、隣接する図示しないメモリシステム(11−n-1)メモリマクロ(12−n-1)のメモリインタフェース(15−n-1)に接続されている。
以下、メモリコントロールユニット14(−1〜−n)、およびメモリマクロ12(−1〜−n)のメモリインタフェース15(−1〜−n)の具体的な構成および機能について説明する。
また、コマンドFIFO141は、レディ状態時はFIFOレディ(FIFO Ready)信号FIFO−RDYをプロセッサ13に出力し、現在のステートを示すFIFOステート信号FIFO−STをMAMU143に出力する。
このデータインレディ(Data In Ready)信号DI−RDYを受けたプロセッサ13は、ライトデータを発行し、このライトデータ(Data In: DT IN)は一旦ラッチ146にラッチされてメモリマクロ12に供給される。
MAMU143は、有効と判断したコマンドがライトコマンドの場合には、ライトイネーブル信号WR−ENBLをライトレイテンシィカウンタ142に出力する。
図4は、図3におけるレディチェックブロックの構成例を示す図である。
RCB1431(−0〜−3)は、各メモリシステム11−1〜11−nのメモリマクロ12−1〜12−n(本実施形態ではn=4)に対応して設けられており、図4に示すように、それぞれ対応するマクロデータ(ユニット番号(Unit−No)、並びに、アドレスおよびコマンド(ADDR/CMD))Mac? Di(=3,2,1,0)、マクロ有効信号Mac? ldi、レディ信号RDYi、および実行中のコマンドiCMDが供給される。
図5は、本実施形態におけるMAMUの動作を説明するためのフローチャートである。また、図6は、本実施形態におけるRCBの動作を説明するためのフローチャートである。
ステップST1において、プロセッサ13により発行されたコマンド/アドレス(iC/A)を入力すると、RCB1431の処理に移行する(ST2)。
ステップST21において、リフレッシュがあると判別すると、コマンド/アドレス(C/A)をリフレッシュし(ST22)、ステップカウンタ14315をリセットして(ST23)、ステップST24の処理に移行する。
また、ステップST21において、リフレッシュがないと判別すると、ステップST22,ST23の処理を行うことなくステップST24の処理に直接移行する。
ステップST24において、リファレンステーブル14316にプロセッサ13により発行されたコマンド/アドレス(iC/A)と実行中のコマンド/アドレス(refC/A)をロードする。
そして、リファレンステーブル14316によりコマンド/アドレス(C/A)の発行タイミングを検出する(ST25)。
次に、減算器14317において、発行タイミングと実行中のコマンド/アドレス(refC/A)の実行中時間の差分をとる(ST26)。この処理は、メモリマクロ12のアクセスタイムを得る処理である。このアクセスタイムが、セレクタ1432に入力される(ST27)。
そして、セレクトされた最大のアクセス時間をダウンカウンタ1433にセットする(ST4)。
ダウンカウンタ1433においては、カウント値がゼロ(0)になるまでダウンとカウントし、ゼロになると(ST5)、ステートマシーン1434において自メモリシステム11のレディ信号RDY iを出力し、かつ、FIFOリード信号FIFO−RDをコマンドFIFO141に出力することにより、メモリマクロ12のアクセスを行う(ST6)。
図8のデータパスセレクタ154は1ビット分の回路であり、たとえば256ビットに対応する場合には同様の回路が256個設けられる。
なお、図8においては、メモリマクロ12のメモリ部はDRAMを想定しており、SA0〜SAmはセンスアンプを示している。また、BLはビット線を示している。
第1ラッチ1541にラッチされたライトデータは、冗長回路1549を介してライトバッファ1550に供給され、センスアンプSA0〜SAmに転送されて、アドレス指定されたメモリセルにデータが書き込まれる。
第2ラッチ1542にラッチされたデータLTDIまたはRTDIは、第3セレクタ1547、および第4セレクタ1548に供給される。
第4ラッチ1544は、自メモリシステム11のプロセッサ13により発行され、メモリコントロールユニット14を介したグローバルライトデータGWDをラッチする。第4ラッチ1544にラッチされたデータは第3セレクタ1547に供給される。
図9の例においては、メモリタイミングジェネレータ153はメモリマクロ12のメモリ部に配置されている場合を示している。したがって、図9の各メモリインタフェース15−i,15−i+1には図示していない。
メモリコントロールユニット14−1においては、プロセッサ13−1で発行された自メモリシステム11−1のメモリマクロ12−1に対するコマンドおよびアドレス(CMD/ADR)およびその有効信号(バリッド信号)LDに基づいて、入力コマンドが解読され、コマンドに応じた、ライト、リード動作等に応じたメモリマクロ12に対するアクセスにおいて、衝突が起こらないアクセスタイミングが生成される。そして、メモリコントロールユニット14−1から生成したタイミングをもってコマンドおよびアドレスをメモリマクロ12−1に転送するように制御されて、コマンドおよびアドレスがメモリマクロ12−1のメモリインタフェース15−1に出力される。
なお、メモリコントロールユニット14−1においては、コマンドがライトあるいはリードであっても、プロセッサ13−1により発行されたライトデータ、あるいはメモリマクロ12−1から読み出され、あるいはメモリマクロ12−1を通したリードデータは、基本的に素通りする形でメモリマクロ12−1、あるいはプロセッサ13−1に伝播される。
そして、メモリインタフェース15−1においては、判別結果に基づいて、自メモリシステム11−1のプロセッサ13−1により発行されたライトデータがメモリマクロ12−1のメモリ部に転送されて所望のアドレスのメモリセルにデータが書き込まれる。
あるいは、自メモリシステム11−1のメモリマクロ12−1から読み出されたリードデータがメモリコントロールユニット14−1を介してプロセッサ13−1に転送される。
メモリコントロールユニット14−1においては、自メモリシステム11−1のメモリマクロ12−1に対するコマンドおよびアドレスでないことから、プロセッサ13−1により発行されたコマンドおよびアドレスは、隣接するメモリシステム11−2のメモリコントロールユニット14−2に転送される。
その結果、メモリインタフェース15−1においては、判別結果に基づいて、自メモリシステム11−1のプロセッサ13−1により発行されたライトデータが右側のメモリシステム11−2のメモリマクロ12−2のメモリインタフェース15−2に転送される。
あるいは、隣接のメモリシステム11−2のメモリマクロ12−2から読み出され、メモリインタフェース15−2から転送されてきたリードデータがメモリコントロールユニット14−1を介してプロセッサ13−1に転送される。
そして、メモリインタフェース15−2においては、判別結果に基づいて、隣接メモリシステム11−1のプロセッサ13−1により発行され、メモリインタフェース15−1を介してメモリインタフェース15−2に入力されたライトデータがメモリマクロ12−2のメモリ部に転送されて所望のアドレスのメモリセルにデータが書き込まれる。
あるいは、メモリシステム11−2のメモリマクロ12−2から読み出されたリードデータがメモリインタフェース15−2を介して隣接メモリシステム11−1のメモリインタフェース15−1に転送され、メモリコントロールユニット14−1を介してプロセッサ13−1に転送される。
すなわち、マルチプロセッサ構造のシステムにおいて、一般的なメモリシステムにはあるデータが複数のプロセッサに参照される場合、システムバスを使用して何回も同じデータをアクセスしなければならない。
これに対して、本第1の実施形態においては、メモリシステムにはメモリマクロ間のデータ線を通してライトブロードキャストでデータを複数のメモリマクロにコピーすることが可能になる。これによって、プロセッサは直近のローカルマクロにデータをアクセスすることが可能となる。その結果、無駄なデータ転送を軽減することが可能となってシステムバスの負荷を軽減することもでき、処理性能が向上となる。
図10は、本発明に係る共有メモリ装置の第2の実施形態を示すシステム構成図である。
また、図11は、第2の実施形態において、本発明に係るメモリインタフェースを備えたメモリマクロ間の接続例を示す図である。
図12は、本発明に係る共有メモリ装置の第3の実施形態を示すシステム構成図である。
また、図13は、第3の実施形態において、本発明に係るメモリインタフェースを備えたメモリマクロ間の接続例を示す図である。
図14は、本発明に係る共有メモリ装置の第4の実施形態を示すシステム構成図である。
一般的には、外部メモリのデータ転送にシステムバスを使用するため、ピーク性能は、バスネックになる可能性が高い。
これに対して、本第4の実施形態によれば、システムバスの負荷を軽減することが可能となり、結果として処理能力が上がるという利点がある。
図15は、本発明に係る共有メモリ装置の第5の実施形態を示すシステム構成図である。
一般的には、外部メモリのデータ転送にシステムバスを使用するため、ピーク性能は、バスネックになる可能性が高い。
これに対して、本第5の実施形態によれば、システムバスの負荷を軽減することが可能となり、結果として処理能力が上がるという利点がある。
図16は、本発明に係る共有メモリ装置の第6の実施形態を示すシステム構成図である。
一般的には、外部メモリのデータ転送にシステムバスを使用するため、ピーク性能は、バスネックになる可能性が高い。
これに対して、本第6の実施形態によれば、システムバスの負荷を軽減することが可能となり、結果として処理能力が上がるという利点がある。
Claims (15)
- メモリマクロと、プロセッサと、メモリマクロのアクセスを制御するメモリコントロールユニットとを含むメモリシステムを複数有し、
上記各メモリシステムのメモリコントロールユニットは、プロセッサとメモリマクロ間の情報の授受、並びに、異なるメモリシステムのメモリコントロールユニットとの情報の授受を行い、
上記各メモリシステムのメモリマクロは、データ転送が可能なメモリインタフェースを有し、
異なるメモリシステムのメモリマクロのメモリインタフェース同士が接続され、
上記メモリコントロールユニットは、
自メモリシステムのメモリマクロに対するコマンドおよびアドレスを受けると、入力コマンドを解読し、コマンドに応じた当該メモリマクロに対するアクセスにおいて、受けたコマンドおよびアドレスと実行中のコマンドおよびアドレスとの時間の差分から受けたコマンドおよびアドレスによる上記メモリマクロへのアクセスタイミングを生成し、当該タイミングをもってコマンドおよびアドレスを当該メモリマクロに転送し、他のメモリシステムのメモリマクロに対するコマンドおよびアドレスを受けると異なるメモリシステムのメモリコントロールユニットに転送する
共有メモリ装置。 - 上記メモリコントロールユニットは、
供給されるマクロデータに関するコマンドおよびアドレスを保持するコマンドレジスタと、
供給されるマクロデータを保持し、当該マクロデータに関するコマンドが何ステップかをカウントするステップレジスタと、
上記コマンドレジスタの保持データと実行中のコマンドとから次に発行されるコマンドと実行中のコマンドとに何クロック差あり、次のコマンドを何クロック目に発行すべきかをスケジューリングするリファレンステーブルと、
上記リファレンステーブルによる発行タイミングと実行中のコマンドの時間差分をとる減算器と、を含む
請求項1記載の共有メモリ装置。 - 上記メモリインタフェースは、
自メモリシステムの上記プロセッサ、または/および異なるメモリシステムのメモリマクロのメモリインタフェースから転送されたコマンドおよびアドレスを受けて、入力したコマンドおよびアドレスに対応したパスが自メモリシステムにあるか否かの判別結果に応じてデータパスを選択して、アクセスにかかわるデータを自メモリシステムのメモリマクロ、メモリコントロールユニット、または異なるメモリシステムのメモリインタフェースに転送する
請求項1または2記載の共有メモリ装置。 - 上記複数のメモリマクロにおけるメモリインタフェースのうち、他のメモリマクロと接続関係にない入出力部が外部のメモリと接続されている
請求項1から3のいずれか一に記載の共有メモリ装置。 - アクセスされるデータを異なる一または複数のメモリシステムのメモリマクロに書き込む際にメモリマクロ間のデータ線を通してライトブロードキャストする
請求項1から4のいずれか一に記載の共有メモリ装置。 - メモリマクロと、プロセッサと、メモリマクロのアクセスを制御するメモリコントロールユニットとを含むメモリシステムを複数有し、
上記各メモリシステムのメモリコントロールユニットは、プロセッサとメモリマクロ間の情報の授受、並びに、異なるメモリシステムのメモリコントロールユニットとの情報の授受を行い、
上記各メモリシステムのメモリマクロは、データ転送が可能なメモリインタフェースを有する複数のポートを備え、
異なるメモリシステムのメモリマクロの対応するポート同士が接続され、
上記メモリコントロールユニットは、
自メモリシステムのメモリマクロに対するコマンドおよびアドレスを受けると、入力コマンドを解読し、コマンドに応じた当該メモリマクロに対するアクセスにおいて、受けたコマンドおよびアドレスと実行中のコマンドおよびアドレスとの時間の差分から受けたコマンドおよびアドレスによる上記メモリマクロへのアクセスタイミングを生成し、当該タイミングをもってコマンドおよびアドレスを当該メモリマクロに転送し、他のメモリシステムのメモリマクロに対するコマンドおよびアドレスを受けると異なるメモリシステムのメモリコントロールユニットに転送する
共有メモリ装置。 - 上記メモリコントロールユニットは、
供給されるマクロデータに関するコマンドおよびアドレスを保持するコマンドレジスタと、
供給されるマクロデータを保持し、当該マクロデータに関するコマンドが何ステップかをカウントするステップレジスタと、
上記コマンドレジスタの保持データと実行中のコマンドとから次に発行されるコマンドと実行中のコマンドとに何クロック差あり、次のコマンドを何クロック目に発行すべきかをスケジューリングするリファレンステーブルと、
上記リファレンステーブルによる発行タイミングと実行中のコマンドの時間差分をとる減算器と、を含む
請求項6記載の共有メモリ装置。 - 上記メモリインタフェースは、
自メモリシステムの上記プロセッサ、または/および異なるメモリシステムのメモリマクロのメモリインタフェースから転送されたコマンドおよびアドレスを受けて、入力したコマンドおよびアドレスに対応したパスが自メモリシステムにあるか否かの判別結果に応じてデータパスを選択して、アクセスにかかわるデータを自メモリシステムのメモリマクロ、メモリコントロールユニット、または異なるメモリシステムのメモリインタフェースに転送する
請求項6または7記載の共有メモリ装置。 - 上記複数のメモリマクロにおけるポートのうち、他のメモリマクロと接続関係にない入出力部が外部のメモリと接続されている
請求項6から8のいずれか一に記載の共有メモリ装置。 - アクセスされるデータを異なる一または複数のメモリシステムのメモリマクロに書き込む際にメモリマクロ間のデータ線を通してライトブロードキャストする
請求項6から9のいずれか一に記載の共有メモリ装置。 - 複数のバンクを含むメモリマクロと、プロセッサと、メモリマクロのアクセスを制御するメモリコントロールユニットとを含むメモリシステムを複数有し、
上記各メモリシステムのメモリコントロールユニットは、プロセッサとメモリマクロ間の情報の授受、並びに、異なるメモリシステムのメモリコントロールユニットとの情報の授受を行い、
上記各メモリシステムのメモリマクロの各バンクは、データ転送が可能なメモリインタフェースを有し、
異なるメモリシステムのメモリマクロに対応する各バンクのメモリインタフェース同士が接続され、
上記メモリコントロールユニットは、
自メモリシステムのメモリマクロに対するコマンドおよびアドレスを受けると、入力コマンドを解読し、コマンドに応じた当該メモリマクロに対するアクセスにおいて、受けたコマンドおよびアドレスと実行中のコマンドおよびアドレスとの時間の差分から受けたコマンドおよびアドレスによる上記メモリマクロへのアクセスタイミングを生成し、当該タイミングをもってコマンドおよびアドレスを当該メモリマクロに転送し、他のメモリシステムのメモリマクロに対するコマンドおよびアドレスを受けると異なるメモリシステムのメモリコントロールユニットに転送する
共有メモリ装置。 - 上記メモリコントロールユニットは、
供給されるマクロデータに関するコマンドおよびアドレスを保持するコマンドレジスタと、
供給されるマクロデータを保持し、当該マクロデータに関するコマンドが何ステップかをカウントするステップレジスタと、
上記コマンドレジスタの保持データと実行中のコマンドとから次に発行されるコマンドと実行中のコマンドとに何クロック差あり、次のコマンドを何クロック目に発行すべきかをスケジューリングするリファレンステーブルと、
上記リファレンステーブルによる発行タイミングと実行中のコマンドの時間差分をとる減算器と、を含む
請求項11記載の共有メモリ装置。 - 上記メモリインタフェースは、
自メモリシステムの上記プロセッサ、または/および異なるメモリシステムのメモリマクロのメモリインタフェースから転送されたコマンドおよびアドレスを受けて、入力したコマンドおよびアドレスに対応したパスが自メモリシステムにあるか否かの判別結果に応じてデータパスを選択して、アクセスにかかわるデータを自メモリシステムのメモリマクロ、メモリコントロールユニット、または異なるメモリシステムのメモリインタフェースに転送する
請求項11または12記載の共有メモリ装置。 - 上記複数のメモリマクロにおけるバンクのうち、他のメモリマクロと接続関係にない入出力部が外部のメモリと接続されている
請求項11から13のいずれか一に記載の共有メモリ装置。 - アクセスされるデータを異なる一または複数のメモリシステムのメモリマクロに書き込む際にメモリマクロ間のデータ線を通してライトブロードキャストする
請求項11から14のいずれか一に記載の共有メモリ装置。
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Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20070105761A (ko) * | 2006-04-27 | 2007-10-31 | 엠텍비젼 주식회사 | 데이터 처리 기능을 구비한 메모리 장치 및 그 데이터 처리방법 |
JP4497184B2 (ja) * | 2007-09-13 | 2010-07-07 | ソニー株式会社 | 集積装置およびそのレイアウト方法、並びにプログラム |
KR102303653B1 (ko) * | 2015-07-27 | 2021-09-17 | 삼성전자주식회사 | 메모리 장치 및 이를 포함하는 메모리 시스템 |
CN109857573B (zh) * | 2018-12-29 | 2021-03-05 | 深圳云天励飞技术有限公司 | 一种数据共享方法、装置、设备及系统 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60178566A (ja) * | 1984-02-25 | 1985-09-12 | Fujitsu Ltd | アクセス制御方式 |
JPS6129967A (ja) * | 1984-07-23 | 1986-02-12 | Nec Corp | マルチプロセツサ制御方式 |
JPS62243059A (ja) * | 1986-04-16 | 1987-10-23 | Hitachi Ltd | 記憶制御方式 |
JPH0277867A (ja) * | 1988-06-07 | 1990-03-16 | Hitachi Ltd | マルチプロセッサシステム |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6167489A (en) * | 1998-12-22 | 2000-12-26 | Unisys Corporation | System and method for bypassing supervisory memory intervention for data transfers between devices having local memories |
DE10215362A1 (de) * | 2002-04-08 | 2003-10-30 | Infineon Technologies Ag | Integrierter Speicher mit einem Speicherzellenfeld mit mehreren Speicherbänken und Schaltungsanordnung mit einem integrierten Speicher |
US20050120182A1 (en) * | 2003-12-02 | 2005-06-02 | Koster Michael J. | Method and apparatus for implementing cache coherence with adaptive write updates |
KR20050112973A (ko) * | 2004-05-28 | 2005-12-01 | 삼성전자주식회사 | 다중 쓰레드 파이프라인 버스 시스템의 메모리 컨트롤러및 메모리 제어 방법 |
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Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60178566A (ja) * | 1984-02-25 | 1985-09-12 | Fujitsu Ltd | アクセス制御方式 |
JPS6129967A (ja) * | 1984-07-23 | 1986-02-12 | Nec Corp | マルチプロセツサ制御方式 |
JPS62243059A (ja) * | 1986-04-16 | 1987-10-23 | Hitachi Ltd | 記憶制御方式 |
JPH0277867A (ja) * | 1988-06-07 | 1990-03-16 | Hitachi Ltd | マルチプロセッサシステム |
Also Published As
Publication number | Publication date |
---|---|
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